KR980011488A - 반도체 메모리 장치 - Google Patents

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KR980011488A
KR980011488A KR1019970030780A KR19970030780A KR980011488A KR 980011488 A KR980011488 A KR 980011488A KR 1019970030780 A KR1019970030780 A KR 1019970030780A KR 19970030780 A KR19970030780 A KR 19970030780A KR 980011488 A KR980011488 A KR 980011488A
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토시카즈 사카타
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사와무라 시코우
오끼뎅끼 고오교오 가부시끼가이샤
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Abstract

세트/리세트 정보를 각 메모리셀 내에 직접 기록하는 기능을 갖는 반도체 메모리를 개시한다. 본 발명의 반도체 메모리 장치는 워드선, 비트선, 세트/리세트선 중 하나에 접속되며, 제어신호에 응답하여 제 1전위 또는 제 2전위를 인가하기 위한 스위치 회로를 구비한다.
반도체 메모리 장치는 그 내부에 데이터를 저장하기 위한 메모리셀을 더 포함한다.
메모리셀 각각은 워드선 중 하나에 접속된 제 1노드, 비트선 중 하나에 접속된 제 2노드, 제 1전위를 입력하도록 접속된 제 3노드 및 세트/리세트선 중 하나에 접속된 제 4노드를 갖는다.

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
본 발명은 내부에 1비트를 기억할 수 있는 셀의 집합으로 구성된 수시 재기록 가능한 반도체 메모리 장치에 관한 것이다. 특히, 본 발명은 각 메모리 셀 내에 소정의 값을 기록하기 위한 세트 장치 및/또는 리세트 장치를 설치한 반도체 메모리 장치에 관한 것이다.
스테틱형 랜덤 액세스 메모리(SRAM)에 있어서, 워드선을 선택하는 로우 디코더 측에 세트 및/또는 리세트 기능을 위해 사용되는 게이트를 설치한다.
이 게이트는 통상 기록과 같은 방법으로 하나의 비트선 쌍을 제어할 수 있어, 정보를 소정의 값으로 세트 및/또는 리세트한다.
그러나, 세트/리세트 동작을 위해 여분의 게이트를 삽입하기 때문에, 통상의 기록 혹은 동작시의 액세스 속도를 저하시킨다.
또한, 이 게이트는 세트/리세트 동작에 있어서도 상기 비트선 쌍을 제어하기 때문에, 그들의 제어는 복잡해진다.
종래, 이러한 문제를 피할 수 있는 메모리 장치로서는, 예컨대, 특개평 2-89288호 공보에 개시된 것이 있다.
그러나, 상기 구성의 메모리 장치는, 듀얼 포트 메모리 장치에만 적용하려고 의도된 것이기 때문에, 각 메모리셀이 한 쌍의 고저항과 6개의 MOS 트랜지스터로 구성되어 있어, 레이아웃 면적이 증가한다고 하는 문제가 있었다.
상기를 감안하여, 본 발명의 목적은, 세트/리세트 정보를 직접 각 메모리셀 내에 기록하는 기능을 갖는 반도체 메모리를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 반도체 메모리 장치는 워드선, 비트선, 세트/리세트선 및 세트/리세트선 중 하나에 접속며, 제어신호에 응답하여 제 1전위 또는 제 2전위를 인가하기 위한 스위치 회로를 구비한다.
본 발명의 반도체 메모리 장치는 그 내부에 데이터를 저장하기 위한 메모리 셀을 더 포함한다.
각 메모리셀은 워드선 중 하나에 접속된 제 1노드와, 비트선 중 하나에 접속된 제 2노드와, 제 1전위를 입력하도록 접속된 제 3노드와, 세트/리세트선 중 하나에 접속된 제 4노드를 갖는다.
본 출원의 다양한 발명을 간략히 나타내었다.
그러나, 본 출원의 다양한 발명 및 이들 발명의 특정 구성은 이하의 설명으로부터 이해할 수 있을 것이다.
본 명세서는 본 발명에 관한 주제를 지적하고 명확하게 주장하는 청구범위로 결말을 맺지만, 본 발명의 목적, 특징 및 이점은 첨부도면과 함께 이하의 설명으로부터 보다 분명히 이해할 수 있을 것이다.
제1도는 본 발명에 관한 제 1실시예를 나타내는 SRAM 장치의 회로도.
제2도는 본 발명에 관한 제 2실시예를 나타내는 SRAM 장치의 회로도.
제3도는 본 발명에 관한 제 3실시예를 나타내는 SRAM 장치의 회로도.
제4도는 본 발명에 관한 제 4실시예를 나타내는 SRAM 장치의 회로도.
제5도는 본 발명에 관한 제 5실시예를 나타내는 DRAM 장치의 회로도.
제6도는 본 발명에 관한 제 6실시예를 나타내는 DRAM 장치의 회로도.
제7도는 본 발명에 관한 제 7실시예를 나타내는 DRAM 장치의 회로도.
제8도는 본 발명에 관한 제 8실시예를 나타내는 DRAM 장치의 회로도.
* 도면의 주요 부분에 대한 부호의 설명
BL,: 비트선 Gnd: 접지전위
IN : 세트/리세트 입력신호 N1~N8 : N채널 MOS 트랜지스터
P1~P4 : P채널 MOS 트랜지스터 r1,r2 : 부하저항,
R1,R2 : 세트/리세트선 S1,S2 : 접속노드
S3,S4 : 메모리 셀 노드 Vdd : 전원전위
WL : 워드선
도 1은, 본 발명에 관한 제 1실시예의 주요부분을 나타내는 회로도이다.
도 1은 메모리 코어 영역에 종횡으로 배치된 다수의 SRAM 메모리셀과, 각 워드선(WL)에 대응하도록 배치된 세트/리세트선(R1, R2)과, 세트/리세트선(R1, R2)에 대응하도록 SRAM 장치 주변에 각각 배치된 복수의 스위치 회로(A)를 구체적으로 나타낸다.
여기서, 도 1에 나타낸 각 SRAM 메모리셀은, 고저항 부하형의 SRAM 메모리셀이다.
세트/리세트선(R1, R2)의 접속노드(S1, S2)와 메모리 셀 노드(S3, S4) 사이에 한 쌍의 부하저항(r1, r2)이 각각 전기접속된다.
한 쌍의 입출력용 N채널 MOS 트랜지스터(N1, N2)의 소스는 그들 대응하는 메모리 셀 노드(S3, S4)에 전기 접속되고, 그것의 드레인의 한쌍의 비트선(BL.)에 각각 전기접속되며, 그것의 게이트는 공통의 워드선(WL)에 전기접속된다.
한 쌍의 구동용 N 채널 MOS 트랜지스터(N3, N4)의 게이트 및 드레인은 메모리 셀 노드(S3, S4)에 서로 전기적으로 교차접속된다.
또한, 그것의 소스는 접지전위에 각각 전기 접속되어 플립플롭으로서 기능한다.
각 스위치 회로(200)는, 쌍으로서 N채널 MOS 트랜지스터(N5~N8)와 P채널 MOS 트랜지스터(P1~P4)로 각각 구성된 4개의 CMOS 스위치(201, 203, 205, 207)를 포함한다.
CMOS 스위치의 각각을 구성하는 트랜지스터의 게이트에는 서로 역상관계에 있는 제어신호(,또는1,1)가 공급된다.
제어신호(,1) 각각이 H 레벨이면, CMOS 스위치(201, 205)는 그들 대응하는 세트/리세트선(R1, R2)에 전원전위(Vdd)를 공급한다.
제어신호(,1) 각각이 L 레벨이면, CMOS 스위치(203, 207)는 그들 대응하는 세트/리세트선(R1, R2)에 접지전위(Gnd)를 공급한다.
또, 제어신호()는 제어신호(1)와 비동기이다.
이하, 도 1에 나타난 SRAM 장치의 동작을 설명한다.
SRAM 장치가 각 메모리 셀에 정보를 기록하고 그곳으로부터 정보를 판독하는 등의 정상모드에서 동작하면, 제어신호()는 L레벨로 설정되고, 제어신호(1)는 L 레벨로 설정된다.
CMOS 스위치(201, 205)가 온하기 때문에, 전원전위(Vdd)는 세트/리세트선(R1, R2)을 통해 접속노드(S1, S2)에 공급된다.
따라서, SRAM 메모리셀(100)은 고저항 부하형의 SRAM 메모리셀로서 동작한다.
다음에 SRAM 메모리셀(100)을 세트/리세트하기 위한 모드를 설명한다.
메모리 셀 노드(S3)가 L 레벨이고, 메모리 셀 노드(S4)가 H 레벨인 경우, SRAM 메모리셀(100)은 그 내부에 1을 저장하지만, 그들이 반대의 경우면, SRAM 메모리셀(100)은 그 내부에 0을 저장한다고 간주하자.
SRAM 메모리셀(100)에 1을 세트하는 경우, 모든 워드선(WL)은 먼저 비선택 상태로 되고, 트랜지스터(N1, N2)는 오프한다.
그 후, 제어신호(,)는 각각 L 레벨과 H레벨로 설정된다.
그렇게 하면, CMOS 스위치(207)는 온하여, 접속노드(S1)에 L 레벨을 인가한다.
그 결과, 메모리 셀 노드(S3)에는 L 레벨이 인가된다.
또한, 메모리 셀 노드(S4)에는 H레벨이 인가되기 때문에, 트랜지스터(N3)가 온상태로 되어, 메모리 셀 노드(S3)는 보다 적게 감소된 L레벨로 설정된다.
제어신호()를 이 상태에서 L 레벨로 복귀하거나, 재저장하면, 메모리 셀 노드(S3)는 L레벨로 유지되고, 메모리 셀 노드(S4)는 H 레벨로 유지된다.
그 결과, SRAM 메모리 셀(100) 내에 1을 기록하는 동작, 즉, 그것의 세트동작이 종료된다.
또한, SRAM 메모리 셀(100) 내부에 0을 기록할 때, 즉, 그것을 리세트할 때, 제어신호(,)는 각각 L레벨, H레벨로 설정되고, 모든 워드선(WL)은 각각 비선택 상태로 유지된다.
또한, CMOS 스위치(203)는 온하여, 접속노드(S2)와 메모리 셀 노드(S4)에 각각 L 레벨을 공급한다.
소정시간 경과 후에 제어신호()를 L 레벨로 재저장함으로써 리세트 동작이 완료된다.
도 2는, 본 발명에 관한 SRAM 장치의 제 2실시예를 나타내는 회로도이다.
도 2에 나타낸 SRAM 메모리셀(150)은, 도 1에 나타낸 SRAM 메모리셀의 구성과 실질적으로 동일하다.
SRAM 메모리셀(150)은, 구동용 NMOS 트랜지스터(N35, N45)의 소스가 그들 대응하는 접속노드(S15, S25)에 각각 전기접속되고, 부하저항(r1, r2)이 전원전위(Vdd)에 전기접속되는 점에서 도 1에 나타낸 SRAM 메모리셀(100)과 다르다.
다음에, 도 2에 나타낸 SRAM 장치의 동작을 설명한다.
SRAM 장치가 각 메모리 셀에 정보를 기록하고, 그곳으로부터 정보를 판독하는 등의 정상모드에서 동작할 때, 스위치 회로(200)는 접지전위(Gnd)를 한 쌍의 세트/리세트(R15. R25)에 공급함으로, SRAM 메모리셀(150)은 통상의 고저항 부하형의 SRAM 메모리셀로서 동작한다.
SRMA 메모리셀(150)에 1을 세트하는 경우, 모든 워드선(WL)은 먼저 비선택 상태로 된다.
그 후, 스위치 회로(200)는 세트/리세트선(R15), 즉, 메모리 셀 노드(S15)에 접지전위(Gnd)를 공급하고, 세트/리세트선(R25)을 통해서 접속노드(S25)에 전원전위(Vdd)를 공급한다.
따라서, 트랜지스터(N45)의 소스는 전원전위(Vdd)에 전기접속되고, 그것의 드레인도 부하저항(r25)을 통해서 전원전위(Vdd)에 전기접속된다.
그러므로, 메모리 셀 노드(S45)의 전위가 상승되어, 트랜지스터 (N35)를 온시킴으로, 메모리 셀 노드(S35)는 보다 적게 감소된 L레벨로 된다.
이 상태에서 세트/리세트선(R25)의 전위를 원래의 접지전위(Gnd)로 재저장하면, 메모리 셀 노드(S35)는 L 레벨로 유지되고, 메모리 셀 노드(S4)는 H 레벨로 유지되어, SRAM 메모리셀(150) 내에 1을 기록하는 동작, 즉, 그것의 세트동작이 종료된다.
또한, SRAM 메모리셀(150) 내에 0을 기록하는 경우, 즉, 그것을 리세트하는 경우, 스위치 회로(200)는 세트/리세트선(R15)에 접지전위(Gnd)를 공급하고, 세트/리세트선(R25)에 전원전위(Vdd)를 공급하도록 동작하고, 모든 워드선(WL)은 각각 비선택 상태로 있다.
따라서, 메모리 셀 노드(S35)에는 H레벨이 공급되고, 메모리 셀 노드(S45)에는 L 레벨이 공급된다.
그 후, 세트/리세트선(R25)의 전위는 원래의 접지전위로 재저장되어 리세트 동작을 완료한다.
상술된 바와 같이, 제 1 및 제2 실시예에 따르면, 메모리셀 내에 기록될 정보는 메모리 셀에서 그것의 대응하는 트랜지스터 내에 직접 기록되기 때문에, 소자의 수를 증가시키는 일없이, 즉, 레이아웃 면적을 증가시키는 일없이, 메모리셀 내에 세트 혹은 리세트 상태가 실현될 수 있다.
또한, 제어신호(,)의 조합에 의해 각 메모리셀 내에 세트 혹은 리세트 상태(H레벨 혹은 L레벨)를 임의로 설정할 수 있다.
도 3은, 본 발명에 관한 SRAM 장치의 제 3실시예를 나타내는 회로도이다.
도 3에 나타낸 회로는, 도 1에 나타낸 스위치 회로(200) 대신에 논리회로(300)를 채용하고 있는 점에서만 도 1에 나타낸 것과 다르다.
도 3에 나타낸 논리회로(300)는, 인버터(IV1, IV2) 및 NAND 게이트(G1, G2)로 이루어지고, 세트/리세트 입력신호(IN)와 제어신호()에 의해 제어된다.
논리회로(300)는 한 쌍의 세트/리세트선(R1, R2)에 전원전위(Vdd)를 공급한다.
양자택일로, 논리회로(300)는 한편의 세트/리세트선(R2)에 전원전위(Vdd)를 공급하고, 다른 한편의 세트/리세트선(R1)에 접지전위(Gnd)를 공급한다.
혹은, 논리회로(300)는 한편의 세트/리세트선(R2)에 접지전위(Gnd)를 공급하고, 다른 한편의 세트/리세트선(R1)에 전원전위(Vdd)를 공급한다.
다음에, 도 3에 나타낸 SRAM 장치의 동작을 설명한다.
SRMA 장치가, 각 메모리셀 내에 정보를 기록하고, 그곳으로부터 정보를 판독하는 등의 정상모드에서 동작하는 경우, 제어신호()는 L 레벨로 설정된다.
그렇게 함으로써, 세트/리세트선(R1. R2)에 각각 전원전위(Vdd)가 공급되어, 도 1의 경우과 같이, SRAM 메모리셀은 통상의 고저항 부하형의 SRAM 메모리셀로서 동작한다.
모든 워드선(WL)이 각각 비선택 상태로 되고, 세트/리세트 입력신호(IN)와 제어신호()가 각각 H레벨로 설정되면, 세트/리세트선(R1)에는 전원전위(Vdd)가 공급되고, 세트/리세트선(R2)에는 접지전위(Gnd)가 공급되어, 각 메모리셀 내에 0을 기록하는 동작, 즉, 그것의 리세트 동작이 수행된다.
반대로, 세트/리세트 입력신호(IN)을 L레벨로 하고, 제어신호()를 H레벨로 하면, 세트/리세트선(R1)에는 접지전위(Gnd)가 공급되고, 세트/리세트선(R2)에는 전원전위(Vdd)가 공급되어, 대응하는 메모리셀 내에 1을 기록하는 동작, 즉, 그것의 세트 동작이 수행된다.
도 4는, 본 발명에 관한 SRAM 장치의 제 4실시예를 나타내는 회로도이다.
도 4에 나타낸 SRAM 장치는, 도 2에 나타낸 스위치 회로(200) 대신에 논리회로(350)을 채용하고 있는 점에서만 도 2에 나타낸 것과 다르다.
도 4에 나타낸 논리회로(350)는, 인버터(IV3, IV4, IV5)와 NOR 게이트(G3, G4)로 이루어지고, 세트/리세트 입력신호(IN)와 제어신호()에 의해 제어된다.
논리회로(350)는 한 쌍의 세트/리세트선(R1, R2)에 접지전위(Vdd)를 공급한다.
양자택일로, 논리회로(350)는 한편의 세트/리세트선(R2)에 전원전위(Vdd)를 공급하고, 다른 한편의 세트/리세트선(R1)에 접지전위(Gnd)를 공급한다.
혹은 논리회로(350)는 한편 세트/리세트선(R2)에 접지전위(Gnd)를 공급하고, 다른 한편의 세트/리세트선(R1)에 전원전위(Vdd)를 공급한다.
다음에, 도 4에 나타낸 SRAM 장치의 동작을 설명한다.
SRAM 장치가, 각 메모리셀에 정보를 기록하고, 그곳으로부터 정보를 판독하는 등의 정상모드에서 동작하는 경우, 제어신호()는 L 레벨로 설정된다.
그렇게 함으로써, 세트/리세트선(R1, R2)에는 접지전위(Gnd)가 각각 공급되어, 도 2의 경우와 같이, SRMA 메모리셀은 통상의 고저항 부하형의 SRAM 메모리셀로서 동작한다.
모든 워드선(WL)이 각각 비선택 상태에 있고, 세트/리세트 입력신호(IN)와 제어신호()를 각각 H레벨로 설정하면, 세트/리세트선(R1)에는 접지전위(Gnd)가 공급되고, 세트/리세트선(R2)에는 전원전위(Vdd)가 공급되어, 각 메모리셀 내에 1을 기록하는 동작, 즉, 세트 동작이 수행된다.
이에 반해서, 세트/리세트 입력신호(IN)는 L 레벨로 설정되지만, 제어신호()는 H레벨로 설정된다.
따라서, 세트/리세트선(R1)에는 전원전위(Vdd)가 공급되고, 세트/리세트선(R2)에는 접지전위(Gnd)가 공급되어, 메모리셀 내에 0을 기록하는 동작, 즉, 그것의 리세트 동작이 수행된다.
상술한 것과 같이, 제 3 및 제 4 실시예에 의하면, 소자의 수를 증대시키는 일없이, 즉, 레이아웃 면적을 증대시키는 일없이, 메모리셀 내에 세트 또는 리세트 상태가 제 1및 제 2실시예와 같이 실현될 수 있다.
또, 입력신호(IN)에 H레벨 또는 L레벨을 인가함으로써, 메모리셀 내에 세트 혹은 리세트 상태를 임의로 설정할 수 있다.
또, 제 1, 제 2, 제 3, 제 4실시예에는 고저항 부하형의 SRAM 메모리셀에 관해서 설명한다.
그러나, 상기 실시예는 CMOS형 SRAM 세에도 적용될 수 있다.
스위치 회로 및 논리회로는, 세트 및 리세트 동작을 수행하는 것으로 설명하였지만, 그것들은 또한 명확하게 세트 또는 리세트하기 위해 사용될 수도 있다.
도 5는, 본 발명을 DRAM 장치에 적용한 제 5실시예를 나타내는 회로도이다.
이 도면에 있어서, 1개의 메모리셀이 예시되어있다.
도 5에 나타낸 DRAM 장치에 있어서, 각 워드선(WL)에 대응하도록 1개의 세트/리세트선(R1)이 설치된다.
각 DRAM 메모리셀(500)은, 드레인을 비트선(BL)에 접속하고, 게이트를 워드선(WL)에 접속하며, 소스를 메모리 셀 노드(D1)에 접속한 입출력용 N채널 MOS 트랜지스터(N11)와, 일단을 이 메모리 셀 노드(D1)에 전기접속한 축적용 커패시터(C)와, 이 메모리 셀 노드(D1)와 전원전위(Vdd) 사이에 소스·드레인 경로를 직렬로 설치하고 게이트를 세트/리세트선(R1)에 전기접속한 세트/리세트용 N채널 MOS 트랜지스터(N12)를 구비한다.
DRAM 메모리셀(500)의 구성은 예컨대 특개평 57-69589호 공보에 기술되어 있고, 도 5에 나타나 있다.
본 출원에 있어서, 도 5에 나타낸 메모리셀은 기준셀(reference cell)(MR)로서 사용되고, 전하는 센스 증폭기(sense amplifer : SA)를 통해서 리프레쉬할 때 선택된 메모리셀(MC) 내에 기록된다.
그러한 동작을 수행하기 위해, 1개의 기준셀(MR)은 각 데이터선(D,)의 일단들 사이에 설치될 수도 있다.
또한, 기준셀(MR)은 통상의 메모리셀로서 동작하지 않는다.
즉, 기준셀(MR)은 데이터를 그 내부에 저장하지 않는다.
그러나, 본 발명에 따른 제 5-제 8실시예에 있어서, 그들 대응하는 세트/리세트선(R1, R2)에 전기접속된 트랜지스터(N12, P11)를 각각 갖는 메모리셀(500-800)은 또한 통상의 메모리셀로서 동작한다.
즉, 메모리셀(500-800)은 그 내부에 데이터를 저장한다.
비슷하게, 상기는 제 1-제 4실시예에 적용될 수 있다.
그러나, 세트/리세트 기능을 가진 메모리셀은 각 메모리 장치의 모든 메모리셀에 적용될 수도 있지만, 그것의 필요한 부분에만 적용될 수도 있다.
다음에, 도 5에 나타낸 DRAM 장치의 동작을 설명한다.
도 5에 나타낸 DRAM 장치가 메모리셀 내에 정보를 기록하고, 그곳으로부터 정보를 판독하는 등의 정상 모드에서 동작하는 경우, 세트/리세트선(R1)에 접지전위(Gnd)가 공급되어 트랜지스터(N2)가 비도통 상태가 된다.
메모리셀을 세트할 때, 모든 워드선은 비선택 상태로 되고, 세트/리세트선(R1)에는 전원전위(Vdd)가 공급된다.
세트/리세트선(R1)에 전원전위(Vdd)가 공급되어 H레벨로 되는 경우, 트랜지스터(N12)는 도통상태가 된다.
그 결과, 트랜지스터(N12)의 소스로부터 H 레벨은 메모리 셀 노드(D1)에 공급되어 메모리셀에 1을 세트한다.
그 후, 도 5에 나타낸 DRAM 장치의 동작은, 원래의 접지전위에 세트/리세트선(R1)의 전위를 재저장한 후 종료된다.
도 6은 DRAM 장치에 본 발명이 적용되는 제 6실시예를 나타내는 회로도이다.
본 실시예에 있어서, 메모리셀(600)은, P채널 MOS 트랜지스터(11)가 그 내부에 설치되고, 그것의 드레인, 소스 및 게이트가 각각 메모리 셀 노드(D1), 소스 전위(Vdd) 및 세트/리세트(R1)에 전기접속되는 식으로 구성된다.
도 6에 나타낸 DRAM 장치가 정상 모드에서 동작하는 경우, 세트/리세트선(R1)에는 전원전위(Vdd)가 공급된다.
반대로, 세트/리세트(R1)에 접지전위(Gnd)가 공급되는 경우, 트랜지스터(P11)가 온하여 트랜지스터(P11)의 소스로부터 H 레벨을 메모리 셀 노드(D1)에 공급하여, 메모리셀에 1을 세트하는 동작이 수행된다.
도 7은 본 발명을 DRAM 장치에 적용한 제 7실시예를 나타내는 회로도이다.
도 5에 나타낸 구성과 같이, N채널 MOS 트랜지스터(N12)를 그 내부에 설치하고, 그것의 드레인, 게이트 및 소스를 메모리 셀 노드(D1), 세트/리세트(R1) 및 접지전위(Gnd)에 각각 전기접속하도록 메모리셀(700)을 구성한 것이다.
도 7에 나타낸 DRAM 장치가 정상모드에 동작하는 경우, 세트/리세트선(R1)에 접지전위(Gnd)가 공급된다.
반대로, 세트/리세트선(R1)에 전원전위(Vdd)를 공급하는 경우, 트랜지스터(N12)가 온하여, 트랜지스터(N12)의 소스로부터 L 레벨이 메모리 셀 노드(D1)에 공급되어, 메모리셀에 0을 리세트하는 동작이 수행된다.
도 8은, 본 발명을 DRAM 장치에 적용한 제 8실시예를 나타내는 회로도이다.
본 실시예에 있어서, 각 DRAM 메모리 셀(800)에는, 각 워드선(WL)에 대응하도록 설치된 한쌍의 세트/리세트선(R1, R2)과, 도 5에 나타낸 구성과 같이 접속된 세트/리세트용 N채널 MOS 트랜지스터(N12)와, 도 6에 나타낸 구성과 같이 접속된 세트/리세트용 P채널 MOS 트랜지스터(P11)가 설치된다.
도 8에 나타낸 DRAM 장치가, 각 메모리셀 내에 정보를 기록하고 그곳으로부터 정보를 판독하는 등의 정상 모드에서 동작하는 경우, 세트/리세트선(R1)에 접지전위(Gnd)를 공급하고, 세트/리세트선(R2)에 전원전위(Vdd)를 공급하여 트랜지스터(N12 및 P11)를 비도통 상태로 한다.
세트/리세트하는 경우, 모든 워드선(WL)은 먼저 비선택 상태로 된다.
세트/리세트선(R1)을 전원전위(Vdd)로 설정하고, 세트/리세트선(R2)을 전원전위(Vdd)로 하면, 트랜지스터(N12)가 도통되어, 트랜지스터(N12)의 소스로부터 L레벨이 메모리 셀 노드(D1)에 공급됨으로, 메모리셀에 0을 리세트하는 동작이 수행된다.
반대로, 세트/리세트선(R1)을 접지전위(Gnd)로 설정하고, 세트/리세트선(R2)을 접지전위(Gnd)로 하면, 트랜지스터(P11)가 도통되어, 트랜지스터(P11)의 소스로부터 H레벨이 메모리 셀 노드(D1)에 공급됨으로, 메모리셀에 1을 세트하는 동작이 수행된다.
상술된 바와 같이, 본 발명에 따른 SRAM 장치는, 세트/리세트 정보를 각 메모리셀 내에 설치된 트랜지스터 내에 직접 기록하기 때문에, 소자의 수를 증가시키는 일없이, 즉, 레이아웃 면적을 증가시키는 일없이, 간단히 세트/리세트선의 수를 증가시킴으로써, 각 메모리셀 내에 세트 혹은 리세트 상태를 실현할 수 있는 이점을 갖는다.
또한, 본 발명에 관한 DRAM 장치는, 세트 혹은 리세트 장치가 미동작 하게 있는 경우, DRAM 장치는 가장 간단한 회로를 이용하여, 수시 재기록 가능한 메모리 장치로서 이용되고, 미리 정해진 값을 DRAM 장치 내에 기록해야 하는 경우, DRAM 장치에 신호가 공급되어, 미리 정해진 값을 그 내부에 기록할 수 있는 이점을 갖는다.
본 발명은 상기 예시한 실시예를 참조하여 설명되었지만, 이 설명은 제한적인 의미로 고려될 것이라고 간주되지 않는다.
본 발명의 다른 실시예뿐만 아니라 상기 예시한 실시예의 다양한 변형은 이 설명을 참조하여 본 발명이 속하는 기술분야의 당업자에게서 분명해질 것이다.
그러므로, 첨부된 청구범위는 본 발명의 범주 내에 속함으로 어떠한 변형 또는 실시예도 포함할 것이다.

Claims (17)

  1. 복수의 워드선과, 복수의 비트선과, 복수의 세트/리세트선과, 상기 세트/리세트선 중 하나에 각각 접속되며, 제어신호에 응답하여 제 1전위 또는 제 2전위를 인가하기 위한 복수의 스위치 회로와, 내부에 데이터를 저장하며, 각각이, 상기 워드선 중 하나에 접속된 제 1노드와, 상기 비트선 중 하나에 접속된 제 2노드와, 제 1전위를 입력하도록 접속된 제 3노드와, 상기 세트/리세트선 중 하나에 접속된 제 4노드를 구비한 복수의 메모리셀을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 메모리셀은 SRAM 메모리셀인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 세트/리세트선은 제 1 및 제 2세트/리세트선을 구비하고, 상기 제 4노드는 제 1세트/리세트선 중 하나에 접속된 제 1접속노드와 제 2세트/리세트선 중 하나에 접속된 제 2접속노드를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 스위치 회로는 제어신호에 응답하여 제 1세트/리세트선에 제 1전위를 인가하고, 제 2세트/리세트선에 제 2전위를 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서, 상기 스위치 회로는, 메모리 장치가 정상 모드에서 동작하는 경우, 제 1 및 제 2세트/리세트선에 제 2전위를 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 복수의 워드선과, 복수의 비트선 쌍과, 복수의 세트/리세트선 쌍과, 상기 세트/리세트선 쌍 중 하나에 각각 접속되며, 제어신호에 응답하여 제 1전위 또는 제 2전위를 인가하기 위한 복수의 스위치 회로와, 내부에 데이터를 저장하며, 각각이, 상기 워드선 중 하나에 접속된 제 1 및 제 2노드와, 상기 비트선 쌍 중 하나에 접속된 제 3 및 제 4노드와, 제 1전위의 소스에 접속된 제 5 및 제 6노드와, 상기 세트/리세트선 쌍 중 하나에 접속된 제 7 및 제 8노드를 구비한 복수의 메모리셀을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 세트/리세트선 쌍 각각은 제 1세트/리세트선과 제 2세트/리세트선을 구비하고, 상기 스위치 회로는 제어신호에 응답하여 상기 제 1세트/리세트선에 제 1전위를 인가하고, 제 2세트/리세트선에 제 2전위를 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 스위치 회로는, 메모리 장치가 정상 모드에서 동작하는 경우, 제 1 및 제 2세트/리세트선에 제 2전위를 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 6 항에 있어서, 상기 스위치 회로 각각은, 제 1세트/리세트선과 제 1전위의 소스 사이에 접속된 제 1 CMOS 스위치와, 제 1세트/리세트선과 제 2전위의 소스 사이에 접속된 제 2 CMOS 스위치와, 제 2세트/리세트선과 제 1전위의 소스 사이에 접속된 제 3 CMOS 스위치와, 제 2세트/리세트선과 제 2전위의 소스 사이에 접속된 제 4 CMOS 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7 항에 있어서, 상기 스위치 회로 각각은, 제어신호를 입력하도록 접속된 제 1입력 노드, 정상 동작 신호를 입력하도록 접속된 제 2입력노드 및 제 1세트/리세트선에 접속된 출력노드를 갖는 제 1게이트 회로와, 제어신호의 반전신호를 입력하도록 접속된 제 1입력노드, 정상 동작 신호를 입력하도록 접속된 제 2입력노드 및 제 2세트/리세트선에 접속된 출력노드를 갖는 제 2게이트 회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 제 1 및 제 2게이트 회로는, 정상 동작 신호가 활성모드에 있을 때, 제 2전위를 갖는 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 6 항에 있어서, 제 1전위는 전원전위이고, 제 2전위는 접지전위인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 6 항에 있어서, 제 1전위는 접지전위이고, 제 2전위는 전원전위인 것을 특징으로 하는 반도체 메모리 장치.
  14. 복수의 워드선과, 복수의 비트선과, 복수의 세트/리세트선과, 상기 세트/리세트선 중 하나에 각각 접속되며, 제어신호에 응답하여 제 1전위 또는 제 2전위를 인가하기 위한 복수의 스위치 회로와, 내부에 데이터를 저장하며, 각각이, 상기 비트선 중 하나에 접속된 제 1단자, 제 2단자 및 상기 워드선 중 하나에 접속된 게이트를 갖는 전송 트랜지스터와, 전송 트랜지스터의 제 2단자에 접속된 제 1단자 및 고정 전위를 입력하도록 접속된 제 2단자를 갖는 커패시터와, 전송 트랜지스터의 제 2단자에 접속된 제 1단자, 제 1전위 또는 제 2전위를 입력하도록 접속된 제 2단자 및 상기 세트/리세트선 중 하나에 접속된 게이트를 갖는 세트/리세트 트랜지스터를 구비한 복수의 메모리셀을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서, 세트/리세트 트랜지스터의 제 2단자는 제 1전위를 입력하도록 접속된 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 14 항에 있어서, 세트/리세트 트랜지스터의 제 2단자는 제 2전위를 입력하도록 접속된 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 14 항에 있어서, 상기 세트/리세트선은 제 1 및 제 2세트/리세트선을 구비하고, 상기 세트/리세트 트랜지스터는, 전송 트랜지스터의 제 2단자에 접속된 제 1단자, 제 1전위를 입력하도록 접속된 제 2단자 및 제 1세트/리세트선에 접속된 게이트를 갖는 제 1세트/리세트 트랜지스터와, 전송 트랜지스터의 제 2단자에 접속된 제 1단자, 제 2전위를 입력하도록 접속된 제 2단자 및 제 2세트/리세트선에 접속된 게이트를 갖는 제 2세트/리세트 트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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