JPH1027475A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH1027475A
JPH1027475A JP8177836A JP17783696A JPH1027475A JP H1027475 A JPH1027475 A JP H1027475A JP 8177836 A JP8177836 A JP 8177836A JP 17783696 A JP17783696 A JP 17783696A JP H1027475 A JPH1027475 A JP H1027475A
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JP
Japan
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reset
pair
memory cell
power supply
channel mos
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Application number
JP8177836A
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English (en)
Inventor
Shunichi Sakata
俊一 坂田
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Oki Electric Industry Co Ltd
Oki Micro Design Miyazaki Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Oki Micro Design Miyazaki Co Ltd
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Abstract

(57)【要約】 【課題】 メモリコア領域の面積を増大させることな
く、セット又はリセット或いはセット及びリセットの任
意の機能を果たす装置を構成する。 【解決手段】 高抵抗負荷トランジスタＮ１〜Ｎ４及び
抵抗ｒ１、ｒ２で構成する通常の高抵抗負荷型のスタテ
ィックメモリセルを有するＳＲＡＭ装置に、各ワード線
ＷＬに対応して一対のセット／リセット線Ｒ１、Ｒ２を
設け、書込／読出の通常モード場合は、スイッチ回路Ａ
を介して抵抗ｒ１、ｒ２の一端に電源電位Ｖｄｄを供給
することによって、通常のＳＲＡＭ装置として動作さ
せ、セット／リセットモードの場合は、スイッチ回路Ａ
を介して抵抗ｒ１、ｒ２の一端に電源電位Ｖｄｄ又は接
地電位Ｇｎｄを供給することによって、セット／リセッ
ト動作を行わせる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装
置、特に１ビット記憶可能なセルの集合で構成された随
時書換可能な記憶装置に関し、各メモリセルに予め定め
られた値を書き込むためのセット装置及び／又はリセッ
ト装置を設けた記憶装置に関する。
【０００２】
【従来の技術】スタティック型ランダムアクセス記憶装
置（ＳＲＡＭ）においては、ワード線を選択するローデ
コーダ側にセット及び／又はリセット機能のためのゲー
トを設け、通常の書き込みと同様にビット線を制御して
予め定められた値にセット／リセットすることができる
が、セット／リセット動作のために余分のゲートを挿入
しているため、通常の書き込み動作時或いは読み出し動
作時のアクセススピードを悪化させ、また、セット／リ
セット動作においてもビット線を制御するため、制御が
複雑となる。従来、このような問題を回避したものとし
ては、例えば、特開平２ー８９２８８号公報に開示され
たものがある。
【０００３】
【発明が解決しようとする課題】しかしながら、上記構
成の装置は、デュアルポート記憶装置のみへの適用を意
図しているため、１つのメモリセルが一対の高抵抗と６
個のＭＯＳトランジスタで構成されており、レイアウト
面積の増大をきたすという問題があった。
【０００４】
【課題を解決するための手段】請求項１、２の本発明
は、一般的構成のメモリセルを有するＳＲＭＡ装置に関
するものであり、各メモリセルは、ゲートとドレインと
が互いに交差接続された一対の駆動用ＮチャンネルＭＯ
Ｓトランジスタと、一端がそれぞれ対応した駆動用Ｎチ
ャンネルＭＯＳトランジスタのドレインに接続された一
対の負荷用素子と、ソースがそれぞれ対応した前記駆動
用ＮチャンネルＭＯＳトランジスタの前記ドレインに接
続され、ドレインがそれぞれ対応したビット線に接続さ
れ、且つゲートが共通のワード線に接続された一対の入
出力用ＮチャンネルＭＯＳトランジスタとを有する。
【０００５】また、請求項１、２の本発明は、各ワード
線に対応して設けた一対のセット／リセット線と、書込
／読出の通常モードでは、一対の当該セット／リセット
線に電源電位を供給し、セット／リセットモードでは、
一対の当該セット／リセット線に電源電位又は接地電位
を相補的に供給する電位供給手段とを有する。
【０００６】更にまた、請求項１の本発明は、負荷用素
子の他端がそれぞれ対応したセット／リセット線に接続
され、請求項２の本発明は、駆動用ＮチャンネルＭＯＳ
トランジスタのソースがそれぞれ対応したセット／リセ
ット線に接続されているものである。そして、ここでの
電位供給手段はスイッチ回路や論理回路で実現される。
【０００７】このような構成にしているため、請求項１
の本発明では、一対のセット／リセット線に共に電源電
位を供給することによって、また、請求項２の本発明で
は、一対のセット／リセット線に共に接地電位を供給す
ることによって、各メモリセルは、書き込み又は読み出
しの通常モードに設定される。
【０００８】また、請求項１、２の本発明では、一対の
当該セット／リセット線に電源電位又は接地電位を相補
的に供給することによって、即ち、一方のセット／リセ
ット線に電源電位を供給し且つ他方のセット／リセット
線に接地電位を供給することによって、各メモリセルを
セットし又はリセットする。
【０００９】また、他の態様として、一方のセット／リ
セット線に電源電位を供給し且つ他方のセット／リセッ
ト線に接地電位を供給することによって、各メモリセル
をセットし、他方、一方のセット／リセット線に接地電
位を供給し且つ他方のセット／リセット線に電源電位を
供給することによって、各メモリセルをリセットするこ
とができる。
【００１０】請求項３、４の本発明は、ＤＲＡＭ装置に
関するものであり、ドレインがビット線に接続され、ゲ
ートがワード線に接続され、且つソースがメモリセルノ
ードに接続された入出力用ＮチャンネルＭＯＳトランジ
スタと、一端がこのメモリセルノードに接続された蓄積
用キャパシタとを有する。
【００１１】また、請求項３の本発明は、各ワード線に
対応して設けた１本のセット／リセット線と、各ＤＲＡ
Ｍメモリセルに対応して、メモリセルノードと電源電位
もしくは接地電位との間にソース・ドレイン経路を直列
にして設けられ且つゲートが前記セット／リセット線に
接続されたセット／リセット用ＭＯＳトランジスタとを
有し、更に、書込／読出の通常モードでは、セット／リ
セット線にセット／リセット用ＭＯＳトランジスタが非
導通となる電源電位又は接地電位を供給し、セット／リ
セットモードでは、セット／リセット線にセット／リセ
ット用ＭＯＳトランジスタが導通となる接地電位又は電
源電位を供給する電位供給手段とを有する。
【００１２】また、請求項４の本発明は、各ワード線に
対応して設けた一対のセット／リセット線と、各メモリ
セルに対応して、メモリセルノードと接地電位との間に
ソース・ドレイン経路を直列にして設けられ且つゲート
が前記一対のセット線の対応したセット線に接続された
セット／リセット用ＮチャンネルＭＯＳトランジスタ
と、各メモリセルに対応してメモリセルノードと電源電
位との間にソース・ドレイン経路を直列にして設けられ
且つゲートが前記一対のセット線の対応したセット線に
接続されたセット／リセット用ＰチャンネルＭＯＳトラ
ンジスタと、書込／読出の通常モードでは、一対の前記
セット／リセット線に電源電位を供給し、セット／リセ
ットモードでは、一対の当該セット／リセット線に電源
電位又は接地電位を相補的に供給する電位供給手段とを
有する。
【００１３】
【発明の実施の形態】図１は、本発明に係る半導体集積
回路装置としてのＳＲＡＭ装置の第１の実施形態の要部
を示す回路図である。図１は、メモリコア領域に多数縦
横に配置したＳＲＡＭメモリセルの１つと、各ワード線
ＷＬに対応して配置した多数対のセット／リセット線Ｒ
１、Ｒ２のうちの一対と、それに対応して周辺部に配置
した複数のスイッチ回路Ａの１つを具体的に図示してい
る。
【００１４】ここで、図１のＳＲＡＭメモリセルは、高
抵抗負荷型のＳＲＡＭメモリセルであり、セット／リセ
ット線Ｒ１、Ｒ２の接続ノードＳ１、Ｓ２とメモリセル
ノードＳ３、Ｓ４との間に接続した一対の負荷用抵抗ｒ
１、ｒ２と、ソースがそれぞれのメモリセルノードＳ
３、Ｓ４に接続され、ドレインが一対のビット線ＢＬ、
＃ＢＬの対応したものに接続され、且つゲートが共通の
ワード線ＷＬに接続された一対の入出力用Ｎチャンネル
ＭＯＳトランジスタＮ１、Ｎ２と、メモリセルノードＳ
３、Ｓ４においてゲートとドレインとが互いに交差接続
され、且つソースが接地電位に接続されてフリップフロ
ップとして機能する一対の駆動用ＮチャンネルＭＯＳト
ランジスタＮ３、Ｎ４とから構成してある。
【００１５】また、スイッチ回路Ａは、各１個のＮチャ
ンネルＭＯＳトランジスタＮ５〜Ｎ８と各１個のＰチャ
ンネルＭＯＳトランジスタＰ１〜Ｐ４を組として、各組
におけるゲートに互いに逆相関係にあるコントロール信
号Φと＃Φ或いはΦ１と＃Φ１を与えるようにして構成
された４個のＣＭＯＳスイッチＮ５とＰ１、Ｎ６とＰ
２、Ｎ７とＰ３、並びにＮ８とＰ４からなる。
【００１６】コントロール信号Φ、Φ１が“Ｈ”レベル
であれば、従って反転コントロール信号＃Φ、＃Φ１が
“Ｌ”レベルであれば、ＣＭＯＳスイッチＮ５とＰ１、
Ｎ７とＰ３が電源電位Ｖｄｄをセット／リセット線Ｒ
１、Ｒ２へ供給し、逆に、コントロール信号Φ、Φ１が
“Ｌ”レベルで反転コントロール信号＃Φ、＃Φ１が
“Ｈ”レベルであれば、ＣＭＯＳスイッチＮ６とＰ２、
Ｎ８とＰ４が接地電位Ｇｎｄをセット／リセット線Ｒ
１，Ｒ２へ供給するように構成してある。なお、コント
ロール信号Φとコントロール信号Φ１とは非同期であ
る。
【００１７】図１のＳＲＡＭ装置の動作を説明する。メ
モリセル書込／読出の通常モードの動作時には、コント
ロール信号Φは“Ｌ”レベル、コントロール信号Φ１は
“Ｌ”レベルに設定する。
【００１８】そうすると、ＣＭＯＳスイッチＮ５とＰ
１、Ｎ７とＰ３がオンとなるので、電源電位Ｖｄｄがセ
ット／リセット線Ｒ１、Ｒ２を介して接続ノードＳ１、
Ｓ２に与えられ、従って、ＳＲＡＭメモリセルは通常の
高抵抗負荷型のＳＲＡＭメモリセルとして動作する。
【００１９】他方、メモリセルノードＳ３が“Ｌ”レベ
ルで且つメモリセルノードＳ４が“Ｈ”レベルである場
合を“１”とし、又逆の場合を“０”として、“１”を
セットする場合は、コントロール信号Φは“Ｌ”レベル
のまま、コントロール信号Φ１を“Ｈ”レベルに設定す
る。
【００２０】そうすると、ＣＭＯＳスイッチＮ８とＰ４
がオンし、接続ノードＳ１には“Ｌ”レベルが印加さ
れ、従ってメモリセルノードＳ３には“Ｌ”レベルが印
加され、またメモリセルノードＳ４には“Ｈ”レベルが
印加されているので、トランジスタＮ３は、よりオン状
態となり、メモリセルノードＳ３はより“Ｌ”レベルと
なる。
【００２１】この状態で、コントロール信号Φ１を
“Ｌ”レベルに戻せば、メモリセルノードＳ３に“Ｌ”
レベル、Ｓ４に“Ｈ”レベルが保持され、“１”の書き
込み動作即ちセット動作は終了する。
【００２２】また、“０”の書き込み即ちリセットする
場合は、コントロール信号Φ１は“Ｌ”レベルのまま、
コントロール信号Φを“Ｈ”レベルに設定し、ＣＭＯＳ
スイッチＮ６とＰ２をオンさせ、接続ノードＳ２従って
メモリセルノードＳ４に“Ｌ”レベルを印加させ、所定
の時間後にコントロール信号Φを“Ｌ”レベルに戻すこ
とによって、リセット動作が完了する。
【００２３】図２は、本発明に係るＳＲＡＭ装置の第２
の実施形態を示す回路図であり、図１の構成とは、駆動
用ＮＭＯＳトランジスタＮ３、Ｎ４のソース側が接続ノ
ードＳ１、Ｓ２にそれぞれ接続され、他方、負荷用抵抗
ｒ１、ｒ２のそれぞれの一方が電源電位Ｖｄｄに接続さ
れている点においてのみ相違する。
【００２４】図２のＳＲＡＭ装置の動作を説明する。メ
モリセル書込／読出の通常モードの動作時には、スイッ
チ回路Ａから接地電位Ｇｎｄを一対のセット／リセット
線Ｒ１、Ｒ２に供給することによって、ＳＲＡＭメモリ
セルは通常の高抵抗負荷型のＳＲＡＭメモリセルとして
動作する。
【００２５】他方“１”をセットする場合は、セット／
リセット線Ｒ１従ってメモリセルノードＳ１には接地電
位Ｇｎｄを供給した状態のまま、スイッチ回路Ａからセ
ット／リセット線Ｒ２を介して接続ノードＳ２に電源電
位Ｖｄｄを供給する。
【００２６】そうすると、トランジスタＮ４のソース側
は電源電位Ｖｄｄに、ドレイン側も抵抗ｒ２を介してＶ
ｄｄに接続されるため、メモリノードＳ４の電位も上昇
し、トランジスタＮ３をよりオンさせ、メモリノードＳ
３はより“Ｌ”レベルとなる。
【００２７】この状態でセット／リセット線Ｒ２の電位
を元の接地電位Ｇｎｄに戻せば、メモリセルノードＳ３
に“Ｌ”レベル、メモリセルノードＳ４に“Ｈ”レベル
が保持され、“１”の書き込み動作即ちセット動作は終
了する。
【００２８】また、“０”の書き込み動作即ちリセット
の場合は、セット／リセット線Ｒ１には接地電位Ｇｎｄ
を供給したまま、スイッチ回路Ａからセット／リセット
線Ｒ２に電源電位Ｖｄｄを供給し、メモリセルノードＳ
３に“Ｈ”レベル、メモリセルノードＳ４に“Ｌ”レベ
ルを保持させ、その後、セット／リセット線Ｒ２に電位
を元の接地電位に戻すことによって行われる。
【００２９】以上のように、第１、第２の実施の形態に
よれば、メモリセル内のトランジスタより直接書き込む
ため、素子を増大させることなく、即ち、レイアウト面
積を増大させることなく、メモリセル内のセット或いは
リセットを実現できる。さらに、コントロール信号Φ、
Φ１の組み合わせによりメモリセル内のセット或いはリ
セット状態（“Ｈ”レベル或いは“Ｌ”レベル）を任意
に設定することができる。
【００３０】図３は、本発明に係るＳＲＡＭ装置の第３
の実施形態を示す回路図であり、図１の構成とは、電位
供給手段として、スイッチ回路に代えて論理回路Ｂ１を
採用している点においてのみ相違する。
【００３１】図３の論理回路Ｂ１は、インバータＩＶ
１、ＩＶ２、及びＮＡＮＤゲートＧ１、Ｇ２からなり、
セット／リセット入力信号ＩＮとコントロール信号Φと
によって制御されて、一対のセット／リセット線Ｒ１、
Ｒ２に電源電位Ｖｄｄを供給し、又は一方のセット／リ
セット線Ｒ２に電源電位Ｖｄｄを且つ他方のセット／リ
セット線Ｒ１に接地電位Ｇｎｄを供給し、或いは一方の
セット／リセット線Ｒ２に接地電位Ｇｎｄを且つ他方の
セット／リセット線Ｒ１に電源電位Ｖｄｄを供給する構
成になっている。
【００３２】図３のＳＲＡＭ装置の動作を説明する。メ
モリセル書込／読出の通常モードの動作時には、コント
ロール信号Φは“Ｌ”レベルに設定する。
【００３３】そうすることによって、セット／リセット
線Ｒ１、Ｒ２に電源電位Ｖｄｄが供給され、図１の場合
と同様に、ＳＲＡＭメモリセルは通常の高抵抗負荷型の
ＳＲＡＭメモリセルとして動作する。
【００３４】この状態で、セット／リセット信号ＩＮを
“Ｈ”レベルにして、また、コントロール信号Φを
“Ｈ”レベルとすれば、セット／リセット線Ｒ１には電
源電位Ｖｄｄが供給され、セット／リセット線Ｒ２には
接地電位Ｇｎｄが供給され、“０”の書き込み即ちリセ
ットが行われる。
【００３５】また、セット／リセット信号ＩＮを“Ｌ”
レベルにして、コントロール信号Φを“Ｈ”レベルとす
れば、セット／リセット線Ｒ１には接地電位Ｇｎｄが供
給され、セット／リセット線Ｒ２には電源電位Ｖｄｄが
供給され、“１”の書き込み即ちセットが行われる。
【００３６】図４は、本発明に係るＳＲＡＭ装置の第４
の実施形態を示す回路図であり、図２の構成とは、電位
供給手段として、スイッチ回路に代えて論理回路Ｂ２を
採用している点においてのみ相違する。
【００３７】図４の論理回路Ｂ２は、インバータＩＶ
１、ＩＶ２、ＩＶ３及びＮＯＲゲートＧ３、Ｇ４からな
り、セット／リセット入力信号ＩＮとコントロール信号
Φとによって制御されて、一対のセット／リセット線Ｒ
１、Ｒ２に接地電位Ｖｄｄを供給し、又は一方のセット
／リセット線Ｒ２に電源電位Ｖｄｄを且つ他方のセット
／リセット線Ｒ１に接地電位Ｇｎｄを供給し、或いは一
方のセット／リセット線Ｒ２に接地電位Ｇｎｄを且つ他
方のセット／リセット線Ｒ１に電源電位Ｖｄｄを供給す
る構成になっている。
【００３８】図４のＳＲＡＭ装置の動作を説明する。メ
モリセル書込／読出の通常モードの動作時には、コント
ロール信号Φは“Ｌ”レベルに設定する。そうすること
によって、セット／リセット線Ｒ１、Ｒ２に接地電位Ｇ
ｎｄが供給され、図２の場合と同様に、ＳＲＡＭメモリ
セルは通常の高抵抗負荷型のＳＲＡＭメモリセルとして
動作する。
【００３９】この状態で、セット／リセット信号ＩＮを
“Ｈ”レベルにし、また、コントロール信号Φを“Ｈ”
レベルとすれば、セット／リセット線Ｒ１には接地電位
Ｇｎｄが供給され、セット／リセット線Ｒ２には電源電
位Ｖｄｄが供給され、“１”の書き込み即ちセットが行
われる。
【００４０】また、セット／リセット信号ＩＮを“Ｌ”
レベルのまま、コントロール信号Φを“Ｈ”レベルとす
れば、セット／リセット線Ｒ１には電源電位Ｖｄｄが供
給され、セット／リセット線Ｒ２には接地電位Ｇｎｄが
供給され、“０”の書き込み即ちリセットが行われる。
【００４１】以上のように、第３、第４の実施形態によ
れば、メモリセル内のトランジスタより直接書き込むた
め、素子を増大させることなく、即ち、レイアウト面積
を増大させることなく、メモリセル内のセット或いはリ
セットを実現できる。更に、信号ＩＮに“Ｈ”レベル或
いは“Ｌ”レベルを印加することにより、メモリセル内
のセット或いはリセット状態を任意に設定することがで
きる。
【００４２】なお、第１、第２、第３、第４の実施の形
態においては高抵抗負荷型のＳＲＡＭメモリセルについ
て記したが、ＣＭＯＳ型ＳＲＡＭセルについても適用可
能である。なおまた、スイッチ回路及び論理回路は、セ
ット及びリセットを行うものとして説明したが、セット
専用又はリセット専用にすることもできる。
【００４３】図５は、本発明をＤＲＡＭ装置に適用した
第５の実施形態を示す回路図であり、１つのメモリセル
部分を示したものである。図５のＤＲＡＭ装置は、各ワ
ード線ＷＬに対応して１本のセット／リセット線Ｒ１を
設け、各ＤＲＡＭメモリセルは、ドレインをビット線Ｂ
Ｌに接続し、ゲートをワード線ＷＬに接続し、且つソー
スをメモリセルノードＤ１に接続した入出力用Ｎチャン
ネルＭＯＳトランジスタＮ１１と、一端をこのメモリセ
ルノードＤ１に接続した蓄積用キャパシタＣと、このメ
モリセルノードＤ１と電源電位Ｖｄｄとの間にソース・
ドレイン経路を直列にして設け、且つゲートをセット／
リセット線Ｒ１に接続したセット／リセット用Ｎチャン
ネルＭＯＳトランジスタＮ１２とで構成している。
【００４４】図５のＤＲＡＭ装置においては、メモリセ
ル書込／読出の通常モードの動作時には、セット／リセ
ット線Ｒ１に接地電位Ｇｎｄを供給してトランジスタＮ
１２を非導通状態にしておき、セット時にセット／リセ
ット線Ｒ１には電源電位Ｖｄｄを供給する。
【００４５】電源電位Ｖｄｄを供給してセット／リセッ
ト線Ｒ１を“Ｈ”レベルにすると、トランジスタＮ１２
が導通状態となり、トランジスタＮ１２のソースより、
“Ｈ”レベルがメモリノードＤ１に供給され、“１”の
セット動作が行われ、その後セット／リセット線Ｒ１の
電位を元の接地電位に戻すことで終了する。
【００４６】図６は、本発明をＤＲＡＭ装置に適用した
第６の実施形態を示す回路図であり、ＰチャンネルＭＯ
Ｓトランジスタ１１を設け、そのドレインをメモリセル
ノードＤ１に接続し、ソースを電源電位Ｖｄｄに接続
し、ゲートをセット／リセット線Ｒ１に接続して構成し
たものである。
【００４７】図６のＤＲＡＭ装置においては、通常モー
ドの動作時には、セット／リセット線Ｒ１に電源電位Ｖ
ｄｄを供給しておき、他方、セット／リセット線Ｒ１に
接地電位Ｇｎｄを供給することによって、トランジスタ
Ｐ１１がオンし、トランジスタＰ１１のソースより
“Ｈ”レベルがメモリノードＤ１に供給され、“１”の
セット動作が行われる。
【００４８】図７は、本発明をＤＲＡＭ装置に適用した
第７の実施形態を示す回路図であり、図５の構成と同様
に、ＮチャンネルＭＯＳトランジスタＮ１２を設け、そ
のドレインをメモリセルノードＤ１に接続し、ゲートを
セット／リセット線Ｒ１に接続し、他方、ソースを接地
電位Ｇｎｄに接続して構成したものである。
【００４９】図７のＤＲＡＭ装置においては、通常モー
ドの動作時には、セット／リセット線Ｒ１に接地電位Ｇ
ｎｄを供給しておき、他方、セット／リセット線Ｒ１に
電源電位Ｖｄｄを供給することによって、トランジスタ
Ｎ１２がオンし、トランジスタＮ１２のソースより
“Ｌ”レベルがメモリノードＤ１に供給され、“０”の
リセット動作が行われる。
【００５０】図８は、本発明をＤＲＡＭ装置に適用した
第８の実施形態を示す回路図であり、各ワード線ＷＬに
対応して一対のセット／リセット線Ｒ１、Ｒ２を設け、
図５の構成と同様に結線したセット／リセット用Ｎチャ
ンネルＭＯＳトランジスタＮ１２と、図６の構成と同様
に結線したセット／リセット用ＰチャンネルＭＯＳトラ
ンジスタＰ１１とを、各ＤＲＡＭメモリセル対応に設け
て構成したものである。
【００５１】図８のＤＲＡＭ装置においては、メモリセ
ル書込／読出の通常モードの動作時には、セット／リセ
ット線Ｒ１に接地電位Ｇｎｄを且つセット／リセット線
Ｒ２に電源電位Ｖｄｄを供給してトランジスタＮ１２及
びＰ１１を非導通状態にしておく。
【００５２】そして、セット／リセット線Ｒ２は電源電
位Ｖｄｄのまま、セット／リセット線Ｒ１を電源電位Ｖ
ｄｄにすれば、トランジスタＮ１２が導通状態となり、
トランジスタＮ１２のソースより、“Ｌ”レベルがメモ
リノードＤ１に供給され、“０”のリセット動作が行わ
れる。
【００５３】また、セット／リセット線Ｒ１は接地電位
Ｇｎｄのまま、セット／リセット線Ｒ２を接地電位Ｇｎ
ｄにすれば、トランジスタＰ１１が導通状態となり、ト
ランジスタＰ１１のソースより、“Ｈ”レベルがメモリ
ノードＤ１に供給され、“１”のセット動作が行われ
る。
【００５４】
【発明の効果】本発明に係るＳＲＡＭ装置においては、
セット／リセット情報をメモリセル内のトランジスタよ
り直接書き込むようにしているため、素子数を増大させ
ることなく即ちレイアウト面積を増大させることなく、
セット／リセット線を増設するのみで、メモリセル内の
セット或いはリセットを実現できる利点を有する。
【００５５】また、本発明に係るＤＲＡＭ装置において
は、最も簡単な回路にて、セット装置或いはリセット装
置が未動作のときは、随時書換可能な記憶装置として使
用し、予め定められた値を書き込む必要が発生したとき
に信号を与えて、予め定められた値を書き込むことがで
きる利点を有する。
【図面の簡単な説明】
【図１】本発明に係る第１の実施形態を示すＳＲＡＭ装
置の回路図
【図２】本発明に係る第２の実施形態を示すＳＲＡＭ装
置の回路図
【図３】本発明に係る第３の実施形態を示すＳＲＡＭ装
置の回路図
【図４】本発明に係る第４の実施形態を示すＳＲＡＭ装
置の回路図
【図５】本発明に係る第５の実施形態を示すＤＲＡＭ装
置の回路図
【図６】本発明に係る第６の実施形態を示すＤＲＡＭ装
置の回路図
【図７】本発明に係る第７の実施形態を示すＤＲＡＭ装
置の回路図
【図８】本発明に係る第８の実施形態を示すＤＲＡＭ装
置の回路図
【符号の説明】
ＢＬ、＃ＢＬ ビット線 Ｇｎｄ 接地電位 ＩＮ セット／リセット入力信号 Ｎ１〜Ｎ８ ＮチャンネルＭＯＳトランジスタ Ｐ１〜Ｐ４ ＰチャンネルＭＯＳトランジスタ ｒ１、ｒ２ 高抵抗素子 Ｒ１、Ｒ２ セット／リセット線 Ｓ１、Ｓ２ メモリセルノード Ｓ３、Ｓ４ 接続ノード Ｖｄｄ 電源電位 ＷＬ ワード線 Φ コントロール信号 Φ１ コントロール信号

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ゲートとドレインとが互いに交差接続さ
    れた一対の駆動用ＮチャンネルＭＯＳトランジスタと、
    一端がそれぞれ対応した当該駆動用ＮチャンネルＭＯＳ
    トランジスタの前記ドレインに接続された一対の負荷用
    素子と、ソースがそれぞれ対応した前記駆動用Ｎチャン
    ネルＭＯＳトランジスタの前記ドレインに接続され、ド
    レインがそれぞれ対応したビット線に接続され、且つゲ
    ートが共通のワード線に接続された一対の入出力用Ｎチ
    ャンネルＭＯＳトランジスタとを有する、多数のＳＲＡ
    Ｍメモリセルを備えた半導体集積回路装置において、 前記各ワード線に対応して設けた一対のセット／リセッ
    ト線と、 書込／読出の通常モードでは、一対の当該セット／リセ
    ット線に電源電位を供給し、セット／リセットモードで
    は、一対の当該セット／リセット線に電源電位又は接地
    電位を相補的に供給する電位供給手段とを備え、 前記ＳＲＡＭメモリセルにおける前記負荷用素子の他端
    がそれぞれ対応した前記セット／リセット線に接続され
    ている、ことを特徴とする半導体集積回路装置。
  2. 【請求項２】 ゲートとドレインとが互いに交差接続さ
    れた一対の駆動用ＮチャンネルＭＯＳトランジスタと、
    一端がそれぞれ対応した当該駆動用ＮチャンネルＭＯＳ
    トランジスタの前記ドレインに接続された一対の負荷用
    素子と、ソースがそれぞれ対応した前記駆動用Ｎチャン
    ネルＭＯＳトランジスタの前記ドレインに接続され、ド
    レインがそれぞれ対応したビット線に接続され、且つゲ
    ートが共通のワード線に接続された一対の入出力用Ｎチ
    ャンネルＭＯＳトランジスタとを有する、多数のＳＲＡ
    Ｍメモリセルを備えた半導体集積回路装置において、 前記各ワード線に対応して設けた一対のセット／リセッ
    ト線と、 書込／読出の通常モードでは、一対の当該セット／リセ
    ット線に電源電位を供給し、セット／リセットモードで
    は、一対の当該セット／リセット線に電源電位又は接地
    電位を相補的に供給する電位供給手段とを備え、 前記ＳＲＡＭメモリセルにおける前記駆動用Ｎチャンネ
    ルＭＯＳトランジスタのソースがそれぞれ対応した前記
    セット／リセット線に接続されている、ことを特徴とす
    る半導体集積回路装置。
  3. 【請求項３】 ドレインがビット線に接続され、ゲート
    がワード線に接続され、且つソースがメモリセルノード
    に接続された入出力用ＮチャンネルＭＯＳトランジスタ
    と、一端が当該メモリセルノードに接続された蓄積用キ
    ャパシタとを有する、多数のＤＲＡＭメモリセルを備え
    た半導体集積回路装置において、 前記各ワード線に対応して設けた１本のセット／リセッ
    ト線と、 前記各ＤＲＡＭメモリセルに対応して、前記メモリセル
    ノードと電源電位もしくは接地電位との間にソース・ド
    レイン経路を直列にして設けられ、且つゲートが前記セ
    ット／リセット線に接続されたセット／リセット用ＭＯ
    Ｓトランジスタと、 書込／読出の通常モードでは、前記セット／リセット線
    に前記ＤＲＡＭメモリセルにおける前記セット／リセッ
    ト用ＭＯＳトランジスタが非導通となる電源電位又は接
    地電位を供給し、セット／リセットモードでは、前記セ
    ット／リセット線に前記セット／リセット用ＭＯＳトラ
    ンジスタが導通となる接地電位又は電源電位を供給する
    電位供給手段とを備えている、ことを特徴とする半導体
    集積回路装置。
  4. 【請求項４】 ドレインがビット線に接続され、ゲート
    がワード線に接続され、且つソースがメモリセルノード
    に接続された入出力用ＮチャンネルＭＯＳトランジスタ
    と、一端が当該メモリセルノードに接続された蓄積用キ
    ャパシタとを有する、多数のＤＲＡＭメモリセルを備え
    た半導体集積回路装置において、 前記各ワード線に対応して設けた一対のセット／リセッ
    ト線と、 前記各ＤＲＡＭメモリセルに対応して、前記メモリセル
    ノードと接地電位との間にソース・ドレイン経路を直列
    にして設けられ、且つゲートが前記一対のセット線の対
    応したセット線に接続されたセット／リセット用Ｎチャ
    ンネルＭＯＳトランジスタと、 前記各ＤＲＡＭメモリセルに対応して前記メモリセルノ
    ードと電源電位との間にソース・ドレイン経路を直列に
    して設けられ、且つゲートが前記一対のセット線の対し
    たセット線に接続されたセット／リセット用Ｐチャンネ
    ルＭＯＳトランジスタと、 書込／読出の通常モードでは、一対の前記セット／リセ
    ット線に電源電位を供給し、セット／リセットモードで
    は、一対の当該セット／リセット線に電源電位又は接地
    電位を相補的に供給する電位供給手段とを備えている、
    ことを特徴とする半導体集積回路装置。
JP8177836A 1996-07-08 1996-07-08 半導体集積回路装置 Pending JPH1027475A (ja)

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US08/829,284 US5781482A (en) 1996-07-08 1997-03-31 Semiconductor memory device
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US5781482A (en) 1998-07-14
KR980011488A (ko) 1998-04-30
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