KR930002470B1 - 전기적인 독출/기록동작이 가능한 불휘발성 반도체기억장치 및 그 정보독출방법 - Google Patents

전기적인 독출/기록동작이 가능한 불휘발성 반도체기억장치 및 그 정보독출방법 Download PDF

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모토마사 이마이
가즈히데 아베
고지 야마카와
히로시 도요다
요시코 고하나와
미츠오 하라타
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가부시키가이샤 도시바
아오이 죠이치
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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Abstract

내용 없음.

Description

전기적인 독출/기록동작이 가능한 불휘발성 반도체기억장치 및 그 정보독츨방법
제1도는 본 발명의 불휘발성 반도체기억장치에 사용되는 강유전체 캐패시터의 주요부분을 나타낸 단면도
제2도는 본 발명의 불휘발성 반도체기억장치에 사용되는 강유전체 캐패시터의 전압과 용량간의 관계를 나타낸 그래프.
제3도는 본 발명의 제1실시예에 따른 불휘발성 반도체기억창치의 회로도.
제4도는 본 발명의 불휘발성 반도체기억장치에 사용되는 다른 강유전체 캐패시터의 주요부분을 나타낸 단면도.
제5도는 본 발명의 불휘발성 반도체기억장치에 사용되는 또 다른 강유전체 캐패시터의 주요부분을 나타낸 단면도.
제6도는 본 발명의 제2실시예에 따른 불휘발성 반도체기억장치의 회로도.
제7도는 본 발명의 제2실시예에 따른 불휘발성 반도체기억장치의 독출억세스를 나타낸 타이밍차트.
제8도는 본 발명의 제2실시예에 따른 불휘발성 반도체기억장치의 기록억세스를 나타낸 타이밍챠트이다.
* 도면의 주요부분에 대한 부호의 설명
C : 반도체-강유전체접합 트랜지스터 Q1 : 제1스위칭 트랜지스터
Q2 : 제 2스위칭 트랜지스터 WL : 워드선
BL : 비트선 SL : 선택선
PL : 플레이트선 10 : 실리콘기판
12 : 절연막 14 : 제 1전극(plateLine)
16 : 다결정실리콘패턴 20 : 개구부
22 : PZT박막패턴(강유전체층) 24 : 제 2 전극(비트선)
30:n웰
[산업상의 이용]
본 발명의 전기적으로 정보를 독출 및 기록할 수 있도록 되어 있는 불휘발성 반도체기억장치와 그 불휘발성 반도체기억장치로 부터 정보를 독출하는 방법에 관한 것이다.
[종래의 기술 및 그 문제점]
최근, 전기적으로 소거가능한 불휘발성 메모리가 급속히 발전함에 따라 다양한 용도가 발견되고 있다. 이러한 불휘발성 메모리의 전형적인 예인 EEPROM은 데이터를 전기적으로 소거할 수 있도록 되어 있고 또한 그 독출속도도 매우 빠르지만, 기록속도가 느리기 때문에 기록/소자사이클이 제한받고 있는 실정이다.
상기한 이유로 최근에는 강유전체 메모리(ferroelectric memory)가 개발되고 있는데, 이 강유전체 메모리는 강유전체를 유전재료로서 사용하는 캐패시터를 갖춘 다수의 메모리셀로 구성되어 있다. 이러한 메모리는 유전체의 잔류전극(remanent polarization)의 방향을 "0" 및 "1"의 데이터에 대응시켜서 각 메모리셀내에 정보를 저장하게 된다.
상기 강유전체 메모리의 동작을 좀 더 상세히 설명하면 다음과 같다. 데이터를 강유전체 메모리에 기록할때에는 항전계(抗戰界 : coercive electric field)보다도 더 높은 전압을 소망하는 데이터에 대응되는 방향으로 각 메모리셀의 강유전체 캐패시터에 인가한다. 그러면, 상기 강유전체가 인가된 전압의 방향으로 분극되고, 그 분극의 일부는 전압을 제거한 다음에도 잔류분극으로서 남게 된다.
더욱이, 메모리셀로 부터 데이터를 독출할 때에는 항전계보다 더 높은 전압을 메모리셀의 강유전체 캐패시터에 소정의 방향으로 인가한다. 여기에서 인가되는 전압이 기록 억세스시와 동일한 방향일 경우에는 분극의 변화정도가 작으므로 강유전체 캐패시터에 작은 충전전류가 공급된다. 이와 반대로, 인가되는 전압이 기록 억세스시와 반대의 방향일 경우에는 잔류분극이 반점됨으로 인해 분극의 크게 변화하여 큰 충전전류가공급된다. 따라서 전류의 양을 독출해 냄으로써 각 셀에 기록된 데이터가"0"인지 아니면"1"인지를 판단하게 된다. 이러한 강유전체 캐패시터의 독출/기록 속도는 수십 nser인 것으로 보고되어 있다. 따라서 강유전체 메모리는 고속으로 응답할 수 있는 것이다. 이 강유전체 메모리는 예컨대 미국특허 제 3, 939, 292호에 개시되어 있다.
그런데, 상기한 종래의 강유전체 메모리는 다음과 같은 문제점을 안고 있다.
(1) 상술한 것처럼, 강유전체 메모리에 있어서, 한번 독출동작이 이루어지면 강유전체 캐패시터내에 형성된 잔류분극은 기록 억세스용으로 인가된 전압의 방향과 무관하게 독출 억세스용으로 부여된 전압과 동일한방향으로 향하고, 이러한 잔류분극에 의해 기록데이터가 판별되지만, 그 기록동작에 따라 축적 데이터가 망실된다. 이러한 독출방법을 파괴독출 억세스라고 부른다. 파괴독출 억세스후에 메모리셀내에다 데이터를 남겨 놓기 위해서는 독출데이터를 판정한 다음 다시금 메모리셀의 강유전체 캐패시터내에 동일한 데이타를 기록해야 한다. 이와 반대로, EEPROM은 독출 억세스상에서 데이터가 망실되지 않는 비파괴독출 억세스를 채택하고 있다. 상기한 파괴독출 억세스를 종래의 강유전체 메모리내에서 실행시키려면, 그 회로구조는 재기록동작이 필요함으로 인하여 상기 비파괴독출 억세스를 사용하는 회로의 경우보다 더 복잡해진다.
(2) 상기 (1)항의 문제점에서 설명한 것처럼, 강유전체 메모리에 대해서는 독출 억세스후에 반드시 재기록동작을 실행해야 하기 때문에, 강유전체 캐패시터의 분극방향이 빈번하게 반복해서 반전된다. 이렇게 분극방향이 반복해서 빈번하게 반전되면, 강유전체의 강유전성이 점점 열화되어 잔류분극이 감소된다. 이러한 현상을 소위 "웨어 아웃(wear out)"이라 부르는 바, "웨어 아웃"은 자발분극(Spontaneous Polarization)을 1012회 연속해서 반전시킴으로써 나타난다고 알려져 있다. 잔류분극을 열화시키는 이러한 웨어 아웃이 나타나면, 독출억세스동안 "0" 및 "1"데이터간의 충전전류차이가 작아져서 데이터를 판정하기가 매우 어렵게 된다. 이와 같이 강유전체 메모리의 수평은 웨어 아웃에 의해 결정되므로, 독출 억세후 데이터를 재기록하기 위해 분극을 반복해서 반전시키도록 되어 있는 종래의 강유전체 메모리의 수평은 짧을 수 밖에 없었다.
[발명의 목적]
본 발명은 상기한 문제점들을 해결하기 위해 발명된 것으로, 자발분극을 반전시키는 일 없이 비파괴적으로 데이터를 독출할 수 있도록 된 불휘발성 반도체기억장치 및 그러한 불휘발성 반도체기억장치로 부터 비파괴적으로 정보를 독출해 내는 방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명의 불휘발성 반도체기억장치는, 한쌍의 전극간에 반도체층과 강유전체층을 적층시킴으로써 형상되는 반도체-강유전체접합 캐페시터를 구비하여 이루어진 메모리셀과: 강유전체층의 항전계보다 더 높게 상기 메모리셀의 캐패시터로 인가되는 전압에 응답하여 캐패시터의 용량을 소정치로 설정하도록 강유전체층의 분극방향을 소정 방향으로 배열해서 상기 용량의 소정치에 대응되는 데이터를 기록하도록 된 기록수단 및: 강유전체층의 항전계보다 더 작게 상기 메모리셀의 캐패시터로 인가되는 전압에 응답하여 메모리셀의 캐페시터에 저장된 데이터를 독출하는 독출수단을 구비하여 구성돼 있다.
상기 반도체-강유전체접합 캐패시터(강유전체 캐패시터)는 전극간에 형성된 단일의 반도체-강유전체접합부를 구비한 것으로서, 그 구조는 예컨대 다음의 몇몇 형태로 되어 있다.
(a) 상기 캐패시터는, 반도체기판상에 형성된 제1절연막과, 이 제1절연막상에 형성된 제1전극, 상기 제1절연막상에 형성되어 상기 제1전극과 접속되는 반도체층, 상기 반도체층상에 형성되어 그 반도체층과 접합을 형성하는 강유전체층, 이 강유 전체층상에 형성된 제2전극을 구비하여 구성돼 있다. 여기에서 상기반도체기판은 예컨대 실리콘으로 만들어지고, 상기 반도체층은 예컨대 p형 또는 n형 실리콘으로 만들어진다.
(b) 상기 캐패시터는, 반도체기판상에 형성된 제1절연막과, 이 제1절연막상에 형성된 제1전극, 이 제1전극상에 형성된 강유전체층, 이 강유전체층상에 형성되어 그 강유전체층과 접합을 형성하는 반도체층, 이 반도체층상에 형성된 제2전극을 구비하여 구성돼 있다.
(c) 상기 캐패시터는, 제1도전형의 반도체기판내에 형성된 제1도전형의 웰영역(Well 領域)과, 상기 반도체기판을 윌영역으로부터 전기적으로 절연시키는 절연수단, 상기 웹영역과 접속되는 제1전극, 상기 윌영역과 반도체-강유전체접합을 형성하는 강유전체층, 이 강유전체층과 접속되는 제2전극을 구비하여 구성돼있다. 여기에서 상기 강유전체층은 상기 제1전극과 소정의 간격을 두고 웹영역상에 형성될 수 있는 것이다. 또한, 이 강유전체층은 박막(薄膜)일 수 있다.
(d) 상기 캐패시터는 상기 (c)항의 구조를 갖춘 캐패시터를 구비한 반도체기판상에 상기 (a) 또는 (b)항의 구조를 갖춘 적어도 하나이상의 캐패시터를 적층시켜 형성되는 송위 "적층구조"로 구성되어 있다.
상기 제1, 제 2 전극은 예컨대 Au박막이나 Pt박막, Pd박막 등으로 형성된다.
상기 강유전체층은 Pb(ZrxTi1-x)O3[0.3≤X≤0.7]을 주성분으로 포함하는 Pb계의 페로프스카이트 구조(perovskite structure)를 갖춘 강유전체로 구성된다.
상술한 독출수단을 이용한 독출동작에 있어서는 강유전체의 항전계보다 낮은 전압을 각 메모리셀의 반도체-강유전체접합 캐패시터에 인가해야 한다. 즉, 잔류분극을 반전시키기 않도록 항건계보다 훨씬 낮은 전압을 캐패시터의 강유전체의 분극방향에 관계없이 캐패시터에 인가해야 한다.
기록동작을 실행하기 위해서는 기록회로를 통하여 다수의 메모리셀을 구성하는 반도체-강유전체 캐패시터의 전극에 캐패시터의 강유전체의 항전계보다 높은 전압을 인가해야 한다. 즉, 충분한 분극을 얻기 위해전극에 항전계보다 높은 정(+) 또는 부(-)의 전압을 인가해야 한다.
본 발명에서 용량은 반도체-강유전체접합에 의해 형성되기 때문에, 메모리는 다음의 두가지 경유로 제어되게 된다.
첫번째는 강유전체의 극성(+ 또는 -) 및 반도체층의 도전형(p 또는 n형)의 조합으로 인하여 캐패시터가 큰 용량을 가지게 되는 경우이고, 두번째는 반도체-강유전체접합부 부근의 반도체영역에 형성된 공핍층의 용량과 강유전체의 용량의 직렬합성에 기인하여 캐패시터가 작은 용량을 가지는 경우이다. 즉, 강유전체의 분극방향에 대응되는 디지탈 데이터는 반도체-강유 전체접합 캐패시터의 용량에 대응되게 된다.
독출동작을 실행하기 위해서는 데이터가 기록된 각 메모리의 반도체-강유전체접합 캐페시터에 강유전체의 항전계보다 대폭 낮은 전압이 인가되고, 이에 따라 데이터가 "0" 또는 "1"인지를 판정하기 위해 저장된 전하량이 검출된다. 만약 저장된 전하가 방전되는 경우에는 데이터가 "0" 또는 "1"인지를 판정하기 위해 그 방전량이 검출된다.
상기 독출동작에 있어서는 인가되는 전압이 항전계보다 횔씬 낮으므로, 캐패시터를 구성하는 강유전체의 잔류분극방향이 독출억세스전압으로 인해서 반전되는 현상은 방지될 수 있다. 즉, 반도체-강유전체접합 캐패시터에 저장된 데이터가 독출억세스시에 유실되지 않으므로, 비파괴독출 억세스를 실행할 수 있게 된다. 따라서 독출 엑세스후에 재기록동작을 실행하기 위해 종래의 복잡한 회로가 필요치 않으므로, 회로구성이 간단해진다. 더욱이, 데이터판정이 "웨어 아웃"에 의해 방해받지 않게 되고 수명이 길며 고성능인 불휘발성 반도체기억장치를 구현할 수 있게 된다.
본 발명에 따른 메모리는 일반적은 DRAM의 일시기억 캐패시터로 사용될 수 있다. 이러한 본 발명에 사용되는 강유전체의 유전율(Permittivity)은 SiO2보다 2자릿수 크다. 또한, 본 발명의 메모리는 DRAM상에 적층되도록 형성될 수 있다.
상기한 것처럼, 본 발명에 따라 메모리는 IC내부에 유용하게 형성될 수 있다. 더욱이, 본 발명에 따른 메모리는 SRAM에도 적용될 수 있다.
다음에는 본 발명에 따른 방법의 구성관계를 설명한다.
반도체-강유전체접합을 형성하도록 제1, 제2전극간에 적층되는 반도체층과 강유전체층으로 이루어진 캐패시터를 포함하는 메모리셀과, 상기 제1전극에 제1전압을 공급하도록 그 제1전극에 접속된 플레이트선(Plate Line), 독출억세스시기간동안 메모리에 저장된 데이터를 독출하도록 상기 제2전극에 제2전압을 공급하는 비트선, 상기 제2전극에 접속된 제1스위칭수단, 이 제1스위칭수단에 제1스위칭신호를 공급하기 위한 워드선, 독출억세스기간동안 상기 제2전극에 강유전체층의 항전계보다 낮은 전압을 공급하기 위한 공급수단, 상기 제2전극과 공급수단간에 접속된 제2스위칭수단, 이 제2스위칭수단에 제2스위칭신호를 공급하기 위산 선택선 등을 구비하여 이루어진 불휘발성 반도체기억장치로부터 정보를 독출해내는 본 발명의 제 1방법은: 상기 비트선의 전압을 기준전압으로 설정하는 단계와: 상기 강유전체층의 항전계보다 낮은 전압을 제2전극에 공급하고 상기 제2스위칭수단을 턴온시키는 단계 및: 상기 메모리에 저장된 데이터를 비트선으로 독출하기 위해 상기 제1스위칭수단을 턴온시키는 단계를 구비하여 이루어져 있다.
또한, 반도체-강유전체접합을 형성하도록 제1, 제2전극간에 반도체층과 강유전체층을 적층시켜서 구성된 캐패시터를 포함하는 다수의 메모리셀과, 이 다수의 메모리셀로부터 소정의 메모리셀을 선택하기 위한 제1선택수단, 제3, 제4전극을 구비하고서 상기 다수의 메모리셀내에 저장된 데이터와 비교될 기준데이터를 저장하기 위한 다수의 기준메모리셀, 이 다수의 기준 메모리셀로부터 소정의 기준메모리셀을 선택하기 위한 제2선택수단, 선택된 메모리셀의 제1전극에 제1전압을 인가하기 위한 제1전압인가수단, 선택된 기준메모리셀의 제3전극에 기준전압을 인가하기 위한 기준전압인가수단, 독출억세스기간동안 상기 강유전체층의 항전계보다 낮은 제2전압을 상기 제2전극으로 인가하기 위한 제2전압인가수단, 기록억세스기간동안 선택된 메모리셀에 데이터를 기록하고 독출억세스기간동안 선택된 메모리셀로부터 데이터를 독출함과 더불어 선택된 기준메모리셀로부더 기준데이터를 독출하는 기록/독출수단을 구비하여 이루어진 불휘발성 반도체기억장치로부터 정보를 독출해내는 본 발명의 제2방법은: 선택된 메모리셀의 제1, 제2전극의 전압을 OV로 설정하는 단계와 ;상기 제 2 전극에 관한 기록/독출수단의 전압을 상기 강유전체층의 항전계보다 낮은 전압으로 설정하는 단계: 상기 데이터 및 기준데이터를 상기 기록/독출수단으로 독출해내는 단계를 구비하여 이루어져 있다.
[실시예]
이하, 첨부된 도면을 참조하면서 본 발명의 각 실시예를 상세히 설명한다.
제1도에는 본 발명의 불휘발성 반도체기억장치에 사용되는 강유전체 캐패시터의 한 실시예가 도시되어있다.
제1도에 도시된 것처럼, 반도체소자가 형성되는 n형 실리콘기판(10)상에는 SiO2막(12)이 형성된다. 또, 이 SiO2막(12: 절연막)상에는 0.5μm두께의 Pt막이 RF스퍼터링에 의해 형성되고 이온밀링(Ion MilIing)에 의해 페터닝되어 제1전극(14: Plate Line)으로서 형성된다. 그리고 이 제1전극(14)과 절연막(12)(12)상에는 1μm두께의 n형 다결정실리콘층이 퇴적되는데, 이 다결정실리콘층은 1Torr의 압력과 550℃의 성장온도하에 SiH4및 PH3를 소오스 개스로 이용하는 LPCVD법(감압 CVD법)에 의해 형성되는 것이다. 이러한 n형 다결정실리콘층은 패터닝되어 다결정실리콘패턴(16)을 형성한다.
다음에는 전표면에 SiO2로 이루어진 0.5μm두께의 절연막(18)이 CVD법에 의해 형성되고 다결정실리콘패턴(16)상에 100μm×100μm의 면적을 가지는 개구부(20: 開口部)가 형성되도록 선택적으로 패터닝된다.
다음에는 상기 절연막(18)상에 Pb(Zr0.58Tio0.48)O3의 PZT타게트와 개구부(20)내의 폴리실리콘패턴(16)을 사용하여 약 1μm두께의 PZT박막이 형성된다. 이러한 PZT박막의 형성기간동안에는 압력 0.89Pa, 온도 350℃의 Ar/O2=1/2혼합개스내에서 RF스퍼터링이 실행된 다음 온도 650℃의 어닐링이 실행된다. 이어서 그 PZT박막은 PZT박막패턴(22)을 형성하도록 패터닝된다. 이러한 PZT박막패턴(22)은 강유전체층(Ferroelectric Layer) 으로서 기능한다.
그 다음에는 0.5μm두께의 Pt막이 RF스퍼터링에 의해 전표면에 형성되고 이온밀링에 의해 패터닝되어제2전극(24: 비트선)이 형성된다. 이로써 반도체-강유전체접합 캐패시터가 형성된다.
제2도에는 반도체-강유전체접합 캐패시터의 전압-용량 특성곡선이 도시되어 있는 바, 이 제2도를 참조하면, 분극은 인가되는 전압이 5V이상으로 됨으로써 완료되고, 또한 그 분극은 인가되는 전압이 -5V이하로 됨으로써 반전됨을 알 수 있다. 그리고 인가전압이 +5V∼-5V 사이에서 변화할 때, 캐패시터의 용량은 210pF∼80pF 사이에서 변화한다. 따라서, 캐패시터의 용량을 "1" 또는 "0"의 디지탈데이터에 대응시킬 수 있게 된다.
다음에는 제3도를 참조하여 상기 반도체-강유전체접합 캐패시터를 사용하는 본 발명의 제1실시예에 따른 불휘발성 반도체기억장치에 대해 설명한다.
본 실시예는 실리콘기판(10)상에 설치되는 기록회로 및 독출회로를 포함하는 있는 바, 제3도에서 참조부호 C는 제1도에 도시된 구조를 갖춘 반도체-강유전체접합 캐패시터를 나다낸다. 이러한 캐패시터(C)의한 전극은 제1스위칭 트랜지스터(Q1) 및 제2스위칭 트랜지스터(Q2)의 소오스에 접속되어 있고, 상기 제1트랜지스터(Q1)의 게이트는 워드선(WL)에 접속되어 있다. 또한, 제1트랜지스터(Q1)의 드레인은 비트선(BL)에 접속되어 있고, 제2트랜지스터(Q2)의 게이트는 선택선(SL)에 접속되어 있으며, 그 드레인은 약0.5V의 VDD레벨에 접속되어 있다.
다음에는 상기 강유전체 메모리의 기록/독출동작에 대해 설명한다.
① "1"의 디지탈데이터에 대한 기록/독출동작
기록:워드선(WL)에 하이레벨의 전압이 공급됨으로써 제1스위칭 트랜지스터(Q1)가 턴온되고, 이 스위칭 트랜지스터(Q1)를 통하여 비트선(BL)으로부터 반도체-강유전체접합 캐패시터(C)로 5V의 전압이 공급된다. 그러면, 제2도에 도시된 전압-용량 특성곡선에 따라 캐패시터(C)가 "1"의 데이터에 대응되는 210pF의 용량을 가지도록 분극된다. 이로써 "1"의 디지탈데이터에 관한 기록억세스가 완료된다.
독출 : 워드선(WL)에 로우레벨의 전압이 공급되고 선택선(SL)에 하이레벨의 전압이 공급됨으로써, 제2스위칭 트랜지스터(Q2)가 턴온된다. 이러한 제2스위칭 트랜지스터(Q2)를 통하여 VDD레벨로부터 반도체-강유전체접합 캐패시터(C)로 0.5V의 전압이 인가되어 캐패시터(C)내에 독출억세스를 위한 전하가 저장되게 된다. 이러한 상태에서 비트선(BL)은 OV로 유지된다. 이어서, 트랜지스터(Q2)는 비도통상태로 되고 워드선(WL)에는 하이레벨의 전압이 인가되므로, 제1스위칭 트랜지스터(Q1)가 턴온원다. 이로써 반도체-강유전체전압 캐패시터(C)에 저장된 전하가 트랜지스터(Q1)를 통하여 비트선(BL)으로 독출되는 바, 그 비트선(BL)의 전위는 "1"의 데이터로서 독출된다.
②"0"의 디지탈데이터에 대한 기록/독출동작
기록:워드선(WL)에 하이레벨의 전압이 공급됨으로써 제1스위칭 트랜지스터(Q1)가 턴온되고, 이 스위칭 트랜지스터(Q1)(Q1)를 통하여 비트선(BL)으로부터 반도체-강유전체접합 캐패시터(C)로 OV의 전압이 공급된다. 이어서 플레이트선(PL)에는 5V의 전압이 공급되는 바, 결과적으로 상기 "1"상태와 반대극성인전압이 캐패시터(C)에 인가된다. 그러면, 제2도에 도시된 전압-용량 특성곡선에 따라 캐패시터(C)가 "0"의 데이터에 대응되는 80pF의 용량을 가지도록 분극된다. 이로써 "0"의 디지탈데이터에 관한 기록억세스가완료된다.
독출:워드선(WL)에 로우레벨의 전압이 공급되고 선택선(SL)에 하이레벨의 전압이 공급됨으로써, 제2스위칭 트랜지스터(Q2)가 턴온된다. 이러한 제2스위칭 트랜지스터(Q2)를 통하여 VDD레벨로 부터 반도체-강유전체접합 캐패시터(C)로 0.5V의 전압이 인가되어 캐패시터(C)내에 독출억세스를 위한 전하가 저장되게 된다. 이러한 상태에서 비트선(BL)은 0V로 유지된다. 이어서, 트랜지스터(Q2)는 비도통상태로 되고 워드선(WL)에는 하이레벨의 전압이 인가되므로, 제1스위칭 트랜지스터(Q1)가 턴온된다. 이로써 반도체-강유전체접합 캐패시터(C)에 저장된 전하가 트랜지스터(Q1)를 통하여 비트선(BL)으로 독출되는 바, 그 비트선(BL)의 전위는 "0"의 데이터로서 독출된다. 상기한 독출억세스기간동안 "0"의 데이터에 대한 "1"의 데이터의 출력전압비율은 약 1.6이다. 따라서 본 발명은 충분히 반도체기억장치로서 실용화될 수 있다.
디지탈데이터의 기록억세스가 실행된 후, 전원스위치는 턴오프된다. 그리고 20시간 후에 상술한 것과 동일한 독출동작을 실행할 경우라도 "0"의 데이터에 대한 "1"의 데이터의 출력전압 비율은 1.6에서 번동하지 않는다. 따라서 본 발명의 반도체기억장치는 불휘발성으로 확인된다. 이와같이 하여 기록억세스가 한번 실행되고 독출동작이 반복된다. 결과적으로 최소 1013회의 독출동작이 반복되더라도 기록된 데이터는 거의 변화하지 않는채로 유지된다. 따라서 독출시스템이 비파괴적이라는 것이 확인된다.
여기에서 본 발명의 불휘발성 반도체기억장치에 사용될 수 있는 반도체-강유전체접합 캐패시터(C)는 상술한 제1도에 도시된 것에만 한정되는 것이 아니라는 점에 주목해야 한다.
예컨대 제4도에 도시한 것처럼, 반도체-강유전체접합 캐패시터(C)는 실리콘산화막(12)상에 형성된 제2전극(24)과 이 제2전극(24)상에 형성된 PZT박막패턴(22), 이 PZT박막패턴(22)상에 형성된 다결정실리콘패턴(16) 및, 이 다결정실리콘페턴(16)상에 형성된 제1전극(14)을 구비하여 구성될 수 있다.
또한, 제 5도에 도시한 것처럼, 반도체-강유전체접합 캐패시터(C)는 박막패턴(16)과 실리콘기판(10)으로 부터 p-n접합에 의해 분리된 n웰(30)에 의해 형성될 수 있다. 여기에서 제1전극(14)은 n웰(30)상에 형성되는데, 이 제1전극(14)은 절연막(18)에 의해 강유전체박막패턴(16)으로 부터 분리된다. PZT패턴이 상기 강유전체박막패턴(16)으로서 사용된다. 또한, PZT패턴(16)상에는 제 2 전극(24)이 형성된다.
상기한 구조의 캐패시터를 사용하여 제3도의 불휘발성 반도체기억장치를 제조할 수 있다. 이러한 반도체기억장치에 있어서도 상술한 것과 동일한 동작이 행해진다.
제3도에 도시한 회로에 있어서는 반도체-강유전체접합 캐페시터(C)내에 독출억세스용의 전하를 저장하기 위해 VDD레벨이 사용된다. 그러나 그 VDD레벨과 제2트랜지스터(Q2)는 삭제될 수 있고, 독출억세스용의 전하는 비트선(BL)을 사용하여 반도체-강유전체접합 캐패시터(C)내에 저장할 수 있다.
다음에는 제6도를 참조하여 본 발명의 제2실시예에 따른 불휘발성 반도체기억장치를 상세히 설명한다.본 발명의 제2실시예에 있어서, 각 메모리셀은 기본적으로 하나의 반도체-강유전체접합 캐패시터(C11, C12, …)와 대응되는 한쌍의 기준캐패시터(CDa, CDa', …)로 구성된다. 여기에서 한 비트선(예컨대 BLa)에 접속된 하나의 메모리셀 반도체-강유전체접합 캐패시터(예컨대 C11)는 다른 비트선(예컨대 BLa')에 접속된 기준캐패시터(예컨대 CDa')를 선택함으로써 억세스된다. 그리고 다른 비트선(BLa')에 접속된 메모리셀반도체-강유전체접합 캐패시터(예컨대 C21)는 한 비트선(예컨대 BLa)에 접속된 기준캐패시터(예컨대CDa)를 선택함으로써 억세스된다. 이하에서는 설명을 간략화하기 위해 반도체-강유전체접합 캐패시터(C11)를 메모리셀로 예시하기로 한다.
메모리셀은 단일의 반도체-강유전체접합 캐패시터(C11)와 2개의 스위칭 트랜지스터(F11, FP11)로 구성된다. 그리고 더미셀(Dummy Cell)은 만일의 기준캐패시터(CDa')와 2개의 스위칭 트랜지스터(FDa', FDPa')로 구성된다.
상기 반도체-강유전체접합 캐패시터(C11)의 제1단자는 스위칭 트랜지스터(F11)를 통해 비트선(BLa)에 접속됨과 더불어 선충전 스위칭 트랜지스터(FP11)를 통해 플레이트선(PL1)에 접속된다. 그리고 반도체-강유전체접합 캐패시터(C11)의 제2단자는 플레이트선(PL)에 접속되고, 그 플레이트선(PL1)은 플레이트구동회로(40)에 접속된다.
또한, 기준캐패시터(CDa')의 제1단자는 스위칭 트랜지스터(FDa')를 통해 비트선(BLa')에 접속됨과 더불어 선충전 스위칭 트랜지스터(FDPa')를 통해 Vss레벨에 접속된다. 또한, 기준캐패시터(CDa')의 제2단자는 Vss레벨에 직접 접속된다.
상기 각 비트선(BLa, BLa')의 한 단자는 감지증폭기(42a; Sense Amplifier)에 접속되고, 다른 단자는 대응되는 하나의 열선택 스위칭 트랜지스터(FEa4 또는 FEa5)와 하나의 데이터입출력선(I/O 또는 I/O')을 매개하여 데이터입출력회로(44)에 접속된다. 여기에서 상기 열선택 스위칭 트랜지스터(FEa4, FEa5)의 게이트는 열선택선(CSLa)을 매개하여 열선택선 구동회로(46)에 접속된다.
또한, 스위칭 트랜지스터(F11)의 게이트는 워드선(WL1)에 접속되고, 이 워드선(WL1)은 워드선 구동회로(48)에 접속된다. 그리고 스위칭 트랜지스터(FDa')의 게이트는 더미워드선(DWL')에 접속되고, 이 더미워드선(DWL')은 더미워드선 구동회로(50)에 접속된다. 더욱이, 선충전 스위칭 트랜지스터 (FP11, FDPa')의 게이트는 선충전 구동선(PCL)를 통해서 선충전 구동회로(52)에 접속된다.
그리고 다수의 워드선(WL1, WL2, WL3, WL4, …)이 워드선 구동회로(48)에 접속되고, 소망하는 워드선은 어드레스신호를 지정함으로써 선택된다. 또한, 다수의 플레이트선(PLl, PL2, PL3, PL4, …)이 플레이트 구동회로(40)에 접속되는 바, 소망하는 플레이트선은 어드레스신호를 지정함으로써 선택된다·상기 플레이트 구동회로(40)는 소망하는 플레이트선에 소정의 클록전압을 공급한다. 한편, 더미워드선(DWL, DWL')은 더미워드선 구동회로(50)에 접속되는 바, 이러한 더미워드선 구동회로(50)은 선택된 더미워드선을 구동시키기위해 워드선 구동회로(48)와 동기되어 소망하는 더미워드선을 선택한다. 그리고 선충전 구동회로(52)는 선충전 구동선(PCL)으로 선충전신호를 공급한다.
여기에서, 상기 기준캐패시터(CDa')의 용량은 반도체-강유전체접합 캐패시터(C11)의 두 용량(강유전체의 분극에 의한)의 범위 이내로 들어오는 것이 바람직한 바, 본 실시예에서 이 기준캐패시터(CDa')의 용량은 상기 두 용량간의 대략 중간레벨로 설정된다. 더욱이, 본 발명의 반도체-강유전체접합 캐패시터(C11)는 비트선(BLa)쪽에 배치된 n형 반도체와 플레이트선(PL1)쪽에 배치된 강유전체로 구성된다.
제 7도 및 제 8도는 칩이네이블선(
Figure kpo00001
)과 선충전선(PCL), 열선택선(CSLa), 워드선(WL1), 더미워드선(DWL'), 플레이트선(PL1) 및 비트선(BLa, BLa')상의 전위변화를 나타낸 타이밍차트로서, 제 7도는 독출동작을, 제8도는 기록동작을 나타낸 것이다. 제6도 및 제7도에 관련해서, 독출동작은 다음과 같이 실행된다.
선충전선(PCL)는 하이레벨(7.5V)로 설정되고, 비트선(BLa, BLa')은 Vpc레벨(0.5V)로 선충전된다. 이때, 강유전체 캐패시터(C11) 및 기준캐패시터(CDa')의 단자는 동일한 전위로 설정되어 그 어느 것도 충전되지 않는다.
로우레벨(즉, 0V)의 외부 칩이네이블신호(
Figure kpo00002
)가 입력될 때 일련이 동작이 개시된다. 즉, 선충전선(PCL)은 로우레벨로 구동되고 한쌍의 비트선은 Vpc레벨의 부유상태로 설정된다. 그리고 어드레스신호의 지정에 의해 워드선(WL1) 및 더미워드선(DWL')이 선택되어, 반도체-강유전체접합 캐패시터(C11)와 기준캐패시 터(CDa') 가 각각 비트선(BLa, BLa')에 접속된다. 또한, 반도체-강유전체접합 캐패시터 (C11) 내에 저장된 데이터에 기초하여 소정량의 전하가 비트선(BLa)에 공급되고, 기준캐패시터(CDa')의 용량에 의해 그 양이 결정되는 전하가 비트선(BLa')에 공급된다. 비트선의 전위는 각 캐패시터의 용량과 비트선의 용량에 의해 규정되는 크기에 의해 감소된다.
감지증폭기(42a)가 활성화될 때, 비트선의 쌍들은 각각 하이레벨 및 로우레벨로 설정된다. 예컨대, 반도체-강유전체접합 캐패시터(c11)가 "1"상태[정(+)의 전위가 비트선(sLa)에 인가된 때의 분극상태가 "1"로 규정됨]로 설정된 때, 반도체-강유전체접합 캐패시터(C11)의 용량은 기준캐패시터(CDa')의 용량보다 작으므로, 비트선(BLa)의 전위감소는 비교적 비트선(BLa')보다 작다. 따라서 감지증폭기(42a)가 활성화된상태에서 비트선(BLa, BLa')은 각각 Vpc레벨과 Vss레벨(0V)로 설정된다.
상기한 것과 달리, 반도체-강유전체접합 캐패시터(C11)가 "0"상태[정(+)의 전위가 플레이트선(PL1)에 인가된 때의 분극상태가 "0"으로 규정됨]로 설정된 때, 반도체-강유전체접합 캐패시터(C11)의 용량은 기준캐패시터(CDa')의 용량보다 크므로, 상기 "1"상태인 경우와 반대로 비트선(BLa, BLa')은 각각 Vss레벨과 Vpc레벨로 설정된다.
그후, 열선택선(CSLa) 이 하이레밸로 구동되어, 비트선(BLa, BLa') 이 입출력선(I/O, I/O')에 각각 접속된다. 그리고 열선택선(CSLa)은 로우레벨로 설정되어, 비트선(BLa, BLa')이 입출력선(I/O, I/O')으로 부터 각각 분리된다. 그후, 비트선(BLa, BLa')으로 부터 인가되는 전위에 기초하는 데이터 입출력선(I/O, I/O')의 전위가 데이터입출력회로(44)내의 감지증폭기에 의해 감지된다. 데이터는 이러한 회로(44)로 부터 출력된다.
다음에는 칩이네이블신호(CE) 가 선충전상태를 복원시키게끔 하이레벨로 설정된다. 이때, 워드선(WL1)과 더미워드선(DWL')의 전위는 로우레벨로 내려간다. 그후, 선충전선(PCL)이 하이레벨로 구동됨으로써, 일련의 독출동작이 완료된다.
제6도 및 제8도와 관련해서, 기록동작은 다음과 같이 실행되는데, 비트선(BLa, BLa')의 전위가 반도체-강유전체접합 캐패시터(C11)의 데이터에 근거하여 설정되기 까지는 상기한 독출동작과 동일한 동작이 실행된다.
외부입력데이터에 기초해서, 데이터입출력선(I/O, I/O')의 전위는 데이터입출력회로(44)내의 감지증폭기에 의해 설정된다. 그후, 열선택선(CSLa) 이 하이레벨로 구동되고, 비트선(BLa, BLa')은 데이터입출력회로(44)에 접속된다.그리고, 비트선(BLa, BLa')의 전위는 데이터입출력선(I/O, I/O')의 전위에 기초하여 각각 강제적으로 설정된다. 비트선(BLa)의 전위가 하이레벨로 설정된 경우, 그 강제설정과 동시에 분극방향이"1"상태로 설정된다. 이와 반대로, 비트선(BLa)이 로우레벨인 경우, 플레이트선(PL1)은 Vcc레벨로 구동되고 반도체-강유전체접합 캐패시터(C11)는 다시 "0"상태로 분극됨으로써, 기록동작이 실행된다.
메모리셀을 선충전상태로 복원시키기 위해서는 칩이네이블신호(
Figure kpo00003
)를 상술한 것처럼 하이레벨로 바꾸게된다. 그 결과, 열선택선(CSLa)과 워드선(WL1), 더미워드선(DWL')이 로우레벨로 되고, 그후, 선충전선(PCL)이 하이레벨로 구동됨으로써, 일련의 기록동작이 완료된다.
상기한 것처럼 본 발명에 따르면, 반도체-강유전체접합 캐패시터(C11)에 저장된 데이터를 분극반전없이 독출해 낼수 있게 된다. 상기 실시예는 반도체-강유전체접합 캐패시터(C11)에 관해 예시된 것인데, 상술한 것과 동일한 동작이 다른 메모리셀의 선택에 실행될 수 있다. 예컨대, 반도체-강유전체접합 캐패시터(C21)의 선택에 근거하여 대응되는 워드선(WL2)이 선택된다. 그리고 더미워드선으로서는 반도체-강유전체접합 캐페시터(C21)에 접속된 비트선(BLa')의 반대편 비트선(BLa)에 접속된 기준캐패시터(CDa)를 선택하기 위해 더미워드선(DWL)이 선택된다. 즉, 이 동작은 통상적인 DRAM등에서 실행되는 "접혀진(folded)"동작과 같은 선택동작인 것이다. 열방향의 선택은 당해 열(Column)의 비트선쌍에 접속된 감지중폭기를 활성화하고 그 열선택선을 구동시킴으로써 실행된다.
본 발명은 상기한 특정 실시예에만 국한되는 것이 아니고, 그 취지를 벗어나지 않는 범위내에서 여러가지로 변형실시될 수 있으며, 첨부된 청구범위는 그러한 변형가능성도 포함하는 것이다.

Claims (11)

  1. 한쌍의 전극간에 반도체층과 강유전체층을 적층시킴으로써 형성되는 반도체-강유전체접합 캐패시터를 구비하여 이루어진 메모리셀과, 강유전체층의 항전계보다 더 높게 상기 메모리셀의 캐패시터로 인가되는 전압에 응답하여 캐패시터의 용량을 소정치로 설정하도록 강유전체층의 분극방향을 소정 방향으로 배열해서 상기 용량의 소정치에 대응되는 데이터를 기록하도록 된 기록수단 및, 강유전체층의 항전계보다 더 작게 상기 메모리셀의 캐패시터로 인가되는 전압에 응답하여 메모리셀의 캐패시터에 저장된 데이터를 독출하는 독출수단을 구비하여 구성된 불휘발성 반도체기억장치.
  2. 제1항에 있어서, 상기 강유전체층은 Pb(ZrxTi1-x)O3[0.3
    Figure kpo00004
    x
    Figure kpo00005
    0.7]을 주성분으로 포함하는 Pb계의 페로프스카이트 구조(perovskite structure)를 갖춘 것을 특징으로 하는 불휘발성 반도체기억장치.
  3. 제1항에 있어서, 상기 캐패시터는 반도체기판상에 형성된 제1절연막과, 이 제1절연막상에 형성된 제1전극, 상기 제1절연막상에 형성되어 상기 제1전극과 접속되는 반도체층, 상기 반도체층상에 형성되어 그 반도체층과 접합을 형성하는 강유전체층, 이 강유전체층상에 형성된 제2전극을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
  4. 제3항에 있어서, 상기 강유전체층이 박막으로 만들어진 것을 특징으로 하는 불휘발성 반도체기억장치.
  5. 제1항에 있어서, 상기 캐패시터는 반도체기판상에 형성된 제1절연막과, 이 제1절연막상에 형성된 제2전극, 이 제2전극상에 형성된 강유전체층, 이 강유전체층상에 형성되어, 그 강유전체층과 접합을 형성하는 반도체층, 이 반도체층상에 형성된 제1전극을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체기억 장치.
  6. 제1항에 있어서, 상기 캐패시터는 제1도전형의 반도체기판내에 형성된 제1도전형의 웰영역(Well領城)과, 상기 반도체기판을 웰영역으로 부터 전기적으로 절연시키는 절연수단, 상기 웰영역과 접속되는 제1전극, 상기 웰영역과 반도체-강유전체접합을 형성하는 강유전체층, 이 강유전체층과 접속되는 제2전극을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
  7. 제6항에 있어서, 상기 절연수단이 상기 반도체기판과 웰영역간에 형성된 제2도전형의 반도체영역이고, 상기 반도체기판이 p-n접합에 의해 상기 웰영역으로 부터 분리되는 것을 특징으로 하는 불휘발성 반도체기억 장치.
  8. 반도체-강유전체접합을 형성하도록 제1, 제2전극간에 적층되는 반도체층과 강유전체층으로 이루어진 캐패시터를 포함하는 메모리셀과, 상기 제 1전극에 제 1전압을 공급하도록 그 제 1전극에 접속된 플레이트선(Plate Line), 독출억세스기간동안 메모리에 저장된 데이터를 독출하도록 상기 제2전극에 제2전압을 공급하는 비트선, 상기 제2전극에 접속된 제1스위칭수단, 이 제1스위칭수단에 제1스위칭신호를 공급하기 위한 워드선, 독출억세스기간동안 상기 제2전극에 강유전체층의 항전계보다 낮은 전압을 공급하기 위한 공급수단, 상기 제2전극과 공급수단간에 접속된 제2스위칭수단, 이 제2스위칭수단에 제2스위칭신호를 공급하기 위한 선택선 등을 구비하여 이루어진 불휘발성 반도체기억장치.
  9. 반도체-강유전체접합을 형성하도록 제1, 제2전극간에 반도체층과 강유전체층을 적층시켜서 구성된 캐패시터를 포함하는 다수의 메모리셀과, 이 다수의 메모리셀로 부터 소정의 메모리셀을 선택하기 위한 제1선택수단, 제3, 제4전극을 구비하고서 상기 다수의 메모리셀내에 저장된 데이터와 비교될 기준데이터를 저장하기 위한 다수의 기준메모리셀, 이 다수의 기준메모리셀로 부터 소정의 기준메모리셀을 선택하기 위한 제2선택수단, 선택된 메모리셀의 제1전극에 제1전압을 인가하기 위한 제1전압인가수단, 선택된 기준메모리셀의 제3전극에 기준전압을 인가하기 위한 기준전압인가수단, 독출억세스기간동안 상기 강유전체층의 항전계보다 낮은 제2전압을 상기 제2전극으로 인가하기 위한 제2전압인가수단, 기록억세스기간동안 선택된 메모리셀에 데이터를 기록하고 독출억세스기간동안 선택된 메모리셀로 부터 데이터를 독출함과 더불어 선택된 기준메모리셀로 부터 기준데이터를 독출하는 기록/독출수단을 구비하여 이루어진 불휘발성 반도체기억장치.
  10. 반도체-강유전체접합을 형성하도록 제1, 제2전극간에 적층되는 반도체층과 강유전체층으로 이루어진 캐패시터를 포함하는 메모리셀과, 상기 제 1전극에 제 1전압을 공급하도록 그 제 1전극에 접속된 플레이트(Plate Line), 독출억세스기간동안 메모리에 저장된 데이터를 독출하도록 상기 제2전극에 제2전압을 공급하는 비트선, 상기 제2전극에 접속된 제1스위칭수단, 이 제1스위칭수단에 제1스위칭신호를 공급하기 위한 워드선, 독출억세스기간동안 상기 제2전극에 강유전체층의 항전계보다 낮은 전압을 공급하기 위한 공급수단, 상기 제2전극과 공급수단간에 접속된 제2스위칭수단, 이 제2스위칭수단에 제2스위칭신호를 공급하기 위한 선택선 등을 구비하여 이루어진 불휘발성 반도체기억장치로 부터 정보를 독출해내는 방법이, 상기 비트선의 전압을 기준전압으로 설정하는 단계와: 상기 강유전체층의 항전계보다 낮은 전압을 제2전극에 공급하고, 상기 제2스위칭수단을 턴온시키는 단계 및: 상기 메모리에 저장된 데이터를 비트선으로 독출하기 위해 상기 제1스위칭수단을 턴온시키는 단계를 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체기억 장치의 정보독출방범.
  11. 반도체-강유전체접합을 형성하도록 제1, 제2전극간에 반도체층과 강유전체층을 적층시켜서 구성된 캐패시터를 포함하는 다수의 메모리셀과, 이 다수의 메모리셀로 부터 소정의 메모리셀을 선택하기 위한 제1선택수단, 제3, 제4전극을 구비하고서 상기 다수의 메모리셀내에 저장된 데이터와 비교될 기준데이터를 저장하기 위한 다수의 기준메모리셀, 이 다수의 기준메모리셀로 부터 소정의 기준메모리셀을 선택하기 위한 제2선택수단, 선택된 메모리셀의 제1전극에 제1전압을 인가하기 위한 제1전압인가수단, 선택된 기준메모리셀의 제3전극에 기준전압을 인가하기 위한 기준전압인가수단, 독출억세스기간동안 상기 강유전체층의 항전계보다 낮은 제2전압을 상기 제2전극으로 인가하기 위한 제2전압인가수단, 기록억세스기간동안 선택된 메모리셀에 데이터를 기록하고 독출억세스기간동안 선택된 메모리셀로 부터 데이터를 독출함과 더불어 선택된 기준메모리셀로 부터 기준데이터를 독출하는 기록/독출수단을 구비하여 이루어진 불휘발성 반도체기억장치로 부터 정보를 독출해내는 방법이, 선택된 메모리셀의 제1, 제2전극의 전압을 0V로 설정하는 단계와; 상기 제 2 전극에 관한 기록/독출수단의 전압을 상기 강유전체층의 항전계보다 낮은 전압을 설정하는만계: 상기 데이터 및 기준데이터를 상기 기록/독출수단으로 독출해내는 단계를 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치의 정보독출방법.
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