JP3591790B2 - 強誘電体メモリおよびこれを用いたカードおよびカードシステム - Google Patents
強誘電体メモリおよびこれを用いたカードおよびカードシステム Download PDFInfo
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Description
【産業上の利用分野】
本発明は、半導体メモリに関わり、特に情報記憶用のキャパシタの絶縁膜に強誘電体を用いたメモリセルのアレイを有する強誘電体メモリにおいて、パワーオンリセット動作時における強誘電体メモリセルの記憶データの破壊を防止する回路に関する。
【0002】
【従来の技術】
強誘電体メモリセルを用いた半導体記憶装置は、不揮発且つ高速な半導体記憶装置として、近年盛んに研究開発がなされている。例えば、米国特許4,873,664( Eaton, Jr.)や、S.S. Eaton, Jr. et al. ”A Ferroelectric DRAM Cell for High Density NVRAMs”, ISSCC DIGEST OF TECHNICAL PAPERS, pp.130−131, Feb. 1988 等に詳細に開示されている。しかし、時折、原因不明のデータ破壊が観測されていた。これは、電源を立ち下げ、再び立ち上げることにより書き込まれたデータが反転してしまうというものである。
【0003】
【発明が解決しようとする課題】
本発明は上記事情にかんがみてなされたもので、パワーオンリセット回路が発生するパワーオン信号を用いることにより、強誘電体メモリセルの分局が反転して記憶データが破壊されることを防止し得る強誘電体メモリを提供することを目的とする。
【0004】
【課題を解決するための手段】
本発明の強誘電体メモリは、 電極間絶縁膜に強誘電体を用いた情報記憶用のキャパシタと電荷転送用のMOSトランジスタとが直列に接続されてなるメモリセルが行列状に配列されたメモリセルアレイと、
それぞれ同一行のメモリセルのMOSトランジスタのゲートに共通に接続された複数本のワード線と、
それぞれ同一行のメモリセルキャパシタのプレートに共通に接続された複数本のプレート線と、
それぞれ同一列のメモリセルのMOSトランジスタの一端に共通に接続された複数本のビット線と、
アドレス信号に基づいて前記複数本のワード線のうちの一部を選択するワード線選択回路と、
選択されたワード線に接続されたメモリセルへのデータ書き込み動作又はメモリセルからのデータ読み出し動作の際に、前記アドレス信号に基づいて前記複数本のプレート線のうち前記選択されたワード線に接続されたメモリセルと同一行のメモリセルに共通接続されたプレート線を選択し、この選択されたプレート線の電圧を強誘電体の分極の向きを変えるように制御するプレート線選択回路と、
電源投入時に一定時間所定レベルになるパワーオン信号を発生するパワーオンリセット回路と、
前記ビット線のすべて及びプレート線のすべてと所定電位ノードとの間にそれぞれ接続され、電源投入時に前記パワーオン信号によりそれぞれ一定時間オン状態、一定時間後はオフ状態になるように制御される複数個の第1のスイッチ用トランジスタを有する誤書込
み防止回路とを具備し、前記書き込み、読み出し動作時の際のプレート線の電圧制御は、前記パワーオンリセット回路から出力されるパワーオン信号 ("Low") を受けてから一定時間経過後に行うことを特徴とする。
【0005】
また、強誘電体を電極間に有するキャパシタと電荷転送用のMOSトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのMOSトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのMOSトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイと、
電源投入時に第1の信号を出力するパワーオン回路と、
前記第1の信号に基づき、前記プレート電極線と前記ビット線とをそれぞれ同一の電位に設定する手段とを具備し、
前記プレート電極線及びビット線が同一の電位に設定された後、ワード線を駆動し、さらにプレート線を駆動することにより、メモリセルへの書き込み、読み出しを行うことを特徴とする強誘電体メモリを提供する。
【0006】
また、強誘電体を電極間に有するキャパシタと電荷転送用のMOSトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのMOSトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのMOSトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイと、
電源投入時に第1の信号を出力するパワーオン回路と、
前記第1の信号に基づき、前記プレート電極線と前記ワード線とをそれぞれ同一の電位に設定する手段とを具備し、
前記プレート電極線及びワード線が同一の電位に設定された後、ワード線を駆動し、さらにプレート線を駆動することにより、メモリセルへの書き込み、読み出しを行うことを特徴とする強誘電体メモリを提供する。
【0007】
また、外部から入力される電磁波を感知するLC回路と、
前記LC回路が検出した電磁波から信号を生成する回路と、
前記LC回路が検出した電磁波から電源電圧を発生させる回路と、
前記電源電圧の立ち上がりを検出しパワーオン信号を出力するパワーオン回路と、
強誘電体を電極間に有するキャパシタと電荷転送用のMOSトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのMOSトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのMOSトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイと、
前記パワーオン信号に基づき、前記プレート電極線と前記ワード線とをそれぞれ同一の電位に設定するリセット回路とを具備し、
前記プレート電極線及びワード線が同一の電位に設定された後、ワード線を駆動し、さらにプレート線を駆動することにより、メモリセルへの書き込み、読み出しを行うことを特徴とする強誘電体メモリカードを提供する。
【0008】
さらにまた、書き込みデータを所定周波数の電磁波に変換し、これを放出する送信器と、前記電磁波を受信し前記書き込みデータを記憶する強誘電体メモリカードとから構成されるメモリシステムであって、前記強誘電体メモリカードは、
外部から入力される電磁波を感知するLC回路と、
前記LC回路が検出した電磁波から信号を生成する回路と、
前記LC回路が検出した電磁波から電源電圧を発生させる回路と、
前記電源電圧の立ち上がりを検出しパワーオン信号を出力するパワーオン回路と、
強誘電体を電極間に有するキャパシタと電荷転送用のMOSトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのMOSトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのMOSトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイと、
前記パワーオン信号に基づき、前記プレート電極線と前記ワード線または前記ビット線とをそれぞれ同一の電位に設定するリセット回路とを具備し、
前記プレート電極線とビット線が同一の電位に設定された後、ワード線を駆動し、さらにプレート線を駆動することにより、メモリセルへの書き込み、読み出しを行うことを特徴とする強誘電体メモリカードシステムを提供する。
【0009】
【作用】
複数個の第1のスイッチ用トランジスタが電源投入時にパワーオン信号によってそれぞれ一定時間オン状態になるように制御され、ビット線の全てがそれぞれ所定電位ノードに設定されるようになるので、所定電位ノードの電位を適切に選定しておけば強誘電体メモリセルの分極が反転することはなく、その記憧データが破壊されるおそれがなくなる。
【0010】
この際、プレート線の全てがそれぞれ所定電位ノードに設定されるように、プレート線の全てと所定電位ノードとの間にそれぞれ第2のスイッチ用トランジスタを接続しておき、電源投入時にそれぞれパワーオン信号によって一定時間オン状態になるように制御するようにすれば、プレート線の全てがそれぞれビット線と同じく所定電位ノードに設定されるようになるので、強誘電体メモリセルの分極反転およびその記憶データの破壊を防止することが可能になる。
【0011】
【実施例】
強誘電体膜は、電界が印加された時に一旦発生した電気分極は上記電界が印加されなくなっても残留し、上記電界とは反対方向の向きにある程度以上の強さの電界が印加された時に分極の向きが反転する特性を有している。この誘電体の分極の向きが反転する分極特性に着目し、メモリセルの情報記憶用のキャパシタの絶縁膜に強誘電体を用いて不揮発性の強誘電体メモリセルを実現する技術が開発されている。
【0012】
図1は、1トランジスタ・1キヤパシタ構成の強誘電体メモリセルの等価回路を示しており、DRAMセルの等価回路と同じ回路接続を有する。
ここで、Cはペロプスカイト構造を有する強誘電体を電極間絶縁膜に用いた情報記憶用のキャパシタ(強誘電体キャパシタ)、Qは上記キャパシタに直列に接続されている電荷転送用のMOSトランジスタ、WLは上記MOSトランジスタのゲートに接続されているワード線、BLは上記MOSトランジスタの一端に接続されているビット線、PLは上記キャパシタの一端(プレート)に接続されているプレート線、VPLはプレート線電圧である。
【0013】
強誘電体膜を半導体デバイスに用いる方式は(1)ゲート絶縁膜として強誘電体を用いるM(金属)−F(強誘電体)−S(半導体)構造電界効果型トランジスタ(FET)略して、MFSFETと(2)強誘電体を蓄積容量として利用する、の2方法が考えられる。通常、強誘電体を用いたメモリ(FRAM;Ferroelectric Random Access Memory)とは後者を指すことが一般的である。FRAMはラムトロン社により開発されたもので、いくつかの方式が提案されているが、チップコストをDRAM並みに近づけるために1トランジスタ1強誘電体容量(1T/lC)セルを用いた動作方式が主流になると予測されている。図2にセル断面構造を示す。このFRAMは2μmプロセスを用いて作成されている。この平坦化スタックトセルとでも言うべき構造では強誘電体工程がメタル工程で処理できることが特徴である。従って、強誘電体プロセスで発生するクロスコンタミの間題が解決されるため、DRAMプロセスに強誘電体工程を迫加挿入することが可能である。これはMOS VLSI試作製造ラインでFRAMをDRAMと同時に平行開発、初期生産できることを意味しているので、開発に際して設備投資が不要であるという大きな長所となる。
【0014】
不揮発性メモリにおいて、キャパシタ絶縁膜を形成後、各メモリセルのキャパシタとして微細加工する必要がある。強誘電体膜の加工技術として現在までに、ウェットエッチング、イオンミリング、イオンビームエッチング、レーザエッチング、プラズマエッチングなどが報告されている。
【0015】
プラズマエッチングは、プラズマ放電により高いエネルギーを得て活性化された反応種が、蒸気圧の高い反応生成物を形成しエッチングが進行する。PZT膜のうち、TiO2 やZrO2 はフッ素系ガスを用いることによってエッチング可能であるが、PbOに対して蒸気圧の高いフッ化物、塩化物の形成が困難なため常温ではエッチングが進行しない。しかしながら、PLT膜、PLZT膜をCF4 プラズマ中で加熱するとエッチングされることが確認されている。エッチングは基板温度200℃以上で観察されるがレートは低く、300℃においても2500A/hである。しかしながら、CF4 ガスにHClガスを混合するとエッチング速度の増加が確認されている。CF4 ガスではLaよりTiやPbと容易に反応しエッチングが進行するのに対し、HClガスでは他の元素よりLaと反応する。ガス混合比を最適化することにより約6500A/hのエッチング速度が得られる。Siプロセスとの互換性やスループットを考慮すると、加工技術としてプラズマエッチングの適用が望まれる。
【0016】
強誘電体薄膜をSi基板や多結晶Si電極上に堆積すると誘電率の低いSiO2 層が形成されるだけでなく、熱処理工程において相互拡散が生じる。このため、Siと強誘電体薄膜との間に安定なキャパシタ電極を形成する必要がある。Siプロセスに適用する場合、強誘電体膜に用いる電極材科として要求される特徴は
(1)耐酸化性にすぐれている、あるいは導電性酸化物である。
(2)強誘電体膜との整合性が良く、加工性にすぐれている。
(3)SiやPZT膜に対して柑互拡散がなく、SiO2 膜との密着性がよい。
などが考えられる。現在、強誘電体膜の電極材料としてPtが広く用いられている。これは、Ptは耐酸化性にすぐれた導電材料であり、PbTiO3 膜やPZT膜との整合性も良いためである。しかしながら、Ptは微細加工が困難であり、Si基板上では低温で相互拡散が生じPtシリサイドを形成する。このため、PtとSi基板界面にTiなどのバリア層の形成が必要となる。Pt同様、耐酸化性にすぐれた遷移金属の窒化物TiNやZrNとPZT膜との果面反応についても報告されている。現時点で最も最適とされている電極材料と構造は下から順にシリコン基板・下層電極(チタン、チタンナイトライド、プラチナ)、強誘電体・上層電極(プラチナ、チタン、アルミニウム)となる。
【0017】
強誘電体工程をDRAMプロセスフローに組み込んだFRAMプロセスフローを以下に示す。
○Ti/TiNスパッター 200/700A
○拡散シンター(N2+O2 中) 600℃ 30min
○Ptスパッター 1000A
○プレート電極PEP
○RIE(イオンミリング条件)
○PZTスパッター 1500〜3000A
○熱処理(N2+O2 中) 600℃ 60min
○強誘電膜PEP
○ドライエッチング(ウエット;HF+ H2 O2 )
○Ptスパッター 1000A
○上部電極PEP
○RIE(イオンミリング条件)
○p−SiO2 デポ 3000A
○コンタクトPEP
メタル工程
Ti/TiNスパッター 200/700A
拡散シンター(N2+O2 中) 600℃ 30min
Alスパッター
RIE(パリメタ条件)
シンター(FG) 450℃ 30min
図3に誘電体材料を示す。本実施例の強誘電体材料として好適に用いることができるのは、PZT、BTO等である。
【0018】
強誘電体を半導体、特にメモリデバイスに応用した際の効果として、
(1)情報の不揮発性
(2)情報書き込み・消去の高速性
(3)放射線耐性が強い
(4)集積密度の向上
があげられる。これらの効果は強誘電体材料としての性質に起因するものである。
【0019】
「データ」の不揮発性は前出のヒステリシス特性を利用し、無電界(E=0)状態でも正負2つの残留分極に対応した2値の情報を記憶できることによる。さらに、DRAMのようにリフレシュサイクルが不要という特徴もある。
【0020】
「データ書き込み・消去の高速性」は外部電圧印加による強誘電体の分極反転速度(スイッチング速度)が低電界でもlnsec以下と高速であることによる。これは、高電界(107 V/cmオーダー)下で絶縁膜へのホットキャリアーの注入・引き抜きにより書き込み・消去動作(μsecオーダーの動作時間)を行うEEPROMより有利である。
【0021】
通常のメモリデバイスは容量に電荷を蓄積してその電荷量を情報としているため、アルファ線がシリコン基板中に入射し、蓄積された電荷が消滅すると情報が変化する。この現象をソフトエラーといい、宇宙航空用デバイスの信頼性にとって、重要な課題となっている。しかし、強誘電体を利用したメモリデバイスでは情報蓄積形態が分極という結晶構造によるため放射線の入射による情報量の変化がほとんどない。ゆえに、強誘電体を利用したメモリは「放射線耐性」が高い。
【0022】
次に「集積密度向上」について述べる。メモリ、とくにDRAMでは3年で4倍というトレンドでメモリの大規模化、高集積化が進んでいる。これはデバイス寸法の微細化(各世代の設計ルールは、1世代約0. 7に縮小される)により実現されてきた。しかしながら、前述のソフトエラーと密接な関係にある電荷蓄積容量は明らかにほとんど縮小されていない。即ち、セル面積は小さくするが、蓄積容量の表面積は十分に得られるセル構造が検討されている。
【0023】
プレーナ型セルに比べて、スタック型およびトレンチ型セルいずれも構造的にもプロセス的にも複雑化している。具体的にはスタック型セルではデバイス表面の凹凸が大きくなり、微細加工精度の確保が困難になっている。特に露光技術において、深い焦点深度が不可欠になる。トレンチ型セルでは高アスペクト比溝堀り用エッチング技術および溝埋め戻し技術が必要となる。今後(256MDRAM)さらに微細化が進むと、小さなセル面積で十分な蓄積容量を確保するための複雑なプロセス技術やデバイス構造を導入する必要性が増大し信頼性の高いデバイスを安価に、かつ大量に供給できなくなる。しかしながら、シリコン酸化膜に比べて誘電率が約100倍以上大きな強誘電体を容量絶緑膜として使用することにより十分小さい蓄積容量面積で大きな容量を確保することが可能となり、プロセス技術やセル構造の複雑化を回避できる可能性を示唆している。
【0024】
以上述べてきたように、強誘電休膜を半導体デバイスに応用することは、不揮発性メモリのみならず、DRAMへの展開としても重要である。
強誘電体薄膜形成に当たって、一般的に必要なことは
(1)単相膜で、目的とする組成比からずれない。
(2)薄膜表面が平滑で、基板と密着性がよい。
(3)高密度で空孔がなく、膜の微組織が均質である。
(4)結晶性が良く、バルク体と同等以上の特性を示す。
(5)基板にエピタキシャル成長が可能である。
(6)より低い温度で薄膜形成が可能である。
(7)膜厚のコントロールが容易である。
などがあげられる。(1)については気相法では特に注意する必要がある。材料が気相になる課程および膜に付着する割合が元素によって異なるために、一般には成膜後の組成を分析して成膜パラメータを変え、目的の組成に近づけるという手法で行っている。(4)については、薄膜中の結晶粒子は微細で、結晶性が悪くなりがちであり、誘電特性などの膜特性は結晶粒径に強く依存する。応用目的に適した膜にするため、その微細組織を厳密に制御することが必要である。
【0025】
強誘電体膜の半導体応用として、用いられる代表的成膜法として、図4に示すゾルゲル法、スパッタ法、MOCVD法の3方法があり、この概要を述べる。
ゾルゲル法は、有機金属化合物などをソース原料とする溶液中で化合物の加水分解・重縮合反応を進ませて前駆体ゾル溶液を調整し、ディッピングやスピンコートにより基板上にゲル膜を作製し、それを熱分解して得る方法である。これは大気中でも成膜が可能で、膜の大面積化が容易であるが、ピンホールができやすい問題点がある。この方法によるBaTiO3 、PbTiO3 、PZT、PLZTなどの強誘電体膜の合成研究は急速に盛んになっている。
【0026】
スパッタ法は、薄膜となるべき材料のターゲットに、グロー放電中でイオン化したガス(一般にArガスを使用)を衝突させてたたき出した粒子を基板につける方法で、真空蒸着法ではつくりにくい高融点材料などの膜形成が可能である。この成膜法には直流スパッタ、高周波(rf)スパッタ、マグネトロンスパッタ、イオンビームスパッタ、反応性スパッタ、レーザアブレーションなどがある。
【0027】
強誘電体関係では、70年代になって高周波スパッタ法が多用されるようになり、BaTiO3 、PZT、PLZT、LiNbO3 、K3 Li2 Nb5 O15などの多数の強誘電体膜の作製と物性評価が行われてきた。ターゲットとしては焼結体または粉末を用い、アルゴンと酸素雰囲気でスパッタする。Pbのように蒸気圧の高い成分を含むものに対しては、数%過剰にターゲットに加えることによって薄膜の組成をコントロールする。ターゲットの近傍にマグネットを置くと、スパッタイオンはその磁場に拘束され、低ガス圧(〜10−4Torr)でスパッタが可能になり、膜成長速度を数倍高めることになる。薄膜の微細構造と特性はスパッタ条件(スパッタ電圧、ガス組成とガス圧、薄膜形成速度、基板材料、基板温度など)に依存する。一般に基板温度を低くして形成速度を速くすると、得られる薄膜の結晶性は悪い。結晶性の良い膜は高温基板・低形成速度で得られやすいが、均質な結晶膜を得るためには、最適の温度範囲と速度範囲が存在する。最近になって、エキシマレーザを利用するレーザアブレーションによって良質のPZT薄膜が作製され、ターゲット組成と膜組成のずれが少なく、比較的高い酸素圧力下でも成膜が可能になり、今後の発展が注目されている。
【0028】
CVDの基本は、薄膜にしたい元素の化合物のうちでガスになるものを高温炉の中に導入して、基板表面に堆積させて膜形成することで、これにより基板表面で平衡状態で成膜されるため、よりよい結晶膜が得られる可能性がある。MOCVDは原科としてアセチルアセトナトやアルコキシドなどの有機金属からBaTiO3 膜とPZT膜がそれぞれ作製されているが、詳細な膜特性評価にはまだ至っていない。
【0029】
続いて、本実施例に用いる2トランジスタ・2キャパシタ型のFRAMセルとその動作原理を示す。
図5(a)ないし(c)および図6(a)ないし(c)および図6(a)ないし(c)および図6(a)ないし(d)は、図4のメモリセルを2個用いた2トランジスタ,2キャパシタ構成の強誘電体メモリセルの書き込み動作および読みだし動作の原理を説明するために、強誘電体キャパシタの印加電界、電気分極の状態を示している。
【0030】
この強誘電体メモリセルは、ゲートにそれぞれワード線WLが接続された第1のトランジスタQ1および第2のトランジスタQ2と、プレートにそれぞれプレート線PLが接続された第1のキャパシタC1および第2のキャパシタC2とからなり、第1のトランジスタQ1および第1のキャパシタC1が直列に接続され、第2のトランジスタQ2および第2のキャパシタC2が直列に接続されている。
【0031】
そして、上記第1のトランジスタQ1および第2のトランジスタQ2の各一端は第1のビット線BLlおよび第2のビット線BL2に接続されている。
上記ワード線WLおよびプレート線PLは平行に設けられており、ワード線WLはワード線用のロウデコーダ(図示せず)からワード線信号が供給され、プレート線PLはプレート線用のロウデコーダ(図示せず)からプレート線電圧VPLが供給される。この場合、注意すべきは、全てのプレート線PLが共通に接続されているのではなく、DRAMのようにプレート線PLに所定電位(例えばVss/2)が印加されるのとは異なる点である。
【0032】
また、上記2本のビット線BL1、BL2には、ビット線電位センス増幅用のセンスアンプ(図示せず)、書き込み回路〈図示せず)およびプリチャージ回路(図示せず)が接続されている。
【0033】
上記強誘電体メモリセルに対するデータの書き込み、読み出しに際しては、選択されたメモリセルのプレート線PLの電位を図7に示すように0V→例えば5V→0Vと変化させることにより、誘電分極の向きを制御する。
【0034】
即ち、書き込み動作に際しては、初期状態では、プレート線PLを接地電位Vss(0V)に設定し、2本のビット線ビット線BL1、BL2をそれぞれ0Vにプリチャージしておく。
【0035】
まず、図5(a)に示すように2本のビット線ビット線BL1、BL2うちの一方(例えば第2のビット線BL2)を例えば5Vに設定し、ワード線WLに5Vを印加して2個のトランジスタQ1、Q2をオン状態にすると、第2のキャパシタC2の両端間に電位差が生じて例えば図中下向きの分極が発生するか、第1のキャパシタC1の分極は発生しない。
【0036】
次に、図5(b)に示すように、プレート線PLを5Vに設定にすると、第1のキャパシタC1の両端間に電位差が生じ、図中上向きの分極が発生するが、第2のキャパシタC2の分極は反転しない。これにより、2個のキヤパシタC1、C2に図示したように互いに逆向きの分極が発生した状態になり、この状態はデータ“1”または“0”の書き込み状態に対応する。
【0037】
次に、図5(c)に示すように、プレート線PLを0Vに設定し、ワード線WLを0Vにして2個のトランジスタQ1、Q2をオフ状態にする。
読み出し動作に際しては、初期状態では、プレート線PLを0Vに設定し、2本のビット線BL1、BL2をそれぞれ0Vにプリチャージしておく。ここで、2個のキャパシタC1、C2には例えば図6(a)に示すように互いに逆向きの分極が発生した状態のデータが書き込まれている場合を想定する。
【0038】
まず、図6(b)に示すように、プレート線PLを5Vに設定し、ワード線WLに例えば5Vを印加して2個のトランジスタQ1、Q2をオン状態にすると、第2のキャパシタC2の両端間に電位差が生じてその分極の向きが反転するが、第1のキャパシタC1の分極の向きは反転しない。この2個のキャパシタC1、C2からの読み出し電位はセンスアンプによりセンス増幅され、このセンスアンプの出力により2本のビット線BL1、BL2は対応して0V、5Vに設定され、上記センスアンプの出力に基づいて読み出しデータの“1”、“0”を判別する。
【0039】
次に、図6(c)に示すように、プレート線PLを0Vに設定すると、第2のキャパシタC2の両端間に電位差が生じてその分極の向きが反転し、第1のキャパシタC1の分極の向きは反転せず、初期状態に戻る。
【0040】
ところで、上記したような強誘電体メモリに設けられるパワーオンリセット回路が発生するパワーオン信号PWRONの使い方としては、DRAMと同様に、電源投入時にパワーオン信号PWRONに基づいて無意味なアクセスが開始されることを防止する必要がある。しかし、これだけでなく十分ではなく、強誘電体メモリセルの分極が反転して最後には記憶データが破壊されることを防止する必要がある。
【0041】
図7に、プレート電極の電位の状態をタイムチャートとして示した。
図8に本発明の実施例の強誘電体メモリのフロアプランを示す。この強誘電体メモリは、4つのメモリセルアレイMCAi、それぞれ64セットのRow Decoder 及びPlate Decoder 、ビット線イコライズ回路EQL等から構成される。図示したように、パワーオンリセット回路POが出力するパワーオン信号が各メモリセルアレイに供給されている。
【0042】
図9にメモリセルアレイMCA0の回路構成の詳細を示す。
この強誘電体メモリにおいて、MCはそれぞれ電極間組絶縁膜に強誘電体を用いた情報記憶用の強誘電体キャパシタCと電荷転送用のMOSトランジスタQとが直列に接続されてなる複数個の強誘電体メモリセルであり、このメモリセルMCは行列状に配列されてメモリセルアレイ10を構成している。
【0043】
WLi(WL0、WL1、WL2…)は、上記メモリセルアレイ10における同一行のメモリセルのトランジスタQのゲートに共通に接続された複数本のワード線である。PLi(PL0、PL1、PL2…)は、上記メモリセルアレイ10における同一行のメモリセルのキャパシタCのプレートに共通に接続された複数本のプレート線である。BLi、/BLi(BL0、/BL0、BL1、/BL1…)は、上記メモリセルアレイ10における同一列のメモリセルのトランジスタの一端に共通に接続されたビット線である。
【0044】
ワード線選択回路11は、アドレス信号に基づいて前記複数本のワード線WLiのうちの一部を選択してワード線電圧を供給するものである。
プレート線選択回路12は、前記アドレス信号に基づいて前記複数本のプレート線PLiのうちの一部を選択し、このプレート線PLiの電圧を制御するものである。
【0045】
パワーオンリセット回路13は、電源投入時に一定時間“H”レベルになるパワーオン信号PWRONを発生するように構成されている。そして、このパワーオン信号PWRONにより、ビット線電位発生回路やSSB回路など〈図示せず)を制御してそれぞれの電位(VBL、VBBなど)の発生を制御したり、アクセス制御回路(図示せず)の動作の停止、解除を制御することにより電源投入時の無意味なアクセスを防止している。
【0046】
さらに、本発明では、前記パワーオンリセット回路13が発生するパワーオン信号PWRONによって強誘電体メモリセルMCの分極が反転してその記憶データが破壊されることを防止し得る誤書込み防止回路14が設けられている。
【0047】
この誤書込み防止回路14は、少なくとも前記ビット線BLi、/BLiの全てと所定電位ノードとの間にそれぞれ第1のスイッチ用トランジスタQ1が接続されており、さらに、前記プレート線PLiの全てと所定電位ノードとの間にそれぞれ第2のスイッチ用トランジスタQ2か接続されている。そして、これらの第1のスイッチ用トランジスタQ1および第2のスイッチ用トランジスタQ2は、電源投入時にパワーオン信号PWRONによってそれぞれ一定時間オン状態になるように制御される。
【0048】
本実施例では、上記第1のスイッチ用トランジスタQ1および第2のスイッチ用トランジスタQ2はそれぞれ例えばNMOSトランジスタからなり、それぞれのゲートに例えば“H”レベルのパワーオン信号PWRONが供給されるように配線されており、それぞれの一端(所定電位ノード)に接地電位VSSが与えられている。
【0049】
上記実施例の強誘電体メモリによれば、複数個の第1のスイッチ用トランジスタQ1が、電源投入時にパワーオン信号PWRONによってそれぞれ一定時間オン状態になるように制御され、ビット線BLi、/BLiの全てがそれぞれ接地電位VSSに設定されるようになるので、強誘電体メモリセルMCの分極が反転することはなく、その記憶データが破壊されるおそれがなくなる。
【0050】
この際、プレート線PLiの全てがそれぞれ接地電位VSSに設定されるように、プレート線の全てPLiと接地電位ノードとの間にそれぞれ第2のスイッチ用トランジスタQ2を接続しておき、電源投入時にそれぞれパワーオン信号PWRONによって一定時間オン状態になるように制御することにより、プレート線PLiの全てがそれぞれビット線BLi、/BLiと同じく接地電位VSSに設定されるようになるので、強誘電体メモリセルMCの分極反転およびその記憶データの破壊を防止することが可能になる。
【0051】
図10は、図9中のパワーオンリセット回路13の一例を示す回路図である。このパワーオンリセット回路自体は、DRAMで従来使用されているものと同様であり、外部から電源電位VCCが供給される電源ノードと接地ノードとの間に直列に接続された第1の抵抗R1および第1のキャパシタC01からなる第1の基準電位生成回路21と、同じく上記電源ノードと接地ノードとの間に直列に接続された第2の抵抗R2および第2のキャパシタC02ならびにドレイン・ゲート相互が接続されると共に上記第2のキャパシタC02に並列に接続されたNMOSトランジスタTNからなる第2の基準電位生成回路22と、上記電源ノードと接地ノードとの間に接続されたCMOSフリップフロップ回路23と、上記電源ノードと上記CMOSフリップフロップ回路23の第1の出力ノードN1との間に接続され、ゲートに前記第1の基準電位生成回路21の出力電位Vreflが与えられる第1のPMOSトランジスタTP1と、上記第1の出力ノードN1と前記電源ノードとの間に接続されたプルアップ抵抗Ruと、上記第1の出力ノードN1に入力ノードが接続された第1のバッファ回路24と、前記電源ノードと前記CMOSフリップフロップ回路23の第2の出力ノードN2との間に接続され、ゲートに前記第2の基準電位生成回路22の出力電位Vref2が与えられる第2のPMOSトランジスタTP2と、上記第2の出力ノードN2 と接地ノードとの間に接続されたプルダウン抵抗Rdと、上記第2の出力ノードN2に入力ノードが接続された第2のバッファ回路25と、前記第1のバッファ回路BF1の出力信号/PRSTを反転させて前記パワーオン信号PWRONを出力するCMOSインバータ回路26とからなる。
【0052】
図11は、図10のパワーオンリセット回路の動作時における各部の電圧波形の一例を示している。
第2の基準電位生成回路22の構成は、第1の基準電位生成回路21の構成にNMOSトランジスタTNが付加されており、VCC電源の投入時には、第2の基準電位生成回路22の出力電位Vref2は第1の基準電位生成回路21の出力電位Vreflよりも常に小さく(Vref2<Vref1)なる。これにより、第1のPMOSトランジスタTP1は第2のPMOSトランジスタTP2よりも早くオフ状態になり、CMOSフリップフロップ回路23の第lの出力ノートN1が“H”レベルに立ち上がり、第1のバッファ回路24の出力信号/PRSTが“H”レベルに立ち上がる。その前に、CMOSインバータ回路26の出力信号PWRONはVCC電源の立ち上がりにつれて立ち上がり、上記信号/PRSTか“H”レベルに立ち上がった時に“L”レベルに立ち下がる。
【0053】
上述したように本発明の強誘電体メモリによれば、パワーオンリセット回路が発生するパワーオン信号によって強誘電体メモリセルの分極が反転することを防止し、その記憶データが破壊されることを防止することができる。
【0054】
上記実施例では、ビット線BL、ワード線WL、プレート電極PLを共に接地する例を示したが、ビット線とワード線WLのみ、もしくはビット線BLとプレート電極PLのみを接地する構成にしても良いことはいうまでもない。
【0055】
続いて、図12〜図26に、図8に示した強誘電体メモリのメモリセルアレイ・パワーオンリセット回路以外の各種制御回路を示す。
図12はチップイネーブル信号BCE(/CEパッドに供給される)のパッファ回路CE Buffer の回路構成の詳細図である。内部ロウ系制御信号の一つであるBRINT信号を出力する
図13はプリチャージ信号発生回路Precharge Circuit の回路構成の詳細図である。プリチャージ信号発生回路Precharge Circuiはプリチャージ信号PRCHを出力する。
【0056】
図14はアドレスバッファ回路Address Bufferの回路構成の詳細図である。アドレスバッファ回路Address BufferはA0〜A8に供給されるアドレス信号ADDを受領し、内部アドレスAiを出力する。この回路がアドレス数に応じて多数存在することは言うまでもない。
【0057】
図15はロウ部分デコード回路Row Partial Decoder の回路構成の詳細図である。ロウ部分デコード回路Row Partial Decoder は部分デコード信号Xを出力する。
【0058】
図16はロウデコード・ワード線駆動回路Row Decoder の回路構成の詳細図である。これは、部分デコード信号X、プリチャージ信号PRCHを受領し、ワード線WLを駆動する。
【0059】
図17はプレートデコード回路Plate Decoder の回路構成の詳細図である。これは、ワード線信号と制御信号FAI6との論理を取って、プレート電極PLを駆動する。
【0060】
図18はビット線に接続されたセンスアンプSense Amp 、イコライズ回路等の回路構成の詳細図である。読みだし動作開始前に、ビット線対BL、/BLはイコライズされ、続いてワード線が立ち上がった後、SANが“H”に、SAP1、2が時間差をおいて“L”に駆動される。この結果、ビット線上の微少な電位差が増幅される。
【0061】
図19は図17に示したイコライズ回路を駆動するイコライズ回路駆動回路Equalize Circuitの回路構成の詳細図である。
図20はセンスアンプドライバ回路Sense Amp Driverの回路構成の詳細図である。
【0062】
図21はライトイネーブル・出力イネーブルバッファWe Buffer & OE Buffer の回路構成の詳細図である。ライトイネーブル信号BWEはパッド/WEに、出力イネーブル信号BOEはパッド/OEに供給される。
【0063】
図22にカラム部分デコード回路Column Patial Decoder の回路構成の詳細図である。これは、カラム部分デコード信号Yを出力する。
図23はカラムデコード回路Column Decoderの回路構成の詳細図である。これは、カラム部分デコード信号Yに基づいて、ビット線を選択的にデータ線DQに接続する。
【0064】
図24はデータ線バッファ回路DQ Buffer の回路構成の詳細図である。これは、DQ線のデータを増幅する。
図25はデータ出力回路Dout Driver の回路構成の詳細図である。この回路は入出力パッドI/Oに接続されている。
【0065】
図26はデータ入力回路Din Bufferの回路構成の詳細図である。この回路は、ライトイネーブル信号に基づき、I/Oパッドに供給された書き込みデータを内部に取り込むための回路である。
【0066】
続いて、以上説明した回路の動作説明を行う。
(1)アドレス系回路
/CE(Internal/CE)が動作し、この信号でAddress Bufferを動作して、アドレスを受け付ける。つまり、/CEが“L”にならない限り、デバイスは動作しない、DRAMの/RASと同じ。
【0067】
アドレスはRowがA3〜A8の6ピンで、ColumnがA0〜A2の3ピンになっている。RowアドレスのA3とA4とA5とA6とA7とA8で、Partial Decodeして、Row DecorderにXajとして選択されている。Row Decoderは64set存在し、その内1つが選択されるようになっている。チップレイアウト上、セルアレイを2分割し、その中央部にRow Decoderが配置されている。そのため、左右のWLは選択されることとなる。またRow DecodeとともにPlate Decoderも同一内に存在している。
【0068】
そのRow Decoderであるが、DRAMとほとんど同一のもの、ただWDRV信号がブートされていないため、WLから出てくるデータはVTh落ちしている。Plate DecoderはFAI6信号に同期して、先に説明したような上がり下がりしている。
【0069】
一方、Columnアドレスは、A0とA1が同様に、Partial DecodeしてYαjを形成し、A2だけがSAP2というセンスアンプ駆動信号を待っている、一種の遅延回路的役割をして、Y2Cとなっている。Column Decoderは、このYαjとY2Cで形成され、1つのI/O分8setあり、I/Oは8つあるので、全体で32set持っている。
【0070】
(2)ロウ系回路
Row Decoderは、Xαj(α=ABCのいずれか,j=0〜3)で、3つが“H”レベルのとき選択される。φ3とφ4は相補的な信号で、Prechargeしない限りφ3のトランジスタはオフしている。バリアTrがあり、容量カップリングでVTh落ちしないようにしている。WDRV(FAI5)はブートしていない。
【0071】
Plate Decoderは、活性化されたWLのみ動作し、φ6信号によってヒステリシス・カーブを一周できるように、ある遅延を持って動作する。
センス・アンプでは、FAI3信号が“H”レベルになると、動作を開始する信号(SAP/SAN)と転送して、センス・アンプを駆動している。KAMAI信号は、Prechargeする時に、センス・アンプを停止するための信号である。
【0072】
(3)カラム系・データ転送系回路
Column Decoderは、Yaj(a=A,j=0〜3)とY2C,/Y2Cの組合せで8つの内1つが活性化される。選択されたColumn DecoderのBLとI/Oの関係は、回路図に示す通りである。1つのDecoder内で2つのI/Oに対応している。
【0073】
DQ Bufferでは、VCCにPrechargeされていて、Y2C,/Y2C信号が動作することでDQ Bufferは動作して、データをRD線へ転送する。
【0074】
Dout Driverでは、/OEが“L”になるまでは、I/OピンはHi−Zになっている。
/OEが“L”になると、データがI/Oピンへ出力される。
【0075】
一方、書き込み時で動作するDin Bufferは、/WEと/RINTがともに立ち下がった時に、データを受け付けるが、/WEが立ち上がると、データをラッチし、DQ線にダイレクトに書かれる。そのとき、DQ Bufferは動作しないように、制御信号(DQEなど)は動作しない。
【0076】
続いて、本発明の種々の変形例を示す。変形例1〜3はワード線を接地するための回路、変形例4、5はビット線を接地するための回路、変形例6はプレート電極線を接地するための回路である。
【0077】
(変形例1)
図30は図16に示したワード線駆動回路に代えて用いる回路である。パワーオン信号PWRONはインバータ回路34を介してNANDゲート33に供給される。このNANDゲート33で、駆動制御信号とパワーオン信号との論理が取られ、NANDゲート33の出力信号がワード線駆動回路におけるノイズキラートランジスタに相当するQ32を駆動制御する。この様に構成すると、ワード線毎に個別の誤書き込み防止回路14は、ワード線に関する限り不要となる。
【0078】
(変形例2)
図31も図16に示したワード線駆動回路に代えて用いる回路である。パワーオン信号PWRONはインバータ回路36を介してNANDゲート35に供給される。このNANDゲート35で、駆動制御信号とパワーオン信号との論理が取られ、NANDゲート35の出力信号が2段のインバータ回路を介してワード線駆動回路におけるノイズキラートランジスタに相当するQ32を駆動制御する。この様に構成しても、ワード線毎に個別の誤書き込み防止回路14は、ワード線に関する限り不要となる。
【0079】
(変形例3)
図32はFAI5(WDRV)をパワーオン信号PWRONによりリセットする回路である。この様に構成しても、ワード線毎に個別の誤書き込み防止回路14は、ワード線に関する限り不要となる。
【0080】
(変形例4)
図33は図19の回路に代えて用いるイコライズ制御回路である。NOR回路38がパワーオン信号とイコライズ制御信号との論理を取っている。この様に構成すると、ビット線毎の個別の誤書き込み防止回路14はビット線に関する限り不要となる。
【0081】
(変形例5)
図34はSAP、SANを強制的にパワーオン信号PWRONによりリセットする回路である。この様に構成しても、ビット線毎の個別の誤書き込み防止回路14はビット線に関する限り不要となる。
【0082】
(変形例6)
図35はプレート電極PLをパワーオン信号PWRONによりリセットする回路である。この様に構成すると、プレート電極線毎の個別の誤書き込み防止回路14はプレート電極線に関する限り不要となる。
【0083】
続いて、図36に本発明の強誘電体メモリを用いたRFIDシステム(Radio Frequency Identification)を示す。
RFIDシステム(Radio Frequency Identification)とは、電波を用いた非接触タグ・システム(非接触型識別機)のことで、一般的には非接触データ・キャリア・システム等とも呼ばれている。全体のシステム構成を図36に示す。
【0084】
システムはパソコン、コントローラ、アンテナ等で構成されるホスト側と、トランスポンダと呼ばれるデータ・キャリアで構成される。
トランスポンダは、強誘電体メモリーとASICが1チップ化されたモノリシックRFIDチップおよび電力受信、データ受信/送信を兼ねるアンテナを内蔵するシンプルな構成である。
【0085】
ホスト側からは必要に応じてコマンドおよびデータを搬送波に乗せて送信するが、トランスポンダ側ではその搬送波により必要な電力を発生させ、データの書き込みおよび読み出しと送信に利用、ホスト側に情報を返す。
【0086】
非接触タグは電池が不要でメモリーの内容を電波を使って非接触で読み取り、その内容を書き換えることで、人の入退出などの管理に活用するシステムである。ポケットにこのタグの定期を人れたまま改札したり、タグを車に付けて走り、高速道路の料金所でいちいち精算するために止まらなくて済むようにするとか、人との介在なしに駐車場の出入りを監視、管理するなどの用途を狙っている。また、家畜や、回遊魚の行動を管理するのにも使える。
【0087】
図37にトランスボンダの内部回路の詳細を示す。すなわち、外部から入力される電磁波を感知するLC回路と、LC回路が検出した電磁波から信号を生成する回路58と、LC回路が検出した電磁波から電源電圧を発生させる回路59と、電源電圧の立ち上がりを検出しパワーオン信号を出力するパワーオン回路60と、強誘電体を電極間に有するキャパシタと電荷転送用のMOSトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのMOSトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのMOSトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイ61と、パワーオン信号に基づき、プレート電極線とワード線またはビット線とをそれぞれ同一の電位に設定するリセット回路62等から構成される。
以上のように構成することにより、トランスポンダシステムの使用中にFRAMセルのデータ誤書き込みが生じることがない。
【0088】
【発明の効果】
上述したように、本発明の強誘電体メモリによれば、パワーオンリセット回路が発生するパワーオン信号によって強誘電体メモリセルの分極が反転することを防止し、その記憶データが破壊されることを防止することができる。
【図面の簡単な説明】
【図1】FRAMセルの等価回路図。
【図2】FRAMセルの断面図。
【図3】強誘電体材料の物性を示す図表。
【図4】強誘電体膜の製造方法を示す図。
【図5】図1のメモリセルを2個用いた2トランジスタ・2キャパシタ構成の強誘電体メモリセルの書き込み動作の原理を説明するために強誘電体キャパシタの印加電界および電気分解の状態を示す図。
【図6】図1のメモリセルを2個用いた2トランジスタ・2キャパシタ構成の強誘電体メモリセルの読み出し動作の原理を説明するために強誘電体キャパシタの印加電界および電気分極の状態を示す図。
【図7】図5に示した書さ込み動作および図6に示した読み出し動作に際してプレート線PLに印加される電圧波形の一例を示す波形図。
【図8】本発明の実施例の強誘電体メモリのフロアプラン。
【図9】メモリセルアレイMCA0の回路構成の詳細。
【図10】図8中のパワーオンリセット回路の一例を示す回路図。
【図11】図10のパワーオンリセット回路の動作時における各部の電圧波形の一例を示す波形図。
【図12】チップイネーブル信号パッファ回路CE Buffer の回路構成の詳細図。
【図13】プリチャージ信号発生回路Precharge Circuit の回路構成の詳細図。
【図14】アドレスバッファ回路Address Bufferの回路構成の詳細図。
【図15】ロウ部分デコード回路Row Partial Decoder の回路構成の詳細図。
【図16】ロウデコード・ワード線駆動回路Row Decoder の回路構成の詳細図。
【図17】プレートデコード回路Plate Decoder の回路構成の詳細図。
【図18】センスアンプSense Amp 、イコライズ回路等の回路構成の詳細図。
【図19】図17に示したイコライズ回路を駆動するイコライズ回路駆動回路Equalize Circuitの回路構成の詳細図。
【図20】センスアンプドライバ回路Sense Amp Driverの回路構成の詳細図。
【図21】ライトイネーブル・出力イネーブルバッファWe Buffer & OE Buffer の回路構成の詳細図。
【図22】カラム部分デコード回路Column Patial Decoder の回路構成の詳細図。
【図23】カラムデコード回路Column Decoderの回路構成の詳細図。
【図24】データ線バッファ回路DQ Buffer の回路構成の詳細図。
【図25】データ出力回路Dout Driver の回路構成の詳細図。
【図26】データ入力回路Din Bufferの回路構成の詳細図。
【図27】本発明の第1の変形例を示した回路図である。
【図28】本発明の第2の変形例を示した回路図である。
【図29】本発明の第3の変形例を示した回路図である。
【図30】本発明の第4の変形例を示した回路図である。
【図31】本発明の第5の変形例を示した回路図である。
【図32】本発明の第6の変形例を示した回路図である。
【図33】本発明の強誘電体メモリを用いたトランスボンダシステムの構成図。
【図34】トランスボンダの内部回路の詳細図。
【符号の説明】
MC 強誘電体メモリセル、
C 強誘電体キャパシタ、
Q MOSトランジスタ、
WL0、WL1、WL2 ワード線、
PL0、PL1、PL2 プレート線、
BL0、/BL0、BL1、/BL1 ビット線、
10 メモリセルアレイ、
1l ワード線選択回路、
12 プレート線選択回路、
13 パワーオンリセット回路、
14 誤書込み防止回路、
Q1 第1のスイッチ用トランジスタ、
Q2 第2のスイッチ用M0Sトランジスタ。
Claims (13)
- 電極間絶縁膜に強誘電体を用いた情報記憶用のキャパシタと電荷転送用のMOSトランジスタとが直列に接続されてなるメモリセルが行列状に配列されたメモリセルアレイと、
それぞれ同一行のメモリセルのMOSトランジスタのゲートに共通に接続された複数本のワード線と、
それぞれ同一行のメモリセルキャパシタのプレートに共通に接続された複数本のプレート線と、
それぞれ同一列のメモリセルのMOSトランジスタの一端に共通に接続された複数本のビット線と、
アドレス信号に基づいて前記複数本のワード線のうちの一部を選択するワード線選択回路と、
選択されたワード線に接続されたメモリセルへのデータ書き込み動作又はメモリセルからのデータ読み出し動作の際に、前記アドレス信号に基づいて前記複数本のプレート線のうち前記選択されたワード線に接続されたメモリセルと同一行のメモリセルに共通接続されたプレート線を選択し、この選択されたプレート線の電圧を強誘電体の分極の向きを変えるように制御するプレート線選択回路と、
電源投入時に一定時間所定レベルになるパワーオン信号を発生するパワーオンリセット回路と、
前記ビット線のすべて及びプレート線のすべてと所定電位ノードとの間にそれぞれ接続され、電源投入時に前記パワーオン信号によりそれぞれ一定時間オン状態、一定時間後はオフ状態になるように制御される複数個の第1のスイッチ用トランジスタを有する誤書込み防止回路とを具備し、前記書き込み、読み出し動作時の際のプレート線の電圧制御は、前記パワーオンリセット回路から出力されるパワーオン信号 ("Low") を受けてから一定時間経過後に行うことを特徴とする強誘電体メモリ。 - 請求項1記載の強誘電体メモリにおいて、ワード線駆動信号を前記パワーオン信号によってリセット解除した後、プレートを駆動することを特徴とする強誘電体メモリ。
- 請求項1または2記載の強誘電体メモリにおいて、前記パワーオンリセット回路は、電源投入時に一定時間“H”レベルになるパワーオン信号を発生し、前記スイッチ用トランジスタはNMOSトランジスタであり、前記所定電位ノードは接地電位が与えられることを特徴とする強誘電体メモリ。
- 強誘電体を電極間に有するキャパシタと電荷転送用のMOSトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのMOSトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのMOSトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイと、
電源投入時に第1の信号を出力するパワーオン回路と、
前記第1の信号に基づき、前記プレート電極線と前記ビット線とをそれぞれ同一の電位に設定する手段とを具備し、
前記プレート電極線及びビット線が同一の電位に設定された後、ワード線を駆動し、さらにプレート線を駆動することにより、メモリセルへの書き込み、読み出しを行うことを特徴とする強誘電体メモリ。 - 前記手段は、前記プレート電極線を駆動する手段と共用されていることを特徴とする請求項4記載の強誘電体メモリ。
- 前記手段は、前記ビット線をイコライズする手段と共用されていることを特徴とする請求項4記載の強誘電体メモリ。
- 前記手段は、前記ビット線に接続されたセンスアンプと共用されている ことを特徴とする請求項4記載の強誘電体メモリ。
- 強誘電体を電極間に有するキャパシタと電荷転送用のMOSトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのMOSトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのMOSトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイと、
電源投入時に第1の信号を出力するパワーオン回路と、
前記第1の信号に基づき、前記プレート電極線と前記ワード線とをそれぞれ同一の電位に設定する手段とを具備し、
前記プレート電極線及びワード線が同一の電位に設定された後、ワード線を駆動し、さらにプレート線を駆動することにより、メモリセルへの書き込み、読み出しを行うことを特徴とする強誘電体メモリ。 - 前記手段は、前記ワード線を駆動する手段と共用されていることを特徴とする請求項8記載の強誘電体メモリ。
- 前記手段は、前記ビット線をイコライズする手段と共用されていることを特徴とする請求項8記載の強誘電体メモリ。
- 前記手段は、前記ビット線に接続されたセンスアンプと共用されていることを特徴とする請求項8記載の強誘電体メモリ。
- 外部から入力される電磁波を感知するLC回路と、
前記LC回路が検出した電磁波から信号を生成する回路と、
前記LC回路が検出した電磁波から電源電圧を発生させる回路と、
前記電源電圧の立ち上がりを検出しパワーオン信号を出力するパワーオン回路と、
強誘電体を電極間に有するキャパシタと電荷転送用のMOSトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのMOSトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのMOSトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイと、
前記パワーオン信号に基づき、前記プレート電極線と前記ワード線とをそれぞれ同一の電位に設定するリセット回路とを具備し、
前記プレート電極線及びワード線が同一の電位に設定された後、ワード線を駆動し、さらにプレート線を駆動することにより、メモリセルへの書き込み、読み出しを行うことを特徴とする強誘電体メモリカード。 - 書き込みデータを所定周波数の電磁波に変換し、これを放出する送信器と、前記電磁波を受信し前記書き込みデータを記憶する強誘電体メモリカードとから構成されるメモリシステムであって、前記強誘電体メモリカードは、
外部から入力される電磁波を感知するLC回路と、
前記LC回路が検出した電磁波から信号を生成する回路と、
前記LC回路が検出した電磁波から電源電圧を発生させる回路と、
前記電源電圧の立ち上がりを検出しパワーオン信号を出力するパワーオン回路と、
強誘電体を電極間に有するキャパシタと電荷転送用のMOSトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのMOSトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのMOSトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイと、
前記パワーオン信号に基づき、前記プレート電極線と前記ワード線または前記ビット線とをそれぞれ同一の電位に設定するリセット回路とを具備し、
前記プレート電極線とビット線が同一の電位に設定された後、ワード線を駆動し、さらにプレート線を駆動することにより、メモリセルへの書き込み、読み出しを行うことを特徴とする強誘電体メモリカードシステム。
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