JP2974358B2 - 不揮発性半導体記憶装置とその装置から情報を読み出す方法 - Google Patents
不揮発性半導体記憶装置とその装置から情報を読み出す方法Info
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- JP2974358B2 JP2974358B2 JP6695190A JP6695190A JP2974358B2 JP 2974358 B2 JP2974358 B2 JP 2974358B2 JP 6695190 A JP6695190 A JP 6695190A JP 6695190 A JP6695190 A JP 6695190A JP 2974358 B2 JP2974358 B2 JP 2974358B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、電気的な書込みおよび読み出しが可能な不
揮発性半導体記憶装置と不揮発性半導体記憶装置から情
報を読み出す方法に関する。
揮発性半導体記憶装置と不揮発性半導体記憶装置から情
報を読み出す方法に関する。
（従来の技術） 近年、電気的に消去可能な不揮発性メモリに関する技
術が急速に進歩し、様々な用途が見い出されている。不
揮発性メモリのうちE2PROMは、電気的に消去でき、読み
出し時間が速いという特徴を有する。しかしながら、係
るE2PROMは書き込み時間が遅く、かつ書き込み／消去の
回数に制限がある等の問題があった。
術が急速に進歩し、様々な用途が見い出されている。不
揮発性メモリのうちE2PROMは、電気的に消去でき、読み
出し時間が速いという特徴を有する。しかしながら、係
るE2PROMは書き込み時間が遅く、かつ書き込み／消去の
回数に制限がある等の問題があった。
このようなことから、最近、強誘電性メモリの開発が
進められている。強誘電性メモリは、強誘電体を誘電体
として使用したコンデンサを備えた複数のメモリセルか
らなる。前記強誘電体の残留分極の向きを“0"と“1"に
対応させて、各メモリセルに情報が記憶される。係る強
誘電性メモリに情報を書き込む場合には、各メモリセル
の強誘電性コンデンサに、書き込みたい情報に対応する
向きに、抗電界よりも充分高い電圧を印加する。電圧の
印加方向に強誘電体が分極し、その分極の一部は電圧を
除いた後も残留分極として保持される。また、前記メモ
リセルの読み出しを行なう時には、該セルの強誘電性コ
ンデンサに、特定の向きで、抗電界よりも充分に高い電
圧を印加する。こうした電圧の印加において、電圧の向
きが書き込みの時と同じ方向であれば、分極の変化が小
さく、強誘電性コンデンサには僅かな充電電流しか流れ
ない。これに対し、電圧の向きが書き込み時と反対の方
向であれば、残留分極が反転するので、分極の変化は大
きく、大きな充電電流が流れる。このように電流の量を
読取ることによって、書き込まれていた各セルの情報が
“0"か“1"か、判別される。強誘電性メモリの読み出し
／書き込み時間は、共に数10nsecであることが報告され
ている。このように強誘電性メモリは高速応答が可能で
ある。上記の強誘電性メモリは、例えば、USP3939292号
に開示されている。
進められている。強誘電性メモリは、強誘電体を誘電体
として使用したコンデンサを備えた複数のメモリセルか
らなる。前記強誘電体の残留分極の向きを“0"と“1"に
対応させて、各メモリセルに情報が記憶される。係る強
誘電性メモリに情報を書き込む場合には、各メモリセル
の強誘電性コンデンサに、書き込みたい情報に対応する
向きに、抗電界よりも充分高い電圧を印加する。電圧の
印加方向に強誘電体が分極し、その分極の一部は電圧を
除いた後も残留分極として保持される。また、前記メモ
リセルの読み出しを行なう時には、該セルの強誘電性コ
ンデンサに、特定の向きで、抗電界よりも充分に高い電
圧を印加する。こうした電圧の印加において、電圧の向
きが書き込みの時と同じ方向であれば、分極の変化が小
さく、強誘電性コンデンサには僅かな充電電流しか流れ
ない。これに対し、電圧の向きが書き込み時と反対の方
向であれば、残留分極が反転するので、分極の変化は大
きく、大きな充電電流が流れる。このように電流の量を
読取ることによって、書き込まれていた各セルの情報が
“0"か“1"か、判別される。強誘電性メモリの読み出し
／書き込み時間は、共に数10nsecであることが報告され
ている。このように強誘電性メモリは高速応答が可能で
ある。上記の強誘電性メモリは、例えば、USP3939292号
に開示されている。
（発明が解決しようとする課題） しかし、上述の従来の強誘電性メモリは次のような問
題を有している。
題を有している。
（１）記述したように、強誘電性メモリにおいて、一度
読み出しの動作を行なうと、書き込みにより強誘電性コ
ンデンサに形成された残留分極は、書き込みにより印加
された電圧の方向に関係なく、読み出しのために印加さ
れた電圧と同じ方向に向く。この残留分極の動作によっ
て、書き込まれていた情報が判別される。しかし、この
動作に伴って蓄積されていた情報も失われる。係る読み
出し方法は、破壊読み出しと呼ばれている。一度破壊さ
れた情報をメモリセルに残しておくためには、読み出さ
れた情報を判別した後、再び同じ情報をメモリセルの強
誘電性コンデンサに書き込む必要がある。これに対し、
前述したE2PROMでは、読み出しても情報が失われない非
破壊読み出しである。従来の強誘電性メモリのような破
壊読み出し方法を採用すると、非破壊読み出しに比べ
て、再書き込みという動作が加わるので、回路が複雑に
なるという問題がある。
読み出しの動作を行なうと、書き込みにより強誘電性コ
ンデンサに形成された残留分極は、書き込みにより印加
された電圧の方向に関係なく、読み出しのために印加さ
れた電圧と同じ方向に向く。この残留分極の動作によっ
て、書き込まれていた情報が判別される。しかし、この
動作に伴って蓄積されていた情報も失われる。係る読み
出し方法は、破壊読み出しと呼ばれている。一度破壊さ
れた情報をメモリセルに残しておくためには、読み出さ
れた情報を判別した後、再び同じ情報をメモリセルの強
誘電性コンデンサに書き込む必要がある。これに対し、
前述したE2PROMでは、読み出しても情報が失われない非
破壊読み出しである。従来の強誘電性メモリのような破
壊読み出し方法を採用すると、非破壊読み出しに比べ
て、再書き込みという動作が加わるので、回路が複雑に
なるという問題がある。
（２）上記（１）で説明したように、強誘電性メモリは
読み出し後に再書き込みが必要であるから、強誘電性コ
ンデンサの分極の反転は頻繁に繰返される。分極の反転
を頻繁に繰返すと、次第に強誘電体の強誘電性が劣化
し、残留分極が小さくなるという現象が起こる。この現
象は、ウェア・アウト（wear out）と呼ばれている。強
誘電体のウェア・アウトは、強誘電体の自発分極の反転
を1012回以上繰返すと現われてくると考えられている。
残留分極が小さくなるウェア・アウトが起こると、読み
出し時に“0"と“1"の情報間における充電電流差が小さ
くなり、情報の判別が困難となる。このように、強誘電
性メモリでは、その寿命がウェア・アウトにより規定さ
れる。従って、読み出し後の再書き込みが必要であるた
め分極の反転が頻繁に繰返される従来の強誘電性メモリ
は、寿命が短いという問題があった。
読み出し後に再書き込みが必要であるから、強誘電性コ
ンデンサの分極の反転は頻繁に繰返される。分極の反転
を頻繁に繰返すと、次第に強誘電体の強誘電性が劣化
し、残留分極が小さくなるという現象が起こる。この現
象は、ウェア・アウト（wear out）と呼ばれている。強
誘電体のウェア・アウトは、強誘電体の自発分極の反転
を1012回以上繰返すと現われてくると考えられている。
残留分極が小さくなるウェア・アウトが起こると、読み
出し時に“0"と“1"の情報間における充電電流差が小さ
くなり、情報の判別が困難となる。このように、強誘電
性メモリでは、その寿命がウェア・アウトにより規定さ
れる。従って、読み出し後の再書き込みが必要であるた
め分極の反転が頻繁に繰返される従来の強誘電性メモリ
は、寿命が短いという問題があった。
本発明の第１の目的は、自発分極を反転させることな
く、非破壊で読み出しを行なうことが可能な不揮発性半
導体記憶装置を提供することである。
く、非破壊で読み出しを行なうことが可能な不揮発性半
導体記憶装置を提供することである。
本発明の第２の目的は、不揮発性半導体記憶装置から
情報を読み出す方法を提供することである。
情報を読み出す方法を提供することである。
［発明の構成］ （課題を解決するための手段） 本発明の不揮発性半導体記憶装置は、一対の電極間に
半導体層と強誘電体層とが積層され、前記半導体層と強
誘電体層が半導体−強誘電体接合を形成するコンデンサ
を有するメモリセルと、 前記メモリセルの前記コンデンサに、前記強誘電体層
の抗電界より大きい電圧を印加して、前記強誘電体層の
分極方向を所定の方向に揃えて、前記コンデンサの静電
容量を所定値に設定し、前記静電容量の所定値に対応し
た情報を書き込むための書き込み手段と、 前記情報が書き込まれた前記メモリセルの前記コンデ
ンサに、前記強誘電体層の抗電界より小さい電圧を印加
して、前記情報を読み出すための読み出し手段とからな
ることを特徴とする。
半導体層と強誘電体層とが積層され、前記半導体層と強
誘電体層が半導体−強誘電体接合を形成するコンデンサ
を有するメモリセルと、 前記メモリセルの前記コンデンサに、前記強誘電体層
の抗電界より大きい電圧を印加して、前記強誘電体層の
分極方向を所定の方向に揃えて、前記コンデンサの静電
容量を所定値に設定し、前記静電容量の所定値に対応し
た情報を書き込むための書き込み手段と、 前記情報が書き込まれた前記メモリセルの前記コンデ
ンサに、前記強誘電体層の抗電界より小さい電圧を印加
して、前記情報を読み出すための読み出し手段とからな
ることを特徴とする。
半導体−強誘電体接合コンデンサ（強誘電性コンデン
サ）は、電極間に１つの半導体−強誘電体接合を持つも
のを意味し、具体的には次に示す構造のものがある。
サ）は、電極間に１つの半導体−強誘電体接合を持つも
のを意味し、具体的には次に示す構造のものがある。
（ａ）前記コンデンサは、半導体基板上に形成された第
１の絶縁膜と、前記第１の絶縁膜上に形成された第１の
電極と、前記第１の絶縁膜上に形成され、前記第１の電
極にコンタクトする前記半導体層と、前記半導体層上に
形成され、前記半導体層と接合を形成する強誘電体層
と、前記強誘電体層上に形成された第２の電極とからな
る。前記半導体基板は、例えばシリコンから構成され、
また、前記半導体層は、例えばｐ型又はｎ型のシリコン
から構成される。
１の絶縁膜と、前記第１の絶縁膜上に形成された第１の
電極と、前記第１の絶縁膜上に形成され、前記第１の電
極にコンタクトする前記半導体層と、前記半導体層上に
形成され、前記半導体層と接合を形成する強誘電体層
と、前記強誘電体層上に形成された第２の電極とからな
る。前記半導体基板は、例えばシリコンから構成され、
また、前記半導体層は、例えばｐ型又はｎ型のシリコン
から構成される。
（ｂ）前記コンデンサは、半導体基板上に形成された第
１の絶縁膜と、前記第１の絶縁膜上に形成された第１の
電極と、前記第１の電極上に形成された強誘電体層と、
前記強誘電体層上に形成され、前記強誘電体層と接合を
形成する半導体層と、前記半導体層上に形成された第２
の電極とからなる。
１の絶縁膜と、前記第１の絶縁膜上に形成された第１の
電極と、前記第１の電極上に形成された強誘電体層と、
前記強誘電体層上に形成され、前記強誘電体層と接合を
形成する半導体層と、前記半導体層上に形成された第２
の電極とからなる。
（ｃ）前記コンデンサは、第１導電型の半導体基板内に
形成された第１導電型のウェル領域と、前記半導体基板
と前記ウェル領域とを電気的に分離する絶縁手段と、前
記ウェル領域にコンタクトする第１の電極と、前記ウェ
ル領域と半導体−強誘電体接合を形成する前記強誘電体
層と、前記強誘電体層にコンタクトする第２の電極とか
らなる。前記強誘電体層を、前記第１の電極に対して所
定の間隔をあけてウェル領域上に形成してもよい。ま
た、前記強誘電体層は強誘電体薄膜であってもよい。
形成された第１導電型のウェル領域と、前記半導体基板
と前記ウェル領域とを電気的に分離する絶縁手段と、前
記ウェル領域にコンタクトする第１の電極と、前記ウェ
ル領域と半導体−強誘電体接合を形成する前記強誘電体
層と、前記強誘電体層にコンタクトする第２の電極とか
らなる。前記強誘電体層を、前記第１の電極に対して所
定の間隔をあけてウェル領域上に形成してもよい。ま
た、前記強誘電体層は強誘電体薄膜であってもよい。
（ｄ）前記（ｃ）の構造のコンデンサを有する半導体基
板上に、前記（ａ）または（ｂ）の構造のコンデンサを
絶縁層を介して少なくとも１層以上積層する、いわゆる
スタック型構造のコンデンサ。
板上に、前記（ａ）または（ｂ）の構造のコンデンサを
絶縁層を介して少なくとも１層以上積層する、いわゆる
スタック型構造のコンデンサ。
上記下部、上部の電極は、例えばAu薄膜、Pt薄膜又は
Pd薄膜等により形成される。
Pd薄膜等により形成される。
上記強誘電体薄膜は、例えばPb（ZrxTi1-x）O3［0.3
≦ｘ≦0.7］を主成分とするPb系のペロブスカイト構造
を有する強誘電体から構成される。
≦ｘ≦0.7］を主成分とするPb系のペロブスカイト構造
を有する強誘電体から構成される。
上記読み出し動作回路による読み出し動作において、
各メモリセルの半導体−強誘電体接合コンデンサに、強
誘電体層の抗電界より小さい電圧を印加する必要があ
る。つまり、該コンデンサの強誘電体の分極の極性がい
ずれかであっても、その残留分極が反転しない範囲の、
抗電界より充分小さい電圧を印加する必要がある。
各メモリセルの半導体−強誘電体接合コンデンサに、強
誘電体層の抗電界より小さい電圧を印加する必要があ
る。つまり、該コンデンサの強誘電体の分極の極性がい
ずれかであっても、その残留分極が反転しない範囲の、
抗電界より充分小さい電圧を印加する必要がある。
本発明の第１の読み出し方法は、第１と第２の電極間
に半導体層と強誘電体層とが積層され、前記半導体層と
強誘電体層が半導体−強誘電体接合を形成するコンデン
サを有するメモリセルと、 前記第１の電極に接続され、前記第１の電極に第１の
電圧を印加するプレート線と、 前記第２の電極に第２の電圧を印加すると共に、読み
出し時に前記メモリセルに蓄積されたデータが読み出さ
れるビット線と、 前記第２の電極に接続された第１のスイッチング手段
と、 前記第１のスイッチング手段に第１のスイッチング信
号を供給するワード線と、 読み出し時に前記第２の電極に前記強誘電体層の抗電
界より低い電圧を供給する供給手段と、 前記第２の電極と前記供給手段との間に設けられた第
２のスイッチング手段と、 前記第２のスイッチング手段に第２のスイッチング信
号を供給する選択線とを具備する不揮発性半導体記憶装
置から情報を読み出す方法であって、 前記ビット線の電圧を基準電圧に設定するステップ
と、 前記第２スイッチング手段をオンにして、前記第２の
電極に前記強誘電体層の抗電界より小さい電圧を印加す
るステップと、 前記第１のスイッチング手段をオンにして、前記ビッ
ト線に前記メモリセルのデータを読み出すステップとか
らなることを特徴とする。
に半導体層と強誘電体層とが積層され、前記半導体層と
強誘電体層が半導体−強誘電体接合を形成するコンデン
サを有するメモリセルと、 前記第１の電極に接続され、前記第１の電極に第１の
電圧を印加するプレート線と、 前記第２の電極に第２の電圧を印加すると共に、読み
出し時に前記メモリセルに蓄積されたデータが読み出さ
れるビット線と、 前記第２の電極に接続された第１のスイッチング手段
と、 前記第１のスイッチング手段に第１のスイッチング信
号を供給するワード線と、 読み出し時に前記第２の電極に前記強誘電体層の抗電
界より低い電圧を供給する供給手段と、 前記第２の電極と前記供給手段との間に設けられた第
２のスイッチング手段と、 前記第２のスイッチング手段に第２のスイッチング信
号を供給する選択線とを具備する不揮発性半導体記憶装
置から情報を読み出す方法であって、 前記ビット線の電圧を基準電圧に設定するステップ
と、 前記第２スイッチング手段をオンにして、前記第２の
電極に前記強誘電体層の抗電界より小さい電圧を印加す
るステップと、 前記第１のスイッチング手段をオンにして、前記ビッ
ト線に前記メモリセルのデータを読み出すステップとか
らなることを特徴とする。
本発明の第２の読み出し方法は、第１と第２の電極間
に半導体層と強誘電体層とが積層され、前記半導体層と
強誘電体層が半導体−強誘電体接合を形成するコンデン
サを有する複数のメモリセルと、 前記複数のメモリセルから所定のメモリセルを選択す
る第１の選択手段と、 第３と第４の電極を有し、前記複数のメモリセルの記
憶データと比較される基準データを記憶した複数の基準
メモリセルと、 前記複数の基準メモリセルから所定の基準メモリセル
を選択する第２の選択手段と、 選択されたメモリセルの前記第１の電極に第１の電圧
を供給する第１の電圧供給手段と； 選択された基準メモリセルの前記第３の電極に基準電
圧を供給する基準電圧供給手段と、 読み出し時に前記第２の電極に前記強誘電体層の抗電
界より低い第２の電圧を供給する第２の電圧供給手段
と、 書き込み時に前記選択されたメモリセルにデータを書
き込み、読み出し時に前記選択されたメモリセルから前
記データを、前記選択された基準メモリセルから前記基
準データを読み出す書き込み読み出し手段とからなる不
揮発性半導体記憶装置から情報を読み出す方法であっ
て、 前記選択されたメモリセルの第１と第２の電極間の電
圧を0Vに設定するステップと、 前記書き込み読み出し手段の電圧を、前記第２電極の
電圧に対して、前記強誘電体層の抗電界より小さい値に
設定するステップと、 前記書き込み読み出し手段に前記情報と前記基準情報
を読み出すステップと；からなることを特徴とする。
に半導体層と強誘電体層とが積層され、前記半導体層と
強誘電体層が半導体−強誘電体接合を形成するコンデン
サを有する複数のメモリセルと、 前記複数のメモリセルから所定のメモリセルを選択す
る第１の選択手段と、 第３と第４の電極を有し、前記複数のメモリセルの記
憶データと比較される基準データを記憶した複数の基準
メモリセルと、 前記複数の基準メモリセルから所定の基準メモリセル
を選択する第２の選択手段と、 選択されたメモリセルの前記第１の電極に第１の電圧
を供給する第１の電圧供給手段と； 選択された基準メモリセルの前記第３の電極に基準電
圧を供給する基準電圧供給手段と、 読み出し時に前記第２の電極に前記強誘電体層の抗電
界より低い第２の電圧を供給する第２の電圧供給手段
と、 書き込み時に前記選択されたメモリセルにデータを書
き込み、読み出し時に前記選択されたメモリセルから前
記データを、前記選択された基準メモリセルから前記基
準データを読み出す書き込み読み出し手段とからなる不
揮発性半導体記憶装置から情報を読み出す方法であっ
て、 前記選択されたメモリセルの第１と第２の電極間の電
圧を0Vに設定するステップと、 前記書き込み読み出し手段の電圧を、前記第２電極の
電圧に対して、前記強誘電体層の抗電界より小さい値に
設定するステップと、 前記書き込み読み出し手段に前記情報と前記基準情報
を読み出すステップと；からなることを特徴とする。
（作 用） 書き込み動作を行うには、複数のメモリセルを構成す
る半導体−強誘電体接合コンデンサの電極に、該コンデ
ンサの強誘電体の抗電界より大きい電圧を、書き込み動
作用回路により印加する。つまり、分極が充分に得られ
るような、抗電界より大きいプラス又はマイナス電圧を
印加する。前記コンデンサは半導体−強誘電体接合によ
り形式されているので、抗誘電体の分極の極性（プラス
又はマイナス）と半導体の導電型（ｐ型又はｎ型）の組
み合わせにより、コンデンサが大きな静電容量を示す場
合と、半導体−強誘電体接合近傍の半導体領域に生じる
空乏層による静電容量と強誘電体による静電容量の直列
合成により、コンデンサが小さな静電容量を示す場合と
に、本発明のメモリは制御される。つまり、強誘電体の
分極方向に対応させたデジタル情報は、半導体−強誘電
体接合コンデンサの静電容量の大きさに対応する。
る半導体−強誘電体接合コンデンサの電極に、該コンデ
ンサの強誘電体の抗電界より大きい電圧を、書き込み動
作用回路により印加する。つまり、分極が充分に得られ
るような、抗電界より大きいプラス又はマイナス電圧を
印加する。前記コンデンサは半導体−強誘電体接合によ
り形式されているので、抗誘電体の分極の極性（プラス
又はマイナス）と半導体の導電型（ｐ型又はｎ型）の組
み合わせにより、コンデンサが大きな静電容量を示す場
合と、半導体−強誘電体接合近傍の半導体領域に生じる
空乏層による静電容量と強誘電体による静電容量の直列
合成により、コンデンサが小さな静電容量を示す場合と
に、本発明のメモリは制御される。つまり、強誘電体の
分極方向に対応させたデジタル情報は、半導体−強誘電
体接合コンデンサの静電容量の大きさに対応する。
次に、読みだし動作を行うには、前記書き込み動作が
なされた各メモリセルの半導体−強誘電体接合コンデン
サに、該コンデンサの強誘電体の抗電界より充分に小さ
い電圧を、読み出し動作用回路により印加する。そうし
て、蓄積された電荷量を検出することにより、書き込ま
れた情報が“0"か“1"かを判別する。もしくは、蓄積さ
れた電荷を放電させて、その放電量を検出することによ
り、書き込まれた情報が“0"か“1"かを判別する。
なされた各メモリセルの半導体−強誘電体接合コンデン
サに、該コンデンサの強誘電体の抗電界より充分に小さ
い電圧を、読み出し動作用回路により印加する。そうし
て、蓄積された電荷量を検出することにより、書き込ま
れた情報が“0"か“1"かを判別する。もしくは、蓄積さ
れた電荷を放電させて、その放電量を検出することによ
り、書き込まれた情報が“0"か“1"かを判別する。
こうした読み出し動作において、印加する電圧は抗電
界より充分に低いので、コンデンサを構成する強誘電体
の残留分極の向きが、読み出し電圧により反転するのを
防止できる。つまり、半導体−強誘電体接合コンデンサ
に蓄積された情報が、読み出し動作時に失われることな
いので、非破壊読み出しが可能である。従って、読み出
し後の再書き込み動作のための従来の複雑な回路が不要
であるので、回路構成を簡略にできる。また、ウェア・
アウトによる情報の判別が困難になることはないので、
高寿命、高性能の不揮発性半導体記憶装置を得ることが
できる。
界より充分に低いので、コンデンサを構成する強誘電体
の残留分極の向きが、読み出し電圧により反転するのを
防止できる。つまり、半導体−強誘電体接合コンデンサ
に蓄積された情報が、読み出し動作時に失われることな
いので、非破壊読み出しが可能である。従って、読み出
し後の再書き込み動作のための従来の複雑な回路が不要
であるので、回路構成を簡略にできる。また、ウェア・
アウトによる情報の判別が困難になることはないので、
高寿命、高性能の不揮発性半導体記憶装置を得ることが
できる。
また、本発明のメモリは一般のダイナミック・ランダ
ム・アクセス・メモリ（DRAM）における一時記憶用コン
デンサとして使用できる点、強誘電体の誘電率はSiO2の
誘電率に比べて２桁大きい点、かつDRAM上に蓄積して形
成できる点からして、本発明のメモリは集積化に際して
特に優れた利点を有している。更に、本発明のメモリ
は、一般のスタティック・ランダム・アクセス・メモリ
（SRAM）にも適用できる。
ム・アクセス・メモリ（DRAM）における一時記憶用コン
デンサとして使用できる点、強誘電体の誘電率はSiO2の
誘電率に比べて２桁大きい点、かつDRAM上に蓄積して形
成できる点からして、本発明のメモリは集積化に際して
特に優れた利点を有している。更に、本発明のメモリ
は、一般のスタティック・ランダム・アクセス・メモリ
（SRAM）にも適用できる。
（実施例） 第１図を参照して、本発明の不揮発性半導体装置に使
用される強誘電性コンデンサの実施例を説明する。
用される強誘電性コンデンサの実施例を説明する。
半導体素子が既に形成されたｎ型シリコン基板10上
に、シリコン酸化膜12を形成する。このシリコン酸化膜
12上に、RFスパッタリングにより厚さ約0.5μｍのPt膜
を形成し、イオンミリングによりパターニングして第１
の電極（プレート線）14を形成する。次に、前記第１の
電極14及び絶縁膜12上に、厚さ１μｍのｎ型多結晶シリ
コン層を堆積する。このｎ型多結晶シリコン層は、SiH4
及びPH3を原料ガスとし、1torrの圧力、550℃の成長温
度の条件下で、減圧CVDにより形成する。その後、ｎ型
多結晶シリコン層をパターニングして多結晶シリコンパ
ターニング16を形成する。
に、シリコン酸化膜12を形成する。このシリコン酸化膜
12上に、RFスパッタリングにより厚さ約0.5μｍのPt膜
を形成し、イオンミリングによりパターニングして第１
の電極（プレート線）14を形成する。次に、前記第１の
電極14及び絶縁膜12上に、厚さ１μｍのｎ型多結晶シリ
コン層を堆積する。このｎ型多結晶シリコン層は、SiH4
及びPH3を原料ガスとし、1torrの圧力、550℃の成長温
度の条件下で、減圧CVDにより形成する。その後、ｎ型
多結晶シリコン層をパターニングして多結晶シリコンパ
ターニング16を形成する。
次に、CVD法によりSiO2からなる厚さ0.5μｍの絶縁層
18を全面に堆積し、パターニングして、前記多結晶シリ
コンパターン16上に選択的に100μｍ×100μｍ角の開口
部20を形成する。
18を全面に堆積し、パターニングして、前記多結晶シリ
コンパターン16上に選択的に100μｍ×100μｍ角の開口
部20を形成する。
次いで、前記開口部20内の多結晶シリコンパターン16
と絶縁層18上に、Pb（Zr0.58Ti0.48）O3（PZT）ターゲ
ットを用いて、厚さ約１μｍのPZT薄膜を形成する。PZT
薄膜を形成する場合、基板温度は350℃に保ち、0.8Paの
圧力のAr/O2＝1/2の混合ガス中でRFスパッタリングを行
なった後、650℃で熱処理する。つづいて、前記PTZ薄膜
をパターニングしてPZT薄膜パターン22を形成した。PZT
薄膜パターン22は強誘電体として機能する。
と絶縁層18上に、Pb（Zr0.58Ti0.48）O3（PZT）ターゲ
ットを用いて、厚さ約１μｍのPZT薄膜を形成する。PZT
薄膜を形成する場合、基板温度は350℃に保ち、0.8Paの
圧力のAr/O2＝1/2の混合ガス中でRFスパッタリングを行
なった後、650℃で熱処理する。つづいて、前記PTZ薄膜
をパターニングしてPZT薄膜パターン22を形成した。PZT
薄膜パターン22は強誘電体として機能する。
この後、全面にRFスパッタリングにより、厚さ約0.5
μｍのPt膜を成膜し、イオンミリングによりパターニン
グして、第２の電極（ビット線）24を形成する。このよ
うにして、半導体−強誘電体接合コンデンサが形成され
る。
μｍのPt膜を成膜し、イオンミリングによりパターニン
グして、第２の電極（ビット線）24を形成する。このよ
うにして、半導体−強誘電体接合コンデンサが形成され
る。
前記半導体−強誘電体接合コンデンサにおける電圧−
容量特性は、第２図に示すようになる。この第２図によ
れば、印加電圧が約5V以上で、分極がほぼ完了し、−5V
以下の電圧印加で、分極が反転していることがわかる。
印加電圧を約5Vから−5Vに変化させれば、コンデンサの
容量は、略210pFから80pFに変化する。このコンデンサ
の容量を、コンデンサ情報としての“1"、“0"に対応さ
せることができる。
容量特性は、第２図に示すようになる。この第２図によ
れば、印加電圧が約5V以上で、分極がほぼ完了し、−5V
以下の電圧印加で、分極が反転していることがわかる。
印加電圧を約5Vから−5Vに変化させれば、コンデンサの
容量は、略210pFから80pFに変化する。このコンデンサ
の容量を、コンデンサ情報としての“1"、“0"に対応さ
せることができる。
第３図を参照して、上記半導体−強誘電体接合コンデ
ンサを使用した本発明の不揮発性半導体記憶装置の第１
実施例を説明する。この実施例は、シリコン基板10に設
けられた書き込み動作用回路及び読み出し動作用回路を
有する。第３図中のＣは、前記第１図に示す構造の半導
体−強誘電体接合コンデンサである。このコンデンサＣ
の一方の電極は、第１のスイッチングトランジスタQ1の
ソース及び第２のトランジスタQ2のソースに接続されて
いる。前記第１のトランジスタQ1のゲートは、ワード線
WLに接続されている。前記トランジスタQ1のドレイン
は、ビット線BLに接続されている。また、前記第２のト
ランジスタQ2のゲートは選択線SLに接続され、かつドレ
インは約0.5VのVDDレベルに接続されている。
ンサを使用した本発明の不揮発性半導体記憶装置の第１
実施例を説明する。この実施例は、シリコン基板10に設
けられた書き込み動作用回路及び読み出し動作用回路を
有する。第３図中のＣは、前記第１図に示す構造の半導
体−強誘電体接合コンデンサである。このコンデンサＣ
の一方の電極は、第１のスイッチングトランジスタQ1の
ソース及び第２のトランジスタQ2のソースに接続されて
いる。前記第１のトランジスタQ1のゲートは、ワード線
WLに接続されている。前記トランジスタQ1のドレイン
は、ビット線BLに接続されている。また、前記第２のト
ランジスタQ2のゲートは選択線SLに接続され、かつドレ
インは約0.5VのVDDレベルに接続されている。
上述した強誘電性メモリの書き込み／読み出し動作を
説明する。
説明する。
〔デジタル情報“1"の書き込み／読み出し動作〕 まず、ワード線WLにハイレベルの電位を供給すること
により第１のスイッチングトランジスタQ1をオンして、
ビット線BLから第１のスイッチングトランジスタトラン
ジスタQ1を通して5Vの電圧を半導体−強誘電体接合コン
デンサＣに印加する。前述した第２図の電圧−容量の関
係から、“1"情報に対応する210pFの静電容量の状態に
コンデンサＣを分極させる。このようにして、ディジタ
ル情報“1"の書き込みが完了する。
により第１のスイッチングトランジスタQ1をオンして、
ビット線BLから第１のスイッチングトランジスタトラン
ジスタQ1を通して5Vの電圧を半導体−強誘電体接合コン
デンサＣに印加する。前述した第２図の電圧−容量の関
係から、“1"情報に対応する210pFの静電容量の状態に
コンデンサＣを分極させる。このようにして、ディジタ
ル情報“1"の書き込みが完了する。
次いで、ワード線WLにローレベルの電位を供給し、選
択線SLにハイレベルの電位を供給して、第２のスイッチ
ングトランジスタQ2をオンさせる。VDDレベルから第２
のスイッチングトランジスタQ2を通して、0.5Vの電圧を
半導体−強誘電体接合コンデンサＣに印加して、前記コ
ンデンサＣに読み出し用の電荷蓄積を行う。このとき、
ビット線BLは0Vレベルにある。続いて、トランジスタQ2
をオフにし、ワード線WLにハイレベルの電位を供給し
て、第１のスイッチングトランジスタQ1をオンさせ、前
記半導体−強誘電体接合コンデンサＣに蓄積された電荷
を前記トランジスタQ1を通してビット線BLに読み出す。
ビット線の電位は“1"情報として読み出される。
択線SLにハイレベルの電位を供給して、第２のスイッチ
ングトランジスタQ2をオンさせる。VDDレベルから第２
のスイッチングトランジスタQ2を通して、0.5Vの電圧を
半導体−強誘電体接合コンデンサＣに印加して、前記コ
ンデンサＣに読み出し用の電荷蓄積を行う。このとき、
ビット線BLは0Vレベルにある。続いて、トランジスタQ2
をオフにし、ワード線WLにハイレベルの電位を供給し
て、第１のスイッチングトランジスタQ1をオンさせ、前
記半導体−強誘電体接合コンデンサＣに蓄積された電荷
を前記トランジスタQ1を通してビット線BLに読み出す。
ビット線の電位は“1"情報として読み出される。
〔デジタル情報“0"の書き込み／読み出し動作〕 まず、ワード線WLにハイレベルの電位を供給し、第１
のスイッチングトランジスタQ1をオンさせ、ビット線BL
から前記第１のスイッチングトランジスタQ1を通して0V
の電圧を半導体−強誘電体接合コンデンサＣに印加す
る。引き続き、プレート線PLの電位を5Vに駆動する。こ
の様にして、前述の“1"情報の書込みの場合に対して逆
極性の電圧がコンデンサＣに印加される。こうして、前
述した第２図の電圧−容量の関係から、“0"情報に対応
する806pFの静電容量の状態にコンデンサＣが分極す
る。このようにして書き込みが完了する。
のスイッチングトランジスタQ1をオンさせ、ビット線BL
から前記第１のスイッチングトランジスタQ1を通して0V
の電圧を半導体−強誘電体接合コンデンサＣに印加す
る。引き続き、プレート線PLの電位を5Vに駆動する。こ
の様にして、前述の“1"情報の書込みの場合に対して逆
極性の電圧がコンデンサＣに印加される。こうして、前
述した第２図の電圧−容量の関係から、“0"情報に対応
する806pFの静電容量の状態にコンデンサＣが分極す
る。このようにして書き込みが完了する。
次いで、ワード線WLにローレベルの電位を供給し、選
択線SLにハイレベルの電位を供給して、第２のスイッチ
ングトランジスタQ2をオンさせる。VDDレベルから第２
のスイッチングトランジスタQ2を通して、0.5Vの電圧を
半導体−強誘電体接合コンデンサＣに印加して、前記コ
ンデンサＣに読み出し用の電荷蓄積を行う。このとき、
ビット線BLは０電位に保たれている。続いて、トランジ
スタQ2をオフにし、ワード線WLにハイレベルの電位を供
給して、第１のスイッチングトランジスタQ1をオンさ
せ、半導体−強誘電体接合コンデンサＣに蓄積された電
荷を前記トランジスタQ1を通してビット線BLに読み出
す。ビット線の電位は“0"情報として読み出される。
択線SLにハイレベルの電位を供給して、第２のスイッチ
ングトランジスタQ2をオンさせる。VDDレベルから第２
のスイッチングトランジスタQ2を通して、0.5Vの電圧を
半導体−強誘電体接合コンデンサＣに印加して、前記コ
ンデンサＣに読み出し用の電荷蓄積を行う。このとき、
ビット線BLは０電位に保たれている。続いて、トランジ
スタQ2をオフにし、ワード線WLにハイレベルの電位を供
給して、第１のスイッチングトランジスタQ1をオンさ
せ、半導体−強誘電体接合コンデンサＣに蓄積された電
荷を前記トランジスタQ1を通してビット線BLに読み出
す。ビット線の電位は“0"情報として読み出される。
上述した読み出しの動作時の“1"情報と“0"情報に対
応する出力電圧の比をとると、約1.6の値が得られた。
従って、本発明のメモリは、記憶装置として十分動作す
ることが確認された。
応する出力電圧の比をとると、約1.6の値が得られた。
従って、本発明のメモリは、記憶装置として十分動作す
ることが確認された。
また、デジタル情報の書き込み後、全ての電源を落と
した。20時間経過後、上記と同様な読み出し動作を行な
ったところ、前記“1"情報と“0"情報の出力電圧比は約
1.6を示し、変化は認められなかった。従って、本発明
によるメモリ装置が不揮発性であることが確認された。
同様に、一度書き込み動作を行なった後、読み出し動作
を繰り返した。すると、少なくとも103回の読み出し動
作を行っても、書き込まれた情報は殆ど変化することな
く保存されていた。このことから、読み出し方式が非破
壊であることが確認された。
した。20時間経過後、上記と同様な読み出し動作を行な
ったところ、前記“1"情報と“0"情報の出力電圧比は約
1.6を示し、変化は認められなかった。従って、本発明
によるメモリ装置が不揮発性であることが確認された。
同様に、一度書き込み動作を行なった後、読み出し動作
を繰り返した。すると、少なくとも103回の読み出し動
作を行っても、書き込まれた情報は殆ど変化することな
く保存されていた。このことから、読み出し方式が非破
壊であることが確認された。
なお、本発明の不揮発性半導体記憶装置に使用できる
半導体−強誘電体接合コンデンサＣは、第１図に示す構
造に限定されない。
半導体−強誘電体接合コンデンサＣは、第１図に示す構
造に限定されない。
例えば第４図に示されるように、シリコン酸化膜12上
に第２の電極24を形成し、第２の電極24上にPZT薄膜パ
ターン22を形成し、PZT薄膜パターン22上に多結晶シリ
コンパターン16を形成し、多結晶シリコンパターン16上
に第１の電極14を形成してもよい。
に第２の電極24を形成し、第２の電極24上にPZT薄膜パ
ターン22を形成し、PZT薄膜パターン22上に多結晶シリ
コンパターン16を形成し、多結晶シリコンパターン16上
に第１の電極14を形成してもよい。
また、例えば、第５図に示すように、シリコン基板10
に対してpn接合分離されたｎ−well30と強誘電体薄膜パ
ターン16により、半導体−強誘電体接合32を形成しても
よい。ｎ−well30上には第１の電極14が形成されてい
る。第１の電極14と強誘電体薄膜パターン16は絶縁膜18
により分離される。強誘電体薄膜パターン16として、PZ
Tパターンが使用されている。このPZTパターン16上に、
第２の電極24が形成されている。このような構造のコン
デンサを用いて、第３図に示す不揮発性半導体メモリを
作製してもよい。このメモリの動作も、上述の動作と同
様な動作を行なうことが可能である。
に対してpn接合分離されたｎ−well30と強誘電体薄膜パ
ターン16により、半導体−強誘電体接合32を形成しても
よい。ｎ−well30上には第１の電極14が形成されてい
る。第１の電極14と強誘電体薄膜パターン16は絶縁膜18
により分離される。強誘電体薄膜パターン16として、PZ
Tパターンが使用されている。このPZTパターン16上に、
第２の電極24が形成されている。このような構造のコン
デンサを用いて、第３図に示す不揮発性半導体メモリを
作製してもよい。このメモリの動作も、上述の動作と同
様な動作を行なうことが可能である。
また、第３図に示す回路構成では、半導体−強誘電体
接合コンデンサＣに読み出し用の電荷蓄積を行なうため
にVDDレベルを用いた。しかし、第２のトランジスタQ2
及びVDDレベルを省略し、ビット線BLを利用して、半導
体−強誘電体接合コンデンサＣに読み出し用の電荷蓄積
を行なってもよい。
接合コンデンサＣに読み出し用の電荷蓄積を行なうため
にVDDレベルを用いた。しかし、第２のトランジスタQ2
及びVDDレベルを省略し、ビット線BLを利用して、半導
体−強誘電体接合コンデンサＣに読み出し用の電荷蓄積
を行なってもよい。
次に、第６図を参照して、本発明の第２実施例に係る
不揮発性半導体メモリ装置を説明する。
不揮発性半導体メモリ装置を説明する。
このメモリセルｓは、基本的に、メモリセル用半導体
−強誘電体接合コンデンサC11,C12,…と、一対の参照用
コンデンサCDa,CDa′，…よりなる。一方のビット線、
例えばBLaに接続されるメモリセル用半導体−強誘電体
接合コンデンサ、例えばC11に対しては、他方のビット
線、例えばBLa′に接続される参照用コンデンサ、例え
ばCDa′が選択される。他方のビット線、例えばBLa′に
接続されるメモリセル用半導体−強誘電体接合コンデン
サ、例えばC21に対しては、一方のビット線、例えばBLa
に接続される参照用コンデンサ、例えばCDaが選択され
る。単純化するために、以下、メモリセルとして半導体
−強誘電体接合コンデンサC11を中心に説明する。
−強誘電体接合コンデンサC11,C12,…と、一対の参照用
コンデンサCDa,CDa′，…よりなる。一方のビット線、
例えばBLaに接続されるメモリセル用半導体−強誘電体
接合コンデンサ、例えばC11に対しては、他方のビット
線、例えばBLa′に接続される参照用コンデンサ、例え
ばCDa′が選択される。他方のビット線、例えばBLa′に
接続されるメモリセル用半導体−強誘電体接合コンデン
サ、例えばC21に対しては、一方のビット線、例えばBLa
に接続される参照用コンデンサ、例えばCDaが選択され
る。単純化するために、以下、メモリセルとして半導体
−強誘電体接合コンデンサC11を中心に説明する。
メモリセルは、一つの半導体−強誘電体コンデンサC
11と二つのスイッチングトランジスタF11,FP11で構成さ
れる。ダミーセルは、一つの参照用コンデンサCDa′と
二つのスイッチングトランジスタFDa′,FDPa′から構成
される。
11と二つのスイッチングトランジスタF11,FP11で構成さ
れる。ダミーセルは、一つの参照用コンデンサCDa′と
二つのスイッチングトランジスタFDa′,FDPa′から構成
される。
前記半導体−強誘電体接合コンデンサC11の第１の端
子は、スイッチングトランジスタF11を介してビット線B
Laに接続され、かつプリチャージ用スイッチングトラン
ジスタFP11を介してプレート線PL1に接続される。前記
半導体−強誘電体接合コンデンサC11の第２の端子は、
プレート線PL1に接続され、このプレート線PL1はプレー
ト駆動回路40に接続される。
子は、スイッチングトランジスタF11を介してビット線B
Laに接続され、かつプリチャージ用スイッチングトラン
ジスタFP11を介してプレート線PL1に接続される。前記
半導体−強誘電体接合コンデンサC11の第２の端子は、
プレート線PL1に接続され、このプレート線PL1はプレー
ト駆動回路40に接続される。
前記参照用コンデンサCDa′の第１の端子は、前記ス
イッチングトランジスタFDa′を介してビット線BLa′に
接続され、かつプリチャージ用スイッチングトランジス
タFDPa′を介してVssレベルに接続される。前記参照用
コンデンサCDa′の第２の端子はVssレベルに接続され
る。
イッチングトランジスタFDa′を介してビット線BLa′に
接続され、かつプリチャージ用スイッチングトランジス
タFDPa′を介してVssレベルに接続される。前記参照用
コンデンサCDa′の第２の端子はVssレベルに接続され
る。
ビット線BLa,BLa′の一端はセンスアンプ42aに接続さ
れる。ビット線BLa,BLa′の他端は、それぞれカラム選
択用スイッチングトランジスタFEa4、FEa5、データ入出
力線I/O,I/O′を介してデータ入出力回路44に接続され
る。カラム選択用スイッチングトランジスタFEa4、FEa5
のゲートは、カラム選択線CSLaを介してカラム選択線駆
動回路46に接続される。
れる。ビット線BLa,BLa′の他端は、それぞれカラム選
択用スイッチングトランジスタFEa4、FEa5、データ入出
力線I/O,I/O′を介してデータ入出力回路44に接続され
る。カラム選択用スイッチングトランジスタFEa4、FEa5
のゲートは、カラム選択線CSLaを介してカラム選択線駆
動回路46に接続される。
前記スイッチングトランジスタF11のゲートは、ワー
ド線WL1に接続され、このワード線WL1はワード線駆動回
路48に接続される。スイッチングトランジスタFDa′の
ゲートはダミーワード線DWL′に接続され、ダミーワー
ド線DWL′はダミーワード線駆動回路50に接続される。
プリチャージ用のスイッチングトランジスタFP11、FDP
a′のゲートは、プリチャージ駆動線PCLを介してプリチ
ャージ駆動回路52に接続される。
ド線WL1に接続され、このワード線WL1はワード線駆動回
路48に接続される。スイッチングトランジスタFDa′の
ゲートはダミーワード線DWL′に接続され、ダミーワー
ド線DWL′はダミーワード線駆動回路50に接続される。
プリチャージ用のスイッチングトランジスタFP11、FDP
a′のゲートは、プリチャージ駆動線PCLを介してプリチ
ャージ駆動回路52に接続される。
ビット線BLa,BLa′は、それぞれスイッチングトラン
ジスタFEa1、FEa2を介してVpcレベルに接続される。ま
た、ビット線BLa,BLa′はスイッチングトランジスタFE
a3により相互接続される。スイッチングトランジスタFE
a1、FEa2、FEa3のゲートはプリチャージ駆動線PCLによ
り、プリチャージ駆動回路52に接続される。
ジスタFEa1、FEa2を介してVpcレベルに接続される。ま
た、ビット線BLa,BLa′はスイッチングトランジスタFE
a3により相互接続される。スイッチングトランジスタFE
a1、FEa2、FEa3のゲートはプリチャージ駆動線PCLによ
り、プリチャージ駆動回路52に接続される。
ワード線駆動回路48には、複数のワード線WL1、WL2,W
L3,WL4…が接続されていて、アドレス信号の指定によ
り、所望のワード線のみが選択される。プレート駆動回
路40には、複数のプレート線PL1,PL2,PL3,PL4…が接続
されていて、アドレス信号を指定することにより所望の
プレート線が選択される。プレート駆動回路40は前記所
望のプレート線に所望のクロック電圧を供給される。ダ
ミーワード線駆動回路50には、ダミーワード線DWL,DW
L′が接続されている。ダミーワード線駆動回路50は、
ワード線駆動回路48と連動して、所望のダミーワード線
を選択し、そのダミーワード線を駆動する。プリチャー
ジ駆動回路52は、プリチャージ駆動線PCLにプリチャー
ジ信号を与える。
L3,WL4…が接続されていて、アドレス信号の指定によ
り、所望のワード線のみが選択される。プレート駆動回
路40には、複数のプレート線PL1,PL2,PL3,PL4…が接続
されていて、アドレス信号を指定することにより所望の
プレート線が選択される。プレート駆動回路40は前記所
望のプレート線に所望のクロック電圧を供給される。ダ
ミーワード線駆動回路50には、ダミーワード線DWL,DW
L′が接続されている。ダミーワード線駆動回路50は、
ワード線駆動回路48と連動して、所望のダミーワード線
を選択し、そのダミーワード線を駆動する。プリチャー
ジ駆動回路52は、プリチャージ駆動線PCLにプリチャー
ジ信号を与える。
なお、参照用コンデンサCDa′の容量の大きさは、半
導体−強誘電体接合コンデンサC11が取り得る二つの容
量（強誘電体の分極による）の間の値が好ましく、本実
施例では略中間の値に設定した。また、本実施例の半導
体−強誘電体接合コンデンサは、ビット線BLa側に設け
られたｎ型半導体と、プレート線PL1側に設けられた強
誘電体とからなる。
導体−強誘電体接合コンデンサC11が取り得る二つの容
量（強誘電体の分極による）の間の値が好ましく、本実
施例では略中間の値に設定した。また、本実施例の半導
体−強誘電体接合コンデンサは、ビット線BLa側に設け
られたｎ型半導体と、プレート線PL1側に設けられた強
誘電体とからなる。
第７図と第８図は、チップイネーブル▲▼、プリ
チャージ線PCL、カラム選択線CSLa、ワード線WL1、ダミ
ーワード線DWL′、プレート線PL1、ビット線BLa,BL
a′、の電位の変化を表すタイミング図である。第７図
は読みだし動作を示し、第８図は書き込み動作を示す。
チャージ線PCL、カラム選択線CSLa、ワード線WL1、ダミ
ーワード線DWL′、プレート線PL1、ビット線BLa,BL
a′、の電位の変化を表すタイミング図である。第７図
は読みだし動作を示し、第８図は書き込み動作を示す。
第６図及び第７図において、読みだし動作は以下のよ
うになされる。プリチャージ線PCLは高レベル（7.5V）
であり、ビット線BLa,BLa′は、Vpcレベル（0.5V）にプ
リチャージされている。このとき、強誘電性コンセンサ
C11、参照用コンデンサCDa′の両端子は同電位に設定さ
れ、両コンデンサには電荷が蓄積されていない。
うになされる。プリチャージ線PCLは高レベル（7.5V）
であり、ビット線BLa,BLa′は、Vpcレベル（0.5V）にプ
リチャージされている。このとき、強誘電性コンセンサ
C11、参照用コンデンサCDa′の両端子は同電位に設定さ
れ、両コンデンサには電荷が蓄積されていない。
外部より低レベル、すなわち0Vのチップイネーブル信
号▲▼が入力されると、一連の動作が起動される。
まず、プリチャージ線PCLが低レベルに駆動され、ビッ
ト線対はVpcレベルのフローティング状態になる。アド
レス信号の指定をもとに、ワード線WL1、ダミーワード
線DWL′が選択され、半導体−強誘電体接合コンデンサC
11および参照用コンデンサCDa′が、それぞれビット線B
La,BLa′に接続される。半導体−強誘電体接合コンデン
サC11に記憶されていた情報に基づき、所定の電荷量が
ビット線BLaに流れ、ビット線BLa′には参照用コンデン
サCDa′の容量で決まる電荷量が流れる。それぞれのコ
ンデンサ容量とビット線容量の大きさで定められる量だ
け、ビット線の電位が低下する。
号▲▼が入力されると、一連の動作が起動される。
まず、プリチャージ線PCLが低レベルに駆動され、ビッ
ト線対はVpcレベルのフローティング状態になる。アド
レス信号の指定をもとに、ワード線WL1、ダミーワード
線DWL′が選択され、半導体−強誘電体接合コンデンサC
11および参照用コンデンサCDa′が、それぞれビット線B
La,BLa′に接続される。半導体−強誘電体接合コンデン
サC11に記憶されていた情報に基づき、所定の電荷量が
ビット線BLaに流れ、ビット線BLa′には参照用コンデン
サCDa′の容量で決まる電荷量が流れる。それぞれのコ
ンデンサ容量とビット線容量の大きさで定められる量だ
け、ビット線の電位が低下する。
引き続きセンスアンプ42aが活性化されると、ビット
線対はそれぞれ高レベルと低レベルに確定される。例え
ば、半導体−強誘電体接合コンデンサC11が“1"の状態
であるとき（ビット線BLa側が正の電圧により分極した
ときの状態を“1"とする。）、半導体−強誘電体接合コ
ンデンサC11の容量の大きさは、参照用コンデンサCDa′
の容量よりも小さい。従って、ビット線BLaの電位の低
下は、ビット線BLa′の電位の低下よりも相対的に小さ
い。このように、センスアンプ42aの活性化により、ビ
ット線BLaがVpcレベルに、ビット線BLa′がVssレベル
（0V）に確定する。
線対はそれぞれ高レベルと低レベルに確定される。例え
ば、半導体−強誘電体接合コンデンサC11が“1"の状態
であるとき（ビット線BLa側が正の電圧により分極した
ときの状態を“1"とする。）、半導体−強誘電体接合コ
ンデンサC11の容量の大きさは、参照用コンデンサCDa′
の容量よりも小さい。従って、ビット線BLaの電位の低
下は、ビット線BLa′の電位の低下よりも相対的に小さ
い。このように、センスアンプ42aの活性化により、ビ
ット線BLaがVpcレベルに、ビット線BLa′がVssレベル
（0V）に確定する。
半導体−強誘電体接合コンデンサC11が“0"の状態
（プレート線PL1に正の電圧が印加されたときの分極状
態を“0"とする。）のとき、半導体−強誘電体接合コン
デンサC11の容量の大きさは、参照用コンデンサCDa′の
容量より大きい。従って、状態“1"のときとは逆に、ビ
ット線BLaがVssレベルに、ビット線BLa′がVpcレベルに
確定する。
（プレート線PL1に正の電圧が印加されたときの分極状
態を“0"とする。）のとき、半導体−強誘電体接合コン
デンサC11の容量の大きさは、参照用コンデンサCDa′の
容量より大きい。従って、状態“1"のときとは逆に、ビ
ット線BLaがVssレベルに、ビット線BLa′がVpcレベルに
確定する。
しかる後、カラム選択線CSLaが高レベルに駆動され、
ビット線BLaとデータ入出力線I/O及びビット線BLa′と
データ入出力線I/O′が接続される。ビット線BLa,BLa′
をデータ入出力線I/O,I/O′から切り離すために、カラ
ム選択線CSLaを低レベルに戻す。その後、ビット線BLa,
BLa′から与えられた電位を基に、データ入出力線I/O,I
/O′の電位をデータ入出力回路44のセンサアンプにより
確定する。そしてその情報を外部に出力する。
ビット線BLaとデータ入出力線I/O及びビット線BLa′と
データ入出力線I/O′が接続される。ビット線BLa,BLa′
をデータ入出力線I/O,I/O′から切り離すために、カラ
ム選択線CSLaを低レベルに戻す。その後、ビット線BLa,
BLa′から与えられた電位を基に、データ入出力線I/O,I
/O′の電位をデータ入出力回路44のセンサアンプにより
確定する。そしてその情報を外部に出力する。
プリチャージ状態への復帰は、チップイネーブル信号
▲▼を高レベルにすることによりなされる。そのと
き、ワード線WL1、ダミーワード線DWL′は低レベルに戻
り、その後、プリチャージ線PCLが高レベルに駆動され
る。こうして一連の読みだし動作が完了する。
▲▼を高レベルにすることによりなされる。そのと
き、ワード線WL1、ダミーワード線DWL′は低レベルに戻
り、その後、プリチャージ線PCLが高レベルに駆動され
る。こうして一連の読みだし動作が完了する。
第６図及び第８図において、書き込み動作は以下のよ
うになされる。半導体−強誘電体接合コンデンサC11の
情報を基に、ビット線BLa、BLa′の電位を確定させるま
では、上述した読みだし動作と同様に行う。
うになされる。半導体−強誘電体接合コンデンサC11の
情報を基に、ビット線BLa、BLa′の電位を確定させるま
では、上述した読みだし動作と同様に行う。
外部より入力されたデータに基づき、データ入出力線
I/O,I/O′の電位をデータ入出力回路44のセンスアンプ
で確定した後、カラム選択線CSLaを高レベルに駆動し、
ビット線BLa,BLa′をデータ入出力回路44に接続する。
データ入出力線I/O,I/O′の電位に応じて、ビット線BL
a,BLa′の電位は強制的に設定される。ビット線BLaがハ
イレベルのときは、前記設定と同時に分極方向が“1"状
態に決まる。ビット線BLaがロウレベルのときは、引き
続きプレート線PL1をVccレベルに駆動し、“0"状態のデ
ータに半導体−強誘電体接合コンデンサC11を分極し直
す。これで書き込みが完了する。
I/O,I/O′の電位をデータ入出力回路44のセンスアンプ
で確定した後、カラム選択線CSLaを高レベルに駆動し、
ビット線BLa,BLa′をデータ入出力回路44に接続する。
データ入出力線I/O,I/O′の電位に応じて、ビット線BL
a,BLa′の電位は強制的に設定される。ビット線BLaがハ
イレベルのときは、前記設定と同時に分極方向が“1"状
態に決まる。ビット線BLaがロウレベルのときは、引き
続きプレート線PL1をVccレベルに駆動し、“0"状態のデ
ータに半導体−強誘電体接合コンデンサC11を分極し直
す。これで書き込みが完了する。
この後、メモリセルをプリチャージ状態に復帰させる
ために、上記と同様に、チップイネーブル信号▲▼
を高レベルに変化させる。すると、カラム選択線CSLa,
ワード線WL1、ダミーワード線DWL′が低レベルに戻り、
その後、プリチャージ線PCLが高レベルに駆動され、一
連の書き込み動作が終了する。
ために、上記と同様に、チップイネーブル信号▲▼
を高レベルに変化させる。すると、カラム選択線CSLa,
ワード線WL1、ダミーワード線DWL′が低レベルに戻り、
その後、プリチャージ線PCLが高レベルに駆動され、一
連の書き込み動作が終了する。
上述したように、本実施例によると、半導体−強誘電
体接合コンデンサC11の記憶情報を、分極反転させない
で読み出すことができる。
体接合コンデンサC11の記憶情報を、分極反転させない
で読み出すことができる。
なお、本実施例では、半導体−強誘電体接合コンデン
サC11に注目して説明したが、他のメモリセルの選択に
おいても全く同様な動作が可能である。例えば、半導体
−強誘電体接合コンデンサC21を選択する場合には対応
するワード線WL2を選択する。ダミーワード線として
は、半導体−強誘電体接合コンデンサC21が接続された
ビット線BLa′に対抗するビット線BLaに接続された参照
用コンデンサCDaを選択するためのダミーワード線DWLが
選択される。即ち、この動作は、通常のDRAMなどで行わ
れているフォールデッドと同じ選択動作である。また、
カラム方向の選択は、そのカラムのビット線対に接続さ
れるセンスアンプを活性化するとともに、そのカラム選
択線を駆動することにより実行される。
サC11に注目して説明したが、他のメモリセルの選択に
おいても全く同様な動作が可能である。例えば、半導体
−強誘電体接合コンデンサC21を選択する場合には対応
するワード線WL2を選択する。ダミーワード線として
は、半導体−強誘電体接合コンデンサC21が接続された
ビット線BLa′に対抗するビット線BLaに接続された参照
用コンデンサCDaを選択するためのダミーワード線DWLが
選択される。即ち、この動作は、通常のDRAMなどで行わ
れているフォールデッドと同じ選択動作である。また、
カラム方向の選択は、そのカラムのビット線対に接続さ
れるセンスアンプを活性化するとともに、そのカラム選
択線を駆動することにより実行される。
［発明の効果］ 以上詳述した如く、本発明の不揮発性半導体記憶装置
によれば、半導体−強誘電体接合コンデンサに書き込ま
れたデジタル情報を非破壊で読み出すことができ、ひい
ては破壊読み出し方式で必要であった再書込み動作を省
略できるので、回路的に簡単な構成を実現できる。しか
も、読みだし動作の都度に自発分極の反転を繰り返す必
要がなく、ウェア・アウトによって制限されていた寿命
を著しく向上できる等の顕著な効果を奏する。また、一
般のダイナミックランダムアクセスメモリ（DRAM）の一
時記憶用コンデンサの変わりに使用できること、誘電率
がSiO2に比べて２桁大きいこと、DRAM上に積層して形成
できることから集積化の点で特に好適であり、更に、一
般のスタティックランダムアクセスメモリ（SRAM）にも
適用でき、不揮発化が可能である。
によれば、半導体−強誘電体接合コンデンサに書き込ま
れたデジタル情報を非破壊で読み出すことができ、ひい
ては破壊読み出し方式で必要であった再書込み動作を省
略できるので、回路的に簡単な構成を実現できる。しか
も、読みだし動作の都度に自発分極の反転を繰り返す必
要がなく、ウェア・アウトによって制限されていた寿命
を著しく向上できる等の顕著な効果を奏する。また、一
般のダイナミックランダムアクセスメモリ（DRAM）の一
時記憶用コンデンサの変わりに使用できること、誘電率
がSiO2に比べて２桁大きいこと、DRAM上に積層して形成
できることから集積化の点で特に好適であり、更に、一
般のスタティックランダムアクセスメモリ（SRAM）にも
適用でき、不揮発化が可能である。
第１図は、本発明の不揮発性半導体記憶装置に使用され
る強誘電性コンデンサの要部断面図； 第２図は、本発明の不揮発性半導体記憶装置に使用され
る強誘電性コンデンサの電圧−容量の関係を示す図； 第３図は、本発明の第１実施例に係る不揮発性半導体記
憶装置の回路図； 第４図は、本発明の不揮発性半導体記憶装置に使用され
る別の強誘電性コンデンサの要部断面図； 第５図は、本発明の不揮発性半導体記憶装置に使用され
る更に別の強誘電性コンデンサの要部断面図； 第６図は、本発明の第２実施例に係る不揮発性半導体記
憶装置の回路図； 第７図は、本発明の第２実施例に係る不揮発性半導体記
憶装置の読みだし動作を示すタイミングチャート； 第８図は、本発明の第２実施例に係る不揮発性半導体記
憶装置の書き込み動作を示すタイミングチャート；であ
る。 10……シリコン基板、12……シリコン酸化膜、14……第
１の電極（プレート線）、16……多結晶シリコンパター
ン、18……絶縁層、20……開口部、22……PZT薄膜パタ
ーン、24……第２の電極（ビット線）、Ｃ……半導体−
強誘電体接合コンデンサ、Q1、Q2……スイッチングトラ
ンジスタ
る強誘電性コンデンサの要部断面図； 第２図は、本発明の不揮発性半導体記憶装置に使用され
る強誘電性コンデンサの電圧−容量の関係を示す図； 第３図は、本発明の第１実施例に係る不揮発性半導体記
憶装置の回路図； 第４図は、本発明の不揮発性半導体記憶装置に使用され
る別の強誘電性コンデンサの要部断面図； 第５図は、本発明の不揮発性半導体記憶装置に使用され
る更に別の強誘電性コンデンサの要部断面図； 第６図は、本発明の第２実施例に係る不揮発性半導体記
憶装置の回路図； 第７図は、本発明の第２実施例に係る不揮発性半導体記
憶装置の読みだし動作を示すタイミングチャート； 第８図は、本発明の第２実施例に係る不揮発性半導体記
憶装置の書き込み動作を示すタイミングチャート；であ
る。 10……シリコン基板、12……シリコン酸化膜、14……第
１の電極（プレート線）、16……多結晶シリコンパター
ン、18……絶縁層、20……開口部、22……PZT薄膜パタ
ーン、24……第２の電極（ビット線）、Ｃ……半導体−
強誘電体接合コンデンサ、Q1、Q2……スイッチングトラ
ンジスタ
フロントページの続き (72)発明者 豊田 啓 神奈川県川崎市幸区柳町70番地 株式会 社東芝柳町工場内 (72)発明者 小塙 佳子 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 原田 光雄 神奈川県川崎市幸区柳町70番地 株式会 社東芝柳町工場内 (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409 G11C 11/22 H01L 27/10
Claims (9)
- 【請求項１】一対の電極間に半導体層と強誘電体層とが
積層され、前記半導体層と強誘電体層が半導体−強誘電
体接合を形成するコンデンサを有するメモリセルと、 前記メモリセルの前記コンデンサに、前記強誘電体層の
抗電界より大きい電圧を印加して、前記強誘電体層の分
極方向を所定の方向に揃えて、前記コンデンサの静電容
量を所定値に設定し、前記静電容量の所定値に対応した
情報を書き込むための書き込み手段と、 前記情報が書き込まれた前記メモリセルの前記コンデン
サに、前記強誘電体層の抗電界より小さい電圧を印加し
て、前記情報を読み出すための読み出し手段とからなる
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記コンデンサは、半導体基板上に形成さ
れた第１の絶縁膜と、前記第１の絶縁膜上に形成された
第１の電極と、前記第１の絶縁膜上に形成され、前記第
１の電極にコンタクトする前記半導体層と、前記半導体
層上に形成され、前記半導体層と接合を形成する前記強
誘電体層と、前記強誘電体層上に形成された第２の電極
とからなることを特徴とする請求項１に記載の装置。 - 【請求項３】前記強誘電体層は薄膜であることを特徴と
する請求項２に記載の装置。 - 【請求項４】前記コンデンサは、半導体基板上に形成さ
れた第１の絶縁膜と、前記第１の絶縁膜上に形成された
第１の電極と、前記第１の電極上に形成された前記強誘
電体層と、前記強誘電体層上に形成され、前記強誘電体
層と接合を形成する前記半導体層と、前記半導体層上に
形成された第２の電極とからなることを特徴とする請求
項１に記載の装置。 - 【請求項５】前記コンデンサは、第１導電型の半導体基
板内に形成された第１導電型のウェル領域と、前記半導
体基板と前記ウェル領域とを電気的に分離する絶縁手段
と、前記ウェル領域にコンタクトする第１の電極と、前
記ウェル領域と半導体−強誘電体接合を形成する前記強
誘電体層と、前記強誘電体層にコンタクトする第２の電
極とからなることを特徴とする請求項１に記載の装置。 - 【請求項６】第１と第２の電極間に半導体層と強誘電体
層とが積層され、前記半導体層と強誘電体層が半導体−
強誘電体接合を形成するコンデンサを有するメモリセル
と、 前記第１の電極に接続され、前記第１の電極に第１の電
圧を印加するプレート線と、 前記第２の電極に第２の電圧を印加すると共に、読み出
し時に前記メモリセルに蓄積されたデータが読み出され
るビット線と、 前記第２の電極に接続された第１のスイッチング手段
と、 前記第１のスイッチング手段に第１のスイッチング信号
を供給するワード線と、 読み出し時に前記第２の電極に前記強誘電体層の抗電界
より低い電圧を供給する供給手段と、 前記第２の電極と前記供給手段との間に設けられた第２
のスイッチング手段と、 前記第２のスイッチング手段に第２のスイッチング信号
を供給する選択線とからなることを特徴とする不揮発性
半導体記憶装置。 - 【請求項７】第１と第２の電極間に半導体層と強誘電体
層とが積層され、前記半導体層と強誘電体層が半導体−
強誘電体接合を形成するコンデンサを有する複数のメモ
リセルと、 前記複数のメモリセルから所定のメモリセルを選択する
第１の選択手段と、 第３と第４の電極を有し、前記複数のメモリセルの記憶
データと比較される基準データを記憶した複数の基準メ
モリセルと、 前記複数の基準メモリセルから所定の基準メモリセルを
選択する第２の選択手段と、 選択されたメモリセルの前記第１の電極に第１の電圧を
供給する第１の電圧供給手段と； 選択された基準メモリセルの前記第３の電極に基準電圧
を供給する基準電圧供給手段と、 読み出し時に前記第２の電極に前記強誘電体層の抗電界
より低い第２の電圧を供給する第２の電圧供給手段と、 書き込み時に前記選択されたメモリセルにデータを書き
込み、読み出し時に前記選択されたメモリセルから前記
データを、前記選択された基準メモリセルから前記基準
データを読み出す書き込み読み出し手段とからなる不揮
発性半導体記憶装置。 - 【請求項８】第１と第２の電極間に半導体層と強誘電体
層とが積層され、前記半導体層と強誘電体層が半導体−
強誘電体接合を形成するコンデンサを有するメモリセル
と、 前記第１の電極に接続され、前記第１の電極に第１の電
圧を印加するプレート線と、 前記第２の電極に第２の電圧を印加すると共に、読み出
し時に前記メモリセルに蓄積されたデータが読み出され
るビット線と、 前記第２の電極に接続された第１のスイッチング手段
と、 前記第１のスイッチング手段に第１のスイッチング信号
を供給するワード線と、 読み出し時に前記第２の電極に前記強誘電体層の抗電界
より低い電圧を供給する供給手段と、 前記第２の電極と前記供給手段との間に設けられた第２
のスイッチング手段と、 前記第２のスイッチング手段に第２のスイッチング信号
を供給する選択線とを具備する不揮発性半導体記憶装置
から情報を読み出す方法であって、 前記ビット線の電圧を基準電圧に設定するステップと、 前記第２スイッチング手段をオンにして、前記第２の電
極に前記強誘電体層の抗電界より小さい電圧を印加する
ステップと、 前記第１のスイッチング手段をオンにして、前記ビット
線に前記メモリセルのデータを読み出すステップとから
なることを特徴とする方法。 - 【請求項９】第１と第２の電極間に半導体層と強誘電体
層とが積層され、前記半導体層と強誘電体層が半導体−
強誘電体接合を形成するコンデンサを有する複数のメモ
リセルと、 前記複数のメモリセルから所定のメモリセルを選択する
第１の選択手段と、 第３と第４の電極を有し、前記複数のメモリセルの記憶
データと比較される基準データを記憶した複数の基準メ
モリセルと、 前記複数の基準メモリセルから所定の基準メモリセルを
選択する第２の選択手段と、 選択されたメモリセルの前記第１の電極に第１の電圧を
供給する第１の電圧供給手段と； 選択された基準メモリセルの前記第３の電極に基準電圧
を供給する基準電圧供給手段と、 読み出し時に前記第２の電極に前記強誘電体層の抗電界
より低い第２の電圧を供給する第２の電圧供給手段と、 書き込み時に前記選択されたメモリセルにデータを書き
込み、読み出し時に前記選択されたメモリセルから前記
データを、前記選択された基準メモリセルから前記基準
データを読み出す書き込み読み出し手段とからなる不揮
発性半導体記憶装置から情報を読み出す方法であって、 前記選択されたメモリセルの第１と第２の電極間の電圧
を0Vに設定するステップと、 前記書き込み読み出し手段の電圧を、前記第２電極の電
圧に対して、前記強誘電体層の抗電界より小さい値に設
定するステップと、 前記書き込み読み出し手段に前記情報と前記基準情報を
読み出すステップと；からなることを特徴とする方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6695190A JP2974358B2 (ja) | 1989-03-28 | 1990-03-19 | 不揮発性半導体記憶装置とその装置から情報を読み出す方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7605989 | 1989-03-28 | ||
| JP1-76059 | 1989-03-28 | ||
| JP6695190A JP2974358B2 (ja) | 1989-03-28 | 1990-03-19 | 不揮発性半導体記憶装置とその装置から情報を読み出す方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316097A JPH0316097A (ja) | 1991-01-24 |
| JP2974358B2 true JP2974358B2 (ja) | 1999-11-10 |
Family
ID=26408153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6695190A Expired - Lifetime JP2974358B2 (ja) | 1989-03-28 | 1990-03-19 | 不揮発性半導体記憶装置とその装置から情報を読み出す方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2974358B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990030710A (ko) * | 1997-10-02 | 1999-05-06 | 김영환 | 강유전체 메모리 장치 및 그 동작 방법 |
| JP2003178578A (ja) | 2001-10-01 | 2003-06-27 | Sony Corp | 強誘電体型不揮発性半導体メモリ |
-
1990
- 1990-03-19 JP JP6695190A patent/JP2974358B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0316097A (ja) | 1991-01-24 |
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