JPS5922317B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】 本発明は非揮発性半導体メモリ・セルに関す名ものであ
り、更に具体的にはフローティング・ゲート及び改良さ
れた導電絶縁体を有するデバイスに関する。

電荷を蓄積しかくてメモリ・セルとして動かせるためＦ
ＥＴ（電界効果トランジスタ）の能力を利用した数多く
の回路が開発された。

そのようなメモリ・セルはダイナミック又はスタティッ
クの何れのものであつてもよい。ダイナミック・メモリ
・セルは唯１つのＦＥＴを用いてもよく、又、スタテイ
ツ久・メモリ・セルは周知のフリップ・フロップ形態に
構成されてもよい。これらの各形式のメモリ・セルは揮
発性セルとも呼ばれる。その理由は、それらのセルに記
憶された情報はセルに供給された電源電圧が消失又は低
下したとき失なわれるからである。記憶された揮発性情
報が必ず維持されなければならない性質のものである場
合には、電池などの代替電源をメモリに接続しておき、
主電源の事故発生時のため備えなければならない。ＭＮ
ＯＳ（金属・窒化物・酸化物・シリコン）を有するＦＥ
Ｔ及びフローティング・ゲートを含むＦＥＴのような、
可変閾値電圧を発生する既知のデバイスは、長時間に亘
つて非揮発態様で情報を記憶することができる。

そのような非揮発性デバイスをメモリ・セルに組込むこ
とにより、主電源の停電又は故障が発生したとき情報を
保存するためのバックアップ電源又は代替電源を必要と
せず正常に動作する揮発性セルが提供されてきた。非揮
発性ＭＮＯＳデバイスを用いた非揮発性メモリ・セルは
その中に揮発的に記憶された情報を維持することが出来
るけれども、これらのデバイスは情報を書込んだり消去
したりするために高電圧パルスを必要とし、動作が遅く
且つ製造上どちらかと言うと複雑なプロセスを必要とす
る。非揮発性ＭＮＯＳ半導体メモリ・セルの実例は米国
特許第３６７６７１７号、第４０９５２８１号、及び第
４１２２５４１号明細書に開示されている。普通の構造
のフローティング・ゲート・デバイスを用いた既知の非
揮発性メモリ・セルでもセル中に揮発的に記憶された情
報を維持することが出来るけれども、これらのデバイス
も同様に情報を書込んだり消去したりするために高電圧
パルスを必要とし、動作が遅くしかも書込み用としてデ
バイス１個当り凡そ１ミリアンペアの大電流を必要とす
る。揮発性素子が組込まれ且つフローテイング・ゲート
を用いた公知の非揮発性半導体メモリ・セルの実例は米
国特許第４１２３７７３号及び第４２０７６１５号明細
書に教示されている。これらの非揮発性フローテイング
・ゲート・デバイスは―般にトンネル機構で動作する。
この動作では電荷が極めて薄い絶縁層を通つて半導体基
体から抽出されたり半導体基体へ導入されたりする必要
がある。本件出願人の米国特許第４３３４２９２号（１
９８０年５月２７日出願）明細書は２つの制御ゲートが
結合されたフローテイング・ゲートを有する４つのポー
ト（即ち端子）デバイスを用いた電気的に消去可能でプ
ログラム自在の読取専用メモリを開示している。

二重電子注入構造として配置された改良導電絶縁体が、
フローテイング・ゲートと２つの制御ゲートとの間に配
設されてフローテイング・ゲートを充放電するようにな
つている。本件出願人の米国特許第４３３６６０３号（
１９８０年６月１８日出願）は改良導電絶縁体を用いた
３ポート（端子）の電気的消去可能でプログラム自在の
読取専用メモリを開示している。改良導電絶縁体の詳細
はＪＯｕｒｎａｌＯｆＡｐｐｌｌｅｄＰｈｙｓｉｃｓ５
ｌ（５）、１９８０年５月発行、第２７２２乃至第２７
３５頁に掲載されたＤ．Ｊ．ＤｉＭａｒｉａ及びＤ．Ｗ
．ＤＯｎｇ両氏の「Ｓｉに富むＳｉＯ，膜からＳｉＯ，
への大電流インジエクシヨン及び実験的応用」と題する
論文、及びＩＥＥＥＥｌｅｃｔｒＯｎＤｅｖｉｃｅＬｅ
ｔｔｅｒｓｌＶＯｌ．ＥＤＬ−１、屑９、１９８０年９
月発行、第１７９乃至第１８１頁に掲載された前掲両氏
の［二重電子注入構造を用いた電気的に交換可能なメモ
Ｉ月と題する論文に開示されている。本発明の目的は低
電圧で動作し電力を余り必要としない非揮発性半導体メ
モリを提供することである。

゜本発明の他の目的
は簡単なプロセスで製造しうる非揮発性半導体メモリを
提供することである。本発明の他の目的は公知の非揮発
性メモリよりも動作が早い非揮発性半導体メモリを提供
することである。本発明の他の目的は他の非揮発性半導
体メモリよりも少ない素子及び半導体基体しか必要とし
ない非揮発性半導体メモリを提供することである。

本発明の教示に従えば、第１及び第２の交差結合された
トランジスタを有し、その各トランジスタが第１及び第
２の制御ゲートと、フローテイング・ゲートと、第２の
制御ゲート及びフローテイング・ゲート間に配置された
改良導電絶縁体又は二重電子注入構造体とを有する揮発
性ラツチ回路を含む非揮発性半導体メモリが提供される
。第１及び第２の負荷素子が夫々第１及び第２のトラン
ジスタに結合されて少くとも１つの記憶ノード（節点）
を形成し、それへ第１の制御ゲートが接続される。制御
電圧源が第２の制御ゲートに接続される。第１図に本発
明の非揮発性メモリ・セルの実施例を示す。

このセルは第１及び第２の交差結合されたＦＥＴ（電界
効果トランジスタ）１２及び１４と、それらのＦＥＴ及
び電圧源端子ＶＤＤ間に接続された第１及び第２の負荷
抵抗器１６及び１８を有するフリツプ・フロツプ又はラ
ツチ回路１０を含んでいる。その第１の負荷抵抗器１６
は第１のトランジスタ１２と直列接続され、第２の負荷
抵抗器１８は第２のトランジスタ１４と直列接続されて
いる。データ・ノードＡが第１の負荷抵抗器１６と第１
のトランジスタ１２との間の共通点に形成され、データ
・ノードＢが第２の負荷抵抗器１８と第２のトランジス
タ１４の間に形成される。負荷抵抗器１６及び１８は例
えば拡散型トランジスタとして、又はポリシリコン抵抗
器として作られてもよく、ＦＥＴが使用されてもよい。
第１のビツト線ＢＬｌが第１のＩ／Ｏ（入出力）ＦＥＴ
２Ｏを介してデータ・ノードＡへ接続され、第２のデー
タ線ＢＬ２は第２のＩ／０ＦＥＴ２２を介してデータ・
ノードＢへ接続される。第１及び第２のＩ／０ＦＥＴ２
０及び２２は夫々共通ワード線ＷＬｌへ接続された制御
ゲートを有する。第１の交差結合されたトランジスタ１
２は絶縁物２８の層によつて半導体基体２６から絶縁さ
れたフローテイング・ゲート２４を有する。ノードＢへ
接続された第１の制御ゲート３０は薄い誘電体層３２に
よつてフローテイング・ゲート２４から絶縁されており
、フローテイング・ゲート２４と第１の制御ゲート３０
とで、高い静電容量値を有するキヤパシタを形成する。
フローテイング・ゲート２４は基体２６の第１及び第２
のソース／ドレイン拡散領域３４及び３６間に付着され
る。第２の交差結合されたトランジスタ１４は絶縁層４
０によつて半導体基体２６から絶縁されたフローテイン
グ・ゲート３８を含む。ノードＡに接続された第１の制
御ゲート４２は誘電体４４の薄層によつてフローテイン
グ・ゲート３８から隔離され、フローテイング・ゲート
３８と第１の制御ゲート４２とで高い静電容量値を有す
るキヤパシタを形成する。フローテイング・ゲート３８
は基体２６の第３及び第４のソース／ドレイン拡散領域
４４及び４５の間に付着される。交差結合されたトラン
ジスタ１２及び１４と、負荷抵抗器１６及び１８と、Ｉ
／０トランジスタ２０及び２２と、ビツト線ＢＬｌ及び
ＢＬ２と、ワード線ＷＬｌを含む第１図のメモリ・セル
部分は、データ・ノードＡ及びＢでバイナリ情報を記憶
しうる揮発性フリツプ・フロツプ又はラツチ・セルを形
成する。

若しも電源が端子ＤＤに於て停電するか又はオフに切替
えられると、データ・ノードＡ及びＢに記憶された情報
は失なわれることになる。このセルを非揮発性メモリ・
セルにするために改良導電絶縁体によつてフローテイン
グ・ゲート２４から隔離された第２の制脚ゲート４６が
第１の交差結合トランジスタ１２へ付加される。

それは第１のシリコン豊富層５０と、第２のシリコン豊
富層５２と代表的な２酸化シリコン層でもよい所の普通
の絶縁体５４とを有する二重電子注入構造体４８をなす
。第２の交差結合トランジスタ１４には、改良導電絶縁
体によつてフローテイング・ゲート３８から隔離された
第２の制御ゲート５６が付加される。それは第１のシリ
コン豊富層６０と、第２のシリコン豊富層６２と、２酸
化シリコンで作られてもよい所の普通の絶縁層６４とを
有する二重電子注入構造体５８をなす。第１の交差結合
トランジスタ１２の第２の制御ゲート４６及び第２の交
差結合トランジスタ１４の第２の制御ゲート５６はパル
ス源端子ＶＣＧへ接続されている。二重電子注入構造体
４８及び５８は前述のＪＯｕｒｎａｌＯｆＡｐｐｌｉｅ
ｄＰｈｙｓｉｃｓの論文に示された方法により、各シリ
コン豊富層の厚さを１００乃至２５０オングストローム
にし、各２酸化シリコン層５４及び６４に同程度の厚さ
を持たせて作ることが出来る。第１図に図解された非揮
発性メモリ・セルの動作の理解を助けるために、第２図
に示されたパルス・プログラムを参照して説明する。

第１図に示された非揮発性メモリ・セルの正規の動作中
には、そのセルは第１及び第２のＩ／Ｏトランジスタ２
０及び２２を介して第１及び第２のビツト線ＢＬｌ及び
ＢＬ２へ結合されたフリツプ・フロツプ又はラツチ回路
１０を含む所の通常の揮発性メモリ回路として働らく。
第２図の時刻ＴＯ及びｔ１間に示されたように正規動作
中及び正規待機中は、デバイス１２及び１４の閾値電圧
は凡そ１ボルトである。端子ＶＤＤは勿論、揮発性メモ
リ回路それ自身へ結合された電圧源又は電源は可成りの
大きさのキヤパシタンスを持つので、そのメモリ・セル
は電源断の後ある程度の時間（例えば１秒又はそれ以上
）の間は動作可能であり、その時間の長さは揮発性ラツ
チ回路１０のデータ・ノードＡ及びＢに記憶された情報
をフローティングｚゲート２４及び３８へ転送するのに
十分な長さである。実際の電源故障に先立ち、第２図の
時刻ｔ１及びＴ２間のような電源故障が予測される時間
に、端子ＶＣＧに於ける電圧が０ボルトから負方向に−
２０ボルトまで増加される。

このときラツチ回路１０のトランジスタ１２が０ＦＦに
転じ、トランジスタ１４が０Ｎに転じるものと仮定する
と、データ・ノードＡの電圧は凡そ＋５ボルトであり、
データ・ノードＢの電圧は凡そＯボルトである。交差結
合されたトランジスタ１４の第２の制御ゲート５６の電
圧が−２０ボルトで、第１の制御ゲート４２の電圧が凡
そ＋５ボルトであれば第１のシリコン豊富層６０からフ
ローテイング・ゲート３８へと電子が流れ易くなりフロ
ーテイング・ゲート３８上に負の電荷を生じさせる。こ
れは第２図の時刻ｔ１及びＴ２間のＶＴｌ４で示される
ようにトランジスタ１４の閾値電圧を増大する。ノード
Ｂの電圧、従つて交差結合トランジスタ１２の第１の制
御ゲート３０の電圧がＯボルトであるのに対して第２の
制御ゲート４６の電圧は−２０ボルトなので、第１のシ
リコン豊富層５０からフローテイング・ゲート２４へ電
子が流れることはない。何故ならば第１及び第２の制御
ゲート３０及び４６間の電位差は僅か２０ボルトだから
である。従つてトランジスタ１２の閾値電圧は第２図の
ＶＴｌ２に示されたように俊化しない。電源故障中、即
ち時刻Ｔ２とＴ３の間中は、ＶＤＤの電圧及びデータ・
ノードＡ及びＢの電圧は０ボルトへ低下し、データ・ノ
ードＡ及びＢに記憶されたデータに関する表示はトラン
ジスタ１４の方が高閾値電圧であることのみである。電
源端子ＶＤＤに対する電源供給が回復した後にトランジ
スタ１４のフローテイング・ゲート３８からラツチ回路
１０のデータ・ノードＡ及びＢへデータを復帰させるた
めに、ノードＢの電圧は時刻Ｔ３及びＴ４間で急速に＋
５ボルトに増大し、ノードＡをＯボルトにする。

何故ならばトランジスタ１４は高インピーダンスとして
働らくのに対してトランジスタ１２は低インピーダンス
として働らくからである。データ・ノードＡ及びＢに回
復されたデータの利用に先立つて、交差結合トランジス
タ１４のフローテイング・ゲート３８上の電荷が時刻Ｔ
４及びＴ５間で消去される。これは凡そ２０ボルトの正
電圧をトランジスタ１４の第２の制御ゲート５６へ供給
するだけで実現される。トランジスタ１４の第１の制御
ゲート４２はＯボルトでありしかも負電圧がフローティ
ング―ゲート３８上に存在しているので、十分な電位差
、即ち２０ボルトを超える電位差が二重電子注入構造体
５８にまたがつて印加さぺ電子がフローテイング・ゲー
ト３８から注入構造体５８を介して第２の制御ゲート５
６へ流れてフローテイング・ゲート３８を放電させるよ
うにする。かくて交差結合トランジスタ１４の閾値電圧
は極めて急速に１ボルトに戻る。他方トランジスタ１２
の制御ゲート３０及び４６間の電位差は僅か１５ボルト
である。この差は二重電子注入構造体４８を導電性にす
るには十分でなく、従つてトランジスタ１２の閾値電圧
は不変に留まる。回復されたデータは電源故障前に揮発
性ラツチ回路１０に記憶されていたデータの補数である
が、簡単な適した反転回路を用いることにより利用前に
その真数形に戻すことが出来る。又はその代案として、
上述のサイクルをその終了後に再度繰返して真数即ち元
来のデータがデータ・ノードＡ及びＢに記憶されるよう
にすることが出来る。端子ＶＣＧの電圧がＯボルトに戻
ると、揮発性回路は時刻Ｔ５及びＴ６間に示されたよう
にその待機状態に戻り、思いのま゛まに書込み又は読出
しが可能になる。他のパルス方式を利用しても同様な結
果を達成することが出来る。二重電子注入構造体４８及
び５８を制御するため端子ＶＣＧへ供給される電圧は＋
２０ボルト及び−２０ボルトの大きさを持つように示さ
れたけれども、それよりスイツチング時間が長くなると
言う犠牲を払えばそれよりも可成り低い電圧をも使用し
うることを理解されたい。

例えば凡そ２３０マイクロ秒では、制御ゲート４２及び
５６のような２つの制御ゲート間に＋２５ボルトの電位
差を与えて交差結合トランジスタに５ボルトの閾値電圧
シフトを生じさせるようにフローテイング・ゲートが負
に荷電されてもよく、ゲート４２及び５６間に−１５ボ
ルトを与えるとフローティングｚゲートは消去された。
二重電子注入構造体にまたがる電圧が少し増大すると、
二重電子注入構造体の電流電圧特性が指数的であるため
書込み及び消去時間が急激に減少する。第１図に示され
た非揮発性メモリ・セルは数千個のセルを含むメモリの
アレイの形で使用しうることに注意されたい。

上記に説明された非揮発性半導体メモリは、一般にラン
ダムアクセス・メモリで知られた高速度で動作すること
ができると共に電源故障が発生したときそのデータを喪
失することがない。

揮発性データはより低い電圧を用いて非揮発性デバイス
中に保持される。その消費電力はこれまで知られていた
よりも著しく少く、揮発性回路及び非揮発性デバイス間
のデータ転送は、取りわけサイクルの消去部分では、従
来よりも速い。そればかりか本発明のセルは少数の基板
表面と少数の素子しか必要とせず、そのセルの製造プロ
セスはＭＮＯＳデバイスの製造のために用いられるプロ
セスよりも簡単であり、しかも本発明のメモリはホツト
・エレクトロンによつて書込まれるフローテイング・ゲ
ートで要求される電力よりも可成り低レベルの書込み電
力しか使用しない。

【図面の簡単な説明】

第１図は本発明の非揮発性メモリ・セルの実施例を示す
回路図、第２図は第１図のセルを動作させるために使用
するパルス図である。 １０・・・・・・ラツチ回路、１２，１４・・・・・・
ＦＥＴｌｌ６，ｌ８・・・・・・負荷抵抗器、２０，２
２・・・・・・レＯ（入出力）ＦＥＴｌ２４，３８・・
・・・・フローテイング・ゲート、３０，４２・・・・
・・第１の制御ゲート、３２，４４・・・・・・誘電体
層、３４，３６及び４３，４５・・・・・・ソース／ド
レイン拡散領域、４６，５６・・・・・・第２の制御ゲ
ート、４８，５８・・・・・・二重電子注入構造体、５
０，６０・・・・・・第１のシリコン豊富層、５２，６
２・・・・・・第２のシリコン豊富層。

Claims (1)

1. 【特許請求の範囲】 １ 交差結合された２つのトランジスタを有し、該トラ
   ンジスタの各々が、フローティング・ゲートと、 前記フローティング・ゲート上に絶縁層を介して形成さ
   れ、他方のトランジスタと交差結合されてなる第１の制
   御ゲートと、前記フローティング・ゲート上に電荷注入
   構造体を介して形成された第２の制御ゲートとを含み、
   前記フローティング・ゲートへの電荷注入及び前記フロ
   ーティング・ゲートからの電荷除去を行なうための制御
   電圧を前記第２の制御ゲートへ印加するようにしたこと
   を特徴とする半導体メモリ。