JPH0770227B2 - 半導体メモリの読出し動作制御方法 - Google Patents
半導体メモリの読出し動作制御方法Info
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- JPH0770227B2 JPH0770227B2 JP2263441A JP26344190A JPH0770227B2 JP H0770227 B2 JPH0770227 B2 JP H0770227B2 JP 2263441 A JP2263441 A JP 2263441A JP 26344190 A JP26344190 A JP 26344190A JP H0770227 B2 JPH0770227 B2 JP H0770227B2
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- power supply
- supply voltage
- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
- G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
- G11C14/0072—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a ferroelectric element
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は超LSIとして製造される半導体メモリ、特に絶
縁ゲート型電荷効果半導体メモリの読出し動作制御方法
に関するものである。
縁ゲート型電荷効果半導体メモリの読出し動作制御方法
に関するものである。
（従来の技術） 現在、揮発性メモリとしてDRAMおよびSRAMがあり、不揮
発性メモリとしてEEPROMおよびFLASH EEPROM等がある。
発性メモリとしてEEPROMおよびFLASH EEPROM等がある。
DRAMおよびSRAM等の揮発性メモリは高速で書込み、読出
しができるが、DRAMはリフレッシュ・サイクルを必要と
し、また、スタンドバイ電流が多い等の欠点がある。
しができるが、DRAMはリフレッシュ・サイクルを必要と
し、また、スタンドバイ電流が多い等の欠点がある。
これを補完するのがSRAMであり、DRAMより高速の読出し
ができて低消費電力であるという利点を有するが、集積
度が低い等の欠点を有する。
ができて低消費電力であるという利点を有するが、集積
度が低い等の欠点を有する。
また、両RAM共にスタンバイ時のバッテリーバックアッ
プが必要であり、瞬時の停電等の場合にもデータが消滅
し、さらに高低温雰囲気でのバッテリーバックアップは
電源消滅が激しく多くの問題を抱えている。
プが必要であり、瞬時の停電等の場合にもデータが消滅
し、さらに高低温雰囲気でのバッテリーバックアップは
電源消滅が激しく多くの問題を抱えている。
そこで、これらの欠点を補完するデバイスとしてEEPROM
等の不揮発性メモリがある。しかし、この素子は書込
み、消去が読出し時間内にできず、したがって、CPUか
らの直接書込み、消去が困難でデバイス応用上、使用範
囲が制限される。
等の不揮発性メモリがある。しかし、この素子は書込
み、消去が読出し時間内にできず、したがって、CPUか
らの直接書込み、消去が困難でデバイス応用上、使用範
囲が制限される。
このため、米国ラムトロン社は、1988年ISSCC（interna
tional solid state circuit conference）で第１図に
示すメモリ素子を発表した。
tional solid state circuit conference）で第１図に
示すメモリ素子を発表した。
この強誘電体メモリセルは、トランジスタ9,10,11,12か
らなる２個のインバータ回路の互いの出力端A,Bが一方
のインバータ回路の入力に接続され、また、出力端A,B
はワード線５によって制御されたトランスファトランジ
スタ7,8を介して に結線された通常のSRAMセルの構成を有し、さらに、出
力端A,Bはコントロール線３によって制御されたコント
ロールトランジスタ4,4′を介して強誘電体コンデンサ
2,2′の一方の電極に、他の電極はドライブ線１を結線
して、２個のトランジスタ4,4′と、２個の強誘電体コ
ンデンサ2,2′の付加により、データを不揮発性的に記
憶させることを提案している。
らなる２個のインバータ回路の互いの出力端A,Bが一方
のインバータ回路の入力に接続され、また、出力端A,B
はワード線５によって制御されたトランスファトランジ
スタ7,8を介して に結線された通常のSRAMセルの構成を有し、さらに、出
力端A,Bはコントロール線３によって制御されたコント
ロールトランジスタ4,4′を介して強誘電体コンデンサ
2,2′の一方の電極に、他の電極はドライブ線１を結線
して、２個のトランジスタ4,4′と、２個の強誘電体コ
ンデンサ2,2′の付加により、データを不揮発性的に記
憶させることを提案している。
今、ここで、上記の強誘電体コンデンサ自体の特性につ
いて見ると、第２図に示すように電圧に対する電荷量が
ヒステリシス曲線を有している。すなわち、電圧を上げ
ると急激な電荷量の増加が見られ、ある電圧を越えると
一定の増加量にとどまる。この電圧を0Vに戻しても電荷
量は元の状態に戻らず一定の残存電荷を保持する。
いて見ると、第２図に示すように電圧に対する電荷量が
ヒステリシス曲線を有している。すなわち、電圧を上げ
ると急激な電荷量の増加が見られ、ある電圧を越えると
一定の増加量にとどまる。この電圧を0Vに戻しても電荷
量は元の状態に戻らず一定の残存電荷を保持する。
そして、更に電圧を下げると急激に電荷量が増加する。
また、電圧を元に戻す（0V）と、一定の負の電荷量を保
持する特性を有する。
また、電圧を元に戻す（0V）と、一定の負の電荷量を保
持する特性を有する。
現状では、この強誘電体PZT（Lead Zirconate Titanat
e）は、その膜形成をスパッタリング等で行う方法が採
用されているが、配向性の問題を有し、ヒステリシスの
劣化現象を生じるという欠点がある。
e）は、その膜形成をスパッタリング等で行う方法が採
用されているが、配向性の問題を有し、ヒステリシスの
劣化現象を生じるという欠点がある。
そこで、米国ラムトロン社では、前述したようにコント
ロールゲートを有するトランジスタ4,4′を付加するこ
とによって電源投入時に強誘電体コンデンサよりデータ
を読み出すことを提案している。
ロールゲートを有するトランジスタ4,4′を付加するこ
とによって電源投入時に強誘電体コンデンサよりデータ
を読み出すことを提案している。
第３図では、電源が投入され、電源電圧Vcc（図中符号1
3）がLow（GND）からHigh（Vcc）に変化するとき、強誘
電体メモリからの読出しタイミングについてコントロー
ル線３とドライブ線１のタイミングチャートを示したも
のである。
3）がLow（GND）からHigh（Vcc）に変化するとき、強誘
電体メモリからの読出しタイミングについてコントロー
ル線３とドライブ線１のタイミングチャートを示したも
のである。
電源投入後VccがLow（GND）よりHighに過度的に変化す
る時、強誘電体コンデンサ2,2′のデータ「０」，
「１」を読み出す場合、ノードA,BをLow（GND）レベル
にし、その後コントロール信号をLow（GND）よりHigh
（Vcc）にしてコントロールトランジスタ4,4′をON状態
にする。さらに、ドライブ線１に連結されている電極の
反対の電圧をLow（GND）レベルにしてコントロール線３
の信号がHighのときドライブ線１をLow（GND）からHigh
にする。このため、強誘電体２′にＱ（１）の電荷が増
加することになり、ノードＢに１が読み出されることに
なる。
る時、強誘電体コンデンサ2,2′のデータ「０」，
「１」を読み出す場合、ノードA,BをLow（GND）レベル
にし、その後コントロール信号をLow（GND）よりHigh
（Vcc）にしてコントロールトランジスタ4,4′をON状態
にする。さらに、ドライブ線１に連結されている電極の
反対の電圧をLow（GND）レベルにしてコントロール線３
の信号がHighのときドライブ線１をLow（GND）からHigh
にする。このため、強誘電体２′にＱ（１）の電荷が増
加することになり、ノードＢに１が読み出されることに
なる。
また、強誘電体２は電荷の変動を生じないから、ノード
ＡはLow、即ち０が読み出されることになる。
ＡはLow、即ち０が読み出されることになる。
（発明が解決しようとする課題） 以上、従来の強誘電体コンデンサからの読出し動作につ
いて説明したが、従来の読出し動作に入るときにまず最
初にノードA,BをGNDレベルにしなければ、強誘電体コン
デンサ内のデータを読み出すことができない。したがっ
て、電源投入後、 をイコライズすることができないことから両量ラインを
GNDレベルにする必要がある。それゆえ、使用時上の点
から回路上の対策を要し、回路構成が面倒である。
いて説明したが、従来の読出し動作に入るときにまず最
初にノードA,BをGNDレベルにしなければ、強誘電体コン
デンサ内のデータを読み出すことができない。したがっ
て、電源投入後、 をイコライズすることができないことから両量ラインを
GNDレベルにする必要がある。それゆえ、使用時上の点
から回路上の対策を要し、回路構成が面倒である。
そこで、本発明は電源投入直後のプリチャージ動作にお
いて、 のイコライズを行い、さらに、この動作中グランド電位
に保持されたドライブ線の電位をハイレベルにすること
によりデータを読み出すように読出し動作制御方法する
ことを目的としている。
いて、 のイコライズを行い、さらに、この動作中グランド電位
に保持されたドライブ線の電位をハイレベルにすること
によりデータを読み出すように読出し動作制御方法する
ことを目的としている。
（課題を解決するための手段） 上記目的を達成するために、本発明は、複数のトランジ
スタでなる一対のインバータ回路と、この回路に対応し
コントロール線とドライブ線との間に配置される強誘電
体コンデンサとを設け、前記インバータ回路は双方の入
力端と出力端とを互いに接続しており、この出力端の各
々が、イコライズ回路の出力側に接続されるとともにト
ランスファトランジスタを介してビット線と のいずれか一方に接続され、かつコントロール線により
制御されるコントロールトランジスタを介して前記コン
デンサの一方の電極に接続されている、複数個のメモリ
セルを含む半導体メモリにおける読出し動作制御方法で
あって、 電源投入時のプリチャージ動作において、電源電圧の抵
抗分割により発生する中間電圧をイコライズ回路を介し
て、前記インバータ回路の各出力端に供給し、この各出
力端を電源電圧の中間電位に保持するとともに、この電
圧を に供給し、その後、コントロール線に電源電圧が供給さ
れることにより前記コントロールトランジスタをON状態
にし、このトランジスタを介して前記コンデンサの電極
に電源電圧の中間電位を印加し、 これらのプリチャージ動作中、ドライブ線はグランド電
位に保持しており、その後、前記ドライブ線の電位をハ
イレベルにすることにより、前記コンデンサの各々から
バイナリーデータを読み出すことを特徴としている。」 （作用） 上記構成によれば、電源投入時のプリチャージ動作にお
いて、 をイコライズすることができ、インバータ回路の各出力
端を電源電圧の中間電位に保持している。そして、この
プリチャージ動作中、ドライブ線はグランド電位に保持
されており、ドライブ線の電位をハイレベルにすること
により、前記コンデンサの各々からバイナリーデータを
読み出すことができる。
スタでなる一対のインバータ回路と、この回路に対応し
コントロール線とドライブ線との間に配置される強誘電
体コンデンサとを設け、前記インバータ回路は双方の入
力端と出力端とを互いに接続しており、この出力端の各
々が、イコライズ回路の出力側に接続されるとともにト
ランスファトランジスタを介してビット線と のいずれか一方に接続され、かつコントロール線により
制御されるコントロールトランジスタを介して前記コン
デンサの一方の電極に接続されている、複数個のメモリ
セルを含む半導体メモリにおける読出し動作制御方法で
あって、 電源投入時のプリチャージ動作において、電源電圧の抵
抗分割により発生する中間電圧をイコライズ回路を介し
て、前記インバータ回路の各出力端に供給し、この各出
力端を電源電圧の中間電位に保持するとともに、この電
圧を に供給し、その後、コントロール線に電源電圧が供給さ
れることにより前記コントロールトランジスタをON状態
にし、このトランジスタを介して前記コンデンサの電極
に電源電圧の中間電位を印加し、 これらのプリチャージ動作中、ドライブ線はグランド電
位に保持しており、その後、前記ドライブ線の電位をハ
イレベルにすることにより、前記コンデンサの各々から
バイナリーデータを読み出すことを特徴としている。」 （作用） 上記構成によれば、電源投入時のプリチャージ動作にお
いて、 をイコライズすることができ、インバータ回路の各出力
端を電源電圧の中間電位に保持している。そして、この
プリチャージ動作中、ドライブ線はグランド電位に保持
されており、ドライブ線の電位をハイレベルにすること
により、前記コンデンサの各々からバイナリーデータを
読み出すことができる。
（実施例） 本発明における半導体メモリの読出し動作制御方法を図
面に基づいて説明する。
面に基づいて説明する。
第４図は、本発明の方法による動作のタイミングチャー
トを示し、第５図はこの制御に使用する回路構成を示し
たものである。
トを示し、第５図はこの制御に使用する回路構成を示し
たものである。
このタイミングチャートは、電源が投入されて電源電圧
Vcc（図中符号13）がLow（GND）からHihg（Vcc）へ変化
するとき、強誘電体メモリからの読出しタイミングにつ
いてコントロール線３とドライブ線１の関連を示してい
る。
Vcc（図中符号13）がLow（GND）からHihg（Vcc）へ変化
するとき、強誘電体メモリからの読出しタイミングにつ
いてコントロール線３とドライブ線１の関連を示してい
る。
第５図に示す回路は、第１図の半導体メモリセルに電源
電圧の中間電位を供給するため、Vcc−GND間の抵抗分割
によって発生する電位を電源投入時のプリチャージ時間
において、イコライズ回路を介してビット線，ビット線
に送るようになっている。
電圧の中間電位を供給するため、Vcc−GND間の抵抗分割
によって発生する電位を電源投入時のプリチャージ時間
において、イコライズ回路を介してビット線，ビット線
に送るようになっている。
したがって、電源投入後、VccがLow（GND）よりHigh（V
cc）に過度的に変化するときに強誘電体コンデンサ2,
2′のデータ「０」，「１」を読み出すためには、ま
ず、ノードA,Bはプリチャージサイクルにおいて、イコ
ライズされて電源電圧の中間レベルが保持されており、
その後、コントロール線３の信号をLow（GND）よりHigh
（Vcc）にすると、コントロールトランジスタ4,4′がON
状態になり、ドライブ線に連結されている電極の反対の
電極を電源電圧の中間レベルにする。そして、コントロ
ール線３の信号がHighのとき、ドライブ線１をLow（GN
D）からHigh（Vcc）にすると、強誘電体コンデンサ２の
Ｑ（０）の電荷が減少するのでノードＡにデータ「０」
が読み出される。一方、ノードＢは中間電位に保持され
たままであり、データ「１」が読み出される。
cc）に過度的に変化するときに強誘電体コンデンサ2,
2′のデータ「０」，「１」を読み出すためには、ま
ず、ノードA,Bはプリチャージサイクルにおいて、イコ
ライズされて電源電圧の中間レベルが保持されており、
その後、コントロール線３の信号をLow（GND）よりHigh
（Vcc）にすると、コントロールトランジスタ4,4′がON
状態になり、ドライブ線に連結されている電極の反対の
電極を電源電圧の中間レベルにする。そして、コントロ
ール線３の信号がHighのとき、ドライブ線１をLow（GN
D）からHigh（Vcc）にすると、強誘電体コンデンサ２の
Ｑ（０）の電荷が減少するのでノードＡにデータ「０」
が読み出される。一方、ノードＢは中間電位に保持され
たままであり、データ「１」が読み出される。
（発明の効果） 以上説明したことから、本発明の読出し動作制御方法に
よれば、電源投入時のプリチャージ動作において、 をイコライズすることができ、インバータ回路の各出力
端（ノードA,B）を電源電圧の中間電位に保持し、一定
の電圧以上になると、ドライブ線をハイレベルにするこ
とにより強誘電体コンデンサの各々からバイナリーデー
タを電源投入直後に円滑に読み出すことができる。
よれば、電源投入時のプリチャージ動作において、 をイコライズすることができ、インバータ回路の各出力
端（ノードA,B）を電源電圧の中間電位に保持し、一定
の電圧以上になると、ドライブ線をハイレベルにするこ
とにより強誘電体コンデンサの各々からバイナリーデー
タを電源投入直後に円滑に読み出すことができる。
この結果、プリチャージのイコライズ時にビット線，ビ
ット線をLow（GND）レベルにする回路が必要でなくな
り、しかも所定の電源電圧以上になると自動的に強誘電
体コンデンサよりSRAMメモリセルに書込みが可能にな
る。
ット線をLow（GND）レベルにする回路が必要でなくな
り、しかも所定の電源電圧以上になると自動的に強誘電
体コンデンサよりSRAMメモリセルに書込みが可能にな
る。
第１図は、SRAMセルに強誘電体メモリを付加した回路図
である。 第２図は、強誘電体の電圧−電荷ヒステリシス曲線図で
ある。 第３図は、従来のコントロール線とドライブ線のタイミ
ングチャート図である。 第４図は、本発明に係る第３図と同様のタイミングチャ
ート図である。 第５図は、本発明の制御方法に使用する回路構成図であ
る。 （符号の説明） １……ドライブ線 2,2′……コンデンサ ３……コントロール線 4,4′……コントロールトランジスタ ５……ワード線 ６……ビット線 7,8……トランスファトランジスタ 9,10,11,12……トランジスタ
である。 第２図は、強誘電体の電圧−電荷ヒステリシス曲線図で
ある。 第３図は、従来のコントロール線とドライブ線のタイミ
ングチャート図である。 第４図は、本発明に係る第３図と同様のタイミングチャ
ート図である。 第５図は、本発明の制御方法に使用する回路構成図であ
る。 （符号の説明） １……ドライブ線 2,2′……コンデンサ ３……コントロール線 4,4′……コントロールトランジスタ ５……ワード線 ６……ビット線 7,8……トランスファトランジスタ 9,10,11,12……トランジスタ
Claims (1)
- 【請求項１】複数のトランジスタでなる一対のインバー
タ回路と、この回路に対応しコントロール線とドライブ
線との間に配置される強誘電体コンデンサとを設け、 前記インバータ回路は双方の入力端と出力端とを互いに
接続しており、この出力端の各々が、イコライズ回路の
出力側に接続されるとともにトランスファトランジスタ
を介してビット線と のいずれか一方に接続され、かつコントロール線により
制御されるコントロールトランジスタを介して前記コン
デンサの一方の電極に接続されている、複数個のメモリ
セルを含む半導体メモリにおける読出し動作制御方法で
あって、 電源投入時のプリチャージ動作において、 電源電圧の抵抗分割により発生する中間電圧をイコライ
ズ回路を介して、前記インバータ回路の各出力端に供給
し、この各出力端を電源電圧の中間電位に保持するとと
もに、この電圧を に供給し、 その後、コントロール線に電源電圧が供給されることに
より前記コントロールトランジスタをON状態にし、 このトランジスタを介して前記コンデンサの電極に電源
電圧の中間電位を印加し、 これらのプリチャージ動作中、ドライブ線はグランド電
位に保持しており、 その後、前記ドライブ線の電位をハイレベルにすること
により、前記コンデンサの各々からバイナリーデータを
読み出すことを特徴とする方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2263441A JPH0770227B2 (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリの読出し動作制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2263441A JPH0770227B2 (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリの読出し動作制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04141893A JPH04141893A (ja) | 1992-05-15 |
| JPH0770227B2 true JPH0770227B2 (ja) | 1995-07-31 |
Family
ID=17389549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2263441A Expired - Fee Related JPH0770227B2 (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリの読出し動作制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770227B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3689213B2 (ja) | 1997-01-21 | 2005-08-31 | ローム株式会社 | 非接触型ｉｃカード |
| WO2004086512A1 (ja) * | 2003-03-26 | 2004-10-07 | Fujitsu Limited | 半導体記憶装置 |
| TWI616873B (zh) * | 2011-05-20 | 2018-03-01 | 半導體能源研究所股份有限公司 | 儲存裝置及信號處理電路 |
| US9001549B2 (en) * | 2012-05-11 | 2015-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1990
- 1990-10-01 JP JP2263441A patent/JPH0770227B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04141893A (ja) | 1992-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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