JP2801654B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JP2801654B2 JP2801654B2 JP1169572A JP16957289A JP2801654B2 JP 2801654 B2 JP2801654 B2 JP 2801654B2 JP 1169572 A JP1169572 A JP 1169572A JP 16957289 A JP16957289 A JP 16957289A JP 2801654 B2 JP2801654 B2 JP 2801654B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はワード線を昇圧する方式のダイナミック型半
導体記憶装置に関する。
導体記憶装置に関する。
（従来の技術） ダイナミック型ランダム・アクセス・メモリ（DRAM）
は微細加工技術の進歩と共に集積度が高まり、微細化に
よる素子特性の向上によって、次々と大容量で高速のも
のが開発されてきた。現在製品化されているDRAMは、第
６図に示すようにメモリセル・キャパシタCMと、ビット
線BLとメモリセル・キャパシタCMの間に接続されワード
線WLの電圧によって選択的に導通するメモリセル・トラ
ンジスタQMとからなる１トランジスタ/1キャパシタのメ
モリセル構造をもつ。メモリセル・トランジスタQMはＮ
チャネル・トランジスタで形成されている。これはＰチ
ャネル・トランジスタよりもＮチャネル・トランジスタ
の方がより短いゲート長まで短チャネル効果による影響
があらわれず、微細化に有利なことによる。
は微細加工技術の進歩と共に集積度が高まり、微細化に
よる素子特性の向上によって、次々と大容量で高速のも
のが開発されてきた。現在製品化されているDRAMは、第
６図に示すようにメモリセル・キャパシタCMと、ビット
線BLとメモリセル・キャパシタCMの間に接続されワード
線WLの電圧によって選択的に導通するメモリセル・トラ
ンジスタQMとからなる１トランジスタ/1キャパシタのメ
モリセル構造をもつ。メモリセル・トランジスタQMはＮ
チャネル・トランジスタで形成されている。これはＰチ
ャネル・トランジスタよりもＮチャネル・トランジスタ
の方がより短いゲート長まで短チャネル効果による影響
があらわれず、微細化に有利なことによる。
ところがメモリセル・トランジスタをＮチャネル・ト
ランジスタにすると、ワード線の電位が電源電位Vccと
同じ場合には、メモリセルへの“1"データ書き込み時に
ビット線の電位Vccをそのままメモリセルに書き込むこ
とはできず、実際にメモリセルに書き込まれる電位は、
VccからメモリセルトランジスタQMの閾値を引いた値と
なる。この様に“1"データの書き込み電位がメモリセル
トランジスタの閾値落ちによって低下すると、ビット線
を1/2Vccにプリチャージする方式のDRAMでは、メモリセ
ルのデータを読み出した時のビット線間の電位差は“0"
データ読み出し時より“1"データ読み出し時の方が小さ
くなり“1"読み出し不良を起こしやすくなる。また、メ
モリのポーズ特性、ソフトエラー耐性も悪化する。
ランジスタにすると、ワード線の電位が電源電位Vccと
同じ場合には、メモリセルへの“1"データ書き込み時に
ビット線の電位Vccをそのままメモリセルに書き込むこ
とはできず、実際にメモリセルに書き込まれる電位は、
VccからメモリセルトランジスタQMの閾値を引いた値と
なる。この様に“1"データの書き込み電位がメモリセル
トランジスタの閾値落ちによって低下すると、ビット線
を1/2Vccにプリチャージする方式のDRAMでは、メモリセ
ルのデータを読み出した時のビット線間の電位差は“0"
データ読み出し時より“1"データ読み出し時の方が小さ
くなり“1"読み出し不良を起こしやすくなる。また、メ
モリのポーズ特性、ソフトエラー耐性も悪化する。
以上の理由から現在は、ワード線を昇圧してメモリセ
ルに電源電位Vccを直接書き込む方式が採られている。
ルに電源電位Vccを直接書き込む方式が採られている。
次に昇圧したワード線の電位について第４図に基づい
て説明する。図中の、Vccmin,Vccmaxは通常使用状態でD
RAMの性能を保証する最小電源電位、最大電源電位であ
る。また一点鎖線（ｃ）は電源電位Vccに対して傾きが
１である直線である。従来ワード線の電位VWLは、制御
を容易にするために、図中の破線（ａ）のように電源電
位に対して一定の割合（たとえば1.5Vcc）で昇圧されて
いた。ワード線の昇圧比は、最小電圧Vccminにおいて
も、ワード線電位と電源電位の差がメモリセルトランジ
スタの閾値よりも常に大きくなるように、マージンを持
って決定される。
て説明する。図中の、Vccmin,Vccmaxは通常使用状態でD
RAMの性能を保証する最小電源電位、最大電源電位であ
る。また一点鎖線（ｃ）は電源電位Vccに対して傾きが
１である直線である。従来ワード線の電位VWLは、制御
を容易にするために、図中の破線（ａ）のように電源電
位に対して一定の割合（たとえば1.5Vcc）で昇圧されて
いた。ワード線の昇圧比は、最小電圧Vccminにおいて
も、ワード線電位と電源電位の差がメモリセルトランジ
スタの閾値よりも常に大きくなるように、マージンを持
って決定される。
昇圧比が一定であるから、電源電位が大きくなるほ
ど、ワード線電位と電源電位の電位差は大きくなり“1"
書き込み時にセルに書き込まれる電位は常に電源電圧に
等しくなる。
ど、ワード線電位と電源電位の電位差は大きくなり“1"
書き込み時にセルに書き込まれる電位は常に電源電圧に
等しくなる。
ところがDRAMの微細化が進みMOSトランジスタのゲー
ト酸化膜の厚さが薄くなるにつれ、酸化膜の信頼性が問
題となってくる。これまでの報告では、単結晶シリコン
の熱酸化膜を信頼性を確保するためには、酸化膜の電界
強度を4MV/cm以下に抑えなければならいないとされてい
る。しかしワード線の電位を一定の昇圧比で昇圧すれ
ば、例えば16M DRAMにおいては最大電位Vccmaxにおい
てゲート酸化膜の電界強度が4MV/cmを超えてしまう。
ト酸化膜の厚さが薄くなるにつれ、酸化膜の信頼性が問
題となってくる。これまでの報告では、単結晶シリコン
の熱酸化膜を信頼性を確保するためには、酸化膜の電界
強度を4MV/cm以下に抑えなければならいないとされてい
る。しかしワード線の電位を一定の昇圧比で昇圧すれ
ば、例えば16M DRAMにおいては最大電位Vccmaxにおい
てゲート酸化膜の電界強度が4MV/cmを超えてしまう。
（発明が解決しようとする課題） 以上のように大容量DRAMにおいてはワード線の電位を
一定の昇圧比で昇圧すれば、最大電位Vccmaxにおいてゲ
ート酸化膜の信頼性が確保できないという問題があっ
た。また、最大電位Vccmaxにおいて、酸化膜の信頼性を
確保するためにワード線の昇圧比を下げれば最小電位Vc
cminにおける“1"データ読み出し時に不良を起こす問題
があった。
一定の昇圧比で昇圧すれば、最大電位Vccmaxにおいてゲ
ート酸化膜の信頼性が確保できないという問題があっ
た。また、最大電位Vccmaxにおいて、酸化膜の信頼性を
確保するためにワード線の昇圧比を下げれば最小電位Vc
cminにおける“1"データ読み出し時に不良を起こす問題
があった。
本発明は、上記の欠点を除去し、最小電位Vccminにお
ける“1"読み出し不良をなくすと同時に、最大電位Vccm
axにおける、メモリセル・トランジスタのゲート酸化膜
の信頼性を確保できるDRAMを提供することを目的とす
る。
ける“1"読み出し不良をなくすと同時に、最大電位Vccm
axにおける、メモリセル・トランジスタのゲート酸化膜
の信頼性を確保できるDRAMを提供することを目的とす
る。
［発明の構成］ （課題を解決するための手段） この発明は電源電位に対してワード線を一定の割合で
昇圧するワード線昇圧回路を有するDRAMにおいて、昇圧
回路の出力電位が電源電位Vccに対して所定値を加えた
値よりも高くなった場合にその出力端子電位を強制的に
引下げる制御回路を備える。具体的にこの制御回路は、
昇圧回路の出力端子に設けられて、その出力端子に得ら
れる第１の電位から所定値低い第２の電位を得るレベル
シフト回路と、第２の電位と電源電位を比較して第２の
電位が高くなったときに制御信号を出す比較回路と、そ
の制御信号により制御されて昇圧回路の出力端子電位を
引下げる放電回路によって構成される。
昇圧するワード線昇圧回路を有するDRAMにおいて、昇圧
回路の出力電位が電源電位Vccに対して所定値を加えた
値よりも高くなった場合にその出力端子電位を強制的に
引下げる制御回路を備える。具体的にこの制御回路は、
昇圧回路の出力端子に設けられて、その出力端子に得ら
れる第１の電位から所定値低い第２の電位を得るレベル
シフト回路と、第２の電位と電源電位を比較して第２の
電位が高くなったときに制御信号を出す比較回路と、そ
の制御信号により制御されて昇圧回路の出力端子電位を
引下げる放電回路によって構成される。
（作 用） この発明によれば最小電位Vccminにおいて“1"読み出
し不良が起きないようにワード線の昇圧比を決定すれ
ば、最小電位Vccmin以上の電源電位において、ワード線
の電位は電源電位に所定の値を加えた値で抑えられる。
従って最大電位Vccmaxにおけるワード線電位は、従来よ
りも低くなり、酸化膜の信頼性を確保できる。
し不良が起きないようにワード線の昇圧比を決定すれ
ば、最小電位Vccmin以上の電源電位において、ワード線
の電位は電源電位に所定の値を加えた値で抑えられる。
従って最大電位Vccmaxにおけるワード線電位は、従来よ
りも低くなり、酸化膜の信頼性を確保できる。
本発明においても、制御の遅れによってワード線昇圧
時にワード線の電位が一時的に電源電位に所定値を加え
た値よりも高くなる。しかしその期間は従来の方法より
もはるかに短いため電界強度の平均した値は小さくなっ
て酸化膜にかかるストレスは小さくなり、信頼性は向上
する。
時にワード線の電位が一時的に電源電位に所定値を加え
た値よりも高くなる。しかしその期間は従来の方法より
もはるかに短いため電界強度の平均した値は小さくなっ
て酸化膜にかかるストレスは小さくなり、信頼性は向上
する。
（実施例） 第１図は、本発明の一実施例のDRAMにおけるワード線
昇圧回路１とその出力電位の制御回路部の構成を示す。
ワード線昇圧回路１の出力端子WKMにはレベルシフト回
路２が設けられている。このレベルシフト回路２によ
り、電源電位Vccに比例して昇圧される第１の電位Vpp1
に対して、これより一定値低い第２の電位Vpp2が得られ
る。比較回路３は、このレベルシフト回路２から得られ
た第２の電位Vpp2と電源電位Vccとを比較して、第２の
電位Vpp2の方が高い場合に制御信号を出力する回路であ
る。昇圧回路１の出力端子WKMには放電回路４が設けら
れており、これが比較回路３からの制御信号により制御
され、第２の電位Vpp2が電源電位Vccより高い場合に出
力端子WKMの電位を強制的に引下げるようになってい
る。
昇圧回路１とその出力電位の制御回路部の構成を示す。
ワード線昇圧回路１の出力端子WKMにはレベルシフト回
路２が設けられている。このレベルシフト回路２によ
り、電源電位Vccに比例して昇圧される第１の電位Vpp1
に対して、これより一定値低い第２の電位Vpp2が得られ
る。比較回路３は、このレベルシフト回路２から得られ
た第２の電位Vpp2と電源電位Vccとを比較して、第２の
電位Vpp2の方が高い場合に制御信号を出力する回路であ
る。昇圧回路１の出力端子WKMには放電回路４が設けら
れており、これが比較回路３からの制御信号により制御
され、第２の電位Vpp2が電源電位Vccより高い場合に出
力端子WKMの電位を強制的に引下げるようになってい
る。
第２図は、第１図の電位を制御する回路部分の具体的
構成例を示す。比較回路３は、カレントミラー型CMOS差
動回路31、CMOSゲート回路32,33等により構成してい
る。
構成例を示す。比較回路３は、カレントミラー型CMOS差
動回路31、CMOSゲート回路32,33等により構成してい
る。
即ち、ＰチャネルトランジスタQ1,Q2、Ｎチャネルト
ランジスタQ3,Q4がカレントミラー型CMOS差動回路31を
構成する。端子N1はこの差動回路31の参照電位入力端子
であり、ＰチャネルトランジスタQ8,Nチャネルトランジ
スタQ9からなるCMOSゲート回路32の共通ドレイン端子に
接続されている。電源端子と、トランジスタQ8のソース
端子の間にはダイオード接続された二つのＰチャネルト
ランジスタQ6,Q7が直列に接続されている。端子N2は差
動回路31の入力端子であり、ＰチャネルトランジスタQ1
2、ＮチャネルトランジスタQ13からなるCMOSゲート回路
32の共通ドレイン端子に接続されている。トランジスタ
Q12のソース端子にはダイオード接続された二つのＰチ
ャネルトランジスタQ11,Q10と一つのＮチャネルトラン
ジスタQ14が直列に接続されている。Ｎチャネルトラン
ジスタQ14が第１図のレベルシフト回路２を構成してお
り、トランジスタQ14のドレイン端子はワード線昇圧回
路の出力端子WKMに接続されている。このＮチャネルト
ランジスタQ14は実際は、メモリセル・トランジスタと
同一ゲート長、同一ゲート幅かつ同一ウエル電位を有す
る複数個のトランジスタを並列接続したものである。即
ちこのトランジスタQ14は、昇圧回路出力端子WKMの第１
の電位Vpp1に対して、これよりメモリセルトランジスタ
のしきい値（VTH）分だけ低い第２の電位Vpp2を得るも
のとなっている。また端子N1,N2は抵抗R1,R2を介して接
地されている。端子N3は、差動回路31の出力端子であ
り、ＮチャネルトランジスタQ15のドレイン端子、イン
バータINV1の入力に接続されている。２段のインバータ
INV1,INV2は、ワード線昇圧回路の出力端子WKMに接続さ
れた、放電回路４を構成するＮチャネルトランジスタQ1
6のゲートを制御するドライバである。Ｎチャネルトラ
ンジスタQ16のソースはこの実施例では接地電位Vssに接
続されている。差動回路31を構成するトランジスタQ1,Q
2の共通ソース端子と電源間を接続するＰチャネルトラ
ンジスタQ5のゲート端子、およびCMOSゲート回路32、33
のゲート端子は、ロウ・アドレス・ストローブ信号（▲
▼）に同期した制御信号▲▼により制御
されて、この比較回路が活性化される。なおトランジス
タQ7,Q8,Q10,Q11,Q12,には、バックゲートバイアスが印
加されないようにしている。
ランジスタQ3,Q4がカレントミラー型CMOS差動回路31を
構成する。端子N1はこの差動回路31の参照電位入力端子
であり、ＰチャネルトランジスタQ8,Nチャネルトランジ
スタQ9からなるCMOSゲート回路32の共通ドレイン端子に
接続されている。電源端子と、トランジスタQ8のソース
端子の間にはダイオード接続された二つのＰチャネルト
ランジスタQ6,Q7が直列に接続されている。端子N2は差
動回路31の入力端子であり、ＰチャネルトランジスタQ1
2、ＮチャネルトランジスタQ13からなるCMOSゲート回路
32の共通ドレイン端子に接続されている。トランジスタ
Q12のソース端子にはダイオード接続された二つのＰチ
ャネルトランジスタQ11,Q10と一つのＮチャネルトラン
ジスタQ14が直列に接続されている。Ｎチャネルトラン
ジスタQ14が第１図のレベルシフト回路２を構成してお
り、トランジスタQ14のドレイン端子はワード線昇圧回
路の出力端子WKMに接続されている。このＮチャネルト
ランジスタQ14は実際は、メモリセル・トランジスタと
同一ゲート長、同一ゲート幅かつ同一ウエル電位を有す
る複数個のトランジスタを並列接続したものである。即
ちこのトランジスタQ14は、昇圧回路出力端子WKMの第１
の電位Vpp1に対して、これよりメモリセルトランジスタ
のしきい値（VTH）分だけ低い第２の電位Vpp2を得るも
のとなっている。また端子N1,N2は抵抗R1,R2を介して接
地されている。端子N3は、差動回路31の出力端子であ
り、ＮチャネルトランジスタQ15のドレイン端子、イン
バータINV1の入力に接続されている。２段のインバータ
INV1,INV2は、ワード線昇圧回路の出力端子WKMに接続さ
れた、放電回路４を構成するＮチャネルトランジスタQ1
6のゲートを制御するドライバである。Ｎチャネルトラ
ンジスタQ16のソースはこの実施例では接地電位Vssに接
続されている。差動回路31を構成するトランジスタQ1,Q
2の共通ソース端子と電源間を接続するＰチャネルトラ
ンジスタQ5のゲート端子、およびCMOSゲート回路32、33
のゲート端子は、ロウ・アドレス・ストローブ信号（▲
▼）に同期した制御信号▲▼により制御
されて、この比較回路が活性化される。なおトランジス
タQ7,Q8,Q10,Q11,Q12,には、バックゲートバイアスが印
加されないようにしている。
次に上記構成の回路の動作を第３図のタイミングチャ
ートを参照して説明する。
ートを参照して説明する。
初期状態では制御信号▲▼は電源電圧Vccで
あり、トランジスタQ5はオフしており差動回路31は非活
性状態にある。またトランジスタQ8,Q12がオフQ9,Q13,Q
15がオンしているため、端子N1,N2,N3,N4は接地電圧Vss
となっている。また昇圧回路出力端子WKMはVccにプリチ
ャージされているが、放電回路のトランジスタQ16はオ
フしている。初期状態ではこの回路に流れる貫通電流は
ない。
あり、トランジスタQ5はオフしており差動回路31は非活
性状態にある。またトランジスタQ8,Q12がオフQ9,Q13,Q
15がオンしているため、端子N1,N2,N3,N4は接地電圧Vss
となっている。また昇圧回路出力端子WKMはVccにプリチ
ャージされているが、放電回路のトランジスタQ16はオ
フしている。初期状態ではこの回路に流れる貫通電流は
ない。
ロウ・アドレス・ストローブ信号▲▼が高レベ
ルから低レベルに変化すると、制御信号▲▼は
VccからVssへ変化する。するとトランジスタQ8,Q12がオ
ンQ9,Q13がオフして、トランジスタQ6,Q7,Q8、抵抗R1を
通して電源Vccから電流I1が、またトランジスタQ14,Q1
0,Q11,Q12が、抵抗R2を通して出力端子WKMから電流I2が
流れる。抵抗R1,R2の値は等しく、また電流I1が10μＡ
程度になるように抵抗R1の値を決定すれば、端子N1の電
位は電源電位VccからトランジスタQ6,Q7でレベルシフト
された電位となる。つまりVccからＰチャネルトランジ
スタの閾値を２倍した値を引いて電位となる。端子N2の
電位はワード線昇圧回路の出力端子WKMがVccにプリチャ
ージされており、またトランジスタQ14によるレベルシ
フトがあるため、端子N1の電位よりもさらにメモリセル
トランジスタの閾値だけ下がった電位となる。従って、
トランジスタQ5がオン、Q15がオフとなり差動回路31が
活性化してもその出力端子N3の電位はVssのままであ
る。
ルから低レベルに変化すると、制御信号▲▼は
VccからVssへ変化する。するとトランジスタQ8,Q12がオ
ンQ9,Q13がオフして、トランジスタQ6,Q7,Q8、抵抗R1を
通して電源Vccから電流I1が、またトランジスタQ14,Q1
0,Q11,Q12が、抵抗R2を通して出力端子WKMから電流I2が
流れる。抵抗R1,R2の値は等しく、また電流I1が10μＡ
程度になるように抵抗R1の値を決定すれば、端子N1の電
位は電源電位VccからトランジスタQ6,Q7でレベルシフト
された電位となる。つまりVccからＰチャネルトランジ
スタの閾値を２倍した値を引いて電位となる。端子N2の
電位はワード線昇圧回路の出力端子WKMがVccにプリチャ
ージされており、またトランジスタQ14によるレベルシ
フトがあるため、端子N1の電位よりもさらにメモリセル
トランジスタの閾値だけ下がった電位となる。従って、
トランジスタQ5がオン、Q15がオフとなり差動回路31が
活性化してもその出力端子N3の電位はVssのままであ
る。
ワード線昇圧回路が動作して端子WKMの電位が上昇す
るにつれて，端子N2の電位は上昇する。出力端子WKMの
電位が、電源電位Vccにメモリセルトランジスタの閾値
を加えた値よりも高くなると、差動回路31の入力端子N2
の電位は参照電位入力の端子N1の電位よりも高くなり、
差動回路31の出力端子N3および端子N4の電位はVccとな
る。これによりトランジスタQ16がオフし、出力端子WKM
の電位を強制的に下げ始める。
るにつれて，端子N2の電位は上昇する。出力端子WKMの
電位が、電源電位Vccにメモリセルトランジスタの閾値
を加えた値よりも高くなると、差動回路31の入力端子N2
の電位は参照電位入力の端子N1の電位よりも高くなり、
差動回路31の出力端子N3および端子N4の電位はVccとな
る。これによりトランジスタQ16がオフし、出力端子WKM
の電位を強制的に下げ始める。
出力端子WKMの電位が電源電位Vccにメモリセルトラン
ジスタの閾値を加えた値よりわずかに低くなれば、差動
回路31の出力端子N3は再び接地電圧となり、トランジス
タQ16はオフして放電は中止される。
ジスタの閾値を加えた値よりわずかに低くなれば、差動
回路31の出力端子N3は再び接地電圧となり、トランジス
タQ16はオフして放電は中止される。
ロウ・アドレス・ストローブ信号▲▼が低レベ
ルから高レベルに変化すると制御信号▲▼の電
位もVccとなり回路は初期状態に戻る。
ルから高レベルに変化すると制御信号▲▼の電
位もVccとなり回路は初期状態に戻る。
こうしてこの実施例によれば、電源電位Vccが高くな
った場合に、ワード線昇圧回路の出力電位を強制的に引
下げる制御が行われ、第４図の破線（ａ）に対して実線
（ｂ）で示すワード線電位を得ることができる。これに
より、電源電位がVccminの時のメモリセルの正常動作を
確保しながら、電源電位がVccmaxになった場合にもメモ
リセルトランジスタの信頼性を十分保障することができ
る。
った場合に、ワード線昇圧回路の出力電位を強制的に引
下げる制御が行われ、第４図の破線（ａ）に対して実線
（ｂ）で示すワード線電位を得ることができる。これに
より、電源電位がVccminの時のメモリセルの正常動作を
確保しながら、電源電位がVccmaxになった場合にもメモ
リセルトランジスタの信頼性を十分保障することができ
る。
第５図は、ワード線電位の時間変化を示している。破
線（ａ）は第４図の従来例の（ａ）に対応し、実線
（ｂ）が同じく第４図の実施例の場合の実線（ｂ）に対
応する。図に示すようにこの実施例の場合にも、電源電
位Vccが上昇したときに一時的にワード線には高い電位
が与えられることになるが、これはあくまでも一時的で
あって、上述した制御によってワード線電位が引下げら
れる。したがってそのストレスは従来例に比べて十分に
小さい。
線（ａ）は第４図の従来例の（ａ）に対応し、実線
（ｂ）が同じく第４図の実施例の場合の実線（ｂ）に対
応する。図に示すようにこの実施例の場合にも、電源電
位Vccが上昇したときに一時的にワード線には高い電位
が与えられることになるが、これはあくまでも一時的で
あって、上述した制御によってワード線電位が引下げら
れる。したがってそのストレスは従来例に比べて十分に
小さい。
本発明は、上記実施例に限られるものではない。実施
例では、ワード線昇圧回路の出力端子WKMの電荷を接地
電圧Vssに放電する回路について説明したが電源電位Vcc
に放電する場合にも本発明は適用可能である。また、実
施例では制御信号の入力によって制御回路が活性化され
るようにしたが、電源電位を印加している場合には、常
に制御回路が活性化されるように構成してもよい。また
実施例ではレベルシフト用トランジスタQ6,Q7,Q10,Q11
がＰチャネルトランジスタであったがこれらはＮチャネ
ルトランジスタに変更可能なことはもちろんである。そ
の他本発明はその趣旨を逸脱しない範囲で種々変形して
実施することができる。
例では、ワード線昇圧回路の出力端子WKMの電荷を接地
電圧Vssに放電する回路について説明したが電源電位Vcc
に放電する場合にも本発明は適用可能である。また、実
施例では制御信号の入力によって制御回路が活性化され
るようにしたが、電源電位を印加している場合には、常
に制御回路が活性化されるように構成してもよい。また
実施例ではレベルシフト用トランジスタQ6,Q7,Q10,Q11
がＰチャネルトランジスタであったがこれらはＮチャネ
ルトランジスタに変更可能なことはもちろんである。そ
の他本発明はその趣旨を逸脱しない範囲で種々変形して
実施することができる。
［発明の効果］ 以上説明したように、本発明によれば、最小電源電位
Vccminでの正常動作を確保しながら、最大電源電位Vccm
axにおいてメモリセルトランジスタのゲート酸化膜にか
かるストレスを従来の方法より小さくして信頼性向上を
図ったDRAMを得ることができる。
Vccminでの正常動作を確保しながら、最大電源電位Vccm
axにおいてメモリセルトランジスタのゲート酸化膜にか
かるストレスを従来の方法より小さくして信頼性向上を
図ったDRAMを得ることができる。
第１図は本発明の一実施例に係るDRAMのワード線昇圧回
路とその制御回路部の構成を示す図、第２図は制御回路
部の具体的構成例を示す図、第３図はその動作を説明す
るためのタイミング図、第４図はこの実施例によるワー
ド線電位と電源電位の関係を示す図、第５図は同じくワ
ード線電位の時間変化を示す図、第６図はDRAMのメモリ
セル構成を示す図である。 １……ワード線昇圧回路、２……レベルシフト回路、３
……比較回路、31……カレントミラー型CMOS差動回路、
32,33……CMOSゲート、４……放電回路、Q14……ｎチャ
ネルトランジスタ（レベルシフト回路）、Q16……ｎチ
ャネルトランジスタ（放電回路）。
路とその制御回路部の構成を示す図、第２図は制御回路
部の具体的構成例を示す図、第３図はその動作を説明す
るためのタイミング図、第４図はこの実施例によるワー
ド線電位と電源電位の関係を示す図、第５図は同じくワ
ード線電位の時間変化を示す図、第６図はDRAMのメモリ
セル構成を示す図である。 １……ワード線昇圧回路、２……レベルシフト回路、３
……比較回路、31……カレントミラー型CMOS差動回路、
32,33……CMOSゲート、４……放電回路、Q14……ｎチャ
ネルトランジスタ（レベルシフト回路）、Q16……ｎチ
ャネルトランジスタ（放電回路）。
Claims (4)
- 【請求項１】１トランジスタ/1キャパシタのメモリセル
構造を有し、電源電位に比例した昇圧電位を得るワード
線昇圧回路を有するダイナミック型半導体記憶装置にお
いて、 ワード線昇圧回路の出力端子に設けられ、その出力端子
に得られる第１の電位から所定値低い第２の電位を得る
レベルシフト回路と、 このレベルシフト回路により得られる第２の電位と電源
電位を比較して第２の電位が高くなった時に制御信号を
出力する比較回路と、 前記ワード線昇圧回路の出力端子に設けられ、前記制御
信号により制御されて出力端子の電位を引き下げる放電
回路と、 を備えたことを特徴とするダイナミック型半導体記憶装
置。 - 【請求項２】前記レベルシフト回路は、メモリセルトラ
ンジスタとしきい値が等しいMOSトランジスタのゲー
ト、ドレインを共通の前記ワード線昇圧回路の出力端子
に接続して構成されている請求項１記載のダイナミック
型半導体記憶装置。 - 【請求項３】前記比較回路は、カレントミラー型COMS差
動回路と、この差動回路に対して外部制御信号により制
御されて電源電位および前記レベルシフト回路により得
られる第２の電位をそれぞれ参照信号および入力信号と
して供給するゲート回路とを有する請求項１記載のダイ
ナミック型半導体記憶装置。 - 【請求項４】前記放電回路は、前記制御信号によりゲー
トが制御されるMOSトランジスタである請求項１記載の
ダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169572A JP2801654B2 (ja) | 1989-06-30 | 1989-06-30 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169572A JP2801654B2 (ja) | 1989-06-30 | 1989-06-30 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0335493A JPH0335493A (ja) | 1991-02-15 |
| JP2801654B2 true JP2801654B2 (ja) | 1998-09-21 |
Family
ID=15888962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169572A Expired - Fee Related JP2801654B2 (ja) | 1989-06-30 | 1989-06-30 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2801654B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2636050B2 (ja) * | 1989-09-06 | 1997-07-30 | 富士通株式会社 | 半導体記憶装置 |
| KR920000403B1 (ko) * | 1989-09-23 | 1992-01-13 | 현대전자산업 주식회사 | 개선된 붙스트래핑 레벨 조정회로 |
| KR0131746B1 (ko) * | 1993-12-01 | 1998-04-14 | 김주용 | 내부 강압전원 회로 |
| US6406914B1 (en) | 1999-03-31 | 2002-06-18 | Nichiyu Giken Kogyo Co., Ltd. | Radiation exposure dose-history indicator |
| JP4158856B2 (ja) | 2003-04-17 | 2008-10-01 | 松下電器産業株式会社 | 昇圧電源回路 |
-
1989
- 1989-06-30 JP JP1169572A patent/JP2801654B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0335493A (ja) | 1991-02-15 |
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