JP4158856B2 - 昇圧電源回路 - Google Patents
昇圧電源回路 Download PDFInfo
- Publication number
- JP4158856B2 JP4158856B2 JP2003112248A JP2003112248A JP4158856B2 JP 4158856 B2 JP4158856 B2 JP 4158856B2 JP 2003112248 A JP2003112248 A JP 2003112248A JP 2003112248 A JP2003112248 A JP 2003112248A JP 4158856 B2 JP4158856 B2 JP 4158856B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- power supply
- reference voltage
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路により構成される機能ブロック（例えばメモリー装置）に必要な電圧を発生する昇圧回路に関するものである。
【０００２】
【従来の技術】
従来の昇圧回路は、外部電源として１電源を供給している。発生する電圧が外部電源の電圧の２倍以上必要な場合は、３倍昇圧などの構成を用いている。また、外部電源の電圧が比較的高い場合には、昇圧回路全体を比較的ゲート酸化膜の厚いトランジスタで構成する（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−２５０３８１号
【０００４】
【発明が解決しようとする課題】
従来の昇圧回路は、外部電源として１電源を供給している。この構成の場合、外部電源の電圧が低いと十分な供給能力を得ることが難しい。３段昇圧などを用いることで供給電圧を達成することが可能であるが、電流変換効率のロスが大きくなる。
【０００５】
また、外部電源の電圧が十分高い場合においては、昇圧回路全体を比較的ゲート酸化膜の厚いトランジスタで構成する必要があり、回路面積の増大につながる。さらにまた外部電源の電圧が十分高い場合においては、さらに構成するトランジスタの耐圧に対して過昇圧の問題が生し、製品の寿命を縮める場合がある。
【０００６】
本発明は、上記従来の課題点を解決するもので、大規模半導体集積回路であるシステム・オン・チップ（SOC）に供給される複数の電源を用いて、十分な電圧供給能力を有しながら、回路面積を増大させない構成を実現することを目的とする。
【０００７】
また、外部電圧が必要以上に高い場合でも、トランジスタの耐圧に対して過昇圧の問題がない構成を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この課題を達成するために、本発明の昇圧電源回路は、機能ブロックで使用するための電圧を発生する昇圧電源回路であって、第１および第２の電圧とグランド電圧が供給され、前記第１の電圧に比べ前記第２の電圧は低い電圧であり、前記第２の電圧に基づいてタイミング発生回路によってタイミング信号を発生し、前記タイミング信号によって前記第１の電圧を昇圧変換して前記機能ブロックで使用する昇圧電圧を発生するよう構成したことを特徴とする。
【０００９】
この構成によると、第１および第２の電圧を用いて、第２の電圧よりも高い第１の電圧を昇圧しているので、従来のように第２の電圧だけを用いてこれを昇圧している構成に比べて、効率の向上を期待できる。
【００１０】
また、一例として前記昇圧電源回路は、検知回路と、昇圧回路を有し、前記昇圧回路は、タイミング発生回路と、レベルシフター回路と、チャージポンプ回路を有し、前記タイミング発生回路は、前記第２の電圧が供給され、前記第２の電源の電圧レベルのタイミング信号を前記レベルシフター回路に出力し、前記レベルシフター回路は、前記第１の電源の電圧レベルのタイミング信号を前記チャージポンプ回路に出力し、前記チャージポンプ回路は、前記第１の電源が供給されてこれを前記第１の電源の電圧レベルのタイミング信号に応じて昇圧電圧を発生し、前記検知回路は前記昇圧電圧を検知して前記タイミング発生回路を活性化するよう構成したことを特徴とする。
【００１１】
この構成により、最適な電圧を、本発明の昇圧電源回路の内部ブロックの最適なブロックに供給することで、十分な電圧発生能力を得ながら、回路面積を増加させない構成を実現できる。
【００１２】
また、一例として前記昇圧電源回路は、検知回路と、昇圧回路を有し、前記検知回路は、電圧変換回路と、基準電圧発生回路と、比較回路を有し、前記電圧変換回路は、前記機能ブロックで使用する電圧を降圧した第１の基準電圧を発生し、前記基準電圧発生回路は、前記第１の電圧を所定の電圧に降圧した第２の基準電圧を発生し、前記比較回路は、前記第１の電圧と、前記第２の基準電圧を比較して、前記第１の基準電圧が前記第２の基準電圧より低い場合に前記複数の昇圧回路を活性化し、前記第１の基準電圧が前記第２の基準電圧より高い場合に前記昇圧回路を非活性にするよう構成したことを特徴とする。
【００１３】
さらに、前記基準電圧発生回路は、電気的フューズで構成される発生電圧調整手段を有し、この発生電圧調整手段によって前記第２の基準電圧を調整することで前記機能ブロックで使用する電圧を調整するよう構成したことによって、第２の電圧をフューズなどの調整手段により、第２の基準電圧を調整することが比較的容易に実現が可能な構成とすることができ、製造によるばらつきを補正できる。
【００１４】
また、一例として前記昇圧電源回路は、第１および第２の電圧とグランド電圧が供給され、前記第１の電圧に比べ前記第２の電圧は低い電圧であり、前記第１の電圧を変換して前記機能ブロックで使用する電圧を発生する昇圧電源回路であって、検知回路と、昇圧回路を有し、前記検知回路は電圧変換回路と、基準電圧発生回路と、比較回路および降圧回路を有し、前記電圧変換回路は、前記機能ブロックで使用する電圧を降圧した第１の基準電圧を発生し、前記基準電圧発生回路は、前記第１の電圧を所定の電圧に降圧した第２の基準電圧を発生し、前記比較回路は、前記第１の基準電圧と前記第２の基準電圧とを比較して、前記第１の基準電圧が前記第２の基準電圧より低い場合に前記昇圧回路を活性化し、前記第１の基準電圧が前記第２の基準電圧より高い場合に前記昇圧回路を非活性化するよう構成され、前記降圧回路は、前記機能ブロックで使用する電圧が所定の電圧より高い場合に、前記機能ブロックで使用する電圧を降下させるように構成したことを特徴とする。
【００１５】
さらにこの構成では、前記降圧回路は、トランジスタで構成され、前記トランジスタのゲートには前記第２の基準電圧が供給され、ソースには前記機能ブロックへの昇圧電圧の電源線が、ドレインには前記第１の電源より低い電圧の電源線が接続したことを特徴とする。
【００１６】
また、前記機能ブロックはメモリー回路を有し、前記トランジスタのしきい値は、前記メモリー回路で使用するトランジスタのしきい値と同程度であることを特徴とする。
【００１７】
また、前記降圧回路は、オペアンプとゲートが前記オペアンプの出力に接続されたトランジスタで構成され、前記オペアンプには、前記第１の基準電圧および前記第２の基準電圧が入力され、前記トランジスタのソースは、前記機能ブロックへの昇圧電圧の電源線に接続され、前記トランジスタのドレインは前記第１の電圧より低い電圧の電源線に接続したことを特徴とする。
【００１８】
また、前記機能ブロックは論理回路を有し、前記トランジスタ１６００のしきい値は、前記論理回路を構成するトランジスタのしきい値と同程度であることを特徴とする。
【００１９】
この構成により、前記昇圧電源回路の出力部が高い電圧を発生する場合に、供給される外部電圧によっては高すぎる電圧を発生する場合があるが、これを降圧回路により降圧することで不必要に電圧を上昇しすぎることがなく、前記昇圧電源回路の出力が供給されるブロックを構成する素子が破壊させることを防止し、寿命を縮めることがない。
【００２０】
さらに、前記トランジスタのドレインを、前記第２の電源の電源線に接続したことを特徴とする。この構成により、不必要な電荷を前記第２の電源で使用することで、電荷を再利用できる。
【００２１】
また、前記トランジスタのドレインを、グランド電圧線に接続したことを特徴とする。この構成により、トランジスタのソース・ドレイン間の電位差が大きくなり、降圧回路の能力を十分にできる。
【００２２】
また、前記第２の基準電圧は、前記機能ブロックへの昇圧電圧より前記電圧変換回路の負荷と直列接続されたダイオードのしきい値電圧程度だけ低いことを特徴とする。
【００２３】
さらに、前記電圧変換回路は、トランジスタと負荷で構成され、前記トランジスタをダイオード接続し、ドレインに負荷が接続され、前記負荷はグランド電圧端子に接続され、ソースに前記昇圧電圧が供給され、前記トランジスタのドレインと前記負荷との接続点より前記第１の基準電圧を出力することを特徴とする。
【００２４】
また、前記タイミング信号を前記第１の電圧にレベル変換したタイミング信号によって駆動されて前記昇圧電圧を発生するチャージポンプ回路を有し、チャージポンプ回路は、複数のトランジスタで構成され、前記複数のトランジスタの基板には、おおむね前記第２の電圧を供給したことを特徴とする。
【００２５】
この構成では、チャージポンプ回路を構成するトランジスタの各端子の電圧は、最大２×第１の電圧まで上昇するが、基板電圧に対して電圧差が大きくなり耐圧の問題が生ずる。この構成によれば、基板電圧をある程度高く設定することでチャージポンプ回路を構成するトランジスタの基板−各電圧間の電圧差を緩和できる。
【００２６】
また、前記第１の電圧は、前記機能ブロックが外部とのデーターの授受を行うＩ／Ｏブロックに供給される電源の電圧に等しいことを特徴とする。この構成により、一般的に供給されるＩ／Ｏブロックの電圧（例えば、３．３ボルトや２．５ボルト，１．８ボルトなど）を用いることで、十分な電圧供給能力を得ることが可能となるし、本発明による昇圧電源回路専用に電圧を供給する必要がない。
【００２７】
また、前記第２の電圧は、前記機能ブロックに供給される電源の電圧に等しいことを特徴とする。この構成により、本発明による昇圧電源回路専用に電圧を供給する必要がない。
【００２８】
また、前記機能ブロックは、ダイナミック・ランダム・アクセスメモリーを有することを特徴する。
また、前記タイミング発生回路を構成するトランジスタのゲート酸化膜の膜厚を、前記チャージポンプ回路を構成するトランジスタのゲート酸化膜の膜厚よりも薄くしたことを特徴とする。
【００２９】
この構成によれば、一般的に高密度に配置可能な比較的膜厚の薄いトランジスタ（例えば2.6nmの膜厚）で構成し、高い電圧が必要な部分を比較的低密度になる比較的膜厚の厚いトランジスタで構成することで耐圧を確保して、能力を確保しながら、面積を小さくできる。
【００３０】
本発明による昇圧電源回路は、機能ブロックで使用するための電圧を発生する昇圧電源回路であって、第１および第２の電圧とグランド電圧が供給され、前記第１の電圧に比べ前記第２の電圧は低い電圧であり、前記第２の電圧に基づいてタイミング発生回路によってタイミング信号を発生し、前記タイミング信号によって前記第１の電圧を変換して前記機能ブロックで使用する電圧を発生するよう構成するとともに、検知回路と、昇圧回路を有し、前記昇圧回路は、タイミング発生回路と、レベルシフター回路と、チャージポンプ回路を有し、前記タイミング発生回路は、前記第２の電圧が供給され、前記第２の電源の電圧レベルのタイミング信号を前記レベルシフター回路に出力し、前記レベルシフター回路は、前記第１の電源の電圧レベルのタイミング信号を前記チャージポンプ回路に出力し、前記チャージポンプ回路は、前記第１の電源が供給されて前記第１の電源の電圧レベルのタイミング信号に応じて昇圧電圧を発生し、前記タイミング発生回路は、オシレーターを有し、前記検知回路が前記昇圧電圧の出力が所定の電圧より低下したことを検知した場合に、前記オシレーター、前記チャージポンプ回路を活性化し、前記オシレーターが定常的にクロック信号を発生する前に前記チャージポンプ回路を駆動するよう構成したことを特徴とする。
【００３１】
この構成によれば、電圧の発生が必要な場合に、一般的に用いられているオシレーターを活性化し、連続的な電圧供給を行うまでに、第１回目の電圧ポンピングを、オシレーターの活性化の前に実現することで、一時的に電圧化が降下することを防ぐことができる。
【００３２】
また、前記タイミング発生回路は、分周回路を有し、前記検知回路が前記昇圧電圧が所定の電圧より低下したことを検知した場合に、前記オシレーターを活性化すると同時に前記分周回路をセットし、前記オシレーターが定常的にクロック信号を発生する前に、前記チャージポンプ回路を活性化し、前記検知回路が前記昇圧電圧が所定の電圧より上昇したことを検知した場合に、前記オシレーターを停止し、前記分周回路をリセットするよう構成したことを特徴とする。
【００３３】
さらに、前記分周回路を、リセット端子、およびセット端子を有する複数のＤフリップフロップまたはＴフリップフロップで構成したことを特徴とする。
【００３４】
【発明の実施の形態】
以下、本発明の各実施の形態を図１〜図１７に基づいて説明する。
（実施の形態１）
図１〜図１３は本発明の（実施の形態１）を示す。
【００３５】
図１は本発明の（実施の形態１）における昇圧電源回路が搭載される大規模半導体集積回路であるシステム・オン・チップ（SOC）のブロック図を示している。
【００３６】
１０１はダイチップ、１０２は論理回路、１０３はメモリー回路、１０４は本発明の対象となっている昇圧電源回路、１０５はリードフレーム、１０６はワイヤーボンド、１０７はＩ／Ｏ、１０８は接続用パッド、ＶＤＤ３は第１の電圧としての昇圧電源用電圧、ＶＤＤＭは第２の電圧としてのメモリー用電圧、ＶＤＤＬは論理回路用電圧、ＶＤＤＩＯはＩ／Ｏ用電圧、ＶＳＳはグランド電圧、ＶＰＰは昇圧電圧である。
【００３７】
Ｉ／Ｏ１０７には多数の接続用パッド１０８が配置されている。リードフレーム１０５は多数の接続端子を有する。リードフレーム１０５の多数の接続端子は、必要に応じてダイチップ１０１上の接続用パッド１０８と、ワイヤーボンド１０６によって電気的に接続されている（図１ではリードフレーム１０５の接続端子は一部省略されている）。
【００３８】
論理回路１０２には論理回路用電圧ＶＤＤＬが供給され、メモリー１０３にはメモリー用電圧ＶＤＤＭが供給され、昇圧電源回路１０４には昇圧電源用電圧ＶＤＤ３が供給され、Ｉ／Ｏ１０７にはＩ／Ｏ用電圧ＶＤＤＩＯが接続されている。それぞれのブロックはまたグランド電位ＶＳＳに接続されている。
【００３９】
昇圧電源回路１０４は昇圧電圧ＶＰＰを出力し、昇圧電圧ＶＰＰはメモリー１０３の内部回路に供給される。メモリー１０３から複数の制御信号が出力され昇圧電源回路１０４に接続される。
【００４０】
一般的に、Ｉ／Ｏ用電圧ＶＤＤＩＯは、メモリー用電圧ＶＤＤＭおよび論理回路用電圧ＶＤＤＬより高い電圧である。
また、昇圧電源用電圧ＶＤＤ３は同様に高い電圧であり、Ｉ／Ｏ用電圧ＶＤＤＩＯと同じ電圧であってもよい。この場合、昇圧電源回路１０４用に電源供給をする必要がない。
【００４１】
また、メモリー用電圧ＶＤＤＭと論理回路用電圧ＶＤＤＬが同じ電圧であってもよい。この場合、メモリー１０３および昇圧電源回路１０４に電源供給をする必要がない。
【００４２】
また、メモリー１０３および昇圧電源回路１０４にはメモリー用電圧ＶＤＤＭが共通に接続される構成となっているが、昇圧電源回路１０４に別途メモリー用電圧ＶＤＤＭに対応する電圧を供給してもよい。
【００４３】
また、これらメモリー用電圧ＶＤＤＭは、別途レギュレター回路を用いてＩ／Ｏ用電圧ＶＤＤＩＯもしくは昇圧電源用電圧ＶＤＤ３を降圧したものであってもよい。
【００４４】
図２は、前記メモリー１０３の内部回路の一例である一般的なＤＲＡＭ（ダイナミックランダムアクセスメモリ）のメモリアレイの回路図を示している。
ＷＬはワード線、ＢＬはビット線、２００はメモリセル、ＶＣＰはセルプレート電圧、２０１はワードドライバー、２０２はロウデコーダー、２０３はアクセストランジスタ、２０４はキャパシタ、２０５は制御信号である。
【００４５】
メモリセル２００は、アクセストランジスタ２０３と、キャパシタ２０４で構成され、アクセストランジスタ２０３にはワード線ＷＬ、ビット線ＢＬが接続されている。ビット線ＢＬには微小な電圧を増幅するためアンプに接続される。ワード線ＷＬにはビット線ＢＬの電圧をキャパシタ２０４に十分に蓄積するためにビット線ＢＬの電位よりも高い電圧が印加される。ビット線ＢＬにはアンプを介してメモリー用電圧ＶＤＤＭが供給され、ワード線ＷＬにはワードドライバー２０１を介して昇圧電圧ＶＰＰが供給される。ワードドライバー２０１はロウデコーダー２０２に接続され、制御信号２０５に基づいて制御されている。
【００４６】
図３は前記昇圧電源回路１０４を示している。
３０１はメイン昇圧回路、３０２はサブ昇圧回路、３０３は検知回路、３０４はＡＮＤ素子、ＥＮＶＰＰＭはメイン昇圧活性信号、ＥＮＶＰＰＳはサブ昇圧活性信号、ＮＴＥＳＴＶＰＰはテストモード信号、ＡＣＴＶＰＰはメモリー活性信号である。
【００４７】
メイン昇圧回路３０１、サブ昇圧回路３０２、検知回路３０３には、メモリー用電圧ＶＤＤＭおよび昇圧電源用電圧ＶＤＤ３が供給される。メイン昇圧回路３０１およびサブ昇圧回路３０２は、昇圧電圧ＶＰＰを出力し、検知回路３０３にはその昇圧電圧ＶＰＰが入力される。また検知回路３０３はサブ昇圧活性信号ＥＮＶＰＰＳを出力する。サブ昇圧活性信号ＥＮＶＰＰＳはサブ昇圧回路３０２に接続される。サブ昇圧活性信号ＥＮＶＰＰＳおよびメモリー活性信号ＡＣＴＶＰＰがＡＮＤ素子３０４に入力され、ＡＮＤ素子３０４の出力であるメイン昇圧活性信号ＥＮＶＰＰＭはメイン昇圧回路３０１に接続される。テストモード信号ＮＴＥＳＴＶＰＰはサブ昇圧回路３０２およびメイン昇圧回路３０１に接続される。
【００４８】
図４は検知回路３０３を示している。
４００は電圧変換回路、４０１は基準電圧発生回路、４０２は比較回路、４０３はインバーター、ＶＰＰＭＶＴはＶＰＰ依存電圧（第１の基準電圧）、ＶＩＮＴは基準電圧（第２の基準電圧）、ＮＥＮＶＰＰ３は比較結果信号である。
【００４９】
電圧変換回路４００は、昇圧電圧ＶＰＰが供給されＶＰＰ依存電圧ＶＰＰＭＶＴを出力する。基準電圧発生回路４０１は、昇圧電源用電圧ＶＤＤ３が供給され基準電圧ＶＩＮＴを出力する。ＶＰＰ依存電圧ＶＰＰＭＶＴと基準電圧ＶＩＮＴは比較回路４０２に入力され、出力として比較結果信号ＮＥＮＶＰＰ３が出力される。比較回路４０２にはさらにメモリー活性信号ＡＣＴＶＰＰが接続される。またインバーター４０３には比較結果信号ＮＥＮＶＰＰ３が入力され、出力はサブ昇圧活性信号ＥＮＶＰＰＳである。またインバーター４０３にはメモリー用電圧ＶＤＤＭが供給されるが、構成されるトランジスタのゲート酸化膜の厚さはＩ／Ｏブロック等で使用される比較的厚い膜厚のものが用いられる。
【００５０】
図５は図３の前記メイン昇圧回路３０１およびサブ昇圧回路３０２を示している。
メイン昇圧回路３０１およびサブ昇圧回路３０２は同様の構成であって良く、必要に応じてトランジスタのゲート長、ゲート幅のサイズ等が異なる。５０１はタイミング発生回路、５０２はバッファーブロック、５０３はチャージポンプ回路、ＭＧ１〜ＭＧ４はメモリー用電圧ＶＤＤＭにより駆動されるタイミング信号、Ｍ３Ｇ１〜Ｍ３Ｇ４は昇圧電源用電圧ＶＤＤ３により駆動されるタイミング信号である。
【００５１】
タイミング発生回路５０１にはメモリー用電圧ＶＤＤＭ、バッファーブロック５０２およびチャージポンプ回路５０３には、メモリー用電圧ＶＤＤＭと昇圧電源用電圧ＶＤＤ３が供給される。タイミング発生回路５０１にはテストモード信号ＮＴＥＳＴＶＰＰが供給され、さらにメイン昇圧回路３０１のタイミング発生回路５０１にはメイン昇圧活性信号ＥＮＶＰＰＭが供給され、同様にサブ昇圧回路３０２のタイミング発生回路５０１にはサブ昇圧活性信号ＥＮＶＰＰＳが接続されている。タイミング発生回路５０１はタイミング信号ＭＧ１〜ＭＧ４を発生し、バッファーブロック５０２はそれを受けてタイミング信号Ｍ３Ｇ１〜Ｍ３Ｇ４を発生する。チャージポンプ回路５０３にはタイミング信号Ｍ３Ｇ１〜Ｍ３Ｇ４が入力され、昇圧電圧ＶＰＰを発生する。
【００５２】
図６は図４の前記電圧変換回路４００を示している。
６００はＰチャネルトランジスタ、６０１は負荷である。Ｐチャネルトランジスタ６００のソースおよび基板には昇圧電圧ＶＰＰが供給され、ゲートおよびドレインは接続されＶＰＰ依存電圧ＶＰＰＭＶＴを出力する。Ｐチャネルトランジスタ６００はいわゆるダイオード接続の構成をなす。Ｐチャネルトランジスタ６００のゲートおよびドレインは負荷６０１に接続され、負荷６０１はさらにグランド電圧に接続される。ここで、Ｐチャネルトランジスタ６００としたが、Ｎチャネルトランジスタのダイオード接続であってもよい。
【００５３】
図７は図４の前記基準電圧発生回路４０１を示している。
７００は差動増幅回路、７０１はＰチャネルトランジスタ、７０２は抵抗素子群、７０３はフューズ素子、ＶＲＥＦはリファレンス電圧、ＶＩＮＴＲＥＦはＶＩＮＴ依存電圧である。
【００５４】
リファレンス電圧ＶＲＥＦはメモリー１０３より供給される基準電圧である。メモリー１０３内において一般的な基準電圧発生回路により発生される。差動増幅回路７００も一般的な構成であり、差動入力にはリファレンス電圧ＶＲＥＦおよびＶＩＮＴ依存電圧ＶＩＮＴＲＥＦが入力される。差動増幅回路７００の出力はＰチャネルトランジスタ７０１のゲートに接続され、ソースはメモリー用電圧ＶＤＤＭに接続され、ドレインは基準電圧ＶＩＮＴを出力する。基準電圧ＶＩＮＴは抵抗素子群７０２によって分圧され、分圧されたＶＩＮＴ依存電圧ＶＩＮＴＲＥＦは前述のように差動増幅回路７００の差動入力に接続される。このように差動増幅回路７００は負帰還の構成をなす。抵抗素子群７０２には基準電圧ＶＩＮＴが所定の電圧となるような分圧比でＶＩＮＴ依存電圧ＶＩＮＴＲＥＦが供給され、さらにこのシステム・オン・チップが製造された後に調整が可能なようにフューズ素子７０３が抵抗素子群７０２の抵抗素子に並列に接続される。
【００５５】
図８は図４の前記比較回路４０２を示している。
８００，８０１，８０２は差動増幅回路、８０３，８０４，８０５は電流源、８０６はインバーター群、８０７はノイズ防止回路、８０８，８０９はＮチャネルトランジスタ、８１０は差動増幅回路の出力である。
【００５６】
差動増幅回路８００，８０１の２対の差動入力には基準電圧ＶＩＮＴおよびＶＰＰ依存電圧ＶＰＰＭＶＴが接続される。その２対の差動入力は逆の極性となるように接続される。差動増幅回路８００，８０１の出力はさらに差動増幅回路８０２の差動入力に接続され、出力８１０を出力する。差動増幅回路の出力８１０の極性は基準電圧ＶＩＮＴに比べＶＰＰ依存電圧ＶＰＰＭＶＴが低くなった場合に、差動増幅回路の出力８１０が低い電圧となるように設定している。このように２段階増幅の構成としている。
【００５７】
さらに、各差動増幅回路８００，８０１，８０２の電流源である８０３，８０４，８０５は、Ｎチャネルトランジスタ８０８と、それより電流駆動能力の高いＮチャネルトランジスタ８０９の並列接続で構成される。Ｎチャネルトランジスタ８０８はゲートが昇圧電源用電圧ＶＤＤ３に接続されており、常時活性となっている。
【００５８】
Ｎチャネルトランジスタ８０９はゲートがメモリー活性信号ＡＣＴＶＰＰに接続されており、メモリー活性信号ＡＣＴＶＰＰに応じて活性・非活性となる。インバーター群８０６は偶数段のインバーターの接続により構成される。初段の出力には、ノイズ防止のためシュミット回路構成をなすようにノイズ防止回路８０７であるＰチャネルトランジスタの出力が接続される。ノイズ防止回路８０７であるＰチャネルトランジスタのゲートは次段の出力が接続される。インバーター群８０６には差動増幅回路の出力８１０が入力され、比較結果信号ＮＥＮＶＰＰ３を出力する。各回路には電源として昇圧電源用電圧ＶＤＤ３が供給される。
【００５９】
図９は図５の前記タイミング発生回路５０１を示している。
このタイミング発生回路５０１には前述のように電源としてメモリー用電圧ＶＤＤＭのみが供給され、内部の素子に供給される。すなわちタイミング発生回路５０１内においてはメモリー用電圧ＶＤＤＭの耐圧に耐えうる比較的ゲート長が短いトランジスタが用いられる。
【００６０】
９００はワンショット回路、９０１はオシレーター、９０２，９０３，９０４はＤフリップフロップ、９０５はクロック選択スイッチ部、ＰＰＴＩＭはポンピング周期信号、９０６〜９１０はＮＯＲ素子、９１１，９１６はインバーター、９１２〜９１４は遅延素子、９１５はＮＡＮＤ素子、９５０は分周回路である。
【００６１】
タイミング発生回路５０１がメイン昇圧回路３０１内に配置される場合、ワンショット回路９００にはメイン昇圧活性信号ＥＮＶＰＰＭが、サブ昇圧回路３０２内に配置される場合、ワンショット回路９００にはサブ昇圧活性信号ＥＮＶＰＰＳがそれぞれ接続される。また、同様にメイン昇圧活性信号ＥＮＶＰＰＭもしくはサブ昇圧活性信号ＥＮＶＰＰＳがオシレーター９０１に入力される。オシレーター９０１は所定の周期でパルス信号を発生する一般的なものであり、例えばインバーターのチェーン構成である。
【００６２】
分周回路９５０は、複数のＤフリップフロップで構成され、Ｄフリップフロップ９０２のＤ入力にはＤフリップフロップ９０２の逆極性出力が、クロック入力ＣＫにはオシレーター９０１の発生するパルス信号が入力される。Ｄフリップフロップ９０２のセット信号Ｓは逆極性であり、ワンショット回路９００の出力が接続される。また、Ｄフリップフロップ９０２のリセット信号Ｒは逆極性であり、メイン昇圧活性信号ＥＮＶＰＰＭもしくはサブ昇圧活性信号ＥＮＶＰＰＳが接続される。Ｄフリップフロップ９０３，９０４の接続はクロック入力ＣＫがＤフリップフロップ９０２，９０３の出力となっている点を除いて、Ｄフリップフロップ９０２と同様である。ポンピング周期信号ＰＰＴＩＭと、各Ｄフリップフロップ９０２，９０３，９０４の出力の間にはクロック選択スイッチ部９０５が設けられており、必要に応じて各Ｄフリップフロップ９０２，９０３，９０４の出力のうち１つとポンピング周期信号ＰＰＴＩＭが接続される。ポンピング周期信号ＰＰＴＩＭと、テストモード信号ＮＴＥＳＴＶＰＰはＮＯＲ素子９０６に入力され、出力はインバーター９１１およびＮＯＲ素子９０８に接続される。インバーター９１１の出力は遅延素子９１２に入力される。遅延素子９１２の出力はＮＯＲ素子９０７，ＮＡＮＤ素子９１５，遅延素子９１３に入力される。遅延素子９１３の出力は、ＮＯＲ素子９０７，ＮＡＮＤ素子９１５に入力される。ＮＯＲ素子９０７の出力はタイミング信号ＭＧ３であり、ＮＡＮＤ素子９１５の出力はタイミング信号ＭＧ２である。タイミング信号ＭＧ２はＮＯＲ素子９０８，８０９、遅延素子９１４に入力され、ＮＯＲ素子８０９にはテストモード信号ＮＴＥＳＴＶＰＰが接続される。またＮＯＲ素子９０８の出力はインバーター９１６に入力される。インバーター９１６，ＮＯＲ素子８０９，遅延素子９１４の出力はＮＯＲ素子９１０に入力され、ＮＯＲ素子９１０の出力はタイミング信号ＭＧ４である。またＮＯＲ素子９０９の出力はタイミング信号９０９である。ここで、９０２，９０３，９０４はＤフリップフロップとしたが、Ｔフリップフロップを用いて同様の機能を実現しても何ら問題ない。
【００６３】
図１０は図５の前記バッファブロック５０２を示している。
１０００はレベルシフタ付バッファ、１００１はレベルシフタ、１００２はインバーター群である。
【００６４】
バッファブロック５０２に入力されるタイミング信号ＭＧ１〜ＭＧ４ごとにレベルシフタ付バッファ１０００が配置され、それぞれのレベルシフタ付バッファ１０００はタイミング信号Ｍ３Ｇ１〜Ｍ３Ｇ４を出力する。レベルシフタ付バッファ１０００はレベルシフタ１００１とインバーター群１００２で構成される。レベルシフタ１００１は図に示すようにクロスカップル型の構成をなす。レベルシフタ１００１はメモリー用電圧ＶＤＤＭのレベルであるタイミング信号ＭＧ１〜ＭＧ４を、昇圧電源用電圧ＶＤＤ３にレベルシフトし、その出力はインバーター群１００２に入力される。インバーター群１００２には昇圧電源用電圧ＶＤＤ３が供給される。インバーター群１００２には複数のインバーターが直列に配置され、最終段のインバーターは駆動する負荷であるチャージポンプ回路５０３内に配置されるトランジスタを駆動するのに十分なサイズを有する。
【００６５】
図１１は図５の前記チャージポンプ回路５０３を示している。
１１００〜１１１７はＮチャネルトランジスタである。
タイミング信号Ｍ３Ｇ１がＮチャネルトランジスタ１１０１のソース，ドレイン，基板に入力され、同様にタイミング信号Ｍ３Ｇ２がＮチャネルトランジスタ１１０４のソース，ドレイン，基板に入力され、タイミング信号Ｍ３Ｇ３がＮチャネルトランジスタ１１０２，１１０３のソース，ドレイン，基板に入力され、タイミング信号Ｍ３Ｇ４がＮチャネルトランジスタ１１００，１１０５のソース，ドレイン，基板に入力される。
【００６６】
トランジスタ１１０８，１１０９はクロスカップル接続され、各ドレインは昇圧電源用電圧ＶＤＤ３に接続され、トランジスタ１１０８のソースはトランジスタ１１０２のゲートとトランジスタ１１０９のゲートに接続されている。トランジスタ１１０９のソースはトランジスタ１１０５のゲートとトランジスタ１１０８のゲートに接続されている。トランジスタ１１０２のゲートには、トランジスタ１１０７が昇圧電源用電圧ＶＤＤ３よりダイオード接続されている。トランジスタ１１０５のゲートには、トランジスタ１１１０が昇圧電源用電圧ＶＤＤ３よりダイオード接続されている。
【００６７】
さらに、トランジスタ１１０２のゲートにはトランジスタ１１０６のゲートが接続され、トランジスタ１１０５のゲートにはトランジスタ１１１１のゲートが接続されている。
【００６８】
同様にトランジスタ１１００，１１０３のゲートに対しトランジスタ１１１２〜１１１７が同様に接続されている。詳しくは、トランジスタ１１１４，１１１５はクロスカップル接続され、各ドレインは昇圧電源用電圧ＶＤＤ３に接続され、トランジスタ１１１４のソースはトランジスタ１１００のゲートとトランジスタ１１１５のゲートに接続されている。トランジスタ１１１５のソースはトランジスタ１１０３のゲートとトランジスタ１１１４のゲートに接続されている。トランジスタ１１００のゲートには、トランジスタ１１１３が昇圧電源用電圧ＶＤＤ３よりダイオード接続されている。トランジスタ１１０３のゲートには、トランジスタ１１１６が昇圧電源用電圧ＶＤＤ３よりダイオード接続されている。
【００６９】
さらに、トランジスタ１１００のゲートにはトランジスタ１１１２のゲートが接続され、トランジスタ１１０３のゲートにはトランジスタ１１１７のゲートが接続されている。
【００７０】
トランジスタ１１０６，１１１１のソースは昇圧電源用電圧ＶＤＤ３に接続され、ドレインはそれぞれトランジスタ１１１２，１１１７のソースに接続されている。トランジスタ１１１２，１１１７のソースにはさらにトランジスタ１１０１，１１０４のゲートが接続されている。トランジスタ１１１２，１１１７のドレインからは昇圧電圧ＶＰＰを出力する。
【００７１】
トランジスタ１１００〜１１１７はＰタイプ基板よりトリプルウェル構造で分離されており、基板の電位を個々に設定することか可能である。トランジスタ１１０６〜１１１７の基板は通常Ｎチャネルトランジスタの基板電位であるグランド電圧ＶＳＳではなく、高めの電圧であるメモリー用電圧ＶＤＤＭが接続されている。
【００７２】
このように構成された本発明の一実施形態における昇圧電源回路について、以下にその動作を説明する。
ＶＰＰ依存電圧ＶＰＰＭＶＴの電圧は、昇圧電圧ＶＰＰより図６に示す電圧変換回路４００における前記トランジスタ６００の電圧降下分だけ低い電圧となる。一方、基準電圧ＶＩＮＴには、基準電圧発生回路４０１によってリファレンス電圧ＶＲＥＦに比例した電圧が発生する。リファレンス電圧ＶＲＥＦには外部電圧（昇圧電源用電圧ＶＤＤ３およびメモリー用電圧ＶＤＤＭ）の実使用範囲において外部電圧に依存しない電圧が望ましく、例えば一般的なバンドギャップリファレンス回路などの出力を用いる。必要に応じて外部電圧に依存する電圧を用いてもよい。
【００７３】
基準電圧ＶＩＮＴに出力される電圧は、抵抗素子群７０２のＶＩＮＴ依存電圧ＶＩＮＴＲＥＦからグランド電位までの抵抗Ｒ１と、基準電圧ＶＩＮＴまでの抵抗Ｒ２としたとき、（Ｒ２＋Ｒ１）／Ｒ１×ＶＲＥＦの電圧が発生する。フューズ素子７０３を必要に応じて切断することで、抵抗Ｒ１およびＲ２の抵抗値を変えることで基準電圧ＶＩＮＴの電圧を製造後においても任意に変更することが出来る。
【００７４】
ＶＰＰ依存電圧ＶＰＰＭＶＴおよび基準電圧ＶＩＮＴは、図４に示したように比較回路４０２において比較され、基準電圧ＶＩＮＴに比べＶＰＰ依存電圧ＶＰＰＭＶＴが高い場合は比較結果信号ＮＥＮＶＰＰ３にはハイレベル（＝昇圧電源用電圧ＶＤＤ３）が出力され、低い場合はローレベル（＝ＶＳＳ）が出力される。
【００７５】
比較結果信号ＮＥＮＶＰＰ３はインバーター４０３に入力され、サブ昇圧活性信号ＥＮＶＰＰＳが出力され、ハイレベルがメモリー用電圧ＶＤＤＭとなる。基準電圧ＶＩＮＴに比べＶＰＰ依存電圧ＶＰＰＭＶＴが低い場合はサブ昇圧活性信号ＥＮＶＰＰＳがハイレベルとなる。サブ昇圧活性信号ＥＮＶＰＰＳがハイレベルとなった際にメモリー活性信号ＡＣＴＶＰＰがハイレベルの場合はメイン昇圧活性信号ＥＮＶＰＰＭがハイレベルとなる。メモリー活性信号ＡＣＴＶＰＰはメモリー１０３が活性を開始した際にハイレベルとなる信号である。
【００７６】
図１２は前記メイン昇圧回路３０１およびサブ昇圧回路３０２の主要な信号のタイミング図である。
メイン昇圧活性信号ＥＮＶＰＰＭ、サブ昇圧活性信号ＥＮＶＰＰＳがハイレベルとなった場合、それ受けて図９に示すオシレーター９０１が活性化し、発振を開始する。ワンショット回路９００は、所定の期間のロウパルスを発生する。それを受けてＤフリップフロップ９０２〜９０４は、出力Ｑにハイレベルを発生する。これによりポンピング周期信号ＰＰＴＩＭが即座にハイレベルとなる。それを受けて、遅延素子９１２で決まる時間の後にタイミング信号ＭＧ３がローレベルとなる。さらに遅延素子９１３で決まる時間の後にタイミング信号ＭＧ２がローレベル、タイミング信号ＭＧ１がハイレベルとなる。またさらに遅延素子９１４で決まる時間の後にタイミング信号ＭＧ４がハイレベルとなる。
【００７７】
オシレーター９０１が活性化し、定常的なクロックを発生するまでには一定の時間を必要とするが、Ｄフリップフロップ９０２〜９０４の出力をメイン昇圧活性信号ＥＮＶＰＰＭ、サブ昇圧活性信号ＥＮＶＰＰＳの立ち上がりでセットすることで、検知回路３０３が検知してすぐにポンピング周期信号ＰＰＴＩＭをハイレベルにすることが出来る。
【００７８】
その後、オシレーター９０１の出力がクロック信号を発生させると、Ｄフリップフロップ９０２〜９０４の出力が、オシレーターの出力の２分周、４分周、８分周のクロック信号を発生する。これによりポンピング周期信号ＰＰＴＩＭがクロック信号となる。
【００７９】
ポンピング周期信号ＰＰＴＩＭがローレベルになると、即座にタイミング信号ＭＧ４がローレベルとなる。さらに遅延素子９１２で決まる時間の後にタイミング信号ＭＧ１がローレベル、タイミング信号ＭＧ２がハイレベルとなる。またさらに遅延素子９１３で決まる時間の後にタイミング信号ＭＧ３がハイレベルとなる。メイン昇圧活性信号ＥＮＶＰＰＭ、サブ昇圧活性信号ＥＮＶＰＰＳがハイレベルの機関は上記動作を繰り返す。
【００８０】
タイミング信号ＭＧ１〜４はレベルシフタ付バッファ１０００により、昇圧電源用電圧ＶＤＤ３のレベルに変換され、タイミング信号Ｍ３Ｇ１〜４となり、チャージポンプ回路５０３に入力される。
【００８１】
メイン昇圧活性信号ＥＮＶＰＰＭ、サブ昇圧活性信号ＥＮＶＰＰＳがローレベルとなると、オシレーター９０１が停止し発振が停止され、Ｄフリップフロップ９０２〜９０４がローレベルに固定される。
【００８２】
図１３はチャージポンプ回路５０３の動作時の主要ノードの電圧を示している。
タイミング信号Ｍ３Ｇ３により駆動されるトランジスタ１１０２のゲートの電圧（図中１１０２（Ｇ））は、トランジスタ１１０７，１１０８によって昇圧電源用電圧ＶＤＤ３にチャージされる。トランジスタ１１０２のゲートの電圧（図中１１０２（Ｇ））はさらにタイミング信号Ｍ３Ｇ３によってポンプアップされるため、タイミング信号Ｍ３Ｇ３がハイレベルのとき ２×ＶＤＤ３ 、ローレベルのときＶＤＤ３のレベルの信号となる。タイミング信号Ｍ３Ｇ３のレベルが２×ＶＤＤ３ の場合は、トランジスタ１１０６がオンし、トランジスタ１１０１のゲートの電圧（図中１１０１（Ｇ））はＶＤＤ３のレベルとなる。トランジスタ１１００のゲートの電圧（図中１１００（Ｇ））についてもトランジスタ１１０２のゲートの電圧と同様に、タイミング信号Ｍ３Ｇ４のハイレベルのとき２×ＶＤＤ３ 、ローレベルのときＶＤＤ３のレベルの信号となる。
【００８３】
タイミング信号Ｍ３Ｇ３がローレベルの際に、タイミング信号Ｍ３Ｇ１がハイレベルとなると、トランジスタ１１０１のゲートの電圧は ２×ＶＤＤ３ のレベルとなる。その後、タイミング信号Ｍ３Ｇ４がハイレベルとなると、トランジスタ１１００がオンし、昇圧電圧ＶＰＰにトランジスタ１１０１のゲートに蓄積された電荷が流出し、昇圧電圧ＶＰＰの電圧が上昇する。この方式では、すなわち昇圧電圧ＶＰＰを
２×ＶＤＤ３−（トランジスタ１１００のしきい値電圧Ｖｔ（１１００））
まで上昇できる。
【００８４】
その後、タイミング信号Ｍ３Ｇ４がローレベルとなると、トランジスタ１１００がオフし、さらにタイミング信号Ｍ３Ｇ１がローレベルとなる。それを受けてトランジスタ１１０１のゲートの電圧は低い電圧となる。その後タイミング信号Ｍ３Ｇ３がハイレベルとなり、トランジスタ１１０１のゲートの電圧はＶＤＤ３の電位まで充電される。
【００８５】
上記動作はトランジスタ１１０３〜１１０５についても同様であり、交互に動作が行われる。
このように、チャージポンプ回路５０３に比較的高い電圧である昇圧電源用電圧ＶＤＤ３を用いることで、例えばＶＤＤ３＝２．５ボルト、Ｖｔ（１１００）＝０．６ボルトの場合、昇圧電圧ＶＰＰは４．４ボルトまで昇圧することが可能となる。
【００８６】
例えば、図２に示すようなＤＲＡＭの場合、メモリー用電圧ＶＤＤＭが１．５ボルトであるとするとアクセストランジスタ２０３のしきい値は一般に０．９ボルト程度であるのでワード線ＷＬには、電荷を十分に書き込むためには１．５ボルト＋０．９ボルト＝２．４ボルト以上の電圧が必要となり、一般的には２．７ボルト〜３．０ボルトを使用する。上記構成により昇圧電圧ＶＰＰは十分に電圧を発生することか可能であり、発生できる限界の電圧まで十分にマージンを確保できるので電流能力を確保できる。
【００８７】
さらに、トランジスタ１１０６〜１１１７の基板は通常Ｎチャネルトランジスタの基板電位であるグランド電圧ＶＳＳではなく、高めの電圧であるメモリー用電圧ＶＤＤＭが接続されているため、グランド電圧ＶＳＳの場合はゲート、基板間の電圧が ２×ＶＤＤ３ であったものが、基板電圧がメモリー用電圧ＶＤＤＭであるので、ゲート，基板間の電圧が ２×ＶＤＤ３−ＶＤＤＭ と、緩和されており、耐圧が不足して素子が破壊する心配がない。
【００８８】
（実施の形態２）
図１４と図１５は（実施の形態２）を示す。
この（実施の形態２）は（実施の形態１）の図３に示した検知回路３０３の別の例を示す。その他は（実施の形態１）と同じである。
【００８９】
図１４は、本発明の（実施の形態２）における検知回路３０３を示している。
（実施の形態１）と比較して降圧回路１４００が接続されている点が異なる。降圧回路１４００には基準電圧ＶＩＮＴおよび、昇圧電圧ＶＰＰが接続される。
【００９０】
図１５は、降圧回路１４００の第１の実施例である。１５００はＰチャネルトランジスタである。Ｐチャネルトランジスタ１５００のゲートには基準電圧ＶＩＮＴが供給され、ソースには昇圧電圧ＶＰＰが、ドレインにはメモリー用電圧ＶＤＤＭが接続される。
【００９１】
基準電圧ＶＩＮＴには、設定目標の昇圧電圧ＶＰＰより、トランジスタ６００の電圧降下分（＞しきい値Ｖｔ）低い電圧が設定されている。よって、昇圧電圧ＶＰＰの電圧が設定目標の昇圧電圧より高くなりすぎた場合に、トランジスタ６００はオンし、昇圧電圧ＶＰＰの電荷をメモリー用電圧ＶＤＤＭに逃がし、昇圧電圧ＶＰＰの過昇圧を抑える。またＰチャネルトランジスタ１５００のドレインにはグランド電圧ＶＳＳが接続されていてもよい。
【００９２】
前記トランジスタ１５００のしきい値は、メモリー回路１０３で使用する前記トランジスタ２０３のしきい値程度になるよう構成する。
（実施の形態３）
図１６と図１７は（実施の形態３）を示す。
【００９３】
この（実施の形態３）は（実施の形態１）の図３に示した検知回路３０３の別の例を示す。その他は（実施の形態１）と同じである。
図１６は、本発明の（実施の形態３）における検知回路３０３を示している。
【００９４】
（実施の形態１）と比較して降圧回路１４００が接続されている点が異なる。降圧回路１４００には基準電圧ＶＩＮＴおよび、昇圧電圧ＶＰＰ、ＶＰＰ依存電圧ＶＰＰＭＶＴが接続される。
【００９５】
図１７は降圧回路１４００の別の例である。
１６００はＰチャネルトランジスタ、１６０１はオペアンプである。Ｐチャネルトランジスタ１５００のゲートにはオペアンプ１６０１の出力が供給され、ソースには昇圧電圧ＶＰＰが、ドレインにはメモリー用電圧ＶＤＤＭが接続される。オペアンプ１６０１には、基準電圧ＶＩＮＴおよびＶＰＰ依存電圧ＶＰＰＭＶＴが接続される。
【００９６】
この構成によれば、基準電圧ＶＩＮＴとＶＰＰ依存電圧ＶＰＰＭＶＴの比較結果をオペアンプ１６０１により増幅し、Ｐチャネルトランジスタ１６００を制御することで、第１の実施例よりさらに効率的に、昇圧電圧ＶＰＰの電荷をメモリー用電圧ＶＤＤＭに逃がし、昇圧電圧ＶＰＰの過昇圧を抑える。またＰチャネルトランジスタ１６００のドレインにはグランド電圧ＶＳＳが接続されていてもよい。
【００９７】
この実施の形態においては、機能ブロックはメモリー回路１０３であったが、機能ブロックは前記論理回路１０２であってもよく、この場合の前記トランジスタ１６００のしきい値は、前記論理回路１０２を構成するトランジスタのしきい値程度になるよう構成する。
【００９８】
【発明の効果】
以上のように本発明の昇圧電源回路によると、外部より２電源を供給することで、十分な電圧供給能力を得ながら、タイミング発生回路等をゲート酸化膜の薄いトランジスタで構成することでの回路面積を実現できる。
【００９９】
また、チャージポンプ回路に供給される電圧が高い場合でも必要に応じて発生電圧を降圧する回路を有し、過昇圧の心配が無く、本発明による昇圧回路を構成するトランジスタならびに接続されるメモリーを構成するトランジスタの寿命を縮める心配がない。
【０１００】
さらに、チャージポンプ回路を構成するトランジスタの基板にグランド電位より高い電圧を供給することで、チャージポンプ回路を構成するトランジスタに過電圧が印加されることを防いでいる。
【０１０１】
また、検知回路が昇圧回路の出力を検知して、オシレーターが安定状態に達する前に、チャージポンプ回路を動作させる構成とすることで、昇圧回路の出力が電圧降下を起こすことを防止し、安定な電圧を供給することが出来る。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）における昇圧電源回路が搭載される大規模半導体集積回路の構成図
【図２】同実施の形態のメモリー回路１０３の内部回路の一例である一般的なＤＲＡＭ（ダイナミックランダムアクセスメモリ）のメモリアレイの回路図
【図３】同実施の形態の昇圧電源回路１０４の構成図
【図４】同実施の形態の検知回路３０３の構成図
【図５】同実施の形態のメイン昇圧回路３０１およびサブ昇圧回路３０２の構成図
【図６】同実施の形態の電圧変換回路４００の構成図
【図７】同実施の形態の基準電圧発生回路４０１の構成図
【図８】同実施の形態の比較回路４０２の構成図
【図９】同実施の形態のタイミング発生回路５０１の構成図
【図１０】同実施の形態のバッファブロック５０２の構成図
【図１１】同実施の形態のチャージポンプ回路５０３の構成図
【図１２】同実施の形態のメイン昇圧回路３０１およびサブ昇圧回路３０２の主要な信号のタイミング図
【図１３】同実施の形態のチャージポンプ回路５０３の動作時の主要ノードの電圧波形図
【図１４】本発明の（実施の形態２）における昇圧電源回路の検知回路３０３の構成図
【図１５】同実施の形態の降圧回路１４００の構成図
【図１６】本発明の（実施の形態３）における昇圧電源回路の検知回路３０３の構成図
【図１７】同実施の形態の降圧回路１４００の構成図
【符号の説明】
１０１ ダイチップ
１０２ 論理回路
１０３ メモリー回路
１０４ 昇圧電源回路
１０５ リードフレーム
１０６ ワイヤーボンド
１０７ Ｉ／Ｏ
１０８ 接続用パッド
ＶＤＤＭ メモリー用電圧（第２の電圧）
ＶＤＤＬ 論理回路用電圧
ＶＤＤ３ 昇圧電源用電圧（第１の電圧）
ＶＤＤＩＯ Ｉ／Ｏ用電圧
ＶＳＳ グランド電圧
ＶＰＰ 昇圧電圧
ＷＬ ワード線
ＢＬ ビット線
２００ メモリセル
ＶＣＰ セルプレート電圧
２０１ ワードドライバー
２０２ ロウデコーダー
２０３ アクセストランジスタ
２０４ キャパシタ
２０５ 制御信号
３０１ メイン昇圧回路
３０２ サブ昇圧回路
３０３ 検知回路
３０４ ＡＮＤ素子
ＥＮＶＰＰＭ メイン昇圧活性信号
ＥＮＶＰＰＳ サブ昇圧活性信号
ＮＴＥＳＴＶＰＰ テストモード信号
ＡＣＴＶＰＰ メモリー活性信号
４００ 電圧変換回路
４０１ 基準電圧発生回路
４０２ 比較回路
４０３ インバーター
ＶＩＮＴ 基準電圧
ＶＰＰＭＶＴ ＶＰＰ依存電圧
ＮＥＮＶＰＰ３ 比較結果信号
５０１ タイミング発生回路
５０２ バッファーブロック
５０３ チャージポンプ回路
ＭＧ１〜４，Ｍ３Ｇ１〜４ タイミング信号
６００ Ｐチャネルトランジスタ
６０１ 負荷
７００ 差動増幅回路
７０１ Ｐチャネルトランジスタ
７０２ 抵抗素子群
７０３ フューズ素子
ＶＲＥＦ リファレンス電圧
ＶＩＮＴＲＥＦ ＶＩＮＴ依存電圧
８００，８０１，８０２ 差動増幅回路
８０３，８０４，８０５ 電流源
８０６ インバーター群
８０７ ノイズ防止回路
８０８，８０９ Ｎチャネルトランジスタ
８１０ 差動増幅回路の出力
９００ ワンショット回路
９０１ オシレーター
９０２，９０３，９０４ Ｄフリップフロップ
９０５ クロック選択スイッチ部
ＰＰＴＩＭ ポンピング周期信号
９０６〜９１０ ＮＯＲ素子
９１１，９１６ インバーター
９１２〜９１４ 遅延素子
９１５ ＮＡＮＤ素子
９５０ 分周回路
１０００ レベルシフタ付バッファ
１００１ レベルシフタ
１００２ インバーター群
１１００〜１１１３ Ｎチャネルトランジスタ
１５００ Ｐチャネルトランジスタ
１６００ Ｐチャネルトランジスタ
１６０１ オペアンプ
【発明の属する技術分野】
本発明は、半導体集積回路により構成される機能ブロック（例えばメモリー装置）に必要な電圧を発生する昇圧回路に関するものである。
【０００２】
【従来の技術】
従来の昇圧回路は、外部電源として１電源を供給している。発生する電圧が外部電源の電圧の２倍以上必要な場合は、３倍昇圧などの構成を用いている。また、外部電源の電圧が比較的高い場合には、昇圧回路全体を比較的ゲート酸化膜の厚いトランジスタで構成する（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−２５０３８１号
【０００４】
【発明が解決しようとする課題】
従来の昇圧回路は、外部電源として１電源を供給している。この構成の場合、外部電源の電圧が低いと十分な供給能力を得ることが難しい。３段昇圧などを用いることで供給電圧を達成することが可能であるが、電流変換効率のロスが大きくなる。
【０００５】
また、外部電源の電圧が十分高い場合においては、昇圧回路全体を比較的ゲート酸化膜の厚いトランジスタで構成する必要があり、回路面積の増大につながる。さらにまた外部電源の電圧が十分高い場合においては、さらに構成するトランジスタの耐圧に対して過昇圧の問題が生し、製品の寿命を縮める場合がある。
【０００６】
本発明は、上記従来の課題点を解決するもので、大規模半導体集積回路であるシステム・オン・チップ（SOC）に供給される複数の電源を用いて、十分な電圧供給能力を有しながら、回路面積を増大させない構成を実現することを目的とする。
【０００７】
また、外部電圧が必要以上に高い場合でも、トランジスタの耐圧に対して過昇圧の問題がない構成を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この課題を達成するために、本発明の昇圧電源回路は、機能ブロックで使用するための電圧を発生する昇圧電源回路であって、第１および第２の電圧とグランド電圧が供給され、前記第１の電圧に比べ前記第２の電圧は低い電圧であり、前記第２の電圧に基づいてタイミング発生回路によってタイミング信号を発生し、前記タイミング信号によって前記第１の電圧を昇圧変換して前記機能ブロックで使用する昇圧電圧を発生するよう構成したことを特徴とする。
【０００９】
この構成によると、第１および第２の電圧を用いて、第２の電圧よりも高い第１の電圧を昇圧しているので、従来のように第２の電圧だけを用いてこれを昇圧している構成に比べて、効率の向上を期待できる。
【００１０】
また、一例として前記昇圧電源回路は、検知回路と、昇圧回路を有し、前記昇圧回路は、タイミング発生回路と、レベルシフター回路と、チャージポンプ回路を有し、前記タイミング発生回路は、前記第２の電圧が供給され、前記第２の電源の電圧レベルのタイミング信号を前記レベルシフター回路に出力し、前記レベルシフター回路は、前記第１の電源の電圧レベルのタイミング信号を前記チャージポンプ回路に出力し、前記チャージポンプ回路は、前記第１の電源が供給されてこれを前記第１の電源の電圧レベルのタイミング信号に応じて昇圧電圧を発生し、前記検知回路は前記昇圧電圧を検知して前記タイミング発生回路を活性化するよう構成したことを特徴とする。
【００１１】
この構成により、最適な電圧を、本発明の昇圧電源回路の内部ブロックの最適なブロックに供給することで、十分な電圧発生能力を得ながら、回路面積を増加させない構成を実現できる。
【００１２】
また、一例として前記昇圧電源回路は、検知回路と、昇圧回路を有し、前記検知回路は、電圧変換回路と、基準電圧発生回路と、比較回路を有し、前記電圧変換回路は、前記機能ブロックで使用する電圧を降圧した第１の基準電圧を発生し、前記基準電圧発生回路は、前記第１の電圧を所定の電圧に降圧した第２の基準電圧を発生し、前記比較回路は、前記第１の電圧と、前記第２の基準電圧を比較して、前記第１の基準電圧が前記第２の基準電圧より低い場合に前記複数の昇圧回路を活性化し、前記第１の基準電圧が前記第２の基準電圧より高い場合に前記昇圧回路を非活性にするよう構成したことを特徴とする。
【００１３】
さらに、前記基準電圧発生回路は、電気的フューズで構成される発生電圧調整手段を有し、この発生電圧調整手段によって前記第２の基準電圧を調整することで前記機能ブロックで使用する電圧を調整するよう構成したことによって、第２の電圧をフューズなどの調整手段により、第２の基準電圧を調整することが比較的容易に実現が可能な構成とすることができ、製造によるばらつきを補正できる。
【００１４】
また、一例として前記昇圧電源回路は、第１および第２の電圧とグランド電圧が供給され、前記第１の電圧に比べ前記第２の電圧は低い電圧であり、前記第１の電圧を変換して前記機能ブロックで使用する電圧を発生する昇圧電源回路であって、検知回路と、昇圧回路を有し、前記検知回路は電圧変換回路と、基準電圧発生回路と、比較回路および降圧回路を有し、前記電圧変換回路は、前記機能ブロックで使用する電圧を降圧した第１の基準電圧を発生し、前記基準電圧発生回路は、前記第１の電圧を所定の電圧に降圧した第２の基準電圧を発生し、前記比較回路は、前記第１の基準電圧と前記第２の基準電圧とを比較して、前記第１の基準電圧が前記第２の基準電圧より低い場合に前記昇圧回路を活性化し、前記第１の基準電圧が前記第２の基準電圧より高い場合に前記昇圧回路を非活性化するよう構成され、前記降圧回路は、前記機能ブロックで使用する電圧が所定の電圧より高い場合に、前記機能ブロックで使用する電圧を降下させるように構成したことを特徴とする。
【００１５】
さらにこの構成では、前記降圧回路は、トランジスタで構成され、前記トランジスタのゲートには前記第２の基準電圧が供給され、ソースには前記機能ブロックへの昇圧電圧の電源線が、ドレインには前記第１の電源より低い電圧の電源線が接続したことを特徴とする。
【００１６】
また、前記機能ブロックはメモリー回路を有し、前記トランジスタのしきい値は、前記メモリー回路で使用するトランジスタのしきい値と同程度であることを特徴とする。
【００１７】
また、前記降圧回路は、オペアンプとゲートが前記オペアンプの出力に接続されたトランジスタで構成され、前記オペアンプには、前記第１の基準電圧および前記第２の基準電圧が入力され、前記トランジスタのソースは、前記機能ブロックへの昇圧電圧の電源線に接続され、前記トランジスタのドレインは前記第１の電圧より低い電圧の電源線に接続したことを特徴とする。
【００１８】
また、前記機能ブロックは論理回路を有し、前記トランジスタ１６００のしきい値は、前記論理回路を構成するトランジスタのしきい値と同程度であることを特徴とする。
【００１９】
この構成により、前記昇圧電源回路の出力部が高い電圧を発生する場合に、供給される外部電圧によっては高すぎる電圧を発生する場合があるが、これを降圧回路により降圧することで不必要に電圧を上昇しすぎることがなく、前記昇圧電源回路の出力が供給されるブロックを構成する素子が破壊させることを防止し、寿命を縮めることがない。
【００２０】
さらに、前記トランジスタのドレインを、前記第２の電源の電源線に接続したことを特徴とする。この構成により、不必要な電荷を前記第２の電源で使用することで、電荷を再利用できる。
【００２１】
また、前記トランジスタのドレインを、グランド電圧線に接続したことを特徴とする。この構成により、トランジスタのソース・ドレイン間の電位差が大きくなり、降圧回路の能力を十分にできる。
【００２２】
また、前記第２の基準電圧は、前記機能ブロックへの昇圧電圧より前記電圧変換回路の負荷と直列接続されたダイオードのしきい値電圧程度だけ低いことを特徴とする。
【００２３】
さらに、前記電圧変換回路は、トランジスタと負荷で構成され、前記トランジスタをダイオード接続し、ドレインに負荷が接続され、前記負荷はグランド電圧端子に接続され、ソースに前記昇圧電圧が供給され、前記トランジスタのドレインと前記負荷との接続点より前記第１の基準電圧を出力することを特徴とする。
【００２４】
また、前記タイミング信号を前記第１の電圧にレベル変換したタイミング信号によって駆動されて前記昇圧電圧を発生するチャージポンプ回路を有し、チャージポンプ回路は、複数のトランジスタで構成され、前記複数のトランジスタの基板には、おおむね前記第２の電圧を供給したことを特徴とする。
【００２５】
この構成では、チャージポンプ回路を構成するトランジスタの各端子の電圧は、最大２×第１の電圧まで上昇するが、基板電圧に対して電圧差が大きくなり耐圧の問題が生ずる。この構成によれば、基板電圧をある程度高く設定することでチャージポンプ回路を構成するトランジスタの基板−各電圧間の電圧差を緩和できる。
【００２６】
また、前記第１の電圧は、前記機能ブロックが外部とのデーターの授受を行うＩ／Ｏブロックに供給される電源の電圧に等しいことを特徴とする。この構成により、一般的に供給されるＩ／Ｏブロックの電圧（例えば、３．３ボルトや２．５ボルト，１．８ボルトなど）を用いることで、十分な電圧供給能力を得ることが可能となるし、本発明による昇圧電源回路専用に電圧を供給する必要がない。
【００２７】
また、前記第２の電圧は、前記機能ブロックに供給される電源の電圧に等しいことを特徴とする。この構成により、本発明による昇圧電源回路専用に電圧を供給する必要がない。
【００２８】
また、前記機能ブロックは、ダイナミック・ランダム・アクセスメモリーを有することを特徴する。
また、前記タイミング発生回路を構成するトランジスタのゲート酸化膜の膜厚を、前記チャージポンプ回路を構成するトランジスタのゲート酸化膜の膜厚よりも薄くしたことを特徴とする。
【００２９】
この構成によれば、一般的に高密度に配置可能な比較的膜厚の薄いトランジスタ（例えば2.6nmの膜厚）で構成し、高い電圧が必要な部分を比較的低密度になる比較的膜厚の厚いトランジスタで構成することで耐圧を確保して、能力を確保しながら、面積を小さくできる。
【００３０】
本発明による昇圧電源回路は、機能ブロックで使用するための電圧を発生する昇圧電源回路であって、第１および第２の電圧とグランド電圧が供給され、前記第１の電圧に比べ前記第２の電圧は低い電圧であり、前記第２の電圧に基づいてタイミング発生回路によってタイミング信号を発生し、前記タイミング信号によって前記第１の電圧を変換して前記機能ブロックで使用する電圧を発生するよう構成するとともに、検知回路と、昇圧回路を有し、前記昇圧回路は、タイミング発生回路と、レベルシフター回路と、チャージポンプ回路を有し、前記タイミング発生回路は、前記第２の電圧が供給され、前記第２の電源の電圧レベルのタイミング信号を前記レベルシフター回路に出力し、前記レベルシフター回路は、前記第１の電源の電圧レベルのタイミング信号を前記チャージポンプ回路に出力し、前記チャージポンプ回路は、前記第１の電源が供給されて前記第１の電源の電圧レベルのタイミング信号に応じて昇圧電圧を発生し、前記タイミング発生回路は、オシレーターを有し、前記検知回路が前記昇圧電圧の出力が所定の電圧より低下したことを検知した場合に、前記オシレーター、前記チャージポンプ回路を活性化し、前記オシレーターが定常的にクロック信号を発生する前に前記チャージポンプ回路を駆動するよう構成したことを特徴とする。
【００３１】
この構成によれば、電圧の発生が必要な場合に、一般的に用いられているオシレーターを活性化し、連続的な電圧供給を行うまでに、第１回目の電圧ポンピングを、オシレーターの活性化の前に実現することで、一時的に電圧化が降下することを防ぐことができる。
【００３２】
また、前記タイミング発生回路は、分周回路を有し、前記検知回路が前記昇圧電圧が所定の電圧より低下したことを検知した場合に、前記オシレーターを活性化すると同時に前記分周回路をセットし、前記オシレーターが定常的にクロック信号を発生する前に、前記チャージポンプ回路を活性化し、前記検知回路が前記昇圧電圧が所定の電圧より上昇したことを検知した場合に、前記オシレーターを停止し、前記分周回路をリセットするよう構成したことを特徴とする。
【００３３】
さらに、前記分周回路を、リセット端子、およびセット端子を有する複数のＤフリップフロップまたはＴフリップフロップで構成したことを特徴とする。
【００３４】
【発明の実施の形態】
以下、本発明の各実施の形態を図１〜図１７に基づいて説明する。
（実施の形態１）
図１〜図１３は本発明の（実施の形態１）を示す。
【００３５】
図１は本発明の（実施の形態１）における昇圧電源回路が搭載される大規模半導体集積回路であるシステム・オン・チップ（SOC）のブロック図を示している。
【００３６】
１０１はダイチップ、１０２は論理回路、１０３はメモリー回路、１０４は本発明の対象となっている昇圧電源回路、１０５はリードフレーム、１０６はワイヤーボンド、１０７はＩ／Ｏ、１０８は接続用パッド、ＶＤＤ３は第１の電圧としての昇圧電源用電圧、ＶＤＤＭは第２の電圧としてのメモリー用電圧、ＶＤＤＬは論理回路用電圧、ＶＤＤＩＯはＩ／Ｏ用電圧、ＶＳＳはグランド電圧、ＶＰＰは昇圧電圧である。
【００３７】
Ｉ／Ｏ１０７には多数の接続用パッド１０８が配置されている。リードフレーム１０５は多数の接続端子を有する。リードフレーム１０５の多数の接続端子は、必要に応じてダイチップ１０１上の接続用パッド１０８と、ワイヤーボンド１０６によって電気的に接続されている（図１ではリードフレーム１０５の接続端子は一部省略されている）。
【００３８】
論理回路１０２には論理回路用電圧ＶＤＤＬが供給され、メモリー１０３にはメモリー用電圧ＶＤＤＭが供給され、昇圧電源回路１０４には昇圧電源用電圧ＶＤＤ３が供給され、Ｉ／Ｏ１０７にはＩ／Ｏ用電圧ＶＤＤＩＯが接続されている。それぞれのブロックはまたグランド電位ＶＳＳに接続されている。
【００３９】
昇圧電源回路１０４は昇圧電圧ＶＰＰを出力し、昇圧電圧ＶＰＰはメモリー１０３の内部回路に供給される。メモリー１０３から複数の制御信号が出力され昇圧電源回路１０４に接続される。
【００４０】
一般的に、Ｉ／Ｏ用電圧ＶＤＤＩＯは、メモリー用電圧ＶＤＤＭおよび論理回路用電圧ＶＤＤＬより高い電圧である。
また、昇圧電源用電圧ＶＤＤ３は同様に高い電圧であり、Ｉ／Ｏ用電圧ＶＤＤＩＯと同じ電圧であってもよい。この場合、昇圧電源回路１０４用に電源供給をする必要がない。
【００４１】
また、メモリー用電圧ＶＤＤＭと論理回路用電圧ＶＤＤＬが同じ電圧であってもよい。この場合、メモリー１０３および昇圧電源回路１０４に電源供給をする必要がない。
【００４２】
また、メモリー１０３および昇圧電源回路１０４にはメモリー用電圧ＶＤＤＭが共通に接続される構成となっているが、昇圧電源回路１０４に別途メモリー用電圧ＶＤＤＭに対応する電圧を供給してもよい。
【００４３】
また、これらメモリー用電圧ＶＤＤＭは、別途レギュレター回路を用いてＩ／Ｏ用電圧ＶＤＤＩＯもしくは昇圧電源用電圧ＶＤＤ３を降圧したものであってもよい。
【００４４】
図２は、前記メモリー１０３の内部回路の一例である一般的なＤＲＡＭ（ダイナミックランダムアクセスメモリ）のメモリアレイの回路図を示している。
ＷＬはワード線、ＢＬはビット線、２００はメモリセル、ＶＣＰはセルプレート電圧、２０１はワードドライバー、２０２はロウデコーダー、２０３はアクセストランジスタ、２０４はキャパシタ、２０５は制御信号である。
【００４５】
メモリセル２００は、アクセストランジスタ２０３と、キャパシタ２０４で構成され、アクセストランジスタ２０３にはワード線ＷＬ、ビット線ＢＬが接続されている。ビット線ＢＬには微小な電圧を増幅するためアンプに接続される。ワード線ＷＬにはビット線ＢＬの電圧をキャパシタ２０４に十分に蓄積するためにビット線ＢＬの電位よりも高い電圧が印加される。ビット線ＢＬにはアンプを介してメモリー用電圧ＶＤＤＭが供給され、ワード線ＷＬにはワードドライバー２０１を介して昇圧電圧ＶＰＰが供給される。ワードドライバー２０１はロウデコーダー２０２に接続され、制御信号２０５に基づいて制御されている。
【００４６】
図３は前記昇圧電源回路１０４を示している。
３０１はメイン昇圧回路、３０２はサブ昇圧回路、３０３は検知回路、３０４はＡＮＤ素子、ＥＮＶＰＰＭはメイン昇圧活性信号、ＥＮＶＰＰＳはサブ昇圧活性信号、ＮＴＥＳＴＶＰＰはテストモード信号、ＡＣＴＶＰＰはメモリー活性信号である。
【００４７】
メイン昇圧回路３０１、サブ昇圧回路３０２、検知回路３０３には、メモリー用電圧ＶＤＤＭおよび昇圧電源用電圧ＶＤＤ３が供給される。メイン昇圧回路３０１およびサブ昇圧回路３０２は、昇圧電圧ＶＰＰを出力し、検知回路３０３にはその昇圧電圧ＶＰＰが入力される。また検知回路３０３はサブ昇圧活性信号ＥＮＶＰＰＳを出力する。サブ昇圧活性信号ＥＮＶＰＰＳはサブ昇圧回路３０２に接続される。サブ昇圧活性信号ＥＮＶＰＰＳおよびメモリー活性信号ＡＣＴＶＰＰがＡＮＤ素子３０４に入力され、ＡＮＤ素子３０４の出力であるメイン昇圧活性信号ＥＮＶＰＰＭはメイン昇圧回路３０１に接続される。テストモード信号ＮＴＥＳＴＶＰＰはサブ昇圧回路３０２およびメイン昇圧回路３０１に接続される。
【００４８】
図４は検知回路３０３を示している。
４００は電圧変換回路、４０１は基準電圧発生回路、４０２は比較回路、４０３はインバーター、ＶＰＰＭＶＴはＶＰＰ依存電圧（第１の基準電圧）、ＶＩＮＴは基準電圧（第２の基準電圧）、ＮＥＮＶＰＰ３は比較結果信号である。
【００４９】
電圧変換回路４００は、昇圧電圧ＶＰＰが供給されＶＰＰ依存電圧ＶＰＰＭＶＴを出力する。基準電圧発生回路４０１は、昇圧電源用電圧ＶＤＤ３が供給され基準電圧ＶＩＮＴを出力する。ＶＰＰ依存電圧ＶＰＰＭＶＴと基準電圧ＶＩＮＴは比較回路４０２に入力され、出力として比較結果信号ＮＥＮＶＰＰ３が出力される。比較回路４０２にはさらにメモリー活性信号ＡＣＴＶＰＰが接続される。またインバーター４０３には比較結果信号ＮＥＮＶＰＰ３が入力され、出力はサブ昇圧活性信号ＥＮＶＰＰＳである。またインバーター４０３にはメモリー用電圧ＶＤＤＭが供給されるが、構成されるトランジスタのゲート酸化膜の厚さはＩ／Ｏブロック等で使用される比較的厚い膜厚のものが用いられる。
【００５０】
図５は図３の前記メイン昇圧回路３０１およびサブ昇圧回路３０２を示している。
メイン昇圧回路３０１およびサブ昇圧回路３０２は同様の構成であって良く、必要に応じてトランジスタのゲート長、ゲート幅のサイズ等が異なる。５０１はタイミング発生回路、５０２はバッファーブロック、５０３はチャージポンプ回路、ＭＧ１〜ＭＧ４はメモリー用電圧ＶＤＤＭにより駆動されるタイミング信号、Ｍ３Ｇ１〜Ｍ３Ｇ４は昇圧電源用電圧ＶＤＤ３により駆動されるタイミング信号である。
【００５１】
タイミング発生回路５０１にはメモリー用電圧ＶＤＤＭ、バッファーブロック５０２およびチャージポンプ回路５０３には、メモリー用電圧ＶＤＤＭと昇圧電源用電圧ＶＤＤ３が供給される。タイミング発生回路５０１にはテストモード信号ＮＴＥＳＴＶＰＰが供給され、さらにメイン昇圧回路３０１のタイミング発生回路５０１にはメイン昇圧活性信号ＥＮＶＰＰＭが供給され、同様にサブ昇圧回路３０２のタイミング発生回路５０１にはサブ昇圧活性信号ＥＮＶＰＰＳが接続されている。タイミング発生回路５０１はタイミング信号ＭＧ１〜ＭＧ４を発生し、バッファーブロック５０２はそれを受けてタイミング信号Ｍ３Ｇ１〜Ｍ３Ｇ４を発生する。チャージポンプ回路５０３にはタイミング信号Ｍ３Ｇ１〜Ｍ３Ｇ４が入力され、昇圧電圧ＶＰＰを発生する。
【００５２】
図６は図４の前記電圧変換回路４００を示している。
６００はＰチャネルトランジスタ、６０１は負荷である。Ｐチャネルトランジスタ６００のソースおよび基板には昇圧電圧ＶＰＰが供給され、ゲートおよびドレインは接続されＶＰＰ依存電圧ＶＰＰＭＶＴを出力する。Ｐチャネルトランジスタ６００はいわゆるダイオード接続の構成をなす。Ｐチャネルトランジスタ６００のゲートおよびドレインは負荷６０１に接続され、負荷６０１はさらにグランド電圧に接続される。ここで、Ｐチャネルトランジスタ６００としたが、Ｎチャネルトランジスタのダイオード接続であってもよい。
【００５３】
図７は図４の前記基準電圧発生回路４０１を示している。
７００は差動増幅回路、７０１はＰチャネルトランジスタ、７０２は抵抗素子群、７０３はフューズ素子、ＶＲＥＦはリファレンス電圧、ＶＩＮＴＲＥＦはＶＩＮＴ依存電圧である。
【００５４】
リファレンス電圧ＶＲＥＦはメモリー１０３より供給される基準電圧である。メモリー１０３内において一般的な基準電圧発生回路により発生される。差動増幅回路７００も一般的な構成であり、差動入力にはリファレンス電圧ＶＲＥＦおよびＶＩＮＴ依存電圧ＶＩＮＴＲＥＦが入力される。差動増幅回路７００の出力はＰチャネルトランジスタ７０１のゲートに接続され、ソースはメモリー用電圧ＶＤＤＭに接続され、ドレインは基準電圧ＶＩＮＴを出力する。基準電圧ＶＩＮＴは抵抗素子群７０２によって分圧され、分圧されたＶＩＮＴ依存電圧ＶＩＮＴＲＥＦは前述のように差動増幅回路７００の差動入力に接続される。このように差動増幅回路７００は負帰還の構成をなす。抵抗素子群７０２には基準電圧ＶＩＮＴが所定の電圧となるような分圧比でＶＩＮＴ依存電圧ＶＩＮＴＲＥＦが供給され、さらにこのシステム・オン・チップが製造された後に調整が可能なようにフューズ素子７０３が抵抗素子群７０２の抵抗素子に並列に接続される。
【００５５】
図８は図４の前記比較回路４０２を示している。
８００，８０１，８０２は差動増幅回路、８０３，８０４，８０５は電流源、８０６はインバーター群、８０７はノイズ防止回路、８０８，８０９はＮチャネルトランジスタ、８１０は差動増幅回路の出力である。
【００５６】
差動増幅回路８００，８０１の２対の差動入力には基準電圧ＶＩＮＴおよびＶＰＰ依存電圧ＶＰＰＭＶＴが接続される。その２対の差動入力は逆の極性となるように接続される。差動増幅回路８００，８０１の出力はさらに差動増幅回路８０２の差動入力に接続され、出力８１０を出力する。差動増幅回路の出力８１０の極性は基準電圧ＶＩＮＴに比べＶＰＰ依存電圧ＶＰＰＭＶＴが低くなった場合に、差動増幅回路の出力８１０が低い電圧となるように設定している。このように２段階増幅の構成としている。
【００５７】
さらに、各差動増幅回路８００，８０１，８０２の電流源である８０３，８０４，８０５は、Ｎチャネルトランジスタ８０８と、それより電流駆動能力の高いＮチャネルトランジスタ８０９の並列接続で構成される。Ｎチャネルトランジスタ８０８はゲートが昇圧電源用電圧ＶＤＤ３に接続されており、常時活性となっている。
【００５８】
Ｎチャネルトランジスタ８０９はゲートがメモリー活性信号ＡＣＴＶＰＰに接続されており、メモリー活性信号ＡＣＴＶＰＰに応じて活性・非活性となる。インバーター群８０６は偶数段のインバーターの接続により構成される。初段の出力には、ノイズ防止のためシュミット回路構成をなすようにノイズ防止回路８０７であるＰチャネルトランジスタの出力が接続される。ノイズ防止回路８０７であるＰチャネルトランジスタのゲートは次段の出力が接続される。インバーター群８０６には差動増幅回路の出力８１０が入力され、比較結果信号ＮＥＮＶＰＰ３を出力する。各回路には電源として昇圧電源用電圧ＶＤＤ３が供給される。
【００５９】
図９は図５の前記タイミング発生回路５０１を示している。
このタイミング発生回路５０１には前述のように電源としてメモリー用電圧ＶＤＤＭのみが供給され、内部の素子に供給される。すなわちタイミング発生回路５０１内においてはメモリー用電圧ＶＤＤＭの耐圧に耐えうる比較的ゲート長が短いトランジスタが用いられる。
【００６０】
９００はワンショット回路、９０１はオシレーター、９０２，９０３，９０４はＤフリップフロップ、９０５はクロック選択スイッチ部、ＰＰＴＩＭはポンピング周期信号、９０６〜９１０はＮＯＲ素子、９１１，９１６はインバーター、９１２〜９１４は遅延素子、９１５はＮＡＮＤ素子、９５０は分周回路である。
【００６１】
タイミング発生回路５０１がメイン昇圧回路３０１内に配置される場合、ワンショット回路９００にはメイン昇圧活性信号ＥＮＶＰＰＭが、サブ昇圧回路３０２内に配置される場合、ワンショット回路９００にはサブ昇圧活性信号ＥＮＶＰＰＳがそれぞれ接続される。また、同様にメイン昇圧活性信号ＥＮＶＰＰＭもしくはサブ昇圧活性信号ＥＮＶＰＰＳがオシレーター９０１に入力される。オシレーター９０１は所定の周期でパルス信号を発生する一般的なものであり、例えばインバーターのチェーン構成である。
【００６２】
分周回路９５０は、複数のＤフリップフロップで構成され、Ｄフリップフロップ９０２のＤ入力にはＤフリップフロップ９０２の逆極性出力が、クロック入力ＣＫにはオシレーター９０１の発生するパルス信号が入力される。Ｄフリップフロップ９０２のセット信号Ｓは逆極性であり、ワンショット回路９００の出力が接続される。また、Ｄフリップフロップ９０２のリセット信号Ｒは逆極性であり、メイン昇圧活性信号ＥＮＶＰＰＭもしくはサブ昇圧活性信号ＥＮＶＰＰＳが接続される。Ｄフリップフロップ９０３，９０４の接続はクロック入力ＣＫがＤフリップフロップ９０２，９０３の出力となっている点を除いて、Ｄフリップフロップ９０２と同様である。ポンピング周期信号ＰＰＴＩＭと、各Ｄフリップフロップ９０２，９０３，９０４の出力の間にはクロック選択スイッチ部９０５が設けられており、必要に応じて各Ｄフリップフロップ９０２，９０３，９０４の出力のうち１つとポンピング周期信号ＰＰＴＩＭが接続される。ポンピング周期信号ＰＰＴＩＭと、テストモード信号ＮＴＥＳＴＶＰＰはＮＯＲ素子９０６に入力され、出力はインバーター９１１およびＮＯＲ素子９０８に接続される。インバーター９１１の出力は遅延素子９１２に入力される。遅延素子９１２の出力はＮＯＲ素子９０７，ＮＡＮＤ素子９１５，遅延素子９１３に入力される。遅延素子９１３の出力は、ＮＯＲ素子９０７，ＮＡＮＤ素子９１５に入力される。ＮＯＲ素子９０７の出力はタイミング信号ＭＧ３であり、ＮＡＮＤ素子９１５の出力はタイミング信号ＭＧ２である。タイミング信号ＭＧ２はＮＯＲ素子９０８，８０９、遅延素子９１４に入力され、ＮＯＲ素子８０９にはテストモード信号ＮＴＥＳＴＶＰＰが接続される。またＮＯＲ素子９０８の出力はインバーター９１６に入力される。インバーター９１６，ＮＯＲ素子８０９，遅延素子９１４の出力はＮＯＲ素子９１０に入力され、ＮＯＲ素子９１０の出力はタイミング信号ＭＧ４である。またＮＯＲ素子９０９の出力はタイミング信号９０９である。ここで、９０２，９０３，９０４はＤフリップフロップとしたが、Ｔフリップフロップを用いて同様の機能を実現しても何ら問題ない。
【００６３】
図１０は図５の前記バッファブロック５０２を示している。
１０００はレベルシフタ付バッファ、１００１はレベルシフタ、１００２はインバーター群である。
【００６４】
バッファブロック５０２に入力されるタイミング信号ＭＧ１〜ＭＧ４ごとにレベルシフタ付バッファ１０００が配置され、それぞれのレベルシフタ付バッファ１０００はタイミング信号Ｍ３Ｇ１〜Ｍ３Ｇ４を出力する。レベルシフタ付バッファ１０００はレベルシフタ１００１とインバーター群１００２で構成される。レベルシフタ１００１は図に示すようにクロスカップル型の構成をなす。レベルシフタ１００１はメモリー用電圧ＶＤＤＭのレベルであるタイミング信号ＭＧ１〜ＭＧ４を、昇圧電源用電圧ＶＤＤ３にレベルシフトし、その出力はインバーター群１００２に入力される。インバーター群１００２には昇圧電源用電圧ＶＤＤ３が供給される。インバーター群１００２には複数のインバーターが直列に配置され、最終段のインバーターは駆動する負荷であるチャージポンプ回路５０３内に配置されるトランジスタを駆動するのに十分なサイズを有する。
【００６５】
図１１は図５の前記チャージポンプ回路５０３を示している。
１１００〜１１１７はＮチャネルトランジスタである。
タイミング信号Ｍ３Ｇ１がＮチャネルトランジスタ１１０１のソース，ドレイン，基板に入力され、同様にタイミング信号Ｍ３Ｇ２がＮチャネルトランジスタ１１０４のソース，ドレイン，基板に入力され、タイミング信号Ｍ３Ｇ３がＮチャネルトランジスタ１１０２，１１０３のソース，ドレイン，基板に入力され、タイミング信号Ｍ３Ｇ４がＮチャネルトランジスタ１１００，１１０５のソース，ドレイン，基板に入力される。
【００６６】
トランジスタ１１０８，１１０９はクロスカップル接続され、各ドレインは昇圧電源用電圧ＶＤＤ３に接続され、トランジスタ１１０８のソースはトランジスタ１１０２のゲートとトランジスタ１１０９のゲートに接続されている。トランジスタ１１０９のソースはトランジスタ１１０５のゲートとトランジスタ１１０８のゲートに接続されている。トランジスタ１１０２のゲートには、トランジスタ１１０７が昇圧電源用電圧ＶＤＤ３よりダイオード接続されている。トランジスタ１１０５のゲートには、トランジスタ１１１０が昇圧電源用電圧ＶＤＤ３よりダイオード接続されている。
【００６７】
さらに、トランジスタ１１０２のゲートにはトランジスタ１１０６のゲートが接続され、トランジスタ１１０５のゲートにはトランジスタ１１１１のゲートが接続されている。
【００６８】
同様にトランジスタ１１００，１１０３のゲートに対しトランジスタ１１１２〜１１１７が同様に接続されている。詳しくは、トランジスタ１１１４，１１１５はクロスカップル接続され、各ドレインは昇圧電源用電圧ＶＤＤ３に接続され、トランジスタ１１１４のソースはトランジスタ１１００のゲートとトランジスタ１１１５のゲートに接続されている。トランジスタ１１１５のソースはトランジスタ１１０３のゲートとトランジスタ１１１４のゲートに接続されている。トランジスタ１１００のゲートには、トランジスタ１１１３が昇圧電源用電圧ＶＤＤ３よりダイオード接続されている。トランジスタ１１０３のゲートには、トランジスタ１１１６が昇圧電源用電圧ＶＤＤ３よりダイオード接続されている。
【００６９】
さらに、トランジスタ１１００のゲートにはトランジスタ１１１２のゲートが接続され、トランジスタ１１０３のゲートにはトランジスタ１１１７のゲートが接続されている。
【００７０】
トランジスタ１１０６，１１１１のソースは昇圧電源用電圧ＶＤＤ３に接続され、ドレインはそれぞれトランジスタ１１１２，１１１７のソースに接続されている。トランジスタ１１１２，１１１７のソースにはさらにトランジスタ１１０１，１１０４のゲートが接続されている。トランジスタ１１１２，１１１７のドレインからは昇圧電圧ＶＰＰを出力する。
【００７１】
トランジスタ１１００〜１１１７はＰタイプ基板よりトリプルウェル構造で分離されており、基板の電位を個々に設定することか可能である。トランジスタ１１０６〜１１１７の基板は通常Ｎチャネルトランジスタの基板電位であるグランド電圧ＶＳＳではなく、高めの電圧であるメモリー用電圧ＶＤＤＭが接続されている。
【００７２】
このように構成された本発明の一実施形態における昇圧電源回路について、以下にその動作を説明する。
ＶＰＰ依存電圧ＶＰＰＭＶＴの電圧は、昇圧電圧ＶＰＰより図６に示す電圧変換回路４００における前記トランジスタ６００の電圧降下分だけ低い電圧となる。一方、基準電圧ＶＩＮＴには、基準電圧発生回路４０１によってリファレンス電圧ＶＲＥＦに比例した電圧が発生する。リファレンス電圧ＶＲＥＦには外部電圧（昇圧電源用電圧ＶＤＤ３およびメモリー用電圧ＶＤＤＭ）の実使用範囲において外部電圧に依存しない電圧が望ましく、例えば一般的なバンドギャップリファレンス回路などの出力を用いる。必要に応じて外部電圧に依存する電圧を用いてもよい。
【００７３】
基準電圧ＶＩＮＴに出力される電圧は、抵抗素子群７０２のＶＩＮＴ依存電圧ＶＩＮＴＲＥＦからグランド電位までの抵抗Ｒ１と、基準電圧ＶＩＮＴまでの抵抗Ｒ２としたとき、（Ｒ２＋Ｒ１）／Ｒ１×ＶＲＥＦの電圧が発生する。フューズ素子７０３を必要に応じて切断することで、抵抗Ｒ１およびＲ２の抵抗値を変えることで基準電圧ＶＩＮＴの電圧を製造後においても任意に変更することが出来る。
【００７４】
ＶＰＰ依存電圧ＶＰＰＭＶＴおよび基準電圧ＶＩＮＴは、図４に示したように比較回路４０２において比較され、基準電圧ＶＩＮＴに比べＶＰＰ依存電圧ＶＰＰＭＶＴが高い場合は比較結果信号ＮＥＮＶＰＰ３にはハイレベル（＝昇圧電源用電圧ＶＤＤ３）が出力され、低い場合はローレベル（＝ＶＳＳ）が出力される。
【００７５】
比較結果信号ＮＥＮＶＰＰ３はインバーター４０３に入力され、サブ昇圧活性信号ＥＮＶＰＰＳが出力され、ハイレベルがメモリー用電圧ＶＤＤＭとなる。基準電圧ＶＩＮＴに比べＶＰＰ依存電圧ＶＰＰＭＶＴが低い場合はサブ昇圧活性信号ＥＮＶＰＰＳがハイレベルとなる。サブ昇圧活性信号ＥＮＶＰＰＳがハイレベルとなった際にメモリー活性信号ＡＣＴＶＰＰがハイレベルの場合はメイン昇圧活性信号ＥＮＶＰＰＭがハイレベルとなる。メモリー活性信号ＡＣＴＶＰＰはメモリー１０３が活性を開始した際にハイレベルとなる信号である。
【００７６】
図１２は前記メイン昇圧回路３０１およびサブ昇圧回路３０２の主要な信号のタイミング図である。
メイン昇圧活性信号ＥＮＶＰＰＭ、サブ昇圧活性信号ＥＮＶＰＰＳがハイレベルとなった場合、それ受けて図９に示すオシレーター９０１が活性化し、発振を開始する。ワンショット回路９００は、所定の期間のロウパルスを発生する。それを受けてＤフリップフロップ９０２〜９０４は、出力Ｑにハイレベルを発生する。これによりポンピング周期信号ＰＰＴＩＭが即座にハイレベルとなる。それを受けて、遅延素子９１２で決まる時間の後にタイミング信号ＭＧ３がローレベルとなる。さらに遅延素子９１３で決まる時間の後にタイミング信号ＭＧ２がローレベル、タイミング信号ＭＧ１がハイレベルとなる。またさらに遅延素子９１４で決まる時間の後にタイミング信号ＭＧ４がハイレベルとなる。
【００７７】
オシレーター９０１が活性化し、定常的なクロックを発生するまでには一定の時間を必要とするが、Ｄフリップフロップ９０２〜９０４の出力をメイン昇圧活性信号ＥＮＶＰＰＭ、サブ昇圧活性信号ＥＮＶＰＰＳの立ち上がりでセットすることで、検知回路３０３が検知してすぐにポンピング周期信号ＰＰＴＩＭをハイレベルにすることが出来る。
【００７８】
その後、オシレーター９０１の出力がクロック信号を発生させると、Ｄフリップフロップ９０２〜９０４の出力が、オシレーターの出力の２分周、４分周、８分周のクロック信号を発生する。これによりポンピング周期信号ＰＰＴＩＭがクロック信号となる。
【００７９】
ポンピング周期信号ＰＰＴＩＭがローレベルになると、即座にタイミング信号ＭＧ４がローレベルとなる。さらに遅延素子９１２で決まる時間の後にタイミング信号ＭＧ１がローレベル、タイミング信号ＭＧ２がハイレベルとなる。またさらに遅延素子９１３で決まる時間の後にタイミング信号ＭＧ３がハイレベルとなる。メイン昇圧活性信号ＥＮＶＰＰＭ、サブ昇圧活性信号ＥＮＶＰＰＳがハイレベルの機関は上記動作を繰り返す。
【００８０】
タイミング信号ＭＧ１〜４はレベルシフタ付バッファ１０００により、昇圧電源用電圧ＶＤＤ３のレベルに変換され、タイミング信号Ｍ３Ｇ１〜４となり、チャージポンプ回路５０３に入力される。
【００８１】
メイン昇圧活性信号ＥＮＶＰＰＭ、サブ昇圧活性信号ＥＮＶＰＰＳがローレベルとなると、オシレーター９０１が停止し発振が停止され、Ｄフリップフロップ９０２〜９０４がローレベルに固定される。
【００８２】
図１３はチャージポンプ回路５０３の動作時の主要ノードの電圧を示している。
タイミング信号Ｍ３Ｇ３により駆動されるトランジスタ１１０２のゲートの電圧（図中１１０２（Ｇ））は、トランジスタ１１０７，１１０８によって昇圧電源用電圧ＶＤＤ３にチャージされる。トランジスタ１１０２のゲートの電圧（図中１１０２（Ｇ））はさらにタイミング信号Ｍ３Ｇ３によってポンプアップされるため、タイミング信号Ｍ３Ｇ３がハイレベルのとき ２×ＶＤＤ３ 、ローレベルのときＶＤＤ３のレベルの信号となる。タイミング信号Ｍ３Ｇ３のレベルが２×ＶＤＤ３ の場合は、トランジスタ１１０６がオンし、トランジスタ１１０１のゲートの電圧（図中１１０１（Ｇ））はＶＤＤ３のレベルとなる。トランジスタ１１００のゲートの電圧（図中１１００（Ｇ））についてもトランジスタ１１０２のゲートの電圧と同様に、タイミング信号Ｍ３Ｇ４のハイレベルのとき２×ＶＤＤ３ 、ローレベルのときＶＤＤ３のレベルの信号となる。
【００８３】
タイミング信号Ｍ３Ｇ３がローレベルの際に、タイミング信号Ｍ３Ｇ１がハイレベルとなると、トランジスタ１１０１のゲートの電圧は ２×ＶＤＤ３ のレベルとなる。その後、タイミング信号Ｍ３Ｇ４がハイレベルとなると、トランジスタ１１００がオンし、昇圧電圧ＶＰＰにトランジスタ１１０１のゲートに蓄積された電荷が流出し、昇圧電圧ＶＰＰの電圧が上昇する。この方式では、すなわち昇圧電圧ＶＰＰを
２×ＶＤＤ３−（トランジスタ１１００のしきい値電圧Ｖｔ（１１００））
まで上昇できる。
【００８４】
その後、タイミング信号Ｍ３Ｇ４がローレベルとなると、トランジスタ１１００がオフし、さらにタイミング信号Ｍ３Ｇ１がローレベルとなる。それを受けてトランジスタ１１０１のゲートの電圧は低い電圧となる。その後タイミング信号Ｍ３Ｇ３がハイレベルとなり、トランジスタ１１０１のゲートの電圧はＶＤＤ３の電位まで充電される。
【００８５】
上記動作はトランジスタ１１０３〜１１０５についても同様であり、交互に動作が行われる。
このように、チャージポンプ回路５０３に比較的高い電圧である昇圧電源用電圧ＶＤＤ３を用いることで、例えばＶＤＤ３＝２．５ボルト、Ｖｔ（１１００）＝０．６ボルトの場合、昇圧電圧ＶＰＰは４．４ボルトまで昇圧することが可能となる。
【００８６】
例えば、図２に示すようなＤＲＡＭの場合、メモリー用電圧ＶＤＤＭが１．５ボルトであるとするとアクセストランジスタ２０３のしきい値は一般に０．９ボルト程度であるのでワード線ＷＬには、電荷を十分に書き込むためには１．５ボルト＋０．９ボルト＝２．４ボルト以上の電圧が必要となり、一般的には２．７ボルト〜３．０ボルトを使用する。上記構成により昇圧電圧ＶＰＰは十分に電圧を発生することか可能であり、発生できる限界の電圧まで十分にマージンを確保できるので電流能力を確保できる。
【００８７】
さらに、トランジスタ１１０６〜１１１７の基板は通常Ｎチャネルトランジスタの基板電位であるグランド電圧ＶＳＳではなく、高めの電圧であるメモリー用電圧ＶＤＤＭが接続されているため、グランド電圧ＶＳＳの場合はゲート、基板間の電圧が ２×ＶＤＤ３ であったものが、基板電圧がメモリー用電圧ＶＤＤＭであるので、ゲート，基板間の電圧が ２×ＶＤＤ３−ＶＤＤＭ と、緩和されており、耐圧が不足して素子が破壊する心配がない。
【００８８】
（実施の形態２）
図１４と図１５は（実施の形態２）を示す。
この（実施の形態２）は（実施の形態１）の図３に示した検知回路３０３の別の例を示す。その他は（実施の形態１）と同じである。
【００８９】
図１４は、本発明の（実施の形態２）における検知回路３０３を示している。
（実施の形態１）と比較して降圧回路１４００が接続されている点が異なる。降圧回路１４００には基準電圧ＶＩＮＴおよび、昇圧電圧ＶＰＰが接続される。
【００９０】
図１５は、降圧回路１４００の第１の実施例である。１５００はＰチャネルトランジスタである。Ｐチャネルトランジスタ１５００のゲートには基準電圧ＶＩＮＴが供給され、ソースには昇圧電圧ＶＰＰが、ドレインにはメモリー用電圧ＶＤＤＭが接続される。
【００９１】
基準電圧ＶＩＮＴには、設定目標の昇圧電圧ＶＰＰより、トランジスタ６００の電圧降下分（＞しきい値Ｖｔ）低い電圧が設定されている。よって、昇圧電圧ＶＰＰの電圧が設定目標の昇圧電圧より高くなりすぎた場合に、トランジスタ６００はオンし、昇圧電圧ＶＰＰの電荷をメモリー用電圧ＶＤＤＭに逃がし、昇圧電圧ＶＰＰの過昇圧を抑える。またＰチャネルトランジスタ１５００のドレインにはグランド電圧ＶＳＳが接続されていてもよい。
【００９２】
前記トランジスタ１５００のしきい値は、メモリー回路１０３で使用する前記トランジスタ２０３のしきい値程度になるよう構成する。
（実施の形態３）
図１６と図１７は（実施の形態３）を示す。
【００９３】
この（実施の形態３）は（実施の形態１）の図３に示した検知回路３０３の別の例を示す。その他は（実施の形態１）と同じである。
図１６は、本発明の（実施の形態３）における検知回路３０３を示している。
【００９４】
（実施の形態１）と比較して降圧回路１４００が接続されている点が異なる。降圧回路１４００には基準電圧ＶＩＮＴおよび、昇圧電圧ＶＰＰ、ＶＰＰ依存電圧ＶＰＰＭＶＴが接続される。
【００９５】
図１７は降圧回路１４００の別の例である。
１６００はＰチャネルトランジスタ、１６０１はオペアンプである。Ｐチャネルトランジスタ１５００のゲートにはオペアンプ１６０１の出力が供給され、ソースには昇圧電圧ＶＰＰが、ドレインにはメモリー用電圧ＶＤＤＭが接続される。オペアンプ１６０１には、基準電圧ＶＩＮＴおよびＶＰＰ依存電圧ＶＰＰＭＶＴが接続される。
【００９６】
この構成によれば、基準電圧ＶＩＮＴとＶＰＰ依存電圧ＶＰＰＭＶＴの比較結果をオペアンプ１６０１により増幅し、Ｐチャネルトランジスタ１６００を制御することで、第１の実施例よりさらに効率的に、昇圧電圧ＶＰＰの電荷をメモリー用電圧ＶＤＤＭに逃がし、昇圧電圧ＶＰＰの過昇圧を抑える。またＰチャネルトランジスタ１６００のドレインにはグランド電圧ＶＳＳが接続されていてもよい。
【００９７】
この実施の形態においては、機能ブロックはメモリー回路１０３であったが、機能ブロックは前記論理回路１０２であってもよく、この場合の前記トランジスタ１６００のしきい値は、前記論理回路１０２を構成するトランジスタのしきい値程度になるよう構成する。
【００９８】
【発明の効果】
以上のように本発明の昇圧電源回路によると、外部より２電源を供給することで、十分な電圧供給能力を得ながら、タイミング発生回路等をゲート酸化膜の薄いトランジスタで構成することでの回路面積を実現できる。
【００９９】
また、チャージポンプ回路に供給される電圧が高い場合でも必要に応じて発生電圧を降圧する回路を有し、過昇圧の心配が無く、本発明による昇圧回路を構成するトランジスタならびに接続されるメモリーを構成するトランジスタの寿命を縮める心配がない。
【０１００】
さらに、チャージポンプ回路を構成するトランジスタの基板にグランド電位より高い電圧を供給することで、チャージポンプ回路を構成するトランジスタに過電圧が印加されることを防いでいる。
【０１０１】
また、検知回路が昇圧回路の出力を検知して、オシレーターが安定状態に達する前に、チャージポンプ回路を動作させる構成とすることで、昇圧回路の出力が電圧降下を起こすことを防止し、安定な電圧を供給することが出来る。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）における昇圧電源回路が搭載される大規模半導体集積回路の構成図
【図２】同実施の形態のメモリー回路１０３の内部回路の一例である一般的なＤＲＡＭ（ダイナミックランダムアクセスメモリ）のメモリアレイの回路図
【図３】同実施の形態の昇圧電源回路１０４の構成図
【図４】同実施の形態の検知回路３０３の構成図
【図５】同実施の形態のメイン昇圧回路３０１およびサブ昇圧回路３０２の構成図
【図６】同実施の形態の電圧変換回路４００の構成図
【図７】同実施の形態の基準電圧発生回路４０１の構成図
【図８】同実施の形態の比較回路４０２の構成図
【図９】同実施の形態のタイミング発生回路５０１の構成図
【図１０】同実施の形態のバッファブロック５０２の構成図
【図１１】同実施の形態のチャージポンプ回路５０３の構成図
【図１２】同実施の形態のメイン昇圧回路３０１およびサブ昇圧回路３０２の主要な信号のタイミング図
【図１３】同実施の形態のチャージポンプ回路５０３の動作時の主要ノードの電圧波形図
【図１４】本発明の（実施の形態２）における昇圧電源回路の検知回路３０３の構成図
【図１５】同実施の形態の降圧回路１４００の構成図
【図１６】本発明の（実施の形態３）における昇圧電源回路の検知回路３０３の構成図
【図１７】同実施の形態の降圧回路１４００の構成図
【符号の説明】
１０１ ダイチップ
１０２ 論理回路
１０３ メモリー回路
１０４ 昇圧電源回路
１０５ リードフレーム
１０６ ワイヤーボンド
１０７ Ｉ／Ｏ
１０８ 接続用パッド
ＶＤＤＭ メモリー用電圧（第２の電圧）
ＶＤＤＬ 論理回路用電圧
ＶＤＤ３ 昇圧電源用電圧（第１の電圧）
ＶＤＤＩＯ Ｉ／Ｏ用電圧
ＶＳＳ グランド電圧
ＶＰＰ 昇圧電圧
ＷＬ ワード線
ＢＬ ビット線
２００ メモリセル
ＶＣＰ セルプレート電圧
２０１ ワードドライバー
２０２ ロウデコーダー
２０３ アクセストランジスタ
２０４ キャパシタ
２０５ 制御信号
３０１ メイン昇圧回路
３０２ サブ昇圧回路
３０３ 検知回路
３０４ ＡＮＤ素子
ＥＮＶＰＰＭ メイン昇圧活性信号
ＥＮＶＰＰＳ サブ昇圧活性信号
ＮＴＥＳＴＶＰＰ テストモード信号
ＡＣＴＶＰＰ メモリー活性信号
４００ 電圧変換回路
４０１ 基準電圧発生回路
４０２ 比較回路
４０３ インバーター
ＶＩＮＴ 基準電圧
ＶＰＰＭＶＴ ＶＰＰ依存電圧
ＮＥＮＶＰＰ３ 比較結果信号
５０１ タイミング発生回路
５０２ バッファーブロック
５０３ チャージポンプ回路
ＭＧ１〜４，Ｍ３Ｇ１〜４ タイミング信号
６００ Ｐチャネルトランジスタ
６０１ 負荷
７００ 差動増幅回路
７０１ Ｐチャネルトランジスタ
７０２ 抵抗素子群
７０３ フューズ素子
ＶＲＥＦ リファレンス電圧
ＶＩＮＴＲＥＦ ＶＩＮＴ依存電圧
８００，８０１，８０２ 差動増幅回路
８０３，８０４，８０５ 電流源
８０６ インバーター群
８０７ ノイズ防止回路
８０８，８０９ Ｎチャネルトランジスタ
８１０ 差動増幅回路の出力
９００ ワンショット回路
９０１ オシレーター
９０２，９０３，９０４ Ｄフリップフロップ
９０５ クロック選択スイッチ部
ＰＰＴＩＭ ポンピング周期信号
９０６〜９１０ ＮＯＲ素子
９１１，９１６ インバーター
９１２〜９１４ 遅延素子
９１５ ＮＡＮＤ素子
９５０ 分周回路
１０００ レベルシフタ付バッファ
１００１ レベルシフタ
１００２ インバーター群
１１００〜１１１３ Ｎチャネルトランジスタ
１５００ Ｐチャネルトランジスタ
１６００ Ｐチャネルトランジスタ
１６０１ オペアンプ
Claims (9)
- 機能ブロックで使用するための昇圧電圧を発生する昇圧電源回路であって、
第１および第２の電圧とグランド電圧が供給され、前記第１の電圧に比べ前記第２の電圧は低い電圧であり、前記第２の電圧に基づいてタイミング発生回路によってタイミング信号を発生し、前記タイミング信号によって前記第１の電圧を変換して前記機能ブロックで使用する前記昇圧電圧を発生するよう構成するとともに、
検知回路と、昇圧回路を有し、
前記昇圧回路は、タイミング発生回路と、レベルシフター回路と、チャージポンプ回路を有し、
前記タイミング発生回路は、前記第２の電圧が供給され、前記第２の電圧レベルのタイミング信号を前記レベルシフター回路に出力し、
前記レベルシフター回路は、前記第１の電圧レベルのタイミング信号を前記チャージポンプ回路に出力し、
前記チャージポンプ回路は、前記第１の電圧が供給されて前記第１の電圧レベルのタイミング信号に応じて前記昇圧電圧を発生し、
前記タイミング発生回路はオシレーターと前記オシレーターの出力を分周する分周回路を有し、前記検知回路が前記昇圧電圧が所定の電圧より低下したことを検知した場合に、前記オシレーターを活性化すると同時に前記分周回路をセットし、前記オシレーターが定常的にクロック信号を発生する前に、前記分周回路の出力信号から前記第２の電圧レベルのタイミング信号を生成し、前記チャージポンプ回路を駆動し、前記検知回路が前記昇圧電圧が所定の電圧より上昇したことを検知した場合に、前記オシレーターを停止し、前記分周回路をリセットするよう構成した
昇圧電源回路。 - 前記分周回路を、リセット端子、およびセット端子を有する複数のＤフリップフロップまたはＴフリップフロップで構成した請求項１に記載の昇圧電源回路。
- 前記検知回路は、電圧変換回路と、基準電圧発生回路と、比較回路を有し、
前記電圧変換回路は、前記機能ブロックで使用する電圧を降圧した第１の基準電圧を発生し、
前記基準電圧発生回路は、前記第１の電圧を所定の電圧に降圧した第２の基準電圧を発生し、
前記比較回路は、前記第１の基準電圧と、前記第２の基準電圧を比較して、前記第１の基準電圧が前記第２の基準電圧より低い場合に前記複数の昇圧回路を活性化し、前記第１の基準電圧が前記第２の基準電圧より高い場合に前記昇圧回路を非活性にするよう構成した
請求項１または請求項２に記載の昇圧電源回路。 - 前記基準電圧発生回路は、電気的フューズで構成される発生電圧調整手段を有し、この発生電圧調整手段によって前記第２の基準電圧を調整することで前記機能ブロックで使用する電圧を調整するよう構成した
請求項３に記載の昇圧電源回路。 - 前記第１の電圧は、前記機能ブロックが外部とのデーターの授受を行うＩ／Ｏブロックに供給される電源の電圧に等しいことを特徴とする
請求項１または請求項２に記載の昇圧電源回路。 - 前記第２の電圧は、前記機能ブロックに供給される電源の電圧に等しいことを特徴とする
請求項１または請求項２に記載の昇圧電源回路。 - 前記機能ブロックは、ダイナミック・ランダム・アクセスメモリーを有することを特徴とする
請求項１または請求項２に記載の昇圧電源回路。 - 前記タイミング発生回路を構成するトランジスタのゲート酸化膜の膜厚を、前記チャージポンプ回路を構成するトランジスタのゲート酸化膜の膜厚よりも薄くした
請求項１または請求項２に記載の昇圧電源回路。 - 前記タイミング信号がハイレベルとローレベルを備えることを特徴とする
請求項１に記載の昇圧電源回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003112248A JP4158856B2 (ja) | 2003-04-17 | 2003-04-17 | 昇圧電源回路 |
| US10/820,033 US7312649B2 (en) | 2003-04-17 | 2004-04-08 | Voltage booster power supply circuit |
| CN200410035047.8A CN1538453B (zh) | 2003-04-17 | 2004-04-19 | 升压电源电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003112248A JP4158856B2 (ja) | 2003-04-17 | 2003-04-17 | 昇圧電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004319011A JP2004319011A (ja) | 2004-11-11 |
| JP4158856B2 true JP4158856B2 (ja) | 2008-10-01 |
Family
ID=33157000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003112248A Expired - Lifetime JP4158856B2 (ja) | 2003-04-17 | 2003-04-17 | 昇圧電源回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7312649B2 (ja) |
| JP (1) | JP4158856B2 (ja) |
| CN (1) | CN1538453B (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006252708A (ja) * | 2005-03-11 | 2006-09-21 | Elpida Memory Inc | 半導体記憶装置における電圧発生方法及び半導体記憶装置 |
| KR100732756B1 (ko) * | 2005-04-08 | 2007-06-27 | 주식회사 하이닉스반도체 | 전압 펌핑장치 |
| KR100680441B1 (ko) * | 2005-06-07 | 2007-02-08 | 주식회사 하이닉스반도체 | 안정적인 승압 전압을 발생하는 승압 전압 발생기 |
| JP2007058157A (ja) * | 2005-07-26 | 2007-03-08 | Sanyo Epson Imaging Devices Corp | 電気光学装置、電気光学装置の駆動方法、および電子機器 |
| US7277315B2 (en) * | 2005-12-14 | 2007-10-02 | Etron Technology, Inc. | Multiple power supplies for the driving circuit of local word line driver of DRAM |
| KR100728904B1 (ko) * | 2005-12-28 | 2007-06-15 | 주식회사 하이닉스반도체 | 전압 발생기 및 이를 포함하는 반도체 메모리 장치 |
| KR100763355B1 (ko) * | 2006-03-22 | 2007-10-04 | 삼성전자주식회사 | 넓은 범위 전원전압 하에서도 안정적인 레벨의 승압전압을발생하는 승압전압 발생회로 및 이를 포함하는 반도체메모리 장치 |
| JP4843376B2 (ja) * | 2006-05-17 | 2011-12-21 | 株式会社東芝 | 電源回路 |
| JP2008197723A (ja) * | 2007-02-08 | 2008-08-28 | Toshiba Corp | 電圧発生回路 |
| WO2009013860A1 (ja) * | 2007-07-23 | 2009-01-29 | Panasonic Corporation | デジタルｐｌｌ装置 |
| JP2009105221A (ja) * | 2007-10-23 | 2009-05-14 | Nec Electronics Corp | 半導体集積回路装置 |
| JP5535447B2 (ja) * | 2008-05-15 | 2014-07-02 | ピーエスフォー ルクスコ エスエイアールエル | 電源電圧降圧回路、半導体装置および電源電圧回路 |
| US8031549B2 (en) * | 2008-09-19 | 2011-10-04 | Freescale Semiconductor, Inc. | Integrated circuit having boosted array voltage and method therefor |
| JP5315087B2 (ja) * | 2009-02-20 | 2013-10-16 | セイコーインスツル株式会社 | 昇圧回路 |
| US20100308899A1 (en) * | 2009-06-04 | 2010-12-09 | Pericom Semiconductor Corp. | Dual-Output Triple-Vdd Charge Pump |
| KR20110024936A (ko) | 2009-09-03 | 2011-03-09 | 삼성전자주식회사 | 광범위 전원용 승압 회로, 그것을 포함하는 전자 장치 및 전압 승압 방법 |
| US20110199039A1 (en) * | 2010-02-17 | 2011-08-18 | Lansberry Geoffrey B | Fractional boost system |
| JP5712624B2 (ja) * | 2010-02-24 | 2015-05-07 | 富士電機株式会社 | 基準電圧回路 |
| JP2013070462A (ja) | 2011-09-21 | 2013-04-18 | Elpida Memory Inc | 半導体装置及びこれを備える情報処理装置 |
| JP6406947B2 (ja) * | 2014-09-11 | 2018-10-17 | シナプティクス・ジャパン合同会社 | 集積回路装置、表示パネルドライバ、表示装置、及び昇圧方法 |
| CN104778968B (zh) * | 2015-04-01 | 2017-10-03 | 西安紫光国芯半导体有限公司 | 一种rram电压产生系统 |
| KR20170012623A (ko) * | 2015-07-21 | 2017-02-03 | 에스케이하이닉스 주식회사 | 전압 생성 회로 및 시스템 |
| KR102455877B1 (ko) * | 2016-02-15 | 2022-10-21 | 에스케이하이닉스 주식회사 | 전압 생성 회로 및 이를 포함하는 집적 회로 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2801654B2 (ja) | 1989-06-30 | 1998-09-21 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| JPH05129555A (ja) | 1991-11-01 | 1993-05-25 | Hitachi Ltd | 半導体記憶装置 |
| JP2740626B2 (ja) | 1992-10-13 | 1998-04-15 | 三菱電機株式会社 | 電圧発生回路 |
| JP3643385B2 (ja) | 1993-05-19 | 2005-04-27 | 株式会社東芝 | 半導体回路装置 |
| JPH0778471A (ja) | 1993-09-10 | 1995-03-20 | Toshiba Corp | 半導体集積回路 |
| JPH07194098A (ja) | 1993-11-17 | 1995-07-28 | Fujitsu Ltd | 昇圧回路及び昇圧回路用コントローラ |
| JPH11232869A (ja) * | 1998-02-16 | 1999-08-27 | Mitsubishi Electric Corp | 半導体回路装置 |
| JP3853513B2 (ja) * | 1998-04-09 | 2006-12-06 | エルピーダメモリ株式会社 | ダイナミック型ｒａｍ |
| JP2001110184A (ja) | 1999-10-14 | 2001-04-20 | Hitachi Ltd | 半導体装置 |
| JP2001126478A (ja) * | 1999-10-29 | 2001-05-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP3835968B2 (ja) | 2000-03-06 | 2006-10-18 | 松下電器産業株式会社 | 半導体集積回路 |
| KR100351932B1 (ko) * | 2000-05-30 | 2002-09-12 | 삼성전자 주식회사 | 반도체 메모리 장치의 전압 감지 회로 |
-
2003
- 2003-04-17 JP JP2003112248A patent/JP4158856B2/ja not_active Expired - Lifetime
-
2004
- 2004-04-08 US US10/820,033 patent/US7312649B2/en not_active Expired - Lifetime
- 2004-04-19 CN CN200410035047.8A patent/CN1538453B/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1538453B (zh) | 2010-04-28 |
| JP2004319011A (ja) | 2004-11-11 |
| US20040207458A1 (en) | 2004-10-21 |
| US7312649B2 (en) | 2007-12-25 |
| CN1538453A (zh) | 2004-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4158856B2 (ja) | 昇圧電源回路 | |
| US7595682B2 (en) | Multi-stage charge pump without threshold drop with frequency modulation between embedded mode operations | |
| JP3124781B2 (ja) | 半導体集積回路装置 | |
| US7227780B2 (en) | Semiconductor device and control method thereof | |
| JP3835968B2 (ja) | 半導体集積回路 | |
| EP0901127A2 (en) | Temperature independent oscillator | |
| JP4257064B2 (ja) | 昇圧電位発生回路及び制御方法 | |
| JPH0614529A (ja) | 昇圧電位発生回路 | |
| US6304148B1 (en) | Oscillator circuit for a semiconductor memory having a temperature dependent cycle | |
| JP4274597B2 (ja) | 半導体集積回路装置 | |
| US7545199B2 (en) | Power supply circuit for oscillator of semiconductor memory device and voltage pumping device using the same | |
| US7768340B2 (en) | Voltage pumping device | |
| US20090219081A1 (en) | Internal voltage generator of semiconductor memory device | |
| US7499346B2 (en) | High voltage generating device of semiconductor device | |
| KR19990050472A (ko) | 승압전압 발생회로 | |
| JP3566950B2 (ja) | 昇圧回路を備えた半導体装置 | |
| JP4306821B2 (ja) | 半導体記憶装置 | |
| JP3869690B2 (ja) | 内部電圧レベル制御回路および半導体記憶装置並びにそれらの制御方法 | |
| JPH09294367A (ja) | 電圧供給回路 | |
| JPH08205526A (ja) | 半導体集積回路の内部電圧昇圧回路 | |
| JPH11260053A (ja) | 半導体記憶装置の昇圧回路 | |
| JP2013118769A (ja) | 半導体装置 | |
| JP3144491B2 (ja) | 直列コンデンサ昇圧回路 | |
| JP7091113B2 (ja) | 半導体装置、および半導体装置の制御方法 | |
| JP3012634B1 (ja) | 半導体昇圧回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070417 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070424 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070622 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071113 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071217 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080430 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080610 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080708 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4158856 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120725 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120725 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130725 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |