JP2013118769A - 半導体装置 - Google Patents

Abstract

【課題】リセット解除時又はトリミング信号投入時における内部電源電圧のセットリング時間を高速化する半導体装置の提供。
【解決手段】内部リセット信号（ＲＥＳＥＴ）と内部トリミング信号（ＴＲＩＭ）を入力し、前記内部リセット信号の活性状態から非活性状態への遷移、又は、前記内部トリミング信号の非活性状態から活性状態への遷移に応答して、所定時間のパルス幅のワンショットのパルス信号ＤＷＮＢを生成する回路（１２、１４）と、内部電源電圧発生回路（３０）と、前記内部電源電圧発生回路（３０）の出力ノードと基準電位端子（ＧＮＤ）間に直列形態に接続されるスイッチ（ＳＷ）と抵抗素子（Ｒｓ）を含む回路（放電回路）（１８）と、前記内部電源電圧発生回路（３０）の出力電圧レベルの検出するレベル検出回路（２０）の検出信号（ＯＳＣ＿ＳＷ）と前記パルス信号（ＤＷＮＢ）を入力し、前記スイッチ（ＳＷ）の導通と非導通を制御する信号を出力する論理ゲート回路（１６）を備える。
【選択図】図１

Description

本発明は半導体装置に関し、例えば内部電源電圧発生回路を備えた半導体装置に関する。

この種の半導体装置として、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：クロックの立ち上がりと立ち下がりの両エッジに同期してデータをやり取りする）ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）について図１０を参照して概説する。なお、図１０は、以下に説明する本発明の実施形態でも適宜参照される。特に制限されないが、このＤＲＡＭデバイスは、８バンク構成のＤＤＲ ＳＤＲＡＭである。図１０において、ロウデコーダ（Ｒｏｗ ｄｅｃｏｄｅｒ）１−４は、ロウアドレスをデコードし選択されたワード線（不図示）を駆動する。センスアンプ（Ｓｅｎｓｅ ａｍｐ）１−２は、メモリセルアレイ（Ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）１−１のビット線（不図示）に読み出されたデータを増幅し、リフレッシュ動作時にはリフレッシュアドレスで選択されたワード線のセルに接続するビット線に読み出されたセルデータを増幅して該セルへ書き戻す。カラムデコーダ（Ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）１−３は、カラムアドレスをデコードし選択されたＹスイッチ（不図示）をオンとしてビット線を選択しＩＯ線（不図示）に接続する。

コマンドデコーダ（Ｃｏｍｍａｎｄ ｄｅｃｏｄｅｒ）１−９は、制御信号（チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ）等を入力し、コマンドをデコードする（なお、信号名の“／”はＬｏｗでアクティブであることを示す）。カラムアドレスバッファ及びバーストカウンタ（Ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｂｕｆｆｅｒ ａｎｄ ｂｕｒｓｔ ｃｏｕｎｔｅｒ）１−７は、コントロールロジック（Ｃｏｎｔｒｏｌ ｌｏｇｉｃ）１−１０の制御のもと、入力されたカラムアドレスからバースト長分のアドレスを生成し、カラムデコーダ１−３に供給する。モードレジスタ（Ｍｏｄｅ ｒｅｇｉｓｔｅｒ）１−５はアドレス信号とバンク選択用（８バンクの中の１つを選択）の信号ＢＡ０、ＢＡ１、ＢＡ２を入力しコントロールロジック１−１０に制御信号を出力する。ロウアドレスバッファ及びリフレッシュカウンタ（Ｒｏｗ ａｄｄｒｅｓｓ ｂｕｆｆｅｒ ａｎｄ ｒｅｆｒｅｓｈ ｃｏｕｎｔｅｒ）１−６のロウアドレスバッファは、入力されたロウアドレスをロウデコーダ１−４に出力し、リフレッシュカウンタはリフレッシュコマンドを入力してカウント動作しカウント値をリフレッシュアドレスとして出力する。ロウアドレスバッファからのロウアドレスとリフレッシュカウンタからのリフレッシュアドレスはマルチプレクサ（不図示）に入力され、リフレッシュ時には、リフレッシュアドレスが選択され、それ以外は、ロウアドレスバッファからのロウアドレスを選択し、ロウデコーダ１−４に供給される。クロックジェネレータ（Ｃｌｏｃｋ ｇｅｎｅｒａｔｏｒ）１−１４は、ＤＲＡＭデバイスに供給される相補の外部クロックＣＫ、／ＣＫを受け、クロックイネーブル信号ＣＫＥがＨｉｇｈのときは、内部クロック信号を、クロック供給先の回路に出力し、クロックイネーブル信号ＣＫＥがＬｏｗとなると、以降、内部クロック信号の供給を停止する。データコントロール回路（Ｄａｔａ Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）１−８は、書き込みデータと読み出しデータの入出力を行う。ラッチ回路（Ｌａｔｃｈ Ｃｉｒｃｕｉｔ）１−１１は書き込みデータと読み出しデータをラッチする。入力出力バッファ（Ｉｎｐｕｔ ＆ Ｏｕｔｐｕｔ ｂｕｆｆｅｒ）１−１３は、データ端子ＤＱからのデータの入出力を行う。ＤＬＬ（Ｄｅｌａｙ ｌｏｃｋ ｌｏｏｐ）１−１２は、外部クロックＣＫ、／ＣＫに遅延同期した信号を生成し、入力出力バッファ１−１３に供給する。メモリセルアレイ１−１からの読み出しデータはラッチ回路１−１１から入力出力バッファ１−１３に供給され、入力出力バッファ１−１３は、ＤＬＬ１−１２で外部クロックＣＫに同期したクロック信号の立ち上がりと立ち下がりのエッジを用いて、データ端子ＤＱから読み出したデータをダブルデータレートで出力する。ＤＭはライトデータのデータマスク信号であり、ライト時、Ｈｉｇｈのときデータは書き込まれる。ＤＱＳ、／ＤＱＳは、データのライト、リードのタイミングを規定する差動のデータストローブ信号であり、ライト動作時に入力信号、リード動作時に出力信号のＩＯ信号である。ＴＤＱＳ、／ＴＤＤＱは、データのＸ８構成をＸ４構成とコンパチブルとする差動の切替信号である。ＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）はＤＱ、ＤＱＳ、／ＤＱＳ、ＴＤＱＳ、／ＴＤＱＳの終端抵抗をオン・オフさせる制御信号である。

内部電源電圧発生回路（Ｏｎ−ｃｈｉｐ ｐｏｗｅｒ ｓｕｐｐｌｙ）１−１６は、外部電源電圧を受け、内部電源電圧（例えば高電圧ＶＰＰや、負電圧であるバックゲート電圧ＶＢＢ等）を生成する（内部電源又はオンチップパワーサプライともいう）。ヒューズＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１−１７は、内部電源電圧トリミング情報や不良セル救済用の置換セルアドレス等を記憶する。ヒューズＲＯＭ（ＦｕｓｅＲＯＭ）１−１７の情報は、例えば半導体装置製造時のウェハテスト工程において、テスト結果に基づき、内部電源電圧トリミング情報や不良セル救済用の置換セルアドレス等が書き込まれる（プログラムされる）。そして半導体製品の出荷後において、ヒューズＲＯＭ１−１７の内部電源電圧トリミング情報は、電源オン、あるいはコマンド入力時等に読み出され、内部電源電圧発生回路内のレジスタに設定する等して内部電源電圧発生回路の出力電圧の調整が行われる。

ＤＤＲ３（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ３） ＳＤＲＡＭでは、外部ピンにリセット（ＲＥＳＥＴ）ピンが設けられ、リセット信号／ＲＥＳＥＴ（Ｌｏｗレベルで活性）がリセット入力回路１−１５に入力される。外部から入力されるリセット信号／ＲＥＳＥＴにより、コマンドレジスタのリセットやヒューズＲＯＭ１−１７から内部電圧トリミング値情報や欠陥メモリセルの置換情報などを取り出す構成とされる。この一連の動作は所定期間内（例えば２００ｕｓ以内）に終了するように設計する必要がある。

なお、特許文献１には、昇圧回路（チャージポンプ回路）の出力電圧を放電するスイッチと、出力電圧のオーバーシュートを検知する電圧比較器を備え、該スイッを電圧比較器での比較結果により制御する構成の電源装置が開示されている。

特開２００６−０１４５８１号公報

以下に関連技術の分析を与える。

半導体チップに搭載される内部電源において、例えばメモリセルのウェル電源電圧を与える電源等では、メモリ容量の増加に伴う負荷容量の増大により、リセット時等において、ヒューズＲＯＭの情報を読み出し後、所定時間（例えば２００ｕｓ）内に内部電源を安定化させることが困難になってきている。同様の理由で、ウェハテスト時において、半導体装置の内部電源電圧のトリミングを行う際の内部電源の出力が安定化する時間（セットリング時間）も長くなってきている。

ところで、内部電源において、最適な設定値と異なる電圧で動作を開始すると、メモリセルの情報保持時間が短くなったり、動作タイミングがずれたりして、データの読み出しや書き込みエラーを起こす可能性がある。

上記問題点の少なくとも１つを解決する本発明は、概略以下の構成とされる（ただし、以下に制限されない）。

本発明によれば、リセットの解除、又は、内部電源電圧の調整を制御するトリミング信号の活性化に応答して、予め定められた所定の時間のパルス幅のパルス信号を生成し、内部電源電圧発生回路の出力ノードの電圧レベルの検出結果に基づき、前記内部電源電圧発生回路の出力ノードの電圧が予め定められた所定の値又は前記トリミング信号に対応した値となるように、前記パルス信号に応じて、前記出力の負荷に流す電流を増大させる制御を行う制御回路を備えた半導体装置が提供される。

本発明によれば、内部電源電圧発生回路の出力電圧レベルを基準電圧と比較するレベル検出回路を備え、前記制御回路は、前記内部電源電圧発生回路の出力ノードと基準電位端子間に直列形態に接続される、スイッチ及び抵抗素子と、前記リセット信号と前記トリミング信号を入力し、前記リセット信号の活性状態から非活性状態への遷移、又は、前記トリミング信号の非活性状態から活性状態への遷移、に応答して、所定の時間幅のパルス信号を生成するパルス生成回路と、前記レベル検出回路からの検出信号が予め定められた第１の値を示すとき、前記パルス信号に応答して、前記スイッチを導通状態とし、前記レベル検出回路からの検出信号が予め定められた第２の値であるか、前記パルス信号が出力されない場合、前記スイッチを非導通状態とする信号を生成する論理回路とを備えている。

本発明によれば、リセット解除時、あるいはトリミング信号投入時における、内部電源電圧のセットリング時間を高速化することができる。

本発明の実施形態１の構成を示す図である。 本発明の一実施例のチャージポンプ回路とレベル検出回路の構成の一例を示す図である。 本発明の一実施例の動作を説明するタイミング波形図である。 本発明の一実施例のパルス生成回路の構成の一例を示す図である。 本発明の一実施例のパルス生成回路の動作例を示すタイミング波形図である。 本発明の一実施例のＶＢＢ引き抜き回路の構成の一例を示す図である。 本発明の実施形態２の構成を示す図である。 本発明の実施形態２のシリーズパスレギュレータの一例を示す図である。 本発明の実施形態２の引き抜き回路の一例を示す図である。 半導体装置（ＤＲＡＭ）の構成例を模式的に示す図である。

実施形態の一つは、以下に示される。但し、本願の請求内容はこの実施形態に限定されない。好ましい形態の１つによれば、内部電源電圧発生回路（内部電圧発生回路）の出力電流に関して、吐き出し（ｓｏｕｒｃｅ）電流と吸い込み（ｓｉｎｋ）電流の一方が他方よりも電流駆動能力が大幅に大であり、前記一方の電流で出力ノードを充電する内部電源電圧発生回路に対して、前記出力ノード（負荷容量）に、吐き出し電流と吸い込み電流の他方の電流を与える回路（放電回路）（図１の１８）を備え、リセット解除時、又は、内部電源電圧の調整を制御するトリミング信号の活性化に応答して、所定の時間幅のパルス信号を生成し、前記内部電源電圧発生回路の前記出力ノードの電圧レベルの検出結果に基づき、前記パルス信号に応じて前記回路（図１の１８）を活性化させる。より詳細には、内部電源電圧発生回路の出力ノードに負荷と並列に接続する回路（放電回路）（１８）の活性化を制御する制御回路（１０）を備えている。内部電源電圧トリミング情報（トリミングコード）の値と、内部電源電圧発生回路の動作状態により回路（放電回路）（１８）を制御する。内部電源電圧発生回路の出力ノードの現在の電圧レベルが内部電源電圧トリミング情報に照らして、さらに放電して電圧調整すべきものである場合（このとき、図１のＯＳＷ＿ＳＷはＬｏｗ）、リセットの解除、トリミング信号の活性化に応答して、パルス信号を作成し、該パルス信号のパルス幅に対応して、前記回路（放電回路）（１８）を活性化して、前記出力ノードを放電する。一方、内部電源電圧発生回路の出力ノードの現在の電圧レベルがさらに充電すべきものである場合には（例えば図１のＯＳＷ＿ＳＷ＝Ｈｉｇｈ）、リセットの解除、トリミング信号の活性化時に生成されるパルス信号の伝達をマスクし、前記回路（放電回路）（１８）を非活性状態に保つように制御する回路（１６）を備える。

本発明の好ましい形態の１つによれば、内部電源電圧発生回路（図１の３０、図７の４０）と、前記内部電源電圧発生回路（図１の３０、図７の４０）の出力ノードと基準電位端子間に直列形態に接続される、スイッチ（ＳＷ）と抵抗素子（Ｒｓ）を含む回路（１８）と、前記内部電源電圧発生回路の出力電圧レベルを検出するレベル検出回路（２０）と、リセット信号（ＲＥＳＥＴ）とトリミング信号（ＴＲＩＭ）を入力し、前記リセット信号の活性状態から非活性状態への遷移、又は、前記トリミング信号の非活性状態から活性状態への遷移に応答して、予め定められた所定時間のパルス幅のパルス信号（ＤＷＮＢ）を生成するパルス生成回路（１２、１４）と、前記レベル検出回路（２０）からの検出信号（図１のＯＳＷＣ＿ＳＷ、あるいは、図７のＲＥＧ＿ＳＷ）と、前記パルス生成回路からのパルス信号（ＤＷＮＢ）とを入力し、前記検出信号（図１のＯＳＷＣ＿ＳＷ、あるいは、図７のＲＥＧ＿ＳＷ）が予め定められた第１の値（例えばＬｏｗ）を示すとき、前記パルス信号（ＤＷＮＢのＬｏｗパルス）に応答して、前記スイッチ（ＳＷ）を導通状態とし、前記レベル検出回路（２０）からの検出信号（図１のＯＳＷＣ＿ＳＷ、あるいは、図７のＲＥＧ＿ＳＷ）が予め定められた第２の値（例えばＨｉｇｈ）であるか、前記パルス信号が出力されない（ＤＷＮＢがＨｉｇｈ）場合、前記スイッチ（ＳＷ）を非導通状態とする信号を生成する論理回路（図１、図７の１６）と、を備える。かかる構成により、リセット解除時、あるいはトリミング信号投入時において、内部電源電圧トリミング時の内部電源電圧のセットリング時間を高速化する。

＜実施形態１＞
図１は、本発明の実施形態１の構成を示す図である。図１を参照すると、チャージポンプ回路（ＰＵＭＰ）３０の出力とグランド（ＧＮＤ）間に、スイッチＳＷとプルダウン抵抗素子Ｒｓとを直列接続した回路１８が接続されている。チャージポンプ回路（ＰＵＭＰ）３０の出力とＧＮＤ間の容量Ｃｐは、チャージポンプ回路（ＰＵＭＰ）３０の出力に接続された負荷容量を表している。

レベル検出回路（ＬＥＶＥＬ＿ＤＥＴ）２０は、基準電圧ＶＲＥＦと、チャージポンプ回路（ＰＵＭＰ）３０の出力電圧ＶＰＵＭＰを電圧比較するコンパレータ（電圧比較器）からなる。

特に制限されないが、チャージポンプ回路（ＰＵＭＰ）３０が、電源電圧ＶＤＤの例えば２倍の電圧等の昇圧電圧を生成する構成の場合には、ＶＲＥＦ＜ＶＰＵＭＰのとき、レベル検出回路（ＬＥＶＥＬ＿ＤＥＴ）２０はＬｏｗレベルの出力信号ＯＳＣ＿ＳＷを出力し、チャージポンプ回路（ＰＵＭＰ）３０の動作（発振動作）を停止させ、ＶＲＥＦ≧ＶＰＵＭＰのとき、出力信号ＯＳＣ＿ＳＷをＨｉｇｈレベルとしてチャージポンプ回路（ＰＵＭＰ）３０を動作（発振動作）させ、ＶＰＵＭＰの電圧を高める。一方、チャージポンプ回路（ＰＵＭＰ）３０が負電圧を生成する構成の場合、０＞ＶＲＥＦ＞ＶＰＵＭＰのとき（すなわち、ＶＰＵＭＰがＶＲＥＦよりも負側により深い電圧のとき）、レベル検出回路（ＬＥＶＥＬ＿ＤＥＴ）２０は、Ｌｏｗレベルの出力信号ＯＳＣ＿ＳＷを出力してチャージポンプ回路（ＰＵＭＰ）３０の動作（発振動作）を停止させ、ＶＲＥＦ≦ＶＰＵＭＰのとき（ＶＰＵＭＰがＶＲＥＦよりも負側により浅い電圧のとき）、Ｈｉｇｈレベルを出力し、チャージポンプ回路（ＰＵＭＰ）３０を動作させ、ＶＰＵＭＰの電圧を負側に深くする。

制御回路１０は、内部リセット信号（ＲＥＳＥＴ）と内部トリミング信号（ＴＲＩＭ）を入力するパルス生成回路（ＰＵＬＳＥ＿ＧＥＮ）１２と、パルス生成回路（ＰＵＬＳＥ＿ＧＥＮ）１２の出力信号（出力パルス）を反転し、信号ＤＷＮＢを出力するインバータ１４と、ＤＷＮＢとＯＳＣ＿ＳＷを入力し、入力したＯＳＣ＿ＳＷとＤＷＮＢがともにＬｏｗのときに、Ｈｉｇｈを出力し、それ以外の場合、Ｌｏｗを出力する２入力ＮＯＲ（否定論理和）回路１６と、チャージポンプ回路（ＰＵＭＰ）３０の出力とグランド（ＧＮＤ）間に直列に接続され、ＮＯＲ回路１６の出力信号がＨｉｇｈのときに、導通（オン）し、ＮＯＲ回路１６の出力信号がＬｏｗのときに、非導通（オフ）となるスイッチＳＷと、抵抗素子Ｒｓからなる回路１８とを備えている。内部リセット信号（ＲＥＳＥＴ）は、外部リセットピンに入力される外部リセット信号／ＲＥＳＥＴ（Ｌｏｗアクティブ信号）に基づき生成される内部信号である。外部リセット信号／ＲＥＳＥＴを受けるリセット入力回路（図１０の１−１５）は、／ＲＥＳＥＴがＬｏｗに活性化されると、内部リセット信号ＲＥＳＥＴをＨｉｇｈとする。一方、内部トリミング信号ＴＲＩＭは、コマンドデコーダ（図１０の１−９）により生成される内部制御信号であり、ヒューズＲＯＭ（図１０の１−１７）の内部電源トリミング情報に基づき、内部電源電圧発生回路（図１０の１−１６）の電圧調整を指示する信号である。例えば内部トリミング信号ＴＲＩＭがＨｉｇｈとなると、ヒューズＲＯＭ（図１０の１−１７）の内部電源トリミング情報に基づき、図１において、レベル検出回路（ＬＥＶＥＬ＿ＤＥＴ）２０に入力される基準電圧ＶＲＥＦの電圧が調整（トリミング）される。

パルス生成回路（ＰＵＬＳＥ＿ＧＥＮ）１０は、外部リセット信号／ＲＥＳＥＴがＬｏｗとなり内部リセット信号（ＲＥＳＥＴ）がＨｉｇｈレベルに設定されたのちリセットが解除され、内部リセット信号（ＲＥＳＥＴ）がＨｉｇｈからＬｏｗに設定される時点（リセットが解除される時点）から、パルス幅＝ｔＷのＨｉｇｈパルス（ワンショットパルス）を生成する。またパルス生成回路（ＰＵＬＳＥ＿ＧＥＮ）１０は、内部トリミング信号（ＴＲＩＭ）が活性化される（例えばＬｏｗからＨｉｇｈに立ち上がる）とき、パルス幅＝ｔＷのＨｉｇｈパルスを生成する。インバータ１４は、パルス生成回路（ＰＵＬＳＥ＿ＧＥＮ）１０の出力信号を反転出力した信号をＤＷＮＢとして出力する。インバータ１４は、パルス生成回路（ＰＵＬＳＥ＿ＧＥＮ）１０からのＨｉｇｈパルス（ワンショットパルス）が出力されると、これを反転したＬｏｗパルスをＤＷＮＢとして出力する。

ＮＯＲ回路１６は、レベル検出回路（ＬＥＶＥＬ＿ＤＥＴ）２０の出力信号ＯＳＣ＿ＳＷがＬｏｗであり（チャージポンプ回路３０における発振動作の停止時）、且つ、インバータ１４から出力される信号ＤＷＮＢがＬｏｗのとき、その出力をＨｉｇｈとし、スイッチＳＷを導通状態（オン状態）とする。すなわち、チャージポンプ回路３０の発振動作停止中に、インバータ１４からＬｏｗパルスＤＷＮＢが出力されると、ＤＷＮＢのＬｏｗ期間中、スイッチＳＷは導通状態（オン状態）とされ、チャージポンプ回路３０の出力ノード（出力負荷Ｃｐ）は抵抗素子Ｒｓを介してＧＮＤに放電される。なお、本実施形態において、ＮＯＲ回路１６は、ＯＳＣ＿ＳＷがＬｏｗ、ＤＷＮＢがＬｏｗのときスイッチＳＷの制御端子（オン・オフを制御する端子）にＨｉｇｈレベルを供給してスイッチＳＷを導通（オン）させるロジックとしたため、ＮＯＲ回路としているが、ＯＳＣ＿ＳＷがＬｏｗ、ＤＷＮＢがＬｏｗのとき、Ｌｏｗレベルを供給してスイッチＳＷを導通（オン）させる構成の場合、ＮＯＲ回路１６は、ＯＲ回路で置き換えられる。すなわち、チャージポンプ回路３０における発振動作の停止時に、リセット解除、又は内部トリミング信号活性化時に生成されるワンショットパルスに基づき、スイッチＳＷを導通（オン）する構成でありさえすれば、ＯＳＣ＿ＳＷ、ＤＷＮＢの論理値の設定と、スイッチＳＷを導通（オン）状態と、スイッチＳＷの制御端子に接続される回路１６のロジックゲートの組み合せは、図１の構成以外にも適宜変更可能である。

チャージポンプ回路３０が例えば電圧ダブラ（Ｖｏｌｔａｇｅ Ｄｏｕｂｌｅｒ）等の昇圧回路の場合、チャージポンプ回路３０が動作中（ＯＳＷ＿ＳＷがＨｉｇｈ）のときは、スイッチＳＷはオフ状態に保たれ、出力電圧ＶＰＵＭＰをアップするとき、抵抗素子ＲｓからＧＮＤへの放電電流をなくし、チャージポンプ回路３０による出力負荷Ｃｐの充電動作を妨げることはない。チャージポンプ回路３０が停止中であるときに（ＯＳＷ＿ＳＷがＬｏｗ）、ＤＷＮＢがＬｏｗの期間、スイッチＳＷを導通状態（オン状態）とし、チャージポンプ回路３０の出力（負荷Ｃｐ）の蓄積電荷が、抵抗素子Ｒｓを介してＧＮＤに放電され、チャージポンプ回路３０の出力電圧ＶＰＵＭＰが下がり、基準電圧ＶＲＥＦに近づくように作用する。すなわち、スイッチＳＷと抵抗素子Ｒｓからなる回路１８は、充電能力（吐き出し電流の駆動能力）に対して放電能力（吸い込み電流の駆動能力）が乏しいチャージポンプ回路３０の出力電圧の降下を補助し、セットリング時間を短くする。なお、抵抗素子Ｒｓに流れる電流は、チャージポンプ回路（ＰＵＭＰ）３０の供給能力以下にすることが望ましい。

チャージポンプ回路３０が負電圧を出力する構成の場合も、同様にして、チャージポンプ回路３０が動作中（ＯＳＷ＿ＳＷがＨｉｇｈ）のときは、スイッチＳＷはオフ状態に保たれ、チャージポンプ回路３０がＶＰＵＭＰを負側により深い電位とするにあたり、ＧＮＤから抵抗素子Ｒｓを介し負荷Ｃｐへの電流が流れ込むことをなくしている。そして、チャージポンプ回路３０が停止中であるときに（ＯＳＷ＿ＳＷがＬｏｗ）、ＤＷＮＢがＬｏｗの期間、スイッチＳＷを導通状態（オン状態）とし、チャージポンプ回路３０の出力（負荷Ｃｐ）をスイッチＳＷと抵抗素子Ｒｓを介してグランド（ＧＮＤ）に接続し、チャージポンプ回路３０の出力電圧を負側により浅くする（この場合、負荷容量Ｃｐの端子間電圧の絶対値が小さくなり、負荷容量Ｃｐの電荷の放電となる）。すなわち、回路１８は、チャージポンプ回路３０の出力電圧ＶＰＵＭＰ（＜０）の電位を上げて基準電圧ＶＲＥＦに近づくように作用し、セットリング時間を短縮する。

＜実施例＞
図２は、図１のチャージポンプ回路３０の一例を説明する図である。本実施例では、内部電源電圧発生回路（例えば図１０の１−１６）として、負電圧ＶＢＢ（メモリセルトランジスタのバックゲート・バイアス電圧（基板電圧）等）を生成する回路を例に説明する。図２には、図１のレベル検出回路（ＬＥＶＥＬ＿ＤＥＴ）２０と、チャージポンプ回路（ＰＵＭＰ）３０の回路構成が示され、さらに、ＶＢＢの供給先であるメモリセルトランジスタのバックゲート・バイアス電圧としてメモリセルの一部が模式的な部分断面図にて示されている。メモリセルトランジスタは、図１のメモリセルアレイ１−１中の１つのメモリセルのトランジスタである。

図２を参照すると、チャージポンプ回路（ＰＵＭＰ）３０は、レベル検出回路（ＬＥＶＥＬ＿ＤＥＴ）２０の出力信号（検出信号）ＯＳＣ＿ＳＷを第１の入力端子に受ける２入力ＮＡＮＤ（否定論理積）回路３１と、４段縦続接続したインバータ（ＣＭＯＳインバータ）３２_１〜３２_４を備え、最終段のインバータ３２_４の出力をＮＡＮＤ回路３１の第２の入力端子に帰還入力したリングオシレータ（ｒｉｎｇ ｏｓｃ．）と、リングオシレータ（ｒｉｎｇ ｏｓｃ．）の出力に一端（ゲート）が接続されたＭＯＳキャパシタ３５と、ＭＯＳキャパシタ３５の他端（ソースとドレインの接続点）にソースが接続され、ドレインとゲートがＧＮＤに接続されたＰＭＯＳトランジスタ３６と、ＭＯＳキャパシタ３５の他端（ソースとドレインとバックゲートが共通接続）に、ドレインとゲートが接続されたＰＭＯＳトランジスタ３７とを備え、ＰＭＯＳトランジスタ３７のソース端子電圧がＶＢＢとして出力される。インバータ（ＣＭＯＳインバータ）３２_１〜３２_４の段数は４段に制限されるものでないことは勿論である。

図２に模式的に示すように、チャージポンプ回路（ＰＵＭＰ）３０の出力電圧（負電圧）ＶＢＢは、メモリセルが形成されるＰウェル（ｐ−ＷＥＬＬ）のウェルコンタクトに接続され、負電圧（例えば−０．５Ｖ程度）を供給する。

図２において、メモリアレイ部分断面図のＰウェル（ｐ−ＷＥＬＬ）内の２つのＮ^＋は、メモリセルトランジスタ（ＮＭＯＳトランジスタ）のソース、ドレインをなすＮ^＋拡散層（ｈｉｇｈｌｙ−ｄｏｐｅｄ ｎ^＋ ｒｅｇｉｏｎ）であり、Ｇはゲート電極である。

図２のＰ型基板（ｐ−Ｓｕｂ）において、Ｐウェル（ｐ−ＷＥＬＬ）と不図示のＮウェルよりも深い位置にディープＮウェル（Ｄ−ｎＷＥＬＬ）を備え、ディープＮウェル（Ｄ−ｎＷＥＬＬ）はＮウェル同士を接続し、Ｎウェルの抵抗を減少させてラッチアップ耐圧を向上させるトリプルウェル構造を有する。なお、図２ではＰウェル（ｐ−ＷＥＬＬ）とディープＮウェル間の接合容量を負荷容量Ｃｐとして示している。

図２に示すように、チャージポンプ回路（ＰＵＭＰ）３０の出力は、さらに直列抵抗Ｒ２、Ｒ１を介して第２の基準電圧ＶＲＥＦ２に接続される。ここで、ＶＲＥＦ１、ＶＲＥＦ２は以下の大小関係を満たす。

０＜ＶＲＥＦ１＜ＶＲＥＦ２ ・・・（１）

コンパレータ２１のマイナス入力端子（−）には第１の基準電圧ＶＲＥＦ１が入力され、プラス入力端子（＋）は抵抗Ｒ２、Ｒ１の接続点に接続されている。特に制限されないが、コンパレータ２１は、プラス入力端子（＋）の電圧がマイナス入力端子（−）の電圧ＶＲＥＦ１よりも高いときに、出力ＯＳＣ＿ＳＷをＨｉｇｈとし、プラス入力端子（＋）の電圧がマイナス入力端子（−）の電圧ＶＲＥＦ１よりも低いとき、出力ＯＳＣ＿ＳＷをＬｏｗとする。

コンパレータ２１のプラス入力端子（＋）の電圧Ｖ^＋は次式（２）で与えられる。

Ｖ^＋＝（ＶＲＥＦ２−ＶＢＢ）×Ｒ２／（Ｒ１＋Ｒ２）＋ＶＢＢ
＝（Ｒ２／（Ｒ１＋Ｒ２））×ＶＲＥＦ２＋（Ｒ１／（Ｒ１＋Ｒ２））×ＶＢＢ ・・・（２）

式（２）から、ＶＢＢが負方向に深くなるにしたがい、コンパレータ２１のプラス入力端子（＋）の電圧Ｖ^＋は下がる。

コンパレータ２１において、プラス入力端子（＋）の電圧Ｖ^＋（抵抗Ｒ２、Ｒ１の接続点の電位）が、マイナス入力端子（−）の電圧Ｖ⁻（＝ＶＲＥＦ）よりも大のとき、コンパレータ２１の出力信号ＯＳＣ＿ＳＷはＨｉｇｈレベルとなり、チャージポンプ回路３０を動作（発振動作）させる。コンパレータ２１において、プラス入力端子（＋）の電圧Ｖ^＋がマイナス入力端子（−）の電圧Ｖ⁻（＝ＶＲＥＦ１）以下のとき、コンパレータ２１の出力信号ＯＳＣ＿ＳＷはＬｏｗレベルとなり、チャージポンプ回路３０の動作を停止させる。

本実施例では、コンパレータ２１の出力信号ＯＳＣ＿ＳＷをリングオシレータ（ｒｉｎｇ ｏｓｃ．）のＮＡＮＤ回路３１に入力する発振制御信号として用いているため、コンパレータ２１の入力を、図２のように接続しているが、図２とは逆に、コンパレータ２１において、第１の基準電圧ＶＲＥＦ１をプラス入力端子（＋）に入力し、マイナス入力端子（−）に抵抗Ｒ２、Ｒ１の接続点を接続する構成とした場合、第１の基準電圧ＶＲＥＦ１と、抵抗Ｒ２、Ｒ１の接続点の電圧の大小関係と、コンパレータ２１の出力信号ＯＳＣ＿ＳＷのＨｉｇｈ、Ｌｏｗの対応関係は、上記の逆の関係となる。

コンパレータ２１のプラス入力端子（＋）の電圧Ｖ^＋がマイナス入力端子（−）の電圧Ｖ⁻（＝ＶＲＥＦ）と等しくなるとき（Ｖ^＋＝Ｖ⁻＝ＶＲＥＦ１）、ＶＢＢは次式（３）で与えられる。

ＶＢＢ＝（（Ｒ１＋Ｒ２）／Ｒ１）×ＶＲＥＦ１−（Ｒ２／Ｒ１）×ＶＲＥＦ２
・・・（３）

図２において、第１、第２の基準電圧ＶＲＥＦ１、ＶＲＥＦ２は不図示の基準電圧発生回路から供給される。ＶＲＥＦ１とＶＲＥＦ２の一方又は両方は、ヒューズＲＯＭ（図１−１７）に書き込まれた内部電圧トリミング情報に基づき、基準電圧発生回路の基準電圧が電圧調整される。

リングオシレータ（ｒｉｎｇ ｏｓｃ．）において、ＯＣＳ＿ＳＷがＨｉｇｈのとき、ＮＡＮＤ回路３１はインバータとして動作し、全体でインバータ５段のリングオシレータとして発振する。ＮＡＮＤ回路３１、インバータ３２の遅延時間をともにｔｄとすると、Ｎ段のインバータのリングオシレータ（ｒｉｎｇ ｏｓｃ．）の発振周波数ｆ_ｏｓｃは次式（４）で与えられる。

ｆ_ｏｓｃ＝１／（２×Ｎ×ｔｄ） ・・・（４）

これは、リングオシレータ（ｒｉｎｇ ｏｓｃ．）のループを信号が２周すると元に戻り１周期（＝１／ｆ_ｏｓｃ）となるためである。なお、インバータ１段あたりの遅延ｔｄは、例えば次式（５）で近似される。

Ｃ_Ｌｏａｄ×Ｖ_ＤＤ／（μ×Ｃ_ｏｘ×（Ｗ／Ｌ）×（Ｖ_ＤＤ−Ｖ_ＴＨ）^α）
・・・（５）

Ｖ_ＤＤは電源電圧、Ｖ_ＴＨは閾値電圧を、μはキャリア移動度、Ｃ_ｏｘは単位面積あたりのゲート酸化膜容量、Ｗはゲート幅、Ｌはゲート長、Ｃ_Ｌｏａｄはインバータの出力負荷容量、α（＝１〜２）は短チャネル効果に依存した値である。

ＯＣＳ＿ＳＷがＨｉｇｈのとき、ノードＢはリングオシレータ（ｒｉｎｇ ｏｓｃ．）の発振動作に対応して、Ｌｏｗ／Ｈｉｇｈ（ＶＤＤ電位、ＧＮＤ電位）と変化する。一方、ＯＣＳ＿ＳＷがＬｏｗのとき、ＮＡＮＤ回路３１の出力はＨｉｇｈ固定であり、ノードＢはＨｉｇｈ固定となり、リングオシレータ（ｒｉｎｇ ｏｓｃ．）は発振を停止する。

ＯＣＳ＿ＳＷがＨｉｇｈのとき、すなわち、リングオシレータ（ｒｉｎｇ ｏｓｃ．）の発振動作時、インバータ３２_４の出力ノードＢがＨｉｇｈとなると、ＭＯＳキャパシタ３５の一端（ゲート端子）はＶＤＤ電位、他端（ノードＡ）はＧＮＤ電位となり、ＭＯＳキャパシタ３５の端子間電圧（ノードＢとＡ間の電圧）はＶＤＤとなる。この状態からインバータ３２_４の出力ノードＢがＬｏｗとなると、ノードＢに接続するＭＯＳキャパシタ３５の一端（ゲート端子）側はＧＮＤ電位となり、ＭＯＳキャパシタ３５の蓄積電荷に変化はなく、その端子間電圧はＶＤＤであることから、ＭＯＳキャパシタ３５の他端（ノードＡ）は、０−ＶＤＤ＝−ＶＤＤとなる。

ＰＭＯＳトランジスタ３７のソース電位＝ＶＢＢが、式（３）の値よりも高い（例えば０Ｖ）のとき、ダイオード接続されたＰＭＯＳトランジスタ３７のゲートとドレインの電位は、ノードＡの電位（＝−ＶＤＤ＜０）であることから、ＰＭＯＳトランジスタ３７のゲート・ソース間電圧の絶対値｜ＶＧＳ｜は、その閾値電圧の絶対値｜Ｖ_ＴＨ｜よりも大となり、ＰＭＯＳトランジスタ３７は導通する（ＰＭＯＳトランジスタ３７のドレイン・ソース間電圧ＶＤＳ＝ゲート・ソース間電圧ＶＧＳであり、｜ＶＤＳ｜＞｜ＶＧＳ−Ｖ_ＴＨ｜であるため、飽和領域で動作する）。導通状態のときのＰＭＯＳトランジスタ３７のゲート・ソース間電圧をＶＧＳとすると、ＶＢＢの電位は、次式（６）で与えられる。

ＶＢＢ＝−ＶＤＤ＋｜ＶＧＳ｜ ・・・（６）

ＭＯＳキャパシタ３５の他端のノードＡの電位が−ＶＤＤのとき、ＰＭＯＳトランジスタ３６のゲート電位（＝ＧＮＤ電位）の方が、ＰＭＯＳトランジスタ３６のソース電位（＝−ＶＤＤ）よりも高いため（ゲート・ソース間電圧ＶＧＳ＞０）、ＰＭＯＳトランジスタ３６は非導通（オフ）となる。なお、図２の回路は、ＤＲＡＭでは、一般に、「ＶＢＢ発生回路」とも呼ばれる。

図３は、図２のタイミングの一例を模式的に示すタイミング波形図である。図３には、電源電圧ＶＤＤ（内部電源電圧）、内部リセット信号ＲＥＳＥＴ、内部トリミング信号ＴＲＩＭ、ＯＳＣ＿ＳＷ、図２のチャージポンプ回路ＶＢＢの電圧波形が示されている。このＶＢＢの電圧波形として、実施形態（図１の制御回路１０を備えている）のＶＢＢ電圧波形が実線で示されており、比較例（図１の制御回路１０を備えない）のＶＢＢ電圧波形が破線で示されている。

電源の投入時、電源電圧ＶＤＤがＧＮＤ電位から立ち上がる。電源電圧ＶＤＤが最小動作電圧ＶＤＤｍｉｎとなると、回路は動作可能となり、図２のコンパレータ２１のプラス入力端子（＋）の電圧Ｖ^＋(上式（２）)がマイナス入力端子（−）の電圧Ｖ⁻（＝ＶＲＥＦ１）よりも高いため、コンパレータ２１の出力ＯＳＣ＿ＳＷがＨｉｇｈとなり、チャージポンプ回路３０のリングオシレータが発振動作し、出力電圧ＶＢＢは負方向に深くなる。コンパレータ２１のプラス入力端子（＋）の電圧Ｖ^＋が、マイナス入力端子（−）の電圧Ｖ⁻以下となると（すなわち、ＶＢＢが式（３）の値以下となると）、ＯＳＷ＿ＳＷはＬｏｗとなり、チャージポンプ回路３０のリングオシレータが発振を停止する。

外部リセット信号／ＲＥＳＥＴ（Ｌｏｗパルス）が入力され、リセット動作（半導体装置内のレジスタ等の初期化等）が行われ、ヒューズＲＯＭ（図１０の１−１７）から内部電圧トリミング情報が読み出され、図２における基準電圧ＶＲＥＦ１、ＶＲＥＦ２の電圧調整等が行われる。外部リセット信号／ＲＥＳＥＴの反転信号に対応する内部リセット信号ＲＥＳＥＴのＨｉｇｈからＬｏｗへの遷移に応答して、図１のパルス生成回路（ＰＵＬＳＥ＿ＧＥＮ）１２からワンショットのＨｉｇｈパルスが生成され、インバータ１４よりＬｏｗパルスの信号ＤＷＮＢが出力され、図１のスイッチＳＷがオンする。このため、ＶＢＢが電源オン時の初期設定値（負電圧）よりも浅い負電圧への設定の安定化時間（セットリング時間）を速めることができる。すなわち、内部リセット信号ＲＥＳＥＴのＨｉｇｈからＬｏｗへの立ち下がりのタイミングからｔｆ（＜２００μ秒）の期間内にＶＢＢは、より浅い負電圧に電圧調整される。

一方、比較例では、図１の制御回路１０を有しないため、外部リセット信号／ＲＥＳＥＴの入力に応じて、ヒューズＲＯＭから内部電圧トリミング情報が読み出され、図２における基準電圧ＶＲＥＦ１、ＶＲＥＦ２の電圧調整等が行われるが、ＶＢＢを電源オン時の初期設定値よりも浅い負電圧に設定するには、後述される式（８）、（９）等に示すように、長時間を要する（図３のＶＢＢ電圧波形において破線で示す比較例の波形参照）。このように、比較例では、ＶＢＢの内部電圧トリミング情報の電位への上昇は、２００μ秒以内には行われない。

つづいて、内部トリミング信号ＴＲＩＭのＨｉｇｈパルスが入力されると（このとき、内部リセット信号ＲＥＳＥＴはＬｏｗ）、図１のパルス生成回路（ＰＵＬＳＥ＿ＧＥＮ）１２からワンショットのＨｉｇｈパルスが生成され、インバータ１４よりＬｏｗパルスの信号ＤＷＮＢが出力され、図１のスイッチＳＷがオンして、ＶＢＢの電位は、電源オン時の設定値より浅い電位に設定される。一方、比較例では、図１の制御回路１０を有せず、ＶＢＢの破線の波形に示すように、内部トリミング信号ＴＲＩＭに基づき、ＶＢＢをより浅い負電圧に設定する電圧調整は２００μ秒以内には行われない。

さらに、内部トリミング信号ＴＲＩＭのＨｉｇｈパルスが入力され、ＶＢＢの電位が上昇した結果、コンパレータ２１のプラス入力端子（＋）の電圧Ｖ^＋（上式（２））がマイナス入力端子（−）の電圧Ｖ⁻（＝ＶＲＥＦ１）よりも高くなると、コンパレータ２１の出力ＯＳＣ＿ＳＷはＬｏｗからＨｉｇｈに変化し、チャージポンプ回路３０のリングオシレータが発振動作し、ＶＢＢは負方向により深くなる。コンパレータ２１のプラス入力端子（＋）の電圧Ｖ^＋がマイナス入力端子（−）の電圧Ｖ⁻（＝ＶＲＥＦ１）と等しくなるか（このとき、ＶＢＢは式（３）で与えられる）、それ以下となると、ＯＳＷ＿ＳＷはＬｏｗとなり、チャージポンプ回路３０は動作を停止する。

図２のチャージポンプ回路３０において、ＶＢＢを負電位側に深くする能力（負電位の絶対値をより大とする能力）、すなわち、電流を吸い込む能力（吸い込み電流駆動能力）は数ｍＡと大きい（ＰＭＯＳトランジスタ３７の電流駆動能力（例えばゲート幅Ｗ）に依存する）。

しかしながら、図２のチャージポンプ回路３０において、負電圧ＶＢＢを浅くする能力（深い負電圧から浅い負電圧とする能力）、すなわち、電流を吐き出す能力（吐き出し電流駆動能力）は、基本的にはない。電流の吐き出し（吐き出し電流の供給）は、レベル検出回路（ＬＥＶＥＬ＿ＤＥＴ）２０内の抵抗Ｒ１、Ｒ２に流れる電流Ｉ_Ｓによって行われる。レベル検出回路（ＬＥＶＥＬ＿ＤＥＴ）２０内の分圧抵抗Ｒ１、Ｒ２を流れる電流Ｉ_Ｓは、通常、ｕＡオーダー以下であり、吸い込み電流（数ｍＡ）と比べて非常に小さい。なお、電流Ｉ_Ｓを小さくするのは、スタンバイ時の消費電流を低減するためである。

図２において、ＶＢＢを現在の電位から負電位側にさらに深くするよりも浅くする方が時間がかかる。例えば、図２のＰウェル（ｐ−ＷＥＬＬ）とディープＮウェル（Ｄ−ｎＷＥＬＬ）の容量Ｃｐを５０ｎＦ、ＶＲＥＦ２から抵抗Ｒ１、Ｒ２に流れる電流Ｉｓを１ｕＡとすると、ＶＢＢを現在の電位からδＶ＝０．１Ｖだけ浅くするために要する時間δｔ１は、次式（７）で与えられる。

δｔ１＝Ｃｐ×δＶ／Ｉｓ＝５０ｎＦ×０．１Ｖ／１ｕＡ＝５ｍｓ・・・（７）

一方、吸い込み電流（Ｓｉｎｋ Ｃｕｒｒｅｎｔ）の駆動能力を１ｍＡとすると、ＶＢＢを現在の電位からδＶ＝０．１Ｖだけ負側に深くするために要する時間δｔ２は、次式（８）で与えられる。

δｔ２＝Ｃｐ×δＶ／１ｍＡ＝５０ｎＦ×０．１Ｖ／１ｍＡ＝５μｓ ・・・（８）

さらに、δＶ＝０．５Ｖとしても、
δｔ２＝Ｃｐ×δＶ／１ｍＡ＝５０ｎＦ×０．５Ｖ／１ｍＡ＝２５μｓ ・・・（９）
と短い。

前述のように、ＤＤＲ３ ＳＤＲＡＭでは、外部からのリセット信号により、内部のコマンドレジスタのリセットやヒューズＲＯＭから内部電圧トリミング値情報や欠陥メモリセルの置換情報等を取り出すようにしている。この一連の動作は、例えば２００ｕｓ以内に終了するように設計する必要がある。このため、ＶＢＢでは、図３に示すように、電源ＶＤＤ投入時の値より、内部リセット信号ＲＥＳＥＴがＨｉｇｈとなり、ヒューズＲＯＭから読み出した値（トリミングコード）の方が浅いと、ＶＢＢをより浅い負電圧に調整する場合、規定の２００ｕｓ以内に電圧調整が間に合わないことになる。また、ウェハテスト時において、内部電源電圧のトリミング時にも、同様のことが生じる。この結果、テスト時間の増加を招く。

次に、パルス生成回路（ＰＵＬＳＥ＿ＧＥＮ）１２について説明する。図４は、図１、図２の構成に用いられるパルス生成回路（ＰＵＬＳＥ＿ＧＥＮ）１２の具体的な回路構成の一例を示す図である。図４を参照すると、パルス生成回路（ＰＵＬＳＥ＿ＧＥＮ）１２は、内部リセット信号ＲＥＳＥＴのＨｉｇｈからＬｏｗへの立ち下がりと、内部トリミング信号ＴＲＩＭのＬｏｗからＨｉｇｈへの立ち上がりから、パルス幅ｔｗのパルス（Ｌｏｗパルス）を発生する。図５は、図４の回路の動作波形の一例を示す図である。図５には、図４のＴＲＩＭ、ＲＥＳＥＴ、ノードＮ４、Ｎ１、Ｎ３、Ｎ３、Ｎ５、ＤＷＮＢの電圧波形が示されている。

図４において、内部リセット信号ＲＥＳＥＴをインバータＩ６で反転した信号と内部トリミング信号ＴＲＩＭを入力するＯＲ回路ＯＲ１は、内部リセット信号ＲＥＳＥＴのＨｉｇｈからＬｏｗへの立ち下がり、又は、内部トリミング信号ＴＲＩＭのＬｏｗからＨｉｇｈへの立ち上がりに応答して、出力を、ＬｏｗからＨｉｇｈに遷移させる。ＯＲ回路ＯＲ１の出力を受ける遅延回路ＤＬＹ１と、遅延回路ＤＬＹ１の出力を反転させるインバータＩ１と、ＯＲ回路ＯＲ１の出力とインバータＩ１の出力を受けるＮＡＮＤ回路ＮＡ１は、いわゆる微分回路（ワンショットパルス生成回路）を構成している。ＮＡＮＤ回路ＮＡ１は、内部リセット信号ＲＥＳＥＴのＨｉｇｈからＬｏｗへの立ち下がりエッジ、又は、内部トリミング信号ＴＲＩＭのＬｏｗからＨｉｇｈへの立ち上がりエッジから、パルス幅１〜２ｎｓ（このパルス幅はＤＬＹ１＋インバータＩ１の遅延時間の和に対応する）程度のＬｏｗパルスをノードＮ４に出力する。

ＮＡＮＤ回路ＮＡ３、ＮＡ４は、出力が互いに相手の入力に交差接続され、ＳＲ（セット・リセット）フリップフロップを構成している。ノードＮ４とノードＮ５はそれぞれ、ＳＲフリップフロップのセット端子とリセット端子をなし、ノード４がＬｏｗ、ノードＮ５がＨｉｇｈのとき、ＳＲフリップフロップ（ＮＡ３、ＮＡ４）はセットされ、ＮＡＮＤ回路ＮＡ３の出力ノードＮ１をＨｉｇｈとする。ノード４がＨｉｇｈ、ノードＮ５がＬｏｗのとき、ＳＲフリップフロップ（ＮＡ３、ＮＡ４）はリセットされ、ＮＡＮＤ回路ＮＡ３の出力ノードＮ１をＬｏｗとする。ノード４がＨｉｇｈ、ノードＮ５がＨｉｇｈのとき、ＳＲフリップフロップ（ＮＡ３、ＮＡ４）は前の状態を保持する。

電源ＶＤＤにソースが接続されゲート同士が接続されたＰＭＯＳトランジスタＭ５、Ｍ６は、Ｍ７は第１のカレントミラーを構成し、ＰＭＯＳトランジスタＭ５のドレインはゲートと接続され、第１のカレントミラーの入力ノードを構成し、抵抗Ｒを介してＧＮＤに接続されている。ソースがＧＮＤに接続されゲート同士が接続されたＮＭＯＳトランジスタＭ４、Ｍ３は第２のカレントミラーを構成し、ＮＭＯＳトランジスタＭ４のドレインはゲートが接続され、第２のカレントミラーの入力ノードを構成し、ＰＭＯＳトランジスタＭ６のドレイン（第１のカレントミラーの第１の出力ノード）に接続されている。

ソースが電源ＶＤＤに接続され、ゲートがＳＲフリップフロップ（ＮＡ３、ＮＡ４）の出力ノードＮ１に接続されたＰＭＯＳトランジスタＭ１と、ソースがＮＭＯＳトランジスタＭ３のドレインに接続され、ゲートがノードＮ１に接続され、ドレインがＰＭＯＳトランジスタＭ１のドレインに接続されたＮＭＯＳトランジスタＭ２は第１のＣＭＯＳインバータを構成する。

ソースがＰＭＯＳトランジスタＭ７のドレイン（第１のカレントミラーの第２の出力ノード）に接続され、ゲートがノードＮ２に接続されたＰＭＯＳトランジスタＭ８と、ソースがＧＮＤに接続され、ドレインがＰＭＯＳトランジスタＭ８のドレインに接続され、ゲートがノードＮ２に接続されたＮＭＯＳトランジスタＭ９は第２のＣＭＯＳインバータを構成する。

ＰＭＯＳトランジスタＭ６には、ＰＭＯＳトランジスタＭ５のミラー電流が流れる。ノードＮ２がＨｉｇｈレベルとなり、ＮＭＯＳトランジスタＭ２が導通するとき、ＮＭＯＳトランジスタＭ２、Ｍ３には、ＮＭＯＳトランジスタＭ４のミラー電流、したがって、ＰＭＯＳトランジスタＭ５のドレイン電流と等しい電流値が流れる。ノードＮ２がＬｏｗレベルとなり、ＰＭＯＳトランジスタＭ８が導通するとき、ＰＭＯＳトランジスＭ８、Ｍ７には、ＰＭＯＳトランジスタＭ５と同じ電流値が流れる。

ＰＭＯＳトランジスタＭ５に流れるドレイン電流ＩＤは、電源電圧ＶＤＤと抵抗Ｒによって規定される。容量Ｃの放電電流は、電流源をなすＮＭＯＳトランジスタＭ３のドレイン電流、したがってＰＭＯＳトランジスタＭ５のドレイン電流によって規定される。第２のＣＭＯＳインバータ（Ｍ８、Ｍ９）の出力（インバータＩ３の入力ノード）の充電は電流源トランジスタＭ７のドレイン電流、したがって、ＰＭＯＳトランジスタＭ５のドレイン電流によって規定される。ＰＭＯＳトランジスタＭ５に流れるドレイン電流ＩＤは次式（１１）で表され、図４の接続から式（１１）を満たす。

ＩＤ＝（β／２）×（Ｖ_ＧＳ−Ｖ_ＴＨ）^２ ・・・（１０）

β＝（μ×Ｃｏｘ）×（Ｗ／Ｌ） ・・・（１１）

（μは移動度、Ｃoxは単位面積のゲート絶縁膜容量、Ｗはゲート幅、Ｌはゲート長、Ｖ_ＧＳ（＜０）はＰＭＯＳトランジスタＭ５のゲート・ソース間電圧、Ｖ_ＴＨ（＜０）はＰＭＯＳトランジスタＭ５の閾値電圧）

ＩＤ×Ｒ−Ｖ_ＧＳ＝ＶＤＤ ・・・（１２）

式（１０）から
Ｖ_ＧＳ＝−√（２×ＩＤ／β）＋Ｖ_ＴＨ ・・・（１３）

これを（１２）に代入して√ＩＤに関して解くと、次式（１４）で与えられる。

√ＩＤ＝（−√（２／β）＋√｛（２／β）＋４×Ｒ×（ＶＤＤ＋Ｖ_ＴＨ）｝）／（２×Ｒ） ・・・（１４）

容量Ｃに蓄積された電荷Ｑ＝Ｃ×ＶＤＤの放電時間ｔをＱ／ＩＤで近似すると（ＩＤは式（１３）の√ＩＤの右辺を２乗して得られる）、容量Ｃに蓄えられた電荷Ｑを放電する時間ｔは、電源電圧ＶＤＤ、抵抗Ｒ、容量Ｃ、閾値電圧Ｖ_ＴＨ等の値で決まる。

インバータＩ３の出力ノードＮ３とＳＲフリップフロップ（ＮＡ３、ＮＡ４）の出力ノードＮ１はＮＡＮＤ回路ＮＡ５に入力され、ＮＡＮＤ回路ＮＡ５の出力はインバータＩ５に入力され、さらにインバータＩ６を通してＤＷＮＢが出力される。インバータＩ６は、図１のインバータ１４に対応する。ＮＡＮＤ回路ＮＡ５の出力Ｎ６は遅延回路ＤＬＹ２に入力される。遅延回路ＤＬＹ２と、遅延回路ＤＬＹ２の出力を反転させるインバータＩ２と、ＮＡＮＤ回路ＮＡ５の出力Ｎ６とインバータＩ２の出力を受けるＮＡＮＤ回路ＮＡ１は、いわゆる微分回路（ワンショットパルス生成回路）を構成し、ＮＡＮＤ回路ＮＡ５の出力のＬｏｗからＨｉｇｈへの立ち上がりエッジからパルス幅１〜２ｎｓ（このパルス幅はＤＬＹ２＋インバータＩ２の遅延時間の和に対応する）程度のＬｏｗパルスを、ＮＡＮＤ回路ＮＡ２は、ノードＮ５に出力する。ノードＮ５のＬｏｗパルスを受けてＳＲフリップフロップ（ＮＡ３、ＮＡ４）はリセットされ、その出力ノードをＬｏｗとする。

図５を参照して、図４の回路の動作を説明する。内部リセット信号ＲＥＳＥＴがＨｉｇｈからＬｏｗとなると、インバータＩ６の出力はＨｉｇｈとなり、ＯＲ１の出力もＨｉｇｈとなり、ＯＲ１の出力の立ち上がりエッジから、ＤＬＹ１＋インバータＩ６の遅延時間のパルス幅のＬｏｗパルスがＮ４に出力され、ＮＡＮＤ回路ＮＡ３の出力ノードＮ１はＨｉｇｈにセットされる。ノードＮ１のＬｏｗからＨｉｇｈへの遷移を受け、ＮＭＯＳトランジスタＭ２がオンし、ノードＮ２の電荷（容量Ｃ２の蓄積電荷）を放電する（ノードＮ１がＬｏｗのとき、ＰＭＯＳトランジスタＭ１がオンし、ノードＮ２はＶＤＤに充電されている）。

ノードＮ２の電位が下降した結果、ＮＭＯＳトランジスタＭ９がオフし、ＰＭＯＳトランジスタＭ８がオンすると、インバータＩ３の入力ノードは電源電位ＶＤＤとなり、インバータＩ３の出力ノードＮ３はＨｉｇｈからＬｏｗに変化する。ノードＮ３がＨｉｇｈからＬｏｗへ遷移すると、ＮＡＮＤ回路ＮＡ５の出力Ｎ６はＨｉｇｈとなる。ＤＷＮＢもＬｏｗからＨｉｇｈとなる。

ＮＡＮＤ回路ＮＡ２は、出力Ｎ６のＨｉｇｈへの立ち上がりエッジから、遅延回路ＤＬＹ２とインバータＩ２の遅延時間の和に対応するパルス幅のＬｏｗパルスをノードＮ５に出力する。ノードＮ５のＬｏｗパルスのパルス幅はパルス幅１〜２ｎｓ程度とされる。

ノードＮ５のＬｏｗパルスに応答してＳＲフリップフロップ（ＮＡＮＤ回路ＮＡ３、ＮＡ４）はリセット（ｒｅｓｅｔ）され、ＳＲフリップフロップの出力ノードＮ１はＬｏｗにリセットされる。ＮＡＮＤ回路ＮＡ５の出力はＨｉｇｈに保持される。ノードＮ１のＬｏｗに応答してＰＭＯＳトランジスタＭ１がオンし、ＮＭＯＳトランジスタＭ２がオフし、ノードＮ２は電源電位ＶＤＤとなる。ノードＮ２がＶＤＤとなると、ＮＭＯＳトランジスタＭ９がオンし、インバータＩ３の出力ノードＮ３はＨｉｇｈとなる。ＮＡＮＤ回路ＮＡ５の出力Ｎ６はＨｉｇｈに保持される。

つぎにＴＲＩＭに端子Ｈｉｇｈパルス列が入力されると、Ｈｉｇｈパルスに対応してＳＲフリップフロップがセットされ、ノードＮ１がＨｉｇｈとされる。ＴＲＩＭ端子に各Ｈｉｇｈパルス列に対応してノードＮ４にはＬｏｗパルスが出力され、ＳＲフリップフロップ（ＮＡ３、ＮＡ４）はその都度セット状態とされるが、出力Ｎ１はＨｉｇｈに保持される。ノードＮ１がＨｉｇｈとなるとＮＭＯＳトランジスタＭ２がオンし、ノードＮ２の電荷（容量Ｃ２の蓄積電荷）を放電する（ノードＮ１がＬｏｗのとき、ＰＭＯＳトランジスタＭ１がオンし、ノードＮ２はＶＤＤに充電されている）。

ノードＮ２の電位が下降した結果、ＮＭＯＳトランジスタＭ９がオフし、ＰＭＯＳトランジスタＭ８がオンすると、インバータＩ３の入力ノードは電源電位ＶＤＤとなり、インバータＩ３の出力ノードＮ３はＨｉｇｈからＬｏｗに変化する。ノードＮ３がＨｉｇｈからＬｏｗへ遷移すると、ＮＡＮＤ回路ＮＡ５の出力Ｎ６はＨｉｇｈとなる。ＤＷＮＢもＬｏｗからＨｉｇｈとなる。

ＮＡＮＤ回路ＮＡ２は、出力Ｎ６のＨｉｇｈへの立ち上がりエッジから、遅延回路ＤＬＹ２とインバータＩ２の遅延時間の和に対応するパルス幅のＬｏｗパルスをノードＮ５に出力する。

ノードＮ５のＬｏｗパルスに応答してＳＲフリップフロップ（ＮＡＮＤ回路ＮＡ３、ＮＡ４）はリセット（ｒｅｓｅｔ）され、ＳＲフリップフロップの出力ノードＮ１はＬｏｗにリセットされる。ＮＡＮＤ回路ＮＡ５の出力はＨｉｇｈに保持される。ノードＮ１のＬｏｗに応答してＰＭＯＳトランジスタＭ１がオンし、ＮＭＯＳトランジスタＭ２がオフし、ノードＮ２は電源電位ＶＤＤとなる。ノードＮ２がＶＤＤとなると、ＮＭＯＳトランジスタＭ９がオンし、インバータＩ３の出力ノードＮ３はＨｉｇｈとなる。ＮＡＮＤ回路ＮＡ５の出力Ｎ６はＨｉｇｈに保持される。

出力ＤＷＮＢは、ノードＮ１のＨｉｇｈへの立ち上がりにより、ＨｉｇｈからＬｏｗとなったのち、ノードＮ２の放電によりノードＮ３がＬｏｗとなることで、再びＨｉｇｈになるまでの期間、Ｌｏｗとされる。ＤＷＮＢのＬｏｗ期間は、例えばスペック（仕様）の２００ｕｓから２０ｕｓ〜３０ｕｓ程度にするのが妥当である。

図１では、レベル検出回路２０の出力ＯＳＣ＿ＳＷがＨｉｇｈの期間は、ＮＯＲ回路１６の出力がＬｏｗとなり、スイッチＳＷを非導通とする（オフする）。これは、チャージポンプ回路３０のポンピングを速くするための配慮である。すなわち、例えばポンプアップ時も、スイッチＳＷをオンしておくと、その分、充電電流が減少し、ポンプアップが遅くなるためである。

図６は、図２のチャージポンプ回路３０に対応する図１の回路１８（「ＶＢＢ引き抜き回路」ともいう）のスイッチＳＷと抵抗素子Ｒｓの構成例を示す図である。図６を参照すると、ＤＷＮＢとＯＳＣ＿ＳＷを入力するＮＯＲ回路１６は、図１のＮＯＲ回路１６である。インバータＩ１１、ＰＭＯＳトランジスタＭ１１、Ｍ１２、ＮＭＯＳトランジスタＭ１３、Ｍ１４は、ＶＤＤ−ＶＳＳ（ＶＳＳ＝０Ｖ）の振幅を、ＶＤＤ−ＶＢＢ（ＶＢＢ＜０）の振幅にするためのレベルシフト回路である。レベルシフト回路は、ＮＯＲ回路１６の出力を入力するインバータＩ１１と、ソースが電源に接続されたＰＭＯＳトランジスタＭ１１、Ｍ１２と、ソースが負電源ＶＢＢ（図２のＶＢＢ）に接続されたＮＭＯＳトランジスタＭ１３、Ｍ１４、Ｍ１５を備えている。ＰＭＯＳトランジスタＭ１１、Ｍ１２のゲートはインバータＩ１１の出力とＮＯＲ回路１６の出力にそれぞれ接続されている。ＮＭＯＳトランジスタＭ１３、Ｍ１４のそれぞれゲートは他方のドレインに交差接続され、ＮＭＯＳトランジスタＭ１３、Ｍ１４のドレインはＰＭＯＳトランジスタＭ１１、Ｍ１２のドレインにそれぞれ接続されている。ＮＭＯＳトランジスタＭ１５のゲートはＮＭＯＳトランジスタＭ１４のゲートと共通接続され、ＮＭＯＳトランジスタＭ１５のドレインはＧＮＤに接続されている。ＮＭＯＳトランジスタＭ１５は、ＮＯＲ回路１６の出力がＨｉｇｈのとき、導通（オン）し、オン時に、スイッチＳＷを兼ねた抵抗素子Ｒｓとして機能する。

ＤＷＮＢがＬｏｗ、ＯＳＷ＿ＳＷがＬｏｗのとき、ＮＯＲ回路１６の出力はＨｉｇｈとなり、インバータＩ１１の出力はＬｏｗとなり、ＰＭＯＳトランジスタＭ１１が導通（オン）し、ＰＭＯＳトランジスタＭ１２が非導通（オフ）となり、ＰＭＯＳトランジスタＭ１１のドレインは電源電圧ＶＤＤとなる。ＰＭＯＳトランジスタＭ１１のドレインにゲートが接続されたＮＭＯＳトランジスタＭ１４とＭ１５は、それぞれのゲート電圧が電源電圧ＶＤＤとなるため、ともに導通（オン）する。このとき、ＮＭＯＳトランジスタＭ１４のドレイン電位はＶＢＢとなり、ＮＭＯＳトランジスタＭ１４のドレインにゲートが接続されたＮＭＯＳトランジスタＭ１３は非導通（オフ）となる。ＶＢＢとＧＮＤ間のＮＭＯＳトランジスタＭ１５のオン抵抗が、図１の抵抗素子Ｒｓに対応する。

ＤＷＮＢ、ＯＳＷ＿ＳＷの一方がＨｉｇｈのとき、ＮＯＲ回路１６の出力はＬｏｗとなり、インバータＩ１１の出力はＨｉｇｈとなり、ＰＭＯＳトランジスタＭ１２が導通（オン）し、ＰＭＯＳトランジスタＭ１１が非導通（オフ）となり、ＰＭＯＳトランジスタＭ１２のドレインは電源電圧ＶＤＤとなる。このため、ＮＭＯＳトランジスタＭ１３が導通（オン）し、ＮＭＯＳンジスタＭ１３のドレイン電位はＶＢＢとなる。このため、ＮＭＯＳトランジスタＭ１４、Ｍ１５はともに非導通（オフ）となる。

以上、負の電圧ＶＢＢを発生するＶＢＢ発生回路を例に説明したが、ワード線用の正の高電圧（昇圧電圧：３．０Ｖ）を発生するＶＰＰ発生回路でも、同様な現象が起こる可能性があり、ＶＰＰ発生回路にも、本発明は有効である。この場合、チャージポンプ回路３０は、ＶＤＤ＝１．５Ｖとすると、２倍程度の電圧を生成するダブラで構成され、ＶＢＢはＶＰＰとなり、ワード線駆動回路（サブワードドライバ）に供給される。

＜実施形態２＞
本発明の別の実施形態を説明する。上記関連技術の分析で説明した問題点は、チャージポンプ回路以外に、シリーズパスレギュレータを用いた内部電源電圧発生回路でも生ずる可能性がある。図７は、本発明の第２の実施形態の構成を示す図である。

図７において、レベル検出回路（ＬＥＶＥＬ＿ＤＥＴ）２０からの出力信号ＲＥＧ＿ＳＷは、シリーズパスレギュレータ４０の出力電圧ＶＲＥＧを上昇させるときに、スイッチＳＷをオフするための信号である。レベル検出回路（ＬＥＶＥＬ＿ＤＥＴ）２０において、シリーズパスレギュレータ４０の出力電圧ＶＲＥが基準電圧ＶＲＥＦよりも低いとき（ＶＲＥＦ＞ＶＲＥＧ）、レベル検出回路（ＬＥＶＥＬ＿ＤＥＴ）２０の出力信号ＲＥＧ＿ＳＷはＨｉｇｈとなる。

パルス生成回路１２は、図１の実施形態１と同様、内部リセット信号ＲＥＳＥＴと内部トリミング信号ＴＲＩＭを入力し、リセット信号ＲＥＳＥＴのＨｉｇｈからＬｏｗへの遷移、又は、内部トリミング信号ＴＲＩＭのＬｏｗからＨｉｇｈへの遷移に応答して、所定の時間幅ｔＷのＨｉｇｈパルス信号を生成し、インバータ１４で反転してパルス幅ｔＷのＬｏｗパルス信号ＤＷＮＢを出力する。ＲＥＧ＿ＳＷとＤＷＮＢを受けるＮＯＲ回路１６は、ＲＥＧ＿ＳＷがＬｏｗ、ＤＷＮＢがＬｏｗのとき、Ｈｉｇｈを出力し、回路（引き抜き回路：放電回路）１８のスイッチＳＷを導通（オン）させ、出力（負荷容量Ｃｄ）の電荷を、抵抗素子Ｒｓを介してＧＮＤ側に放電する。

ＮＯＲ回路１６は、ＲＥＧ＿ＳＷがＨｉｇｈのときは、Ｌｏｗを出力し、回路１８のスイッチＳＷを非導通（オフ）させる。スイッチＳＷを非導通（オフ）とすることで、シリーズパスレギュレータ４０の出力電圧ＶＲＥＧをアップするとき、回路１８の抵抗素子Ｒｓへのバイパス電流をなくし、負荷Ｃｄの充電速度を速くする。

＜実施例＞
図８は、図７のシリーズパスレギュレータ４０の構成の一例を示す図である。シリーズパスレギュレータ（３端子レギュレータ）は、一般に入力端子と出力端子間に接続される制御用トランジスタ（パワートランジスタ）と、出力端子とＧＮＤ間に接続される分圧抵抗と分圧抵抗の分圧電圧と基準電圧を比較する誤差増幅回路を備え、誤差増幅回路の出力で制御用トランジスタの導通・非導通（オン・オフ）を制御する構成とされる。図８では、シリーズパスレギュレータをボルテージフォロワ構成（バッファ）としたものである。なお、ＶＲＥＧを電源ＶＤＤを分圧抵抗で分圧した電圧としてもよいことは勿論である。

シリーズパスレギュレータ４０は、アクティブ時にのみ動作する第１のバッファ回路（ボルテージフォロワ）４１と、アクティブ時とスタンバイ時を含めて常時動作する第２のバッファ回路（Ｓｔａｎｄｂｙ ｂｕｆｆ）４２を並列接続して構成される。すなわち、第１、第２のバッファ回路４１、４２の出力は、出力端子ＶＲＥＧに共通接続されている。

第１のバッファ回路４１は、ＧＮＤ（ＶＳＳ）にソースが接続され、ゲートにＡＣＴ信号を入力するＮＭＯＳトランジスタ（電流源トランジスタ）Ｍ２５と、共通接続されたソースがＮＭＯＳトランジスタＭ２５のドレインに接続され、差動対をなすＮＭＯＳトランジスタＭ２３、Ｍ２４と、電源ＶＤＤにソースが接続され、ゲート同士が接続され、ドレインがＮＭＯＳトランジスタＭ２３、Ｍ２４のドレインにそれぞれ接続されカレントミラーをなすＰＭＯＳトランジスタＭ２１、Ｍ２２（トランジスタＭ２１のドレインとゲートが接続され、カレントミラーの入力トランジスタを構成する）と、ソースが電源ＶＤＤに接続され、ゲートがカレントミラー（Ｍ２１、Ｍ２２）の出力トランジスタＭ２２のドレイン（誤差増幅器の出力）に接続され、ドレインが出力ＶＲＲＥＧに接続されたＰＭＯＳトランジスタＭ２６（パワートランジスタ）を備えている。ＮＭＯＳトランジスタＭ２４のゲートには基準電圧ＶＲＥＦが入力され、ＮＭＯＳトランジスタＭ２３のゲートは、出力端子ＶＲＥＧに接続されている。

第２のバッファ回路（Ｓｔａｎｄｂｙ ｂｕｆｆ）４２は、第１のバッファ回路４１と同様の構成とされるが、電流源トランジスタＭ２５のゲートを定電圧でバイアスする構成としたものである。第２のバッファ回路（Ｓｔａｎｄｂｙ ｂｕｆｆ）４２のトランジスタのサイズは、アクティブ時にのみ動作する第１のバッファ回路４１よりも小さく、スタンバイ時の消費電流を抑制する構成とされている。

さらに、ＶＲＥＧにドレインが接続されＧＮＤにソースが接続され、ゲートにＶＢを入力するＮＭＯＳトランジスタＭ２７を備え、ＶＲＥＧとＧＮＤ間には抵抗Ｒと容量Ｃからなる位相補償回路が接続されている。

第１、第２のバッファ回路４１、４２とも、ＶＲＥＧの充電能力（吐き出し電流駆動能力：ＰＭＯＳトランジスタＭ６のドレイン電流の駆動能力）が大きいが、ＶＲＥＧの放電能力（吸い込み電流駆動能力）は小さい。ＶＲＥＧの吸い込み能力は、ＮＭＯＳトランジスタＭ２７で決まるが、吸込み電流ＩＢ（ＮＭＯＳトランジスタＭ２７のドレイン電流）は、通常ｕＡオーダーの値に設定される。これは、図２を参照して説明したチャージポンプ回路３０の場合と同様、スタンバイ時の消費電流を抑えるためである。

図９は、図７の回路１８の一具体例を示す図である。図９を参照すると、シリーズパスレギュレータ４０の出力ＶＲＥＧとＧＮＤ間に接続され、ゲートにＮＯＲ回路１６の出力を受けるＮＭＯＳトランジスタＭ３１は、図７のスイッチＳＷと抵抗素子Ｒｓを１つの併せた回路として機能する。すなわち、ＲＥＧ＿ＳＷがＬｏｗ、ＤＷＮＢがとともにＬｏｗのとき、ＮＯＲ回路１６の出力はＨｉｇｈとなり、ＮＭＯＳトランジスタＭ３１のゲートを電源電圧ＶＤＤとし、ＮＭＯＳトランジスタＭ３１を導通させる。ＮＭＯＳトランジスタＭ３１のオン抵抗が、図７の抵抗素子Ｒｓとなる。

上記した実施形態によれば、リセット信号投入−解除後、またはトリミング信号投入後、一定時間だけ内部電源の負荷電流を増加させる回路を付加する。これにより、内部電圧の放電時間が短くなり、スタンバイ時の消費電流を抑えながら内部電圧の変化を速くできる。

上記実施形態では、ＤＲＡＭの内部電源電圧発生回路を例に説明したが、本願の技術思想は、ＤＲＡＭに制限されるものでなく、任意の内部電源電圧発生回路に適用可能である。また、本願の内部電源電圧発生回路の回路形式は問わない。本願の技術思想は、内部電源電圧発生回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。 本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｐｒｏｄｕｃｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。

また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１−１ メモリセルアレイ（Ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）
１−２ センスアンプ（Ｓｅｎｓｅ ａｍｐ．）
１−３ カラムデコーダ（Ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）
１−４ ロウデコーダ（Ｒｏｗ ｄｅｃｏｄｅｒ）
１−５ モードレジスタ（Ｍｏｄｅ ｒｅｇｉｓｔｅｒ）
１−６ ロウアドレスバッファ及びリフレッシュカウンタ（Ｒｏｗ ａｄｄｒｅｓｓ ｂｕｆｆｅｒ ａｎｄ ｒｅｆｒｅｓｈ ｃｏｕｎｔｅｒ）
１−７ カラムアドレスバッファ及びバーストカウンタ（Ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｂｕｆｆｅｒ ａｎｄ ｂｕｒｓｔ ｃｏｕｎｔｅｒ）
１−８ データコントロール回路（Ｄａｔａ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）
１−９ コマンドデコーダ（Ｃｏｍｍａｎｄ ｄｅｃｏｄｅｒ）
１−１０ コントロールロジック（Ｃｏｎｔｒｏｌ ｌｏｇｉｃ）
１−１１ ラッチ回路（Ｌａｃｔｈ ｃｉｒｃｕｉｔ）
１−１２ ＤＬＬ
１−１３ 入力出力バッファ（Ｉｎｐｕｔ ａｎｄ Ｏｕｔｐｕｔ ｂｕｆｆｅｒ）
１−１４ クロックジェネレータ（Ｃｌｏｃｋ ｇｅｎｅｒａｔｏｒ）
１−１５ リセット入力回路（受信回路）
１−１６ 内部電源電圧発生回路
１−１７ ヒューズＲＯＭ
１０ 制御回路
１２ パルス生成回路（パルスジェネレータ：ＰＵＬＳＥ＿ＧＥＮ）
１４ インバータ
１６ ＮＯＲ回路
１８ 回路（引き抜き回路、放電回路）
２０、２０’ レベル検出回路（レベルデテクタ：ＬＥＶＥＬ＿ＤＥＴ）
２１ コンパレータ（Ｃｏｍｐ．）
３０ チャージポンプ回路（ＰＵＭＰ）
３１ ＮＡＮＤ回路
３２ インバータ
３５ キャパシタ（ＭＯＳキャパシタ）
３６、３７ ＰＭＯＳトランジスタ
４０ シリーズパスレギュレータ
４１、４２ 第１、第２のバッファ回路（シリーズパスレギュレータ）

Claims (12)

1. リセットの解除、又は、内部電源電圧の調整を制御するトリミング信号の活性化に応答して、予め定められた所定の時間のパルス幅のパルス信号を生成し、内部電源電圧発生回路の出力ノードの電圧レベルの検出結果に基づき、前記内部電源電圧発生回路の出力ノードの電圧が予め定められた所定の値又は前記トリミング信号に対応した値となるように、前記パルス信号に応じて、前記出力の負荷に流す電流を増大させる制御を行う制御回路を備えた半導体装置。
2. 前記内部電源電圧発生回路の前記出力ノードの電圧レベルを検出するレベル検出回路をさらに備え、
   前記制御回路は、
   前記内部電源電圧発生回路の出力ノードと基準電位端子間に直列形態に接続される、スイッチ及び抵抗素子を含む回路と、
   前記リセット信号と前記トリミング信号を入力し、前記リセット信号の活性状態から非活性状態への遷移、又は、前記トリミング信号の非活性状態から活性状態への遷移、に応答して、所定の時間幅のパルス信号を生成するパルス生成回路と、
   前記レベル検出回路からの検出信号が予め定められた第１の値を示すとき、前記パルス信号に応答して、前記スイッチを導通状態とする信号を生成し、前記レベル検出回路からの検出信号が予め定められた第２の値であるか、前記パルス信号が出力されないときに、前記スイッチを非導通状態とする信号を生成する論理ゲート回路と、
   備えた請求項１記載の半導体装置。
3. 内部電源電圧発生回路と、
   前記内部電源電圧発生回路の出力ノードと基準電位端子間に直列形態に接続される、スイッチと抵抗素子を含む回路と、
   前記内部電源電圧発生回路の前記出力ノードの電圧レベルを検出するレベル検出回路と、
   リセット信号と、内部電源電圧の調整を制御するトリミング信号とを入力し、前記リセット信号の活性状態から非活性状態への遷移、又は、前記トリミング信号の非活性状態から活性状態への遷移に応答して、所定時間のパルス幅のパルス信号を生成するパルス生成回路と、
   前記レベル検出回路からの検出信号と、前記パルス生成回路の出力信号とを入力し、前記検出信号が予め定められた第１の値を示すとき、前記パルス生成回路で生成された前記パルス信号に応答して、前記スイッチを導通状態とする信号を前記スイッチに出力し、
   前記レベル検出回路からの検出信号が予め定められた第２の値であるか、あるいは、前記パルス生成回路から前記パルス信号が出力されないときに、前記スイッチを非導通状態とする信号を前記スイッチに出力する論理ゲート回路と、
   備えた半導体装置。
4. 前記レベル検出回路が、前記内部電源電圧発生回路の出力電圧と基準電圧とを比較し比較結果を検出信号として出力するコンパレータを含む、請求項２又は３記載の半導体装置。
5. 前記レベル検出回路において、前記基準電圧は、前記リセット信号の活性状態から非活性状態への遷移、及び、前記トリミング信号に基づき、電圧調整される、請求項２又は４記載の半導体装置。
6. 前記内部電源電圧発生回路が、前記検出信号が前記第１の値のとき、停止し、前記検出信号が前記第２の値のときに動作するチャージポンプ回路を含む、請求項２乃至５のいずれか１項に記載の半導体装置。
7. 前記内部電源電圧発生回路が、電圧レギュレータを含む請求項２乃至５のいずれか１項に記載の半導体装置。
8. 前記電圧レギュレータが、前記出力ノードに並列に接続された第１及び第２の電圧レギュレータを備え、
   前記第１の電圧レギュレータは、アクティブ状態とスタンバイ状態を制御する制御信号に基づき、アクティブ状態のときに動作し、
   前記第２の電圧レギュレータは、スタンバイ状態とアクティブ状態のいずれでも動作する、請求項７記載の半導体装置。
9. 前記出力ノードと前記基準電圧端子間に接続され、所定電圧でバイアスされた電流源トランジスタをさらに備えた、請求項８記載の半導体装置。
10. 前記内部電源電圧発生回路の出力電流は、吐き出し電流と吸い込み電流の一方が、他方よりも電流駆動能力が大幅に大であり、前記一方の電流で前記出力ノードを充電し、
    前記論理ゲート回路からの出力信号に基づき、前記パルス信号のパルス幅に対応した前記所定時間、前記スイッチが導通すると、前記抵抗素子を介して、前記出力ノードに吐き出し電流と吸い込み電流の他方の電流を与える、請求項２又は３記載の半導体装置。
11. 前記スイッチが、前記論理ゲート回路からの出力信号に基づき、前記パルス信号のパルス幅に対応した前記所定時間、導通し、前記所定時間内に、前記内部電源電圧発生回路の前記出力ノードの電圧は所定の初期値又は内部電圧トリミング情報に対応する所定の値に調整される、請求項２又は３記載の半導体装置。
12. 前記スイッチと前記抵抗素子が１つのトランジスタで構成される、請求項２又は３記載の半導体装置。

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