JP2012123862A - 半導体装置及びその制御方法 - Google Patents

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Abstract

【課題】内部電圧生成回路が発生するノイズがセンシティブな回路ブロックに与える影響を低減する。
【解決手段】電源ラインＶＬに内部電圧Ｖ０を供給する内部電圧生成回路１，２を複数個並列に接続し、付加回路３に含まれる複数の回路ブロックのうち、ノイズの影響を受けやすい回路ブロックが動作中ではない場合は、内部電圧Ｖ０の低下に応答して全ての内部電圧生成回路１，２を活性化させ、ノイズの影響を受けやすい回路ブロックが動作中である場合は、内部電圧Ｖ０が低下しても内部電圧生成回路２のみを活性化させ、内部電圧生成回路１を活性化させない。これにより、内部電圧生成回路の動作に伴う負荷回路３へのノイズの影響を低減させる。
【選択図】図１

Description

本発明は半導体装置及びその制御方法に関し、特に、内部電圧を生成する内部電圧生成回路を備えた半導体装置及びその制御方法に関する。
例えば、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置には、外部から供給される外部電圧とは異なる内部電圧に基づいて動作する回路が含まれていることがある。このような半導体装置においては、半導体装置に供給される外部電圧に基づいて内部電圧を生成し、半導体装置内の負荷回路へ供給する内部電圧生成回路が設けられる（特許文献１，２参照）。
特許文献１には、複数の内部電圧生成回路を電源ラインに並列接続した半導体装置が記載されている。これら内部電圧生成回路は、内部電圧の低下に応答して動作を開始するため、その動作タイミングは他の回路ブロックの動作とは非同期となる。このため、内部電圧生成回路の動作によって他の回路ブロックが非同期のノイズを受ける可能性がある。このような問題を解決すべく、特許文献２には、ノイズを発生させにくい内部電圧生成回路を備えた半導体装置が記載されている。
特開平９−３２０２６８号公報 特開平１１−２５６７３号公報
しかしながら、本発明者らによる研究によれば、内部電圧生成回路が発生するノイズは、当該内部電圧を使用する回路ブロック（第１の負荷回路）のみならず、当該内部電圧とは異なる電圧を使用する回路ブロック（第２の負荷回路）に対しても影響を与えることが明らかとなった。内部電圧生成回路が発生するノイズは、半導体基板自身、接地電位を有する接地ライン、内部電圧生成回路及び第２の負荷回路に電源として供給する第１の電源ライン等を介して、影響を与える。したがって、内部電圧生成回路の制御は、当該内部電圧とは異なる電圧を使用する回路ブロックの動作タイミングを考慮して行うことが望ましいと考えられる。
本発明の一側面による半導体装置は、第１及び第２の電源ラインと、前記第１の電源ラインにそれぞれ第１の電圧を供給する複数の内部電圧生成回路と、前記第１の電圧と基準電圧とを比較し、前記第１の電圧が前記基準電圧未満であれば第１の論理、前記基準電圧以上であれば第２の論理を示す比較信号を生成する比較回路と、前記第１の電圧によって動作する第１の負荷回路と、前記第２の電源ラインから供給される第２の電圧によって動作する第２の負荷回路と、前記第２の負荷回路が動作している状態を第３の論理、動作していない状態を第４の論理として示す制御信号を生成する制御回路と、を備え、前記複数の内部電圧生成回路は、前記比較信号が第１の論理及び前記制御信号が第４の論理である場合に活性化され、且つ、前記比較信号が第１の論理及び前記制御信号が第３の論理である場合、若しくは前記比較信号が第２の論理である場合に非活性化される第１の内部電圧生成回路と、前記比較信号が第１の論理である場合には前記制御信号の論理にかかわらず活性化され、且つ、前記比較信号が第２の論理である場合に非活性化される第２の内部電圧生成回路と、を含む、ことを特徴とする。
本発明の他の側面による半導体装置は、それぞれが生成した電圧を第１の電源ラインに共通に供給する複数の内部電圧生成回路と、前記電源ラインから供給される高電位側の電圧によって動作する第１の負荷回路と、第２の電源ラインから供給される高電位側の電圧によって動作する複数の第２の負荷回路と、前記第１の電源ラインの電位と基準電位とを比較する比較回路と、前記第１の負荷回路及び前記複数の第２の負荷回路、並びに前記複数の内部電圧生成回路を制御する制御回路と、を備え、前記制御回路は、前記前記第１の負荷回路が活性であり且つ前記複数の第２の負荷回路の少なくとも一部である第３の負荷回路が非動作状態であることを示す第１の動作状態及び前記第１の負荷回路が活性であり且つ前記第３の負荷回路が動作状態であることを示す第２の動作状態のいずれであるか否かを示す制御信号を生成し、前記複数の内部電圧生成回路に供給し、前記複数の内部電圧生成回路は、前記制御信号が第１の動作状態を示す時、前記比較回路が示す比較結果に対応して前記複数の内部電圧生成回路のすべてを活性化し、前記制御信号が第２の動作状態を示す時、前記比較回路が示す比較結果に対応して前記複数の内部電圧生成回路の一部の内部電圧生成回路を活性化し、残りの内部電圧生成回路を活性化させない。
本発明による半導体装置の制御方法は、半導体装置の外部から供給されるアクティブコマンドに応答してワード線を活性化し、前記活性化された前記ワード線に関連するメモリセルのデータをセンシングし、前記外部から供給されるリードコマンドに応答して前記センシングされたデータをリードデータとして外部に出力し、前記アクティブコマンドまたは前記リードコマンドから前記リードデータの出力が終了するまでの少なくとも一部の期間において、前記ワード線に供給する電圧を生成する内部電圧生成回路の電流供給能力を制限する、ことを特徴とする。
本発明によれば、ノイズの影響を受けやすい回路ブロックが動作中である場合、内部電圧生成回路の電流供給能力が制限されることから、当該回路ブロックに対するノイズの影響を低減することが可能となる。
本発明の原理を説明するための模式図である。 本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。 電源回路１００に含まれる回路ブロックのうち、内部電圧ＶＰＰを生成する昇圧回路１００ａを抜き出して示すブロック図である。 内部電圧生成回路１１０の回路図である。 オシレータ信号の波形図である。 リードステート信号ＳＴＡＴＥの発生タイミングを説明するためのタイミング図である。 第２の実施形態による昇圧回路１０１ａのブロック図である。 本発明のＤＬＬ回路２００の構成を示すブロック図である。 モード切り替え回路２３０の回路図である。 モード切り替え回路２３０の動作を説明するためのタイミング図である。
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、半導体装置内の負荷回路へ電源を供給するために半導体装置内に設けられ、半導体装置の外部から供給される電源電圧から内部電圧を生成する複数の内部電圧生成回路と、それらの出力ノードに共通に接続された第１の電源ラインに接続し、第１の電源ラインから供給される内部電圧を電源として使用する複数の第１の負荷回路と、その他の電源から供給される第２の電源ラインから供給される電圧を電源として使用する複数の第２の負荷回路と、を備え、複数の第１又は複数の第２の負荷回路のうち、ノイズの影響を受けやすい負荷回路が動作中ではない場合は、内部電圧が所定電圧から低下したことに対応して全ての内部電圧生成回路を活性化させ、ノイズの影響を受けやすい負荷回路が動作中である場合は、内部電圧が所定電圧から低下しても一部の内部電圧生成回路のみを活性化させることを技術思想とする。これにより、複数の内部電圧生成回路の動作に伴う負荷回路へのノイズの影響を低減させることが可能となる。
図１は、本発明の原理を説明するための模式図である。
本発明による半導体装置は、電源ラインＶＬに並列接続された内部電圧生成回路１，２と、電源ラインＶＬから供給される内部電圧Ｖ０で動作する負荷回路３ａ及びその他の電圧Ｖ１〜Ｖｎで動作する各種の回路ブロック３ｂを含む負荷回路３と、負荷回路３及び内部電圧生成回路１，２を制御する制御回路４と、内部電圧Ｖ０を不図示の基準電圧（Ｖｒｅｆ）と比較する比較回路５と、を備えている。その他の電圧Ｖ１〜Ｖｎは、例えば、半導体装置の外部から供給される外部電圧ＶＤＤ、外部電圧ＶＤＤから降圧した電位を生成する降圧回路（不図示）が出力する降圧電圧ＶＰＥＲＩ，ＶＡＲＹ、接地電位よりも低い電位を生成する負電圧発生回路（不図示）が出力する負電圧ＶＮＥＧなどを含む。尚、接地電位（ＶＳＳ）は、省略している。負荷回路３は、これら電圧Ｖ０〜Ｖｎを電源として動作する各種の回路ブロック３ａ及び３ｂを含んでいる。負荷回路３に含まれる一部の回路ブロックはノイズの影響を受けやすいセンシティブな回路ブロックであり、制御回路４は、センシティブな回路ブロックを含めて回路ブロック３を複数の制御信号によって制御する。制御回路４は、センシティブな回路ブロックを動作させる期間中に、検出信号Ｓ１を活性化させる。
また、電源ラインＶＬには比較回路５が接続されている。比較回路５は、電源ラインＶＬ上の内部電圧Ｖ０が所望のレベル以上であるか否かを判定する回路であり、電源ラインＶＬ上の内部電圧Ｖ０が所望のレベルを下回っている場合には検出信号Ｓ２を活性化させる。検出信号Ｓ２は内部電圧生成回路２に供給されるとともに、ＡＮＤゲート回路６を介して内部電圧生成回路１に供給される。ＡＮＤゲート回路６には制御回路４から出力される検出信号Ｓ１も供給されている。
かかる構成により、内部電圧生成回路１は検出信号Ｓ１，Ｓ２の両方が活性化した場合に内部電圧Ｖ０の生成動作を行い、内部電圧生成回路２は検出信号Ｓ１に関わらず検出信号Ｓ２が活性化した場合に内部電圧Ｖ０の生成動作を行う。これにより、電源ラインＶＬの内部電圧Ｖ０が所望のレベルを下回った場合であっても、センシティブな回路ブロックが動作中である場合には、制御回路４によって内部電圧生成回路１の動作が禁止されることから、多数の内部電圧生成回路が並列に動作することによるノイズの増大を防止できる。また、内部電圧生成回路１の動作が禁止されても、電源ラインＶＬ上の内部電圧Ｖ０は内部電圧生成回路２によって供給されることから、内部電圧Ｖ０を所望のレベルまで上昇させることが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図２は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
本実施形態による半導体装置１０はＤＲＡＭであり、図２に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点に複数のメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬがセンスアンプＳＡを介してアンプ回路１５に接続される。アンプ回路１５は、外部とのデータ通信を担うポートであるデータ入出力回路１６に接続する。ロウデコーダ１２は、負荷回路３ａ（図１）であり、カラムデコーダ１３、センスアンプＳＡ、アンプ回路１５、アクセス制御回路２０、ＤＬＬ回路２００及びデータ入出力回路１６は、負荷回路３ｂ（図１）である。
ロウデコーダ１２及びカラムデコーダ１３の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０は、アドレス端子２１、コマンド端子２２及びクロック端子２３を介してそれぞれ外部から供給されるアドレス信号ＡＤＤ、コマンド信号ＣＭＤ及びクロック信号ＣＫを受け、これらの信号ＡＤＤ，ＣＭＤ，ＣＫに基づいてロウデコーダ１２、カラムデコーダ１３、センスアンプＳＡ、アンプ回路１５及びデータ入出力回路１６の動作を制御する。本明細書においては、アンプ回路１５及びデータ入出力回路１６からなる回路ブロックを「データ出力回路」と呼ぶことがある。尚、後述する実施形態の変形例においては、「データ出力回路」は、センスアンプＳＡも含む。
具体的には、コマンド信号ＣＭＤがアクティブ動作（アクティブコマンド）を示している場合には、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより、対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。更に、コマンド信号ＣＭＤがアクティブ動作（アクティブコマンド）を示している場合には、センスアンプＳＡは、ビット線ＢＬの電圧を増幅し、対応するメモリセルＭＣの情報を増幅する。また、コマンド信号ＣＭＤが、アクティブコマンドが供給された後、リード動作（リードコマンド）又はライト動作（ライトコマンド）を示している場合には、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。したがって、コマンド信号ＣＭＤがリード動作を示している場合には、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５を介してデータ入出力回路１６に供給される。一方、コマンド信号ＣＭＤがライト動作を示している場合には、データ入出力回路１６を介して供給されたライトデータＤＱがアンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。また、コマンド信号ＣＭＤがリフレッシュ動作（リフレッシュコマンド）を示している場合には、ロウデコーダ１２にはアドレス信号ＡＤＤに代えて不図示のリフレッシュアドレスが供給される。これに応答して、ロウデコーダ１２はリフレッシュアドレスが示すワード線ＷＬを選択し、これにより、対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。センスアンプＳＡは、ビット線ＢＬの電圧を増幅し、対応するメモリセルＭＣの情報を増幅する。リフレッシュコマンドは、カラムデコーダ１３を動作させない。つまり、アクティブコマンドと、リードコマンドまたはライトコマンドは、それらで１つのセットコマンドであり、リフレッシュコマンドは、リードコマンドまたはライトコマンドが付随しない、単独なコマンドである。
データ入出力回路１６は、データ入出力端子１７を介してリードデータＤＱの出力及びライトデータＤＱの入力を行う回路である。データ入出力回路１６によるリードデータＤＱの出力動作は、出力用クロック信号ＬＣＬＫに同期して行われる。出力用クロック信号ＬＣＬＫは、ＤＬＬ回路２００によって生成される信号であり、外部から供給されるクロック信号ＣＫに対して位相制御された信号である。
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。内部電源は、図２に示す電源回路１００によって生成される。電源回路１００は、電源端子３１，３２を介してそれぞれ半導体装置１０の外部から供給される外部電位ＶＤＤ及び接地電位ＶＳＳに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。尚、本明細書においてＶＤＤ，ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹとは、当該電位のレベルを示すほか、接地電位ＶＳＳに対する電位差（電圧）をも示す。例えば、「ＶＤＤ」とは、外部電位ＶＤＤの電位レベルそのものを指すほか、接地電位ＶＳＳに対する電位差（電圧）をも示す。ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹについても同様である。本実施形態では、
ＶＰＰ＞ＶＤＤ＞ＶＰＥＲＩ≒ＶＡＲＹ
である。電源回路１００に含まれる昇圧回路１００ａは、外部電圧ＶＤＤを昇圧することにより内部電圧ＶＰＰを生成する回路であり、電源回路１００に含まれる降圧回路１００ｂは、外部電圧ＶＤＤを降圧することにより内部電圧ＶＰＥＲＩを生成する回路である。電源回路１００に含まれるその他の降圧回路（不図示）は、外部電圧ＶＤＤを降圧することにより内部電圧ＶＡＲＹを生成する回路である。ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹの電圧は、ＶＤＤの電位変動によらず、それぞれ所定の電圧を維持する。
内部電圧ＶＰＰは、少なくともロウデコーダ１２において用いられる電圧である。よって、ロウデコーダ１２は、昇圧回路１００ａの負荷回路である。内部電圧ＶＰＰは、その他の回路（不図示）にもその電圧ＶＰＰを供給している。その他の回路も、昇圧回路１００ａの負荷回路である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタをオン（電気的に導通させることを意味する）させる。内部電圧ＶＡＲＹは、センス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、対応する電源ラインＶＰＥＲＩＬを介してアクセス制御回路２０などの大部分の周辺回路に供給され、これら周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧としてＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、周辺回路の低消費電力化が図られている。ＶＡＲＹが供給される回路においても同様である。尚、ＶＰＥＲＩ＝ＶＡＲＹであるか、ＶＰＥＲＩ≒ＶＡＲＹであるかは、それぞれ対応する複数の回路が求められる目標に応じて適宜設定される。
図３は、電源回路１００に含まれる回路ブロックのうち、内部電圧ＶＰＰを生成する昇圧回路１００ａを抜き出して示すブロック図である。
図３に示すように、電源回路１００内の昇圧回路１００ａは、外部電圧ＶＤＤから内部電圧ＶＰＰを生成しこれを電源ラインＶＰＰＬに供給する６つの内部電圧生成回路１１０〜１１３，１２０，１２１を備えている。このうち、内部電圧生成回路１１０〜１１３は電流供給能力が内部電圧生成回路１２０，１２１よりも相対的に高い回路であり、半導体装置１０がアクティブ状態である場合に活性化され、半導体装置１０がスタンバイ状態である場合には非活性化される。これに対し、内部電圧生成回路１２０，１２１は電流供給能力が内部電圧生成回路１１０〜１１３よりも相対的に低い回路であり、半導体装置１０がアクティブ状態であるか否かに係わらず外部電圧ＶＤＤが供給されているスタンバイ状態において、常時活性化される。したがって、内部電圧生成回路１２０，１２１の電流供給能力としては、半導体装置１０がスタンバイ状態である場合に電源ラインＶＰＰＬの電圧ＶＰＰを所望の値に維持可能な最小限の能力（最小な電流供給能力）に設計される。
内部電圧生成回路１１０〜１１３は、半導体装置１０がアクティブ状態である場合において、電源ラインＶＰＰＬの負荷（消費電流）が最大となった場合であっても、電圧ＶＰＰを所望の値に維持可能な能力、または、低下した電圧ＶＰＰを所望のレベルに所定の時間（リカバリタイム）で復帰させることが可能な能力に設計される。電源ラインＶＰＰＬの負荷が最大となるのは、例えば、複数のリフレッシュコマンド（リフレッシュ動作）が時系列に連続的に発行されるケースである。また、１回のリフレッシュコマンドが発行されると、アクティブ動作（アクティブコマンド）において活性化されるワード線の数よりも多くの本数のワード線が短期間に活性化されるため、内部電圧ＶＰＰを供給する電源ラインＶＰＰＬの負荷（消費電流）は最大となる。例えば、１回のアクティブコマンドに関連するロウデコーダ１２が活性化させるワード線の数をＮとすると、１回のリフレッシュコマンドに関連するロウデコーダ１２が活性化させるワード線の数は、２Ｎまたは３Ｎである。つまり、１回のリフレッシュコマンドに関連するロウデコーダ１２（負荷回路）の消費電流（＝電源ラインＶＰＰＬの負荷（消費電流））が、１回のアクティブコマンドに関連するロウデコーダ１２（負荷回路）の消費電流（＝電源ラインＶＰＰＬの負荷（消費電流））よりも大きい場合である。これらのことは、少なくともリフレッシュコマンドが供給されない、またはリフレッシュコマンドが連続して供給されない限り、内部電圧生成回路１１０〜１１３の電流供給能力には充分な余裕があることを意味する。言い換えれば、アクティブコマンドに対応するアクティブ状態においては、電源ラインＶＰＰＬの電圧を２つの内部電圧生成回路１１０，１１１のみによって所望のレベル（基準電圧Ｖｒｅｆ）に所定の時間（リカバリタイム）で復帰させることが可能である。リフレッシュコマンドが供給された場合、またはリフレッシュコマンドが連続して供給された場合においては、内部電圧生成回路１１０，１１１のみによっては所定の時間で復帰させることは出来ず、内部電圧生成回路１１０〜１１３によって所望のレベルに所定の時間で復帰させることが可能である。
内部電圧生成回路１１０〜１１３は、発振回路１３０から供給される周期的なオシレータ信号ＯＳＣ１，ＯＳＣ２に同期した動作を行う。発振回路１３０は奇数段のインバータが循環接続された構成を有しており、比較回路１４０から供給される検出信号Ｓ１がハイレベルに活性化した場合に発振動作を行い、オシレータ信号ＯＳＣ１，ＯＳＣ２を出力する。これに対し、検出信号Ｓ１がローレベルに非活性化している場合には発振動作を停止させる。
オシレータ信号ＯＳＣ１は内部電圧生成回路１１０にそのまま供給されるとともに、インバータ１６０を介して反転されたオシレータ信号ＯＳＣ１と位相が１８０°異なるオシレータ信号ＯＳＣ１Ｂが内部電圧生成回路１１１に供給される。一方、オシレータ信号ＯＳＣ２は、制御回路１５０を介してオシレータ信号ＯＳＣ３に変換され、これがそのまま内部電圧生成回路１１３に供給されるとともに、インバータ１６１を介して反転されたオシレータ信号ＯＳＣ３と位相が１８０°異なるオシレータ信号ＯＳＣ３Ｂが内部電圧生成回路１１２に供給される。オシレータ信号ＯＳＣ１，ＯＳＣ２は発振回路１３０内の互いに異なるタップから取り出されており、それらの位相は互いに９０°異なっている。内部電圧生成回路１１２及び１１３の第２グループが停止されるとき、第１グループである内部電圧生成回路１１０及び１１１が、互いに１８０度の位相を有することは、ノイズの分散に好適である。
比較回路１４０は、電源ラインＶＰＰＬ上の内部電圧ＶＰＰが所望のレベル以上であるか否かを判定する回路であり、内部電圧ＶＰＰを分圧する抵抗回路１４１と、抵抗回路１４１の出力電圧と基準電圧Ｖｒｅｆとを比較するコンパレータ１４２とを備えている。基準電圧Ｖｒｅｆのレベルは、内部電圧ＶＰＰのレベルが所望のレベルである場合に抵抗回路１４１から得られる出力電圧と等しく設定される。これにより、電源ラインＶＰＰＬ上の内部電圧ＶＰＰが所望のレベルを下回っている場合には、検出信号Ｓ１はハイレベルに活性化され、発振回路１３０が活性化する。
制御回路１５０は、オシレータ信号ＯＳＣ２とリードステート信号ＳＴＡＴＥを受ける論理ゲート回路からなる。リードステート信号ＳＴＡＴＥは、図２に示したアクセス制御回路２０から供給されるリード動作（リードコマンド）に関連する信号であり、少なくともデータ出力回路（アンプ回路１５及びデータ入出力回路１６）が動作している期間においてハイレベルに活性化する信号である。リードステート信号ＳＴＡＴＥがハイレベルに活性化すると、制御回路１５０に含まれるインバータ１５１によってＮＡＮＤゲート回路１５２の出力がハイレベルに固定されることから、周期的なオシレータ信号ＯＳＣ２が供給された場合であっても、内部電圧生成回路１１２，１１３には周期的なオシレータ信号ＯＳＣ３は供給されなくなる。これに対し、内部電圧生成回路１１０，１１１にはリードステート信号ＳＴＡＴＥにかかわらずオシレータ信号ＯＳＣ１がそのまま供給される。尚、リードステート信号ＳＴＡＴＥは、リード動作（リードコマンド）に関連するだけでなく、実施形態の変形例として、アクティブ動作（アクティブコマンド）に関連させてもよいことは、言うまでもない。前述の様に、アクティブ動作（アクティブコマンド）は、電源ラインＶＰＰＬの負荷（消費電流）が最大となることはない、からである。
内部電圧生成回路１２０，１２１に対して設けられた発振回路１３０ａ及び比較回路１４０ａは、上述した発振回路１３０及び比較回路１４０と基本的に同じ回路構成を有している。これにより、電源ラインＶＰＰＬ上の内部電圧ＶＰＰが所望のレベルを下回っている場合、発振回路１３０ａは周期的なオシレータ信号ＯＳＣ４を生成する。オシレータ信号ＯＳＣ４は内部電圧生成回路１２０にそのまま供給されるとともに、インバータ１６２を介して反転されたオシレータ信号ＯＳＣ４Ｂが内部電圧生成回路１２１に供給される。このため、内部電圧生成回路１２０，１２１は１８０°異なる位相で動作する。
図４は、内部電圧生成回路１１０の回路図である。
内部電圧生成回路１１０はいわゆる昇圧ポンプ回路であり、オシレータ信号ＯＳＣ１が入力されるインバータ１７０，１７１と、キャパシタＣ１，Ｃ２と、トランジスタＮ１，Ｎ２を備えている。キャパシタＣ１は、インバータ１７０の出力ノードと、インバータ１７１の高位側電源ノードとの間に接続されている。インバータ１７１の高位側電源ノードには、トランジスタＮ１を介して外部電圧ＶＤＤが供給される。また、キャパシタＣ２は、インバータ１７１の出力ノードと内部電圧生成回路１１０の出力ノードである電源ラインＶＰＰＬとの間に接続されている。電源ラインＶＰＰＬには、トランジスタＮ２を介して外部電圧ＶＤＤが供給される。
かかる構成により、オシレータ信号ＯＳＣ１がハイレベルである期間においては、インバータ１７０，１７１の出力はローレベルとなり、トランジスタＮ１，Ｎ２はオンすることから、キャパシタＣ１，Ｃ２の両端はＶＤＤに充電された状態となる。そして、オシレータ信号ＯＳＣがローレベルに変化すると、インバータ１７０，１７１の出力はハイレベルとなるため、キャパシタＣ１，Ｃ２に充電されている電荷がポンピングされ、昇圧された電圧が電源ラインＶＰＰＬに供給される。上記の動作をオシレータ信号ＯＳＣ１に同期して繰り返すことにより、電源ラインＶＰＰＬ上の電圧が上昇する。
他の内部電圧生成回路１１１〜１１３，１２０，１２１についても、オシレータ信号ＯＳＣ１に代えてそれぞれ対応するオシレータ信号が供給される他は、図４に示した内部電圧生成回路１１０と同じ回路構成を有している。
図５は、オシレータ信号の波形図である。
図５に示すように、オシレータ信号ＯＳＣ１とオシレータ信号ＯＳＣ１Ｂの位相は１８０°異なっており、オシレータ信号ＯＳＣ３とオシレータ信号ＯＳＣ３Ｂの位相も１８０°異なっている。さらに、オシレータ信号ＯＳＣ１とオシレータ信号ＯＳＣ３の位相は９０°異なっている。したがって、オシレータ信号ＯＳＣ１，ＯＳＣ１Ｂ，ＯＳＣ３，ＯＳＣ３Ｂの位相は互いに９０°ずつ相違している。そして、これらオシレータ信号ＯＳＣ１，ＯＳＣ１Ｂ，ＯＳＣ３Ｂ，ＯＳＣ３は、それぞれ内部電圧生成回路１１０〜１１３に供給されることから、内部電圧生成回路１１０〜１１３は互いに９０°異なる位相でポンピング動作を行うことになる。このように各内部電圧生成回路１１０〜１１３の動作の位相をずらすことにより、ポンピング動作に伴って発生するノイズが低減される。
図６は、リードステート信号ＳＴＡＴＥの発生タイミングを説明するためのタイミング図である。
図６に示すように、まず外部からアクティブコマンドＡＣＴが発行されると、図１に示すアクセス制御回路２０はアクティブ信号ＩＡＣＴを活性化させる。アクティブ信号ＩＡＣＴはロウデコーダ１２を活性化させる信号である。したがって、アクティブ信号ＩＡＣＴが活性化すると、ワード線ＷＬが立ち上がるまでの期間において電源ラインＶＰＰＬの負荷（消費電流量）が大きくなる。
次に、外部からリードコマンドＲＥＡＤが発行されると、アクセス制御回路２０はリード信号Ｒ０を生成する。リード信号Ｒ０はアクセス制御回路２０の内部における内部信号であり、カラムデコーダ１３などには供給されない。リード信号Ｒ０はアクセス制御回路２０に含まれるＡＬカウンタ２０ａによって遅延され、アディティブレイテンシが経過した後、リード信号Ｒ１として出力される。アディティブレイテンシとは、半導体装置１０を制御するコントローラ(不図示)が、アクティブコマンドＡＣＴから規定のレイテンシ後にリードコマンドＲＥＡＤを発行する本来のタイミングよりも先行して発行されるリードコマンドの発行タイミングを示す値である。したがって、リード信号Ｒ１が活性化するタイミングは、リードコマンドＲＥＡＤの本来の発行タイミングである。リード信号Ｒ１はカラムデコーダ１３に供給され、カラムデコーダ１３はこれに同期して複数のセンスアンプＳＡからカラムアドレスに従ったセンスアンプＳＡの選択を行う。選択されたセンスアンプＳＡのデータは、アンプ回路１５に転送される。
リード信号Ｒ１はアクセス制御回路２０に含まれるＣＬカウンタ２０ｂによって更に遅延され、ＣＡＳレイテンシが経過した後、リード信号Ｒ２として出力される。ＣＡＳレイテンシとは、コントローラが発行するリードコマンドの本来の発行タイミングから最初のリードデータＤＱが出力されるまでの時間を示す値である。リード信号Ｒ２はデータ入出力回路１６に供給され、データ入出力回路１６はこれに同期してリードデータＤＱの出力を開始する。
リード信号Ｒ２はアクセス制御回路２０に含まれるＢＬカウンタ２０ｃによってさらに遅延され、バースト出力時間が経過した後、リード信号Ｒ３が生成される。バースト出力時間とは、最初のリードデータＤＱの出力が開始されてから最後のリードデータＤＱが出力されるまでの時間を示す値である。
以上の時間軸において、リード信号Ｒ１が活性化してからリード信号Ｒ３が活性化するまでの期間がリード期間であり、この期間においてリードステート信号ＳＴＡＴＥが活性化する。リード期間においては「データ出力回路」を構成するアンプ回路１５及びデータ入出力回路１６からなる回路ブロックがノイズの影響を受けやすく、回路ブロックがノイズを受けると回路ブロックから出力されるリードデータＤＱの信号品質を劣化させるおそれがある。例えば、アンプ回路１５は、それ自身がセンシティブな微小電位をセンシングする回路であり、データ入出力回路１６は、ＤＬＬ回路２００（図２）が出力する出力用クロック信号ＬＣＬＫによってスキューやジッタを許さない高速なデータを転送する回路である。尚、前述の実施形態の変形例で説明したリードステート信号ＳＴＡＴＥをアクティブ動作（アクティブコマンド）に関連させる場合においても、センスアンプＳＡが受けるノイズを低減できる、ことは言うまでもない。前述の様に、リフレッシュ動作（リフレッシュコマンド）時には電源ラインＶＰＰＬの負荷（消費電流）が最大となり、内部電圧生成回路１１０〜１１３が動作する場合があるが、リフレッシュ動作時のワード線ＷＬからセンスアンプＳＡの動作までの時間をアクティブ状態（アクティブコマンド）時のワード線ＷＬからセンスアンプＳＡの動作までの時間よりも長い時間に設定すれば、リフレッシュ動作時のセンスアンプＳＡの入力ノード電位はアクティブ動作時のセンスアンプＳＡの入力ノード電位よりも高い電位が得られるので、内部電圧生成回路１１０〜１１３が動作するノイズをリフレッシュ動作時のセンスアンプＳＡが受けても、誤動作を抑止できる。
本実施形態においては、このようなリード期間においてリードステート信号ＳＴＡＴＥを活性化させ、制御回路１５０（図３）によってオシレータ信号ＯＳＣ２を遮断している。その結果、リード動作中（または、アクティブ動作中）に電源ラインＶＰＰＬの電圧が所望のレベル（基準電圧Ｖｒｅｆ）より低下した場合であっても、内部電圧生成回路１１０〜１１３のうち２つの内部電圧生成回路１１０，１１１だけがポンピング動作を行い、残りの内部電圧生成回路１１２，１１３については動作が禁止されることから、昇圧回路１００ａが発生するノイズを抑制できる。しかも、リード期間（または、アクティブ動作中）においては、電源ラインＶＰＰＬの負荷（消費電流量）がリフレッシュコマンド時の電源ラインＶＰＰＬの負荷（消費電流量）よりも小さいことから、２つの内部電圧生成回路１１２，１１３の動作を停止させても、電源ラインＶＰＰＬの電圧を２つの内部電圧生成回路１１０，１１１のみによって所望のレベル（基準電圧Ｖｒｅｆ）に所定の時間で復帰させることが可能である。
次に、本発明の第２の実施形態について説明する。
図７は、第２の実施形態による昇圧回路１０１ａのブロック図である。
図７に示すように、本実施形態は、検出信号Ｓ１の信号パスに論理回路１８０が挿入されている点において図３に示した第１の実施形態と相違している。その他の点については図３に示した第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
論理回路１８０は、停止信号ＳＴＯＰを受けるＡＮＤゲート回路からなる。このため、停止信号ＳＴＯＰがローレベルである期間は検出信号Ｓ１が遮断され、発振回路１３０の動作が停止される。つまり、比較回路１４０によって電源ラインＶＰＰＬ上の内部電圧ＶＰＰが所望のレベルを下回ったことが検出された場合であっても、内部電圧ＶＰＰの昇圧動作は行われない。但し、電流供給能力の小さい内部電圧生成回路１２０，１２１の動作は継続される。停止信号ＳＴＯＰは、ＤＬＬ回路２００に関連する信号である。以下、停止信号ＳＴＯＰが生成されるＤＬＬ回路２００について説明する。
図８は、ＤＬＬ回路２００の構成を示すブロック図である。
図８に示すように、ＤＬＬ回路２００は、ディレイライン（遅延回路）２１０、位相制御回路２２０及びモード切り替え回路２３０を含んでいる。
ディレイライン２１０は、半導体装置１０の外部から供給されるクロック信号ＣＫ（外部同期信号）を遅延させることによって出力用クロック信号ＬＣＬＫ（内部同期信号）を生成し、データ入出力回路１６（図２）の供給する回路であり、その遅延量は位相制御回路２２０によって調整される。特に限定されるものではないが、ディレイライン２１０には、相対的に粗い調整ピッチでクロック信号ＣＫを遅延させるコースディレイラインと、相対的に細かい調整ピッチでクロック信号ＣＫを遅延させるファインディレイラインとが含まれていることが好ましい。
位相制御回路２２０は、クロック信号ＣＫ及び出力用クロック信号ＬＣＬＫを受け、これらに基づいてディレイライン２１０の遅延量を調整することによって、出力用クロック信号ＬＣＬＫの位相を調整する回路ブロックである。図８に示すように、位相制御回路２２０には、レプリカ回路２２１、位相判定回路２２２、カウンタ制御回路２２３、カウンタ回路２２４及び分周回路２２５が含まれている。
レプリカ回路２２１は、データ入出力回路１６に含まれる出力バッファと実質的に同一の回路構成を有しており、出力用クロック信号ＬＣＬＫに同期してフィードバッククロック信号ｆｂＣＬＫを出力する。これにより、フィードバッククロック信号ｆｂＣＬＫの位相は、リードデータＤＱの位相と正確に一致することになる。但し、レプリカ回路２２１を構成するトランジスタのサイズとしては、出力バッファを構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。
フィードバッククロック信号ｆｂＣＬＫ及びクロック信号ＣＫは、位相判定回路２２２に供給される。位相判定回路２２２は、クロック信号ＣＫとフィードバッククロック信号ｆｂＣＬＫとの位相差を検出する回路である。上述の通り、フィードバッククロック信号ｆｂＣＬＫの位相はリードデータＤＱの位相と一致するよう、ディレイライン２１０によって調整されるが、電圧や温度などディレイライン２１０の遅延量に影響を与えるパラメータの変動や、外部クロック信号ＣＫ自体の周波数変動などによって、両者の位相は刻々と変化する。位相判定回路２２２はこのような変化を検出し、クロック信号ＣＫに対してフィードバッククロック信号ｆｂＣＬＫの位相が進んでいるか或いは遅れているかを判定する。判定はクロック信号ＣＫの毎周期ごとに行われ、その結果は位相判定信号ＰＤとしてカウンタ制御回路２２３に供給される。
カウンタ制御回路２２３は、位相判定信号ＰＤに基づいてアップダウン信号Ｕ／Ｄを生成する回路であり、アップダウン信号Ｕ／Ｄの更新はサンプリングクロック信号ＳＹＮＣＬＫ１に同期して行われる。ここで、サンプリングクロック信号ＳＹＮＣＬＫ１は、分周回路２２５によって生成される信号である。分周回路２２５は、クロック信号ＣＫを分周することによって、クロック信号ＣＫ（外部同期信号）の周波数よりも低い周波数であるサンプリングクロック信号ＳＹＮＣＬＫ１，２を生成する回路である。特に限定されるものではないが、分周数は１６又は３２に設定することができる。したがって、例えば、分周回路２２５がクロック信号ＣＫを１６分周する場合には、クロック信号ＣＫの１６サイクルごとにサンプリングクロック信号ＳＹＮＣＬＫ１，２が活性化することになる。この場合、サンプリング周期は１６クロックサイクルとなる。
カウンタ制御回路２２３によって生成されるアップダウン信号Ｕ／Ｄは、カウンタ回路２２４に供給される。カウンタ回路２２４は、アップダウン信号Ｕ／Ｄに基づいてカウントアップ又はカウントダウンする回路であり、カウントアップ又はカウントダウンは、サンプリングクロック信号ＳＹＮＣＬＫ１に対して位相の遅れたサンプリングクロック信号ＳＹＮＣＬＫ２に同期して行われる。カウンタ回路２２４のカウント値ＣＯＵＮＴはディレイライン２１０に供給され、これによってディレイライン２１０の遅延量が定められる。
以上の構成を有する位相制御回路２２０は、サンプリングクロック信号ＳＹＮＣＬＫ２に同期してディレイライン２１０の遅延量を変化させる第１の動作モードと、ディレイライン２１０の遅延量を固定させる第２の動作モードを有している。つまり、第１の動作モードにおいては出力用クロック信号ＬＣＬＫの位相制御動作が行われ、第２の動作モードにおいては出力用クロック信号ＬＣＬＫの位相が固定される。
位相制御回路２２０が第２の動作モードに遷移すると、各回路ブロック２２１〜２２５の動作が停止し、位相制御回路２２０は電力をほとんど消費しない状態となる。但し、第２の動作モードに遷移した場合であってもカウンタ回路２２４のカウント値がリセットされることはなく、第２の動作モードに遷移した時点におけるカウント値が保持される。つまり、ディレイライン２１０の遅延量は、第２の動作モードに遷移する直前の遅延量に固定される。したがって、少なくともカウンタ回路２２４についてはそれへの電力供給を遮断してはならない。その他の回路ブロック（レプリカ回路２２１、位相判定回路２２２、カウンタ制御回路２２３及び分周回路２２５）については、第２の動作モードに遷移した場合、それらへの電力供給を遮断しても構わない。但し、第２の動作モードから第１の動作モードへ速やかに遷移（復帰）するためには、電力供給を遮断するのではなく、入力信号の変化によってスイッチングを行わない状態、つまり、それらの論理が固定された状態とすることが好ましい。
位相制御回路２２０の動作モードは、モード切り替え回路２３０より供給される停止信号ＳＴＯＰによって選択される。具体的には、位相制御回路２２０は、停止信号ＳＴＯＰが非活性状態（ローレベル）である場合は第１の動作モードとなり、停止信号ＳＴＯＰが活性状態（ハイレベル）である場合は第２の動作モードとなる。
図８に示すように、モード切り替え回路２３０には、カウンタ制御回路２２３の出力であるアップダウン信号Ｕ／Ｄと、アクセス制御回路２０の出力であるリフレッシュ信号ＲＥＦＢが供給されており、これらに基づいて停止信号ＳＴＯＰを生成する。以下詳細に説明するように、本実施形態では、モード切り替え回路２３０がディザー判定回路によって構成されている。ディザー判定回路とは、アップダウン信号Ｕ／Ｄの変化パターンを監視することによって、ＤＬＬロックを検出する回路である。ここで「ＤＬＬロック」とは、クロック信号ＣＫとフィードバッククロック信号ｆｂＣＬＫの位相がほぼ一致している状態を指す。
図９はモード切り替え回路（ディザー判定回路）２３０の回路図であり、図１０はその動作を説明するためのタイミング図である。
図９に示すように、本実施形態におけるモード切り替え回路２３０は、リフレッシュ信号ＲＥＦＢをラッチするラッチ回路２３１，２３２と、これらラッチ回路２３１，２３２の出力ＤＴ０，ＤＴ１を受けるＡＮＤゲート２３３と、リフレッシュ信号ＲＥＦＢに基づいてワンショットパルスＯＰを生成するワンショットパルス生成回路２３４とを含んでいる。
リフレッシュ信号ＲＥＦＢはローアクティブな信号であり、通常時はハイレベルに固定されている。そして、外部からリフレッシュコマンドが発行されると、アクセス制御回路２０によってリフレッシュ信号ＲＥＦＢが所定時間ローレベルへ変化する。そして、ロウデコーダ１２及びセンス回路１４を用いたリフレッシュ動作が完了すると、リフレッシュ信号ＲＥＦＢはハイレベルに戻る。尚、外部から半導体装置へ発行されるリフレッシュコマンドとしては、オートリフレッシュコマンドが挙げられる。
リフレッシュ信号ＲＥＦＢが非活性化、つまり、ローレベルからハイレベルに変化すると、図１０に示すように、ワンショットパルス生成回路２３４によってワンショットパルスＯＰが生成される。ワンショットパルスＯＰが発生すると、ラッチ回路２３１，２３２はリセットされ、その出力ＤＴ０，ＤＴ１はいずれもローレベルとなる。このため、リフレッシュ動作の完了直後においては、ＡＮＤゲート２３３の出力である停止信号ＳＴＯＰは必ずローレベルとなる。上述の通り、停止信号ＳＴＯＰがローレベルである場合には、位相制御回路２２０は第１の動作モードが選択される。つまり、サンプリングクロック信号ＳＹＮＣＬＫ２に同期した出力用クロック信号ＬＣＬＫの位相制御動作が行われる。
また、ラッチ回路２３１のクロック入力端にはアップダウン信号Ｕ／Ｄが供給されており、ラッチ回路２３２のクロック入力端には反転されたアップダウン信号Ｕ／Ｄが供給されている。このため、アップダウン信号Ｕ／Ｄが１回変化すると、ラッチ回路２３１，２３２のいずれか一方にハイレベルがラッチされ、アップダウン信号Ｕ／Ｄがもう１回変化すると、ラッチ回路２３１，２３２の他方にもハイレベルがラッチされる。つまり、アップダウン信号Ｕ／Ｄが２回変化した場合（つまり、ディザー判定により位相調整の作業により位相がほぼゼロに達した状態を示すＤＬＬロックが検出された場合）にラッチ回路２３１，２３２の出力ＤＴ０，ＤＴ１の両方がハイレベルとなり、その結果、ＡＮＤゲート２３３の出力である停止信号ＳＴＯＰがハイレベルに変化する。上述の通り、停止信号ＳＴＯＰがハイレベルである場合には、位相制御回路２２０は第２の動作モードが選択される。つまり、出力用クロック信号ＬＣＬＫの位相が固定される。これが、ディザー判定回路のディザープロセスである。アップダウン信号Ｕ／Ｄは、ディザー信号ともいえる。
アップダウン信号Ｕ／Ｄが２回変化するケースとしては、アップ判定、ダウン判定、アップ判定の順に変化するケース（Ｕ／Ｄ／Ｕ）と、ダウン判定、アップ判定、ダウン判定の順に変化するケース（Ｄ／Ｕ／Ｄ）が挙げられる。いずれのケースも、クロック信号ＣＫとフィードバッククロック信号ｆｂＣＬＫの位相がほぼ一致している場合に出現するパターンであり、ＤＬＬロックした場合に現れる特徴である。
これにより、図１０に示すように、ディザー判定によりＤＬＬロックが検出される度に第１の動作モードから第２の動作モードに遷移し、リフレッシュ信号ＲＥＦＢが活性化する度に第２の動作モードから第１の動作モードに遷移することになる。つまり、位相制御動作がトリガ信号（リフレッシュ信号ＲＥＦＢ）により間欠的に行われることになり、位相制御回路２２０における消費電力が低減される。
ここで、位相制御回路２２０が第２の動作モードに遷移すると、位相制御動作が停止することから、出力用クロック信号ＬＣＬＫがクロック信号ＣＫに正しく追従しないおそれがある。しかしながら、本実施形態では、所定の頻度で活性化されるリフレッシュ信号ＲＥＦＢをトリガ信号として第１の動作モードに復帰させていることから、位相制御動作の停止による位相のズレはほとんど生じない。具体的には、オートリフレッシュコマンドの発行頻度はμｓｅｃオーダーであることから、このような短期間で顕著な位相のズレが生じることは稀であり、位相制御動作の間欠的な停止によってリードデータの出力品質が低下することはない。むしろ、位相制御動作を停止させている間は、出力用クロック信号ＬＣＬＫにジッタが発生しないことから、リードデータの出力品質が高められる場合もある。
また、本実施形態では、オートリフレッシュコマンドが所定の頻度で活性化される点に着目し、これを第２の動作モードから第１の動作モードに遷移するトリガ信号として利用していることから、位相制御回路２２０を第１の動作モードに遷移させるための特別な回路を付加する必要もない。
さらに、本実施形態では、停止信号ＳＴＯＰが電源回路１００に供給され、これにより位相制御回路２２０が第１の動作モードである場合には内部電圧生成回路１１０〜１１３によるポンピング動作が全て停止される。これにより、内部電圧生成回路１１０〜１１３のポンピング動作によって生じるノイズ、位相制御回路２２０のが位相判定動作に影響を与えることがなくなる。
次に、本発明の第３の実施形態について説明する。
第３の実施形態は、図３において、リードステート信号ＳＴＡＴＥに代えて、停止信号ＳＴＯＰの反転信号が、インバータ１５１のゲート電極に供給される。これにより、位相制御部が活性化している時は、比較回路１４０に係わらず内部電圧生成回路１１２及び内部電圧生成回路１１３は動作しない。位相制御部が活性化しない時は、比較回路１４０に従って内部電圧生成回路１１２及び内部電圧生成回路１１３が動作する。
次に、本発明の第４の実施形態について説明する。
第４の実施形態は、図３において、リードステート信号ＳＴＡＴＥに加えて、停止信号ＳＴＯＰが、ＮＡＮＤゲート回路１５２の第３のゲート電極に供給される。これにより、リード期間及び位相制御部が活性化している時は、比較回路１４０に係わらず内部電圧生成回路１１２及び内部電圧生成回路１１３は動作しない。リード期間以外及び位相制御部が活性化しない時は、比較回路１４０に従って内部電圧生成回路１１２及び内部電圧生成回路１１３が動作する。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
本願の技術思想は、正電圧及び負電圧を生成する内部電圧生成回路に適用できる。また、ポンピング作用を伴うか否かにおいて、限定されない。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
本発明の半導体装置の技術思想は、ＳＲＡＭなどの揮発性メモリや不揮発性メモリにも適用でき、更にメモリ以外にも様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合には、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる。更に、装置内の一部にバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
以下、本発明のその他の諸態様を付記としてまとめて記載する。
（付記１）
それぞれが生成した電圧を第１の電源ラインに共通に供給する複数の内部電圧生成回路と、
前記電源ラインから供給される高電位側の電圧によって動作する第１の負荷回路と、
第２の電源ラインから供給される高電位側の電圧によって動作する複数の第２の負荷回路と、
前記第１の電源ラインの電位と基準電位とを比較する比較回路と、
前記第１の負荷回路及び前記複数の第２の負荷回路、並びに前記複数の内部電圧生成回路を制御する制御回路と、を備え、
前記制御回路は、
前記前記第１の負荷回路が活性であり且つ前記複数の第２の負荷回路の少なくとも一部である第３の負荷回路が非動作状態であることを示す第１の動作状態及び前記第１の負荷回路が活性であり且つ前記第３の負荷回路が動作状態であることを示す第２の動作状態のいずれであるか否かを示す制御信号を生成し、前記複数の内部電圧生成回路に供給し、
前記複数の内部電圧生成回路は、
前記制御信号が第１の動作状態を示す時、前記比較回路が示す比較結果に対応して前記複数の内部電圧生成回路のすべてを活性化し、
前記制御信号が第２の動作状態を示す時、前記比較回路が示す比較結果に対応して前記複数の内部電圧生成回路の一部の内部電圧生成回路を活性化し、残りの内部電圧生成回路を活性化させない、半導体装置。
（付記２）
前記第３の負荷回路は、メモリセルアレイから読み出したデータを出力するデータ出力回路を含み、
前記第１の動作状態は、前記データ出力回路が非活性状態であり、
前記第２の動作状態は、前記データ出力回路が活性状態である、付記１の半導体装置。
（付記３）
前記データ出力回路は、第４の負荷回路及び第５の負荷回路を含み、
前記制御回路は、
前記半導体装置の外部からリフレッシュコマンド、アクティブコマンド及びリードコマンドが供給され、
前記リフレッシュコマンドに対応して、前記第１の動作状態として、前記第１及び第４の負荷回路を活性させ且つ前記第５の負荷回路を非活性させ、
前記アクティブコマンド及びリードコマンドに対応して、前記第２の動作状態として、前記第１、第４及び第５の負荷回路を活性させる、付記２の半導体装置。
（付記４）
前記第３の負荷回路は、前記半導体装置の外部から供給される外部同期信号と内部同期信号の位相を比較する位相比較回路を含み、
前記第１の動作状態は、前記位相比較回路が非動作状態であり、
前記第２の動作状態は、前記位相比較回路が動作状態である、付記１の半導体装置。
（付記５）
前記半導体装置は、前記位相比較回路と、前記外部同期信号を遅延させることにより前記内部同期信号を生成する遅延回路と、前記位相比較回路による比較結果に基づいて前記遅延回路の遅延量を制御する位相制御回路とを含むＤＬＬ回路を含み、
前記第１の動作状態は、前記遅延回路が動作状態であり、且つ、前記位相制御回路が非動作状態であり、
前記第２の動作状態は、前記遅延回路が動作状態であり、且つ、前記位相制御回路が動作状態である、付記４の半導体装置。
（付記６）
更に、前記比較回路の出力によって制御される発振回路を備え、
前記複数の内部電圧生成回路は、それぞれキャパシタを含むチャージポンプを含み、前記発振回路から供給される周期的なオシレータ信号によってそれぞれのチャージポンプがポンピング動作を行い、
前記制御回路は、前記制御信号と前記オシレータ信号がそれぞれの入力ノードに供給され、出力ノードの信号が前記残りの内部電圧生成回路へ供給される論理回路を含む、付記１の半導体装置。
１，２ 内部電圧生成回路
３ 負荷回路
３ａ 内部電圧生成回路の生成電圧が電源として供給される回路ブロック
３ｂ その他の電圧が電源として供給される回路ブロック
４ 制御回路
５ 比較回路
６ ＡＮＤゲート回路
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
１６ データ入出力回路
１７ データ入出力端子
２０ アクセス制御回路
２０ａ ＡＬカウンタ
２０ｂ ＣＬカウンタ
２０ｃ ＢＬカウンタ
２１ アドレス端子
２２ コマンド端子
２３ クロック端子
３１，３２ 電源端子
１００ 電源回路
１００ａ，１０１ａ 昇圧回路
１００ｂ 降圧回路
１１０〜１１３，１２０，１２１ 内部電圧生成回路
１３０，１３０ａ 発振回路
１４０，１４０ａ 比較回路
１４１ 抵抗回路
１４２ コンパレータ
１５０ 制御回路
１５１ インバータ
１５２ ＮＡＮＤゲート回路
１６０〜１６２，１７０，１７１ インバータ
１８０ 論理回路
２００ ＤＬＬ回路
２１０ ディレイライン
２２０ 位相制御回路
２２１ レプリカ回路
２２２ 位相判定回路
２２３ カウンタ制御回路
２２４ カウンタ回路
２２５ 分周回路
２３０ モード切り替え回路
２３１，２３２ ラッチ回路
２３３ ＡＮＤゲート回路
２３４ ワンショットパルス生成回路
ＶＬ，ＶＰＥＲＩＬ，ＶＰＰＬ 電源ライン

Claims (20)

  1. 第１及び第２の電源ラインと、
    前記第１の電源ラインにそれぞれ第１の電圧を供給する複数の内部電圧生成回路と、
    前記第１の電圧と基準電圧とを比較し、前記第１の電圧が前記基準電圧未満であれば第１の論理、前記基準電圧以上であれば第２の論理を示す比較信号を生成する比較回路と、
    前記第１の電圧によって動作する第１の負荷回路と、
    前記第２の電源ラインから供給される第２の電圧によって動作する第２の負荷回路と、
    前記第２の負荷回路が動作している状態を第３の論理、動作していない状態を第４の論理として示す制御信号を生成する制御回路と、を備え、
    前記複数の内部電圧生成回路は、
    前記比較信号が第１の論理及び前記制御信号が第４の論理である場合に活性化され、且つ、前記比較信号が第１の論理及び前記制御信号が第３の論理である場合、若しくは前記比較信号が第２の論理である場合に非活性化される第１の内部電圧生成回路と、
    前記比較信号が第１の論理である場合には前記制御信号の論理にかかわらず活性化され、且つ、前記比較信号が第２の論理である場合に非活性化される第２の内部電圧生成回路と、を含む、ことを特徴とする半導体装置。
  2. 前記第２の負荷回路は、メモリセルアレイから読み出したデータを出力するデータ出力回路を含む、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記データ出力回路は、第３の負荷回路及び第４の負荷回路を含み、
    前記制御回路は、更に、
    前記半導体装置の外部からリフレッシュコマンド、アクティブコマンド及びリードコマンドが供給され、
    前記リフレッシュコマンドに対応して、前記第１及び第３の負荷回路を活性させ且つ前記第４の負荷回路を非活性させ、
    前記アクティブコマンド及びリードコマンドに対応して、前記第１、第３及び第４の負荷回路を活性させる、請求項２の半導体装置。
  4. 前記第２の負荷回路は、前記半導体装置の外部から供給される外部同期信号と内部同期信号の位相を比較する位相比較回路を含む、請求項１の半導体装置。
  5. 前記第２の負荷回路は、更に、前記半導体装置の外部から供給される外部同期信号と内部同期信号を比較する位相比較回路を含む、請求項２または３の半導体装置。
  6. 前記第２の負荷回路は、更に、前記位相比較回路と、前記外部同期信号を遅延させることにより前記内部同期信号を生成する遅延回路と、前記位相比較回路による比較結果に基づいて前記遅延回路の遅延量を制御する位相制御回路とを含むＤＬＬ回路を含み、
    前記第３の論理は、前記遅延回路が動作している状態、且つ、前記位相制御回路が動作していない状態を示し
    前記第４の論理は、前記遅延回路が動作している状態、且つ、前記位相制御回路が動作している状態を示す、請求項４の半導体装置。
  7. 前記第２の負荷回路は、更に、前記位相比較回路と、前記外部同期信号を遅延させることにより前記内部同期信号を生成する遅延回路と、前記位相比較回路による比較結果に基づいて前記遅延回路の遅延量を制御する位相制御回路とを含むＤＬＬ回路を含み、
    前記第３の論理は、前記遅延回路が動作している状態、且つ、前記位相制御回路が動作していない状態を示し
    前記第４の論理は、前記遅延回路が動作している状態、且つ、前記位相制御回路が動作している状態を示す、請求項５の半導体装置。
  8. 更に、前記比較回路の出力によって制御される発振回路を備え、
    前記複数の内部電圧生成回路は、それぞれキャパシタを含むチャージポンプを含み、前記発振回路から供給される周期的なオシレータ信号によってそれぞれのチャージポンプがポンピング動作を行い、
    前記制御回路は、更に、前記制御信号と前記オシレータ信号がそれぞれの入力ノードに供給され、出力ノードの信号が前記残りの内部電圧生成回路へ供給される論理回路を含む、請求項１の半導体装置。
  9. 前記第１の負荷回路は、ワード線を駆動するワードドライバを含む、ことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
  10. 前記第１の内部電圧生成回路を複数備え、前記複数の第１の内部電圧生成回路は互いに異なる位相で動作し、
    前記第２の内部電圧生成回路を複数備え、前記複数の第２の内部電圧生成回路は互いに異なる位相で動作する、ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
  11. 前記複数の第１の内部電圧生成回路及び前記複数の第２の内部電圧生成回路は互いに異なる位相で動作する、ことを特徴とする請求項１０に記載の半導体装置。
  12. 前記半導体装置は、更に、前記比較信号及び前記制御信号にかかわらず活性化され、前記第１の電源ラインに前記第１の電圧を供給する第３の内部電圧生成回路を備える、ことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
  13. 前記第３の内部電圧生成回路の電流供給能力は、前記第１及び第２の内部電圧生成回路の電流供給能力よりも小さい、ことを特徴とする請求項１２に記載の半導体装置。
  14. 前記第１及び第２の内部電圧生成回路の電流供給能力は互いに等しい、ことを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
  15. 前記第１の電源ラインから供給される電圧は、前記第２の電源ラインから供給される電圧よりも高い、ことを特徴とする請求項１乃至１４のいずれか一項に記載の半導体装置。
  16. 前記半導体装置は、更に、前記半導体装置の外部から供給される外部電源電圧を降圧し、前記第２の電源ラインに供給する降圧回路を備え、
    前記複数の内部電圧生成回路は、前記外部電源電圧を昇圧し、前記第１の電源ラインに供給する、ことを特徴とする請求項１５に記載の半導体装置。
  17. 半導体装置の外部から供給されるアクティブコマンドに応答してワード線を活性化し、
    前記活性化された前記ワード線に関連するメモリセルのデータをセンシングし、
    前記外部から供給されるリードコマンドに応答して前記センシングされたデータをリードデータとして外部に出力し、
    前記アクティブコマンドまたは前記リードコマンドから前記リードデータの出力が終了するまでの少なくとも一部の期間において、前記ワード線に供給する電圧を生成する内部電圧生成回路の電流供給能力を制限する、ことを特徴とする半導体装置の制御方法。
  18. 更に、前記外部から供給される外部同期信号を遅延して内部同期信号を生成し、
    前記外部同期信号と前記内部同期信号の位相を比較し、
    前記比較の結果に基づいて前記遅延の量を制御し、
    前記少なくとも一部の期間に代えて、前記位相を比較する期間において、前記ワード線に供給する電圧を生成する内部電圧生成回路の電流供給能力を制限する、ことを特徴とする請求項１７の半導体装置の制御方法。
  19. 更に、前記外部から供給される外部同期信号を遅延して内部同期信号を生成し、
    前記外部同期信号と前記内部同期信号の位相を比較し、
    前記比較の結果に基づいて前記遅延の量を制御し、
    前記位相を比較する期間において、前記ワード線に供給する電圧を生成する内部電圧生成回路の電流供給能力を制限する、ことを特徴とする請求項１７の半導体装置の制御方法。
  20. 更に、半導体装置の外部から供給されるリフレッシュコマンドに応答してワード線を活性化し、
    前記リフレッシュコマンドに関連して活性化された前記ワード線に関連するメモリセルのデータをセンシングし、
    前記リフレッシュコマンドに関連して前記センシングされたデータをリードデータとして外部に出力せず、
    前記リフレッシュコマンドから前記リフレッシュコマンドに関連するセンシングまでの期間において、前記ワード線に供給する電圧を生成する内部電圧生成回路の電流供給能力を制限しない、ことを特徴とする請求項１７または１９の半導体装置の制御方法。
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