JP2010136573A - 昇圧電圧発生回路、負電圧発生回路および降圧電圧発生回路 - Google Patents

Abstract

【課題】外部から供給される電源電圧よりも高い昇圧電圧を生成する昇圧電圧発生回路において、出力する昇圧電圧の変動を抑制する。
【解決手段】昇圧電圧発生回路は、昇圧電圧発生回路が出力する昇圧電圧の値に応じて昇圧電圧を生成する昇圧回路部と負荷で電流が消費される直前に昇圧電圧よりもさらに高い電圧を負荷に供給する補助昇圧回路部を有する。補助昇圧回路部は昇圧電圧が低下する前に負荷に供給する電圧を最適な量に上昇させる。
【選択図】図１

Description

本発明は、昇圧電圧を生成する昇圧電圧発生回路、負電圧を生成する負電圧発生回路および降圧電圧を生成する降圧電圧発生回路に関する。

近年の半導体記憶装置では、外部から供給される電源電圧をそのまま使用するのではなく、内部電圧発生回路によって降圧、または昇圧して所定の内部電源電圧を生成し、生成した内部電源電圧を内部回路に供給することにより素子の信頼性向上を図っている。

例えば、ＤＲＡＭでは記憶容量を増大させるためにメモリセル用のトランジスタサイズが微細化されている。これに伴い、トランジスタに高電圧を印加することができないため、内部に降圧電源回路を設け、外部電源電圧よりも低い降圧電圧を該トランジスタに供給している。

一方、ワード線には所望の性能を確保するために外部電源電圧よりも高い昇圧電圧を供給する必要がある。さらに、メモリセルの電荷保持特性を向上させるために半導体基板を負電圧にバイアスすることもある。このように、半導体記憶装置はその内部に種々の内部電源電圧を生成する内部電圧発生回路を有している。

上記昇圧電圧を生成する昇圧電圧発生回路としては、例えば、特許文献１に記載された構成がある。この背景技術の昇圧電圧発生回路の構成を図１３に示す。

図１３に示すように、背景技術の昇圧電圧発生回路は、昇圧電圧検知回路１０、発振器１１、インシデンタルパルス発生回路１２および昇圧回路部３０を備えている。

昇圧電圧検知回路１０は、昇圧電圧発生回路が出力する昇圧電圧が所定の電圧値より低い場合、昇圧電圧検知信号をハイレベルにして発振器１１を起動する。また、昇圧電圧が所定の電圧値以上の場合、昇圧電圧検知信号をローレベルにして発振器１１を停止する。また、昇圧電圧検知回路１０は昇圧電圧検知信号を昇圧回路部３０にも出力する。昇圧回路部３０は、昇圧電圧検知信号がハイレベルのときあるいは発振器１１から発振信号が出力されているときは昇圧電圧を上昇させ、発振信号が出力されていないときは昇圧動作を停止する。このようにして、昇圧電圧発生回路は一定な昇圧電圧を出力する。

また、図１３に示す背景技術では、インシデンタルパルス発生回路１２が副信号を出力する。昇圧回路部３０は、インシデンタルパルス発生回路１２からの副信号が入力されると昇圧電圧が低下していないときでも昇圧電圧を上昇させる。

図１４は図１３に示した昇圧電圧発生回路の動作を示す波形図である。

図１４に示すように、昇圧電圧発生回路の出力に接続された不図示の負荷で電流が消費されると、昇圧電圧発生回路から出力された昇圧電圧が低下する。昇圧電圧検知回路１０は、昇圧電圧が低下したことを検知すると、昇圧電圧検知信号をハイレベルにして発振器１１を起動し、昇圧回路部３０に昇圧電圧を上昇させる。昇圧電圧検知回路１０は、昇圧電圧が所定の電圧値よりも上昇したことを検知すると、昇圧電圧検知信号をローレベルにして発振器１１を停止し、昇圧回路部３０に昇圧動作を停止させる。昇圧回路部３０の昇圧動作が停止すると、昇圧電圧の上昇が停止する。

また、負荷で電流が消費される前に、インシデンタルパルス発生回路１２から出力される副信号がハイレベルになると、昇圧回路部３０は昇圧電圧を上昇させる。昇圧電圧を事前に上昇させておくことにより、低下した昇圧電圧が所定の電圧値に戻るまでの時間を短縮できる。
特開平９−１５３２８４

上述したような背景技術の昇圧電圧発生回路をはじめとする内部電圧発生回路では、内部電圧が所定の電圧値になったことを検知するまでに必要以上に内部電圧を上昇あるいは低下させることがあるため、内部電圧の変動が大きくなる問題がある。

本発明の昇圧電圧発生回路は、外部から供給される電源電圧よりも高い昇圧電圧を生成する昇圧電圧発生回路であって、前記昇圧電圧が所定の電圧値より低いか否かを検知しその検知結果を出力する昇圧電圧検知回路と、前記昇圧電圧検知回路の検知結果に応じて発振動作を行う発振器と、前記発振器からの発振信号を用いて前記昇圧電圧を生成する昇圧回路部と、前記昇圧電圧が供給される負荷で電流が消費されることを通知する昇圧制御信号が入力されると該通知されたタイミングでパルス信号を出力する制御回路と、前記制御回路からのパルス信号を用いて、前記負荷で消費される電流量に応じた前記昇圧電圧よりもさらに高い電圧を前記負荷に供給する第１の補助昇圧回路部を有することを特徴とする。

上記のように構成された昇圧電圧発生回路では、補助昇圧回路部により昇圧電圧が低下する前に最適な量に上昇させるので、負荷で電流が消費されたときの昇圧電圧の低下を抑制できる。

昇圧回路部は、負荷で電流が消費されたときの昇圧電圧のわずかな低下もしくは昇圧制御信号で通知されない微小な電流消費による電圧低下を検知したときのみ低下した昇圧電圧を所定の電圧値に戻すために昇圧する。このため、昇圧回路部の昇圧量を小さく設計できるので、必要以上に昇圧電圧が上昇するのを防止できる。

また、本発明の負電圧発生回路は、グランドよりも低い負電圧を生成する負電圧発生回路であって、前記負電圧が所定の電圧値より低いか否かを検知しその検知結果を出力する負電圧検知回路と、前記負電圧検知回路の検知結果に応じて発振動作を行う発振器と、前記発振器からの発振信号を用いて前記負電圧を生成する負電圧回路部と、前記負電圧が供給される負荷で電流が消費されることを通知する負電圧制御信号が入力されると該通知されたタイミングでパルス信号を出力する制御回路と、前記制御回路からのパルス信号を用いて、前記負荷で消費される電流量に応じた前記負電圧よりもさらに低い電圧を前記負荷に供給する第１の補助負電圧回路部を有することを特徴とする。

上記のように構成された負電圧発生回路では、補助負電圧回路部により負電圧が上昇する前に最適な量に低下させるので、負荷で電流が消費されたときの負電圧の上昇を抑制できる。

負電圧回路部は、負荷で電流が消費されたときの負電圧のわずかな上昇もしくは負電圧制御信号で通知されない微小な電流消費による電圧上昇を検知したときのみ上昇した負電圧を所定の電圧値に戻すために負電圧を供給する。このため、負電圧回路部の電圧低下量を小さく設計できるので、必要以上に負電圧が低下するのを防止できる。

また、本発明の降圧電圧発生回路は、外部から供給される電源電圧よりも低い降圧電圧を生成する降圧電圧発生回路であって、前記降圧電圧を所定の電圧値に近づける差動増幅器と、前記降圧電圧が供給される負荷で電流が消費されることを通知する降圧制御信号が入力されると該通知されたタイミングでパルス信号を出力する制御回路と、前記制御回路からのパルス信号を用いて、前記負荷で消費される電流量に応じた電圧の前記負荷への供給をスイッチする第１のトランジスタを有することを特徴とする。

上記のように構成された降圧電圧発生回路では、降圧電圧が低下する前に最適な量に上昇させるので、負荷で電流が消費されたときの降圧電圧の低下を抑制できる。このため、差動増幅器が必要以上に降圧電圧を上昇させるのを防止できる。

本発明によれば、内部電圧発生回路から出力される内部電圧の変動を抑制できる。

次に本発明について図面を参照して詳細に説明する。

（第１の実施の形態）
図１は第１の実施の形態の昇圧電圧発生回路の構成を示すブロック図である。

図１に示すように、第１の実施の形態の昇圧電圧発生回路は、昇圧電圧検知回路１０、発振器１１、制御回路２０、昇圧回路部３１、第１の補助昇圧回路部３２および第２の補助昇圧回路部３３を有する。

昇圧電圧検知回路１０は、昇圧電圧発生回路が出力する昇圧電圧を測定し、昇圧電圧検知信号を出力する。昇圧電圧検知回路の構成については、例えば特許文献１に記載されている。

発振器１１は、昇圧電圧検知回路１０からの昇圧電圧検知信号にしたがって発振信号を出力する。発振器の構成については、例えば特許文献１に記載されている。

昇圧回路部３１は、パルス信号が入力されると昇圧電圧を上昇させる。昇圧回路部の構成については、例えば特許文献１に記載されている。

第１の補助昇圧回路部３２および第２の補助昇圧回路部３３は、昇圧回路部３１と同じ機能をもつ。第１の補助昇圧回路部３２および第２の補助昇圧回路部３３のパルス信号入力時の昇圧量は、昇圧回路部３１のパルス信号入力時の昇圧量と異なる。また、第１の補助昇圧回路部３２のパルス信号入力時の昇圧量は、第２の補助昇圧回路部３３のパルス信号入力時の昇圧量と異なる。

昇圧制御信号は、昇圧電圧発生回路の出力に接続された不図示の負荷で電流が消費されることをその直前に通知する。制御回路２０は、入力された昇圧制御信号によって通知される、電流が消費されるタイミングに応じて第１の補助昇圧回路部３２および第２の補助昇圧回路部３３にパルス信号を出力する。

図２は制御回路２０の一構成例を示す回路図である。

図２に示すように、第１の実施の形態の制御回路２０は、ＮＡＮＤゲート４０、第１の遅延素子４１、第１のインバータ４２、第２のインバータ４３、ＮＯＲゲート４４、第２の遅延素子４５、第３のインバータ４６、第４のインバータ４７および第５のインバータ４８を有する。

制御回路２０は、入力信号がローレベルからハイレベルに変化すると、遅延素子４１による遅延時間だけハイレベルとなる第１のパルス信号を出力する。また、制御回路２０は、入力信号がハイレベルからローレベルに変化すると、遅延素子４５による遅延時間だけハイレベルとなる第２のパルス信号を出力する。

図３は、第１の実施の形態の昇圧電圧発生回路の動作を示す波形図である。

制御回路２０は、昇圧制御信号がローレベルからハイレベルに変化すると、遅延素子４１による遅延時間だけハイレベルとなるパルス信号を第１の補助昇圧回路部３２に出力する。第１の補助昇圧回路部３２は、パルス信号が入力されることで、負荷に供給する電圧を上昇させる。

その後、昇圧電圧発生回路の出力に接続された不図示の負荷で電流が消費されると、昇圧電圧は低下する。昇圧電圧検知回路１０は昇圧電圧が低下したことを検知すると、昇圧電圧検知信号をハイレベルにして発振器１１を起動する。昇圧回路部３１は、発振信号が入力されることで、昇圧電圧を上昇させる。昇圧電圧検知回路１０は、昇圧電圧が所定の電圧値よりも上昇したことを検知すると、昇圧電圧検知信号をローレベルにして発振器１１を停止する。昇圧回路部３１は、入力信号の発振が停止することにより、昇圧動作を停止し、昇圧電圧の上昇を停止する。

同様に、制御回路２０は、昇圧制御信号がハイレベルからローレベルに変化すると、遅延素子４５による遅延時間だけハイレベルとなるパルス信号を第２の補助昇圧回路部３３に出力する。第２の補助昇圧回路部３３は、パルス信号が入力されることで、負荷に供給する電圧を上昇させる。その後の動作は昇圧制御信号がローレベルからハイレベルに変化するときと同じであるため、説明を割愛する。

第１の実施の形態の昇圧電圧発生回路では、第１の補助昇圧回路部３２および第２の補助昇圧回路部３３に個別に昇圧量を設定できる。このため、第１の補助昇圧回路部３２には昇圧制御信号がローレベルからハイレベルに変化するときの昇圧電圧の低下を補填する最適な昇圧量を設定できる。また、第２の補助昇圧回路部３３には昇圧制御信号がハイレベルからローレベルに変化するときの昇圧電圧の低下を補填する最適な昇圧量を設定できる。第１の補助昇圧回路部３２および第２の補助昇圧回路部３３により昇圧電圧が低下する前に最適な量に上昇させるので、第１の実施の形態の昇圧電圧発生回路では、負荷で電流が消費されたときの昇圧電圧の低下を抑制できる。

昇圧回路部３１は、負荷で電流が消費されたときの昇圧電圧のわずかな低下もしくは昇圧制御信号で通知されない微小な電流消費による電圧低下を検知したときのみ低下した昇圧電圧を所定の電圧値に戻すために昇圧する。このため、昇圧回路部３１で昇圧量を小さく設計できるので必要以上に昇圧電圧が上昇するのを防止できる。その結果、昇圧電圧発生回路から出力される昇圧電圧の変動を抑制できる。

なお、第１の実施の形態の昇圧電圧発生回路では、第１の補助昇圧回路部３２および第２の補助昇圧回路部３３を使用する構成例を示したが、補助昇圧回路部の数に制限はない。補助昇圧回路部は１つであっても構わないし、３つ以上であっても構わない。

また、昇圧電圧の低下前に制御回路２０からパルス波を出力できれば、昇圧制御信号はどのような信号であってもよく、制御回路２０はどのような構成であってもよい。

（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。

第１の実施の形態で示した第１の補助昇圧回路部３２と第２の補助昇圧回路部３３は、パルス信号が入力されたときの昇圧量が異なるため、各回路の特性を変える必要がある。第２の実施の形態では、パルス信号が入力されたときの各補助昇圧回路部の昇圧量を同一にする。このため、各補助昇圧回路部は特性を同じにできるため、同じ部品を使用できる。

図４は第２の実施の形態の昇圧電圧発生回路の構成を示すブロック図である。

図４に示すように、第２の実施の形態の昇圧電圧発生回路は、昇圧電圧検知回路１０、発振器１１、制御回路２０、ＮＯＲゲート５０、インバータ５１、昇圧回路部３１、第３の補助昇圧回路部３４、３５および３６を有する。

昇圧電圧検知回路１０、発振器１１、制御回路２０および昇圧回路部３１の構成は、第１の実施の形態と同一である。

第３の補助昇圧回路部３４、３５および３６は、昇圧回路部３１と同じ機能をもつ。第３の補助昇圧回路部３４、３５および３６のパルス信号入力時の昇圧量は、昇圧回路部３１のパルス信号入力時の昇圧量と異なる。但し、第３の補助昇圧回路部３４、３５および３６のパルス信号入力時の昇圧量は、同じである。したがって、第３の補助昇圧回路部３４、３５および３６は同じ回路で構成される。

また、第３の補助昇圧回路部３６に入力される第３のパルス信号が制御回路から出力される第１のパルス信号と第２のパルス信号の論理和になるように、昇圧電圧発生回路にＮＯＲゲート５０およびインバータ５１が配置される。

制御回路２０は、昇圧制御信号がローレベルからハイレベルに変化すると、遅延素子４１による遅延時間だけハイレベルとなるパルス信号を第３の補助昇圧回路部３４、３５および３６に出力する。第３の補助昇圧回路部３４、３５および３６は、パルス信号が入力されることで、負荷に供給する電圧を上昇させる。

同様に、制御回路２０は、昇圧制御信号がハイレベルからローレベルに変化すると、遅延素子４５による遅延時間だけハイレベルとなるパルス信号を第３の補助昇圧回路部３６に出力する。第３の補助昇圧回路部３６は、パルス信号が入力されることで、負荷に供給する電圧を上昇させる。

つまり、第２の実施の形態の昇圧電圧発生回路では、昇圧制御信号がローレベルからハイレベルに変化するときの昇圧量は、昇圧制御信号がハイレベルからローレベルに変化するときの昇圧量の３倍になる。第１のパルス信号が入力される補助昇圧回路部と第３のパルス信号が入力される補助昇圧回路部の数を変更することにより、昇圧制御信号が変化したときの昇圧量を変えることができる。

本実施形態によれば、各補助昇圧回路部の特性を同じにできるため、第１の実施の形態の昇圧電圧発生回路と同様の効果に加えて、部品共通化によるコストの低減が可能になる。

（第３の実施の形態）
第１の実施の形態および第２の実施の形態では、外部から供給される電源電圧よりも高い昇圧電圧を生成する昇圧電圧発生回路について説明をした。第３の実施の形態は、グランドよりも低い負電圧を生成する負電圧発生回路に本発明を適用する例である。

図５は第３の実施の形態の負電圧発生回路の構成を示すブロック図である。

図５に示すように、第３の実施の形態の負電圧発生回路は、負電圧検知回路１３、発振器１４、制御回路２１、負電圧回路部６１、第１の補助負電圧回路部６２および第２の補助負電圧回路部６３を有する。

負電圧検知回路１３は、負電圧発生回路が出力する負電圧を測定し、負電圧検知信号を出力する。負電圧検知回路１３の構成を図６に示す。負電圧検知回路１３は、基準電圧ＶＲＥＦ０と負電圧間に直列に挿入された２つの抵抗器Ｒ１、Ｒ２と、抵抗器Ｒ１と抵抗器Ｒ２の接続ノードの電圧と基準電圧ＶＲＥＦ１とを比較する差動回路とを備える。負電圧検知回路１３は、負電圧が所定の電圧値より高い場合、つまり、所定の電圧値より０に近い場合、負電圧検知信号をハイレベルにし、所定の電圧値より低い場合、負電圧検知信号をローレベルにする。なお、抵抗器Ｒ１、Ｒ２は基準電圧ＶＲＥＦ０と負電圧を分圧するための回路である。したがって、これらの回路は図６に示した構成に限定されるものではなく、３つ以上の抵抗器で構成してもよい。

発振器１４は、負電圧検知回路１３から出力される負電圧検知信号にしたがって発振信号を出力する。発振器の構成については、例えば特許文献１に記載されている。

制御回路２１の構成は、第１の実施の形態の昇圧電圧発生回路の制御回路２０と同一である。

負電圧回路部６１は、パルス信号が入力されると負電圧を低下、つまり、マイナス方向に絶対値を大きくさせる（以降、第３の実施の形態では低下と称す）。負電圧回路部６１の構成を図７に示す。負電圧回路部６１は、発振器１４の発振信号を入力とする、複数のインバータと複数の減圧用キャパシタと各減圧用キャパシタの出力電圧を所定のタイミングで加算するための複数のスイッチ素子とを有する構成である。負電圧回路部６１は、発振器１４から出力された発振信号が入力されると、出力電圧を低下させ、発振信号の入力が停止すると、出力電圧の低下を停止する。

第１の補助負電圧回路部６２および第２の補助負電圧回路部６３は、負電圧回路部６１と同じ機能をもつ。第１の補助負電圧回路部６２および第２の補助負電圧回路部６３のパルス信号入力時の電圧低下量は、負電圧回路部６１のパルス信号入力時の電圧低下量と異なる。また、第１の補助負電圧回路部６２のパルス信号入力時の電圧低下量は、第２の補助負電圧回路部６３のパルス信号入力時の電圧低下量と異なる。

負電圧制御信号は、負電圧発生回路の出力に接続された不図示の負荷で電流が消費されることをその直前に通知する。制御回路２１は、入力された負電圧制御信号によって通知される、電流が消費されるタイミングに応じて第１の補助負電圧回路部６２および第２の補助負電圧回路部６３にパルス信号を出力する。

制御回路２１は、負電圧制御信号がローレベルからハイレベルに変化すると、遅延素子４１による遅延時間だけハイレベルとなるパルス信号を第１の補助負電圧回路部６２に出力する。第１の補助負電圧回路部６２は、パルス信号が入力されることで、負荷に供給する電圧を低下させる。

その後、負電圧発生回路の出力に接続された不図示の負荷で電流が消費されると、負電圧は上昇、つまり０に近づく（以降、第３の実施の形態では上昇と称す）。負電圧検知回路１３は負電圧が上昇したことを検知すると、負電圧検知信号をハイレベルにして発振器１４を起動する。負電圧回路部６１は、発振信号が入力されることで、負電圧を低下させる。負電圧検知回路１３は負電圧が所定の電圧値よりも低下したことを検知すると、負電圧検知信号をローレベルにして発振器１４を停止する。負電圧回路部６１は、入力信号の発振が停止することにより、負電圧の出力を停止し、負電圧の低下を停止する。

同様に、制御回路２１は、負電圧制御信号がハイレベルからローレベルに変化すると、遅延素子４５による遅延時間だけハイレベルとなるパルス信号を第２の補助負電圧回路部６３に出力する。第２の補助負電圧回路部６３は、パルス信号が入力されることで、負荷に供給する電圧を低下させる。その後の動作は負電圧制御信号がローレベルからハイレベルに変化するときと同じであるため、説明を割愛する。

以上、説明した負電圧発生回路を用いれば、第１の実施の形態で示した昇圧電圧発生回路と同様に、負電圧回路部６１の電圧低下量を小さく設計できるので必要以上に負電圧が低下するのを防止できる。その結果、負電圧発生回路から出力される負電圧の変動を抑制できる。

また、図４の昇圧電圧発生回路において、昇圧電圧検知回路を負電圧検知回路に、昇圧回路部を負電圧回路部に、第３の補助昇圧回路部を第３の補助負電圧回路部におきかえることにより、複数の補助負電圧回路部の特性を同じにできる。なお、第３の補助負電圧回路部は、負電圧回路部６１と同じ機能をもつ。第３の補助負電圧回路部のパルス信号入力時の電圧低下量は、負電圧回路部６１のパルス信号入力時の電圧低下量と異なる。但し、第３の補助負電圧回路部のパルス信号入力時の電圧低下量は、それぞれ同じである。本構成により各補助負電圧回路部の特性を同じにできるため、部品共通化によるコストの低減が可能になる。

（第４の実施の形態）
第１の実施の形態および第２の実施の形態では、外部から供給される電源電圧よりも高い昇圧電圧を生成する昇圧電圧発生回路について説明をした。第４の実施の形態は、外部から供給される電源電圧よりも低い降圧電圧を生成する降圧電圧発生回路に本発明を適用する例である。

図８は第４の実施の形態の降圧電圧発生回路の構成を示すブロック図である。

図８に示すように、第４の実施の形態の降圧電圧発生回路は、差動増幅器６４、制御回路２１、第１の補助降圧回路部６７および第２の補助降圧回路部６８を有する。

差動増幅器６４には、降圧電圧発生回路が出力する降圧電圧と基準電圧ＶＲＥＦＲとが入力される。差動増幅器６４は、降圧電圧が負帰還されることで、降圧電圧が基準電圧ＶＲＥＦＲと等しくなるように動作する。

制御回路２１の構成は、第１の実施の形態の昇圧電圧発生回路の制御回路２０と同一である。

第１の補助降圧回路部６７は、インバータおよび外部電源電圧を所定のタイミングで供給するための第１のトランジスタ６５を有する。第２の補助降圧回路部６８は、インバータおよび外部電源電圧を所定のタイミングで供給するための第２のトランジスタ６６を有する。第１のトランジスタ６５および第２のトランジスタ６６は、それぞれサイズが異なる。

降圧制御信号は、降圧電圧発生回路の出力に接続された不図示の負荷で電流が消費されることをその直前に通知する。制御回路２１は、降圧制御信号がローレベルからハイレベルに変化すると、遅延素子４１による遅延時間だけハイレベルとなるパルス信号を第２のトランジスタに出力する。第１の補助降圧回路部６７は、パルス信号が入力されることで、負荷に供給する電圧を上昇させる。

同様に、制御回路２１は、降圧制御信号がハイレベルからローレベルに変化すると、遅延素子４５による遅延時間だけハイレベルとなるパルス信号を第３のトランジスタに出力する。第２の補助降圧回路部６７は、パルス信号が入力されることで、負荷に供給する電圧を上昇させる。

第４の実施の形態の降圧電圧発生回路では、第１のトランジスタ６５と第２のトランジスタ６６をそれぞれ最適なサイズにすることにより、降圧制御信号が変化するときの降圧電圧の低下を補填する最適な上昇量に設定できる。

これにより、負荷で電流が消費されたときに差動増幅器６４が必要以上に降圧電圧を上昇させるのを防止でき、降圧電圧発生回路から出力される降圧電圧の変動を抑制できる。

（第５の実施の形態）
第５の実施の形態は、第１の実施の形態および第２の実施の形態の昇圧電圧発生回路、第３の実施の形態の負電圧発生回路あるいは第４の実施の形態の降圧電圧発生回路を半導体装置に備える例である。

図９は第１の実施の形態および第２の実施の形態の昇圧電圧発生回路、第３の実施の形態の負電圧発生回路あるいは第４の実施の形態の降圧電圧発生回路を備えた半導体装置の構成を示すブロック図である。

図９に示すように、半導体装置７０は、内部電圧発生回路７１および内部回路７２を有する。

内部電圧発生回路７１には、第１の実施の形態および第２の実施の形態の昇圧電圧発生回路、第３の実施の形態の負電圧発生回路あるいは第４の実施の形態の降圧電圧発生回路が用いられる。

内部回路７２は、半導体装置の所定の機能を提供する。

内部電圧発生回路７１には、昇圧制御信号、負電圧制御信号あるいは降圧制御信号として半導体装置の動作を規定するコマンド信号が入力される。内部電圧発生回路７１は、外部からのコマンド信号に応じて内部回路７２に供給する内部電圧を上昇あるいは低下させる。

内部電圧発生回路７１は、内部回路７２での電流消費に先立って内部回路７２に供給する電圧を最適な量に上昇あるいは低下させることができるので、内部回路７２で電流が消費されたときの電圧の変動を抑制できる。

（第６の実施の形態）
第６の実施の形態は、第１の実施の形態および第２の実施の形態の昇圧電圧発生回路、第３の実施の形態の負電圧発生回路あるいは第４の実施の形態の降圧電圧発生回路を半導体記憶装置に備える例である。

図１０は第１の実施の形態および第２の実施の形態の昇圧電圧発生回路、第３の実施の形態の負電圧発生回路あるいは第４の実施の形態の降圧電圧発生回路を備えた半導体記憶装置の構成を示すブロック図である。

図１０に示すように、半導体記憶装置は、内部電圧発生回路８０、制御回路８１、外部から入力されるアドレス信号を一時的に保持するアドレスバッファ８２、外部から入力されるデータ信号および外部に出力するデータ信号を一時的に保持するデータバッファ８３およびデータを格納するメモリアレイ８４を有する。

制御回路８１は、外部から入力されるＲＡＳ信号やＣＡＳ信号などのコマンド信号にしたがって半導体記憶装置に所定の動作をさせる制御信号を出力する。また、制御回路８１は、入力されたＲＡＳ信号を内部電圧発生回路８０に出力する。制御回路８１は、周知の論理回路を用いて構成される。

内部電圧発生回路８０には、第１の実施の形態および第２の実施の形態の昇圧電圧発生回路、第３の実施の形態の負電圧発生回路あるいは第４の実施の形態の降圧電圧発生回路が用いられる。内部電圧発生回路８０は、入力されたＲＡＳ信号を昇圧制御信号、負電圧発生回路あるいは降圧制御信号として使用する。

半導体記憶装置では、メモリにアクセスする際、アクセスするメモリセルの行アドレスを指定するためにＲＡＳ（Row Address Strobe）信号が用いられる。また、半導体記憶装置では、データの読み出しおよび書き込み前にアクティブコマンド（以後、ＡＣＴコマンドと記す）を出力し、データの読み出しおよび書き込み後にプリチャージコマンド（以後、ＰＲＥコマンドと記す）を出力する。ＡＣＴコマンドおよびＰＲＥコマンドが出力されたときに、半導体記憶装置では大きな電流を消費する。一方、ＲＡＳ信号は、ＡＣＴコマンドが入力されたときにハイレベルになり、ＰＲＥコマンドが入力されたときにローレベルになる。これを利用して、昇圧制御信号、負電圧制御信号あるいは降圧制御信号としてＲＡＳ信号を使用する。

まず、第１の実施の形態の昇圧電圧発生回路を半導体記憶装置に備える例を以下に説明する。

図１１は、昇圧制御信号としてＲＡＳ信号を使用するときの昇圧制御信号、第１のパルス信号および第２のパルス信号を示す波形図である。第１のパルス信号および第２のパルス信号のパルスが重複しないように、遅延素子４１および遅延素子４５で遅延される時間は、ＲＡＳ信号のサイクル時間ｔＲＣの１／２より短い時間とする。

昇圧電圧発生回路に入力される昇圧制御信号としてＲＡＳ信号を用いた場合の昇圧電圧発生回路の動作について、図１を用いて説明する。半導体記憶装置でデータの読み出しあるいは書き込みが行われると、ＲＡＳ信号が変化する。制御回路２０は入力信号であるＲＡＳ信号が変化すると、パルス信号を出力する。第１の補助昇圧回路部３２あるいは第２の補助昇圧回路部３３は、パルス信号が入力されることで、負荷に供給する電圧を上昇させる。

第１の補助昇圧回路部３２および第２の補助昇圧回路部３３により昇圧電圧が低下する前に最適な量に上昇させるので、本発明の昇圧電圧発生回路では、負荷で電流が消費されたときの昇圧電圧の低下を抑制できる。

昇圧回路部３１は、負荷で電流が消費されたときの昇圧電圧のわずかな低下もしくはデータの読み出し時および書き込み時以外の微小な電流消費による電圧低下を検知したときのみ低下した昇圧電圧を所定の電圧値に戻すために昇圧する。このため、昇圧回路部３１の昇圧量を小さく設計できるので必要以上に昇圧電圧が上昇するのを防止できる。

次に、第２の実施の形態の昇圧電圧発生回路を半導体記憶装置に備える例を以下に説明する。

図１２は、昇圧制御信号としてＲＡＳ信号を使用するときの昇圧制御信号、第１のパルス信号および第３のパルス信号を示す波形図である。第１のパルス信号および第３のパルス信号のパルスが重複しないように、遅延素子４１および遅延素子４５で遅延される時間は、ＲＡＳ信号のアクセス時間ｔＲＡＳの１／２より短い時間で、かつ、ＲＡＳ信号のプリチャージ時間ｔＲＰの１／２より短い時間とする。

第１のパルス信号を入力する補助昇圧回路部と第３のパルス信号を入力する補助昇圧回路部の数を変更することにより、ＡＣＴコマンドが出力されるときの昇圧電圧の低下とＰＲＥコマンドが出力されるときの昇圧電圧の低下に対する昇圧量を変えることができる。

第１の実施の形態および第２の実施の形態の昇圧電圧発生回路だけでなく、第３の実施の形態の負電圧発生回路および第４の実施の形態の降圧電圧発生回路についても、半導体記憶装置に備えることができる。

第６の実施の形態では、昇圧制御信号、負電圧制御信号あるいは降圧制御信号としてＲＡＳ信号を使用する例を示した。昇圧制御信号、負電圧制御信号あるいは降圧制御信号は、内部電圧が変化する前にパルス波を出力するものであれば、どのような信号であっても構わない。例えば、降圧電圧発生回路を半導体装置に備える場合、降圧制御信号としてメモリセルの列アドレスを指定するためのＣＡＳ信号も使用できる。

第１の実施の形態の昇圧電圧発生回路の構成を示すブロック図である。 図１に示した制御回路の構成を示す回路図である。 第１の実施の形態の昇圧電圧発生回路の動作を示す波形図である。 第２の実施の形態の昇圧電圧発生回路の構成を示すブロック図である。 第３の実施の形態の負電圧発生回路の構成を示すブロック図である。 図５に示した負電圧検知回路の構成を示す回路図である。 図５に示した負電圧回路部の構成を示す回路図である。 第４の実施の形態の降圧電圧発生回路の構成を示すブロック図である。 本発明の半導体装置の構成を示すブロック図である。 本発明の半導体記憶装置の構成を示すブロック図である。 図１の昇圧制御信号としてＲＡＳ信号を使用するときの昇圧制御信号、第１のパルス信号および第２のパルス信号を示す波形図である。 図４の昇圧制御信号としてＲＡＳ信号を使用するときの昇圧制御信号、第１のパルス信号および第３のパルス信号を示す波形図である。 特許文献１に開示された昇圧電圧発生回路の構成を示すブロック図である。 図１２に示した昇圧電圧発生回路の動作を示す波形図である。

符号の説明

１０ 昇圧電圧検知回路
１１ 発振器
１２ インシデンタルパルス発生回路
１３ 昇圧電圧検知回路
１４ 発振器
２０ 制御回路
２１ 制御回路
３０ 昇圧回路部
３１ 昇圧回路部
３２ 第１の補助昇圧回路部
３３ 第２の補助昇圧回路部
３４，３５，３６ 第３の補助昇圧回路部
４０ ＮＡＮＤゲート
４４、５０ ＮＯＲゲート
４１、４５ 遅延素子
４２、４３、４６、４７、４８、５１ インバータ
６１ 負電圧回路部
６２ 第１の補助負電圧回路部
６３ 第２の補助負電圧回路部
６４ 差動増幅器
６５ 第１のトランジスタ
６６ 第２のトランジスタ
６７ 第１の補助降圧回路部
６８ 第２の補助降圧回路部
７０ 半導体装置
７１ 内部電圧発生回路
７２ 内部回路
８０ 内部電圧発生回路
８１ 制御回路
８２ アドレスバッファ
８３ データバッファ
８４ メモリアレイ部

Claims (12)

1. 外部から供給される電源電圧よりも高い昇圧電圧を生成する昇圧電圧発生回路であって、
   前記昇圧電圧が所定の電圧値より低いか否かを検知しその検知結果を出力する昇圧電圧検知回路と、
   前記昇圧電圧検知回路の検知結果に応じて発振動作を行う発振器と、
   前記発振器からの発振信号を用いて前記昇圧電圧を生成する昇圧回路部と、
   前記昇圧電圧が供給される負荷で電流が消費されることを通知する昇圧制御信号が入力されると該通知されたタイミングでパルス信号を出力する制御回路と、
   前記制御回路からのパルス信号を用いて、前記負荷で消費される電流量に応じた前記昇圧電圧よりもさらに高い電圧を前記負荷に供給する第１の補助昇圧回路部と、
   を有することを特徴とする昇圧電圧発生回路。
2. 前記制御回路は、
   前記昇圧制御信号が入力されると前記負荷で電流が消費されるタイミングに応じたパルス信号を複数出力し、
   前記制御回路からのパルス信号を用いて、前記負荷で消費される電流量に応じた前記第１の補助昇圧回路部が供給する電圧と異なる電圧を前記負荷に供給する第２の補助昇圧回路部をさらに有することを特徴とする請求項１記載の昇圧電圧発生回路。
3. 前記制御回路は、
   前記昇圧制御信号が入力されると前記負荷で電流が消費されるタイミングに応じたパルス信号を複数出力し、
   前記第１の補助昇圧回路部は、
   前記制御回路からのパルス信号を用いて、前記負荷で消費される電流量に応じた前記昇圧電圧よりもさらに高い電圧を前記負荷に供給する複数の第３の補助昇圧回路部を有することを特徴とする請求項１記載の昇圧電圧発生回路。
4. グランドよりも低い負電圧を生成する負電圧発生回路であって、
   前記負電圧が所定の電圧値より低いか否かを検知しその検知結果を出力する負電圧検知回路と、
   前記負電圧検知回路の検知結果に応じて発振動作を行う発振器と、
   前記発振器からの発振信号を用いて前記負電圧を生成する負電圧回路部と、
   前記負電圧が供給される負荷で電流が消費されることを通知する負電圧制御信号が入力されると該通知されたタイミングでパルス信号を出力する制御回路と、
   前記制御回路からのパルス信号を用いて、前記負荷で消費される電流量に応じた前記負電圧よりもさらに低い電圧を前記負荷に供給する第１の補助負電圧回路部と、
   を有することを特徴とする負電圧発生回路。
5. 前記制御回路は、
   前記負電圧制御信号が入力されると前記負荷で電流が消費されるタイミングに応じたパルス信号を複数出力し、
   前記制御回路からのパルス信号を用いて、前記負荷で消費される電流量に応じた前記第１の補助負電圧回路部が供給する電圧と異なる電圧を前記負荷に供給する第２の補助負電圧回路部をさらに有することを特徴とする請求項４記載の負電圧発生回路。
6. 前記制御回路は、
   前記負電圧制御信号が入力されると前記負荷で電流が消費されるタイミングに応じたパルス信号を複数出力し、
   前記第１の補助負電圧回路部は、
   前記制御回路からのパルス信号を用いて、前記負荷で消費される電流量に応じた前記負電圧よりもさらに低い電圧を前記負荷に供給する複数の第３の補助負電圧回路部を有することを特徴とする請求項４記載の負電圧発生回路。
7. 外部から供給される電源電圧よりも低い降圧電圧を生成する降圧電圧発生回路であって、
   前記降圧電圧を所定の電圧値に近づける差動増幅器と、
   前記降圧電圧が供給される負荷で電流が消費されることを通知する降圧制御信号が入力されると該通知されたタイミングでパルス信号を出力する制御回路と、
   前記制御回路からのパルス信号を用いて、前記負荷で消費される電流量に応じた電圧の前記負荷への供給をスイッチする第１のトランジスタと、
   を有することを特徴とする降圧電圧発生回路。
8. 前記制御回路は、
   前記降圧制御信号が入力されると前記負荷で電流が消費されるタイミングに応じたパルス信号を複数出力し、
   前記制御回路からのパルス信号を用いて、前記負荷で消費される電流量に応じた前記第１のトランジスタがスイッチすることにより供給する電圧と異なる電圧の前記負荷への供給をスイッチする第２のトランジスタをさらに有することを特徴とする請求項７記載の降圧電圧発生回路。
9. 外部からの複数パターンのコマンド信号を受け、各々のコマンド信号に応じた動作を実行する半導体装置であって、
   前記コマンド信号に応じた動作を実行するための内部電圧を生成する内部電圧発生回路を備え、
   前記内部電圧発生回路は、
   前記複数パターンのコマンド信号のうちの少なくとも第１のコマンド信号に基づいて、前記第１のコマンド信号に応じた動作の実行に対応する量の電圧を発生することを特徴とする半導体装置。
10. 前記内部電圧発生回路は、
    前記第１のコマンド信号とは異なる、前記複数パターンのコマンド信号のうちの第２のコマンド信号に基づいて、前記第１のコマンド信号に応じた動作の実行に対応する量の電圧と異なる、前記第２のコマンド信号に応じた動作の実行に対応する量の電圧を生成することを特徴とする請求項９記載の半導体装置。
11. データを格納するメモリアレイをさらに有し、
    前記第１のコマンド信号は、
    アクセスするメモリセルの行アドレスを指定するＲＡＳ信号がローレベルからハイレベルに変化するタイミングで出力されるパルス信号であることを特徴とする請求項９記載の半導体装置。
12. データを格納するメモリアレイをさらに有し、
    前記第１のコマンド信号は、
    アクセスするメモリセルの行アドレスを指定するＲＡＳ信号がローレベルからハイレベルに変化するタイミングで出力されるパルス信号であり、
    前記第２のコマンド信号は、
    アクセスするメモリセルの行アドレスを指定するＲＡＳ信号がハイレベルからローレベルに変化するタイミングで出力されるパルス信号であることを特徴とする請求項１０記載の半導体装置。

Images