KR20040014151A - 안정 동작이 가능한 반도체 기억 장치 - Google Patents

안정 동작이 가능한 반도체 기억 장치 Download PDF

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KR20040014151A
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Abstract

반도체 기억 장치는 전원 회로(70)를 구비하되, 전원 회로(70)는 제 1 참조 전압 VREFD를 생성하는 참조 전압 발생 회로(72)와, 제 1 참조 전압 VREFD를 이용해서 외부 전원 전압 EXTVDD를 승압(昇壓)하여 제 1 내부 전원 전압 VDDH를 생성하는 승압 회로(71)와, 제 2 참조 전압 VREFP를 생성하는 참조 전압 발생 회로(73)와, 제 1 내부 전원 전압 VDDH를 제 2 참조 전압 VREFP까지 강압(降壓)하여 제 2 내부 전원 전압 VDD4를 생성하는 VDC 회로(74)를 포함하고, 생성된 제 2 내부 전원 전압 VDD4는 DLL에 공급되며, DLL은 제 2 내부 전원 전압 VDD4의 전압 레벨에 따른 위상을 갖는 주기 신호를 생성한다.

Description

안정 동작이 가능한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF STABLE OPERATION}
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 전압 레벨이 안정된 내부 전원 전압을 생성하는 전원 회로를 내장한 반도체 기억 장치에 관한 것이다.
고 용량이고, 또한, 고속으로 데이터를 입출력하는 반도체 기억 장치로서 DDR-SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)가 실용화되어 있다.
이 DDR-SDRAM은 주기 신호의 상승과 하강에 동기하여 데이터를 입출력하는 반도체 기억 장치이다. 그 때문에, DDR-SDRAM은 주기 신호를 생성하기 위한 DLL(Delay Locked Loop) 회로를 내장하고 있다.
DDR-SDRAM은 서로 180도의 위상차를 갖는 상보인 클럭 CLK, /CLK를 외부로부터 받는다. 그리고, DLL 회로는 클럭 CLK, /CLK를 버퍼링한 클럭 BUFF_CLK, BUFF_/CLK를 받고, 그 받은 클럭 BUFF_CLK, BUFF_/CLK를 이용하여 주기 신호 DLLCLK_P, DLLCLK_N을 발생시킨다.
도 28을 참조하면, 주기 신호 DLLCLK_P, DLLCLK_N의 발생에 대하여 설명한다. DDR-SDRAM은 VDC(Voltage Down Converter) 회로(1000)와, DLL 회로(1100)를 구비한다.
VDC 회로(1000)는 DDR-SDRAM의 외부로부터 공급된 외부 전원 전압 EXTVDD를, DDR-SDRAM의 내부에서 생성된 참조 전압 VREFP까지 강압(降壓)하여 내부 전원 전압 VDD4를 생성하고, 그 생성된 내부 전원 전압 VDD4를 DLL 회로(1100)에 공급한다.
DLL 회로(1100)는 DDR-SDRAM의 외부로부터 입력되어, 버퍼링된 클럭 BUFF_CLK, BUFF_/CLK과, 내부 전원 전압 VDD4를 받아, 내부 전원 전압 VDD4의 전압 레벨에 따른 위상을 갖는 주기 신호 DLLCLK_P, DLLCLK_N을 발생시킨다. 주기 신호 DLLCLK_P는 주기 신호 DLLCLK_N과 180도의 위상차를 갖는다. DLL 회로(1100)는, 통상, 외부 클럭 EXTCLK에 록(lock)된 경우, 외부 클럭 EXTCLK에 대하여 매회 동일한 타이밍에서 주기 신호 DLLCLK_P를 발생시킨다.
그리고, DDR-SDRAM에서는 주기 신호 DLLCLK_P, DLLCLK_N에 동기하여 데이터가 입출력된다.
그러나, 외부 전원 전압 EXTVDD의 전압 레벨은 변동하는 것이며, 외부 전원 전압 EXTVDD에 노이즈가 중첩되었을 때, 내부 전원 전압 VDD4의 전압 레벨이 외부 전원 전압 EXTVDD의 전압 레벨에 대하여 충분히 낮으면 문제없지만, 내부 전원 전압 VDD4의 전압 레벨이 외부 전원 전압 EXTVDD의 전압 레벨에 가까운 경우에는, 노이즈가 내부 전원 전압 VDD4에도 전달된다. 그 결과, 주기 신호 DLLCLK_P의 상승 타이밍이 외부 클럭 EXTCLK의 상승 타이밍으로부터 어긋난다.
즉, 도 29에 도시하는 바와 같이, 외부 전원 전압 EXTVDD에 노이즈가 중첩되어 있지 않은 영역에서는, 주기 신호 DLLCLK_P는 외부 클럭 EXTCLK의 각 상승 타이밍에 대하여 매회 동일한 타이밍에서 상승한다. 그러나, 외부 전원 전압 EXTVDD에 노이즈가 중첩된 타이밍 t1로부터 타이밍 t2까지의 영역에서는, 노이즈가 내부 전원 전압 VDD4에도 중첩되어, 주기 신호 DLLCLK_P의 각 상승 타이밍이 외부 클럭 EXTCLK의 각 상승 타이밍으로부터 어긋난다고 하는 문제가 발생한다.
그러면, DDR-SDRAM에서는 일정한 타이밍에서 데이터를 입출력하는 것이 곤란하다.
한편, 외부 전원 전압 EXTVDD의 전압 레벨의 변동에 따른 주기 신호 DLLCLK_P의 위상 어긋남을 방지하기 위해서는, 내부 전원 전압 VDD4의 전압 레벨을 외부 전원 전압 EXTVDD의 전압 레벨보다도 충분히 낮게 하면 좋지만, 내부 전원 전압 VDD4의 전압 레벨을 충분히 낮게 하면, DLL 회로에서의 지연량이 길어져 피코초(ps) 단위의 미소한 제어가 곤란하며, 동작 마진이 감소한다고 하는 문제가 발생한다. 따라서, DLL 회로에 공급하는 내부 전원 전압 VDD4의 전압 레벨을 충분히 낮게 하는 것은 곤란하다.
또, 일본 특허 공개 2000-40394호 공보는 두 개의 다른 전원 회로를 구비하는 DRAM에 대해서의 발명을 개시한다. 본 발명에서는, 한 쪽 전원 회로가 제 1 전원 전압을 발생시키고, 다른 쪽 전원 회로가 제 1 전원 전압보다도 전압 레벨이 높은 제 2 전원 전압을 발생시킨다.
그리고, 제 2 전원 전압의 전압 레벨이 저하했을 때, 제 1 전원 전압의 전압 레벨이 제 2 전원 전압의 전압 레벨보다도 낮게 되도록 제 1 전원 전압의 전압 레벨이 저하된다.
제 1 전원 전압을 상술한 내부 전원 전압 VDD4라고 간주하고, 제 2 전원 전압을 상술한 외부 전원 전압 EXTVDD라고 간주하고, 외부 전원 전압 EXTVDD의 저하에 따라 내부 전원 전압 VDD4를 저하시키는 것을 실행하면, 상술한 바와 같이 동작 마진이 감소하여 DDR-SDRAM의 안정 동작을 방해한다고 하는 문제가 발생한다.
또한, 일본 특허 공개 2000-40394호 공보에 개시된 발명은 제 1 전원 전압의 전압 레벨을 제 2 전원 전압의 전압 레벨에 따라 제어하는 것이며, 한 쪽 전원 전압의 전압 레벨을 안정시키는 것이 아니다.
그런 이유로 본 발명의 목적은 외부 전원 전압의 영향을 방지하고, 또한, 반도체 기억 장치의 안정 동작이 가능한 내부 전원 전압을 생성하는 전원 회로를 내장한 반도체 기억 장치를 제공하는 것이다.
도 1은 실시예 1에 따른 반도체 기억 장치의 개략 블록도,
도 2는 도 1에 나타내는 메모리 셀 어레이의 블록도,
도 3은 도 1에 나타내는 전원 회로의 블록도,
도 4는 도 3에 나타내는 승압(昇壓) 회로의 회로도,
도 5는 도 3에 나타내는 참조 전압 발생 회로의 회로도,
도 6은 도 3에 나타내는 VDC 회로의 회로도,
도 7은 도 1에 나타내는 전원 회로에서 사용되는 전압 및 DLL에서 사용되는 신호의 타이밍차트,
도 8은 실시예 2에 따른 반도체 기억 장치의 개략 블록도,
도 9는 도 8에 나타내는 전원 회로의 블록도,
도 10은 도 8에 나타내는 전원 회로에서 사용되는 전압 및 DLL에서 사용되는 신호의 타이밍차트,
도 11은 실시예 3에 따른 반도체 기억 장치의 개략 블록도,
도 12는 도 11에 나타내는 전원 회로의 블록도,
도 13은 실시예 4에 따른 반도체 기억 장치의 개략 블록도,
도 14는 도 13에 나타내는 전원 회로의 블록도,
도 15는 도 13에 나타내는 전원 회로에서 사용되는 전압 및 DLL에서 사용되는 신호의 타이밍차트,
도 16은 실시예 5에 따른 반도체 기억 장치의 개략 블록도,
도 17은 도 16에 나타내는 전원 회로의 블록도,
도 18은 도 17에 나타내는 VDC 회로 및 레벨 시프트 회로의 회로도,
도 19는 도 16에 나타내는 전원 회로에서 사용되는 전압 및 DLL에서 사용되는 신호의 타이밍차트,
도 20은 실시예 6에 따른 반도체 기억 장치의 개략 블록도,
도 21은 도 20에 나타내는 전원 회로의 블록도,
도 22는 도 20에 나타내는 전원 회로에서 사용되는 전압 및 DLL에서 사용되는 신호의 타이밍차트,
도 23은 실시예 7에 따른 반도체 기억 장치의 개략 블록도,
도 24는 도 23에 나타내는 전원 회로의 블록도,
도 25는 도 24에 나타내는 참조 전압 발생 회로의 회로도,
도 26은 도 23에 나타내는 전원 회로에서 사용되는 전압 및 DLL에서 사용되는 신호의 타이밍차트,
도 27은 전원 회로에서 사용되는 전압 및 DLL에서 사용되는 신호의 타이밍차트,
도 28은 종래의 DDR-SDRAM에 탑재된 VDC 회로 및 DLL 회로를 나타내는 블록도,
도 29는 종래의 문제점을 설명하기 위한 전압 및 신호의 타이밍차트.
도면의 주요 부분에 대한 부호의 설명
10 : 어드레스 버퍼20 : 클럭 버퍼
30 : 제어 신호 버퍼40, 41 : 제어 회로
50 : 모드 레지스터60 : 메모리 셀 어레이
61∼64 : 뱅크
70, 70A, 70B, 70C, 70D, 70E, 70F : 전원 회로
71, 77 : 승압 회로71A : VPP 회로
72, 73, 75, 78, 79, 82, 84 : 참조 전압 발생 회로
74, 81, 83, 1000 : VDC 회로76 : 레벨 시프트 회로
80 : DLL90 : I/O 버퍼
100, 100A, 100B, 100C, 100D, 100E, 100F : 반도체 기억 장치
110 : QS 버퍼120 : 패드
130 : 로우 어드레스 카운터610 : 로우 디코더
620 : 워드선 드라이버630 : 컬럼 디코더
640 : 센스 앰프650 : 메모리 어레이
651∼65m : 이퀄라이징 회로
711, 712, 717, 718, 731, 732, 735, 741, 742, 841, 845, 849, 850 : P 채널 MOS 트랜지스터
713, 714, 736, 743, 744, 747, 842, 846, 851, 852 : N 채널 MOS 트랜지스터
715, 716, 719, 733, 734, 737, 738, 745, 746, 748, 843, 844, 847, 848, 854 : 노드
720 : AND 게이트721∼72k, 853 : 인버터
730 : 커패시터761, 762 : 저항
1100 : DLL 회로BS1, BS2 : 데이터 버스
DFA1, DFA2 : 차동 증폭 회로OSC : 발진기
TG1, TG2 : 트랜스퍼 게이트
본 발명에 따르면, 반도체 기억 장치는 데이터를 기억하는 메모리 셀 어레이와, 외부 전원 전압의 전압 레벨을 변경하여 제 1 내부 전원 전압을 생성하고, 그 생성된 제 1 내부 전원 전압의 전압 레벨을 변경하여 제 2 내부 전원 전압을 생성하는 전원 회로와, 전원 회로로부터 공급된 제 2 내부 전원 전압의 전압 레벨에 따른 위상을 갖는 주기 신호를 생성하는 주기 신호 생성 회로와, 메모리 셀 어레이로부터 판독된 판독 데이터를 주기 신호에 동기하여 외부로 출력하는 출력 회로를 구비한다.
본 발명에 따른 반도체 기억 장치에 있어서는, 주기 신호 생성 회로에서 사용되는 제 2 내부 전원 전압은 외부 전원 전압의 전압 레벨을 변경하여 생성된다.
따라서, 본 발명에 따르면, 외부 전원 전압에 중첩된 노이즈의 영향을 받기 어려운 전압 레벨이 안정된 내부 전원 전압을 생성할 수 있다.
본 발명의 실시예에 대하여 도면을 참조하면서 상세히 설명한다. 또, 도면 중 동일 또는 상당 부분에는 동일 부호를 부여하여 그 설명은 반복하지 않는다.
(실시예 1)
도 1을 참조하면, 실시예 1에 따른 반도체 기억 장치(100)는 어드레스 버퍼(10)와, 클럭 버퍼(20)와, 제어 신호 버퍼(30)와, 제어 회로(40)와, 모드 레지스터(50)와, 메모리 셀 어레이(60)와, 전원 회로(70)와, DLL(80)과, I/O 버퍼(90)와, QS 버퍼(110)와, 데이터 버스 BS1, BS2를 구비한다. 메모리 셀 어레이(60)는 뱅크(61∼64)를 포함한다.
어드레스 버퍼(10)는 어드레스 A0∼A12 및 뱅크 어드레스 BA1, BA2를 받고, 그 받은 어드레스 A0∼A12 및 뱅크 어드레스 BA1, BA2를 클럭 버퍼(20)로부터 받은 클럭 BUFF_CLK, BUFF_/CLK에 동기하여 제어 회로(40)로 출력한다.
클럭 버퍼(20)는 클럭 CLK, /CLK 및 클럭 인에이블 신호 CKE를 외부로부터 받고, 그 받은 클럭 CLK, /CLK 및 클럭 인에이블 신호 CKE를 버퍼링한다. 그리고, 클럭 버퍼(20)는 버퍼링된 클럭 BUFF_CLK, BUFF_/CLK를 어드레스 버퍼(10), 제어 신호 버퍼(30) 및 제어 회로(40)로 출력하고, 클럭 인에이블 신호 CKE를 제어 회로(40)로 출력한다.
제어 신호 버퍼(30)는 칩 셀렉트 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE 및 데이터 마스크 신호 DM을 외부로부터 받고, 그 받은 칩 셀렉트 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE 및 데이터 마스크 신호 DM을 버퍼링하여 제어 회로(40)로 출력한다.
제어 회로(40)는, 클럭 버퍼(20)로부터 받은 클럭 BUFF_CLK, BUFF_/CLK의 임의의 상승에서 클럭 인에이블 신호 CKE가 H(논리 하이) 레벨일 때, 클럭 BUFF_CLK, BUFF_/CLK의 다음 상승을 유효라고 간주한다. 또한, 제어 회로(40)는, 클럭 BUFF_CLK, BUFF_/CLK의 임의의 상승에서 클럭 인에이블 신호 CKE가 L(논리 로우)레벨일 때, 클럭 BUFF_CLK, BUFF_/CLK의 다음 상승을 무효라고 간주한다.
그리고, 제어 회로(40)는, 클럭 BUFF_CLK, BUFF_/CLK를 유효라고 간주했을 때, 제어 신호 버퍼(30)로부터 받은 칩 셀렉트 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE 및 데이터 마스크 신호 DM에 근거하여 반도체 기억 장치(100)를 제어한다.
보다 구체적으로는, 제어 회로(40)는 L 레벨의 칩 셀렉트 신호 /CS에 근거하여 반도체 기억 장치(100)가 선택된 것을 인식하고, H 레벨의 칩 셀렉트 신호 /CS에 근거하여 반도체 기억 장치(100)가 선택되지 않은 것을 인식한다. 또한, 제어 회로(40)는 어드레스 버퍼(10)로부터의 뱅크 어드레스 BA0, BA1에 근거하여 뱅크(61∼64) 중 어느 하나 또는 모두를 선택한다. 또한, 제어 회로(40)는 로우 어드레스 스트로브 신호 /RAS가 H 레벨로부터 L 레벨로 전환하는 타이밍에서 어드레스 버퍼(10)로부터 받은 어드레스 A0∼A12를 로우 어드레스라고 간주하고, 그 로우 어드레스를 클럭 버퍼(20)로부터의 클럭 BUFF_CLK, BUFF_/CLK에 동기하여 뱅크(61∼64) 중 어느 하나 또는 모두에 출력한다.
또한, 제어 회로(40)는 컬럼 어드레스 스트로브 신호 /CAS가 H 레벨로부터 L 레벨로 전환하는 타이밍에서 어드레스 버퍼(10)로부터 받은 어드레스 A0∼A12를 컬럼 어드레스라고 간주하고, 그 컬럼 어드레스를 클럭 버퍼(20)로부터의 클럭 BUFF_CLK, BUFF_/CLK에 동기하여 뱅크(61∼64) 중 어느 하나 또는 모두에 출력한다.
또한, 제어 회로(40)는 기록 인에이블 신호 /WE에 근거하여 데이터의 기록모드 또는 판독 모드를 인식한다. 그리고, 제어 회로(40)는, 기록 모드 시, 입출력 단자 DQ0∼DQ7로부터 입력된 기록 데이터를 QS 버퍼(110)로부터의 데이터 스트로브 신호 DQS에 동기하여 뱅크(61∼64)로 입력하도록 I/O 버퍼(90)를 제어하고, 외부로부터 입력된 데이터 스트로브 신호 DQS를 I/O 버퍼(90)로 출력하도록 QS 버퍼(110)를 제어한다. 또한, 제어 회로(40)는, 판독 모드 시, 뱅크(61∼64)로부터 데이터 버스 BS2를 거쳐서 판독된 판독 데이터를 DLL(80)로부터의 주기 신호 DLLCLK_P 또는 DLLCLK_N에 동기하여 입출력 단자 DQ0∼DQ7로 출력하도록 I/O 버퍼(90)를 제어하고, DLL(80)로부터의 주기 신호 DLLCLK_P 또는 DLLCLK_N을 외부로 출력하도록 QS 버퍼(110)를 제어한다.
또한, 제어 회로(40)는 데이터 마스크 신호 DM에 근거하여 I/O 버퍼(90)를 제어한다. 보다 구체적으로는, 제어 회로(40)는, 기록 모드 시, H 레벨의 데이터 마스크 신호 DM에 근거하여, 데이터 마스크 신호 DM이 H 레벨인 기간의 기록 데이터를 뱅크(61∼64)에 기록하지 않도록 I/O 버퍼(90)를 제어하고, L 레벨의 데이터 마스크 신호 DM에 근거하여 모든 기록 데이터를 뱅크(61∼64)에 기록하도록 I/O 버퍼(90)를 제어한다. 또한, 제어 회로(40)는, 판독 모드 시, H 레벨의 데이터 마스크 신호 DM에 근거하여 I/O 버퍼(90)를 비활성화하고, L 레벨의 데이터 마스크 신호 DM에 근거하여 I/O 버퍼(90)를 활성화한다.
또한, 제어 회로(40)는 모드 레지스터(50)에 의해 설정된 CAS 레이턴시 CL에 근거하여 데이터의 판독 동작이 지시되고 나서 실제로 데이터가 판독되기까지의 타이밍을 제어하고, 모드 레지스터(50)로부터의 지시에 따라 DLL(80)을 활성화 또는비활성화한다.
모드 레지스터(50)는 CAS 레이턴시 CL을 설정하고, 그 설정된 CAS 레이턴시 CL을 제어 회로(40)로 출력한다. 또한, 모드 레지스터(50)는 DLL(80)의 활성화 또는 비활성화를 제어 회로(40)에 지시한다.
메모리 셀 어레이(60)는 뱅크(61∼64)를 포함하고, 데이터를 기억한다. 전원 회로(70)는 외부로부터 입력된 외부 전원 전압 EXTVDD에 근거하여, 후술하는 방법에 의해서 전압 레벨이 안정된 내부 전원 전압 VDD4를 생성하고, 그 생성된 내부 전원 전압 VDD4를 DLL(80)로 출력한다.
DLL(80)은 클럭 버퍼(20)로부터의 클럭 BUFF_CLK, BUFF_/CLK과 전원 회로(70)로부터의 내부 전원 전압 VDD4를 받아, 클럭 BUFF_CLK, BUFF_/CLK에 근거하여 내부 전원 전압 VDD4의 전압 레벨에 따른 위상을 갖는 주기 신호 DLLCLK_P, DLLCLK_N을 생성하고, 그 생성된 주기 신호 DLLCLK_P, DLLCLK_N을 I/O 버퍼(90) 및 QS 버퍼(110)로 출력한다.
I/O 버퍼(90)는, 기록 모드 시, 입출력 단자 DQ0∼DQ7로부터 입력된 기록 데이터를 QS 버퍼(110)로부터의 데이터 스트로브 신호 DQS에 동기하여 뱅크(61∼64)에 기록한다. 또한, I/O 버퍼(90)는, 판독 모드 시, 뱅크(61∼64)로부터 데이터 버스 BS2를 거쳐서 판독된 판독 데이터를 DLL(80)로부터의 주기 신호 DLLCLK_P, DLLCLK_N에 동기하여 입출력 단자 DQ0∼DQ7로 출력한다.
QS 버퍼(110)는, 기록 모드 시, 외부로부터 입력된 데이터 스트로브 신호 DQS를 I/O 버퍼(90)로 출력한다. 또한, QS 버퍼(110)는, 판독 모드 시, DLL(80)로부터 받은 주기 신호 DLLCLK_P, DLLCLK_N을 외부로 출력한다.
데이터 버스 BS1은 제어 회로(40)로부터의 어드레스 A0∼A12 및 로우 어드레스 스트로브 신호 /RAS 등의 제어 신호를 뱅크(61∼64) 중 어느 하나 또는 모두에 입력한다. 또한, 데이터 버스 BS2는 뱅크(61∼64) 중 어느 하나 또는 모두와 I/O 버퍼(90) 사이에서 기록 데이터 또는 판독 데이터를 교환한다.
또, DLL(80)은 주기 신호 생성 회로를 구성하고, I/O 버퍼(90)는 출력 회로를 구성한다.
도 2를 참조하면, 뱅크(61∼64)의 각각은 로우 디코더(610)와, 워드선 드라이버(620)와, 컬럼 디코더(630)와, 센스 앰프(640)와, 메모리 어레이(650)를 포함한다.
로우 디코더(610)는 제어 회로(40)로부터 받은 로우 어드레스를 디코딩하고, 그 디코딩된 로우 어드레스를 워드선 드라이버(620)로 출력한다. 워드선 드라이버(620)는 로우 디코더(610)로부터 받은 로우 어드레스에 따라 지정된 워드선(워드선 WL1∼WLn 중 어느 하나, n은 자연수)을 활성화한다.
컬럼 디코더(630)는 제어 회로(40)로부터 받은 컬럼 어드레스를 디코딩하고, 그 디코딩된 컬럼 어드레스에 따라 지정된 비트선쌍(비트선쌍 BL1, /BL1∼BLm, /BLm 중 어느 하나, m은 자연수)을 활성화한다. 센스 앰프(640)는, 기록 모드 시, I/O 버퍼(90)로부터의 기록 데이터를 활성화된 비트선쌍(비트선쌍 BL1, /BL1∼BLm, /BLm 중 어느 하나)에 기록한다. 또한, 센스 앰프(640)는, 판독 모드 시, 활성화된 비트선쌍(비트선쌍 BL1, /BL1∼BLm, /BLm 중 어느 하나) 상의 판독 데이터를 증폭하고, 그 증폭된 판독 데이터를 I/O 버퍼(90)로 출력한다.
메모리 어레이(650)는 복수의 비트선쌍 BL1, /BL1∼BLm, /BLm과, 복수의 워드선 WL1∼WLn과, 복수의 이퀄라이징 회로(651∼65m)와, n×m개의 메모리 셀 MC를 포함한다. 복수의 이퀄라이징 회로(651∼65m)는, 복수의 비트선쌍 BL1, /BL1∼BLm, /BLm에 대응하여 마련된다. 그리고, 복수의 이퀄라이징 회로(651∼65m)의 각각은 메모리 셀 MC로의 데이터의 기록 전 또는 판독 전에 대응하는 비트선쌍(비트선쌍 BL1, /BL1∼BLm, /BLm 중 어느 하나)을 소정의 전압 VBL(=EXTVDD/2)에 프리차지한다.
n×m개의 메모리 셀 MC 각각은 비트선(비트선 BL1∼BLm, /BL1∼/BLm 중 어느 하나)과 워드선(워드 WL1∼WLn 중 어느 하나)의 교점에 배치된다.
따라서, 메모리 어레이(650)에서는, 활성화된 워드선(워드선 WL1∼WLn 중 어느 하나)과 활성화된 비트선(비트선 BL1∼BLm, /BL1∼/BLm 중 어느 하나)의 교점에 배치된 메모리 셀 MC에 데이터가 입출력된다.
도 3을 참조하면, 전원 회로(70)는 승압 회로(71)와, 참조 전압 발생 회로(72, 73)와, VDC 회로(강압 회로)(74)를 포함한다.
승압 회로(71)는 외부로부터 받은 외부 전원 전압 EXTVDD와 참조 전압 발생 회로(72)로부터 받은 참조 전압 VREFD에 근거하여, 외부 전원 전압 EXTVDD를 승압한 내부 전원 전압 VDDH를 생성하고, 그 생성된 내부 전원 전압 VDDH를 VDC 회로(74)로 출력한다.
참조 전압 발생 회로(72)는 외부로부터 받은 외부 전원 전압 EXTVDD에 근거하여 참조 전압 VREFD를 발생시키고, 그 발생한 참조 전압 VREFD를 승압 회로(71)로 출력한다.
참조 전압 발생 회로(73)는 외부로부터 받은 외부 전원 전압 EXTVDD에 근거하여 참조 전압 VREFP를 발생시키고, 그 발생한 참조 전압 VREFP를 VDC 회로(74)로 출력한다.
VDC 회로(74)는 승압 회로(71)로부터의 내부 전원 전압 VDDH를 참조 전압 발생 회로(73)로부터의 참조 전압 VREFP까지 강압하여 내부 전원 전압 VDD4를 생성하고, 그 생성된 내부 전원 전압 VDD4를 DLL(80)로 출력한다.
또, 외부 전원 전압 EXTVDD는 2.3∼2.5V의 범위이며, 내부 전원 전압 VDDH는 3.0V 이상이며, 내부 전원 전압 VDD4는 1.9∼2.1V의 범위이다.
도 4를 참조하면, 승압 회로(71)는 P 채널 MOS 트랜지스터(711, 712, 717, 718, 731, 732)와, N 채널 MOS 트랜지스터(713, 714)와, AND 게이트(720)와, 인버터(721∼72k)(k는 기수의 자연수)와, 커패시터(730)를 포함한다.
P 채널 MOS 트랜지스터(711) 및 N 채널 MOS 트랜지스터(713)는 전원 노드 VDD1과 접지 노드 GND 사이에 직렬로 접속된다. P 채널 MOS 트랜지스터(712) 및 N 채널 MOS 트랜지스터(714)는 전원 노드 VDD1과 접지 노드 GND 사이에 직렬로 접속된다. P 채널 MOS 트랜지스터(711) 및 N 채널 MOS 트랜지스터(713)는 P 채널 MOS 트랜지스터(712) 및 N 채널 MOS 트랜지스터(714)에 대하여 병렬로 접속된다.
P 채널 MOS 트랜지스터(711, 712)는 노드(715) 상의 전압을 게이트 단자에 받는다. N 채널 MOS 트랜지스터(713)는 참조 전압 발생 회로(72)로부터의 참조 전압 VREFD를 게이트 단자에 받는다. N 채널 MOS 트랜지스터(714)는 노드(719) 상의 전압 VDDHD를 게이트 단자에 받는다. 전원 노드 VDD1은 외부로부터 공급된 외부 전원 전압 EXTVDD를 받는다.
P 채널 MOS 트랜지스터(717, 718)는 전원 노드 VDD2와 노드(719) 사이에 직렬로 접속된다. 또한, P 채널 MOS 트랜지스터(717, 718)는 다이오드 접속된다. 전원 노드 VDD2는 승압 회로(71)가 생성한 내부 전원 전압 VDDH를 받는다.
따라서, P 채널 MOS 트랜지스터(717, 718)는 저항으로서 기능하여, 전원 노드 VDD2에 공급된 내부 전원 전압 VDDH의 전압 레벨을 저하시킨 전압 VDDHD를 노드(719)로 출력한다.
P 채널 MOS 트랜지스터(711, 712) 및 N 채널 MOS 트랜지스터(713, 714)는 커런트 미러형 차동 증폭 회로 DFA1을 구성하고, 내부 전원 전압 VDDH의 전압 레벨을 저하시킨 전압 VDDHD를 참조 전압 발생 회로(72)로부터의 참조 전압 VREFD와 비교하여, 그 비교 결과에 따른 전압으로 이루어지는 신호 RING를 노드(716)로부터 AND 게이트(720)의 다른 쪽 단자로 출력한다.
이 경우, 전압 VDDHD의 전압 레벨이 참조 전압 VREFD의 전압 레벨보다도 높을 때, 차동 증폭 회로 DFA1은 L 레벨의 신호 RING를 AND 게이트(720)의 다른 쪽 단자로 출력하고, 전압 VDDHD의 전압 레벨이 참조 전압 VREFD의 전압 레벨보다도 낮을 때, 차동 증폭 회로 DFA1은 H 레벨의 신호 RING를 AND 게이트(720)의 다른 쪽 단자로 출력한다.
따라서, 차동 증폭 회로 DFA1은 내부 전원 전압 VDDH의 전압 레벨을 저하시킨 전압 VDDHD를 참조 전압 VREFD와 비교함으로써 전압 VDDHD의 전압 레벨을 검출한다. 그리고, 전압 VDDHD의 전압 레벨을 검출하는 것은 내부 전원 전압 VDDH의 전압 레벨을 검출하는 것에 상당한다.
AND 게이트(720)는 인버터(72k-1)의 출력 신호를 한 쪽 단자에 받고, 신호 RING를 다른 쪽 단자에 받는다. 그리고, AND 게이트(720)는 받은 두 개의 신호의 논리곱을 연산하고, 그 연산 결과를 인버터(721)로 출력한다.
인버터(721∼72k)는 기수개로 이루어지고, 직렬로 접속된다. 그리고, 인버터(72k-1)는 입력 신호를 반전하고, 출력 신호를 AND 게이트(720)의 한 쪽 단자와 인버터(72k)로 출력한다. 또한, 인버터(721∼72k-2)는 입력 신호를 반전하고, 출력 신호를 각각 인버터(722∼72k-1)로 출력한다. 인버터(72k)는 인버터(72k-1)의 출력 신호를 반전하고, 신호 PUMP를 커패시터(730)로 출력한다.
AND 게이트(720) 및 인버터(721∼72k)는 발진기 OSC를 구성한다. 발진기 OSC는 차동 증폭기 DFA1로부터 H 레벨의 신호 RING를 받으면 L 레벨의 신호 PUMP를 커패시터(730)로 출력하고, 차동 증폭기 DFA1로부터 L 레벨의 신호 RING를 받으면 H 레벨의 신호 PUMP를 커패시터(730)로 출력한다.
커패시터(730)는 인버터(72k)와 노드(733) 사이에 접속된다. P 채널 MOS 트랜지스터(731, 732)는 전원 노드 VDD1과 노드(734) 사이에 직렬로 접속된다. 또한, P 채널 MOS 트랜지스터(731, 732)는 다이오드 접속된다.
L 레벨의 신호 PUMP가 발진기 OSC로부터 출력되면, 커패시터(730)의 한 쪽 전극에는 부(負)의 전하가 축적되고, 노드(733)측의 커패시터(730)의 전극에는 정(正)의 전하가 유기되기 때문에, 커패시터(730)는 전원 노드 VDD1로부터 정의 전하를 P 채널 MOS 트랜지스터(731)를 거쳐서 노드(733)에 축적한다. 그러면, 노드(733) 상의 전압은 상승하고, 노드(733) 상의 정의 전하는 P 채널 MOS 트랜지스터(732)를 거쳐서 노드(734)에 공급된다. 그리고, 노드(734)로의 정의 전하의 축적은 커패시터(730)가 발진기 OSC에서 L 레벨의 신호 PUMP를 받고 있는 동안 계속된다. 그리고, 노드(734)는 외부 전원 전압 EXTVDD를 승압한 내부 전원 전압 VDDH를 출력한다.
한편, 커패시터(730)가 발진기 OSC에서 H 레벨의 신호 PUMP를 받으면, 커패시터(730)의 한 쪽 전극에는 정의 전하가 축적되기 때문에, 커패시터(730)는 전원 노드 VDD1로부터 P 채널 MOS 트랜지스터(731)를 거쳐서 노드(733)에 공급되는 전류량을 감소시킨다. 그 결과, 노드(733)로부터 P 채널 MOS 트랜지스터(732)를 거쳐서 노드(734)에 공급되는 전류량은 감소하여, 내부 전원 전압 VDDH의 전압 레벨이 저하한다.
내부 전원 전압 VDDH의 전압 레벨이 저하하여, 전압 VDDHD의 전압 레벨이 참조 전압 VREFD의 전압 레벨보다도 낮아지면, 차동 증폭 회로 DFA1은 H 레벨의 신호 RING를 AND 게이트(720)의 다른 쪽 단자로 출력한다. 그러면, 발진기 OSC는 L 레벨의 신호 PUMP를 커패시터(730)로 출력하기 때문에, 전원 노드 VDD1로부터 P 채널 MOS 트랜지스터(731, 732)를 거쳐서 노드(734)에 공급되는 전류는 증가하여, 내부 전원 전압 VDDH의 전압 레벨이 상승한다.
또한, 내부 전원 전압 VDDH의 전압 레벨이 상승하여, 전압 VDDHD의 전압 레벨이 참조 전압 VREFD의 전압 레벨보다도 높아지면, 차동 증폭 회로 DFA1은, L 레벨의 신호 RING를 AND 게이트(720)의 다른 쪽 단자로 출력한다. 그러면, 발진기 OSC는 H 레벨의 신호 PUMP를 커패시터(730)로 출력하기 때문에, 전원 노드 VDD1로부터 P 채널 MOS 트랜지스터(731, 732)를 거쳐서 노드(734)에 공급되는 전류는 감소하여, 내부 전원 전압 VDDH의 전압 레벨이 저하한다.
이와 같이, 승압 회로(71)는 생성된 내부 전원 전압 VDDH의 전압 레벨을 참조 전압 VREFD를 이용하여 검출하고, 그 검출된 내부 전원 전압 VDDH의 전압 레벨에 따라서, 전원 노드 VDD1로부터 노드(734)에 공급되는 전류량을 제어하여, 외부 전원 전압 EXTVDD를 승압한 내부 전원 전압 VDDH의 전압 레벨을 일정하게 유지한다.
도 5를 참조하면, 참조 전압 발생 회로(72, 73)의 각각은 P 채널 MOS 트랜지스터(735)와 N 채널 MOS 트랜지스터(736)를 포함한다. P 채널 MOS 트랜지스터(735) 및 N 채널 MOS 트랜지스터(736)는 전원 노드 VDD1과 접지 노드 GND 사이에 직렬로 접속된다.
P 채널 MOS 트랜지스터(735)는 다이오드 접속되어 노드(737) 상의 전압을 게이트 단자에 받는다. N 채널 MOS 트랜지스터(736)는 전원 노드 VDD1에 공급되는 외부 전원 전압 EXTVDD를 게이트 단자에 받는다.
따라서, P 채널 MOS 트랜지스터(735) 및 N 채널 MOS 트랜지스터(736)는 전원 노드 VDD1에 공급되는 외부 전원 전압 EXTVDD의 전압 레벨을 저하시킨 참조 전압 VREFD 또는 참조 전압 VREFP를 노드(738)로부터 출력한다.
P 채널 MOS 트랜지스터(735) 및 N 채널 MOS 트랜지스터(736)의 크기에 따라 참조 전압 VREFD, VREFP 각각의 전압 레벨이 결정된다. 그리고, 참조 전압 VREFD의 전압 레벨은 참조 전압 VREFP의 전압 레벨과 다르기 때문에, P 채널 MOS 트랜지스터(735) 및 N 채널 MOS 트랜지스터(736)는 참조 전압 발생 회로(72)에 이용되는 경우와, 참조 전압 발생 회로(73)에 이용되는 경우에는 그 크기가 다르다.
도 6을 참조하면, VDC 회로(74)는 P 채널 MOS 트랜지스터(741, 742)와, N 채널 MOS 트랜지스터(743, 744, 747)를 포함한다.
P 채널 MOS 트랜지스터(741) 및 N 채널 MOS 트랜지스터(743)는 전원 노드 VDD2와 접지 노드 GND 사이에 직렬로 접속된다. P 채널 MOS 트랜지스터(742) 및 N 채널 MOS 트랜지스터(744)는 전원 노드 VDD2와 접지 노드 GND 사이에 직렬로 접속된다. P 채널 MOS 트랜지스터(741) 및 N 채널 MOS 트랜지스터(743)는 P 채널 MOS 트랜지스터(742) 및 N 채널 MOS 트랜지스터(744)에 대하여 병렬로 접속된다.
P 채널 MOS 트랜지스터(741, 742)는 노드(745) 상의 전압을 게이트 단자에 받는다. N 채널 MOS 트랜지스터(743)는 참조 전압 발생 회로(73)로부터의 참조 전압 VREFP를 게이트 단자에 받는다. N 채널 MOS 트랜지스터(744)는 노드(748) 상의 내부 전원 전압 VDD4를 게이트 단자에 받는다. 전원 노드 VDD2는 승압 회로(71)에 의해서 생성된 내부 전원 전압 VDDH를 받는다.
P 채널 MOS 트랜지스터(741, 742) 및 N 채널 MOS 트랜지스터(743, 744)는 커런트 미러형 차동 증폭 회로 DFA2를 구성한다. 그리고, 차동 증폭 회로 DFA2는 내부 전원 전압 VDD4를 참조 전압 VREFP와 비교하여, 그 비교 결과에 따른 전압 레벨로 이루어지는 전압 VCMP를 노드(746)로부터 N 채널 MOS 트랜지스터(747)의 게이트 단자로 출력한다.
보다 구체적으로는, 차동 증폭 회로 DFA2는, 내부 전원 전압 VDD4가 참조 전압 VREFP보다도 낮을 때, 기준 전압 VSTD의 전압 레벨보다도 높은 전압 레벨로 이루어지는 전압 VCMP를 노드(746)로부터 출력한다. 또한, 차동 증폭 회로 DFA2는, 내부 전원 전압 VDD4가 참조 전압 VREFP 이상일 때, 기준 전압 VSTD의 전압 레벨보다도 낮은 전압 레벨로 이루어지는 전압 VCMP를 노드(746)로부터 출력한다. 또, 기준 전압 VSTD란, 내부 전원 전압 VDD4가 소정의 전압 레벨이 될 때에 N 채널 MOS 트랜지스터(747)의 게이트 단자에 인가되는 전압이다.
N 채널 MOS 트랜지스터(747)는 전원 노드 VDD2와 노드(748) 사이에 접속된다. 그리고, N 채널 MOS 트랜지스터(747)는 차동 증폭 회로 DFA2로부터 받은 전압 VCMP의 전압 레벨에 따라 전원 노드 VDD2로부터 노드(748)로 전류를 공급한다. 그리고, VDC 회로(74)는 전원 노드 VDD2에 공급된 내부 전원 전압 VDDH를 강압한 내부 전원 전압 VDD4를 생성한다.
또, N 채널 MOS 트랜지스터(747)는 드라이버 회로를 구성한다.
내부 전원 전압 VDD4의 전압 레벨이 참조 전압 VREFP의 전압 레벨보다도 낮아지면, 차동 증폭 회로 DFA2는 기준 전압 VSTD의 전압 레벨보다도 높은 전압 레벨로 이루어지는 전압 VCMP를 노드(746)로부터 N 채널 MOS 트랜지스터(747)의 게이트 단자로 출력한다. 그리고, N 채널 MOS 트랜지스터(747)는 전원 노드 VDD2로부터 노드(748)에 공급되는 전류를 증가시키고, 노드(748) 상의 내부 전원 전압 VDD4의전압 레벨을 상승시킨다.
또한, 내부 전원 전압 VDD4의 전압 레벨이 참조 전압 VREFP의 전압 레벨이상으로 되면, 차동 증폭 회로 DFA2는 기준 전압 VSTD의 전압 레벨보다도 낮은 전압 레벨로 이루어지는 전압 VCMP를 N 채널 MOS 트랜지스터(747)의 게이트 단자로 출력한다. 그리고, N 채널 MOS 트랜지스터(747)는 전원 노드 VDD2로부터 노드(748)에 공급되는 전류를 감소시켜, 노드(748) 상의 내부 전원 전압 VDD4의 전압 레벨을 저하시킨다.
이와 같이 하여, VDC 회로(74)는 내부 전원 전압 VDDH를 강압하여 내부 전원 전압 VDD4를 생성하고, 내부 전원 전압 VDD4의 전압 레벨을 참조 전압 VREFP의 전압 레벨과 일치하도록 제어한다.
도 7을 참조하여, 전원 회로(70)의 동작에 대하여 설명한다. 또, 외부 전원 전압 EXTVDD와 내부 전원 전압 VDD4의 전압차는 ΔV이다.
외부 전원 전압 EXTVDD가 외부로부터 공급되면, 전원 회로(70)의 참조 전압 발생 회로(72)는 상술한 동작에 따라서 외부 전원 전압 EXTVDD의 전압 레벨을 저하시킨 참조 전압 VREFD를 생성하고, 그 생성된 참조 전압 VREFD를 승압 회로(71)로 출력한다. 그리고, 승압 회로(71)는 외부 전원 전압 EXTVDD와 참조 전압 VREFD를 받아, 상술한 동작에 따라서 외부 전원 전압 EXTVDD를 승압하여 내부 전원 전압 VDDH를 생성하고, 그 생성된 내부 전원 전압 VDDH를 VDC 회로(74)로 출력한다.
이 경우, 외부 전원 전압 EXTVDD에 노이즈가 중첩되어 있으면, 그 중첩된 노이즈는 내부 전원 전압 VDDH에 전달되는데, 내부 전원 전압 VDDH에 전달된 노이즈의 레벨은 외부 전원 전압 EXTVDD에 중첩된 노이즈의 레벨보다도 낮아진다.
또한, 참조 전압 발생 회로(73)는 외부 전원 전압 EXTVDD를 받아, 상술한 동작에 따라서, 외부 전원 전압 EXTVDD의 전압 레벨을 저하시킨 참조 전압 VREFP를 생성하고, 그 생성된 참조 전압 VREFP를 VDC 회로(74)로 출력한다. 그러면, VDC 회로(74)는 내부 전원 전압 VDDH와 참조 전압 VREFP를 받아, 상술한 동작에 따라 내부 전원 전압 VDDH를 참조 전압 VREFP까지 강압하여 내부 전원 전압 VDD4를 생성하고, 그 생성된 내부 전원 전압 VDD4를 DLL(80)로 출력한다.
그리고, 내부 전원 전압 VDDH를 강압하여 내부 전원 전압 VDD4를 생성함으로써, 내부 전원 전압 VDDH에 전달된 노이즈는 내부 전원 전압 VDD4에 전달되지 않아 내부 전원 전압 VDD4는 안정된 전압 레벨을 갖는다.
그 결과, DLL(80)은 클럭 버퍼(20)로부터 받은 클럭 BUFF_CLK에 근거해서, 외부 클럭 EXTCLK에 대하여 일정한 타이밍을 갖는 주기 신호 DLLCLK_P를 생성한다. 즉, DLL(80)은 클럭 BUFF_CLK에 근거하여 내부 전원 전압 VDD4의 전압 레벨에 따른 일정한 위상을 갖는 주기 신호 DLLCLK_P를 생성한다.
또, DLL(80)은 클럭 버퍼(20)로부터의 클럭 BUFF_/CLK에 근거하여 주기 신호 DLLCLK_P와 180도의 위상차를 갖는 주기 신호 DLLCLK_N도 생성한다.
이와 같이, 전원 회로(70)는, 외부로부터 공급된 외부 전원 전압 EXTVDD에 노이즈가 중첩되어 있어도, 그 노이즈를 제거한 내부 전원 전압 VDD4를 생성하고, 그 생성된 내부 전원 전압 VDD4를 DLL(80)로 공급하기 때문에, DLL(80)은 외부 클럭 EXTCLK에 대하여 일정한 타이밍을 갖는 주기 신호 DLLCLK_P, DLLCLK_N을 생성할수 있다. 그 결과, 판독 데이터는 반도체 기억 장치(100)로부터 일정한 타이밍에서 출력된다.
다시, 도 1 및 도 2를 참조하여, 반도체 기억 장치(100)로 데이터를 기록/판독하는 동작에 대하여 설명한다. 또, 비트선쌍 BL1, /BL1∼BLm, /BLm은 소정의 전압 VBL에 프리차지되어 있는 것을 전제로 하여 설명한다.
우선, 반도체 기억 장치(100)로 데이터를 기록하는 동작에 대하여 설명한다.
클럭 버퍼(20)는 외부로부터 공급된 클럭 CLK, /CLK 및 클럭 인에이블 신호 CKE를 버퍼링하고, 그 버퍼링된 클럭 BUFF_CLK, BUFF_/CLK를 어드레스 버퍼(10), 제어 신호 버퍼(30), 제어 회로(40) 및 DLL(80)로 출력한다. 또한, 클럭 버퍼(20)는 버퍼링된 클럭 인에이블 신호 CKE를 제어 회로(40)로 출력한다.
그러면, 제어 회로(40)는 클럭 BUFF_CLK, BUFF_/CLK의 임의의 상승에서 클럭 인에이블 신호 CKE가 H 레벨인지 L 레벨인지를 판정하고, L 레벨이면, 반도체 기억 장치(100)를 정지 상태로 한다. 제어 회로(40)는 클럭 BUFF_CLK, BUFF_/CLK의 임의의 상승에서 클럭 인에이블 신호 CKE가 H 레벨이라고 판정하면, 클럭 BUFF_CLK, BUFF_/CLK를 유효라고 간주하여 반도체 기억 장치(100)를 동작 상태로 한다.
모드 레지스터(50)는, 기록 모드 시, DLL(80)을 비활성화하도록 제어 회로(40)에 지시하고, 제어 회로(40)는 DLL(80)을 비활성화한다. 어드레스 버퍼(10)는 뱅크 어드레스 BA0, BA1 및 어드레스 A0∼A12를 외부로부터 받고, 그 받은 뱅크 어드레스 BA0, BA1 및 어드레스 A0∼A12를 클럭 버퍼(20)로부터 공급된 클럭 BUFF_CLK, BUFF_/CLK에 동기하여 제어 회로(40)로 출력한다. 그리고, 제어신호 버퍼(30)는 외부로부터 L 레벨의 칩 셀렉트 신호 /CS, L 레벨의 로우 어드레스 스트로브 신호 /RAS, L 레벨의 컬럼 어드레스 스트로브 신호 /CAS 및 L 레벨의 기록 인에이블 신호 /WE를 받고, 그 받은 L 레벨의 칩 셀렉트 신호 /CS, L 레벨의 로우 어드레스 스트로브 신호 /RAS, L 레벨의 컬럼 어드레스 스트로브 신호 /CAS 및 L 레벨의 기록 인에이블 신호 /WE를 버퍼링하여 제어 회로(40)로 출력한다.
그러면, 제어 회로(40)는 L 레벨의 칩 셀렉트 신호 /CS에 따라 반도체 기억 장치(100)가 선택된 것을 인식하고, 뱅크 어드레스 BA0, BA1에 의해 지정된 뱅크(뱅크(61∼64) 중 어느 하나)를 선택한다. 또한, 제어 회로(40)는 L 레벨의 기록 인에이블 신호 /WE에 따라 반도체 기억 장치(100)를 기록 모드로 이행시킨다.
그리고, 제어 회로(40)는 로우 어드레스 스트로브 신호 /RAS가 H 레벨로부터 L 레벨로 전환하는 타이밍에서 어드레스 버퍼(10)로부터 입력된 어드레스 A0∼A12를 로우 어드레스라고 간주하고, 그 로우 어드레스를 선택된 뱅크(뱅크(61∼64) 중 어느 하나)로 클럭 BUFF_CLK, BUFF_/CLK에 동기하여 출력한다. 또한, 제어 회로(40)는 컬럼 어드레스 스트로브 신호 /CAS가 H 레벨로부터 L 레벨로 전환하는 타이밍에서 어드레스 버퍼(10)로부터 입력된 어드레스 A0∼A12를 컬럼 어드레스라고 간주하고, 그 컬럼 어드레스를 선택된 뱅크(뱅크(61∼64) 중 어느 하나)로 클럭 BUFF_CLK, BUFF_/CLK에 동기하여 출력한다.
한편, QS 버퍼(110)는 외부로부터 데이터 스트로브 신호 DQS를 받고, 그 받은 데이터 스트로브 신호 DQS를 버퍼링하여 I/O 버퍼(90)로 출력한다. 또한, I/O 버퍼(90)는 기록 데이터를 입출력 단자 DQ0∼DQ7로부터 받고, 그 받은 기록 데이터를 선택된 뱅크(뱅크(61∼64) 중 어느 하나)로 데이터 스트로브 신호 DQS에 동기하여 출력한다.
그러면, 선택된 뱅크(뱅크(61∼64) 중 어느 하나)에서, 로우 디코더(610)는 로우 어드레스를 디코딩하고, 그 디코딩된 로우 어드레스를 워드선 드라이버(620)로 출력한다. 그리고, 워드선 드라이버(620)는 디코딩된 로우 어드레스에 따라 지정된 워드선 WLi(i는, 1≤i≤n을 만족시키는 자연수)를 활성화한다.
한편, 컬럼 디코더(630)는 컬럼 어드레스를 디코딩하고, 그 디코딩된 컬럼 어드레스에 따라 지정된 비트선쌍 BLj, /BLj(j는, 1≤j≤m을 채우는 자연수)를 활성화한다. 그리고, 센스 앰프(640)는 I/O 버퍼(90)로부터 받은 기록 데이터를 활성화된 비트선쌍 BLj, /BLj에 기록한다. 이에 따라, 활성화된 워드선 WLi와 활성화된 비트선쌍 BLj, /BLj의 교점에 배치된 메모리 셀 MC에 기록 데이터가 기록된다. 그리고, 반도체 기억 장치(100)로 데이터를 기록하는 동작이 종료한다.
다음에, 반도체 기억 장치(100)로부터 데이터를 판독하는 동작에 대하여 설명한다.
외부 전원 전압 EXTVDD가 외부로부터 공급되면, 전원 회로(70)는 상술한 동작에 따라 전압 레벨이 안정된 내부 전원 전압 VDD4를 생성하고, 그 생성된 내부 전원 전압 VDD4를 DLL(80)에 공급한다. 클럭 버퍼(20)는 외부로부터 공급된 클럭 CLK, /CLK 및 클럭 인에이블 신호 CKE를 버퍼링하고, 그 버퍼링된 클럭 BUFF_CLK, BUFF_/CLK를 어드레스 버퍼(10), 제어 신호 버퍼(30), 제어 회로(40) 및 DLL(80)로 출력한다. 또한, 클럭 버퍼(20)는 버퍼링한 클럭 인에이블 신호 CKE를 제어회로(40)로 출력한다.
그러면, 제어 회로(40)는 클럭 BUFF_CLK, BUFF_/CLK의 임의의 상승에서 클럭 인에이블 신호 CKE가 H 레벨인지 L 레벨인지를 판정하고, L 레벨이면, 반도체 기억 장치(100)를 정지 상태로 한다. 제어 회로(40)는, 클럭 BUFF_CLK, BUFF_/CLK의 임의의 상승에서 클럭 인에이블 신호 CKE가 H 레벨이라고 판정하면, 클럭 BUFF_CLK, BUFF_/CLK를 유효라고 간주하여, 반도체 기억 장치(100)를 동작 상태로 한다.
또한, 모드 레지스터(50)는 CAS 레이턴시 CL을 설정하고, 그 설정된 CAS 레이턴시 CL을 제어 회로(40)로 출력한다. 그리고, 제어 회로(40)는 모드 레지스터(50)에 의해 설정된 CAS 레이턴시 CL에 따라서 판독 데이터의 출력 타이밍을 조정한다.
한편, DLL(80)은 클럭 버퍼(20)로부터의 클럭 BUFF_CLK, BUFF_/CLK에 근거하여, 전원 회로(70)로부터의 내부 전원 전압 VDD4의 전압 레벨에 따른 위상을 갖는 주기 신호 DLLCLK_P, DLLCLK_N을 생성하고, 그 생성된 주기 신호 DLLCLK_P, DLLCLK_N을 I/O 버퍼(90) 및 QS 버퍼(110)로 출력한다.
어드레스 버퍼(10)는 뱅크 어드레스 BA0, BA1 및 어드레스 A0∼A12를 외부로부터 받고, 그 받은 뱅크 어드레스 BA0, BA1 및 어드레스 A0∼A12를 클럭 버퍼(20)로부터 공급된 클럭 BUFF_CLK, BUFF_/CLK에 동기하여 제어 회로(40)로 출력한다. 그리고, 제어 신호 버퍼(30)는 외부로부터 L 레벨의 칩 셀렉트 신호 /CS, L 레벨의 로우 어드레스 스트로브 신호 /RAS, L 레벨의 컬럼 어드레스 스트로브 신호 /CAS 및 L 레벨의 기록 인에이블 신호 /WE를 받고, 그 받은 L 레벨의 칩 셀렉트 신호/CS, L 레벨의 로우 어드레스 스트로브 신호 /RAS, L 레벨의 컬럼 어드레스 스트로브 신호 /CAS 및 H 레벨의 기록 인에이블 신호 /WE를 버퍼링하여 제어 회로(40)로 출력한다.
그러면, 제어 회로(40)는 L 레벨의 칩 셀렉트 신호 /CS에 따라 반도체 기억 장치(100)가 선택된 것을 인식하여, 뱅크 어드레스 BA0, BA1에 의해 지정된 뱅크(뱅크(61∼64) 중 어느 하나)를 선택한다. 또한, 제어 회로(40)는 H 레벨의 기록 인에이블 신호 /WE에 따라 반도체 기억 장치(100)를 판독 모드로 이행시킨다.
그리고, 제어 회로(40)는, 로우 어드레스 스트로브 신호 /RAS가 H 레벨로부터 L 레벨로 전환하는 타이밍에서 어드레스 버퍼(10)로부터 입력된 어드레스 A0∼A12를 로우 어드레스라고 간주하고, 그 로우 어드레스를 선택된 뱅크(뱅크(61∼64) 중 어느 하나)로 클럭 BUFF_CLK, BUFF_/CLK에 동기하여 출력한다. 또한, 제어 회로(40)는, 컬럼 어드레스 스트로브 신호 /CAS가 H 레벨로부터 L 레벨로 전환하는 타이밍에서 어드레스 버퍼(10)로부터 입력된 어드레스 A0∼A12를 컬럼 어드레스라고 간주하고, 그 컬럼 어드레스를 선택된 뱅크(뱅크(61∼64) 중 어느 하나)로 클럭 BUFF_CLK, BUFF_/CLK에 동기하여 출력한다.
그러면, 선택된 뱅크(뱅크(61∼64) 중 어느 하나)에서, 로우 디코더(610)는 로우 어드레스를 디코딩하고, 그 디코딩된 로우 어드레스를 워드선 드라이버(620)로 출력한다. 그리고, 워드선 드라이버(620)는 디코딩된 로우 어드레스에 따라 지정된 워드선 WLi를 활성화한다.
한편, 컬럼 디코더(630)는 컬럼 어드레스를 디코딩하고, 그 디코딩된 컬럼어드레스에 따라 지정된 비트선쌍 BLj, /BLj를 활성화한다. 그리고, 활성화된 워드선 WLi와 활성화된 비트선쌍 BLj, /BLj의 교점에 배치된 메모리 셀 MC에서 데이터가 판독되고, 센스 앰프(640)는 비트선쌍 BLj, /BLj 상의 판독 데이터를 증폭하여 I/O 버퍼(90)로 출력한다.
I/O 버퍼(90)는 선택된 뱅크(뱅크(61∼64) 중 어느 하나)의 센스 앰프(640)로부터 받은 판독 데이터를, DLL(80)로부터의 주기 신호 DLLCLK_P, DLLCLK_N에 동기하여 입출력 단자 DQ0∼DQ7로 출력한다. 또한, QS 버퍼(110)는 DLL(80)로부터의 주기 신호 DLLCLK_P, DLLCLK_N을 외부로 출력한다. 이에 따라, 반도체 기억 장치(100)로부터 데이터를 판독하는 동작이 종료된다.
실시예 1에 따르면, 반도체 기억 장치는, 외부 전원 전압 EXTVDD를 승압하여 내부 전원 전압 VDDH를 생성하고, 그 생성된 내부 전원 전압 VDDH를 외부 전원 전압 EXTVDD의 전압 레벨보다도 낮은 전압 레벨을 갖는 내부 전원 전압 VDD4를 생성하는 전원 회로를 구비하므로, 외부 전원 전압에 노이즈가 중첩되어 있어도, 그 노이즈를 제거한 내부 전원 전압 VDD4를 생성할 수 있다. 그 결과, 외부 전원 전압에 노이즈가 중첩되어 있어도 DLL에서 생성되는 주기 신호의 상승 타이밍을 외부 클럭의 상승 타이밍에 대하여 일정하게 유지할 수 있다. 그리고, 반도체 기억 장치는 판독 데이터를 동일한 타이밍에서 출력할 수 있다.
(실시예 2)
도 8을 참조하면, 실시예 2에 따른 반도체 기억 장치(100A)는 반도체 기억장치(100)의 전원 회로(70)를 전원 회로(70A)로 대체한 것이며, 그 외에는 반도체 기억 장치(100)와 동일하다.
도 9를 참조하면, 전원 회로(70A)는 전원 회로(70)의 승압 회로(71)를 VPP 회로(71A)로 대체한 것이며, 그 외에는 전원 회로(70)와 동일하다. VPP 회로(71A)는 전원 회로(70)의 승압 회로(71)와 동일한 회로 구성으로 이루어진다(도 4 참조).
VPP 회로(71A)에서, 전원 노드 VDD2는 외부 전원 전압 EXTVDD를 승압한 전압 VPP를 받는다. 그리고, VPP 회로(71A)는 승압 회로(71)의 동작과 동일한 동작에 따라서 외부 전원 전압 EXTVDD를 승압하여 전압 VPP를 생성하고, 그 생성된 전압 VPP를 VDC 회로(74) 및 뱅크(61∼64)에 포함되는 워드선 드라이버(620)로 출력한다. 전압 VPP는 워드선 WLi를 활성화하기 위한 전압이다.
따라서, 전원 회로(70A)는 전원 회로(70)의 승압 회로(71)를 VPP 회로(71A)로 대체함으로써, 워드선 WLi를 활성화하기 위한 전압 VPP를 이용하여 전압 레벨이 안정된 내부 전원 전압 VDD4를 생성한다.
또, VPP 회로는 승압 전압 생성 회로를 구성한다.
전원 회로(70A)에서의 동작은 실시예 1에서의 전원 회로(70)의 동작에 있어서, 승압 회로(71)를 VPP 회로(71A)로 대체하고, 내부 전원 전압 VDDH를 전압 VPP로 대체하면 좋다.
그 결과, 도 10에 도시하는 바와 같이 외부 전원 전압 EXTVDD에 노이즈가 중첩되어 있어도, 전압 VPP에 전달되는 노이즈의 레벨이 감소하고, 전압 VPP를 강압하여 내부 전원 전압 VDD4를 생성함으로써 내부 전원 전압 VDD4는 노이즈가 제거된 전압이 된다. 그리고, DLL(80)은 외부 전원 전압 EXTVDD에 노이즈가 중첩되어 있어도, 외부 클럭 EXTCLK의 상승 타이밍에 대하여 일정한 위상차를 갖는 주기 신호 DLLCLK_P를 생성한다.
그 외에는 실시예 1과 동일하다.
실시예 2에 따르면, 반도체 기억 장치는 워드선을 활성화하기 위한 승압 전압을 생성하는 VPP 회로를 포함하며, 외부 전원 전압 EXTVDD를 승압하여 전압 VPP를 생성하고, 그 생성된 전압 VPP를 외부 전원 전압 EXTVDD의 전압 레벨보다도 낮은 전압 레벨까지 강압하여 내부 전원 전압 VDD4를 생성하는 전원 회로를 구비하므로, 외부 전원 전압에 노이즈가 중첩되어 있어도, 노이즈가 제거된 내부 전원 전압 VDD4를 생성하는 것을 반도체 기억 장치에 배치되는 전원 회로의 면적 효율을 높게 하여 실현할 수 있다.
(실시예 3)
도 11을 참조하면, 실시예 3에 따른 반도체 기억 장치(100B)는 반도체 기억 장치(100)의 전원 회로(70)를 전원 회로(70B)로 대체하고, 패드(120)를 추가한 것이며, 그 외에는 반도체 기억 장치(100)와 동일하다.
패드(120)는 외부로부터 참조 전압 EXTVREFP를 받고, 그 받은 참조 전압 EXTVREFP를 전원 회로(70B)로 출력한다.
도 12를 참조하면, 전원 회로(70B)는 전원 회로(70)의 참조 전압 발생회로(73)를 삭제한 것이며, 그 외에는 전원 회로(70)와 동일하다. 또, 전원 회로(70B)에서는, VDC 회로(74)는 패드(120)로부터 참조 전압 EXTVREFP를 받는다.
전원 회로(70B)에서의 동작에 대하여 설명한다. 승압 회로(71)가 내부 전원 전압 VDDH를 생성하기까지의 동작은, 전원 회로(70)에서의 동작과 동일하다. 내부 전원 전압 VDDH가 생성되면, VDC 회로(74)는 승압 회로(71)로부터 내부 전원 전압 VDDH를 받고, 그 받은 내부 전원 전압 VDDH를 패드(120)로부터 받은 참조 전압 EXTVREFP까지 강압하여 내부 전원 전압 VDD4를 생성한다.
이와 같이, 전원 회로(70B)는 외부로부터 공급된 참조 전압 EXTVREFP를 이용하여 내부 전원 전압 VDDH를 강압하여 내부 전원 전압 VDD4를 생성하므로, 전압 레벨이 안정된 참조 전압 EXTVREFP에 근거하여, 전압 레벨이 더 안정된 내부 전원 전압 VDD4를 생성할 수 있다.
그 외에는 실시예 1과 동일하다.
실시예 3에 따르면, 반도체 기억 장치는, 외부 전원 전압 EXTVDD를 승압하여 내부 전원 전압 VDDH를 생성하고, 그 생성된 내부 전원 전압 VDDH를 외부 전원 전압 EXTVDD의 전압 레벨보다도 낮은 전압 레벨까지 강압하여 내부 전원 전압 VDD4를 생성하는 전원 회로와, 내부 전원 전압 VDDH를 강압할 때의 참조 전압 EXTVREFP를 외부로부터 받은 패드를 구비하므로, 안정된 참조 전압 EXTVREFP에 근거하여 전압 레벨이 더 안정된 내부 전원 전압 VDD4를 생성할 수 있다.
(실시예 4)
도 13을 참조하면, 실시예 4에 따른 반도체 기억 장치(100C)는 반도체 기억 장치(100)의 전원 회로(70)를 전원 회로(70C)로 대체한 것이며, 그 외에는 반도체 기억 장치(100)와 동일하다.
도 14를 참조하면, 전원 회로(70C)는 전원 회로(70)의 참조 전압 발생 회로(73)를 참조 전압 발생 회로(75)로 대체한 것이며, 그 외에는 전원 회로(70)와 동일하다.
참조 전압 발생 회로(75)는 외부 전원 전압 EXTVDD가 아니라, 승압 회로(71)에 의해서 생성된 내부 전원 전압 VDDH의 전압 레벨을 저하시켜 참조 전압 VREFP를 생성하고, 그 생성된 참조 전압 VREFP를 VDC 회로(74)로 출력한다.
참조 전압 발생 회로(75)는 참조 전압 발생 회로(72)와 동일한 회로 구성으로 이루어진다(도 5 참조). 단, 도 5에 나타내는 회로가 참조 전압 발생 회로(75)에 적용되는 경우, 전원 노드 VDD1은 승압 회로(71)가 생성한 내부 전원 전압 VDDH를 받는다.
참조 전압 발생 회로(75)는 내부 전원 전압 VDDH의 전압 레벨을 저하시킨 참조 전압 VREFP를 생성하므로, 외부 전원 전압 EXTVDD의 전압 레벨을 저하시켜 참조 전압 VREFP를 생성하는 경우에 비해, 참조 전압 VREFP의 전압 레벨을 보다 안정시킬 수 있다.
즉, 도 15에 도시하는 바와 같이 외부 전원 전압 EXTVDD를 승압한 내부 전원 전압 VDDH는 외부 전원 전압 EXTVDD보다도 노이즈 레벨이 낮으므로, 내부 전원 전압 VDDH의 전압 레벨을 저하시켜 생성한 참조 전압 VREFP에는 노이즈가 거의 전달되지 않는다. 따라서, 참조 전압 발생 회로(75)는 전압 레벨이 보다 안정된 참조 전압 VREFP를 생성할 수 있다.
그러면, VDC 회로(74)는 전압 레벨이 보다 안정된 참조 전압 VREFP와, 노이즈 레벨이 감소한 내부 전원 전압 VDDH에 근거하여, 전압 레벨이 더 안정된 내부 전원 전압 VDD4를 생성할 수 있다.
또, 실시예 4에서는, 도 14에 나타내는 승압 회로(71) 대신에 도 9에 나타내는 VPP 회로(71A)를 이용해도 무방하다.
그 외에는 실시예 1과 동일하다.
실시예 4에 따르면, 반도체 기억 장치는 외부 전원 전압을 승압하여 내부 전원 전압 VDDH를 생성하는 승압 회로와, 내부 전원 전압 VDDH의 전압 레벨을 저하시켜 참조 전압 VREFP를 생성하는 참조 전압 발생 회로와, 내부 전원 전압 VDDH를 참조 전압 VREFP까지 강압하여 내부 전원 전압 VDD4를 생성하는 VDC 회로를 포함하는 전원 회로를 구비하므로, 전압 레벨이 더 안정된 내부 전원 전압을 생성할 수 있다.
(실시예 5)
도 16을 참조하면, 실시예 5에 따른 반도체 기억 장치(100D)는 반도체 기억 장치(100)의 전원 회로(70)를 전원 회로(70D)로 대체한 것이며, 그 외에는 반도체 기억 장치(100)와 동일하다.
도 17을 참조하면, 전원 회로(70D)는 전원 회로(70)에 레벨 시프트 회로(76)를 추가한 것이고, 그 외에는 전원 회로(70)와 동일하다. 레벨 시프트 회로(76)는 내부 전원 전압 VDD4를 받고, 그 받은 내부 전원 전압 VDD4의 전압 레벨을 낮춘 전압 VDD4L을 생성하고, 그 생성된 전압 VDD4L을 VDC 회로(74)로 출력한다.
또한, 전원 회로(70D)의 참조 전압 발생 회로(73)는 전원 회로(70)의 참조 전압 발생 회로(73)가 생성하는 참조 전압 VREFP보다도 전압 레벨이 낮은 참조 전압 VREFPL을 생성하여 VDC 회로(74)로 출력한다.
전원 회로(70D)의 VDC 회로(74)는 내부 전원 전압 VDD4 대신에 레벨 시프트 회로(76)로부터의 전압 VDD4L을 받고, 참조 전압 VREFP 대신에 참조 전압 VREFPL을 받는다. 그리고, VDC 회로(74)는 전압 VDD4L을 참조 전압 VREFPL과 비교하여, 전압 VDD4L이 참조 전압 VREFPL이 되도록 내부 전원 전압 VDDH를 강압하여 내부 전원 전압 VDD4를 생성한다.
또, VDC 회로(74) 및 레벨 시프트 회로(76)는 전원 전압 생성 회로를 구성한다.
도 18을 참조하면, 레벨 시프트 회로(76)는 저항(761, 762)을 포함한다. 저항(761, 762)은 VDC 회로(74)의 노드(748)와, 접지 노드 GND 사이에 직렬로 접속된다. 그리고, 내부 전원 전압 VDDH가 전원 노드 VDD2에 공급된다.
그리고, 레벨 시프트 회로(76)는 노드(748) 상의 내부 전원 전압 VDD4를 받고, 그 받은 내부 전원 전압 VDD4를 저항(761, 762)에 의해 분압하고, 그 분압된 전압 VDD4L을 노드(763)로부터 VDC 회로(74)의 N 채널 MOS 트랜지스터(744)의 게이트 단자로 출력한다.
차동 증폭 회로 DFA2는 전압 VDD4L을 참조 전압 VREFPL과 비교하여, 그 비교 결과에 따라 전압 레벨로 이루어지는 전압 VCMP를 N 채널 MOS 트랜지스터(747)의 게이트 단자로 출력한다. 그 외에는 도 6에서 설명한 바와 동일하다.
도 19를 참조하여, 전원 회로(70D)에서의 동작에 대하여 설명한다. 승압 회로(71)가 내부 전원 전압 VDDH를 생성하기까지의 동작은 전원 회로(70)에서의 동작과 동일하다.
참조 전압 발생 회로(73)는 외부 전원 전압 EXTVDD의 전압 레벨을 저하시켜 참조 전압 VREFPL을 생성하고, 그 생성된 참조 전압 VREFPL을 VDC 회로(74)로 출력한다. 그리고, 레벨 시프트 회로(76)는, 내부 전원 전압 VDD4의 전압 레벨을 저하시켜 전압 VDD4L을 생성하고, 그 생성된 전압 VDD4L을 VDC 회로(74)로 출력한다.
VDC 회로(74)는 승압 회로(71)로부터의 내부 전원 전압 VDDH와, 참조 전압 발생 회로(73)로부터의 참조 전압 VREFPL과, 레벨 시프트 회로(76)로부터의 전압 VDD4L을 받는다. 그리고, VDC 회로(74)는 전압 VDD4L을 참조 전압 VREFPL과 비교하여, 전압 VDD4L의 전압 레벨이 참조 전압 VREFPL의 전압 레벨과 일치하도록 내부 전원 전압 VDDH를 강압하여 내부 전원 전압 VDD4를 생성한다.
이와 같이, 전원 회로(70D)의 VDC 회로(74)는 내부 전원 전압 VDD4보다도 전압 레벨이 낮은 전압 VDD4L을 참조 전압 VREFP보다도 전압 레벨이 낮은 참조 전압 VREFPL과 비교하기 때문에, 전원 회로(70D)에서의 차동 증폭 회로 DFA2는 보다 안정된 동작이 가능하다.
또, 상기에서는, 레벨 시프트 회로(76)는 두 개의 저항(761, 762)으로 구성된다고 해서 설명했지만, 본 발명에서는 이것에 한정되지 않고, 레벨 시프트 회로(76)는 일반적으로 복수의 저항으로 구성되어 있으면 좋다. 그리고, 레벨 시프트 회로(76)로부터 출력되는 VDD4L의 전압 레벨이 낮을수록, 차동 증폭 회로 DFA2에서의 동작이 보다 안정된다.
또한, 실시예 5에서는, 도 17에 나타내는 승압 회로(71) 대신에 도 9에 나타내는 VPP 회로(71A)를 이용해도 무방하고, 도 17에 나타내는 참조 전압 발생 회로(73)를 삭제하고 VDC 회로(74)에서 사용되는 참조 전압 VREFPL을 도 12에 나타내는 패드(120)를 거쳐서 외부로부터 공급하도록 해도 무방하다. 또한, 도 17에 나타내는 참조 전압 발생 회로(73) 대신에 도 14에 나타내는 참조 전압 발생 회로(75)를 적용하고, 승압 회로(71) 또는 VPP 회로(71A)가 생성한 내부 전원 전압 VDDH 또는 전압 VPP에 근거하여 참조 전압 VREFPL을 생성하도록 해도 무방하다.
그 외에는 실시예 1과 동일하다.
실시예 5에 따르면, 반도체 기억 장치는 외부 전원 전압을 승압하여 내부 전원 전압 VDDH를 생성하는 승압 회로와, 참조 전압 VREFP보다도 전압 레벨이 낮은 참조 전압 VREFPL을 생성하는 참조 전압 발생 회로와, 내부 전원 전압 VDD4의 전압 레벨을 저하시켜 전압 VDD4L을 생성하는 레벨 시프트 회로와, 전압 VDD4L의 전압 레벨이 참조 전압 VREFPL의 전압 레벨과 일치하도록 내부 전원 전압 VDDH를 강압하여 내부 전원 전압 VDD4를 생성하는 VDC 회로를 포함하는 전원 회로를 구비하므로, VDC 회로를 보다 안정되게 동작시키고, 외부 전원 전압 EXTVDD에 중첩된 노이즈를제거한 내부 전원 전압 VDD4를 생성할 수 있다.
(실시예 6)
도 20을 참조하면, 실시예 6에 따른 반도체 기억 장치(100E)는 반도체 기억 장치(100)의 전원 회로(70)를 전원 회로(70E)로 대체한 것이며, 그 외에는 반도체 기억 장치(100)와 동일하다.
도 21을 참조하면, 전원 회로(70E)는 승압 회로(77)와, 참조 전압 발생 회로(78, 79, 82)와, VDC 회로(81, 83)를 포함한다.
참조 전압 발생 회로(78)는 외부 전원 전압 EXTVDD의 전압 레벨을 저하시켜 참조 전압 VREFD를 발생시키고, 그 발생한 참조 전압 VREFD를 승압 회로(77)로 출력한다.
승압 회로(77)는 참조 전압 VREFD를 이용해서 외부 전원 전압 EXTVDD를 승압하여, 내부 전원 전압 VDDH보다도 전압 레벨이 높은 내부 전원 전압 VDDHH를 생성한다. 그리고, 승압 회로(77)는 생성된 내부 전원 전압 VDDHH를 참조 전압 발생 회로(79) 및 VDC 회로(81)로 출력한다.
참조 전압 발생 회로(79)는 승압 회로(77)로부터의 내부 전원 전압 VDDHH를 받고, 그 받은 내부 전원 전압 VDDHH의 전압 레벨을 저하시켜 참조 전압 VREFPH를 생성하고, 그 생성된 참조 전압 VREFPH를 VDC 회로(81)로 출력한다.
VDC 회로(81)는 내부 전원 전압 VDDHH를 참조 전압 VREFPH까지 강압하여 내부 전원 전압 VDDH를 생성하고, 그 생성된 내부 전원 전압 VDDH를 참조 전압 발생회로(82) 및 VDC 회로(83)로 출력한다.
참조 전압 발생 회로(82)는 VDC 회로(81)로부터의 내부 전원 전압 VDDH를 받고, 그 받은 내부 전원 전압 VDDH의 전압 레벨을 저하시킨 참조 전압 VREFP를 생성한다. 그리고, 참조 전압 발생 회로(82)는 생성된 참조 전압 VREFP를 VDC 회로(83)로 출력한다.
VDC 회로(83)는 VDC 회로(81)로부터의 내부 전원 전압 VDDH를 참조 전압 VREFP까지 강압하여 내부 전원 전압 VDD4를 생성한다.
승압 회로(77)는 승압 회로(71)와 동일한 회로 구성으로 이루어진다(도 4 참조). 이 경우, 도 4에 나타내는 전원 노드 VDD2는 내부 전원 전압 VDDHH를 받는다.
참조 전압 발생 회로(78, 79, 82)는 참조 전압 발생 회로(72, 73)와 동일한 회로 구성으로 이루어진다(도 5 참조). 도 5에 나타내는 회로를 참조 전압 발생 회로(79)에 적용하는 경우, 전원 노드 VDD1은 승압 회로(77)로부터의 내부 전원 전압 VDDHH를 받는다. 또한, 도 5에 나타내는 회로를 참조 전압 발생 회로(82)에 적용하는 경우, 전원 노드 VDD1은 VDC 회로(81)로부터의 내부 전원 전압 VDDH를 받는다.
VDC 회로(81, 83)는 VDC 회로(74)와 동일한 회로 구성으로 이루어진다(도 6참조). 도 6에 나타내는 회로를 VDC 회로(81)에 적용하는 경우, 전원 노드 VDD2는 승압 회로(77)로부터의 내부 전원 전압 VDDHH를 받는다. 또한, 도 6에 나타내는 회로를 VDC 회로(83)에 적용하는 경우, 전원 노드 VDD2는 VDC 회로(81)로부터의 내부 전원 전압 VDDH를 받는다.
도 22를 참조하여, 전원 회로(70E)에서의 동작에 대하여 설명한다. 참조 전압 발생 회로(78)는 외부 전원 전압 EXTVDD를 외부로부터 받고, 그 받은 외부 전원 전압 EXTVDD의 전압 레벨을 저하시켜 참조 전압 VREFD를 생성한다. 그리고, 참조 전압 발생 회로(78)는 생성한 참조 전압 VREFD를 승압 회로(77)로 출력한다.
그러면, 승압 회로(77)는 참조 전압 VREFD를 이용해서 외부 전원 전압 EXTVDD를 승압하여 내부 전원 전압 VDDHH를 생성하고, 그 생성된 내부 전원 전압 VDDHH를 참조 전압 발생 회로(79) 및 VDC 회로(81)로 출력한다. 그리고, 참조 전압 발생 회로(79)는 승압 회로(77)로부터의 내부 전원 전압 VDDHH의 전압 레벨을 저하시켜 참조 전압 VREFPH를 생성하고, 그 생성된 참조 전압 VREFPH를 VDC 회로(81)로 출력한다.
VDC 회로(81)는 승압 회로(77)로부터의 내부 전원 전압 VDDHH를 참조 전압 VREFPH까지 강압하여 내부 전원 전압 VDDH를 생성하고, 그 생성된 내부 전원 전압 VDDH를 참조 전압 발생 회로(82) 및 VDC 회로(83)로 출력한다. 그리고, 참조 전압 발생 회로(82)는 VDC 회로(81)로부터의 내부 전원 전압 VDDH의 전압 레벨을 저하시켜 참조 전압 VREFP를 생성하고, 그 생성된 참조 전압 VREFP를 VDC 회로(83)로 출력한다.
그러면, VDC 회로(83)는 VDC 회로(81)로부터의 내부 전원 전압 VDDH를 참조 전압 VREFP까지 강압하여 내부 전원 전압 VDD4를 생성한다.
전원 회로(70E)에서는, 참조 전압 발생 회로(79)는 외부 전원 전압 EXTVDD가아니라, 승압 회로(77)에 의해서 생성된 내부 전원 전압 VDDHH의 전압 레벨을 낮추어 참조 전압 VREFPH를 생성한다. 또한, 참조 전압 발생 회로(82)는 외부 전원 전압 EXTVDD가 아니라, VDC 회로(81)에 의해서 생성된 내부 전원 전압 VDDH의 전압 레벨을 낮추어 참조 전압 VREFP를 생성한다.
그러면, 외부 전원 전압 EXTVDD에 노이즈가 중첩되어 있어도 내부 전원 전압 VDDHH에 전달되는 노이즈 레벨은 외부 전원 전압 EXTVDD에 중첩된 노이즈 레벨보다도 낮다. 또한, 외부 전원 전압 EXTVDD에 중첩된 노이즈는 내부 전원 전압 VDDHH를 강압하여 생성된 내부 전원 전압 VDDH에는 전달되지 않는다. 따라서, 참조 전압 VREFPH, VREFP는 외부 전원 전압 EXTVDD에 중첩된 노이즈가 전달되지 않아, 보다 안정된 전압 레벨을 갖는다. 그 결과, VDC 회로(81)는 전압 레벨이 안정된 참조 전압 VREFPH를 이용하여 전압 레벨이 안정된 내부 전원 전압 VDDHH를 생성할 수 있고, VDC 회로(83)는 전압 레벨이 안정된 참조 전압 VREFP를 이용하여 전압 레벨이 안정된 내부 전원 전압 VDD4를 생성할 수 있다.
또, 상기에서는, 외부 전원 전압 EXTVDD를 승압하여 내부 전원 전압 VDDHH를 생성하고, 그 생성된 내부 전원 전압 VDDHH를 2회 강압하여 내부 전원 전압 VDD4를 생성한다고 설명했지만, 본 발명에서는 이것에 한정되지 않고, 일반적으로, 생성한 내부 전원 전압 VDDHH를 복수회 강압하여 내부 전원 전압 VDD4를 생성하도록 해도 무방하다.
이 경우, 전원 회로(70E)는 강압 회수에 따른 복수의 참조 전압을 생성하는 복수의 참조 전압 발생 회로를 포함한다.
그 외에는 실시예 1과 동일하다.
실시예 6에 따르면, 반도체 기억 장치는 외부 전원 전압을 승압하여 내부 전원 전압 VDDHH를 생성하는 승압 회로와, 내부 전원 전압 VDDHH의 전압 레벨을 저하시켜 참조 전압 VREFPH를 생성하는 참조 전압 발생 회로와, 내부 전원 전압 VDDHH를 참조 전압 VREFPH까지 강압하여 내부 전원 전압 VDDH를 생성하는 VDC 회로와, 내부 전원 전압 VDDH의 전압 레벨을 저하시켜 참조 전압 VREFP를 생성하는 또 하나의 참조 전압 발생 회로와, 내부 전원 전압 VDDH를 참조 전압 VREFP까지 강압하여 내부 전원 전압 VDD4를 생성하는 또 하나의 VDC 회로를 포함하는 전원 회로를 구비하므로, 외부 전원 전압 EXTVDD에 중첩된 노이즈를 더 제거하여 전압 레벨이 더 안정된 내부 전원 전압 VDD4를 생성할 수 있다.
(실시예 7)
도 23을 참조하면, 실시예 7에 따른 반도체 기억 장치(100F)는 반도체 기억 장치(100)의 전원 회로(70)를 전원 회로(70F)로 대체하고, 제어 회로(40)를 제어 회로(41)로 대체하며, 로우 어드레스 카운터(130)를 추가한 것이고, 그 외에는 반도체 기억 장치(100)와 동일하다.
제어 회로(41)는 제어 회로(40)의 기능에 부가하여 다음 기능을 갖는다. 제어 회로(41)는 어드레스 버퍼(10)로부터 받은 뱅크 어드레스 BA0, BA1 및 어드레스 A0∼A12와, 클럭 버퍼(20)로부터 받은 클럭 BUFF_CLK, BUFF_/CLK 및 클럭 인에이블 신호 CKE와, 제어 신호 버퍼(30)로부터 받은 칩 셀렉트 신호 /CS, 로우 어드레스스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS 및 컬럼 어드레스 스트로브 신호 /CAS에 근거하여, 반도체 기억 장치(100F)에 입력된 커맨드의 종류를 판정하고, 그 판정된 커맨드의 종류에 따른 논리 레벨을 갖는 선택 신호 SEL을 전원 회로(70F)로 출력한다.
표 1은 반도체 기억 장치(100F)에 입력되는 커맨드와, 뱅크 어드레스 BA0, BA1, 어드레스 A0∼A12, 클럭 BUFF_CLK, BUFF_/CLK, 클럭 인에이블 신호 CKE, 칩 셀렉트 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS 및 기록 인에이블 신호 /WE의 관계를 나타낸다.
커맨드 DESEL은 반도체 기억 장치(100F)를 비선택으로 하기 위한 커맨드이며, 커맨드 NOP는 반도체 기억 장치(100F)를 정지 상태로 하기 위한 커맨드이다. 또한, 커맨드 ACT는 워드선 WLi를 활성화하기 위한 커맨드이며, 커맨드 PRE는 워드선 WLi의 전압을 0V로 저하시키고, 또한, 센스 앰프(640)를 정지하여 프리차지 상태로 하기 위한 커맨드이며, 커맨드 PREA는 뱅크(61∼64)의 전부에 포함되는 워드선 WLi의 전압을 0V로 저하시키고, 또한, 센스 앰프(640)를 정지하여 프리차지 상태로 하기 위한 커맨드이다.
또한, 커맨드 WRITE는 메모리 셀 MC로의 데이터 기록을 지시하기 위한 커맨드이며, 커맨드 WRITEA는 기록 동작 후에 워드선 WLi의 전압을 0V로 저하시키고, 또한, 센스 앰프(640)를 정지하여 프리차지 상태로 하기 위한 커맨드이다.
또한, 커맨드 READ는 메모리 셀 MC로부터의 데이터 판독을 지시하기 위한 커맨드이며, 커맨드 READA는 판독 동작 후에 워드선 WLi의 전압을 0V로 저하시키고, 또한, 센스 앰프(640)를 정지하여 프리차지 상태로 하기 위한 커맨드이다.
또한, 커맨드 REFA는 뱅크(61∼64)의 전부에 포함되는 메모리 셀 MC를 리프레시하기 위한 커맨드이며, 커맨드 REFS는 셀프리프레시를 지시하기 위한 커맨드이다.
표 1에서, "H"는 논리 하이를 의미하고, "L"은 논리 로우를 의미하며, "V"는 유효를 의미하고, "X"는 무효를 의미하며, "n"은 클럭 BUFF_CLK, BUFF_/CLK의 n번째 성분을 의미한다.
따라서, 클럭 BUFF_CLK의 n-1번째 및 n번째 성분의 상승에서 클럭 인에이블 신호 CKE가 H 레벨이며, 칩 셀렉트 신호 /CS 및 로우 어드레스 스트로브 신호 /RAS가 L 레벨이며, 컬럼 어드레스 스트로브 신호 /CAS 및 기록 인에이블 신호 /WE가 H 레벨이며, 뱅크 어드레스 BA0, BA1 및 어드레스 A0∼A12가 유효일 때, 제어 회로(41)는 커맨드 ACT가 입력된 것을 인식한다.
그 밖의 커맨드 DESEL, NOP, PRE, PREA, WRITE, WRITEA, READ, READA, REFA, REFS와, 뱅크 어드레스 BA0, BA1, 어드레스 A0∼A12, 클럭 BUFF_CLK, BUFF_/CLK,클럭 인에이블 신호 CKE, 칩 셀렉트 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS 및 기록 인에이블 신호 /WE의 논리 레벨의 관계는 표 1에 나타내는 바와 같다.
또한, 제어 회로(41)는 셀프리프레시가 지시되었을 때, 즉, 커맨드 REFS가 입력되었을 때 로우 어드레스 카운터(130)를 활성화한다. 로우 어드레스 카운터(130)는 제어 회로(41)에 의해서 활성화되면, 로우 어드레스를 카운트하고, 그 카운트한 로우 어드레스를 뱅크(61∼64)의 전부에 출력한다. 셀프리프레시에 있어서는, 제어 회로(41)는 내장된 타이머에 근거하여 리프레시의 간격을 제어한다.
이 실시예 7에서는, 반도체 기억 장치(100F)에 입력되는 커맨드의 종류에 따라서, 전원 회로(70F)에서 생성되는 참조 전압 VREF를 참조 전압 VREFDH 또는 VREFDL로 전환한다. 또, 참조 전압 VREFDH는 참조 전압 VREFDL의 전압 레벨보다도 높은 전압 레벨을 갖는다. 예컨대, 참조 전압 VREFDL은 3.0V이며, 참조 전압 VREFDH는 3.3V이다.
즉, 외부로부터 반도체 기억 장치(100F)에 공급되는 전류가 통상 동작 시의 전류량일 때 참조 전압 VREFDH가 선택되고, 외부로부터 반도체 기억 장치(100F)에 공급되는 전류가 통상 동작 시의 전류량보다도 적을 때 참조 전압 VREFDL이 선택된다.
표 1에 도시하는 바와 같이, 커맨드 DESEL, NOP, WRITE, REFS가 반도체 기억 장치(100F)에 입력되었을 때, 제어 회로(41)는 참조 전압 VREFDL을 선택하기 위한L 레벨의 선택 신호 SEL을 생성하여 전원 회로(70F)로 출력한다. 또한, 커맨드 ACT, PRE, PREA, WRITEA, READ, READA, REFA가 반도체 기억 장치(100F)에 입력되었을 때, 제어 회로(41)는 참조 전압 VREFDH를 선택하기 위한 H 레벨의 선택 신호 SEL을 생성하여 전원 회로(70F)로 출력한다.
커맨드 DESEL, NOP, WRITE, REFS가 반도체 기억 장치(100F)에 입력되었을 때에, 전압 레벨이 낮은 참조 전압 VREFDL을 선택하기로 한 것은, 이들 커맨드가 입력되었을 때 반도체 기억 장치(100F)에서 소비되는 전류는 2㎃ 정도이며, 외부로부터 반도체 기억 장치(100F)에 공급되는 전류는 적으므로 외부 전원 전압 EXTVDD에 노이즈가 중첩되어 있어도 그 노이즈의 영향이 적기 때문이다.
또한, 커맨드 ACT, PRE, PREA, WRITEA, READ, READA, REFA가 반도체 기억 장치(100F)에 입력되었을 때에, 전압 레벨이 높은 참조 전압 VREFDH를 선택하기로 한 것은, 이들 커맨드가 입력되었을 때, 반도체 기억 장치(100F)에서 소비되는 전류는 150∼300㎃ 정도이며, 외부로부터 반도체 기억 장치(100F)에 공급되는 전류가 많으므로 외부 전원 전압 EXTVDD에 중첩된 노이즈의 영향을 제거해야 하기 때문이다.
도 24를 참조하면, 전원 회로(70F)는 전원 회로(70)의 참조 전압 발생 회로(72)를 참조 전압 발생 회로(84)로 대체한 것이며, 그 외에는 전원 회로(70)와 동일하다.
참조 전압 발생 회로(84)는 외부로부터 공급된 외부 전원 전압 EXTVDD의 전압 레벨을 저하시킨 참조 전압 VREFDH, VREFDL을 생성한다. 그리고, 참조 전압 발생 회로(84)는 제어 회로(41)로부터의 L 레벨의 선택 신호 SEL에 따라 참조 선택VREFDL을 선택하여 승압 회로(71)로 출력하고, 제어 회로(41)로부터의 H 레벨의 선택 신호 SEL에 따라 참조 전압 VREFDH를 선택하여 승압 회로(71)로 출력한다.
또, 전원 회로(70F)에서는, 승압 회로(71)는 참조 전압 VREFDH에 따라 내부 전원 전압 VDDHH를 생성하고, 참조 전압 VREFDL에 따라 내부 전원 전압 VDDHL(<VDDHH)을 생성한다.
또한, VDC 회로(74)는 승압 회로(71)로부터의 내부 전원 전압 VDDHH, VDDHL을 참조 전압 VREFP까지 강압하여 내부 전원 전압 VDD4를 생성한다. 즉, VDC 회로(74)는 승압 회로(71)로부터 내부 전원 전압 VDDHH를 받은 경우, 및 승압 회로(71)로부터 내부 전원 전압 VDDHL을 받은 경우, 모두, 전압 레벨이 동일한 내부 전원 전압 VDD4를 생성한다.
따라서, 내부 전원 전압 VDDHH를 강압하여 내부 전원 전압 VDD4를 생성하는 쪽이 내부 전원 전압 VDDHL을 강압하여 내부 전원 전압 VDD4를 생성하는 것보다도 내부 전원 전압 VDD4의 전압 레벨은 보다 안정된다. 내부 전원 전압 VDDHH에 근거하여 내부 전원 전압 VDD4를 생성하는 쪽이 강압폭이 크기 때문이다.
도 25를 참조하면, 참조 전압 발생 회로(84)는 P 채널 MOS 트랜지스터(841, 845, 849, 850)와, N 채널 MOS 트랜지스터(842, 846, 851, 852)와, 인버터(853)를 포함한다.
P 채널 MOS 트랜지스터(841) 및 N 채널 MOS 트랜지스터(842)는 전원 노드 VDD1과 접지 노드 GND 사이에 직렬로 접속된다. P 채널 MOS 트랜지스터(841)는 다이오드 접속되어 노드(843) 상의 전압을 게이트 단자에 받는다. 또한, N 채널 MOS트랜지스터(842)는 전원 노드 VDD1에 공급되는 외부 전원 전압 EXTVDD를 게이트 단자에 받는다.
P 채널 MOS 트랜지스터(841) 및 N 채널 MOS 트랜지스터(842)는 전원 노드 VDD1에 공급된 외부 전원 전압 EXTVDD의 전압 레벨을 저하시켜 참조 전압 VREFDL을 노드(844)로부터 출력한다.
P 채널 MOS 트랜지스터(845) 및 N 채널 MOS 트랜지스터(846)는 전원 노드 VDD1과 접지 노드 GND 사이에 직렬로 접속된다. P 채널 MOS 트랜지스터(845)는 다이오드 접속되어 노드(847) 상의 전압을 게이트 단자에 받는다. N 채널 MOS 트랜지스터(846)는 전원 노드 VDD1에 공급되는 외부 전원 전압 EXTVDD를 게이트 단자에 받는다.
P 채널 MOS 트랜지스터(845) 및 N 채널 MOS 트랜지스터(846)는 전원 노드 VDD1에 공급된 외부 전원 전압 EXTVDD의 전압 레벨을 저하시켜 참조 전압 VREFDH를 노드(848)로부터 출력한다.
P 채널 MOS 트랜지스터(845) 및 N 채널 MOS 트랜지스터(846)에 의해서 출력되는 참조 전압 VREFDH는 P 채널 MOS 트랜지스터(841) 및 N 채널 MOS 트랜지스터(842)에 의해서 출력되는 참조 전압 VREFDL보다도 높은 전압 레벨을 갖기 때문에, P 채널 MOS 트랜지스터(845) 및 N 채널 MOS 트랜지스터(846)는 P 채널 MOS 트랜지스터(841) 및 N 채널 MOS 트랜지스터(842)보다도 큰 크기를 갖는다.
P 채널 MOS 트랜지스터(849) 및 N 채널 MOS 트랜지스터(851)는 트랜스퍼 게이트 TG1을 구성하고, 노드(844)로부터 출력된 참조 전압 VREFDL을 받는다. P 채널 MOS 트랜지스터(849)는 제어 회로(41)로부터의 선택 신호 SEL을 게이트 단자에 받는다. N 채널 MOS 트랜지스터(851)는 인버터(853)의 출력 신호를 게이트 단자에 받는다.
P 채널 MOS 트랜지스터(850) 및 N 채널 MOS 트랜지스터(852)는 트랜스퍼 게이트 TG2를 구성하고, 노드(848)로부터 출력된 참조 전압 VREFDH를 받는다. P 채널 MOS 트랜지스터(850)는 인버터(853)의 출력 신호를 게이트 단자에 받는다. N 채널 MOS 트랜지스터(852)는 제어 회로(41)로부터의 선택 신호 SEL을 게이트 단자에 받는다.
인버터(853)는 제어 회로(41)로부터의 선택 신호 SEL을 반전하고, 그 반전된 출력 신호를 P 채널 MOS 트랜지스터(850) 및 N 채널 MOS 트랜지스터(851)의 게이트 단자로 출력한다.
제어 회로(41)가 L 레벨의 선택 신호 SEL을 출력하면, 인버터(853)는 L 레벨의 선택 신호 SEL을 반전하여 H 레벨의 신호를 P 채널 MOS 트랜지스터(850) 및 N 채널 MOS 트랜지스터(851)의 게이트 단자로 출력한다. 또한, P 채널 MOS 트랜지스터(849) 및 N 채널 MOS 트랜지스터(852)는 L 레벨의 선택 신호 SEL을 받는다.
그러면, P 채널 MOS 트랜지스터(849) 및 N 채널 MOS 트랜지스터(851)는 온 상태로 되고, P 채널 MOS 트랜지스터(850) 및 N 채널 MOS 트랜지스터(852)는 오프 상태로 된다. 그리고, 트랜스퍼 게이트 TG1은 노드(844)로부터 출력된 참조 전압 VREFDL을 노드(854)로 출력하고, 참조 전압 발생 회로(84)는 참조 전압 VREFDL을 노드(854)로부터 승압 회로(71)로 출력한다.
또한, 제어 회로(41)가 H 레벨의 선택 신호 SEL을 출력하면, 인버터(853)는 H 레벨의 선택 신호 SEL을 반전하여 L 레벨의 신호를 P 채널 MOS 트랜지스터(850) 및 N 채널 MOS 트랜지스터(851)의 게이트 단자로 출력한다. 또한, P 채널 MOS 트랜지스터(849) 및 N 채널 MOS 트랜지스터(852)는 H 레벨의 선택 신호 SEL을 받는다.
그러면, P 채널 MOS 트랜지스터(849) 및 N 채널 MOS 트랜지스터(851)는 오프 상태로 되고, P 채널 MOS 트랜지스터(850) 및 N 채널 MOS 트랜지스터(852)는 온 상태로 된다. 그리고, 트랜스퍼 게이트 TG2는 노드(848)로부터 출력된 참조 전압 VREFDH를 노드(854)로 출력하고, 참조 전압 발생 회로(84)는 참조 전압 VREFDH를 노드(854)로부터 승압 회로(71)로 출력한다.
이와 같이, 참조 전압 발생 회로(84)는 외부 전원 전압 EXTVDD에 근거하여 참조 전압 VREFDL, VREFDH를 생성하고, 제어 회로(41)로부터의 선택 신호 SEL의 논리 레벨에 따라 참조 전압 VREFDL, VREFDH 중 어느 하나를 선택하여 승압 회로(71)로 출력한다.
도 26을 참조하여, 전원 회로(70F)의 동작에 대하여 설명한다. 참조 전압 발생 회로(84)는 외부 전원 전압 EXTVDD에 근거하여 참조 전압 VREFDL, VREFDH를 생성하고, 제어 회로(41)로부터의 선택 신호 SEL의 논리 레벨에 따라 참조 전압 VREFDL, VREFDH 중 어느 하나를 선택하며, 그 선택된 참조 전압 VREFDL 또는 VREFDH를 승압 회로(71)로 출력한다.
그리고, 승압 회로(71)는 참조 전압 발생 회로(84)로부터 참조 전압 VREFDL을 받으면, 참조 전압 VREFDL을 이용하여 외부 전원 전압 EXTVDD를 승압하여, 내부 전원 전압 VDDHL을 생성한다. 또한, 승압 회로(71)는 참조 전압 발생 회로(84)로부터 참조 전압 VREFDH를 받으면, 참조 전압 VREFDH를 이용하여 외부 전원 전압 EXTVDD를 승압하여 내부 전원 전압 VDDHH를 생성한다.
한편, 참조 전압 발생 회로(73)는 외부 전원 전압 EXTVDD의 전압 레벨을 저하시켜 참조 전압 VREFP를 생성하고, 그 생성된 참조 전압 VREFP를 VDC 회로(74)로 출력한다.
그러면, VDC 회로(74)는 승압 회로(71)로부터 공급된 내부 전원 전압 VDDHL, VDDHH를 참조 전압 VREFP까지 강압하여 내부 전원 전압 VDD4를 생성하고, 그 생성된 내부 전원 전압 VDD4를 DLL(80)로 출력한다.
이와 같이, 전원 회로(70F)는, 커맨드 DESEL, NOP, WRITE, REFS가 반도체 기억 장치(100F)에 입력되었을 때, 전압 레벨이 낮은 참조 전압 VREFDL을 이용하여 외부 전원 전압 EXTVDD를 승압하여 내부 전원 전압 VDDHL을 생성하고, 그 생성된 내부 전원 전압 VDDHL을 강압하여 내부 전원 전압 VDD4를 생성한다. 또한, 전원 회로(70F)는, 커맨드 ACT, PRE, PREA, WRITEA, READ, READA, REFA가 반도체 기억 장치(100F)에 입력되었을 때, 전압 레벨이 높은 참조 전압 VREFDH를 이용하여 외부 전원 전압 EXTVDD를 승압하여 내부 전원 전압 VDDHH를 생성하고, 그 생성된 내부 전원 전압 VDDHH를 강압하여 내부 전원 전압 VDD4를 생성한다.
따라서, 외부로부터 반도체 기억 장치(100F)에 많은 전류가 공급되는 경우, 외부 전원 전압 EXTVDD에 중첩된 노이즈를 제거한 내부 전원 전압 VDD4를 DLL(80)에 공급할 수 있다. 그 결과, 외부 클럭 EXTCLK의 각 상승 타이밍에 대하여 동일한 타이밍에서 상승하는 주기 신호 DLLCLK_P, DLLCLK_N을 생성할 수 있다.
다시, 도 23을 참조하여, 반도체 기억 장치(100F)의 동작에 대하여 설명한다. 커맨드 DESEL이 반도체 기억 장치(100F)에 입력되면, 제어 회로(41)는 반도체 기억 장치(100F)를 정지 상태로 한다. 이 경우, 제어 회로(41)는 L 레벨의 선택 신호 SEL을 생성하여 전원 회로(70F)로 출력하고, 전원 회로(70F)는 상술한 바와 같이, 전압 레벨이 낮은 참조 전압 VREFDL을 이용해서 외부 전원 전압 EXTVDD를 승압하여 내부 전원 전압 VDDHL을 생성하고, 그 생성된 내부 전원 전압 VDDHL에 근거하여 내부 전원 전압 VDD4를 생성한다. 그러나, 이 경우, DLL(80)은 제어 회로(41)에 의해서 비활성화되어 있기 때문에, 내부 전원 전압 VDD4를 받아도 주기 신호 DKKCLK_P, DLLCLK_N을 생성하지 않는다.
커맨드 NOP가 반도체 기억 장치(100F)에 입력된 경우에도 커맨드 DESEL이 반도체 기억 장치(100F)에 입력되었을 때와 동일한 동작이다.
커맨드 ACT가 반도체 기억 장치(100F)에 입력되면, 제어 회로(41)는 H 레벨의 선택 신호 SEL을 생성하여 전원 회로(70F)로 출력한다. 그리고, 전원 전압(70F)은 H 레벨의 선택 신호 SEL에 따라서, 전압 레벨이 높은 참조 전압 VREFDH를 이용해서 외부 전원 전압 EXTVDD를 승압하여 내부 전원 전압 VDDHH를 생성하고, 그 생성된 내부 전원 전압 VDDHH를 강압하여 내부 전원 전압 VDD4를 생성한다.
DLL(80)은 전원 회로(70F)에서의 내부 전원 전압 VDD4를 받고, 내부 전원 전압 VDD4의 전압 레벨에 따른 위상을 갖는 주기 신호 DLLCLK_P, DLLCLK_N을 생성하며, 주기 신호 DLLCLK_P, DLLCLK_N을 I/O 버퍼(90) 및 QS 버퍼(110)로 출력한다.
또한, 제어 회로(41)는 뱅크 어드레스 BA0, BA1에 근거하여, 뱅크(61∼64) 중 어느 하나를 선택하고, L 레벨의 로우 어드레스 스트로브 신호 /RAS에 근거하여, 입력된 어드레스 A0∼A12를 로우 어드레스라고 간주한다. 그리고, 제어 회로(41)는 선택된 뱅크(뱅크(61∼64) 중 어느 하나)에 로우 어드레스를 클럭 BUFF_CLK, BUFF_/CLK에 동기하여 출력한다.
로우 디코더(610)는 로우 어드레스를 디코딩하고, 그 디코딩된 로우 어드레스를 워드선 드라이버(620)로 출력한다. 그리고, 워드선 드라이버(620)는 디코딩된 로우 어드레스에 따라 지정된 워드선 WLi를 활성화한다. 이에 따라, 커맨드 ACT가 입력되었을 때의 동작이 종료한다.
커맨드 PRE가 반도체 기억 장치(100F)에 입력되었을 때, 커맨드 ACT가 반도체 기억 장치(100F)에 입력되었을 때의 동작과 거의 동일한 동작이 행해지고, 커맨드 ACT가 입력되었을 때에 선택된 뱅크(뱅크(61∼64) 중 어느 하나)에 포함되는 워드선 드라이버(620)는 모든 워드선 WL1∼WLn의 전압을 0V로 저하시키고, 제어 회로(41)는 센스 앰프(640)를 정지한다. 이에 따라 커맨드 PRE가 반도체 기억 장치(100F)에 입력되었을 때의 동작이 종료한다.
커맨드 PREA가 반도체 기억 장치(100F)에 입력되면, 제어 회로(41)는 H 레벨의 선택 신호 SEL을 생성하여 전원 회로(70F)로 출력하고, 전원 회로(70F) 및 DLL(80)은 커맨드 ACT가 입력되었을 때와 동일한 동작을 실행한다. 또한, 제어 회로(41)는 뱅크(61∼64)의 전부를 선택하여, 모든 뱅크(61∼64)에 포함되는 워드선 드라이버(620)는 모든 워드선 WL1∼WLn의 전압을 0V로 저하시키고, 제어 회로(41)는 모든 뱅크(61∼64)에 포함되는 센스 앰프(640)를 정지한다. 이에 따라, 커맨드 PREA가 입력되었을 때의 동작이 종료한다.
커맨드 WRITE가 반도체 기억 장치(100F)에 입력되면, 제어 회로(41)는 L 레벨의 선택 신호 SEL을 생성하여 전원 회로(70F)로 출력하고, 전원 회로(70F) 및 DLL(80)은 커맨드 DESEL이 입력되었을 때와 동일한 동작을 실행한다. 그리고, 기록 데이터가 메모리 셀 MC에 기록되는 동작은 실시예 1에서 설명한 바와 동일하다.
커맨드 WRITEA가 반도체 기억 장치(100F)에 입력되면, 제어 회로(41)는 H 레벨의 선택 신호 SEL을 생성하여 전원 회로(70F)로 출력하고, 전원 회로(70F) 및 DLL(80)은 커맨드 ACT가 입력되었을 때와 동일한 동작을 실행한다. 그리고, 제어 회로(41)는 데이터 기록의 대상으로 된 뱅크(뱅크(61∼64) 중 어느 하나)를 선택한다.
선택된 뱅크에 포함되는 워드선 드라이버(620)는 모든 워드선 WL1∼WLn의 전압을 0V로 저하시키고, 제어 회로(41)는 센스 앰프(640)를 정지한다. 이에 따라 커맨드 WRITEA가 반도체 기억 장치(100F)에 입력되었을 때의 동작이 종료한다.
커맨드 READ가 반도체 기억 장치(100F)에 입력되면, 제어 회로(41)는 H 레벨의 선택 신호 SEL을 생성하여 전원 회로(70F)로 출력하고, 전원 회로(70F) 및 DLL(80)은 커맨드 ACT가 입력되었을 때와 동일한 동작을 실행한다. 그리고, 메모리 셀 MC에서 데이터를 판독하고, 그 판독된 판독 데이터를 반도체 기억장치(100F)의 외부로 출력하는 동작은 실시예 1에서 설명한 바와 동일하다.
커맨드 READA가 반도체 기억 장치(100F)에 입력되면, 제어 회로(41)는 H 레벨의 선택 신호 SEL을 생성하여 전원 회로(70F)로 출력하고, 전원 회로(70F) 및 DLL(80)은 커맨드 ACT가 입력되었을 때와 동일한 동작을 실행한다. 그리고, 제어 회로(41)는 데이터 판독의 대상으로 된 뱅크(뱅크(61∼64) 중 어느 하나)를 선택한다.
선택된 뱅크에 포함되는 워드선 드라이버(620)는 모든 워드선 WL1∼WLn의 전압을 0V로 저하시키고, 제어 회로(41)는 센스 앰프(640)를 정지한다. 이에 따라 커맨드 READA가 반도체 기억 장치(100F)에 입력되었을 때의 동작이 종료한다.
커맨드 REFA가 반도체 기억 장치(100F)에 입력되면, 제어 회로(41)는 H 레벨의 선택 신호 SEL을 생성하여 전원 회로(70F)로 출력하고, 전원 회로(70F) 및 DLL(80)은 커맨드 ACT가 입력되었을 때와 동일한 동작을 실행한다. 그리고, 제어 회로(41)는 뱅크(61∼64) 전부를 선택하여, 뱅크(61∼64)에 포함되는 모든 메모리 셀 MC가 리프레시된다.
커맨드 REFS가 반도체 기억 장치(100F)에 입력되면, 제어 회로(41)는 L 레벨의 선택 신호 SEL을 생성하여 전원 회로(70F)로 출력하고, 전원 회로(70F) 및 DLL(80)은 커맨드 DESEL이 입력되었을 때와 동일한 동작을 실행한다. 그리고, 제어 회로(41)는 로우 어드레스 카운터(130)를 활성화하고, 로우 어드레스 카운터(130)는 로우 어드레스를 카운트하며, 그 카운트한 로우 어드레스를 뱅크(61∼64)의 모두에 출력한다.
그러면, 뱅크(61∼64)의 각각에 포함되는 로우 디코더(610)는 로우 어드레스 카운터(130)로부터의 로우 어드레스를 디코딩하고, 그 디코딩된 로우 어드레스를 워드선 드라이버(620)로 출력한다. 워드선 드라이버(620)는 디코딩된 로우 어드레스에 따라 지정된 워드선 WLi를 활성화한다. 그리고, 활성화된 워드선 WLi에 접속된 메모리 셀 MC가 리프레시된다.
로우 어드레스 카운터(130)는 카운트한 로우 어드레스를 뱅크(61∼64)의 로우 디코더(610)로 차례로 출력하고, 뱅크(61∼64)의 모두에 포함되는 워드선 WL1∼WLn의 모두가 활성화되어, 모든 메모리 셀이 리프레시된다. 이에 따라, 커맨드 REFS가 입력되었을 때의 동작이 종료한다.
또, 상기에서는, 각종 커맨드에 대하여, 참조 전압 발생 회로(84)가 생성하는 참조 전압의 종류를 두 가지로 하여 설명했지만, 본 발명은 이것에 한정되지 않고, 커맨드의 종류에 따라 세 종류 이상의 참조 전압을 생성하고, 그 생성된 복수의 참조 전압 중에서 커맨드의 종류에 따른 참조 전압을 선택하여 외부 전원 전압을 승압하도록 해도 무방하다. 예컨대, 커맨드 ACT, PRE, PREA, WRITEA, READ, READA, REFA가 반도체 기억 장치(100F)에 입력되었을 때, 반도체 기억 장치(100F)에서 소비되는 전류는 150∼300㎃의 범위이지만, 이 소비되는 전류량에 따라서, 참조 전압의 전압 레벨을 더 변화시켜 외부 전원 전압을 승압하도록 해도 무방하다.
또한, 상술한 실시예 2∼실시예 6 중 어느 하나를 적용하여 반도체 기억 장치(100F)에서의 전원 회로를 구성해도 무방하다.
그 외에는 실시예 1과 동일하다.
실시예 7에 따르면, 반도체 기억 장치는 입력된 커맨드의 종류에 따라서, 즉, 외부로부터 공급되는 전류가 적은 모드에서는, 외부 전원 전압 EXTVDD를 승압할 때의 참조 전압의 전압 레벨을 낮게 하여 외부 전원 전압 EXTVDD를 승압한 내부 전원 전압 VDDHL을 생성하고, 그 생성된 내부 전원 전압 VDDHL을 강압하여 내부 전원 전압 VDD4를 생성하며, 외부로부터 공급되는 전류가 많은 모드에서는, 외부 전원 전압 EXTVDD를 승압할 때의 참조 전압의 전압 레벨을 높게 하여 외부 전원 전압 EXTVDD를 승압한 내부 전원 전압 VDDHH를 생성하고, 그 생성된 내부 전원 전압 VDDHH를 강압하여 내부 전원 전압 VDD4를 생성하는 전원 회로를 구비하므로, 외부 전원 전압 EXTVDD에 중첩된 노이즈의 영향을 효과적으로 제거할 수 있다.
그 결과, 외부 클럭의 상승 타이밍에 대하여 일정한 타이밍에서 상승하는 주기 신호를 생성할 수 있다.
또, 상기에서는, 외부 전원 전압 EXTVDD를 승압하여 내부 전원 전압 VDDH(또는 VDDHH, VDDHL)를 생성하고, 그 생성된 내부 전원 전압 VDDH(또는 VDDHH, VDDHL)를 강압하여 내부 전원 전압 VDD4를 생성한다고 설명했지만, 본 발명은 이것에 한정되지 않고, 외부 전원 전압 EXTVDD를 강압하고, 그 강압한 전압을 승압하여 내부 전원 전압 VDD4를 생성하도록 해도 무방하다.
또한, 본 발명에서는, 외부 전원 전압 EXTVDD를 복수회 강압하여 내부 전원 전압 VDD4를 생성하도록 해도 무방하다. 이와 같이, 외부 전원 전압 EXTVDD를 복수회 강압하는 것에 의해, 종래에 비교해서 내부 전원 전압 VDD4의 전압 레벨을 보다 안정시킬 수 있다.
또한, 내부 전원 전압 VDD4의 전압 레벨은 도 27에 도시하는 바와 같이, 외부 전원 전압 EXTVDD의 전압 레벨보다도 높다. 이와 같이, 외부 전원 전압 EXTVDD를 승압하고, 그 승압한 승압 전압을 강압하여 외부 전원 전압 EXTVDD의 전압 레벨보다도 높은 전압 레벨을 갖는 내부 전원 전압 VDD4를 생성하는 것에 의해, 외부 전원 전압 EXTVDD를 1회만 승압하여 내부 전원 전압 VDD4를 생성하는 경우에 비해, 외부 전원 전압 EXTVDD에 중첩된 노이즈의 영향을 받기 어렵고, 전압 레벨이 안정된 내부 전원 전압 VDD4를 생성할 수 있다. 또한, 외부 전원 전압 EXTVDD보다도 전압 레벨이 높은 내부 전원 전압 VDD4를 DLL(80)에 공급하는 것에 의해, DLL(80)에서 생성된 주기 신호 DLLCLK_P, DLLCLK_N의 위상을 미세하게 조정할 수 있다.
또한, 도 6 및 도 18에 나타내는 드라이버 트랜지스터(N 채널 MOS 트랜지스터(747))는, 바람직하게는 P 채널 MOS 트랜지스터에 의해 구성된다.
또한, 상기에서는, DDR-SDRAM을 예로 하여 설명했지만, 본 발명은 DDR-SDRAM에 한정되지 않고, 주기 신호에 동기하여 데이터를 입출력하는 플래시 메모리 및 SRAM(Static Random Access Memory)에도 적용할 수 있다.
이번 개시된 실시예는 모든 점에서 예시이고 제한적인 것이 아니다고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허청구의 범위에 의해서 나타내어지고, 특허청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 의한 반도체 기억 장치에 있어서는, 주기 신호 생성 회로에서 사용되는 제 2 내부 전원 전압은 외부 전원 전압의 전압 레벨을 변경하여 생성된다. 따라서, 본 발명에 의하면, 외부 전원 전압에 중첩된 노이즈의 영향을 받기 어려운 전압 레벨이 안정된 내부 전원 전압을 생성할 수 있다.

Claims (3)

  1. 데이터를 기억하는 메모리 셀 어레이와,
    외부 전원 전압의 전압 레벨을 변경하여 제 1 내부 전원 전압을 생성하고, 그 생성된 제 1 내부 전원 전압의 전압 레벨을 변경하여 제 2 내부 전원 전압을 생성하는 전원 회로와,
    상기 전원 회로로부터 공급된 상기 제 2 내부 전원 전압의 전압 레벨에 따른 위상을 갖는 주기 신호를 생성하는 주기 신호 생성 회로와,
    상기 메모리 셀 어레이로부터 판독된 판독 데이터를 상기 주기 신호에 동기하여 외부로 출력하는 출력 회로
    를 구비하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 전원 회로는 상기 외부 전원 전압을 승압(昇壓)하여 상기 제 1 내부 전원 전압을 생성하고, 그 생성된 제 1 내부 전원 전압을 강압(降壓)하여 상기 제 2 내부 전원 전압을 생성하는 반도체 기억 장치.
  3. 제 2 항에 있어서,
    상기 전원 회로는 지령 신호의 종류에 따라 승압 레벨을 변경하여 상기 제 1 내부 전원 전압을 생성하는 반도체 기억 장치.
KR1020030017957A 2002-08-08 2003-03-22 안정 동작이 가능한 반도체 기억 장치 KR20040014151A (ko)

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