CN1474410A - 可稳定工作的半导体存储器 - Google Patents

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Abstract

半导体存储器包含电源电路(70)。电源电路(70)包括生成第1基准电压(VREFD)的基准电压发生电路(72)；利用第1基准电压(VREFD)将外部电源电压(EXTVDD)升压生成第1内部电源电压(VDDH)的升压电路(71)；生成第2基准电压(VREFP)的基准电压发生电路(73)；将第1内部电源电压(VDDH)降压至第2基准电压(VREFP)生成第2内部电源电压(VDD4)的VDC电路(74)。然后，将生成了的第2内部电源电压(VDD4)供给DLL，DLL生成具有与第2内部电源电压(VDD4)的电压电平相应的相位的周期信号。

Description

可稳定工作的半导体存储器
技术领域
本发明涉及半导体存储器，特别是涉及内置产生电压电平稳定的内部电源电压的电源电路的半导体存储器。
背景技术
作为大容量，并且高速地输入、输出数据的半导体存储器，DDR-SDRAM(双数据速率同步动态随机存取存储器)正在实用化。
该DDR-SDRAM是与周期信号的上升和下降同步地输入、输出数据的半导体存储器。因此DDR-SDRAM内置生成周期信号的DLL(延迟锁定环)电路。
DDR-SDRAM从外部接受相互有180度的相位差的互补时钟信号CLK、/CLK。然后，DLL电路接受将时钟信号CLK、/CLK进行了缓冲的时钟信号BUFF_CLK、BUFF_/CLK，利用该接受的时钟信号BUFF_CLK、BUFF_/CLK产生周期信号DLLCLK_P、DLLCLK_N。
参照图28，对周期信号DLLCLK_P、DLLCLK_N的产生进行说明。DDR-SDRAM包括VDC(电压降压转换器)电路1000和DLL电路1100。
VDC电路1000将由DDR-SDRAM的外部供给的外部电源电压EXTVDD降压至在DDR-SDRAM的内部生成了的基准电压VREFP，生成内部电源电压VDD4，将该生成了的内部电源电压VDD4提供给DLL电路1100。
DLL电路1100接受从DDR-SDRAM的外部输入、并经过缓冲的时钟信号BUFF_CLK、BUFF_/CLK和内部电源电压VDD4，产生具有相应于内部电源电压VDD4的电压电平的相位的周期信号DLLCLK_P、DLLCLK_N。周期信号DLLCLK_P与周期信号DLLCLK_N有180度的相位差。DLL电路1100通常当锁定在外部时钟信号EXTCLK时，每次都相对于外部时钟信号EXTCLK在相同的时刻产生周期信号DLLCLK_P。
然后，对于DDR-SDRAM，与周期信号DLLCLK_P、DLLCLK_N同步地输入、输出数据。
但是，当外部电源电压EXTVDD的电压电平是变化的，噪声重叠在外部电源电压EXTVDD上时，若内部电源电压VDD4的电压电平比外部电源电压EXTVDD的电压电平低很多，则不存在问题，如果内部电源电压VDD4的电压电平与外部电源电压EXTVDD的电压电平相近，则噪声被传递到内部电源电压VDD4上。其结果是，周期信号DLLCLK_P的上升时刻与外部时钟信号EXTCLK的上升时刻移位。
即，如图29所示，在无噪声被重叠到外部电源电压EXTVDD上的区域，周期信号DLLCLK_P每次都相对于外部时钟信号EXTCLK的各上升时刻在相同的时刻上升。但是，在噪声被重叠到外部电源电压EXTVDD上的从时刻t1到时刻t2的区域，噪声也被重叠到了内部电源电压VDD4上，因而存在周期信号DLLCLK_P的各上升时刻与外部时钟信号EXTCLK的各上升时刻移位的问题。
这样一来，就难以在恒定的时刻对于DDR-SDRAM输入、输出数据。
另一方面，为防止因外部电源电压EXTVDD的电压电平变化引起的周期信号DLLCLK_P的相位移动，可以使内部电源电压VDD4的电压电平比外部电源电压EXTVDD的电压电平低很多，但当使内部电源电压VDD4的电压电平非常低时，DLL电路中的延迟量增加，难以进行微小到皮秒(ps)量级的控制，出现工作容限减小的问题。因此，使供给DLL电路的内部电源电压VDD4的电压电平充分低是困难的。
另外，特开2000-40394号公报公开了关于具有2个不同电源电路的DRAM的发明。在该发明中，一个电源电路产生了第1电源电压，另一个电源电路产生了电压电平比第1电源电压高的第2电源电压。
而且，在第2电源电压的电压电平下降时，第1电源电压的电平以第1电源电压的电压电平低于第2电源电压的电压电平的方式下降。
将第1电源电压看成上述的内部电源电压VDD4，将第2电源电压看成上述的外部电源电压EXTVDD，当使内部电源电压VDD4随外部电源电压EXTVDD的降低而降低时，则如上所述，发生工作容限减小，妨碍DDR-SDRAM的稳定工作的问题。
另外，在特开2000-40394号公报中公开的发明是根据第2电源电压的电压电平来控制第1电源电压的电压电平的发明，它不会使一个电源电压的电压电平稳定。
发明内容
因此，本发明的目的在于提供内置生成可以防止外部电源电压的影响，并且能使半导体存储器稳定工作的内部电源电压的电源电路的半导体存储器。
根据本发明，半导体存储器包括：存储数据的存储单元阵列；改变外部电源电压的电压电平，生成第1内部电源电压，改变该生成了的第1内部电源电压的电压电平，生成第2内部电源电压的电源电路；生成具有相应于由电源电路供给的第2内部电源电压的电压电平的相位的周期信号的周期信号发生电路；以及将从存储单元阵列中读出的读出数据与周期信号同步地向外部输出的输出电路。
在本发明的半导体存储器中，在周期信号生成电路中使用的第2内部电源电压由改变外部电源电压的电压电平而生成。
因此，根据本发明，可以生成不易受重叠在外部电源电压上的噪声影响的、电压电平稳定的内部电源电压。
附图说明
图1是实施例1的半导体存储器的概略方框图。
图2是图1所示的存储单元阵列的方框图。
图3是图1所示的电源电路的方框图。
图4是图3所示的升压电路的电路图。
图5是图3所示的基准电压发生电路的电路图。
图6是图3所示的VDC电路的电路图。
图7是在图1所示的电源电路中使用的电压的时序图和在图1所示的DLL中使用的信号的时序图。
图8是实施例2的半导体存储器的概略方框图。
图9是图8所示的电源电路的方框图。
图10是在图8所示的电源电路中使用的电压的时序图和在图8所示的DLL中使用的信号的时序图。
图11是实施例3的半导体存储器的概略方框图。
图12是图11所示的电源电路的方框图。
图13是实施例4的半导体存储器的概略方框图。
图14是图13所示的电源电路的方框图。
图15是在图13所示的电源电路中使用的电压的时序图和在图13所示的DLL中使用的信号的时序图。
图16是实施例5的半导体存储器的概略方框图。
图17是图16所示的电源电路的方框图。
图18是图17所示的VDC电路和电平移位电路的电路图。
图19是在图16所示的电源电路中使用的电压的时序图和在图16所示的DLL中使用的信号的时序图。
图20是实施例6的半导体存储器的概略方框图。
图21是图20所示的电源电路的方框图。
图22是在图20所示的电源电路中使用的电压的时序图和在图20所示的DLL中使用的信号的时序图。
图23是实施例7的半导体存储器的概略方框图。
图24是图23所示的电源电路的方框图。
图25是图24所示的基准电压发生电路的电路图。
图26是在图23所示的电源电路中使用的电压的时序图和在图23所示的DLL中使用的信号的时序图。
图27是在电源电路中使用的电压和在DLL中使用的信号的时序图。
图28是示出在现有的DDR-SDRAM中安装的VDC电路和DLL电路的方框图。
图29是用于说明现有技术的问题的电压和信号的时序图。
具体实施方式
参照附图对本发明的实施例进行详细说明。另外，对图中的相同或相当的部分标以相同的符号，而不重复其说明。
[实施例1]
参照图1，实施例1的半导体存储器100包括地址缓冲器10、时钟缓冲器20、控制信号缓冲器30、控制电路40、模式寄存器50、存储单元阵列60、电源电路70、DLL80、I/O缓冲器90、QS缓冲器110和数据总线BS1、2。存储单元阵列60包含存储体61～64。
地址缓冲器10接受地址A0～A12和存储体地址BA0、1，将该接受到的地址A0～A12和存储体地址BA0、1与从时钟缓冲器20接受到的时钟信号BUFF_CLK、BUFF_/CLK同步地向控制电路40输出。
时钟缓冲器20从外部接受时钟信号CLK、/CLK和时钟启动信号CKE，对该接受到的时钟信号CLK、/CLK和时钟启动信号CKE进行缓冲。然后，时钟缓冲器20将经过缓冲的时钟信号BUFF_CLK、BUFF_/CLK向地址缓冲器10、控制信号缓冲器30和控制电路40输出，将时钟启动信号CKE向控制电路40输出。
控制信号缓冲器30从外部接受芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、写启动信号/WE和数据遮蔽信号DM，并对该接受到的芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、写启动信号/WE和数据遮蔽信号DM进行缓冲，向控制电路40输出。
控制电路40当在从时钟缓冲器20接受到的时钟信号BUFF_CLK、BUFF_/CLK的某一上升沿处时钟启动信号CKE为H(逻辑高)电平时，视时钟信号BUFF_CLK、BUFF_/CLK的下一个上升沿为有效。另外，控制电路40当在时钟信号BUFF_CLK、BUFF_/CLK的某一上升沿处时钟启动信号CKE为L(逻辑低)电平时，视时钟信号BUFF_CLK、BUFF_/CLK的下一个上升沿为无效。
于是，控制电路40在将视时钟信号BUFF_CLK、BUFF_/CLK为有效时，根据从控制信号缓冲器30接受到的芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、写启动信号/WE和数据遮蔽信号DM对半导体存储器100进行控制。
更具体地说，控制电路40根据L电平的芯片选择信号/CS判明半导体存储器100已被选择，根据H电平的芯片选择信号/CS判明半导体存储器100未被选择。另外，控制电路40根据来自地址缓冲器10的存储体地址BA0、1选择存储体61～64中的某一个或者全部。还有，控制电路40将在行地址选通信号/RAS从H电平切换为L电平的时刻从地址缓冲器10接受到的地址A0～A12视为行地址，将该行地址与来自时钟缓冲器20的时钟信号BUFF_CLK、BUFF_/CLK同步地输出到存储体61～64的某一个或全部中。
另外，控制电路40将在列地址选通信号/CAS从H电平切换为L电平的时刻从地址缓冲器10接受到的地址A0～A12视为列地址，将该列地址与来自时钟缓冲器20的时钟信号BUFF_CLK、BUFF_/CLK同步地输出到存储体61～64的某一个或全部中。
另外，控制电路40根据写启动信号/WE识别数据的写入模式或读出模式。然后，在写入模式时，控制电路40控制I/O缓冲器90，使得将从输入、输出端子DQ0～DQ7输入的写入数据与来自QS缓冲器110的数据选通信号DQS同步地输入到存储体61～64；控制QS缓冲器110，使得从外部输入的数据选通信号DQS输出到I/O缓冲器90。另外，在读出模式时，控制电路40控制I/O缓冲器90，使得将经数据总线BS2从存储体61～64中读出的读出数据与来自DLL80的周期信号DLLCLK_P或DLLCLK_N同步地输出到输入、输出端子DQ0～DQ7；控制QS缓冲器110，使得将来自DLL80的周期信号DLLCLK_P或DLLCLK_N输出到外部。
另外，控制电路40根据数据遮蔽信号DM控制I/O缓冲器90。更具体地说，在写入模式时，控制电路40控制I/O缓冲器90，使得根据H电平的数据遮蔽信号DM不将数据遮蔽信号DM为H电平期间的写入数据写入存储体61～64；控制I/O缓冲器90，使得根据L电平的数据遮蔽信号DM将所有写入数据写入存储体61～64。另外，在读出模式时，控制电路40根据H电平的数据遮蔽信号DM非激活I/O缓冲器90，根据L电平的数据遮蔽信号DM激活I/O缓冲器90。
还有，控制电路40根据由模式寄存器50设定的CAS等待时间CL控制指示数据读出工作后至数据实际被读出的时刻，根据来自模式寄存器50的指令激活或非激活DLL80。
模式寄存器50设定CAS等待时间CL，并将该设定的CAS等待时间CL输出至控制电路40。另外，模式寄存器50对控制电路40指示激活或非激活DLL80。
存储单元阵列60包含存储体61～64，进行数据存储。电源电路70根据从外部输入的外部电源电压EXTVDD，借助于后述的方法生成电压电平稳定的内部电源电压VDD4，并将该生成了的内部电源电压VDD4输出至DLL80。
DLL80接受来自时钟缓冲器20的时钟信号BUFF_CLK、BUFF_/CLK和来自电源电路70的内部电源电压VDD4，根据时钟信号BUFF_CLK、BUFF_/CLK生成具有相应于内部电源电压VDD4的电压电平的相位的周期信号DLLCLK_P、DLLCLK_N，并将该生成了的周期信号DLLCLK_P、DLLCLK_N输出至I/O缓冲器90和QS缓冲器110。
在写入模式时，I/O缓冲器90将从输入、输出端子DQ0～DQ7输入的写入数据与来自QS缓冲器110的数据选通信号DQS同步地写入存储体61～64。另外，在读出模式时，I/O缓冲器90将经数据总线BS2从存储体61～64中读出的读出数据与来自DLL80的周期信号DLLCLK_P、DLLCLK_N同步地输出至输入、输出端子DQ0～DQ7。
在写入模式时，QS缓冲器110将从外部输入的数据选通信号DQS输出至I/O缓冲器90。另外，在读出模式时，QS缓冲器110将从DLL80接受到的周期信号DLLCLK_P、DLLCLK_N输出到外部。
数据总线BS1将来自控制电路40的地址A0～A12和行地址选通信号/RAS等控制信号输入至存储体61～64的某一个或全部中。另外，数据总线BS2在存储体61～64的某一个或全部与I/O缓冲器90之间交换写入数据或读出数据。
另外，DLL80构成周期信号生成电路，I/O缓冲器90构成输出电路。
参照图2，存储体61～64的每一个都包含行译码器610、字线驱动器620、列译码器630、读出放大器640和存储器阵列650。
行译码器610对从控制电路40接受到的行地址进行译码，将该已译码的行地址输出至字线驱动器620。字线驱动器620激活被从行译码器610接受到的行地址所指定的字线(字线WL1～WLn的某一条，n为自然数)。
列译码器630对从控制电路40接受到的列地址进行译码，激活被该已译码的列地址所指定的位线对(位线对BL1、/BL1～BLm、/BLm中的某一对，m为自然数)。在写入模式时，读出放大器640将来自I/O缓冲器90的写入数据写入被激活了的位线对(位线对BL1、/BL1～BLm、/BLm中的某一对)。另外，在读出模式时，读出放大器640将被激活了的位线对(位线对BL1、/BL1～BLm、/BLm中的某一对)上的读出数据进行放大，并将该放大了的读出数据输出至I/O缓冲器90。
存储器阵列650包含多个位线对BL1、/BL1～BLm、/BLm、多条字线WL1～WLn、多个均衡电路651～65m以及n×m个存储单元MC。多个均衡电路651～65m与多个位线对BL1、/BL1～BLm、/BLm对应地被设置。而且，多个均衡电路651～65m的每一个在向存储单元MC进行数据写入或读出前将对应的位线对(位线对BL1、/BL1～BLm、/BLm中的某一对)预充电至规定的电压VBL(＝EXTVDD/2)。
n×m个存储单元MC的每一个被配置在位线(位线BL1～BLm，/BL1～/BLm中的某一条)与字线(字线WL1～WLn中的某一条)的交点处。
因此，在存储器阵列650中，数据被输入、输出到配置在被激活了的字线(字线WL1～WLn中的某一条)与被激活了的位线(位线BL1～BLm，/BL1～/BLm中的某一条)的交点处的存储单元MC中。
参照图3，电源电路70包含升压电路71、基准电压发生电路72和73以及VDC电路(降压电路)74。
升压电路71根据从外部接受到的外部电源电压EXTVDD和从基准电压发生电路72接受到的基准电压VREFD，生成将外部电源电压EXTVDD升压而得到的内部电源电压VDDH，并将该生成了的内部电源电压VDDH输出至VDC电路74。
基准电压发生电路72根据从外部接受到的外部电源电压EXTVDD产生基准电压VREFD，并将该产生了的基准电压VREFD输出至升压电路71。
基准电压发生电路73根据从外部接受到的外部电源电压EXTVDD产生基准电压VREFP，并将该产生了的基准电压VREFP输出至VDC电路74。
VDC电路74将来自升压电路71的内部电源电压VDDH降压至来自基准电压发生电路73的基准电压VREFP，生成内部电源电压VDD4，并将该生成了的内部电源电压VDD4输出至DLL80。
另外，外部电源电压EXTVDD在2.3～2.5V的范围内，内部电源电压VDDH在3.0V以上，内部电源电压VDD4在1.9～2.1V的范围内。
参照图4，升压电路71包含：P沟道MOS晶体管711、712、717、718、731、732；N沟道MOS晶体管713、714；“与”门720；倒向器721～72k(k为自然数中的奇数)；以及电容器730。
P沟道MOS晶体管711和N沟道MOS晶体管713串联连接在电源节点VDD1与接地节点GND之间。P沟道MOS晶体管712和N沟道MOS晶体管714串联连接在电源节点VDD1与接地节点GND之间。P沟道MOS晶体管711和N沟道MOS晶体管713对P沟道MOS晶体管712和N沟道MOS晶体管714并联连接。
P沟道MOS晶体管711、712的栅极端子接受节点715上的电压。N沟道MOS晶体管713的栅极端子接受来自基准电压发生电路72的基准电压VREFD。N沟道MOS晶体管714的栅极端子接受节点719上的电压VDDHD。电源节点VDD1接受由外部供给的外部电源电压EXTVDD。
P沟道MOS晶体管717、718串联连接在电源节点VDD2与节点719之间。另外，P沟道MOS晶体管717、718被连接成二极管。电源节点VDD2接受升压电路71生成了的内部电源电压VDDH。
因此，P沟道MOS晶体管717、718具有作为电阻的功能，它们向节点719输出将供给电源节点VDD2的内部电源电压VDDH的电压电平降低而得到的电压VDDHD。
P沟道MOS晶体管711、712和N沟道MOS晶体管713、714构成电流镜型差动放大电路DFA1，将降低内部电源电压VDDH的电压电平而得到的电压VDDHD与来自基准电压发生电路72的基准电压VREFD进行比较，将由相应于该比较结果的电压构成的信号RING从节点716向“与”门720的另一端子输出。
这时，若电压VDDHD的电压电平比基准电压VREFD的电压电平高，则差动放大电路DFA1向“与”门720的另一端子输出L电平的信号RING；若电压VDDHD的电压电平比基准电压VREFD的电压电平低，则差动放大电路DFA1向“与”门720的另一端子输出H电平的信号RING。
因此，差动放大电路DFA1通过将降低内部电源电压VDDH的电压电平而得到的电压VDDHD与基准电压VREFD进行比较，来检测电压VDDHD的电压电平。因此，检测电压VDDHD的电压电平就相当于检测内部电源电压VDDH的电压电平。
“与”门720的一端接受倒向器72k-1的输出信号，另一端接受信号RING。然后，“与”门720对接受到的两个信号进行逻辑积运算，并将其运算结果输出至倒向器721。
倒向器721～72k由奇数个构成，串联连接。而且，倒向器72k-1将输入信号反转，将输出信号向“与”门720的一个端子和倒向器72k输出。另外，倒向器721～72k-2将输入信号反转，并分别将输出信号向倒向器722～72k-1输出。倒向器72k将倒向器72k-1的输出信号反转，向电容器730输出信号PUMP。
“与”门720和倒向器721～72k构成振荡器OSC。振荡器OSC当从差动放大器DFA1接受H电平的信号RING时，向电容器730输出L电平的信号PUMP，当从差动放大器DFA1接受L电平的信号RING时，向电容器730输出H电平的信号PUMP。
电容器730连接在倒向器72k与节点733之间。P沟道MOS晶体管731、732串联连接在电源节点VDD1与节点734之间。另外，P沟道MOS晶体管731、732被连接成二极管。
当L电平的信号PUMP从振荡器OSC输出时，由于在电容器730的一个电极上积累负电荷，在节点733侧的电容器730的电极上感应正电荷，所以电容器730将来自电源节点VDD1的正电荷经P沟道MOS晶体管731积累到节点733上。这样一来，节点733上的电压上升，节点733上的正电荷经P沟道MOS晶体管732流向节点734。然后，在电容器730从振荡器OSC接受L电平的信号PUMP的期间，向节点734的正电荷的积累继续进行。于是，节点734输出将外部电源电压EXTVDD升压而得到的内部电源电压VDDH。
另一方面，当电容器730从振荡器OSC接受H电平的信号PUMP时，由于在电容器730的一个电极上积累正电荷，所以电容器730使从电源节点VDD1经P沟道MOS晶体管731流向节点733的电流量减少。其结果是，从节点733经P沟道MOS晶体管732流向节点734的电流量减少，内部电源电压VDDH的电压电平降低。
当内部电源电压VDDH的电压电平降低，电压VDDHD的电压电平低于基准电压VREFD的电压电平时，差动放大电路DFA1向“与”门720的另一端子输出H电平的信号RING。这样一来，由于振荡器OSC向电容器730输出L电平的信号PUMP，所以从电源节点VDD1经P沟道MOS晶体管731、732流向节点734的电流增加，内部电源电压VDDH的电压电平上升。
另外，当内部电源电压VDDH的电压电平上升，电压VDDHD的电压电平高于基准电压VREFD的电压电平时，差动放大电路DFA1向“与”门720的另一端子输出L电平的信号RING。这样一来，由于振荡器OSC向电容器730输出H电平的信号PUMP，所以从电源节点VDD1经P沟道MOS晶体管731、732流向节点734的电流减小，内部电源电压VDDH的电压电平降低。
这样，升压电路71利用基准电压VREFD检测生成了的内部电源电压VDDH的电压电平，根据该检测到的内部电源电压VDDH的电压电平控制从电源节点VDD1向节点734供给的电流量，从而使将外部电源电压EXTVDD升压而得到的内部电源电压VDDH的电压电平保持恒定。
参照图5，基准电压发生电路72、73各自都包含P沟道MOS晶体管735和N沟道MOS晶体管736。P沟道MOS晶体管735和N沟道MOS晶体管736串联连接在电源节点VDD1与接地节点GND之间。
P沟道MOS晶体管735被连接成二极管，其栅极端子接受节点737上的电压。N沟道MOS晶体管736的栅极端子接受对电源节点VDD1供给的外部电源电压EXTVDD。
因此，P沟道MOS晶体管735和N沟道MOS晶体管736从节点738输出降低对电源节点VDD1供给的外部电源电压EXTVDD的电压电平而得到的基准电压VREFD或基准电压VREFP。
基准电压VREFD、VREFP各自的电压电平由P沟道MOS晶体管735和N沟道MOS晶体管736的尺寸决定。于是，由于基准电压VREFD的电压电平与基准电压VREFP的电压电平不同，所以P沟道MOS晶体管735和N沟道MOS晶体管736，在用于基准电压发生电路72的场合与用于基准电压发生电路73的场合，其尺寸不同。
参照图6，VDC电路74包含P沟道MOS晶体管741、742和N沟道MOS晶体管743、744、747。
P沟道MOS晶体管741和N沟道MOS晶体管743串联连接在电源节点VDD2与接地节点GND之间。P沟道MOS晶体管742和N沟道MOS晶体管744串联连接在电源节点VDD2与接地节点GND之间。P沟道MOS晶体管741和N沟道MOS晶体管743对P沟道MOS晶体管742和N沟道MOS晶体管744并联连接。
P沟道MOS晶体管741、742的栅极端子接受节点745上的电压。N沟道MOS晶体管743的栅极端子接受来自基准电压发生电路73的基准电压VREFP。N沟道MOS晶体管744的栅极端子接受节点748上的内部电源电压VDD4。电源节点VDD2接受由升压电路71生成了的内部电源电压VDDH。
P沟道MOS晶体管741、742和N沟道MOS晶体管743、744构成电流镜型差动放大电路DFA2。差动放大电路DFA2将内部电源电压VDD4与基准电压VREFP进行比较，将由相应于该比较结果的电压电平构成的电压VCMP从节点746向N沟道MOS晶体管747的栅极端子输出。
更具体地说，当内部电源电压VDD4比基准电压VREFP低时，差动放大电路DFA2从节点746输出由比标准电压VSTD的电压电平高的电压电平构成的电压VCMP。另外，当内部电源电压VDD4在基准电压VREFP以上时，差动放大电路DFA2从节点746输出由比标准电压VSTD的电压电平低的电压电平构成的电压VCMP。另外，所谓标准电压VSTD是在内部电源电压VDD4为规定的电压电平时对N沟道MOS晶体管747的栅极端子施加的电压。
N沟道MOS晶体管747连接在电源节点VDD2与节点748之间。N沟道MOS晶体管747根据从差动放大电路DFA2接受到的电压VCMP的电压电平使电流从电源节点VDD2向节点748流动。因此，VDC电路74生成将对电源节点VDD2供给的内部电源电压VDDH降压而得到的内部电源电压VDD4。
还有，N沟道MOS晶体管747构成驱动电路。
当内部电源电压VDD4的电压电平低于基准电压VREFP的电压电平时，差动放大电路DFA2将由高于标准电压VSTD的电压电平的电压电平构成的电压VCMP从节点746向N沟道MOS晶体管747的栅极端子输出。于是，N沟道MOS晶体管747使从电源节点VDD2向节点748流动的电流增加，使节点748上的内部电源电压VDD4的电压电平升高。
另外，当内部电源电压VDD4的电压电平在基准电压VREFP的电压电平以上时，差动放大电路DFA2向N沟道MOS晶体管747的栅极端子输出由低于标准电压VSTD的电压电平的电压电平构成的电压VCMP。于是，N沟道MOS晶体管747使从电源节点VDD2向节点748流动的电流减小，使节点748上的内部电源电压VDD4的电压电平降低。
这样，VDC电路74将内部电源电压VDDH降压生成内部电源电压VDD4，并控制得使内部电源电压VDD4的电压电平与基准电压VREFP的电压电平一致。
参照图7，对电源电路70的工作进行说明。另外，取外部电源电压EXTVDD与内部电源电压VDD4的电压差为ΔV。
当从外部供给外部电源电压EXTVDD时，电源电路70的基准电压发生电路72按照上述的工作生成将外部电源电压EXTVDD的电压电平降低而得到的基准电压VREFD，并向升压电路71输出该生成了的基准电压VREFD。然后，升压电路71接受外部电源电压EXTVDD和基准电压VREFD，按照上述的工作将外部电源电压EXTVDD升压生成内部电源电压VDDH，并向VDC电路74输出该生成了的内部电源电压VDDH。
这时，当噪声被重叠在外部电源电压EXTVDD上时，该重叠了的噪声虽被传递到内部电源电压VDDH上，但传递到内部电源电压VDDH上的噪声的电平却低于重叠在外部电源电压EXTVDD上的噪声的电平。
另外，基准电压发生电路73接受外部电源电压EXTVDD，按照上述的工作生成将外部电源电压EXTVDD的电压电平降低而得到的基准电压VREFP，并向VDC电路74输出该生成了的基准电压VREFP。这样一来，VDC电路74接受内部电源电压VDDH和基准电压VREFP，按照上述的工作将内部电源电压VDDH降至基准电压VREFP而生成内部电源电压VDD4，并向DLL80输出该生成了的内部电源电压VDD4。
于是，借助于将内部电源电压VDDH降压产生内部电源电压VDD4，被传递至内部电源电压VDDH上的噪声不传递至内部电源电压VDD4上，内部电源电压VDD4有稳定的电压电平。
其结果是，DLL80根据从时钟缓冲器20接受到的时钟信号BUFF_CLK，生成相对于外部时钟信号EXTCLK有恒定定时的周期信号DLLCLK_P。即，DLL80根据时钟信号BUFF_CLK，生成具有与内部电源电压VDD4的电压电平相应的恒定相位的周期信号DLLCLK_P。
另外，DLL80根据来自时钟缓冲器20的时钟信号BUFF_/CLK，生成与周期信号DLLCLK_P有180度的相位差的周期信号DLLCLK_N。
这样，即使噪声被重叠在由外部供给的外部电源电压EXTVDD上，电源电路70也生成消除了该噪声的内部电源电压VDD4，向DLL80提供该生成了的内部电源电压VDD4，所以DLL80能够生成相对于外部时钟信号EXTCLK有恒定定时的周期信号DLLCLK_P、DLLCLK_N。其结果是，读出数据在恒定的时刻从半导体存储器100输出。
再度参照图1和图2，对向半导体存储器100写入、读出数据的工作进行说明。另外，说明以位线对BL1、/BL1～BLm、/BLm被预充电至规定的电压VBL为前提。
首先，对向半导体存储器100写入数据的工作进行说明。
时钟缓冲器20对从外部供给的时钟信号CLK、/CLK和时钟启动信号CKE进行缓冲，将该经过缓冲的时钟信号BUFF_CLK、BUFF_/CLK向地址缓冲器10、控制信号缓冲器30、控制电路40和DLL80输出。另外，时钟缓冲器20将经过缓冲的时钟启动信号CKE向控制电路40输出。
这样一来，控制电路40判断在时钟信号BUFF_CLK、BUFF_/CLK的某一上升沿处时钟启动信号CKE是H电平还是L电平，若是L电平，则使半导体存储器100处于工作停止状态。当控制电路40判定在时钟信号BUFF_CLK、BUFF_/CLK的某一上升沿处时钟启动信号CKE是H电平时，视时钟信号BUFF_CLK、BUFF_/CLK为有效，使半导体存储器100处于工作状态。
在写入模式时，模式寄存器50指示控制电路40非激活IDLL80，从而控制电路40使DLL80非激活。地址缓冲器10从外部接受存储体地址BA0、1和地址A0～A12，并将该接受到的存储体地址BA0、1和地址A0～A12与由时钟缓冲器20供给的时钟信号BUFF_CLK、BUFF_/CLK同步地输出至控制电路40。然后，控制信号缓冲器30从外部接受L电平的芯片选择信号/CS、L电平的行地址选通信号/RAS、L电平的列地址选通信号/CAS和L电平的写启动信号/WE，并对该接受到的L电平的芯片选择信号/CS、L电平的行地址选通信号/RAS、L电平的列地址选通信号/CAS和L电平的写启动信号/WE进行缓冲，输出至控制电路40。
这样一来，控制电路40根据L电平的芯片选择信号/CS判明半导体存储器100已被选择，选择由存储体地址BA0、1指定的存储体(存储体61～64中的某一个)。另外，控制电路40根据L电平的写启动信号/WE使半导体存储器100转入写入模式。
而且，控制电路40在行地址选通信号/RAS从H电平切换为L电平的时刻将从地址缓冲器10输入的地址A0～A12视为行地址，将该行地址与时钟信号BUFF_CLK、BUFF_/CLK同步地输出到已被选择的存储体(存储体61～64中的某一个)中。另外，控制电路40在列地址选通信号/CAS从H电平切换为L电平的时刻将从地址缓冲器10输入的地址A0～A12视为列地址，将该列地址与时钟信号BUFF_CLK、BUFF_/CLK同步地输出到已被选择的存储体(存储体61～64中的某一个)中。
另一方面，QS缓冲器110从外部接受数据选通信号DQS，并将该接受到的数据选通信号DQS进行缓冲，输出至I/Q缓冲器90。另外，I/O缓冲器90从输入、输出端子DQ0～DQ7接受写入数据，并将该接受到的写入数据与数据选通信号DQS同步地输出至已被选择的存储体(存储体61～64中的某一个)中。
这样一来，在已被选择的存储体(存储体61～64中的某一个)中，行译码器610对行地址进行译码，并将该进行过译码的行地址输出至字线驱动器620。然后，字线驱动器620激活已被译码的行地址所指定的字线WLi(i为满足1≤i≤n的自然数)。
另一方面，列译码器630对列地址进行译码，并激活被该译码后的列地址所指定的位线对BLj、/BLj(j为满足1≤j≤m的自然数)。然后，读出放大器640将从I/O缓冲器90接受到的写入数据写入已被激活的位线对BLj、/BLj。由此，写入数据被写入配置在已被激活的字线WLi与已被激活的位线对BLj、/BLj的交点处的存储单元MC。然后，向半导体存储器100写入数据的工作结束。
其次，对从半导体存储器100读出数据的工作进行说明。
当从外部供给外部电源电压EXTVDD时，电源电路70按照上述的工作生成电压电平稳定的内部电源电压VDD4，并将该生成了的内部电源电压VDD4供给DLL80。时钟缓冲器20对从外部供给的时钟信号CLK、/CLK和时钟启动信号CKE进行缓冲，将该经过缓冲的时钟信号BUFF_CLK、BUFF_/CLK向地址缓冲器10、控制信号缓冲器30、控制电路40和DLL80输出。另外，时钟缓冲器20将经过缓冲的时钟启动信号CKE输出至控制电路40。
这样一来，控制电路40判断在时钟信号BUFF_CLK、BUFF_/CLK的某一上升沿处时钟启动信号CKE是H电平还是L电平，若是L电平，则使半导体存储器100处于停止状态。当控制电路40判定在时钟信号BUFF_CLK、BUFF_/CLK的某一上升沿处时钟启动信号CKB是H电平时，视时钟信号BUFF_CLK、BUFF_/CLK为有效，使半导体存储器100处于工作状态。
另外，模式寄存器50设定CAS等待时间CL，将该设定了的CAS等待时间CL输出至控制电路40。然后，控制电路40按照被模式寄存器50所设定的CAS等待时间CL调整读出数据的输出时刻。
另一方面，DLL80根据来自时钟缓冲器20的时钟信号BUFF_CLK、BUFF_/CLK，生成具有相应于来自电源电路70的内部电源电压VDD4的电压电平的相位的周期信号DLLCLK_P、DLLCLK_N，并将该生成了的周期信号DLLCLK_P、DLLCLK_N输出至I/O缓冲器90和QS缓冲器110。
地址缓冲器10从外部接受存储体地址BA0、1和地址A0～A12，并将该接受到的存储体地址BA0、1和地址A0～A12与由时钟缓冲器20供给的时钟信号BUFF_CLK、BUFF_/CLK同步地输出至控制电路40。然后，控制信号缓冲器30从外部接受L电平的芯片选择信号/CS、L电平的行地址选通信号/RAS、L电平的列地址选通信号/CAS和L电平的写启动信号/WE，并对该接受到的L电平的芯片选择信号/CS、L电平的行地址选通信号/RAS、L电平的列地址选通信号/CAS和H电平的写启动信号/WE进行缓冲，将其输出至控制电路40。
这样一来，控制电路40根据L电平的芯片选择信号/CS判明半导体存储器100已被选择，选择被存储体地址BA0、1所指定的存储体(存储体61～64中的某一个)。另外，控制电路40根据H电平的写启动信号/WE，使半导体存储器100转入读出模式。
于是，控制电路40在行地址选通信号/RAS从H电平切换为L电平的时刻将从地址缓冲器10输入的地址A0～A12视为行地址，将该行地址与时钟信号BUFF_CLK、BUFF_/CLK同步地输出到已被选择的存储体(存储体61～64中的某一个)中。另外，控制电路40在列地址选通信号/CAS从H电平切换为L电平的时刻将从地址缓冲器10输入的地址A0～A12视为列地址，将该列地址与时钟信号BUFF_CLK、BUFF_/CLK同步地输出到已被选择的存储体(存储体61～64中的某一个)中。
这样一来，在已被选择的存储体(存储体61～64中的某一个)中，行译码器610对行地址进行译码，并将该已译码的行地址输出至字线驱动器620。然后，字线驱动器620激活被已译码的行地址所指定的字线WLi。
另一方面，列译码器630对列地址进行译码，并激活被该已译码的列地址所指定的字线位线对BLj、/BLj。然后，从配置在已被激活的字线WLi与已被激活的位线对BLj、/BLj的交点处的存储单元MC读出数据，读出放大器640放大线位线对BLj、/BLj上的读出数据，将其输出至I/O缓冲器90。
I/Q缓冲器90将从已被选择的存储体(存储体61～64中的某一个)的读出放大器640接受到的读出数据与来自DLL80的周期信号DLLCLK_P、DLLCLK_N同步地输出到输入、输出端子DQ0～DQ7。另外，QS缓冲器110将来自DLL80的周期信号DLLCLK_P、DLLCLK_N输出到外部。据此，从半导体存储器100中读出数据的工作结束。
按照实施例1，由于半导体存储器包含将外部电源电压EXTVDD升压生成内部电源电压VDDH，再将该生成了的内部电源电压VDDH降压生成具有低于外部电源电压EXTVDD的电压电平的电压电平的内部电源电压VDD4的电源电路，所以即使噪声被重叠在外部电源电压上，也能生成消除了该噪声的内部电源电压VDD4。其结果是，即使噪声被重叠在外部电源电压上，也能使在DLL中生成的周期信号的上升时刻相对于外部时钟信号的上升时刻保持恒定。因此，半导体存储器能在相同的时刻输出读出数据。
[实施例2]
参照图8，实施例2的半导体存储器100A是以电源电路70A取代半导体存储器100的电源电路70的半导体存储器，其他与半导体存储器100的相同。
参照图9，电源电路70A是以VPP电路71A取代电源电路70的升压电路71的电源电路，其他与电源电路70的相同。VPP电路71A由与电源电路70的升压电路71相同的电路结构构成(参照图4)。
在VPP电路71A中，电源节点VDD2接受将外部电源电压EXTVDD升压而得到的电压VPP。然后，VPP电路71A按照与升压电路71的工作相同的工作将外部电源电压EXTVDD升压，生成电压VPP，并将该生成了的电压VPP输出至VDC电路74和在存储体61～64中包含的字线驱动器620。电压VPP是用于激活字线WLi的电压。
因此，电源电路70A借助于以VPP电路71A取代电源电路70的升压电路71，利用用于激活字线WLi的电压VPP生成电压电平稳定的内部电源电压VDD4。
还有，VPP电路构成升压电压生成电路。
关于电源电路70A的工作，在实施例1的电源电路70的工作中，以VPP电路71A代替升压电路71，以电压VPP代替内部电源电压VDDH即可。
其结果如图10所示，即使噪声被重叠在外部电源电压EXTVDD上，传递至电压VPP上的噪声的电平也降低，借助于将电压VPP降压来生成内部电源电压VDD4，内部电源电压VDD4就成为消除了噪声的电压。于是，即使噪声被重叠在外部电源电压EXTVDD上，DLL80也生成对外部时钟信号EXTCLK的上升时刻有恒定的相位差的周期信号DLLCLK_P。
其他方面与实施例1的相同。
按照实施例2，由于半导体存储器具有包含生成用于激活字线的升压电压的VPP电路，将外部电源电压EXTVDD升压生成电压VPP，再将该生成了的电压VPP降压至低于外部电源电压EXTVDD的电压电平的电压电平从而生成内部电源电压VDD4的电源电路，所以能够在提高配置在半导体存储器中的电源电路的面积效率的前提下，即使噪声被重叠在外部电源电压上，也能实现生成消除了该噪声的内部电源电压VDD4。
[实施例3]
参照图11，实施例3的半导体存储器100B是以电源电路70B取代半导体存储器100的电源电路70，并增添衰减器120的半导体存储器，其他与半导体存储器100的相同。
衰减器120从外部接受基准电压EXTVREFP，并将该接受到的基准电压EXTVREFP输出至电源电路70B。
参照图12，电源电路70B是去掉了电源电路70的基准电压发生电路73的电源电路，其他与电源电路70的相同。另外，在电源电路70B中，VDC电路74接受来自衰减器120的基准电压EXTVREFP。
下面对电源电路70B的工作进行说明。直至升压电路71生成内部电源电压VDDH的工作与电源电路70的工作相同。内部电源电压VDDH一生成，VDC电路74就从升压电路71接受内部电源电压VDDH，并将该接受到的内部电源电压VDDH降至从衰减器120接受到的基准电压EXTVREFP，生成内部电源电压VDD4。
这样，由于电源电路70B利用从外部供给的基准电压EXTVREFP将内部电源电压VDDH降压生成内部电源电压VDD4，所以能够根据电压电平稳定的基准电压EXTVREFP生成电压电平更为稳定的内部电源电压VDD4。
其他方面与实施例1的相同。
按照实施例3，由于半导体存储器具有将外部电源电压EXTVDD升压生成内部电源电压VDDH，再将该生成了的内部电源电压VDDH降至低于外部电源电压EXTVDD的电压电平的电压电平从而生成内部电源电压VDD4的电源电路；以及从外部接受在将内部电源电压VDDH降压时用的基准电压EXTVREFP的衰减器，所以能够基于稳定的基准电压EXTVREFP，生成电压电平更为稳定的内部电源电压VDD4。
[实施例4]
参照图13，实施例4的半导体存储器100C是以电源电路70C取代半导体存储器100的电源电路70的半导体存储器，其他与半导体存储器100的相同。
参照图14，电源电路70C是以基准电压发生电路75取代电源电路70的基准电压发生电路73的电源电路，其他与电源电路70的相同。
基准电压发生电路75不是降低外部电源电压EXTVDD的电压电平，而是降低由升压电路71所生成的内部电源电压VDDH的电压电平来生成基准电压VREFP，并将该生成了的基准电压VREFP输出至VDC电路74。
基准电压发生电路75由与基准电压发生电路72相同的电路结构构成(参照图5)。只是在图5所示的电路被应用于基准电压发生电路75的场合，电源节点VDD1接受升压电路71所生成的内部电源电压VDDH。
由于基准电压发生电路75生成将内部电源电压VDDH的电压电平降低而得到的基准电压VREFP，所以与降低外部电源电压EXTVDD的电压电平来生成基准电压VREFP的场合相比，可使基准电压VREFP的电压电平更加稳定。
即，如图15所示，由于将外部电源电压EXTVDD升压而得到的内部电源电压VDDH的噪声电平比外部电源电压EXTVDD的低，所以噪声几乎不传递至降低内部电源电压VDDH的电压电平而生成的基准电压VREFP。因此，基准电压发生电路75能够生成电压电平更为稳定的基准电压VREFP。
这样一来，VDC电路74根据电压电平更为稳定的基准电压VREFP以及噪声电平降低了的内部电源电压VDDH，能够生成电压电平更为稳定的内部电源电压VDD4。
另外，在实施例4中，也可以用图9所示的VPP电路71A代替图14所示的升压电路71。
其他方面与实施例1的相同。
按照实施例4，由于半导体存储器具有包含将外部电源电压升压生成内部电源电压VDDH的升压电路；将内部电源电压VDDH的电压电平降低生成基准电压VREFP的基准电压发生电路；以及将内部电源电压VDDH降至基准电压VREFP以生成内部电源电压VDD4的VDC电路的电源电路，所以能够生成电压电平更为稳定的内部电源电压。
[实施例5]
参照图16，实施例5的半导体存储器100D是以电源电路70D取代半导体存储器100的电源电路70的半导体存储器，其他与半导体存储器100的相同。
参照图17，电源电路70D是对电源电路70添加电平移位电路76的电源电路，其他与电源电路70的相同。电平移位电路76接受内部电源电压VDD4，生成将接受到的内部电源电压VDD4的电压电平降低而得到的电压VDD4L，并将该生成了的VDD4L输出至VDC电路74。
另外，电源电路70D的基准电压发生电路73生成电压电平比电源电路70的基准电压发生电路73所生成的基准电压VREFP低的基准电压VREFP，并将其输出至VDC电路74。
电源电路70D的VDC电路74不是接受内部电源电压VDD4，而是接受来自电平移位电路75的电压VDD4L，不是接受基准电压VREFP，而是接受基准电压VREFPL。然后，VDC电路74将电压VDD4L与基准电压VREFP进行比较，以使电压VDD4L成为基准电压VREFPL的方式，对内部电源电压VDDH降压生成内部电源电压VDD4。
另外，VDC电路74和电平移位电路76构成电源电压发生电路。
参照图18，电平移位电路76包含电阻761、762。电阻761、762串联连接在VDC电路74的节点748与接地节点GND之间。然后，内部电源电压VDDH被供给电源节点VDD2。
然后，电平移位电路76接受节点748上的内部电源电压VDD4，用电阻761、762将该接受到的内部电源电压VDD4分压，从节点763向VDC电路74的N沟道MOS晶体管744的栅极端子输出该分压了的电压VDD4L。
差动放大电路DFA2将电压VDD4L与基准电压VREFPL进行比较，并根据该比较结果，将由电压电平构成的电压VCMP向N沟道MOS晶体管747的栅极端子输出。其他方面如图6中说明过的那样。
参照图19对电源电路70D的工作进行说明。直至升压电路71生成内部电源电压VDDH，其工作与电源电路70中的工作相同。
基准电压发生电路73将外部电源电压EXTVDD的电压电平降低生成基准电压VREFPL，并将该生成了的基准电压VREFPL输出至VDC电路74。然后，电平移位电路76将内部电源电压VDD4电压电平降低生成电压VDD4L，并将该生成了的电压VDD4L输出至VDC电路74。
VDC电路74接受来自升压电路71的内部电源电压VDDH、来自基准电压发生电路73的基准电压VREFPL、来自电平移位电路76的电压VDD4L。然后，VDC电路74将电压VDD4L与基准电压VREFPL进行比较，以使电压VDD4L的电压电平与基准电压VREFPL的电压电平相一致的方式将内部电源电压VDDH降压生成内部电源电压VDD4。
这样，由于电源电路70D的VDC电路74将电压电平比内部电源电压VDD4低的电压VDD4L与电压电平比基准电压VREFP低的基准电压VREFPL进行比较，所以电源电路70D中的差动放大电路DFA2可以更稳定地工作。
另外，上面对电平移位电路76由2个电阻761、762构成的情形进行了说明，但在本发明中却不限于此，通常电平移位电路76可以由多个电阻构成。还有，从电平移位电路76输出的VDD4L的电压电平越低，差动放大电路DFA2的工作就越稳定。
另外，在实施例5中，也可用图9所示的VPP电路71A代替图17所示的升压电路71，也可以取消图17所示的基准电压发生电路73，经图12所示的衰减器120从外部供给在VDC电路74中使用的基准电压VREFPL。另外，也可以用图14所示的基准电压发生电路75代替图17所示的基准电压发生电路73，根据升压电路71或VPP电路71A所生成的内部电源电压VDDH或电压VPP，产生基准电压VREFPL。
其他方面与实施例1的相同。
按照实施例5，由于半导体存储器具有包含将外部电源电压升压生成内部电源电压VDDH的升压电路；生成电压电平比基准电压VREFP低的基准电压VREFPL的基准电压发生电路；将内部电源电压VDD4的电压电平降低生成电压VDD4L的电平移位电路；以及以使电压VDD4L的电压电平与基准电压VREFPL的电压电平一致的方式将内部电源电压VDDH降压生成内部电源电压VDD4的VDC电路的电源电路，所以能使VDC电路更稳定地工作，能生成消除被重叠在外部电源电压EXTVDD上的噪声的内部电源电压VDD4。
[实施例6]
参照图20，实施例6的半导体存储器100E是以电源电路70E取代半导体存储器100的电源电路70的半导体存储器，其他与半导体存储器100的相同。
参照图21，电源电路70E包含：升压电路77；基准电压发生电路78、79、82；以及VDC电路81、82。
基准电压发生电路78将外部电源电压EXTVDD的电压电平降低产生基准电压VREFD，并将该产生了的基准电压VREFD输出至升压电路77。
升压电路77利用基准电压VREFD将外部电源电压EXTVDD升压，生成电压电平比内部电源电压VDDH高的内部电源电压VDDHH。然后，升压电路77将生成了的内部电源电压VDDHH输出至基准电压发生电路79和VDC电路81。
基准电压发生电路79接受来自升压电路77的内部电源电压VDDHH，将该接受到的内部电源电压VDDHH的电压电平降低生成基准电压VREFPH，并将该生成了的基准电压VREFPH输出至VDC电路81。
VDC电路81将内部电源电压VDDHH降至基准电压VREFPH生成内部电源电  VDDH，并将该生成了的内部电源电压VDDH输出至基准电压发生电路82和VDC电路83。
基准电压发生电路82接受来自VDC电路81的内部电源电压VDDH，生成将该接受到的内部电源电压VDDH的电压电平降低而得到的基准电压VREFP。然后，基准电压发生电路82将所生成的基准电压VREFP输出至VDC电路83。
VDC电路83将来自VDC电路81的内部电源电压VDDH降压至基准电压VREFP，生成内部电源电压VDD4。
升压电路77由与升压电路71相同的电路结构构成(参照图4)。这时，图4所示的电源节点VDD2接受内部电源电压VDDHH。
基准电压发生电路78、79、82由与基准电压发生电路72、73相同的电路结构构成(参照图5)。在将图5所示的电路应用于基准电压发生电路79的场合，电源节点VDD1接受来自升压电路77的内部电源电压VDDHH。另外，在将图5所示的电路应用于基准电压发生电路82的场合，电源节点VDD1接受来自VDC电路81的内部电源电压VDDH。
VDC电路81、83由与VDC电路74相同的电路结构构成(参照图6)。在将图6所示的电路应用于VDC电路81的场合，电源节点VDD2接受来自升压电路77的内部电源电压VDDHH。另外，在将图6所示的电路应用于VDC电路83的场合，电源节点VDD2接受来自VDC电路81的内部电源电压VDDH。
参照图22对电源电路70E中的工作进行说明。基准电压发生电路78从外部接受外部电源电压EXTVDD，将该接受到的外部电源电压EXTVDD的电压电平降低生成基准电压VREFD。然后，基准电压发生电路78将所生成的基准电压VREFD输出至升压电路77。
这样一来，升压电路77利用基准电压VREFD将外部电源电压EXTVDD升压生成内部电源电压VDDHH，并将该生成了的内部电源电压VDDHH输出至基准电压发生电路79和VDC电路81。然后，基准电压发生电路79将来自升压电路77的内部电源电压VDDHH的电压电平降低生成基准电压VREFPH，并将该生成了的基准电压VREFPH输出至VDC电路81。
VDC电路81将来自升压电路77的内部电源电压VDDHH降压至基准电压VREFPH生成内部电源电压VDDH，并将该生成了的内部电源电压VDDH输出至基准电压发生电路82和VDC电路83。然后，基准电压发生电路82将来自VDC电路81的内部电源电压VDDH的电压电平降低生成基准电压VREFP，并将该生成了的基准电压VREFP输出至VDC电路83。
这样一来，VDC电路83将来自VDC电路81的内部电源电压VDDH降压至基准电压VREFP，生成内部电源电压VDD4。
在电源电路70E中，基准电压发生电路79不是降低外部电源电压EXTVDD的电压电平，而是降低由升压电路77所生成的内部电源电压VDDHH的电压电平来生成基准电压VREFPH。另外，基准电压发生电路82不是降低外部电源电压EXTVDD的电压电平，而是降低由VDC电路81所生成的内部电源电压VDDH的电压电平来生成基准电压VREFP。
这样一来，即使噪声被重叠在外部电源电压EXTVDD上，传递至内部电源电压VDDHH上的噪声电平也低于被重叠在外部电源电压EXTVDD上的噪声电平。另外，被重叠在外部电源电压EXTVDD上的噪声传递不到将内部电源电压VDDHH降压而生成了的内部电源电压VDDH上。因此，被重叠在外部电源电压EXTVDD上的噪声传递不到基准电压VREFPH、VREFP上，它们有比较稳定的电压电平。其结果是，VDC电路81能够利用电压电平稳定的基准电压VREFPH生成电压电平稳定的内部电源电压VDDHH，VDC电路83能够利用电压电平稳定的基准电压VREFP生成电压电平稳定的内部电源电压VDD4。
另外，上面对将外部电源电压EXTVDD升压生成内部电源电压VDDHH，并将该生成了的内部电源电压VDDHH经两次降压生成内部电源电压VDD4的情形进行了说明，但在本发明中却不限于此，一般可以将所生成的内部电源电压VDDHH经多次降压生成内部电源电压VDD4。
这时，电源电路70E包含生成与降压次数相应的多个基准电压的多个基准电压发生电路。
其他方面与实施例1的相同。
根据实施例6，由于半导体存储器具有包含将外部电源电压升压生成内部电源电压VDDHH的升压电路；将内部电源电压VDDHH的电压电平降低生成基准电压VREFPH的基准电压发生电路；将内部电源电压VDDHH降压至基准电压VREFPH生成内部电源电压VDDH的VDC电路；将内部电源电压VDDH的电压电平降低生成基准电压VREFP的另一基准电压发生电路；以及将内部电源电压VDDH降压至基准电压VREFP生成内部电源电压VDD4的另一VDC电路的电源电路，所以能生成进一步消除被重叠在外部电源电压EXTVDD上的噪声、电压电平更为稳定的内部电源电压VDD4。
[实施例7]
参照图23，实施例7的半导体存储器100F是以电源电路70F取代半导体存储器100的电源电路70，以控制电路41取代控制电路40，并添加行地址计数器130的半导体存储器，其他与半导体存储器100的相同。
控制电路41除有控制电路40的功能外，还具有如下的功能。控制电路41根据从地址缓冲器10接受到的存储体地址BA0、1和地址A0～A12；从时钟缓冲器20接受到的时钟信号BUFF_CLK、BUFF_/CLK和时钟启动信号CKE；以及从控制信号缓冲器30接受到的芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS和写启动信号/WE来判定输入到半导体存储器100F的指令的类型，向电源电路70F输出具有与该判定了的指令类型相应的逻辑电平的选择信号SEL。
表1示出了输入到半导体存储器100F的指令与存储体地址BA0、1、地址A0～A12、时钟信号BUFF_CLK、BUFF_/CLK、时钟启动信号CKE、芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS以及写启动信号/WE的关系。[表1]
  指令 CKEn-1  CKEn /CS /RAS /CAS /WE  BA0.1  A10/AP  A0-9，11-12     VREF
    DESEL     H     X     H     X     X     X     X     X     X     VREFDL
    NOP     H     X     L     H     H     H     X     X     X     VREFDL
    ACT     H     H     L     L     H     H     V     V     V     VREFDH
    PRE     H     H     L     L     H     L     V     L     X     VREFDH
    PREA     H     H     L     L     H     L     X     H     X     VREFDH
    WRITE     H     H     L     H     L     L     V     L     V     VREFDL
    WRITEA     H     H     L     H     L     L     V     H     V     VREFDH
    READ     H     H     L     H     L     H     V     L     V     VREFDH
    READA     H     H     L     H     L     H     V     H     V     VREFDH
    REFA     H     H     L     L     L     H     X     X     X     VREFDH
    REFS     H     L     L     L     L     H     X     X     X     VREFDL
指令DESEL是使半导体存储器100F不被选择的指令，指令NOP是使半导体存储器100F处于停止状态的指令。另外，指令ACT是激活字线WLi的指令，指令PRE是将字线WLi的电压降为0V，并且使读出放大器640停止工作处于预充电状态的指令，指令PREA是将全部存储体61～64中包含的字线WLi的电压降为0V，并且使读出放大器640停止工作处于预充电状态的指令。
另外，指令WRITE是使指示向存储单元MC进行数据写入的指令，指令WRITEA是在写入动作后将将字线WLi的电压降为0V，并且使读出放大器640停止工作处于预充电状态的指令。
另外，指令READ是使指示从存储单元MC中进行数据读出的指令，指令READA是在读出工作后将字线WLi的电压降为0V，并且使读出放大器640停止工作处于预充电状态的指令。
另外，指令REFA是刷新在全部存储体61～64中包含的存储单元MC的指令，指令REFS是指示自刷新的指令。
在表1中，“H”表示逻辑高，“L”表示逻辑低，“V”表示有效，“X”表示无效，“n”表示时钟信号BUFF_CLK、BUFF_/CLK的第n个分量。
因此，当在时钟信号BUFF_CLK的第n-1和第n个分量的上升沿处，时钟启动信号CKE为H电平，芯片选择信号/CS和行地址选通信号/RAS为L电平，列地址选通信号/CAS和写启动信号/WE为H电平，并且存储体地址BA0、1和地址A0～A12为有效时，控制电路41判明指令ACT已被输入。
指令DESEL、NOF、PRE、PREA、WRITE、WRITEA、READ、READA、REFA和REFS与存储体地址BA0、1、地址A0～A12、时钟信号BUFF_CLK、BUFF_/CLK、时钟启动信号CKE、芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS和写启动信号/WE的逻辑电平的其他关系如表1所示。
另外，在指示自刷新时，即指令REFS被输入时，控制电路41激活行地址计数器130。当行地址计数器130被控制电路41激活时，行地址计数器130对行地址计数，将该进行了计数的行地址输出至全体存储体61～64中。在自刷新中，控制电路41借助于内置的定时器控制刷新间隔。
在本实施例7中，根据输入至半导体存储器100F中的指令的类型，将在电源电路70F中生成的基准电压VREF切换为基准电压VREFDH或VREFDL。另外，基准电压VREFDH具有比基准电压VREFDL的电压电平高的电压电平。例如，基准电压VREFDL为3.0V，基准电压VREFDH为3.3V。
也就是说，当从外部对半导体存储器100F供给的电流为通常工作时的电流量时，基准电压VREFDH被选择；当从外部对半导体存储器100F供给的电流比通常工作时的电流量小时，基准电压VREFDL被选择。
如表1所示，当指令DESEL、NOP、WRITE、REFS被输入到半导体存储器100F时，控制电路41生成用于选择基准电压VREFDL的L电平的选择信号SEL，并将其输出至电源电路70F。另外，当指令ACT、PRE、PREA、WRITEA、READ、READA、REFA被输入到半导体存储器100F时，控制电路41生成用于选择基准电压VREFDH的H电平的选择信号SEL，并将其输出至电源电路70F。
当指令DESEL、NOP、WRITE、REFS被输入到半导体存储器100F时，之所以选择电压电平低的基准电压VREFDL是由于当这些指令被输入时，在半导体存储器100F中消耗的电流为2mA左右，从外部向半导体存储器100F供给的电流小，因而即使噪声被重叠在外部电源电压EXTVDD上，该噪声的影响也小的缘故。
另外，当指令ACT、PRE、PREA、WRITEA、READ、READA、REFA被输入到半导体存储器100F时，之所以选择电压电平高的基准电压VREFDH是由于当这些指令被输入时，在半导体存储器100F中消耗的电流为150～300mA左右，从外部向半导体存储器100F供给的电流大，因而必须消除被重叠在外部电源电压EXTVDD上的噪声的影响。
参照图24，电源电路70F是以基准电压发生电路84取代电源电路70的基准电压发生电路72的电源电路，其他与电源电路70的相同。
基准电压发生电路84生成将将从外部供给的外部电源电压EXTVDD的电压电平降低而得到的基准电压VREFDH、VREFDL。然后，基准电压发生电路84根据来自控制电路41的L电平的选择信号SEL选择基准电压VREFDL并向升压电路71输出，根据来自控制电路41的H电平的选择信号SEL选择基准电压VREFDH并向升压电路71输出。
另外，电源电路70F中的升压电路71根据基准电压VREFDH生成内部电源电压VDDHH，根据基准电压VREFDL生成内部电源电压VDDHL(＜VDDHH)。
另外，VDC电路74将来自升压电路71的内部电源电压VDDHH、VDDHL降压至基准电压VREFP，生成内部电源电压VDD4。即，VDC电路74在接受到来自升压电路71的内部电源电压VDDHH的场合和接受到来自升压电路71的内部电源电压VDDHL的场合都生成了电压电平相同的内部电源电压VDD4。
因此，将内部电源电压VDDHH降压来生成内部电源电压VDD4与将内部电源电压VDDHL降压来生成内部电源电压VDD4相比，内部电源电压VDD4的电压电平更稳定。这是由于根据内部电源电压VDDHH生成内部电源电压VDD4时降压的幅度大的缘故。
参照图25，基准电压发生电路84包含：P沟道MOS晶体管841、845、849、850；N沟道MOS晶体管842、846、851、852；以及倒向器853。
P沟道MOS晶体管841和N沟道MOS晶体管842串联连接在电源节点VDD1与接地节点GND之间。P沟道MOS晶体管841被连接成二极管，其栅极端子接受节点843上的电压。另外，N沟道MOS晶体管842的栅极端子接受对电源节点VDD1供给的外部电源电压EXTVDD。
P沟道MOS晶体管841和N沟道MOS晶体管842降低对电源节点VDD1供给的外部电源电压EXTVDD的电压电平，从节点844输出基准电压VREFDL。
P沟道MOS晶体管845和N沟道MOS晶体管846串联连接在电源节点VDD1与接地节点GND之间。P沟道MOS晶体管845被连接成二极管，其栅极端子接受节点847上的电压。N沟道MOS晶体管846的栅极端子接受对电源节点VDD1供给的外部电源电压EXTVDD。
P沟道MOS晶体管845和N沟道MOS晶体管846降低对电源节点VDD1供给的外部电源电压EXTVDD的电压电平，从节点848输出基准电压VREFDH。
因为由P沟道MOS晶体管845和N沟道MOS晶体管846输出的基准电压VREFDH与由P沟道MOS晶体管841和N沟道MOS晶体管842输出的基准电压VREFDL相比，具有高的电压电平，所以P沟道MOS晶体管845和N沟道MOS晶体管846具有比P沟道MOS晶体管841和N沟道MOS晶体管842大的尺寸。
P沟道MOS晶体管849和N沟道MOS晶体管851构成传输门TG1，接受由节点844输出的基准电压VREFDL。P沟道MOS晶体管849的栅极端子接受来自控制电路41的选择信号SEL。N沟道MOS晶体管851的栅极端子接受倒向器853的输出信号。
P沟道MOS晶体管850和N沟道MOS晶体管852构成传输门TG2，接受由节点848输出的基准电压VREFDH。P沟道MOS晶体管850的栅极端子接受倒向器853的输出信号。N沟道MOS晶体管852的栅极端子接受来自控制电路41的选择信号SEL。
倒向器863将来自控制电路41的选择信号SEL反转，将该反转了的输出信号输出至P沟道MOS晶体管850和N沟道MOS晶体管851的栅极端子。
当控制电路41输出L电平的选择信号SEL时，倒向器853将L电平的选择信号SEL反转，将H电平的信号输出至P沟道MOS晶体管850和N沟道MOS晶体管851的栅极端子。另外，P沟道MOS晶体管849和N沟道MOS晶体管852接受L电平的选择信号SEL。
这样一来，P沟道MOS晶体管849和N沟道MOS晶体管851被导通，P沟道MOS晶体管850和N沟道MOS晶体管852被关断。然后，传输门TG1向节点854输出从节点844输出的基准电压VREFDL，基准电压发生电路84从节点854向升压电路71输出基准电压VREFDL。
另外，当控制电路41输出H电平的选择信号SEL时，倒向器853将H电平的选择信号SEL反转，将L电平的信号输出至P沟道MOS晶体管850和N沟道MOS晶体管851的栅极端子。另外，P沟道MOS晶体管849和N沟道MOS晶体管852接受H电平的选择信号SEL。
这样一来，P沟道MOS晶体管849和N沟道MOS晶体管851被关断，P沟道MOS晶体管850和N沟道MOS晶体管852被导通。然后，传输门TG2向节点854输出从节点848输出的基准电压VREFDH，基准电压发生电路84从节点854向升压电路71输出基准电压VREFDH。
这样，基准电压发生电路84根据外部电源电压EXTVDD生成基准电压VREFDL、VREFDH，根据来自控制电路41的选择信号SEL的逻辑电平选择基准电压VREFDL、VREFDH中的某一个，输出至升压电路71。
参照图26对电源电路70F的工作进行说明。基准电压发生电路84根据外部电源电压EXTVDD生成基准电压VREFDL、VREFDH，根据来自控制电路41的选择信号SEL的逻辑电平选择基准电压VREFDL、VREFDH中的某一个，将该选择了的基准电压VREFDL或VREFDH输出至升压电路71。
然后，升压电路71当从基准电压发生电路84接受基准电压VREFDL时，利用基准电压VREFDL将外部电源电压EXTVDD升压，生成内部电源电压VDDHL。另外，升压电路71当从基准电压发生电路84接受基准电压VREFDH时，利用基准电压VREFDH将外部电源电压EXTVDD升压，生成内部电源电压VDDHH。
另一方面，基准电压发生电路73将外部电源电压EXTVDD的电压电平降低生成基准电压VREFP，并将该生成了的基准电压VREFP输出至VDC电路74。
这样一来，VDC电路74将由升压电路71供给的内部电源电压VDDHL、VDDHH降压至基准电压VREFP，生成内部电源电压VDD4，并将该生成了的内部电源电压VDD4输出至DLL80。
这样，电源电路70F在指令DESEL、NOP、WRITE、REFS被输入到半导体存储器100F时，利用电压电平低的基准电压VREFDL将外部电源电压EXTVDD升压生成内部电源电压VDDHL，将该生成了的内部电源电压VDDHL降压生成内部电源电压VDD4。另外。电源电路70F在指令ACT、PRE、PREA、WRITEA、READ、READA或REFA被输入到半导体存储器100F时，利用电压电平高的基准电压VREFDH将外部电源电压EXTVDD升压生成内部电源电压VDDHH，将该生成了的内部电源电压VDDHH降压生成内部电源电压VDD4。
因此，在大电流从外部对半导体存储器100F供给的场合，能够对DLL80提供消除了被重叠在外部电源电压EXTVDD上的噪声的内部电源电压VDD4。其结果是，可以生成相对于外部时钟信号EXTCLK的各上升时刻在相同时刻上升的周期信号DLLCLK_P、DLLCLK_N。
再次参照图23对半导体存储器100F的工作进行说明。当指令DESEL被输入到半导体存储器100F时，控制电路41使半导体存储器100F处于停止状态。这时，控制电路41产生L电平的选择信号SEL并向电源电路70F输出，如上所述，电源电路70F利用电压电平低的基准电压VREFDL将外部电源电压EXTVDD升压，生成内部电源电压VDDHL，并根据该生成了的内部电源电压VDDHL生成内部电源电压VDD4。但是，这时由于DLL80被控制电路41非激活，所以即使接受内部电源电压VDD4也不产生周期信号DLLCLK_P、DLLCLK_N。
在指令NOP被输入到半导体存储器100F的场合，进行与指令DESEL被输入到半导体存储器100F时的工作相同的工作。
当指令ACT被输入到半导体存储器100F时，控制电路41生成H电平的选择信号SEL并向电源电路70F输出。然后，电源电路70F根据H电平的选择信号SEL，利用电压电平高的基准电压VREFDH将外部电源电压EXTVDD升压生成内部电源电压VDDHH，再对该生成了的内部电源电压VDDHH降压生成内部电源电压VDD4。
DLL80接受来自电源电路70F的内部电源电压VDD4生成具有相应于内部电源电压VDD4的电压电平的相位的周期信号DLLCLK_P、DLLCLK_N，将周期信号DLLCLK_P、DLLCLK_N输出至I/O缓冲器90和QS缓冲器110。
另外，控制电路41根据存储体地址BA0、1选择存储体61～64中的某一个，根据L电平的行地址选通信号/RAS将已输入的地址A0～A12视为行地址。然后，控制电路41将行地址与时钟信号BUFF_CLK、BUFF_/CLK同步地输出至已选择的存储体(存储体61～64中的某一个)。
行译码器610对行地址进行译码，将该已译码的行地址输出至字线驱动器620。然后，字线驱动器620激活由已译码的行地址指定的字线WLi。据此，指令ACT被输入时的工作结束。
当指令PRE被输入到半导体存储器100F时，进行与指令ACT被输入到半导体存储器100F时的工作几乎相同的工作，在指令ACT被输入时已选择的存储体(存储体61～64中的某一个)中所含的字线驱动器620将所有字线WL1～WLn的电压降为0V，控制电路41使读出放大器640停止工作。据此，指令PRE被输入到半导体存储器100F时的工作结束。
当指令PREA被输入到半导体存储器100F时，控制电路41生成H电平的选择信号SEL并向电源电路70F输出，电源电路70F和DLL80进行与指令ACT被输入时的工作相同的工作。另外，控制电路41选择全部存储体61～64，所有存储体61～64中所包含的字线驱动器620将所有字线WL1～WLn的电压降为0V，控制电路41使所有存储体61～64中所包含的读出放大器640停止工作。据此，指令PREA被输入时的工作结束。
当指令WRITE被输入到半导体存储器100F时，控制电路41生成L电平的选择信号SEL并向电源电路70F输出，电源电路70F和DLL80进行与指令DESEL被输入时的工作相同的工作。然后，写入数据被写入到存储单元MC的工作如在实施例1中说明过的那样。
当指令WRITEA被输入到半导体存储器100F时，控制电路41生成H电平的选择信号SEL并向电源电路70F输出，电源电路70F和DLL80进行与指令ACT被输入时的工作相同的工作。然后，控制电路41选择成为数据写入对象的存储体(存储体61～64中的某一个)。
已被选择的存储体中所含的字线驱动器620将所有的字线WL1～WLn的电压降为0V，控制电路41使读出放大器640停止工作。据此，指令WRITEA被输入到半导体存储器100F时的工作结束。
当指令READ被输入到半导体存储器100F时，控制电路41生成H电平的选择信号SEL并输出至电源电路70F，电源电路70F和DLL80进行与指令ACT被输入时的工作相同的工作。然后，从存储单元MC读出数据，将该读出了的读出数据向半导体存储器100F的外部输出的工作如在实施例1中说明过的那样。
当指令READA被输入到半导体存储器100F时，控制电路41生成H电平的选择信号SEL并输出至电源电路70F，电源电路70F和DLL80进行与指令ACT被输入时的工作相同的工作。然后，控制电路41选择成为数据读出对象的存储体(存储体61～64中的某一个)。
已被选择的存储体中所含的字线驱动器620将所有的字线WL1～WLn的电压降为0V，控制电路41使读出放大器640停止工作。据此，指令READA被输入到半导体存储器100F时的工作结束。
当指令REFA被输入到半导体存储器100F时，控制电路41生成H电平的选择信号SEL并输出至电源电路70F，电源电路70F和DLL80进行与指令ACT被输入时的工作相同的工作。然后，控制电路41选择存储体61～64的全部，存储体61～64中包含的全部存储单元MC被刷新。
当指令REFS被输入到半导体存储器100F时，控制电路41生成L电平的选择信号SEL并输出至电源电路70F，电源电路70F和DLL80进行与指令DESEL被输入时的工作相同的工作。然后，控制电路41激活行地址计数器130，行地址计数器130对行地址计数，将该已计数的行地址向全部存储体61～64输出。
这样一来，在存储体61～64的每一个中所包含的行译码器610对来自行地址计数器130的行地址进行译码，并将该已译码的行地址输出至字线驱动器620。字线驱动器620激活被已译码的行地址所指定的字线WLi。然后。与已被激活的字线WLi连接的存储单元MC被刷新。
行地址计数器130将已计数的行地址逐一地向存储体61～64的行译码器610输出，在全部存储体61～64中包含的全部字线WL1～WLn被激活，全部存储单元被刷新。据，指令REFS被输入时的工作结束。
另外，上面虽以基准电压发生电路84所生成的基准电压的类型为2种对各种指令进行了说明，但本发明却不限于此，也可以根据指令的类型生成3种以上的基准电压，从该生成了的多个基准电压中选择与指令类型相应的基准电压对外部电源电压进行升压。例如，当指令ACT、PRE、PREA、WRITEA、READ、READA或REFA被输入到半导体存储器100F时，在半导体存储器100F中消耗的电流在150～300mA的范围内，可以根据该消耗的电流量进一步改变基准电压的电压电平，将外部电源电压升压。
另外，也可以应用上述实施例2～实施例6中的任何一个来构成半导体存储器100F的电源电路。
其他方面与实施例1的相同。
按照实施例7，由于半导体存储器具有如下所述的电源电路，所以能有效地消除被重叠在外部电源电压EXTVDD上的噪声的影响，该电源电路根据已被输入的指令的类型进行工作：即在从外部供给的电流小的模式下，降低将外部电源电压EXTVDD升压时的基准电压的电压电平，生成将外部电源电压EXTVDD升压而得到的内部电源电压VDDHL，再将该生成了的内部电源电压VDDHL降压生成内部电源电压VDD4；在从外部供给的电流大的模式下，提高将外部电源电压EXTVDD升压时的基准电压的电压电平，生成将外部电源电压EXTVDD升压而得到的内部电源电压VDDHH，再将该生成了的内部电源电压VDDHH降压生成内部电源电压VDD4。
其结果是，能够生成相对于外部时钟信号的上升时刻在恒定时刻上升的周期信号。
另外，上面虽对将外部电源电压EXTVDD升压生成内部电源电压VDDH(或VDDHH、VDDHL)，再将该生成了的内部电源电压VDDH(或VDDHH、VDDHL)降压生成内部电源电压VDD4的情形进行了说明，但本发明却不限于此，也可以将外部电源电压EXTVDD降压，再将该降压了的电压升压生成内部电源电压VDD4。
另外，在本发明中也可以将外部电源电压EXTVDD经多次降压生成内部电源电压VDD4。这样，借助于将外部电源电压EXTVDD经多次降压，可以使内部电源电压VDD4的电压电平比以往更为稳定。
另外，如图27所示，内部电源电压VDD4的电压电平比外部电源电压EXTVDD的电压电平高。这样，借助于将外部电源电压EXTVDD升压，再将该升压了的升压电压降压生成具有比外部电源电压EXTVDD的电压电平高的电压电平的内部电源电压VDD4，与将外部电源电压EXTVDD只升压1次生成内部电源电压VDD4的场合相比，不易受被重叠在外部电源电压EXTVDD上的噪声的影响，能够生成电压电平稳定的内部电源电压VDD4。另外，借助于向DLL80提供电压电平比外部电源电压EXTVDD高的内部电源电压VDD4，可以微细地调整在DLL80中所生成的周期信号DLLCLK_P、DLLCLK_N的相位。
还有，图6和图18所示的驱动器晶体管(N沟道MOS晶体管747)最好用P沟道MOS晶体管构成。
另外，上面虽以DDR-SDRAM为例进行了说明，但本发明却不限于DDR-SDRAM，也可以应用于与周期信号同步地输入、输出数据的闪速存储器和SRAM(静态随机存取存储器)。
应该认为本次公开的实施例在所有方面都是例示性的，而不是限制性的。本发明的范围并非由上述实施例的说明，而是由权利要求的范围所示的，意在包括与权利要求的范围均等的意义和范围内的一切变更。

Claims (15)

1.一种半导体存储器，其特征在于，包括；
存储数据的存储单元阵列；
改变外部电源电压的电压电平生成第1内部电源电压，改变该生成了的第1内部电源电压的电压电平生成第2内部电源电压的电源电路；
生成具有相应于由上述电源电路供给的上述第2内部电源电压的电压电平的相位的周期信号的周期信号生成电路；以及
与上述周期信号同步地向外部输出从上述存储单元阵列中读出了的读出数据的输出电路。
2.如权利要求1所述的半导体存储器，其特征在于：
上述电源电路将上述外部电源电压升压生成上述第1内部电源电压，将该生成了的第1内部电源电压降压生成上述第2内部电源电压。
3.如权利要求2所述的半导体存储器，其特征在于：
还包括有选择地激活在上述存储单元阵列中包含的字线的字线驱动器，
上述电源电路包括：
将上述外部电源电压升压生成上述第1内部电源电压作为激活上述字线的升压电压的升压电压生成电路；以及
将上述第1内部电源电压降压生成上述第2内部电源电压的降压电路，
上述升压电压生成电路向上述字线驱动器和上述降压电路供给上述生成了的第1内部电源电压。
4.如权利要求3所述的半导体存储器，其特征在于：
还包括从外部接受基准电压的衰减器，
上述降压电路将上述第1内部电源电压降至由上述衰减器供给的基准电压生成上述第2内部电源电压。
5.如权利要求2所述的半导体存储器，其特征在于：
上述电源电路根据上述第1内部电源电压生成基准电压，将上述第1内部电源电压降至上述基准电压生成上述第2内部电源电压。
6.如权利要求5所述的半导体存储器，其特征在于：
上述电源电路包括：
将上述外部电源电压升压生成上述第1内部电源电压的升压电路；
将上述第1内部电源电压降压产生上述基准电压的基准电压发生电路；以及
将由上述升压电路供给的上述第1内部电源电压降至由上述基准电压发生电路供给的基准电压生成上述第2内部电源电压的降压电路。
7.如权利要求2所述的半导体存储器，其特征在于：
上述电源电路包括：
将上述外部电源电压升压生成上述第1内部电源电压的升压电路；
产生基准电压的基准电压发生电路；以及
生成电压电平低于上述第2内部电源电压的第3内部电源电压，以使该生成了的第3内部电源电压的电压电平变为上述基准电压的电压电平的方式将来自上述升压电路的上述第1内部电源电压降压，生成上述第2内部电源电压的电源电压生成电路。
8.如权利要求7所述的半导体存储器，其特征在于：
上述电源电压生成电路包括：
将上述第2内部电源电压降压生成上述第3内部电源电压的电平移位电路；以及
将上述第3内部电源电压与上述基准电压进行比较，以使上述第3内部电源电压变为上述基准电压的方式将上述第1内部电源电压降压生成上述第2内部电源电压的降压电路。
9.如权利要求2所述的半导体存储器，其特征在于：
上述电源电路将上述外部电源电压升压生成电压电平高于上述第1内部电源电压的第3内部电源电压，将该生成了的第3内部电源电压经多次降压，生成上述第2内部电源电压。
10.如权利要求9所述的半导体存储器，其特征在于：
上述电源电路根据上述第3内部电源电压生成与上述降压次数相应的多个基准电压，利用该生成了的多个基准电压将上述第3内部电源电压经多次降压，生成上述第2内部电源电压。
11.如权利要求9所述的半导体存储器，其特征在于：
上述电源电路包括：
将上述外部电源电压升压，生成电压电平高于上述第1内部电源电压的第3内部电源电压的升压电路；
将上述第3内部电源电压降压产生第1基准电压的第1基准电压发生电路；
将上述第3内部电源电压降至上述第1基准电压生成上述第1内部电源电压的第1降压电路；
将上述第1内部电源电压降压产生第2基准电压的第2基准电压发生电路；以及
将上述第1内部电源电压降至上述第2基准电压生成上述第2内部电源电压的第2降压电路。
12.如权利要求2所述的半导体存储器，其特征在于：
上述电源电路根据指令信号的类型改变升压电平，生成上述第1内部电源电压。
13.如权利要求12所述的半导体存储器，其特征在于：
上述电源电路当供给该半导体存储器的电流比通常工作时的电流小时，利用具有第1电压电平的第1基准电压生成具有第3电压电平的上述第1内部电源电压，当供给该半导体存储器的电流为通常工作时的电流时，利用具有高于上述第1电压电平的第2电压电平的第2基准电压生成具有高于上述第3电压电平的第4电压电平的上述第1内部电源电压。
14.如权利要求12所述的半导体存储器，其特征在于：
上述电源电路包括：
产生各电压电平不同的多个基准电压，从该产生了的多个基准电压中选择与上述指令信号的类型相应的基准电压进行输出的基准电压发生电路；
将上述外部电源电压升压至从上述基准电压发生电路接受到的基准电压，生成上述第1内部电源电压的升压电路；以及
将来自上述升压电路的上述第1内部电源电压降压生成上述第2内部电源电压的降压电路。
15.如权利要求2所述的半导体存储器，其特征在于：
上述第2内部电源电压具有高于上述外部电源电压的电压电平的电压电平。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108304905A (zh) * 2017-01-11 2018-07-20 厦门雅迅网络股份有限公司 一种存储卡电路
CN112099559A (zh) * 2020-09-15 2020-12-18 无锡芯朋微电子股份有限公司 一种内部电源产生电路

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6795365B2 (en) * 2002-08-23 2004-09-21 Micron Technology, Inc. DRAM power bus control
KR100560297B1 (ko) * 2003-10-29 2006-03-10 주식회사 하이닉스반도체 지연고정루프용 전원 공급 회로를 구비한 반도체 소자
KR100550645B1 (ko) * 2003-10-29 2006-02-09 주식회사 하이닉스반도체 전압 드라이빙 회로를 구비하는 반도체 메모리 소자
US20050105372A1 (en) * 2003-10-30 2005-05-19 Fujitsu Limited Semiconductor memory
KR100884235B1 (ko) * 2003-12-31 2009-02-17 삼성전자주식회사 불휘발성 메모리 카드
KR100539252B1 (ko) * 2004-03-08 2005-12-27 삼성전자주식회사 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를포함하는 메모리 시스템
US20050225376A1 (en) * 2004-04-08 2005-10-13 Ati Technologies, Inc. Adaptive supply voltage body bias apparatus and method thereof
KR100670700B1 (ko) * 2004-10-30 2007-01-17 주식회사 하이닉스반도체 지연고정루프의 전원공급회로
KR100689817B1 (ko) * 2004-11-05 2007-03-08 삼성전자주식회사 전압 발생 회로 및 이 회로를 구비하는 반도체 메모리 장치
US7158436B2 (en) * 2004-12-02 2007-01-02 Winbond Electronics Corp. Semiconductor memory devices
US7616483B2 (en) * 2006-07-03 2009-11-10 Sandisk Corporation Multi-bit-per-cell flash memory device with an extended set of commands
US7453740B2 (en) 2007-01-19 2008-11-18 International Business Machines Corporation Method and apparatus for initializing reference cells of a toggle switched MRAM device
US8363707B2 (en) * 2008-03-21 2013-01-29 Micron Technology, Inc. Mixed-mode signaling
KR20090131985A (ko) * 2008-06-19 2009-12-30 삼성전자주식회사 래치업 현상을 감소시킨 내부 전원전압 발생장치 및 이를구비하는 반도체 장치
KR100954112B1 (ko) * 2008-07-09 2010-04-23 주식회사 하이닉스반도체 반도체 메모리 소자
CN102193572A (zh) * 2010-03-11 2011-09-21 株式会社理光 基准电压产生电路
JP2013118207A (ja) * 2010-03-26 2013-06-13 Panasonic Corp 半導体集積回路
JP2012038389A (ja) 2010-08-09 2012-02-23 Elpida Memory Inc 半導体装置
JP2012195834A (ja) * 2011-03-17 2012-10-11 Elpida Memory Inc 半導体装置
US8630139B2 (en) 2011-11-30 2014-01-14 International Business Machines Corporation Dual power supply memory array having a control circuit that dynamically selects a lower of two supply voltages for bitline pre-charge operations and an associated method
US10812138B2 (en) 2018-08-20 2020-10-20 Rambus Inc. Pseudo-differential signaling for modified single-ended interface

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000040394A (ja) 1998-07-21 2000-02-08 Fujitsu Ltd 半導体装置
TW527601B (en) * 2000-01-31 2003-04-11 Fujitsu Ltd Internal supply voltage generating circuit in a semiconductor memory device and method for controlling the same
JP4485637B2 (ja) * 2000-02-24 2010-06-23 富士通マイクロエレクトロニクス株式会社 半導体装置及び半導体装置の内部電源生成方法
JP4656747B2 (ja) * 2001-03-30 2011-03-23 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108304905A (zh) * 2017-01-11 2018-07-20 厦门雅迅网络股份有限公司 一种存储卡电路
CN112099559A (zh) * 2020-09-15 2020-12-18 无锡芯朋微电子股份有限公司 一种内部电源产生电路
CN112099559B (zh) * 2020-09-15 2021-07-27 无锡芯朋微电子股份有限公司 一种内部电源产生电路

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US6744689B2 (en) 2004-06-01

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