CN1452179A - 具有存储部件的存储器 - Google Patents

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Abstract

提供一种可抑制非选择单元中的干扰现象的存储器。该存储器具备位线、与位线交叉配置的字线、和连接在位线和字线之间的第1存储部件，其中，通过读取动作和再写入动作，向非选择存储器单元的第1存储部件按各相同次数施加彼此反向的电压，或实质上不施加电压，同时，在由读取动作读取的数据为第1数据的情况和第2数据的情况下，变更再写入动作方法。

Description

具有存储部件的存储器
技术领域
本发明涉及一种存储器。
背景技术
以前，作为半导体存储器，已知易失性存储器和非易失性存储器。另外，作为易失性存储器，已知DRAM(动态随机存储器)，作为非易失性存储器，已知闪存EEPROM(电可擦除和可编程只读存储器)。DRAM和闪存EEPROM因为可高集成化，所以被广泛使用。
图58是表示现有DRAM的存储器单元结构的等价电路图。另外，图59是表示用于现有DRAM中的沟道型电容结构的截面图。首先参照图58，作为现有易失性存储器的DRAM的存储器单元103由1个选择晶体管101和1个电容102构成。存储器单元的信息作为电荷存储在电容102中。当读取存储器单元的信息时，通过字线WL上升，选择晶体管101变为导通状态。由此，单元容量Ccell与位线电容Cbl电容耦合。从而，由于根据存储器单元中存储的电荷量来决定位线电位，所以可读取该电位。
在具有上述结构的现有DRAM存储器单元中，为了在细微化的情况下也能确保电容102的单元电容Ccell，如图59所示，使用沿纵向延伸构成电容102的上部电极102a、下部电极102c以及电介质膜102b的沟道型电容。但是，随着细微化的发展，即使使用沟道型电容也难以确保电容102的容量。即，设计规则缩小导致的DRAM的高集成化接近界限。
另外，在作为非易失性存储器的闪存EEPROM(下面称为闪存)中，堆栈型和分离栅(split gate)型等CHE(隧道热电子)写入方式的存储器单元在隧道长度细微化方面存在界限。另外，在NAND型等FN(福勒诺德海姆)写入方式的存储器单元中，细微化的界限与逻辑晶体管一样。但是，闪存的动作需要15V-20V的高电压，随着逻辑晶体管的低电源电压化的发展，从该低电源电压生成15V-20V的高电压时的生成效率降低。因此，在功率消耗增大的同时，放电凸起部的面积也变大，所以存在妨碍细微化的问题。
另一方面，作为近年来引人注目的非易失性存储器之一，已知强电介质存储器。该强电介质存储器是将强电介质在极化方向上产生的模拟电容变化用作存储器元件的存储器。该强电介质存储器在原理上可以高速、低电压来改写数据，所以作为兼具所谓高速、低电压的DRAM的优点、和所谓非易失性的闪存的优点的理想存储器而显露头脚。
强电介质存储器的存储器单元方式大致分成1晶体管1电容方式、单纯矩阵方式和1晶体管方式等3种。图60是表示1晶体管1电容方式的强电介质存储器的存储器单元的等价电路图。另外，图61是表示单纯矩阵方式的强电介质存储器的存储器单元阵列的等价电路图。图62是用于说明单纯矩阵方式的强电介质存储器动作的滞后图，图63是用于说明单纯矩阵方式的强电介质存储器中的干扰现象的滞后图。图64是表示1晶体管方式的强电介质存储器的存储器单元的等价电路图，图65是用于说明1晶体管方式的强电介质存储器动作的滞后图。另外，图66是用于说明图64所示1晶体管方式的强电介质存储器在写入时的电压施加状态的等价电路图，图67是用于说明图64所示1晶体管方式的强电介质存储器在等待时的电压施加状态的等价电路图。
首先，如图60所示，1晶体管1电容方式的强电介质存储器的存储器单元113与DRAM一样，由1个选择晶体管111和1个强电介质电容112构成。与DRAM的不同之处在于电容是强电介质电容112。作为动作，通过字线WL上升，选择晶体管111变为导通状态。由此，强电介质电容112的电容容量Ccell与位线电容Cbl连接。接着，通过脉冲驱动板线PL，将因强电介质电容112的极化方向而不同的电荷量发送到位线BL。与DRAM的情况一样，读取数据，作为位线BL的电压。
在该1晶体管1电容方式的强电介质存储器中，因为具有与DRAM一样的结构，所以在强电介质电容112的细微化方面存在界限。因此，与DRAM一样，在高集成化方面存在界限。
下面，参照图61-图63来说明单纯矩阵方式的强电介质存储器。单纯矩阵方式的强电介质存储器的存储器单元121如图61所示，由强电介质电容122构成，该电容由延彼此交叉方向延伸地形成的字线WL和位线BL、和配置在字线WL和位线BL之间的强电介质膜(未图示)构成。强电介质电容122的一端连接字线WL，强电介质电容122的另一端连接位线BL。在该单纯矩阵方式的强电介质存储器中，因为读取位线BL与强电介质电容122的电容耦合产生的电位，所以与DRAM一样，必需确保电容。在该单纯矩阵方式的强电介质存储器中，仅由强电介质电容122来构成存储器单元121，不存在选择晶体管，所以与1晶体管1电容方式相比，可提高集成度。
这里，参照图61和图63来说明该单纯矩阵方式的强电介质存储器的动作。下表1中示出在读取/写入时施加在各单元上的电压。
表1
    等待     读取   写入[1]   写入[0]
  选择WL     1/2Vcc     Vcc     0     Vcc
  非选择WL     1/2Vcc     1/3Vcc     2/3Vcc     1/3Vcc
  选择BL     1/2Vcc     0→浮动     Vcc     0
  非选择BL     1/2Vcc     2/3Vcc     1/3Vcc     2/3Vcc
作为写入动作，在等待状态下，强电介质电容122的两端变为相同电位。当写入数据[0]时，向字线WL施加Vcc，同时向位线BL施加0V。此时，向强电介质电容122施加Vcc的电压。从而，移动到图62所示A点。之后，若强电介质电容122的两端变为相同电位，则转变到图62所示[0]。当写入数据[1]时，向字线WL施加0V，同时向位线BL施加Vcc。此时，向强电介质电容122施加-Vcc的电压。从而，移动到图62所示B点。之后，若强电介质电容122的两端变为相同电位，则转变到图62所示[1]。
另外，作为读取动作，首先，将位线BL预充电到0V。接着，使字线WL上升到Vcc。该电压在设强电介质电容122的电容为CFE、位线BL的寄生电容为CBL时，由CFE和CBL进行电容分割。强电介质电容122的电容CFE可通过保持的数据近似为C0或C1。因此，由以式(1)和式(2)来表示位线BL的电位。
V0＝{C0/C0+CBL}×Vcc…(1)
V1＝{C1/(C1+CBL)}×Vcc…(2)
上述式(1)表示保持数据[0]时的位线BL的电位V0，上述式(2)表示保持数据[1]时的位线BL的电位V1。
通过由读取放大器来判断上述式(1)的位线电位V0与上述式(2)的位线电位V1的电位差，读取数据。在读取数据时，因为破坏存储器单元的数据，所以在读取数据之后，执行对应于读取数据的写入动作(恢复)。
另外，在单纯矩阵方式的强电介质存储器中，存在所谓非选择单数的数据消失的干扰缺点。即，当写入时和读取时，变为向所有非选择存储器单元中施加1/3Vcc的电压。因此，如图63所示，由于强电介质具有的滞后特性，极化量减少，结果，数据消失。
下面，参照图64-图67来说明1晶体管方式的强电介质存储器。1晶体管方式的强电介质存储器的存储器单元131如图64所示，具有将强电介质电容132连接在MOS晶体管133的栅极上的结构。另外，在该1晶体管方式的强电介质存储器中，强电介质电容132的一端连接在字线WL上，强电介质电容132的另一端连接在构成单元晶体管的MOS晶体管133的栅极上。在该1晶体管方式的强电介质存储器中，MOS晶体管133的阈值电压随强电介质电容132的极化方向变化，所以存储器单元电流变化。通过判断该存储器电流的变化来读取数据。在该1晶体管方式的强电介质存储器中，通过检测存储器单元电流来读取数据，所以不必象图60所示1晶体管1电容方式的强电介质存储器那样，考虑位线电容，使强电介质电容的电容容量增大到一定程度。因此，因为可减小强电介质电容132，所以适于细微化。
下面，说明1晶体管方式的强电介质存储器的动作。首先，在等待状态下，所有字线WL、位线BL和源线SL都变为0V。作为写入动作，在写入数据[0]时，向字线WL施加Vpp(升压电压)。此时，向强电介质电容132施加与MOS晶体管133的栅极电容进行电容分割的电位Vcc。由此，无论是否是初始状态，都移动到图65所示点A。之后，一旦字线WL恢复为0V，则转变到图65所示数据[0]。在写入数据[1]时，向字线WL施加0V，向位线BL施加Vpp。此时，向强电介质电容132施加-Vcc的电压。由此，移动到图65所示点B。之后，一旦位线BL恢复为0V，则转变到图65所示数据[1]。
在1晶体管方式的强电介质存储器的读取动作时，通过上升到不极化反转字线WL程度的电压Vr来进行。从而，单元晶体管(MOS晶体管)133的栅极电压随写入状态变化。另外，因为流过单元晶体管133的电流随单元晶体管133的栅极电压变化而不同，所以通过位线BL来读取该电流差。即，在1晶体管方式的强电介质存储器中，不用强电介质电容与位线电容的电容耦合产生的电位差、只要读取单元晶体管的电流即可，所以不必在读取时极化反转。因此，可进行非破坏读取。
但在该1晶体管方式的强电介质存储器中，与上述单纯矩阵方式的强电介质存储器一样，存在非选择单元的等待问题。另外，还存在由于对强电介质电容132的逆偏压状态连续导致数据变化的所谓逆偏压记忆的问题。即，在写入数据时，如图66所示，通过向字线WL施加Vpp来写入数据后，若返回等待状态，则如图67所示，保持与极化反向的电位。因此，存在所谓数据保持时间变短的问题。
如上所述，因为现有DRAM和闪存的细微化困难，所以要求可更高集成化的存储器单元方式。另一方面，在强电介质存储器的1晶体管方式和单纯矩阵方式作为可高集成化的另一面，存在由于上述非选择单元的数据消失的干扰现象或逆偏压状态持续导致数据变化的逆偏压记忆等问题。因此，存在所谓现有的1晶体管方式和单纯矩阵方式的强电介质存储器难以实用化的问题。
发明概述
本发明的1个目的在于提供一种可抑制非选择单元数据消失的干扰现象的存储器。
为了实现上述目的，根据本发明一方面的存储器具备位线、与位线交叉配置的字线、和连接在位线和字线之间的第1存储部件，通过从读取动作直到再写入读取数据的写入动作，向第1存储部件分别按各相同次数施加提供第1方向电场的第1电压脉冲、和提供与第1方向反向电场的第2电压脉冲，同时，在由读取动作读取的数据为第1数据的情况和第2数据的情况下，变更向第1存储部件施加第1电压脉冲和第2电压脉冲的方法。
在该方面的存储器中，如上所述，通过从读取动作直到再写入读取数据的写入动作，通过向非选择的第1存储部件分别按各相同次数施加彼此反向的第1电压脉冲和第2电压脉冲，抵消在非选择单元的第1存储部件中干扰引起的极化恶化，所以可抑制非选择单元的干扰现象。另外，在由读取动作读取的数据为第1数据的情况和第2数据的情况下，通过变更向第1存储部件施加第1电压脉冲和第2电压脉冲的方法，可在数据为第1数据的情况和第2数据的情况下分别单独以各相同次数，仅向非选择的第1存储部件施加必要次数的彼此反向的电压。
在上述一方面的存储器中，最好在通过读取动作读取的数据是第1数据的情况下，每次施加彼此反向的第1电压脉冲和第2电压脉冲，或实质上不施加电压，在通过读取动作读取的数据是第2数据的情况下，每2次施加彼此反向的第1电压脉冲和第2电压脉冲，或实质上不施加电压。根据该结构，在读取第1数据的情况和读取第2数据的情况下，容易抵消非选择的第1存储部件中干扰引起的极化恶化，所以可抑制非选择第1存储部件的干扰现象。另外，每2次施加的电压即可每2次施加全部相同形态的偏压，也可施加形态各不相同的偏压。
在上述一方面的存储器中，最好在通过读取动作读取的数据是第1数据的情况下，进行读取动作和第1数据的再写入动作，在通过读取动作读取的数据是第2数据的情况下，进行读取动作、第1数据的再写入动作、第2数据再写入用补偿动作和第2数据的再写入动作。根据该结构，可容易在数据为第1数据的情况和第2数据的情况下，分别单独以各相同次数，仅向非选择的第1存储部件施加必要次数的彼此反向的偏压。
在上述一方面的存储器中，变更向第1存储部件施加第1电压脉冲和第2电压脉冲用的方法也包含变更向第1存储部件施加第1电压脉冲和第2电压脉冲的步骤。另外，所谓变更施加步骤是指变更施加的顺序。即，指变更偏压的数量或方向。另外，施加第1电压脉冲和第2电压脉冲的第1存储部件也可包含连接在选择的位线和选择的字线上的选择的第1存储部件、和选择的第1存储部件以外的非选择第1存储部件。
在上述一方面的存储器中，最好在由读取动作读取的数据是第2数据的情况下，进行读取动作、写入2次第1数据的动作和再写入第2数据的动作。根据该结构，在通过读取动作读取的数据是第2数据的情况下，容易抵消非选择的第1存储部件中因干扰产生的极化恶化，所以可抑制非选择第1存储部件的干扰现象。另外，不需要另外发生补偿动作的电路。
在上述一方面的存储器中，也可在字线和位线实质变为相同电位后，开始读取动作。
在上述一方面的存储器中，最好向非选择的第1存储部件施加实质上为施加于选择的第1存储部件电压的1/3的电压。根据该结构，因为可使施加在选择的第1存储部件上的电压与施加在非选择第1存储部件上的电压的电压差最大，所以可进一步降低非选择的第1存储部件的干扰现象。另外，所谓实质上为施加在选择的第1存储部件上的电压的1/3是指在施加在选择的第1存储部件上的电压为Vin的情况下，包含在大于1/3Vin×0.9小于1/3Vin×1.1的范围内的电压值。
在上述一方面的存储器中，也可在读取动作中，向连接在非选择位线上的非选择的第1存储部件施加实质上为在数据再写入动作时向选择的第1存储部件施加电压的1/3的电压，向连接在选择位线上的非选择第1存储部件施加实质上比数据再写入动作时向选择的第1存储部件施加的电压的1/3还小的电压。在上述一方面的存储器中，也可在读取动作中，在向连接在选择位线上的非选择的第1存储部件施加实质上比在数据再写入动作时向选择的第1存储部件施加电压的1/3还小的电压之后，施加实质上为数据再写入动作时向选择的第1存储部件施加的电压的1/3的电压。另外，所谓实质上比在数据再写入动作时向选择的第1存储部件施加电压的1/3还小的电压是指具有绝对值比实质上比在数据再写入动作时向选择的第1存储部件施加电压的1/3还小的正和负电压。
在上述一方面的存储器中，也可向非选择的第1存储部件施加实质上为向选择的第1存储部件施加的电压的1/2的电压，或不施加电压。另外，所谓实质上为向选择的第1存储部件施加的电压的1/2是在施加在选择的第1存储部件上的电压为Vin的情况下，包含在大于1/2Vin×0.9小于1/2Vin×1.1的范围内的电压值。另外，在上述一方面的存储器中，也可在读取动作中，向连接在非选择位线上的非选择的第1存储部件施加实质上为在数据再写入动作时向选择的第1存储部件施加电压的1/2的电压，或不施加电压，向连接在选择位线上的非选择第1存储部件施加实质上比数据再写入动作时向选择的第1存储部件施加的电压的1/2还小的电压，或不施加电压。另外，所谓实质上比在数据再写入动作时向选择的第1存储部件施加电压的1/2还小的电压是指具有绝对值比实质上比在数据再写入动作时向选择的第1存储部件施加电压的1/2还小的正和负电压。
在上述一方面的存储器中，也可在读取动作中，在向连接在选择位线上的非选择的第1存储部件施加实质上比在数据再写入动作时向选择的第1存储部件施加电压的1/2还小的电压之后，施加实质上为数据再写入动作时向选择的第1存储部件施加的电压的1/2的电压，或通过读取动作，实质上不向连接在非选择位线上的非选择第1存储部件施加电压。
在上述一方面的存储器中，最好通过检测选择位线的电压来进行读取动作。根据该结构，因为在数据为第1数据的情况和第2数据的情况下选择的位线电压值不同，所以可容易进行数据读取。此时，最好在读取动作中，在第1期间中检测选择位线的电压后，在第2期间，将选择的位线实质上恢复到0V，将第1期间的长度设定为与连接在选择位线上的非选择第1存储部件在第2期间接受的极化量的变化量相比，连接在选择位线上的非选择第1存储部件在第1期间接受的极化量的变化量足够小，将第2期间的长度设定为连接在位线上的非选择第1存储部件接受与再写入动作中连接在选择的位线上的非选择第1存储部件接受的极化量的变化量同等的变化量。根据该结构，即使在连接于选择位线上的非选择的第1存储部件中，因为各以相同次数交互重复极化恶化和极化改善，所以即使在连接于选择位线上的非选择第1存储部件中，也可抑制干扰现象。
在上述一方面的存储器中，最好通过检测选择字线中流过的电流来进行读取动作。根据该结构，因为数据为第1数据的情况和第2数据的情况下流过选择字线的电流值不同，所以容易读取数据。
在上述一方面的存储器中，最好通过比较流过选择字线的电流值和流过选择位线的电流值来进行读取动作。根据该结构，在数据为第1数据的情况下，流过选择字线的电流值和流过选择位线的电流值相同，同时在数据为第2数据的情况下，流过选择字线的电流值和流过选择位线的电流值不同，所以可容易读取数据。
在上述一方面的存储器中，最好还具备包含第2存储部件的伪单元，第2存储部件输出用于与通过读取动作读取的数据进行比较的参照数据，在伪单元中，通过从读取动作直到再写入读取数据的写入动作，向第2存储部件分别按各相同次数施加提供第1方向电场的第1电压脉冲、和提供与第1方向反向电场的第2电压脉冲，或实质上不施加电压。根据该结构，即使在伪单元中也可抑制非选择第1存储部件的干扰现象，所以比较通过读取动作读取的数据和参照数据时，可进行正确读取。
此时，形成存储器单元的区域和形成伪单元的区域也可通过分割字线来分割，形成存储器单元的区域和形成伪单元的区域也可通过分割位线来分割。
在上述一方面的存储器中，最好在数据写入动作时，在事先写入与应写入数据相反的数据后，写入应写入的数据。根据该结构，因为抵消非选择的第1存储部件中干扰引起的极化恶化，所以可抑制非选择第1存储部件的干扰现象。
在上述一方面的存储器中，最好存储器单元包含由彼此沿交叉方向延伸形成的字线和位线、和配置在字线和位线间的强电介质膜构成的强电介质电容构成的存储器单元。根据该结构，可简易抑制在单纯矩阵方式的强电介质存储器中非选择单元的干扰现象。
在上述一方面的存储器中，最好存储器单元包含由强电介质电容和负载电容构成的存储器单元。根据该结构，在容易抑制包含由强电介质电容和负载电容构成的存储器单元的强电介质存储器中非选择单元的干扰现象。此时，负载电容也可是强电介质电容和常电介质电容之一。另外，在设强电介质电容的容量为Cf，负载容量为Ce的情况下，向存储器单元施加实质上为在存储器单元仅由强电介质电容构成情况下施加的电压的(Cf+Ce)/Ce倍的电压。根据该结构，可容易地将本发明的电压配置适用于包含由强电介质电容和负载电容构成的存储器单元的强电介质存储器中。
在上述一方面的存储器中，最好存储器单元包含具有一端连接于字线、另一端连接于晶体管栅极上的强电介质电容的存储器单元。根据该结构，可容易抑制FET型强电介质存储器中非选择单元的干扰现象。此时，通过测定晶体管的漏极电流来进行数据读取动作。根据该结构，因为数据为第1数据的情况和第2数据的情况下漏极电流值不同，所以可容易进行数据读取。另外，在设强电介质电容的容量为Cf，栅极的容量为Cg的情况下，向存储器单元施加实质上为在存储器单元仅由强电介质电容构成情况下施加的电压的(Cf+Cg)/Cg倍的电压。根据该结构，可容易地将本发明的电压配置适用于FET型的强电介质存储器中。
在上述一方面的存储器中，最好具有如下第1结构：通过从读取动作直到再写入读取数据的动作，向非选择第1存储部件中至少未与选择的第1存储部件共有字线和位线的非选择第1存储部件和与选择的第1存储部件共有字线的非选择第1存储部件，以各相同次数施加彼此反向、大小相同的第1电压脉冲和第2电压脉冲，或实质上不施加电压。根据该结构，可抑制非选择第1存储部件中至少未与选择的第1存储部件共有字线和位线的第1存储部件和与选择的第1存储部件共有字线的非选择第1存储部件的干扰现象。
在上述第1结构中，最好彼此反向、大小相同的第1电压脉冲和上述第2电压脉冲实质上为数据写入时施加在第1存储部件上的电压的1/3，通过从读取动作直到再写入读取数据的动作，向非选择第1存储部件中至少未与选择的第1存储部件共有字线和位线的非选择第1存储部件和与选择的第1存储部件共有字线的非选择第1存储部件，以各相同次数施加实质上为数据写入时施加在第1存储部件上的电压的1/3的、彼此反向的第1电压脉冲和第2电压脉冲。根据该结构，在使用1/3Vcc法的情况下，可抑制非选择第1存储部件中至少未与选择的第1存储部件共有字线和位线的第1存储部件和与选择的第1存储部件共有字线的非选择第1存储部件的干扰现象。
此时，最好通过从读取动作直到再写入读取数据的动作，还向非选择的第1存储部件中与选择的第1存储部件共有位线的非选择第1存储部件，以各相同次数施加实质上为数据写入时施加在第1存储部件上的电压的1/3的、彼此反向的第1电压脉冲和第2电压脉冲。根据该结构，除未与选择的第1存储部件共有字线和位线的第1存储部件和与选择的第1存储部件共有字线的第1存储部件外，还可抑制与选择的第1存储部件共有位线的第1存储部件中的干扰现象，所以可抑制所有非选择第1存储部件的干扰现象。
在上述第1结构中，最好彼此反向、大小相同的第1电压脉冲和第2电压脉冲实质上为数据写入时施加在第1存储部件上的电压的1/2，通过从读取动作直到再写入读取数据的动作，向非选择第1存储部件中至少与选择的第1存储部件共有字线的非选择第1存储部件，以各相同次数施加实质上为数据写入时施加在第1存储部件上的电压的1/2的、彼此反向的第1电压脉冲和第2电压脉冲，同时，实质上不向未与选择的第1存储部件共有字线和位线的非选择第1存储部件施加电压。根据该结构，在使用1/2Vcc法的情况下，可抑制非选择第1存储部件中至少未与选择的第1存储部件共有字线和位线的第1存储部件和与选择的第1存储部件共有字线的非选择第1存储部件的干扰现象。
另外，在上述一方面的存储器中，也可在读取动作和再写入动作时，向选择的第1存储部件施加规定的电压，向非选择的第1存储部件施加上述规定电压的m/n(m、n为正整数)的电压。此时，最好向非选择的第1存储部件施加上述规定电压的1/3的电压。根据该结构，因为施加在选择的第1存储部件上的电压与施加在非选择第1存储部件上的电压的电压差最大，所以可进一步降低非选择第1存储部件的干扰现象。
另外，在上述一方面的存储器中，第1存储单元也可包含强电介质膜，第1存储部件也可包含电阻元件。
另外，在上述一方面的存储器中，也可向非选择的第1存储部件施加小于作为极化反转电压的抗电压的电压。根据该结构，可减少最终发生在非选择单元中的极化状态的恶化量。
附图的简要说明
图1是表示本发明实施例1的单纯矩阵方式的强电介质存储器整体结构的框图。
图2是表示图1所示实施例1的强电介质存储器的1/3Vcc·2/3Vcc生成电路的内部结构的电路图。
图3是说明本发明实施例1的存储器单元阵列的选择单元与非选择单元的示意图。
图4是说明本发明实施例1的单纯矩阵方式的强电介质存储器的读取动作和再写入动作的电压波形图。
图5是表示本发明实施例1的读取和再写入动作中在选择单元中保持数据[1]情况下的极化状态变化的滞后图。
图6是表示实施例1的读取和再写入动作中在选择单元中保持数据[0]情况下的极化状态变化的滞后图。
图7是说明本发明实施例2的单纯矩阵方式的强电介质存储器的读取动作和再写入动作的电压波形图。
图8是说明本发明实施例3的单纯矩阵方式的强电介质存储器的读取动作和再写入动作的电压波形图。
图9是表示本发明实施例5的单纯矩阵方式的强电介质存储器的存储器单元阵列区域结构的示意图。
图10是说明本发明实施例5的单纯矩阵方式的强电介质存储器的读取动作和再写入动作的电压波形图。
图11是表示本发明实施例5变形例的单纯矩阵方式的强电介质存储器的存储器单元阵列区域结构的示意图。
图12是说明本发明实施例6的数据[0]的写入动作的电压波形图。
图13是说明本发明实施例6的数据[1]的写入动作的电压波形图。
图14是说明图12和图13所示实施例6的写入动作效果的滞后图。
图15是表示适用本发明实施例7的强电介质存储器动作方法的存储器单元阵列结构的等价电路图。
图16是表示适用本发明实施例8的强电介质存储器动作方法的存储器单元阵列的等价电路图。
图17是表示本发明实施例8的强电介质存储器动作方法中数据[0]的状态的等价电路图。
图18是表示本发明实施例8的强电介质存储器动作方法中数据[1]的状态的等价电路图。
图19是说明本发明实施例8的数据[0]的写入动作的电压波形图。
图20是说明本发明实施例8的数据[1]的写入动作的电压波形图。
图21是说明本发明实施例8的读取/再写入动作的电压波形图。
图22是表示本发明实施例9的单纯矩阵方式的强电介质存储器整体结构的框图。
图23是说明本发明实施例9的存储器单元阵列的选择单元与非选择单元的示意图。
图24是说明本发明实施例9的单纯矩阵方式的强电介质存储器的读取动作和再写入动作的电压波形图。
图25是说明实施例9的读取动作和再写入动作的T1期间向各存储器单元施加的电位差的图。
图26是表示在实施例9的读取动作和再写入动作中，在第2单元中保持数据[1]的情况下T1期间中极化状态变化的滞后图。
图27是表示在实施例9的读取动作和再写入动作中，在第2单元中保持数据[0]的情况下T1期间中极化状态变化的滞后图。
图28是表示在实施例9的读取动作和再写入动作中，在第1单元中保持数据[1]的情况下T1期间中极化状态变化的滞后图。
图29是表示在实施例9的读取动作和再写入动作中，在第1单元中保持数据[0]的情况下T1期间中极化状态变化的滞后图。
图30是表示在实施例9的读取动作和再写入动作中，在选择单元(第4单元)中保持数据[1]的情况下T1期间中极化状态变化的滞后图。
图31是表示在实施例9的读取动作和再写入动作中，在选择单元(第4单元)中保持数据[0]的情况下T1期间中极化状态变化的滞后图。
图32是说明在实施例9的读取动作和再写入动作中，在T2期间向各存储器单元施加的电位差的图。
图33是说明在实施例9的读取动作和再写入动作中，在作为非选择单元的第1单元和第2单元中保持数据[1]情况下T2期间中极化状态变化的滞后图。
图34是说明在实施例9的读取动作和再写入动作中，在作为非选择单元的第1单元和第2单元中保持数据[0]情况下T2期间中极化状态变化的滞后图。
图35是表示在实施例9的读取动作和再写入动作中，T2期间中选择单元(第4单元)的极化状态变化的滞后图。
图36是说明在实施例9的读取动作和再写入动作中，T3期间中向各存储器单元施加的电位差的图。
图37是表示在实施例9的读取动作和再写入动作中，在作为非选择单元的第1单元和第2单元中保持数据[1]情况下T3期间中极化状态变化的滞后图。
图38是表示在实施例9的读取动作和再写入动作中，在作为非选择单元的第1单元和第2单元中保持数据[0]情况下T3期间中极化状态变化的滞后图。
图39是表示在实施例9的读取动作和再写入动作中，T3期间中选择单元(第4单元)的极化状态变化的滞后图。
图40是说明在实施例9的读取动作和再写入动作中，T4期间中向各存储器单元施加的电位差的图。
图41是表示在实施例9的读取动作和再写入动作中，在作为非选择单元的第1单元和第2单元中保持数据[1]情况下T4期间中极化状态变化的滞后图。
图42是表示在实施例9的读取动作和再写入动作中，在作为非选择单元的第1单元和第2单元中保持数据[0]情况下T4期间中极化状态变化的滞后图。
图43是表示在实施例9的读取动作和再写入动作中，T4期间中选择单元(第4单元)的极化状态变化的滞后图。
图44是表示从没有干扰引起的极化状态恶化的初始状态(T0)开始，进行实施例9的读取和再写入动作情况下非选择单元(第1单元和第2单元)极化量变化的图。
图45是表示从存在1次干扰引起的极化状态恶化的初始状态(T0)开始，进行实施例9的读取和再写入动作情况下非选择单元(第1单元和第2单元)极化量变化的图。
图46是说明本发明实施例9的单纯矩阵方式的强电介质存储器的写入动作的电压波形图。
图47是说明实施例9的写入动作的T1(T4)期间向各存储器单元施加的电位差的图。
图48是表示在实施例9的写入动作中，在作为非选择单元的第1单元和第2单元中保持数据[1]情况下T1(T4)期间中极化状态变化的滞后图。
图49是表示在实施例9的写入动作中，在作为非选择单元的第1单元和第2单元中保持数据[0]情况下T1(T4)期间中极化状态变化的滞后图。
图50是表示在实施例9的写入动作中，T1(T4)期间中选择单元(第4单元)的极化状态变化的滞后图。
图51是说明实施例9的写入动作的T2(T3)期间向各存储器单元施加的电位差的图。
图52是表示在实施例9的写入动作中，在作为非选择单元的第1单元和第2单元中保持数据[1]情况下T2(T3)期间中极化状态变化的滞后图。
图53是表示在实施例9的写入动作中，在作为非选择单元的第1单元和第2单元中保持数据[0]情况下T2(T3)期间中极化状态变化的滞后图。
图54是表示在实施例9的写入动作中，T2(T3)期间中选择单元(第4单元)的极化状态变化的滞后图。
图55是说明本发明实施例1的变形例1的单纯矩阵方式的强电介质存储器的读取动作和再写入动作的电压波形图。
图56是说明本发明实施例1的变形例2的单纯矩阵方式的强电介质存储器的读取动作和再写入动作的电压波形图。
图57是说明本发明实施例1的变形例3的单纯矩阵方式的强电介质存储器的读取动作和再写入动作的电压波形图。
图58是表示现有DRAM的存储器单元结构的等价电路图。
图59是表示现有DRAM的沟道型电容结构的截面图。
图60是表示现有1晶体管1电容方式的强电介质存储器的存储器单元的等价电路图。
图61是表示现有单纯矩阵方式的强电介质存储器的存储器单元阵列的等价电路图。
图62是用于说明现有单纯矩阵方式的强电介质存储器动作的滞后图。
图63是用于说明现有单纯矩阵方式的强电介质存储器中的干扰现象的滞后图。
图64是表示现有1晶体管方式的强电介质存储器的存储器单元的等价电路图。
图65是用于说明现有1晶体管方式的强电介质存储器动作的滞后图。
图66是用于说明图64所示现有1晶体管方式的强电介质存储器在写入时的电压施加状态的等价电路图。
图67是用于说明图64所示现有1晶体管方式的强电介质存储器在等待时的电压施加状态的等价电路图。
最佳实施例的说明
下面，根据附图来说明具体化本发明的实施例。
首先，参照图1来说明实施例1的单纯矩阵方式的强电介质存储器的整体结构。实施例1的强电介质存储器具有存储器单元阵列1、行解码器2、列解码器3、行地址缓冲器4、列地址缓冲器5、写放大器6、输入缓冲器7、由电压读出放大器构成的读取放大器8、输出缓冲器9、和1/3Vcc·2/3Vcc生成电路10。
存储器单元阵列1包含多个仅由强电介质电容(未图示)构成的单纯矩阵方式的存储器单元。即，实施例1的单纯矩阵方式的存储器单元与图61所示现有单纯矩阵方式的存储器单元一样，由沿彼此交叉方向延伸形成的字线WL和位线BL、配置在字线WL和位线BL之间的强电介质膜(未图示)构成的强电介质电容(未图示)构成。该强电介质电容是本发明的第1存储部件的一例。在存储器单元阵列1的字线WL上连接行解码器2，在位线BL上连接列解码器3。在行解码器2和列解码器3上连接1/3Vcc·2/3Vcc生成电路10。从而，可向非选择字线WL(非选择WL)和非选择位线BL(非选择BL)施加1/3Vcc和2/3Vcc。另外，行解码器2和列解码器5可构成为向选择字线WL(选择WL)和选择位线BL(选择BL)施加Vcc(电源电压或根据电源电压生成的电压)和0V。
如图2所示，通过组合两个1/2Vcc生成电路40a和40b来构成1/3Vcc·2/3Vcc生成电路。1/2Vcc生成电路40a和40b具有两个电压输入端子50a(50b)和51a(51b)、和一个电压输出端子52a(52b)。另外，向一侧的1/2Vcc生成电路40a的电压输入端子50a施加Vcc，电压输入端子51a与另一侧的1/2Vcc生成电路40b的电压输出端子52b连接。另外，一侧的1/2Vcc生成电路40a的电压输出端子52a与另一侧的1/2Vcc生成电路40b的电压输入端子50b连接。向另一侧的1/2Vcc生成电路40b的电压输入端子51b施加0V。
通过如此构成，从1/3Vcc·2/3Vcc生成电路一侧的电压输出端子62a(一侧的1/2Vcc生成电路40a的电压输出端子52a)得到作为Vcc与1/3Vcc的中间电压的2/3Vcc。另外，另一侧的电压输出端子62b(另一侧的1/2Vcc生成电路40b的电压输出端子52b)得到作为2/3Vcc与0V的中间电压的1/3Vcc。
下面，参照图3-图6来说明实施例1的单纯矩阵方式的强电介质存储器单元的读取动作和再写入动作。在该动作说明中，将图3所示位于字线WL2和位线BL2交点上的第4单元说明为选择单元。
图4中示出向字线WL和位线BL施加的电压波形。图4中示出的(1)、(2)、(3)和(4)的各动作时间分别设为相同时间(T秒)。另外，(1)-(4)的各动作既可从(1)至(4)连续进行，也可分别独立进行。下面，说明(1)-(4)中的各动作。在等待状态下，设字线WL和位线BL为0V。
(1)读取动作
在图4所示(1)的期间内进行读取动作。首先，选择BL从等待状态变为浮动状态。在相同定时下，选择WL变为Vcc，非选择WL变为1/3Vcc，非选择BL变为2/3Vcc。在该状态下，通过检测选择BL的电压，进行数据[0]或数据[1]的判断。通过由作为电压读出放大器的读取放大器8(参照图1)比较并放大选择BL的电位和另外生成的参照电位，进行数据[0]或[1]的判断。在该(1)的读取动作中，向第1单元—第4单元(参照图3)施加T秒以下电位差。
即，在(1)的读取动作中，向作为图3所示位于选择WL和非选择BL交点上的非选择单元的第1单元施加T秒1/3Vcc电位差。另外，向作为位于非选择线WL和选择BL交点上的非选择单元的第2单元施加T秒1/3Vcc-选择BL电位(浮动电位)。向作为位于非选择WL和非选择BL交点上的非选择单元的第3单元施加T秒-1/3Vcc电位差。向作为位于选择WL和选择BL交点上的选择单元的第4单元施加T秒Vcc-选择BL电位(浮动电位)的电位差。此时，在非选择单元(第1单元-第3单元)中保持下一数据的情况下，产生极化状态的恶化和改善。这里，所谓极化状态的恶化是指减少了强电介质电容中存储的电荷量，所谓极化状态的改善是指增加了减少的电荷量。
在作为非选择单元的第1单元中保持数据[1]的情况下，产生极化状态的恶化，在保持数据[0]的情况下，产生极化状态的改善。在作为非选择单元的第2单元中保持数据[1]的情况下，产生极化状态的恶化，在保持数据[0]的情况下，产生极化状态的改善。在作为非选择单元的第3单元中保持数据[1]的情况下，产生极化状态的改善，在保持数据[0]的情况下，产生极化状态的恶化。在作为选择单元的第4单元中保持数据[1]的情况下，产生极化状态的恶化，在保持数据[0]的情况下，再次写入数据[0]。
(2)[1]再写入动作
在上述(1)的读取动作后，暂时返回等待状态。之后，选择WL变为0V，非选择WL变为2/3Vcc，选择BL变为Vcc，非选择BL变为1/3Vcc。此时，在作为(2)的动作期间的T秒中，向第1单元-第4单元施加以下电位差。即，向作为非选择单元的第1单元、第2单元和第3单元分别施加T秒-1/3Vcc、-1/3Vcc和1/3Vcc。从而，在作为非选择单元的第1单元中保持数据[1]的情况下，产生极化状态的改善，在保持数据[0]的情况下，产生极化状态的恶化。在作为非选择单元的第2单元中保持数据[1]的情况下，产生极化状态的改善，在保持数据[0]的情况下，产生极化状态的恶化。在作为非选择单元的第3单元中保持数据[1]的情况下，产生极化状态的恶化，在保持数据[0]的情况下，产生极化状态的改善。
另外，在作为选择单元的第4单元中，因为施加T秒-Vcc的电位差，所以在(1)的读取动作中读取数据[1]的情况下，在(2)的动作中，完成数据[1]的再写入动作。图5中示出在作为选择单元的第4单元中，从保持数据[1]的情况的(1)的动作到(2)的动作的极化状态的变化。在选择单元读取数据[1]的情况下，在该时刻结束读取和再写入动作。
(3)[0]再写入用补偿动作
在上述(2)的[1]再写入动作后，暂时返回等待状态。之后，选择WL变为0V，非选择WL变为2/3Vcc，选择BL变为Vcc，非选择BL变为1/3Vcc。此时，向第1单元-第4单元施加T秒以下电位差。具体而言，向作为非选择单元的第1单元、第2单元和第3单元分别施加T秒-1/3Vcc、-1/3Vcc和1/3Vcc的电位差。另外，向作为选择单元的第4单元施加T秒-Vcc的电位差。通过施加电位差，在作为非选择单元的第1单元中保持数据[1]的情况下，产生极化状态的改善，在保持数据[0]的情况下，产生极化状态的恶化。在作为非选择单元的第2单元中保持数据[1]的情况下，产生极化状态的改善，在保持数据[0]的情况下，产生极化状态的恶化。在作为非选择单元的第3单元中保持数据[1]的情况下，产生极化状态的恶化，在保持数据[0]的情况下，产生极化状态的改善。另外，在作为选择单元的第4单元中，虽在上述(2)时刻保持的数据变为[1]，但变为再次写入数据[1]的状态。
(4)[0]再写入动作
在上述(3)的[0]再写入用补偿动作后，暂时返回等待状态。之后，选择WL变为Vcc，非选择WL变为1/3Vcc，选择BL变为0V，非选择BL变为2/3Vcc。由此，向作为非选择单元的第1单元、第2单元和第3单元分别施加T秒1/3Vcc、1/3Vcc和—1/3Vcc的电位差。另外，向作为选择单元的第4单元施加T秒Vcc的电位差。从而，在作为非选择单元的第1单元中保持数据[1]的情况下，产生极化状态的恶化，在保持数据[0]的情况下，产生极化状态的改善。在作为非选择单元的第2单元中保持数据[1]的情况下，产生极化状态的恶化，在保持数据[0]的情况下，产生极化状态的改善。在作为非选择单元的第3单元中保持数据[1]的情况下，产生极化状态的改善，在保持数据[0]的情况下，产生极化状态的恶化。在作为选择单元的第4单元中，因为施加Vcc的电位差，所以变为再写入数据[0]的状态。
图6中示出在作为选择单元的第4单元中，保持[0]的情况下上述(1)-(4)动作中极化状态的变化。通过(4)的动作，结束一系列读取和再写入动作。上述(1)-(4)动作中极化状态的恶化和改善状况如下面表2所示。
表2
        (1)        (2)        (3)         (4)
   [0]    [1]    [0]    [1]    [0]    [1]    [0]    [1]
    选择WL-非选择BL(第1单元)    ○    ×    ×    ○    ×    ○    ○    ×
    非选择WL-选择BL(第2单元)    ○    ×    ×    ○    ×    ○    ○    ×
    非选择WL-非选择BL(第3单元)    ×    ○    ○    ×    ○    ×    ×    ○
×：极化恶化
○：极化改善
在实施例1中，在读取和再写入动作中，在读取数据[1]的情况下前进到(2)的动作，在读取数据[0]的情况下，前进到(4)的动作。之后，分别移动到下一次的读取和再写入动作。在实施例1中，在读取数据[1]的情况和读取数据[0]的情况这两个情况下，极化状态恶化的次数与极化状态改善的次数相等。因此，即使反复进行读取动作和再写入动作，也无法在非选择单元中积累极化状态的恶化，所以最终不会破坏保持的数据。
即，在上述实施例1中，通过读取动作和再写入动作，沿抵消非选择单元的干扰引起的极化状态恶化的方向，向非选择单元中的第1单元和第3单元交互施加±1/3Vcc，同时，向非选择单元中的第2单元交互施加1/3Vcc-选择位线的电位和1/3Vcc、-1/3Vcc，可有效抑制极化状态恶化引起的非选择单元的数据破坏。
另外，在上述实施例1中，设定Vcc，使作为施加在非选择单元上的电压值的1/3Vcc变为小于从构成强电介质存储器的存储器单元具有的滞后特性考虑的抗电压(极化反转电压)。从而，可减少最终发生在非选择单元中的极化状态的恶化量。这点在下面说明的实施例2-8中也一样。
(实施例2)
参照图7，在实施例2中，(2)-(4)的动作与上述实施例1一样，仅(1)的动作与实施例1不同。下面，说明实施例2的动作。在实施例2中，与上述实施例1一样，(1)-(4)各动作时间分别设为相同时间(T秒)。另外，(1)-(4)的各动作既可从(1)至(4)连续进行，也可分别独立进行。在等待状态下，设字线WL和位线BL为0V。
(1)读取动作
在实施例2中(1)的读取动作中，选择WL从等待状态变为Vcc，非选择WL从等待状态变为1/3Vcc，选择BL从等待状态变为0V，非选择BL从等待状态变为2/3Vcc。从该状态开始，在实施例2中，通过检测选择WL中流过的电流，进行数据[0]或数据[1]的判断。即，在上述实施例1中，通过检测选择BL的电压来进行数据判断，但在实施例2中，通过检测选择WL中流过的电流来判断数据。具体而言，通过比较并放大选择WL的电流和另外生成的参照电流，进行数据[0]或[1]的判断。此时，使用由电流读出放大器构成的读取放大器(未图示)来代替实施例1中由电压读出放大器构成的读取放大器(参照图1)。这里，流过选择WL的电流值瞬态变化。因此，最好当流过选择WL的电流值达到峰值时，通过与参照电流值进行比较放大，进行数据[0]或[1]的判断。
在(1)的读取动作中，向作为非选择单元的第1单元、第2单元和第3单元分别施加T秒1/3Vcc、1/3Vcc和-1/3Vcc的电位差。另外，向作为选择单元的第4单元施加T秒Vcc的电位差。从而，在作为非选择单元的第1单元中保持数据[1]的情况下，产生极化状态的恶化，在保持数据[0]的情况下，产生极化状态的改善。在作为非选择单元的第2单元中保持数据[1]的情况下，产生极化状态的恶化，在保持数据[0]的情况下，产生极化状态的改善。在作为非选择单元的第3单元中保持数据[1]的情况下，产生极化状态的改善，在保持数据[0]的情况下，产生极化状态的恶化。在作为选择单元的第4单元中保持数据[1]的情况下，产生极化状态的恶化在保持数据[0]的情况下，再次写入数据[0]。
在实施例2的(1)的读取动作中，与上述实施例1不同，因为将选择BL的电位固定在0V，所以施加在位于非选择WL和选择BL交点上的第2单元的电位差确实变为1/3Vcc。即，在实施例1中，因为位于非选择WL和选择BL交点上的第2单元的电位差为1/3Vcc-选择BL电位，所以通过选择BL电位的变化，从0V附近(或小于0V)取得1/3Vcc的值。因此，在实施例1中，在非选择单元中位于非选择WL和选择BL交点上的第2单元中，可能不能确实进行保持数据[1]情况的极化状态恶化动作和保持数据[0]情况的极化状态改善动作。
相反，在实施例2中，因为将选择BL的电位固定在0V，所以在作为连接于选择BL上的非选择单元的第2单元中，可确实进行保持数据[1]情况的极化状态恶化动作和保持数据[0]情况的极化状态改善动作。从而，在实施例2中，即使在作为连接于选择BL上的非选择单元的第2单元中，因为可确实抑制极化状态恶化积累，所以可最终抑制在第2单元中保持的数据被破坏。
实施例2中的(2)-(4)的动作与上述实施例1一样。
(实施例3)
参照图8，在实施例3中，(2)-(4)的动作与上述实施例1一样，仅(1)的动作与实施例1不同。下面，说明实施例3的动作。在实施例3中，也与上述实施例1一样，(1)-(4)各动作时间分别设为相同时间(T秒)。另外，(1)-(4)的各动作既可从(1)至(4)连续进行，也可分别独立进行。在等待状态下，设字线WL和位线BL为0V。
(1)读取动作
在实施例3中(1)的读取动作中，选择BL从等待状态变为浮动。在同一定时下，选择WL变为Vcc，非选择WL变为1/3Vcc，非选择BL变为2/3Vcc。在该状态下，通过检测选择BL的电压，进行数据[0]或数据[1]的判断。通过用由电压读出放大器构成的读取放大器8(参照图1)比较并放大选择BL的电位和另外生成的参照电位，进行数据[0]或[1]的判断。并且，在实施例3中，在数据[0]或[1]的判断结束后，选择BL再返回0V。将(1)的动作期间设为T秒，将选择BL变为浮动状态的时间设为t1秒。
此时，向作为非选择单元的第1单元施加T秒1/3Vcc电位差。另外，向作为位于非选择线WL和选择BL交点上的非选择单元的第2单元施加t1秒1/3Vcc-选择BL电位，同时，施加T-t1秒1/3Vcc的电位差。另外，向作为位于非选择WL和非选择BL交点上的非选择单元的第3单元施加T秒-1/3Vcc电位差。另一方面，向作为选择单元的第4单元施加t1秒Vcc-选择BL电位后，施加T-t1秒Vcc的电位差。
上述t1秒被设定为充分短的时间t1，以在作为位于非选择线WL和选择BL交点上的非选择单元的第2单元中，与T1-t1期间接受的1/3Vcc引起的极化量变化相比，在t1期间接受的1/3Vcc-选择BL电位的引起的电极量变化足够小，并且，通过施加T-t1秒1/3Vcc，(1)的极化量变化变为与(1)后的(2)-(4)中发生的极化量变化基本相同的量。因此，在(1)的读取动作中，可如下变化极化状态。即，在作为非选择单元的第1单元中保持数据[1]的情况下，产生极化状态的恶化，在保持数据[0]的情况下，产生极化状态的改善。在作为非选择单元的第2单元中保持数据[1]的情况下，产生极化状态的恶化，在保持数据[0]的情况下，产生极化状态的改善。在作为非选择单元的第3单元中保持数据[1]的情况下，产生极化状态的改善，在保持数据[0]的情况下，产生极化状态的恶化。在作为选择单元的第4单元中保持数据[1]的情况下，产生极化状态的恶化，在保持数据[0]的情况下，再次写入数据[0]。
实施例3中的(2)-(4)的动作与上述实施例1一样。
在实施例3中，如上所述，在(1)的读取动作中，在检测选择BL的电位后，通过设为0V，在位于非选择线WL和选择BL交点上的第2单元中，就(1)的读取动作而言，产生变为1/3Vcc的期间。从而，在实施例3中，在(1)的读取动作中，即使在作为连接于选择BL上的非选择单元的第2单元中，也可确实进行保持数据[1]的情况的极化状态恶化动作和保持数据[0]的情况的极化状态改善动作。
(实施例4)
在实施例4中，通过(1)和(2)来进行上述实施例2中(1)的读取动作。下面，说明实施例4的(1)和(2)的动作。另外，在实施例4中，施加在字线WL和位线BL上的电压波形与图7所示实施例2的电压波形图一样。另外，实施例4的(3)和(4)的动作与上述实施例1一样。下面，说明实施例4的动作。
(1)选择WL的电流值保持动作
在实施例4中，选择WL从等待状态变为Vcc，非选择WL从等待状态变为1/3Vcc，选择BL从等待状态变为0V，非选择BL从等待状态变为2/3Vcc。在该状态下，在电流值保持电路(未图示)中保持选择WL中流过的电流。因为流过选择WL的电流瞬态变化，所以最好保持流过的电流达到峰值时的值。在(1)的选择WL的电流值保持动作中，分别向作为非选择单元的第1单元、第2单元和第3单元施加T秒1/3Vcc、1/3Vcc和-1/3Vcc的电位差。另外，向作为选择单元的第4单元施加T秒Vcc的电位差。
从而，在作为连接在选择WL上的非选择单元的第1单元中保持数据[1]的情况下，产生极化状态的恶化，在保持数据[0]的情况下，产生极化状态的改善。在作为连接在选择BL上的非选择单元的第2单元中保持数据[1]的情况下，产生极化状态的恶化，在保持数据[0]的情况下，产生极化状态的改善。在作为连接在非选择WL和非选择BL上的非选择单元的第3单元中保持数据[1]的情况下，产生极化状态的改善，在保持数据[0]的情况下，产生极化状态的恶化。在作为选择单元的第4单元中写入数据[0]。
(2)选择BL的电流值保持、读取、[1]再写入动作
选择WL从等待状态变为0V，非选择WL从等待状态变为2/3Vcc，选择BL从等待状态变为Vcc，非选择BL从等待状态变为1/3Vcc。在该状态下，在电流值保持电路(未图示)中保持选择BL中流过的电流。因为流过选择BL的电流瞬态变化，所以最好保持流过的电流达到峰值时的值。通过比较(2)的动作中保持的选择BL的电流值和上述(1)的动作中保持的选择WL的电流值，进行数据[0]或[1]的判断。此时，使用由电流读出放大器构成的读取放大器(未图示)来代替实施例1中由电压读出放大器构成的读取放大器8(参照图1)。
这里，在作为选择单元的第4单元中保持数据[1]的情况下，在(1)和(2)的动作中极化状态反转，所以在(1)和(2)的动作中，在选择WL和选择BL中分别流过相同电流。另外，在选择单元中保持数据[0]的情况下，仅在(2)的动作中极化状态反转，所以在(1)和(2)的动作中，在选择WL和选择BL中流过的电流值各不相同。因此，在(1)的动作中流过选择WL的电流值与在(2)的动作中流过选择BL的电流值相同的情况下，判断为数据[1]，在(1)的动作中流过选择WL的电流值与在(2)的动作中流过选择BL的电流值不同的情况下，判断为数据[0]。
在(2)的动作中，向作为非选择单元的第1单元、第2单元和第3单元分别施加T秒-1/3Vcc、-1/3Vcc和1/3Vcc的电位差。另外，向作为选择单元的第4单元施加T秒-Vcc的电位差。从而，在作为非选择单元的第1单元中保持数据[1]的情况下，产生极化状态的改善，在保持数据[0]的情况下，产生极化状态的恶化。在作为非选择单元的第2单元中保持数据[1]的情况下，产生极化状态的改善，在保持数据[0]的情况下，产生极化状态的恶化。在作为非选择单元的第3单元中保持数据[1]的情况下，产生极化状态的恶化，在保持数据[0]的情况下，产生极化状态的改善。
另外，因为向作为选择单元的第4单元施加-Vcc的电位差，所以在读取数据[1]的情况下，在该时刻再写入数据[1]。在读取数据[1]的情况下，在该时刻，读取动作和再写入动作结束。
实施例4中的(3)和(4)的动作与上述实施例1的(3)和(4)的动作一样。
在实施例4中，如上所述，通过由电流值保持电路来保持电流值，所以与实施例2不同，具有不需要生成与选择WL的电流值进行比较用参照电流的参照单元等的优点。
(实施例5)
参照图9，在实施例5中，将存储器单元区域的一半设为通常的存储器单元区域的同时，在剩下的一半设为伪单元区域。图中，位于字线Wlma和位线Blna交点上的伪单元对应于位于字线WLm和位线BLn交点上存储器单元。另外，存储器单元和伪单元仅由强电介质电容(未图示)构成。此时构成存储器单元的强电介质电容是本发明的[第1存储部件]的一例，构成伪单元的强电介质电容是本发明的[第2存储部件]的一例。
在写入动作时，通过SW信号，将晶体管Trm变为截止状态，从而，从中央将字线分割为字线WLm和字线W1ma。分别向存储器单元和与之对应的伪单元中写入相反的数据。
在读取动作时，在晶体管Trm通过SW信号变为导通状态的状态下，通过读出放大器San来比较放大选择单元的位线BLn的电位和与之对应的伪单元的位线BLna的电位。由此来进行数字[0]或[1]的判断。
下面表3中示出写入时的电压配置。
表3
    存储器单元
  选择WL    非选择WL  选择BL   非选择BL
  写入[0]     Vcc     1/3Vcc    0    2/3Vcc
  写入[1]     0     2/3Vcc    Vcc    1/3Vcc
                     伪单元
  选择WLa   非选择Wla   选择Bla   非选择Bla
  写入[1]     0     2/3Vcc     Vcc     1/3Vcc
  写入[0]     Vcc     1/3Vcc     0     2/3Vcc
如上表3所示，在写入数据[1]的情况下，在写入数据[0]后，进行数据[1]的写入。另外，在写入数据[0]的情况下，在写入数据[1]后，进行数据[0]的写入。从而，通过事先写入相反数据，向非选择单元施加±1/3Vcc，可抑制干扰。另外，在写入动作时，晶体管Trm为截止状态。
图10中示出读取动作和再写入动作时的电压波形。向图10所示存储器单元区域和伪区域施加的读取动作和再写入动作时的电压波形分别与图8所示实施例3一样。作为实施例5的读取和再写入动作，在图10所示的(1)和(2)的动作时，图9所示晶体管Trm为导通状态，在(3)和(4)的动作时，晶体管Trm为截止状态。
即，因为在选择单元和选择伪单元中写入彼此相反的数据，所以必需在存储器单元区域和伪单元区域中分别独立进行(3)以后的动作。具体而言，在选择单元中保持数据[0]，在读取数据[0]的情况下，在存储器单元区域中，进行到(4)的动作，在写入数据[0]的同时，在伪单元区域中，进行到(2)的动作，写入作为与写入存储器单元中的数据相反数据的参照数据[1]。另外，在选择单元中保持数据[1]，在读取数据[1]的情况下，在存储器单元区域中，进行到(2)的动作，在写入数据[1]的同时，在伪单元区域中，进行到(4)的动作，写入作为与写入存储器单元中的数据相反数据的参照数据[0]。
即使在上述读取动作和再写入动作中，因为交互施加±1/3Vcc的电位差，所以可有效抑制非选择单元和非选择伪单元中的干扰。从而，可正确读取数据。
另外，在上述实施例5中，虽示出了通过从中央分割字线WL来分割成存储器单元区域和伪区域的结构，但本发明不限于此，例如图11所示，也可是从中央分割位线BL来分割成存储器单元区域和伪区域的结构。
(实施例6)
参照图12-图14，说明实施例6中，在进行上述实施例1-4之一的读取/再写入动作的情况下，还抑制非选择单元的干扰用的写入动作。
在实施例6中，在进行上述实施例1-4之一的读取/再写入动作的情况下，还在写入动作时，在对选择单元，使用1/3Vcc法来写入任意数据之前，事先在选择单元中写入与该任意数据相反的数据。下面详细说明。
首先，在写入数据[0]的情况下，如图12所示，在(1)的期间中，写入与数据[0]相反的数据[1]。之后，在(2)的期间中，写入数据[0]。具体的电压配置是在(1)的期间中，使选择WL变为0V，同时，使选择BL变为Vcc。另外，使非选择WL变为2/3Vcc，使非选择BL变为1/3Vcc。由此，在(1)的期间中，向选择单元中写入相反的数据[1]。此时，向连接于选择WL和非选择BL上的第1非选择单元施加-1/3Vcc的电位差。另外，向连接于非选择WL和选择BL上的第2非选择单元施加-1/3Vcc的电位差。向连接于非选择WL和非选择BL上的第3非选择单元施加1/3Vcc的电位差。
在(1)的期间中，在写入相反的数据[1]后，在(2)的期间中，写入原来应写入的数据[0]。在(2)的期间中，使选择WL变为Vcc，同时，使选择BL变为0V。另外，使非选择WL变为1/3Vcc，同时，使非选择BL变为2/3Vcc。此时，向第1非选择单元和第2非选择单元都施加1/3Vcc的电位差，向第3非选择单元施加-1/3Vcc的电位差。
另外，在写入数据[1]的情况下，变为图13所示的电压配置。具体而言，在(1)的期间中，写入相反的数据[0]。之后，在(2)的期间中，写入原来应写入的数据[1]。因此，图13所示(1)的期间的电压配置与图12所示(2)期间的电压配置相同，图13所示(2)的电压配置与图12所示(1)的电压配置相同。在图13所示电压配置的情况下，在(1)的期间中，向第1非选择单元和第2非选择单元施加1/3Vcc的电位差，向第3非选择单元施加-1/3Vcc的电位差。另外，在(2)的期间中，向第1非选择单元和第2非选择单元施加-1/3Vcc的电位差，向第3非选择单元施加1/3Vcc的电位差。
在图12和图13所示写入动作中，分别以各相同次数向所有非选择单元(第1非选择单元-第3非选择单元)施加±1/3Vcc。即，在实施例6中，在写入数据[0]的情况和写入数据[1]的情况两种情况下，极化状态恶化的次数和极化状态改善的次数相等。因此，即使重复进行写入动作，也会因为在非选择单元中不积累极化状态的恶化，所以最终不会破坏保持的数据。
即，在上述实施例6中，在写入动作中，沿抵消非选择单元的干扰引起的极化状态恶化的方向，如图13所示，向非选择单元(第1非选择单元-第3非选择单元)交互施加±1/3Vcc，从而可有效抑制极化状态恶化引起的非选择单元的数据破坏。
除实施例6的写入动作外，若进行上述实施例1-实施例4之一的读取动作和再写入动作，则可更有效抑制非选择单元的数据破坏。
(实施例7)
参照图15，说明在实施例7中，存储器单元20由强电介质电容21、和由强电介质电容或常电介质电容构成的负载电容22构成的情况下的动作方法。
即，在实施例7中，若施加在存储器单元20上的电位差为Va，施加在存储器单元20内的强电介质电容21上的电位差为Vf，则由下式(3)表示。
Vf＝CeVa/(Cf+Ce)…(3)
其中，Cf为强电介质电容21的电容，Ce为负载电容22。
如上述式(3)所示，向存储器单元20的强电介质电容21施加由强电介质电容21的电容与负载电容22之比分割的电位差。因此，若假设上述实施例1-实施例6中的存储器单元仅由与实施例7的强电介质电容21相同的强电介质电容构成，则在实施例7中，只要将实施例1-6中说明的电压配置全部乘以(Cf+Ce)/Ce倍后施加到图15所示存储器单元20即可。从而，可向强电介质电容21施加与上述实施例1-6一样的电位差。结果，即使在具有图15所示存储器单元20的结构中，也可容易适用上述实施例1-6的动作方法。从而，在读取和再写入动作和写入动作中，因为可沿抵消非选择单元的干扰引起的极化状态恶化的方向，向非选择单元交互施加±1/3Vcc，从而可有效抑制极化状态恶化引起的非选择单元的数据破坏。
(实施例8)
首先，参照图16，在实施例8中使用的FET型强电介质存储器中，存储器单元30由强电介质电容31和单元晶体管32构成。强电介质电容31的一端连接于字线WL，强电介质电容31的另一端连接于单元晶体管32的栅极。FET型强电介质存储器具有如下MFMIS(M：金属或导体、F：强电介质、I：常电介质、S：半导体)的结构：在强电介质电容31与半导体衬底(未图示)之间，插入导电层、和难以在与二氧化硅(SiO2)等半导体之间形成界面电平的常电介质电容。
在图16所示实施例8的FET型强电介质存储器中，设第4单元为选择单元、设第1-第3单元为非选择单元进行说明。此时，设通过向选择的字线WL1与选择的位线BL1之间施加电位差Vpp，如图17所示，强电介质电容31的极化方向变为向下状态为数据[0]。另外，设通过向选择的字线WL1与选择的位线BL1之间施加电位差(-Vpp)，如图18所示，强电介质电容31的极化方向变为向上状态为数据[1]的状态。
因为向强电介质电容31施加与栅极电容进行电容分割的电压，所以必需将Vpp设定得大，以便强电介质电容31的极化状态可充分反转。
下面，说明图16所示强电介质存储器中，防止保持在非选择单元中的数据破坏的动作方法。因为向强电介质电容31施加与栅极电容进行电容分割的电压，所以考虑到这一点，使用高电压Vpp。另外，在下面说明中，为了简化，不考虑单元晶体管32的耗尽层电容。在考虑耗尽层电容的情况下，只要考虑强电介质电容容量、栅极电容和耗尽层电容引起的电压的电容分割，调整各电压配置即可。
(写入动作)
首先，参照图19来说明写入数据[0]时的写入动作。
(1)相反数据写入动作
如图19所示，在(1)的期间中，在选择单元(第4单元)中，字线WL1(选择WL)为0V，位线BL1(选择BL)和源线SL1(选择SL)都变为Vpp。因为衬底与位线连接，所以单元晶体管32的衬底电位和半导体表面附近的电位变为Vpp。向选择单元(第4单元)的强电介质电容31施加与栅极电容进行电容分割的电压-Vcc，写入相反的数据[1]。这里，向强电介质电容31施加的电压Vcc使用栅极电容Cg、强电介质电容容量Cf和电压Vpp，由下式(4)表示。
Vcc＝{Cg/(Cf+Cg)}Vpp…(4)
因此，只要向存储器单元施加Vcc的(Cf+Cg)/Cg倍的电压Vpp即可。另外，在作为非选择单元的第1单元中，向字线WL1(选择WL)施加0V，向位线BL2(非选择BL)施加1/3Vpp、向源线SL1(选择SL)施加Vpp。第1单元的单元晶体管32的衬底电位和半导体表面附近的电位变为1/3Vpp，向第1单元的强电介质电容31施加-1/3Vcc的电位差。在图16所示的单元晶体管32中，在字线与位线间的电位差为1/3Vpp的情况下，调整阈值电压，以不形成隧道。
另外，在作为非选择单元的第2单元中，向字线WL0(非选择WL)施加2/3Vpp，向位线BL1(选择BL)施加Vpp、向源线SL0(非选择SL)施加1/3Vpp。第2单元的衬底电位和半导体表面附近的电位变为Vpp，向第2单元的强电介质电容31施加-1/3Vcc的电位差。
另外，在作为非选择单元的第3单元中，向字线WL0(非选择WL)施加2/3Vpp，向位线BL2(非选择BL)和源线SL0(非选择SL)施加1/3Vpp的电位差。第3单元的衬底电位和半导体表面附近的电位变为1/3Vpp，向第3单元的强电介质电容31施加1/3Vcc的电位差。
(2)数据写入动作
在作为选择单元的第4单元中，字线WL1(选择WL)为Vpp，位线BL1(选择BL)、源线SL1(选择SL)都变为0V。因为衬底与位线连接，所以第4单元(选择单元)的单元晶体管32的衬底电位和半导体表面附近的电位变为0V。向第4单元(选择单元)的强电介质电容31施加与栅极电容进行电容分割的电压Vcc(参照上述式(4)，写入数据[0]。
另外，在作为非选择单元的第1单元中，向字线WL1(选择WL)施加Vpp，向位线BL2(非选择BL)施加2/3Vpp、向源线SL1(选择SL)施加0V。第1单元的单元晶体管32的衬底电位和半导体表面附近的电位变为2/3Vpp，向第1单元的强电介质电容31施加1/3Vcc的电位差。
另外，在作为非选择单元的第2单元中，向字线WL0(非选择WL)施加1/3Vpp，向位线BL1(选择BL)施加0V、向源线SL0(非选择SL)施加2/3Vpp。第2单元的衬底电位和半导体表面附近的电位变为0V，向第2单元的强电介质电容31施加1/3Vcc的电位差。另外，在作为非选择单元的第3单元中，向字线WL0(非选择WL)施加1/3Vpp的同时，向位线BL2(非选择BL)和源线SL0(非选择SL)施加2/3Vpp的电位差。第3单元的衬底电位和半导体表面附近的电位变为2/3Vpp，向第3单元的强电介质电容31施加-1/3Vcc的电位差。
通过图19(1)的相反数据写入动作和(2)的数据写入动作，向非选择单元(第1单元-第3单元)的强电介质电容31施加±1/3Vcc。因此，通过使用图19所示的电压配置，可抑制写入动作时干扰引起的非选择单元的数据破坏。
在图20写入数据[1]的情况下，仅替换图19所示写入数据[0]情况下的(1)期间的动作和(2)期间的动作，其它动作与写入数据[0]的情况相同。
(读取/再写入动作)
在读取/再写入时的电压配置中，如图21所示，分为(1)读取、(2)[1]再写入、(3)[1]写入、(4)[0]再写入(再读取)这4个动作。并且，在存储器单元保持数据[1]的情况下，动作在(2)结束，在保持数据[0]的情况下，进行动作，直到(4)。
(1)读取动作
首先，数据的读取通过向选择的字线WL1(选择WL)与选择的位线BL1(选择BL)之间施加电位差Vpp，同时，向选择的源线SL1(选择SL)施加适当电压，测定单元晶体管23的漏极电流来进行。通过测定漏极电流可判断数据的理由如下。即，在选择单元中保持数据[1]的情况下，在读取时，因为强电介质电容31的极化状态反转，所以在单元晶体管32的栅极中发生充分大的电荷量Qg。同时，在单元晶体管32的栅极正下方的半导体表面附近发生-Qg的电荷。从而，源、漏极间由于反转电子而导通，所以流过漏极电流。
另一方面，在保持数据[0]的情况下，在读取时，因为强电介质电容31的极化状态不反转，所以在选择WL和选择BL之间的电位差Vpp充分大的情况下，单元晶体管23的栅极中也基本不发生电荷。因此，因为栅极正下方的半导体表面附近也基本不感应负电荷，所以单元晶体管32的源、漏极间不导通。因此，不流过漏极电流。故可通过测定漏极电流来判断数据。
具体而言，如图21所示，在(1)的读取动作中，在作为选择单元的第4单元中，向字线WL1(选择WL)施加Vpp，向位线BL1(选择BL)施加0V、向源线SL1(选择SL)施加Vpp。因为衬底与位线连接，所以第4单元的单元晶体管32的衬底电位变为0V。在保持数据[1]的情况下，第4单元(选择单元)的强电介质电容31的极化状态反转。从而，因为在栅极上发生大的电荷，所以形成隧道。因此，在第4单元(选择单元)的单元晶体管32中流过漏极电流。另一方面，在保持数据[0]的情况下，第4单元(选择单元)的强电介质电容31的极化状态不反转。因此，由于在第4单元(选择单元)的单元晶体管32中不形成隧道，所以不流过漏极电流。通过测定漏极电流，判断数据[0]和[1]。
另外，在作为非选择单元的第1单元中，向字线WL1(选择WL)施加Vpp，向位线BL2(非选择BL)施加2/3Vpp、向源线SL1(选择SL)施加Vpp。第1单元的单元晶体管32的衬底电位和半导体表面附近的电位变为2/3Vpp，向第1单元的强电介质电容31施加1/3Vcc的电位差。
另外，在作为非选择单元的第2单元中，向字线WL0(非选择WL)施加1/3Vpp，向位线BL1(选择BL)施加0V、向源线SL0(非选择SL)施加2/3Vpp。第2单元的衬底电位和半导体表面附近的电位变为0V，向第2单元的强电介质电容31施加1/3Vcc的电位差。另外，在作为非选择单元的第3单元中，向字线WL0(非选择WL)施加1/3Vpp，向位线BL2(非选择BL)和源线SL0(非选择SL)施加2/3Vpp的电位差。第3单元的衬底电位和半导体表面附近的电位变为2/3Vpp，向第3单元的强电介质电容31施加-1/3Vcc的电位差。
(2)数据[1]再写入动作
此时的电压配置与图19所示数据[0]写入动作时的(1)期间中进行的相反数据写入相同。在作为选择单元的第4单元保持数据[1]的情况下，读取/再写入动作在这里结束。
(3)数据[1]写入动作
此时的电压配置与图19所示数据[0]写入动作时的(1)期间中进行的相反数据写入相同。
(4)数据[0]再写入(再读取)动作
此时的电压配置与图21所示读取/再写入动作的(1)期间中进行的读取相同。即，向选择WL施加Vpp，向选择BL施加0V，向选择SL施加Vpp。
此时，也可不向选择SL施加Vpp，而施加0V。具体而言，在(4)的数据[0]再写入状态下，(3)的数据[1]写入动作中为写入数据[1]的状态，所以必需沿极化反转方向向作为选择单元的第4单元的强电介质电容31施加电压。因此，在单元晶体管32栅极正下方形成隧道。此时，若如上所述向选择SL施加Vpp，则第4单元栅极正下方的半导体表面附近的电位未必变为与选择位线BL1相同的电位(0V)，所以不限制向强电介质电容31施加Vcc的电位差。相反，若选择源线SL1为0V，则即使形成隧道，半导体表面附近的电位也可变为0V，可确实写入数据[0]。选择源线SL1为0V情况下作为非选择单元的第1-第3单元的动作与图19所示[0]数据写入动作时在(2)期间中进行的数据写入相同。
在实施例8中，通过(1)-(4)的读取/再写入动作，分别以相同次数向非选择单元(第1单元-第3单元)的强电介质电容31施加±1/3Vcc，所以可抑制写入动作时干扰引起的非选择单元的数据破坏。
(实施例9)
参照图22，说明在实施例9中，与上述实施例1-8不同，向非选择单元施加1/2Vcc电压的情况。
具体而言，在实施例9的单纯矩阵方式的强电介质存储器中，如图22所示，将图1所示实施例1的强电介质存储器的1/3Vcc·2/3Vcc生成电路10替换成1/2Vcc生成电路10a。其它结构与图1所示实施例1一样。
参照图23和图24，说明实施例9中，将位于图23所示字线WL3和位线BL3交点上的第4单元作为选择单元。在图24中示出施加在字线WL和位线BL上的电压波形。设图24所示T1(1)、T2(2)、T3(3)和T4(4)各动作的时间为相同时间(T秒：相同脉冲宽度)。另外，(1)-(4)的各动作既可从(1)至(4)连续进行，也可分别独立进行。下面，说明(1)-(4)中的各动作。在等待状态下，设字线WL和位线BL为0V。
(1)读取动作T1
在图24所示T1期间内进行读取动作。首先，选择BL从等待状态变为浮动状态(高阻抗状态)。在相同定时下或使定时延迟数nsec-数十nsec，选择WL变为Vcc，非选择WL变为1/2Vcc。其后，选择BL变为0V。当选择BL为浮动状态时，通过检测选择BL的电压，进行数据[0]或数据[1]的判断。通过由作为电压读出放大器的读取放大器8(参照图22)比较并放大选择BL的电位和另外生成的参照电位，进行数据[0]或[1]的判断。
在T1的读取动作中，在连接于选择BL上的作为非选择单元的第2单元中，如图25所示，在t1(＜T1)期间施加1/2Vcc-Vr电位差，之后，在(T1-t1)期间施加1/2Vcc的电位差。另外，向连接于选择WL上的作为非选择单元的第1单元，在T1期间施加1/2Vcc的电位差。另外，向未连接于选择WL和选择BL上的作为非选择单元的第3单元，在T1期间施加0V。另一方面，向作为选择单元的第4单元，在t1期间施加Vcc-Vr电位差，之后，在(T1-t1)期间施加Vcc的电位差。
在实施例9中，在连接于选择BL上的作为非选择单元的第2单元中，将t1的期间设定得充分短，使t1期间接受的(1/2Vcc-Vr)引起的极化量变化ΔPra与(T1-t1)期间接受的1/2Vcc引起的极化量变化ΔPr相比充分小，并且，ΔPr变为与在T1期间后的T2-T4中分别发生的极化量变化基本相同的量。
结果，在连接于选择BL上的作为非选择单元的第2单元中，在保持数据[1]的存储器单元中，如图26所示，产生极化状态的恶化，在保持数据[0]的存储器单元中，如图27所示，产生极化状态的改善。在连接于选择WL上的非选择单元(第1单元)中，在保持数据[1]的存储器单元中，如图28所示，产生极化状态的恶化，在保持数据[0]的存储器单元中，如图29所示，产生极化状态的改善。连接于非选择WL和非选择BL上的非选择单元(第3单元)由于T1期间中电位差为0V，所以与保持的数据无关，极化状态不变化(未图示)。另外，在作为选择单元的第4单元中，在保持数据[1]的情况下，如图30所示，数据[1]被破坏，变为写入数据[0]的状态。另外，在选择单元(第4单元)保持数据[0]的情况下，如图31所示，数据不被破坏。
(2)再写入动作T2
在上述(1)的读取动作后，如图24所示，暂时返回等待状态。之后，选择WL变为0V，非选择WL变为1/2Vcc，选择BL变为Vcc，非选择BL变为1/2Vcc。在再写入动作T2期间，向在读取动作的T1期间施加1/2Vcc的作为非选择单元的第1单元和第2单元施加-1/2Vcc。另外，再次向在T1期间施加0V的作为非选择单元的第3单元施加0V。
结果，在作为非选择单元的第1单元和第2单元中保持数据[1]的情况中，如图33所示，产生极化状态的改善。在第1单元和第2单元中保持数据[0]的情况中，如图34所示，产生极化状态的恶化。连接于非选择WL和非选择BL上的非选择单元(第3单元)由于T2期间中电位差为0V，所以与保持的数据无关，极化状态不变化(未图示)。另外，在作为选择单元的第4单元中，如图35所示，写入数据[1]。在(1)的读取动作T1中，在读取数据[1]的情况下，实施例9的读取和再写入动作在T2结束。
(3)补偿动作T3
在上述(2)的再写入动作T2后，如图24所示，暂时返回等待状态。之后，再次选择WL变为0V，非选择WL变为1/2Vcc，选择BL变为Vcc，非选择BL变为1/2Vcc。在再写入动作T2中，如图36所示，再次向施加-1/2Vcc的非选择单元(第1单元和第2单元)施加-1/2Vcc。另外，在再写入动作T2中，施加0V的非选择单元(第3单元)仍为0V不变。
结果，在第1单元和第2单元中保持数据[1]的情况中，如图37所示，产生极化状态的改善。在第1单元和第2单元中保持数据[0]的情况中，如图38所示，产生极化状态的恶化。图38中，ΔPr表示极化状态两次恶化时的极化量的减少量。另外，在作为非选择单元的第3单元中，由于电位差为0V，所以极化状态不变化(未图示)。另外，在作为选择单元的第4单元中，如图39所示，再次写入数据[1]。
(4)再写入动作T4
在上述(3)的补偿动作T3后，如图24所示，暂时返回等待状态。之后，选择WL变为Vcc，非选择WL变为1/2Vcc，选择BL变为0V，非选择BL变为1/2Vcc。在再写入动作T4中，如图40所示，向在补偿动作T3中施加-1/2Vcc的非选择单元(第1单元和第2单元)施加1/2Vcc。另一方面，在补偿动作T3中施加0V的非选择单元(第3单元)仍为0V不变。
结果，在第1单元和第2单元中保持数据[1]的情况中，如图41所示，产生极化状态的恶化。在第1单元和第2单元中保持数据[0]的情况中，如图42所示，产生极化状态的改善。另一方面，在作为非选择单元的第3单元中，由于电位差为0V，所以极化状态不变化(未图示)。另外，在作为选择单元的第4单元中，如图43所示，写入数据[0]。
这里，在实施例9中，图32所示再写入动作T2后的等待状态或图40所示再写入动作T4后的等待状态下的存储器单元的极化状态变为一系列读取和再写入动作后的各存储器单元的极化状态。在部分存储器单元中，发生一次干扰引起的极化状态的恶化。但是，在重复读取和再写入动作的情况下，极化状态的恶化也不会增加。
图44中示出从没有干扰引起的极化状态恶化的初始状态(T0)开始，进行实施例9的读取和再写入动作情况下第1单元和第2单元的极化量变化。另外，图45中示出从有一次干扰引起的极化状态恶化的初始状态(T0)开始，进行实施例9的读取和再写入动作情况下第1单元和第2单元的极化量变化。作为非选择单元的第3单元在一系列读取和再写入动作时电位差总为0V，极化状态没有变化(没有干扰)，所以未图示。如图44和图45所示，可知在重复读取和再写入动作的情况下，极化状态的恶化也不会增加。
在实施例9中，如上所述，通过读取动作和再写入动作，通过向非选择单元中的第1单元和第2单元交互施加±1/2Vcc，可有效抑制极化状态恶化引起的非选择单元(第1单元和第2单元)的数据破坏。另外，在非选择单元中的第3单元中，通过读取动作和再写入动作，总是施加0V，所以不会产生极化状态恶化引起的非选择单元的数据破坏。
(写入动作)
下面，参照图46-图54，说明实施例9的单纯矩阵方式的强电介质存储器中的数据[1]的写入动作。
(1)补偿动作T1
首先，如图46所示，选择WL从等待状态变为Vcc，非选择WL从等待状态变为1/2Vcc，选择BL从等待状态变为0V，非选择BL从等待状态变为1/2Vcc。此时，向各存储器单元施加的电位差变为如图47所示。即，在T1期间向非选择单元中的第1单元和第2单元施加1/2Vcc，在T1期间向非选择单元中的第3单元施加0V。另一方面，在T1期间向作为选择单元的第4单元施加Vcc的电位差。
结果，在第1单元和第2单元中保持数据[1]的情况中，如图48所示，产生极化状态的恶化。在作为非选择单元的第1单元和第2单元中保持数据[0]的情况中，如图49所示，产生极化状态的改善。另外，在作为非选择单元的第3单元中，由于电位差为0V，所以极化状态不变化(未图示)。另外，在作为选择单元的第4单元中，如图50所示，写入数据[0]。
(2)写入动作T2
在写入动作T2期间，如图46所示，选择WL从等待状态变为0V，非选择WL从等待状态变为1/2Vcc，选择BL从等待状态变为Vcc，非选择BL从等待状态变为1/2Vcc。此时，向各存储器单元施加的电位差变为如图51所示。即，在T2期间向非选择单元中的第1单元和第2单元施加-1/2Vcc。另外，在T2期间向非选择单元中的第3单元施加0V的电位差。另一方面，在T2期间向作为选择单元的第4单元施加-Vcc的电位差。
结果，在作为非选择单元的第1单元和第2单元中保持数据[1]的情况中，如图52所示，产生极化状态的改善。在非选择单元中的第1单元和第2单元中保持数据[0]的情况中，产生极化状态的恶化。另外，在非选择单元中的第3单元中，由于电位差为0V，所以极化状态不变化(未图示)。另外，在作为选择单元的第4单元中，如图54所示，写入数据[1]。
图52-图54所示T2后的等待状态下各存储器单元的极化状态变为一系列写入动作后的各存储器单元的极化状态。在部分存储器单元中，发生一次干扰引起的极化状态的恶化。但是，在重复写入动作的情况下，极化状态的恶化也不会增加。在实施例9中，在一系列写入动作中，因为极化状态的恶化和改善分别各引起一次，所以从存在一次干扰引起极化状态恶化的初始状态开始，在开始一系列写入动作的情况下，在写入动作结束后恶化量也不会增大。
在数据[0]的写入动作中，也与上述数据[1]的写入动作一样，在事先写入相反数据后，写入应写入的数据。此时所得的效果与数据[1]的上述效果一样。
在实施例9中，如上所述，因为以Vcc、1/2Vcc和0V3种电压来驱动字线WL和位线BL，所以与以Vcc、2/3Vcc、1/3Vcc和0V4种电压来驱动字线WL和位线BL的上述实施例1-8相比，可减少电压种类。从而，在实施例9中，与实施例1-8相比，可简化控制电路，同时，降低消耗功率，并可使电压生成电路变简单。
另外，在上述实施例9中，设定Vcc，使作为施加在非选择单元上的电压值的1/2Vcc小于从构成强电介质存储器的存储器单元具有的滞后特性考虑的抗电压(极化反转电压)。由此，可减少最终发生在非选择单元中的极化状态的恶化量。
这次公开的实施例在所有方面都是示例，应认为并非限制性实例。本发明的范围不由上述实施例的说明而由权利要求范围表示，并且包含与权利要求范围均等的含义和范围内的所有变更。
例如，在上述实施例中，在各动作(1)-(4)之间配置等待状态，但本发明不限于此，也可在各动作(1)-(4)之间不配置等待状态，而连续进行。
在上述实施例中，说明作为存储部件的包含强电介质膜的强电介质存储器，但本发明不限于此，只要是存储部件连接在位线与字线之间的存储器，也可是其它存储器。例如，即使对于存储部件由电阻元件形成的存储器，也可同样适用。
另外，在上述实施例8中，虽说明了具有MFMIS结构的FET型强电介质存储器，但本发明不限于此，即使对于具有MFIS结构和MFS结构的FET型强电介质存储器也可同样适用。
另外，在上述实施例8中，在读取/再写入动作的(1)期间进行的读取动作中，向作为选择单元的第4单元的源线SL1(选择SL)施加Vpp的电压，但本发明不限于此，例如也可向选择SL施加与非选择BL相同的2/3Vpp等电压。
另外，在上述实施例中，虽示出(1)-(4)的各动作时间为相同时间(T秒)的实例，但本发明不限于此，例如在将(1)的期间设为T1秒，将(2)的期间设为T2秒，重复(1)和(2)的情况下，只要非选择单元中实质上不发生极化状态恶化，也可是T1≠T2。
另外，在上述实施例中，示出在等待状态下字线WL和位线BL为0V的实例，但本发明不限于此，在等待状态下字线WL和位线BL也可以为0V以外的规定相同电位。例如，在设WL＝BL＝1V作为等待状态的电压的情况下，在读取时，如所谓选择BL＝1V→浮动那样，选择BL浮动前的电位必需变为等待状态的电位。
在上述实施例中，在数据读取时，以与选择BL从等待状态变为浮动状态相同的定时将选择WL、非选择WL和非选择BL设定为规定电压，但本发明不限于此，也可以从选择BL从等待状态变为浮动状态延迟数十nsec的定时将选择WL、非选择WL和非选择BL设定为规定电压。
另外，在图4所示实施例1中，示出将等待状态的电压设为WL＝BL＝0V的实例，但本发明不限于此，也可如图55所示实施例1的变形例1那样，将等待状态的电压设为WL＝BL＝Vcc。此时的电压配置如图55所示。此时，在(1)的读取动作中读取数据[0]的情况下，在(2)的动作中终止，在(1)的读取动作中读取数据[1]的情况下，进行到(4)的动作。即使在实施例1的变形例1中，也与上述实施例1一样，在读取数据[1]的情况和读取数据[0]的情况两种情况下，极化状态的恶化次数和极化状态的改善次数相等。因此，即使重复进行读取动作和再写入动作，非选择单元中也不会积累极化状态的恶化，最终不会破坏保持的数据。在等待状态的电压为WL＝BL≥1/2Vcc的情况下，最好是图55所示实施例1的变形例1的顺序，在等待状态的电压为WL＝BL＜1/2Vcc的情况下，最好是图4所示实施例1的顺序。
另外，在图4所示实施例1中，在读取的数据为[1]的情况([1]Read的情况)下，虽仅在(1)和(2)中结束读取动作和再写入动作，但本发明不限于此，也可如图56和图57所示实施例1的变形例2和变形例3那样，在读取的数据为[1]的情况([1]Read的情况)下，在(1)-(4)的顺序下进行读取动作和再写入动作。此时，在读取的数据为[1]的情况([1]Read的情况)下，在图56或图57所示(1)-(4)的顺序下进行读取动作和写入动作，在读取的数据为[0]的情况([0]Read的情况)下，在图4所示(1)-(4)的顺序下进行读取动作和写入动作。

Claims (37)

1、一种存储器，具备：
位线、
与上述位线交叉配置的字线、和
连接在上述位线和上述字线之间的第1存储部件，
通过从读取动作直到再写入读取数据的写入动作，向上述第1存储部件分别按各相同次数施加提供第1方向电场的第1电压脉冲、和提供与上述第1方向反向电场的第2电压脉冲，同时，在由上述读取动作读取的数据为第1数据的情况和第2数据的情况下，变更向上述第1存储部件施加上述第1电压脉冲和上述第2电压脉冲的方法。
2、根据权利要求1所述的存储器，其特征在于：
在通过上述读取动作读取的数据是上述第1数据的情况下，每次施加彼此反向的上述第1电压脉冲和上述第2电压脉冲，可实质上不施加电压，
在通过上述读取动作读取的数据是上述第2数据的情况下，每2次施加彼此反向的上述第1电压脉冲和上述第2电压脉冲，可实质上不施加电压。
3、根据权利要求1所述的存储器，其特征在于：
在通过上述读取动作读取的数据是上述第1数据的情况下，进行上述读取动作和上述第1数据的再写入动作，
在通过上述读取动作读取的数据是上述第2数据的情况下，进行上述读取动作、上述第1数据的再写入动作、上述第2数据再写入用的补偿动作和上述第2数据的再写入动作。
4、根据权利要求1所述的存储器，其特征在于：
变更向上述第1存储部件施加上述第1电压脉冲和上述第2电压脉冲用的方法包含变更向上述第1存储部件施加上述第1电压脉冲和上述第2电压脉冲的步骤。
5、根据权利要求1所述的存储器，其特征在于：
施加上述第1电压脉冲和上述第2电压脉冲的上述第1存储部件包含
连接在选择的上述位线和选择的上述字线上的选择的第1存储部件、和
上述选择的第1存储部件以外的非选择第1存储部件。
6、根据权利要求1所述的存储器，其特征在于：
在由上述读取动作读取的数据是上述第2数据的情况下，进行上述读取动作、写入2次上述第1数据的动作和再写入上述第2数据的动作。
7、根据权利要求1所述的存储器，其特征在于：
在上述字线和上述位线实质变为相同电位后，开始上述读取动作。
8、根据权利要求1所述的存储器，其特征在于：
向上述非选择的第1存储部件施加实质上为施加于上述选择的第1存储部件电压的1/3的电压。
9、根据权利要求1所述的存储器，其特征在于：
在上述读取动作中，向连接在非选择位线上的非选择的上述第1存储部件施加实质上为在上述数据再写入动作时向选择的上述第1存储部件施加电压的1/3的电压，向连接在选择的上述位线上的上述非选择第1存储部件施加实质上比上述数据再写入动作时向上述选择的第1存储部件施加的电压的1/3还小的电压。
10、根据权利要求1所述的存储器，其特征在于：
在上述读取动作中，在向连接在选择的上述位线上的上述非选择的第1存储部件施加实质上比在上述数据再写入动作时向上述选择的第1存储部件施加电压的1/3还小的电压之后，施加实质上为上述数据再写入动作时向上述选择的第1存储部件施加的电压的1/3的电压。
11、根据权利要求1所述的存储器，其特征在于：
向非选择的上述第1存储部件施加实质上为向选择的上述第1存储部件施加的电压的1/2的电压，或不施加电压。
12、根据权利要求1所述的存储器，其特征在于：
在上述读取动作中，向连接在非选择的上述位线上的非选择的上述第1存储部件施加实质上为在上述数据再写入动作时向选择的上述第1存储部件施加电压的1/2的电压，或不施加电压，向连接在选择的上述位线上的上述非选择第1存储部件施加实质上比上述数据再写入动作时向上述选择的第1存储部件施加的电压的1/2还小的电压，或不施加电压。
13、根据权利要求1所述的存储器，其特征在于：
在上述读取动作中，在向连接在选择的上述位线上的上述非选择的第1存储部件施加实质上比在上述数据再写入动作时向上述选择的第1存储部件施加电压的1/2还小的电压之后，施加实质上为上述数据再写入动作时向上述选择的第1存储部件施加的电压的1/2的电压，或通过上述读取动作，实质上不向连接在非选择的上述位线上的上述非选择第1存储部件施加电压。
14、根据权利要求1所述的存储器，其特征在于：
通过检测选择的上述位线的电压来进行上述读取动作。
15、根据权利要求14所述的存储器，其特征在于：
在上述读取动作中，在第1期间中检测上述选择位线的电压后，在第2期间，将上述选择的位线实质上恢复到0V，
将上述第1期间的长度设定为与连接在上述选择位线上的非选择第1存储部件在上述第2期间接受的极化量的变化量相比，连接在上述选择位线上的非选择第1存储部件在上述第1期间接受的极化量的变化量足够小，
将上述第2期间的长度设定为连接在上述位线上的非选择第1存储部件接受上述再写入动作中与连接在上述选择位线上的非选择第1存储部件接受的极化量的变化量同等的变化量。
16、根据权利要求1所述的存储器，其特征在于：
通过检测选择的上述字线中流过的电流来进行上述读取动作。
17、根据权利要求1所述的存储器，其特征在于：
通过比较流过选择的上述字线的电流值和流过选择位线的电流值来进行上述读取动作。
18、根据权利要求1所述的存储器，其特征在于：
还具备包含第2存储部件的伪单元，第2存储部件输出用于与通过上述读取动作读取的数据进行比较的参照数据，
在上述伪单元中，通过从读取动作直到再写入读取数据的写入动作，向上述第2存储部件分别按各相同次数施加提供第1方向电场的第1电压脉冲、和提供与上述第1方向反向电场的第2电压脉冲，或实质上不施加电压。
19、根据权利要求18所述的存储器，其特征在于：
通过分割上述字线来分割形成上述存储器单元的区域和形成上述伪单元的区域。
20、根据权利要求18所述的存储器，其特征在于：
通过分割上述位线来分割形成上述存储器单元的区域和形成上述伪单元的区域。
21、根据权利要求1所述的存储器，其特征在于：
在数据写入动作时，在事先写入与应写入数据相反的数据后，写入上述应写入的数据。
22、根据权利要求1所述的存储器，其特征在于：
上述存储器单元包含
由强电介质电容构成的存储器单元，强电介质电容由彼此沿交叉方向延伸形成的上述字线和上述位线、和配置在上述字线和上述位线间的强电介质膜构成。
23、根据权利要求1所述的存储器，其特征在于：
上述存储器单元包含由强电介质电容和负载电容构成的存储器单元。
24、根据权利要求23所述的存储器，其特征在于：
上述负载电容是强电介质电容和常电介质电容之一。
25、根据权利要求23所述的存储器，其特征在于：
在设上述强电介质电容的容量为Cf，上述负载容量为Ce的情况下，向上述存储器单元施加实质上为在上述存储器单元仅由强电介质电容构成情况下施加的电压的(Cf+Ce)/Ce倍的电压。
26、根据权利要求1所述的存储器，其特征在于：
上述存储器单元包含具有一端连接于上述字线、另一端连接于晶体管栅极上的强电介质电容的存储器单元。
27、根据权利要求26所述的存储器，其特征在于：
通过测定上述晶体管的漏极电流来进行上述数据读取动作。
28、根据权利要求26所述的存储器，其特征在于：
在设上述强电介质电容的容量为Cf，上述栅极的容量为Cg的情况下，向上述存储器单元施加实质上为在上述存储器单元仅由强电介质电容构成情况下施加的电压的(Cf+Cg)/Cg倍的电压。
29、根据权利要求1所述的存储器，其特征在于：
通过从上述读取动作直到再写入读取数据的动作，向非选择的上述第1存储部件中至少未与选择的上述第1存储部件共有上述字线和上述位线的上述非选择第1存储部件和与选择的上述第1存储部件共有上述字线的上述非选择第1存储部件，以各相同次数施加彼此反向、大小相同的上述第1电压脉冲和上述第2电压脉冲，或实质上不施加电压。
30、根据权利要求29所述的存储器，其特征在于：
上述彼此反向、大小相同的上述第1电压脉冲和上述第2电压脉冲实质上为数据写入时施加在上述第1存储部件上的电压的1/3，
通过从上述读取动作直到再写入读取数据的动作，向非选择的上述第1存储部件中至少未与选择的上述第1存储部件共有上述字线和上述位线的上述非选择第1存储部件和与选择的上述第1存储部件共有上述字线的非选择第1存储部件，以各相同次数施加实质上为上述数据写入时施加在上述第1存储部件上的电压的1/3的、彼此反向的上述第1电压脉冲和上述第2电压脉冲。
31、根据权利要求30所述的存储器，其特征在于：
通过从上述读取动作直到再写入读取数据的动作，还向非选择的上述第1存储部件中与选择的上述第1存储部件共有上述位线的上述非选择第1存储部件，以各相同次数施加实质上为上述数据写入时施加在上述第1存储部件上的电压的1/3的、彼此反向的上述第1电压脉冲和上述第2电压脉冲。
32、根据权利要求29所述的存储器，其特征在于：
上述彼此反向、大小相同的上述第1电压脉冲和上述第2电压脉冲实质上为数据写入时施加在上述第1存储部件上的电压的1/2，
通过从上述读取动作直到再写入读取数据的动作，向非选择的上述第1存储部件中至少与选择的上述第1存储部件共有上述字线的上述非选择第1存储部件，以各相同次数施加实质上为上述数据写入时施加在上述第1存储部件上的电压的1/2的、彼此反向的上述第1电压脉冲和上述第2电压脉冲，同时，实质上不向未与选择的上述第1存储部件共有上述字线和上述位线的上述非选择第1存储部件施加电压。
33、根据权利要求1所述的存储器，其特征在于：
在上述读取动作和上述再写入动作时，向选择的上述第1存储部件施加规定的电压，向非选择的上述第1存储部件施加上述规定电压的m/n(m、n为正整数)的电压。
34、根据权利要求33所述的存储器，其特征在于：
向上述非选择的第1存储部件施加上述规定电压的1/3的电压。
35、根据权利要求1所述的存储器，其特征在于：
上述第1存储单元包含强电介质膜。
36、根据权利要求1所述的存储器，其特征在于：
上述第1存储部件包含电阻元件。
37、根据权利要求1所述的存储器，其特征在于：
向上述非选择的上述第1存储部件施加小于作为极化反转电压的抗电压的电压。
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