CN1223003C - 非易失性半导体存储器 - Google Patents
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Abstract
存储单元阵列，具有由1个存储单元和夹着其的2个选择晶体管构成的单元。在1个区上，由连接在1条控制栅线CGL上的存储单元构成1页。在位线BLi上，连接具有闩锁功能的读出放大器。首先，将1页份的存储单元的数据读出到读出放大器，在读出放大器中改写数据，在进行页消除之后，将读出放大器的数据编程在1页份的存储单元上。通过在读出放大器中改写数据，就可以进行页单位或者字节单位的数据改写。
Description
本发明涉及可以以字节单位进行变更存储单元数据的动作的非易失性半导体存储器。
以往，作为可以以字节单位进行存储单元的数据变更的非易失性半导体存储器已知有EEPROM。
文献1(W.Johnson et al.，“A 16Kb Electrically ErasableNonvolatile Memory，”ISSCC Digest of Technical Papers，pp.152-153，Feb.1982.)提出使用FLOTOX(Floating Gate Tunnel Oxide)单元，以字节单位进行存储单元的数据变更的EEPROM。
图65，是展示可以进行消除字节的EEPROM的存储单元部分的一例的平面图，图66是沿图65的LXVI-LXVI线的断面图。
该EEPROM，在存储单元部分上使用了FLOTOX单元。FLOTOX单元的特征在于：在N+漏极20a和浮动栅21a之间配置10[nm]左右的 隧道氧化膜22a，通过在该隧道氧化膜22a上施加电场在N+漏极20a和浮动栅21a之间进行电荷的交换。
流入隧道氧化膜22a的电流，是由FN(Fowler-Nordheim)隧道现象产生的FN隧道电流。
图67展示了MOS电容部分部分的能量区域图。
当在MOS电容器(N+漏极-隧道氧化膜-浮动栅)上施加电场时，根据式(1)，在隧道氧化膜(SiO2)上流过FN隧道电流。
I＝S·α·E2exp(-β/E) …(1)
S：面积，E：电场
α＝q3/8πhφB＝6.94×10-7[A/V2]
β＝-4(2m)0.5φB1.5/3hq
＝2.54×108[V/cm]
从该式可知，FN隧道电流开始流动的电场约为10[MV/cm]。该电场，理论上与在10[nm]的隧道氧化膜上施加10[V]电压的情况相当。
在此，在图65以及图66中，假设在N+漏极20a和控制栅23a之间施加电压的情况下的控制栅23a和浮动栅21a的容量比(耦合比)为0.5。
这种情况下，为了在N+漏极20a和浮动栅21a之间的隧道氧化膜22a上施加10[V]电压，必须在N+漏极20a和控制栅23a之间施加20[V]的高电压。
例如，在消除时，将N+漏极20a设定为0[V]，将控制栅23a设定为20[V]，使电子从N+漏极20a移动到浮动栅21a。另外，在“1”编程时，将N+漏极20a设定为20[V]，将控制栅23a设定为0[V]，使电子从浮动栅21a移动到N+漏极20a。
使用FLOTOX单元的EEPROM的缺点在于：如图65以及图66所示，为了存储1位需要存储单元和选择晶体管这2个元件。
图68展示了可以消除字节的EEPROM的存储单元部分的另一例子。
该EEPROM其特征在于：在存储单元部分中使用FLOTOX单元的同时，对8位(1字节)的存储单元，设置了1个字节控制用晶体管Tr。
进而，在该EEPROM中的各模式中的偏置条件，如表1所示。
【表1】
| 方式 | 选择字节 | 选择字节和连接在同一字线上的非选择字节 | 选择字节和与同一位线连接的非选择字节 | |
| 消除(“0”写入) | 字线 | 高 | 高 | 低 |
| 字节控制 | 高 | 低 | 高 | |
| 位线 | 低 | 低 | 低 | |
| “1”写入 | 字线 | 高 | 高 | 低 |
| 字节控制 | 低 | 低 | 低 | |
| 位线 | 高或低*1 | 低 | 高或低*2 |
*1＝与数据有关
*2＝无关
如果使用这样的存储单元部分，则可以避免各种不良动作(干扰)。但是，由于为了存储1位需要2+(1/8)个晶体管，所以存在单元面积增大不能减低成本的缺点。
为了去掉这样的缺点而诞生的存储器是快闪EEPROM。以往的EEPROM，因为可以对每1位上进行数据的消除或者编程，所以非常易于使用。
但是，当由EEPROM构成需要大存储量的计算机硬盘的情况下，在该EEPROM中，不需要具有对每1位进行数据消除或者编程的功能。这是因为在硬盘中，几乎都是以扇区单位(或者信息组单位)进行数据的消除或者编程的缘故。
因而，即使排除可以对每1位变更数据的的功能，也可以因单元面积的缩小实现大的存储容量，有利于实现产品的低成本，基于这一想法，诞生了快闪EEPROM。
有关快闪EEPROM的详细内容，例如，被记载于文献2(F.Masuokaetal.，“A new Flash EEPROM cell using triple polysilicontechnology，”IEDM Technical Digest，pp.464-467 Dec.1984.)中。
图69展示了快闪EEPROM存储单元的构造。
快闪EEPROM的存储单元，和紫外线消除型EPROM存储单元一样，具有控制栅和浮动栅。在快闪EEPROM中，数据的编程，和紫外线消除型EPROM一样，通过将热电子注入浮动栅进行。消除，和字节型EEPROM一样，通过利用FN隧道现象从浮动栅提取电子进行。
在快闪EEPROM中，个别地看存储单元情况下的消除动作，和字节型EEPROM一样，但在看存储机单元阵列的整体的情况下的动作，和字节型EEPROM完全不同。即，字节型EEPROM，以字节单位消除数据，而快闪EEPROM，一并消除全部位。通过采用这种动作方法，快闪字节EEPROM，实现由每1位1个晶体管构成的存储单元，并可以形成大的存储容量。
进而，在快闪EEPROM中的数据的编程，和紫外线消除型EPROM一样，可以对每1位进行。即，在消除对全部位一并进行，编程可以对每1位进行这一点上，快闪EEPROM和紫外线消除型EPROM相同。
为了实现大存储容量的存储芯片，以上述的快闪EEPROM为基础提出了NAND型快闪EEPROM。
文献3(F.Masuoka et al.，New nltra high density EPROM andFlash EEPROM with NAND stuctured cell，”IEDM Technical Digest，pp.552-555 Dec.1987.)，展示有关NAND型快闪EEPROM。
NAND型EEPROM存储器阵列部分，如图70以及图71所示，由串联连接多个(例如，16个)存储单元作为NAND列(series)，在其两端各连接1个选择晶体管的NAND单元构成。
在NAND型EEPROM中，并不是对1个存储单元，而要对1个NAND单元，设置位线接触部分以及源线，另外，构成NAND列(series)的多个存储单元，因为在相互邻接的存储单元之间共有1个扩散层，所以可以大幅度削减每1位的存储单元尺寸，可以实现大存储容量的存储芯片。
图72展示了NOR型快闪EEPROM。在NOR型快闪EEPROM中，在位线和源线之间配置1位(1个)存储单元。
上述的NAND型快闪EEPROM，从成本方面看，与NOR型快闪EEPROM相比，由于可以减小单元尺寸，所以位单位的成本低，具有适合于大存储容量的文件存储器的特点。另外，从功能方面看，NAND型快闪EEPROM，与NOR型快闪EEPROM相比，变更数据的速率快，具有低消耗电力的特点。
NAND型快闪EEPROM的功能方面的特征，在变更数据的方式(scheme)上。即，在NAND型快闪EEPROM的情况下，编程以及消除，由在硅基板(沟道)和浮动栅之间的电荷交换完成。
另外，在电荷交换中，利用了FN隧道现象。总之，编程所需要的电流，是从硅基板(沟道)向浮动栅流动的FN隧道电流，和在编程中利用热电子的NOR型快闪EEPROM比较，NAND型快闪EEPROM的消耗电流非常小。
在64兆NAND型快闪EEPROM的情况下，可以在200[μs]中进行1页(512字节)单位的编程。该编程时间，比在NOR型快闪EEPROM中的1区单位的编程时间还短。
表2，是展示比较NAND型快闪EEPROM的特征和NOR型快闪EEPROM的特征的表。
【表2】
| NAND | NOR | |
| 优点 | ①写入速度快②消除速度快③区尺寸小且文件管理容易 | ①随机存取快②写入可以随机地对每一字节进行 |
| 缺点 | ①随机存取慢②不能对每一字节写入 | ①写入速度慢②消除速度慢 |
| 用途 | 用于硬盘、软盘的置换、手提终端(便携终端、声音录音、电子静像摄影机)传真/调制解调器的数据记录 | 用于以往的EPROM领域的置换、控制机器、PC的BIOS、手机、HDD等的控制用存储器 |
如表2所示，两存储器的长处和短处，为互补的关系。
关于用途，NAND型快闪EEPROM，其使用条件是以区单位进行数据的变更。例如，在具有30万象素的数字照相机中，因为对1次拍摄的照片需要约0.5兆的存储容量，所以如果将NAND型快闪EEPROM的1个区设置为约0.5兆以上的存储容量，就可以将1次拍摄的照片的数据存储在1区中。这种情况下，数据的消除，可以对每个区进行。总之，通过消除1个区内的存储单元的数据，就可以消除1次拍摄的照片的数据。
另一方面，NOR型快闪EEPROM，因为可以进行100[ns]的高速随机存取，因此可以广泛地作为手机等的控制编程用存储器。
这样，在非易失性半导体存储器的领域中，向EEPROM(以往型)，快闪EEPROM，NAND型快闪EEPROM进化，在交换以字节单位更换数据的功能的同时，实现了存储单元尺寸的缩小化，即，实现了降低每1位的成本(位成本)。
但是，例如，近年，在令驱动器注目的非易失性存储器混装LSI(nonvolatile memory embedded LSI)中，要求以字节单位变更数据的功能。例如，在进行货币的收入、支出等的管理的系统中使用的IC卡中，如果在IC卡内的存储器中使用快闪EEPROM，则即使在变更数据的一部分的情况下，也必须以区单位消除数据。因此，以字节单位变更数据的功能，在这样的系统中是必不可少的。
因而，为了对应这种情况，需要可以以字节单位变更数据的字节型EEPROM。可是，字节型EEPROM，如上所述，每1位的元件数多，对于存储容量的增加和位成本的降低不利。
现在，非易失性半导体存储器的主流，因为是快闪EEPROM(NOR型、NAND型等)，所以如果开发具有和快闪EEPROM相同的编程以及数据变更方式(scheme for changing data)的字节型EEPROM，就可以以低成本生产适应市场要求的EEPROM。
本发明就是考虑到上述情况提出的，其目的在于提供一种：可以以和快闪EEPROM相同的编程形成的，具有和快闪EEPROM相同的数据变更方式(scheme for changing data)的，进而具有以字节单位变更数据的功能的新的非易失性半导体存储器。
本发明的非易失性半导体存储器，具备：存储单元阵列，其具有由1个存储单元和夹着其的2个选择晶体管构成的存储单元组；位线，被连接在上述2个选择晶体管的一方；读出放大器，被连接在上述位线上具有闩锁功能，上述存储单元，包括具备浮动栅和控制栅的叠栅构造。
本发明的非易失性半导体存储器，具备：存储单元阵列，其具有由以1个存储单元和夹着其的2个选择晶体管构成的第1存储单元组以及由多个存储单元构成的第2存储单元组；位线，与上述第1以及第2存储单元组共用连接；读出放大器，被连接在上述位线上具有栓锁功能，上述存储单元，具有具备浮动栅和控制栅的叠栅构造。
上述第2存储单元组，是串联连接上述多个存储单元的NAND单元，或者并联连接上述多个存储单元的AND单元或者DINOR单元。
上述2个选择晶体管，具有和上述存储单元相同的构造。即，上述2个选择晶体管，具有叠栅的构造。但是，实际上，作为栅电极的功能，在构成叠栅构造的上层以及下层中，例如，只是下层。
另外，本发明的非易失性半导体存储器，具备这样的装置，当对在被连接于选择出的控制栅线上的1页份的存储单元s中所选存储单元s进行数据的变更的情况下，将上述1页份的存储单元的数据读出到上述读出放大器，在上述读出放大器中对在上述1页份的数据中与上述所选存储单元s对应的数据进行数据的改写，消除上述1页份的存储单元的数据，将上述读出放大器的数据编程到上述1页份的存储单元中。
与上述所选存储单元对应的数据，是页数据或者字节数据。
本发明的非易失性半导体存储器，具备以下部分：存储单元阵列，由包含存储单元的存储单元组构成；位线，被连接在上述存储器单元组上；读出放大器，被连接到位线上具有闩锁功能；装置，当对在被连接于选择出的控制栅线上的1页份的存储单元s中所选的存储单元s进行数据的变更的情况下，将上述1页份的存储单元的数据读出到上述读出放大器，在上述读出放大器中对在上述1页份的数据中与上述所选存储单元s对应的数据进行数据的改写，消除上述1页份的存储单元的数据，将上述读出放大器的数据编程到上述1页份的存储单元。
本发明的非易失性半导体存储器，包括以下部分：存储单元阵列，具有通过FN隧道电流进行数据的编程的存储单元；位线，被连接在上述存储单元上；读出放大器，被连接到位线上具有闩锁功能；装置，当对被连接在选择出的控制栅线上的1页份的存储单元同时进行数据编程的情况下，向形成上述1页份的存储单元的阱施加第1电位，向上述1页份的存储单元的控制栅施加第2电位，向被连接于在上述1页份的存储单元中实行编程的存储单元上的的位线施加上述第1电位，向被连接在在上述1页份的存储单元中不实行编程的存储单元上的位线施加上述第1以及第2电位的中间电位。
本发明的非易失性半导体存储器，包括以下部分：存储器单元阵列，由被配置成矩阵形的多个存储单元组构成；主控制栅线，在上述存储单元阵列上在行方向延伸；主控制栅驱动器，被配置在上述主控制栅线的一端；辅助控制栅线，被连接在被配置在上述行方向上的存储单元组内的1页份的存储单元中的多个存储单元上；辅助控制栅驱动器，被配置在上述主控制栅线和上述辅助控制栅线之间。
上述多个存储单元组的各自，由1个存储单元和各自被连接在该存储单元的两端的2个选择晶体管构成。
本发明的非易失性半导体存储器，进一步具备：2条选择栅线，被连接在被配置在上述行方向上的存储单元组内的2个选择晶体管的栅上；选择栅驱动器，在上述2条选择栅线的一端上，被配置在接近上述控制栅驱动器的位置上。
本发明的非易失性半导体存储器，进一步具备译码地址信号，输出控制信号的辅助译码器，上述辅助控制栅驱动器，由被连接在上述主控制栅线和上述辅助控制栅线之间的，在栅上输入上述控制信号的MOS晶体管构成。
本发明的非易失性半导体存储器，进一步具备这样的装置，当对被配置在上述行方向上的存储单元组内的1页份的存储单元中的任意存储单元进行数据变更的情况下，将被连接在上述辅助控制栅线上的多个存储单元的数据读出到具有闩锁功能的读出放大器中，在上述读出放大器中对上述多个存储单元的数据中规定的数据进行数据的改写，消除被连接在上述辅助控制栅线上的多个存储单元的数据，将上述读出放大器的数据编程到被连接在上述辅助控制栅线上的多个存储单元中。
本发明的非易失性半导体存储器，进一步具有这样的装置，当对被配置在上述行方向上的存储单元组内的1页份的存储单元中的任意的存储单元进行数据的变更的情况下，将被连接在上述主控制栅线上的1页份的存储单元的数据读出到具有闩锁功能的读出放大器中，在上述读出放大器中对被连接在上述辅助控制栅线上的多个存储单元的数据中规定的数据进行数据的改写，消除被连接在上述辅助控制栅线上的多个存储单元的数据，将在上述读出放大器的数据中与被连接在上述辅助控制栅线上的多个存储单元对应的数据编程到被连接在上述辅助控制栅线上的多个存储单元中。
在上述辅助控制栅线上，连接n(n是自然数)字节的存储单元，进行上述改写的数据，是字节单位的数据。
当将被连接在辅助控制栅线上的多个存储单元定义为区的情况下，在上述主控制栅线上连接多个区，在n(n是自然数)区的每个，进行数据的读出、消除或者编程动作。
本发明的非易失性半导体存储器，包括：存储单元阵列，由被配置成矩阵形的多个存储单元组构成；第1以及第2主控制栅线，在上述存储单元阵列上沿着行方向延伸；第1主控制栅驱动器，被连接在上述第1主控制栅线的一端；第1辅助控制栅线，在被配置于上述行方向上的第1存储单元组内的1页份的存储单元中与多个存储单元连接；第1辅助控制栅驱动器，被配置在上述第1主控制栅线和上述第1辅助控制栅线之间；第1选择栅线，被连接在上述第1存储单元组内的选择晶体管上；第1选择栅驱动器，被连接在上述第1选择栅线的一端；第2主控制栅驱动器，被连接在上述第2主控制栅线的一端；第2辅助控制栅线，在被配置在上述行方向上的第2存储单元组内的1页份的存储单元中与多个存储单元连接；第2辅助控制栅驱动器，被配置在上述第2主控制栅线和上述第2辅助栅线之间；第2选择栅线，被连接在上述第2存储单元组内的选择晶体管上；第2选择栅驱动器，被连接在上述第2选择栅线的一端，上述第1主控制栅驱动器和上述第1选择栅驱动器，被配置在上述存储单元阵列的上述行方向的一端，上述第2主控制栅驱动器和上述第2选择栅驱动器，被配置在上述存储单元阵列的上述行方向的另一端。
本发明的非易失性半导体存储器，具备：存储单元阵列，由被配置成矩阵形的多个存储单元组构成；第1以及第2主控制栅线，在上述存储单元阵列上沿着行方向延伸；第1辅助控制栅线，在被配置在上述行方向上的第1存储单元组内的1页份的存储单元中与多个存储单元连接；第1辅助控制栅驱动器，被配置在上述第1主控制栅线和上述第1辅助控制栅线之间；第1选择栅线，被连接在上述第1存储单元组内的选择晶体管上；第1选择栅驱动器，被连接在上述第1选择栅线的一端；主控制栅驱动器，被连接在上述第1以及第2主控制栅线的一端；第2辅助控制栅线，在被配置于上述行方向上的第2存储单元组内的1页份的存储单元中被连接在多个存储单元上；第2辅助控制栅驱动器，被配置在在上述第2主控制栅线和上述第2辅助控制栅线之间；第2选择栅线，被连接在上述第2存储单元组内的选择晶体管上；第2选择栅驱动器，被连接在上述第2选择栅线的一端，上述主控制栅驱动器和上述第1以及第2选择栅驱动器，一同被配置在上述存储单元阵列的上述行方向的一端。
上述第1存储单元组和上述第2存储单元组，例如，在列方向上相互邻接。
本发明的非易失性半导体存储器，具备：存储单元阵列，具有由1个存储单元和夹着其的2个选择晶体管构成的第1以及第2存储单元组；第1位线，被连接在上述第1存储单元组内的2个选择晶体管的一方上；第2位线，被连接在上述第2存储单元组内的2个选择晶体管的一方上；读出放大器，被连接在上述第1以及第2位线上具有闩锁功能。
本发明的非易失性半导体存储器，具备：存储单元阵列，由多个存储单元和夹着其的2个选择晶体管构成的存储单元组；位线，被连接在2个选择晶体管的一方上；读出放大器，被连接在上述位线上具有闩锁功能；装置，其在编程动作时，在所选控制栅线上施加比电源电位还高的编程用的高电位，在非选择的控制栅线上施加上述电源电位或者在读动作时给予非选择的控制栅线的读电位。
上述存储单元组，例如，包含2个存储单元。上述多个存储单元，包括分别具备浮动栅和控制栅的叠栅结构。
上述2个选择晶体管，分别具有和上述多个存储单元相同的构造。
本发明的非易失性半导体存储器，具备：存储单元阵列，具有由多个存储单元和夹着其的2个选择晶体管构成的第1存储单元组以及由多个存储单元构成的第2存储单元组；位线，被共用连接在上述第1以及第2存储单元组上；读出放大器，被连接在上述位线上具有闩锁功能；装置，在编程动作，当包含上述第1存储单元组的信息组被选择时，在所选控制栅线上施加比电源电位还高的编程用高电压；在非选择的控制栅线上施加上述电源电位或者在读动作时给予非选择的控制栅线的读电位。
本发明的非易失性半导体存储器，进一步具备这样的装置：当对连接于所选控制栅线上的1页份的存储单元中的任意存储单元进行数据的变更时，将上述1页份的存储单元的数据读出到上述读出放大器，在上述读出放大器中对上述1页份的数据中规定的数据进行数据的改写，消除连接在所选控制栅线上的1页份的存储单元的数据，将上述读出放大器的数据编程在连接于上述所选控制栅线上的1页份的存储单元中。
上述装置，在上述编程动作时，在将上述电源电位或者上述读电位给予上述所选控制栅线和上述非选择的控制栅线后，只将上述所选控制栅线的电位提升到上述编程用的高电位。
图1A是展示本发明的字节型EEPROM的存储单元组的图。
图1B是展示图1A的沿I-I线的断面图。
图2是展示图1的等效电路的图。
图3是展示本发明的字节型EEPROM的存储单元阵列的图。
图4是展示与存储单元的数据对应的栅电压和单元电流的关系的图。
图5是展示在数据读动作时赋予存储单元组电位的图。
图6是展示与存储单元的数据对应的阈值电压分布的一例的图。
图7是展示与存储单元的数据对应的阈值电压分布的另一例的图。
图8是展示本发明的字节型EEPROM的主要部分的方框图。
图9是展示图8的读出放大器的一例的图，
图10是展示本发明的字节单位的改写动作(data change operationfor byte data)的流程图。
图11是展示按图10的顺序的数据读动作时的状态的图。
图12是展示按图10的顺序改写字节数据时的状态的图。
图13是展示按图10的顺序的页消除时的状态的图。
图14是展示按图10的顺序的页编程时的状态的图。
图15是展示本发明的页单位的改写动作(data change operationfor page data)的波形图。
图16是展示本发明的页单位的改写动作的波形图。
图17是展示本发明的字节单位的改写动作(data change operationfor byte data)的波形图。
图18是展示本发明的字节型EEPROM的存储单元阵列的变形例的图。
图19是展示本发明的字节型EEPROM的存储单元阵列的变形例的图。
图20是展示叠栅型存储单元的编程动作时的状态的图。
图21是展示叠栅型存储单元的消除动作时的状态的图。
图22是展示本发明的字节型EEPROM的存储单元阵列的变形例的图。
图23是展示本发明的字节型EEPROM的一例的图。
图24是展示图23的存储单元阵列的图。
图25是展示本发明的字节型EEPROM的另一例的图。
图26是展示图25的存储单元阵列的图。
图27是展示本发明的字节单位的改写动作(data change operationfor byte data)的图。
图28是展示图23的EEPROM的变形例的图。
图29是展示图28的预译码器的一例的图。
图30是展示图28的行译码器以及驱动器的一例的图。
图31是展示图28的存储单元阵列的1行的图。
图32是展示本发明的字节单位的改写动作(data change operationfor byte data)的图。
图33是展示本发明的字节单位的改写动作的图。
图34是展示在存储单元阵列区域中的阱的配置的一例的图。
图35是展示图31的存储单元阵列的变形例的图。
图36是展示图28的EEPROM的变形例的图。
图37是展示图36的存储单元阵列的相互邻接的2行的图。
图38是展示使用差动型读出放大器的系统的一例的图。
图39是展示在多条位线上设置1个读出放大器的系统的一例的图。
图40是展示图28的EEPROM的变形例的图。
图41是展示图40的预译码器的一例的图。
图42是展示图40的行译码器以及驱动器的一例的图。
图43是展示图40的存储单元阵列的相互邻接的2行的图。
图44是展示辅助译码器的配置例的图。
图45是展示适用本发明的EEPROM的一例的图。
图46是展示适用本发明的EEPROM的一例的图。
图47是展示适用本发明的EEPROM的一例的图。
图48是展示有关NAND型EEPROM的编程时的干扰的图。
图49是展示NAND型EEPROM的数据编程动作的波形图。
图50是展示本发明的字节型EEPROM的存储单元组的图。
图51是展示图50的等效电路的图。
图52是展示有关在消除动作时给予存储单元组的电位的图。
图53是展示有关在编程动作时给予存储单元组的电位的图。
图54是展示有关在读动作时给予存储单元组的电位的图。
图55是展示与存储单元的数据对应的栅电压和单元电流的关系的图。
图56是展示本发明的字节型EEPROM的主要部分的方框图。
图57是展示图56的存储单元阵列的电路构成图。
图58是展示图56的读出放大器的一例的图。
图59是展示本发明的字节单位的改写动作(data change operationfor byte data)的流程图。
图60是展示读出放大器的节点Qb的状态的图。
图61是展示本发明的页单位的改写动作(data change operationfor page data)的流程图。
图62是展示本发明的页单位的改写动作的波形图。
图63是展示本发明的字节单位的改写动作(data change operationfor byte data)的波形图。
图64是展示本发明的字节型EEPROM的存储单元阵列的变形例图。
图65是展示以往的字节型EEPROM的存储单元的图。
图66是展示图65的沿LXVI-LXVI线的断面图。
图67是展示FN隧道电流的机构的能量区域图。
图68是展示以往的字节型EEPROM存储单元的图。
图69是展示以往的字节型EEPROM的存储单元的基本构造的图。
图70是展示NAND型快闪EEPROM的NAND单元的图。
图71是展示图70的等效电路的图。
图72是展示NOR型快闪EEPROM的存储单元的图。
以下，参照附图，详细说明本发明的非易失性半导体存储器。
图1A以及图1B，展示了本发明的字节型EEPROM的存储单元。图2展示了图1A以及图1B的存储单元的等效电路。图3展示了存储单元阵列的总体电路构成。
存储单元MC，具有控制栅和浮动栅，是和快闪EEPROM的存储单元相同的构造。在存储单元MC的两端，分别连接1个选择晶体管ST1、ST2。选择晶体管ST1，经由位线接触部分BC被连接在位线上，选择晶体管ST2，被连接在源线SL上。
由存储单元MC以及选择晶体管ST1、ST2构成1个存储单元组，存储单元阵列通过将多个存储单元配置成矩阵形实现。
由被配置在行方向上的多个存储单元组构成1个区。在1个区内，配置沿着行方向延伸的1条控制栅线CGL。将被连接在1条控制栅线CGL上的存储单元称为1页。
消除动作，可以对每1页进行。对于存储单元的编程以及读的各动作，也可以通过在每列上设置具有闩锁功能的读出放大器，对1页同时进行。但是，数据的输入输出，例如可以对每一位串行进行。
另外，采用这种构成，可以实现字节单位的数据改写动作(datachange operation for byte data)。
本发明的字节型EEPROM，从构造方面来看，可以考虑在NAND型快闪EEPROM中将1个NAND单元内的存储单元作为1个存储器。但是，本发明的字节型EEPROM，从功能上来看，和NAND型快闪EEPROM有很大不同。有关内容在动作的说明中详细叙述。
下面说明本发明的字节型EEPROM在构造方面的长处。
本发明的字节型EEPROM的存储单元部分，与NAND型快闪EEPROM的存储单元部分相比，只在构成1个组的存储单元的数量上不同。因而，在本发明的字节型EEPROM中，因为可以直接采用NAND型快闪EEPROM的工序，所以虽然可以进行字节单位的消除，但也可以增加存储器的容量，并且，还可以降低生产成本。
例如，当假设设计规则为0.4[μm]的情况下，1个存储单元的面积(短边长a×长边长b)，因为短边长a是1.2[μm]，长边长b是3.2[μm]，所以为3.84[μm2]。另一方面，在如图65以及图66所示的以往的字节型EEPROM中，当将设计规则设置为0.4[μm]的情况下，1个存储单元的面积为36[μm2]。
总之，有关存储单元阵列部分，即使单纯通过计算，本发明的字节型EEPROM，与以往的字节型EEPROM相比，也可以实现约10倍的存储容量。
另外，本发明的字节型EEPROM，因为可以用和NAND型快闪EEPROM相同的工序制造，所以也容易应用于逻辑混装非易失性存储器。
另外，本发明的字节型EEPROM的存储单元，由于和NAND型快闪EEPROM的存储单元结构相同，所以如果从1个存储单元看，可以直接采用快闪EEPROM的数据变更方式(data change scheme)，即，利用了FN隧道现象的数据变更方式。
但是，当作为存储单元阵列整体看的情况下，本发明的字节型EEPROM，在字节单位的数据改写动作(data change operation forbyte data)，即，可以进行字节消除(byte erase)这一点上和NAND型快闪EEPROM不同。
以下，顺序说明本发明的字节型EEPROM的消除动作、编程动作以及读动作。
在消除动作时，在选择(selected)区的控制栅(字线)CGL上施加接地电位，非选择(unselected)区的控制栅CGL被设定为浮动状态。
此后，例如，将21[V]、3[ms]的消除脉冲施加在体上。在此，所谓体，是被形成在硅基板上的阱部分，存储单元MC以及选择晶体管SL1、SL2，全部被形成在该阱部分中。
如果将消除脉冲施加在体上，则在选择(selected)区的存储单元MC中，在体和控制栅之间加入消除电压(21[V])，浮动栅中的电子靠FN(福勒-诺德海姆)隧道现象移动到体。其结果，存储单元的阈值电压，变为-3[V]左右。
在本发明的字节型EEPROM中，没有在消除动作中存储单元的阈值电压的绝对值变得极大的过消除的问题。因而，在1个消除脉冲中，可以在阈值电压变为-3[V]左右的条件下进行消除动作，可以缩短消除时间(当进行确认阈值电压是否已在规定值以下的检测的情况下还包含该检测所需要的时间)。
本发明的字节型EEPROM不存在过消除的问题的原因是在1个存储单元MC的两端连接有选择晶体管ST1、ST2的缘故。即，在数据读出时，需要使非选择(unselected)存储单元总是处于截止状态，而使选择(selected)存储单元与数据对应地处于导通或者截止状态，但过消除，是使该非选择(unselected)存储单元处于导通状态。如果设置选择晶体管ST1、ST2，即使非选择(unselected)存储单元变为导通状态，非选择(unselected)存储单元的数据并没有被导入位线，所以对存储器的动作没有损害。
在消除动作时，非选择(unselected)区的控制栅CGL被设定为浮动状态。因而，在非选择(unselected)区的存储单元MC中，即使体(阱)的电位上升，由于控制栅CGL和体的容量耦合，控制栅CGL的电位也上升，因而不进行数据的消除。
控制栅CGL，由多晶硅、多晶硅和金属硅化物的积层等构成。另外，控制栅CGL，经由金属配线被连接在字线驱动用MOS晶体管的源上。因而，在控制栅上，连接着字线驱动用晶体管的源的接合容量、源和栅的重叠容量、控制栅和金属配线之间的容量、控制栅和体(阱)之间的容量等。
在这些容量中，控制栅和体(阱)之间的容量特别大。即，因为控制栅和体之间的耦合比，约为0.9非常大，所以在非选择(unselected)区的存储单元MC中，通过控制栅CGL和体的容量耦合，就可以防止FN隧道电流的流动。
在消除检验中，例如，验证选择(selected)区内的全部存储单元的阈值是否已在-1[V]以下。在本发明中，如上所述，因为没有过消除的问题，所以不需要过消除的验证。另外，由于在使阈值电压确实下降到-3[V]左右的条件下进行消除，所以还可以省略检验。
在“0”编程动作时，将选择(selected)区的位线侧的选择晶体管ST1设置为导通状态，将源线侧的选择晶体管ST2设置为截止状态，对执行编程(“0”编程)的存储单元，将位线BLi设置为0[V]，对禁止执行编程(“1”编程)的存储单元，将位线BLi设置为电源电位VCC(例如，3.3[V])。
在执行编程的存储单元的沟道上，从位线BLi经由选择晶体管ST1施加电位0[V]。因而，执行编程的存储单元的沟道电位变为接地电位。
而后，如果在选择(selected)字线(控制栅)上施加编程电位，则在被连接在选择(selected)字线上的选择(selected)存储单元中，在执行编程的存储单元的浮动栅和沟道之间，产生大的电位差。因而，在执行编程的存储单元中，通过FN隧道现象，电子从沟道移动到浮动栅。
另一方面，在禁止执行编程的存储单元中，沟道，被充电到电源电压VCC，并且，被设定在浮动状态。而后，如果在选择(selected)字线(控制栅)上施加编程电压，则由于控制栅、浮动栅、沟道、体(阱)的串联容量耦合，沟道电位也被自动地引导。
因而，在被连接在选择(selected)字线上的禁止编程的存储单元的浮动栅和沟道之间并不产生大的电位差，电子也不从沟道向浮动栅移动。
这样，对于禁止编程(inhibit)的存储单元，由于在控制栅和沟道之间设置大的耦合比，并且，充分地进行沟道的充电，因此可以使在选择(selected)字线上施加编程电位时的沟道电位(禁止编程电位)充分高。
控制栅和沟道之间的耦合比B，可以由以下算式算出。
B＝Cox/(Cox+Cj)
在此，Cox是控制栅和沟道之间的栅容量的总和，Cj是存储单元的源和漏极的接合容量的总和。
存储单元的沟道容量，为这些栅容量的总和Cox和接合容量的总和Cj的合计。
进而，选择晶体管的栅和源的叠加容量、位线和源·漏极之间的容量等，如果与沟道容量相比，由于非常小，所以可以忽略。
读动作时，在将位线充电到预充电电位后，如图4以及图5所示，在选择(selected)存储单元的控制栅(选择(selected)字线)上，施加0[V]，在选择(selected)存储单元的两侧的选择晶体管的栅上，施加电源电位VCC，在非选择(unselected)存储单元的两侧的选择晶体管的栅上，施加0[V]。这时，选择(selected)存储单元的两侧的选择晶体管，处于导通状态，非选择(unselected)存储单元的两侧的选择晶体管，处于截止状态。
在选择(selected)存储单元中，对于编程数据“1”的存储单元，即，消除状态的存储单元，因为阈值电压变为负减少方式，所以变为导通状态，位线的电位下降。相反，对于进行数据“0”编程的存储单元，由于阈值电压变为正增加方式，所以变为截止状态，位线被维持在预充电状态。
这样，数据“0”、“1”的判断，通过是否有单元电流从位线流到源进行。位线的电位变化，被读出放大器放大(检出)。
如果采用本发明的字节型EEPROM，因为存储单元MC，被选择晶体管夹着，所以具有以下优点。
第一，当设读电位为0[V]的情况下，如图6所示，消除后或者编程后的阈值电压分布，可以变为负(数据“1”)或者正(数据“0”)。即，如果设置区别“1”和“0”的检验功能，则可以设置检测过消除和过编程的检验功能。因而，不需要在以往的快闪EEPROM中进行的那种复杂的检验。另外，在本发明中，即使由于过消除引起负的阈值电压的绝对值增大，或者由于过编程引起正的阈值电压的绝对值增大的情况下，也可以进行正常的读动作。因而，可以将施加在栅氧化膜(隧道氧化膜)上的电场设定得很高，可以缩短消除时间以及编程的时间。
第二，如NAND型快闪EEPROM那样，消除以及编程，都可以通过利用FN隧道现象的浮动栅和沟道之间的电荷交换进行。因而，可以将数据改写动作(data change operation)的消耗电流抑制得非常小，其结果，可以增加在1次数据改写动作中，可以同时变更数据的存储单元的数量。
第三，本发明的字节型EEPROM，和NAND型快闪EEPROM不同，选择晶体管之间的存储单元只有1个。即，由于在选择晶体管之间选择(selected)存储单元和非选择(unselected)存储单元并不是混合存在，所以在读时，不需要使非选择(unselected)存储单元始终处于导通状态而具有通路晶体管的功能。因而，不需要用于防止过编程的处置。
另外，在读时，由于不需要使非选择(unselected)存储单元始终处于导通状态，所以在将选择(selected)存储单元的控制栅设置为0[V]进行读的情况下，也将非选择(unselected)存储单元的控制栅设置为0[V]，可以不考虑读保持(Read Retention)。
即，在以往的NAND型快闪EEPROM中，由于在选择晶体管之间串联连接有多个存储单元，所以在读时，将选择(selected)存储单元的控制栅设置为0[V]，将非选择(unselected)存储单元的控制栅设置为Vread(＝4.5V)。这成为缩短读保持的原因。
本发明，由于在选择晶体管之间只连接1个存储单元，所以在读时，将全部的存储单元的控制栅设置为0[V]，仅通过存储单元的两端的选择晶体管的导通/截止，就可以确定存储单元的选择/非选择。
另外，因为在位线和存储单元之间连接有选择晶体管，所以在读时，可以不需要使非选择(unselected)存储单元始终处于截止状态。因而，也不需要防止过消除的处置。
另外，在“0”编程时，不需要向非选择(unselected)字线(控制栅)施加中间电位(为编程电位的约1/2的电位)。这是因为在存储单元和位线之间存在选择晶体管的同时，在选择晶体管之间也只有1个存储单元的缘故。
另外，因为即使不向非选择(unselected)字线施加中间电位，也可以防止编程错误，所以编程的可靠性提高。另外，可以进行页单位(或者位单位)的改写。即使在读时，由于没有导通晶体管，所以可以形成大的单元电流。因而，可以高速地读，读时的数据保持特性提高。
表3，展示在上述的消除、编程、读出各自的动作中的选择栅线SSL、GSL、控制栅线(字线)CGL、位线BLi、单元源线SL、单元P阱的电位。
【表3】
| 消除 | 写入 | 读出 | ||
| 选择区 | 位线侧的选择栅线SSL | Vera×β | VCC | VCC |
| 控制栅线CGL | 0V | Vprog | 0V | |
| 源线侧选择栅线GSL | Vera×β | 0V | VCC | |
| 非选择区 | 位线侧的选择栅线SSL | Vera×β | 0V | 0V |
| 控制栅线CGL | Vera×β | 0V | 0V | |
| 源线侧选择栅线GSL | Vera×β | 0V | 0V | |
| 位线 | “1”数据 | Vera-Vb | VCC | VBL→0V |
| “0”数据 | Vera-Vb | 0V | VBL | |
| 单元源线 | Vera-Vb | VCC | 0V | |
| 单元P阱 | Vera | 0V | 0V | |
在消除动作中，选择(selected)区的控制栅线CGL，被设定在0[V]，非选择(unselected)区的控制栅线CGL以及全部的选择栅SSL、GSL，被设定成浮动状态。
在该状态下，如果在单元P阱上施加消除电位Vera，例如，施加21[V]，则浮动状态的全部选择栅SSL、GSL的电位和非选择(unselected)区的控制栅线CGL的电位，由于和单元P阱的容量耦合，变为Vrea×β(β是耦合比)。
在此，如果设β为0.8，则浮动状态的全部选择栅线SSL、GSL的电位和非选择(unselected)区的控制栅线CGL的电位，上升到16.8[V]。
在消除动作时，由被连接位线BLi以及单元源线SL上的N+扩散层和单元P阱构成的pn结，被在正方向上加偏置。因此，位线BLi以及单元源线SL，被充电到Vrea-Vb。进而，Vb是pn结的内部电位。
在编程动作中，被连接在编程“1”数据的选择(selected)存储单元上的位线BLi，即，被连接在维持消除状态的选择(selected)存储单元上的位线BLi，被设定在电源电位(例如，3.3[V])VCC，被连接在编程“0”数据的选择(selected)存储单元上的位线BLi，被设定在0[V]。
选择(selected)区的位线侧的选择栅线SSL，被设定在电源电位VCC，单元源线侧的选择栅线GSL，被设定在0[V]，控制栅线CGL，被设定在编程电位(例如，18[V])Vprog。
非选择(unselected)区的选择栅线SSL、GSL、控制栅线CGL以及单元P阱，被设定在0[V]。
单元源线，被设定在0[V]。但是，当编程选择(selected)区内的“1”数据的存储单元的沟道电位，因和控制栅线CGL的容量耦合上升，由穿通而产生单元源线的漏电流的问题时，单元源线的电位，最好设定在电源电位VCC。
在读动作中，选择(selected)区的选择栅线SSL、GSL，被设定在电源电位VCC，控制栅线CGL，被设定在0[V]。当采取在数据读前预充电位线的方式的情况下，位线BLi，被设定在预充电电位(例如，1.2[V])VBL。
在选择(selected)存储单元中存储有“1”数据的部分，变为导通状态，由于单元电流流过，所以位线BLi放电到0[V]。另一方面，在选择(selected)存储单元中存储有“0”数据的部分，变为截止状态，由于没有电源电流流过，所以位线BLi保持预充电电位VBL。
在读动作中，当向选择(selected)区的控制栅线CGL施加电源电位(例如，3.3V)VCC想进行读动作的情况下，应该将存储单元的阈值分布设定成如图7所示。
表4，是展示在具有图7的阈值分布的情况下的消除、编程、读的各自的动作中的选择栅线SSL、GSL、控制栅线(字线)CGL、位线BLi、单元源线SL、单元P阱的电位。
【表4】
| 消除 | 写入 | 读出 | ||
| 选择区 | 位线侧的选择栅线SSL | Vera×β | VCC | VCC |
| 控制栅线CGL | 0V | Vprog | VCC | |
| 源线侧选择栅线GSL | Vera×β | 0V | VCC | |
| 非选择区 | 位线侧的选择栅线SSL | Vera×β | 0V | 0V |
| 控制栅线CGL | Vera×β | 0V | 0V | |
| 源线侧选择栅线GSL | Vera×β | 0V | 0V | |
| 位线 | “1”数据 | Vera-Vb | VCC | VBL→0V |
| “0”数据 | Vera-Vb | 0V | VBL | |
| 单元源线 | Vera-Vb | VCC | 0V | |
| 单元P阱 | Vera | 0V | 0V | |
在本发明中，如上所述，因为在存储单元的两端设置了选择晶体管，所以消除后(“1”数据)的存储单元的阈值分布下的缓坡可以从正跨越到负。
图8是展示本发明的字节型EEPROM的电路区的主要部分。
该EEPROM，如上所述，具有：存储单元阵列，其将由用2个选择晶体管夹着1个存储单元的3个元件组成的存储单元组排列成矩阵形；控制栅线10a，在存储单元阵列11上在行方向上被排列了多条；位线10b，在存储单元阵列11上在列方向上被排列了多条。
行译码器12，进行行的选择，即进行控制栅线10a的选择。被连接在所选控制栅线10a上的存储单元的数据，被输入到由被设置在每列上的具有数据闩锁功能的读出放大器组成的读出放大器13中。列译码器14，进行列的选择，即，进行位线BLi的选择。
所选列的读出放大器的数据，经由数据输入输出缓冲器18输出到存储芯片的外部。被输入到存储芯片内部的数据，经由数据输入输出缓冲器18闩锁在所选具有列的闩锁功能的读出放大器中。
升压器16，生成编程动作和消除动作所需要的高电压。控制电路17，在控制存储芯片内部的各电路的动作的同时，承担存储芯片的内部和外部的接口的作用。控制电路17，包含控制对存储单元的消除、编程、读的各动作的顺序的控制装置(例如，可编程逻辑阵列)。
图9是展示被连接在图8的读出放大器13中的1条位线BLi上的具有闩锁功能的读出放大器。
读出放大器，以由一方的输出成为另一方的输入的2个CMOS反相器组成的闩锁电路21为体。闩锁电路21的闩锁节点Q，经由列选择用的NMOS晶体管M8被连接在I/O线上。另外，闩锁节点Q，经由读出放大器截断用的NMOS晶体管M4和位线电位箝位用NMOS晶体管M1被连接在位线BLi上。
NMOS晶体管M1、M4的连接节点成为读出节点Nsense。在读出节点Nsense上，连接预充电用PMOS晶体管M2和放电用的NMOS晶体管M3。预充电用PMOS晶体管M2，根据预充电控制信号Load在规定期间进行读出节点Nsense的充电。放电用NMOS晶体管M3，根据放电控制信号DCB放电读出节点Nsense的电荷。
在闩锁电路21的闩锁节点Qb上，连接用于根据控制信号φL1强制地将闩锁节点Qb接地的复位用NMOS晶体管M5。在闩锁电路21的闩锁节点Q上，连接用于根据控制信号φL2强制地将闩锁节点Q接地的复位用NMOS晶体管M6。
复位用NMOS晶体管M5、M6的共用源，经由被读出节点Nsense的电位控制的读出用NMOS晶体管M7连接在接地点上。读出放大器NMOS晶体管M7，和NMOS晶体管M5、M6一同也用作闩锁电路21的复位。
图10，是展示本发明的字节型EEPROM的字节单位的改写动作(data change operation for byte data)的概略的流程图。
展示在该流程图上的顺序动作，由图8的控制电路17控制。以下，根据流程图，说明字节单位的数据改写动作。
如果变为字节改写方式(byte data change mode)，首先，将被连接在所选控制栅线(字线)上的存储单元的1页份的数据读出到读出放大器(页读出)。而后，在读出放大器中，该1页份的数据被闩锁(步骤ST1)。
接着，与由地址指定的列对应的字节数据被输入。该被输入的字节数据，对在被闩锁在读出放大器上的1页份的数据中进行数据改写的字节数据进行改写(步骤ST2)。
接着，被连接在所选控制栅线上的存储单元的1页份的数据同时被消除(页消除)(步骤ST3)。在消除之后，对被连接在所选控制栅线上的各存储单元，进行检验是否完全进行消除，或者有无过消除的消除验证(步骤ST4、5)。
而后，在1页份的全部存储单元的阈值达到规定范围内之前，反复进行页消除以及消除验证，当1页份的全部存储单元的阈值变到规定范围内(消除结束)时，移动到下一动作(步骤ST3～5)。
进而，当具有闩锁功能的读出放大器对于1条位线只有一个的情况下(只是1页份的情况下)，读出放大器的数据有可能因消除验证而破坏。因而，在这种情况下，不进行消除验证，只进行1次消除后结束。
此后，对于被连接在所选控制栅线上的存储单元，同时编程被闩锁在读出放大器中的1页份的数据(步骤ST6)。在编程后，对于被连接在所选控制栅线上的各存储单元，进行检验是否完全进行了编程，或者是否有过编程的编程验证(步骤ST7、8)。
而后，在1页份的全部存储单元的阈值变为规定范围内之前反复进行页编程以及编程检验，当1页份的全部的存储单元的阈值达到规定范围内(编程结束)时，使字节单位的数据改写动作(data changeoperation for byte data)结束。
进而，当使用高的编程电位，在1次编程脉冲中进行1次编程的情况下，还可以省略编程检验。
图11至图14，是展示在图10的主要步骤中的选择(selected)存储单元的数据和读出放大器的节点Qb(图9)的状态。
图11，展示连接在所选控制栅线(字线)上的存储单元的1页份的数据被读出到读出放大器的状态(对应步骤ST1)。
当存储单元的数据是“0”(阈值电压为正)的情况下，位线BLi的电荷不被放电，而维持预充电电位。因而，图9的读出节点Nsense变为电源电位VCC。如果将控制信号φL2设置位电源电位VCC，则节点Q变为接地电位VSS，即，变为“0”。
相反，当存储单元的数据是“1”(阈值电压为负)的情况下，位线BLi的电荷被放电。因而，图9的读出节点Nsense变为接地电位VSS。如果将控制信号L2设置为电源电位VCC，则节点Q变为电源电位VCC，即，变为“1”。
图12，展示对于在被闩锁于读出放大器中的1页份的数据中由地址指定的节点数据(8位数据)，进行数据的改写(对应步骤ST2)。
图13，展示消除连接在所选控制栅线(字线)上的存储单元的数据(页消除)的状态(对应步骤ST3)。由于页消除，连接在所选控制栅线上的存储单元的数据全部变为“1”。
图14，展示对于连接在所选控制栅线(字线)上的存储单元，编程(页编程)被闩锁在读出放大器中的1页份的数据的状态(对应步骤ST6)。
这样，对于存储单元阵列11，动作变为页单位的数据改写动作(datachange operation for page data)，但实际上，进行字节单位的数据改写动作(data change operation for byte data)。
接着，参照图15以及图16的时间图，以图9的读出放大器的动作为中心详细说明用于页编程、编程检验的读出动作。
进而，图15以及图16，是展示将1个时间图分成二部分的各自部分的图。图15的t5和图16的t5，表示同样的时刻。即，图15的后半部分的波形和图16的前半部分的波形部分重合。
如果从芯片外部向芯片内部输入指示编程的指令，则编程动作开始。
首先，为了使读出节点Nsense复位，将控制信号DCB设置位电源单位VCC。这时，MOS晶体管M3导通，读出节点Nsense被接地(t1)。
另外，如果和控制信号DCB一同将控制信号BLSHF也设置为电源电位VCC，则MOS晶体管M1导通，位线BLi被接地。
在将编程数据输入到读出放大器之前，将数据闩锁控制信号φL1设置位电源电位VCC，将预充电控制信号Load设置位接地电位VSS。这时，MOS晶体管M5、M7导通，闩锁电路21的闩锁节点Qb被强制接地，数据被复位。即，在读出放大器20的全部的读出放大器中，闩锁电路21的闩锁节点Q变为电源电位VCC，闩锁节点Qb变为接地电位VSS(t1)。
接着，从I/O线输入编程数据，数据被闩锁在读出放大器20的各闩锁电路21上，节点Q、Qb与输入数据相应地被设定位“H”、“L”(t3)。
具体地说，在与进行“0”编程的存储单元对应的读出放大器的闩锁电路21中，将闩锁节点Q置于“L”(＝VSS)，在与进行“1”编程(禁止编程)的存储单元对应的读出放大器的闩锁电路21中，将闩锁节点Q置于“ H”(＝VCC)。
接着，控制信号BLSHF、SBL变为“H”，根据被闩锁在读出放大器20的各闩锁电路21中的数据，各位线开始被充电(t4)。
即，与进行“0”编程的存储单元连接的位线BLi被设定成接地电位VSS，被连接在“1”编程(禁止编程)的存储单元上的位线被充电至电源电位VCC。被选择的控制栅线(字线)，被设定成编程电位Vprog(20[V]左右)。
通过该动作，就可以对1页份的存储单元进行编程。
在数据编程结束后，开始检验数据编程是否完整结束的编程验证。
首先，进行用于编程检验的读动作。该检验读动作和通常的读动作相同。
如果将控制信号DCB设定在电源电位VCC，则MOS晶体管M3导通，读出节点Nsense被强制接地(t5)。
接着，如果在所选控制栅线CGL上，施加参照电位Vref(0.5[V]左右)，在选择栅线SSL、GSL上施加电源电位VCC，则进行预充电(t6)。
在读动作时，可以使用位线预充电型的读方式、电流检测型读方式等。在位线预充电型的读方式中，预充电位线BLi，在达到浮动状态之后，与存储单元的数据相应地维持或者降低位线的电位。关于电流检测型的读方式，在下面叙述。
在时刻t6，将控制信号BLSHF从升压电位VCC+α箝位到电位VCC-α，通过流过MOS晶体管M1的存储单元电流和充电读出节点Nsense的MOS晶体管M2的电流的平衡进行读动作。而后，位线BLi的电位，例如在上升至0.9V时，MOS晶体管M1变为截止状态，读出节点Nsense变为电源电位VCC。
在读出节点Nsense变为“H”(＝VCC)之后，将闩锁控制信号φL1设置为电源电位VCC，使MOS晶体管M5导通(t7)。当读出节点Nsense为电源电位VCC的情况下(在连接于阈值比预充电电位Vref还高的存储单元上读出放大器的情况下)，MOS晶体管M7导通，闩锁节点Qb变为接地电位VSS，闩锁节点Q变为电源电位VCC。
在闩锁节点Q上输入接地电位VSS，如果编程被正常地进行，则闩锁电路21的闩锁数据反转。当对于存储单元的编程不完整的情况下，在验证读中，由于读出节点Nsense，是“L”(＝VSS)不变，所以闩锁电路21的数据不产生反转，闩锁节点Q保持VSS。在与禁止编程的存储单元连接的读出放大器中，闩锁节点Q，因为是电源电位VCC所以没有数据的反转。
在存在编程不完整的存储单元时，即，有闩锁电路21的数据不产生反转的读出放大器时，编程和验证读被反复进行。而后，如果1页份的全部的读出放大器的闩锁节点Q的电位变为电源电位VCC，则编程结束。
以下，参照图17的时间图，以图9的读出放大器的动作为中心，详细说明字节单位的数据改写动作(data change operation for bytedata)。
如果从芯片外部向芯片内部输入指示字节改写方式(byte datachange mode)的指令，则字节单位的数据改写动作(data changeoperation for byte data)开始。
首先，对连接于所选控制栅线(字线)的1页份的存储单元，开始已被写入的数据的读动作。
首先，将数据闩锁控制信号φL1设定为电源电位VCC，将预充电控制信号Load设定为接地电位VSS。这时，MOS晶体管M5、M7导通，闩锁电路21的闩锁节点Qb被强制接地，数据被复位。即，读出放大器的全部的闩锁电路21的闩锁节点Q变为电源电位VCC，闩锁节点Qb变为接地电位VSS(t1)。
接着，将控制信号DCB设定为电源电位VCC。这时，MOS晶体管M3导通，读出节点Nsense被强制接地(t2)。接着，如果在被选择的控制栅线CGL上施加VSS(＝0V)，在选择栅线SSL、GSL上施加电源电位VCC，则进行读动作(t13)。
在读出节点Nsense变为“H”(＝VCC)之后，闩锁控制信号φL2变为电源电位VCC，MOS晶体管M6导通(t4)。当读出节点Nsense为电源电位VCC的情况下(即，在被连接在数据“0”被写入，阈值电压比VSS还高的存储单元上的读出放大器的情况下)，MOS晶体管M7导通，闩锁节点Q变为接地电位VSS，闩锁节点Qb变为电源电位VCC。
接着，将控制信号DCB设定为电源电位VCC，将控制信号BLSHF设定为电源电位VCC或者电位VCC+α，使位线BLi以及读出节点Nsense复位(t5)。
此后，向由列地址指定的读出放大器20的闩锁电路21输入字节数据，节点Q、Qb与字节数据相应地被设定为“H”、“L”(t6)。
在被写入闩锁电路21中的页数据中对规定的数据，改写从芯片外部输入的字节数据。
此后，对连接于被选择的控制栅线上的存储单元进行页消除动作。
选择(selected)区的控制栅线设定为接地电位VSS，非选择(unselected)区的控制栅线以及全部选择栅线设定为浮动状态。如果在单元P阱上施加消除电位Vera，则浮动状态的选择栅和非选择(unselected)区的控制栅线，通过和单元P阱的容量耦合，被引导为Vera×β(β是耦合比)。
另外，位线BLi以及单元源线SL，被连接在单元P阱内的N+层。如果该N+层和单元P阱的pn结被加正向偏置，则位线BLi以及单元源线SL，分别被充电为Vera-Vb(t7)。这里，Vb是pn结的内部电位。
此后，进行消除检验，确认被选择的页的存储单元已处于全部消除状态，即，存储单元的阈值电压已变为负。根据储存在闩锁电路21中的数据，对所选页的存储单元，进行编程动作以及编程检验动作。
进而，在图17中，消除检验以后的动作省略。
图18，是将NAND型快闪EEPROM的存储单元阵列的一部分设置为本发明的字节型EEPROM的存储单元阵列的例子。
本发明的字节型EEPROM的存储单元阵列，可以考虑在NAND型快闪EEPROM存储单元阵列中将2个选择晶体管之间的存储单元设置为1个。由此，本例那样的EEPROM很容易实现。
本例的EEPROM，在1条位线BLi上连接不同构成的2种存储单元组。即，第一存储单元组，在2个选择晶体管之间连接多个(例如，4、8、16、32个等)的存储单元，第二存储单元组，在2个选择晶体管之间连接1个存储单元。
在控制栅线(字线)的选择时，可以在第一存储单元组的区域和第二存储单元组的区域中，分别设置驱动电路，如果可以设置共用的话，也可以把两区域的驱动电路设置为一个。
还可以代替图18的NAND型快闪EEPROM的存储单元阵列，采用以下那样的存储单元阵列。
图19所示的存储单元阵列，是AND型快闪EEPROM的存储单元阵列。图22所示的存储单元阵列，是DINOR型快闪EEPROM的存储单元阵列。
图19的AND型快闪EEPROM的AND单元，具有在辅助位线和辅助源线之间并联连接的多个存储单元。辅助位线，经由漏极侧选择晶体管被连接在主位线上。辅助源线，经由源侧选择晶体管被连接在主源线上。
例如，在64兆AND型快闪EEPROM的情况下，1个AND单元，由128个存储单元(m＝128)和2个选择晶体管构成。
该存储单元阵列的特征在于：位线(数据线)、源线被分别分层化。位线以及源线，分别由主配线和辅助配线组成，辅助配线，具有用扩散层形成的模拟无接触构造。
对存储单元的数据的编程/消除，由FN(Fowler-Nordheim)隧道电流进行。
如图20所示，数据的编程，通过对漏极使用FN隧道电流引来浮动栅的电子进行。如图21所示，数据的消除，通过从基板(沟道整个面)向浮动栅使用FN隧道电流注入电子动作进行。
图22的DINOR(分离位线NOR)型快闪EEPROM，如NAND型快闪EEPROM那样可以以单一电源动作，并且，一并具有改写速度高、存储单元尺寸小这一特长，和如NOR型快闪EEPROM那样可以高速度随机存取的特长。
DINOR型快闪EEPROM的存储单元组，由于将存储单元阵列内的主位线和辅助位线设置为分层结构，所以在尺寸上和AND型AND单元大致相等。存储单元的结构，和NOR型快闪EEPROM或者NAND型快闪EEPROM的存储单元的结构相同，是叠栅型，存储单元的漏极，被连接在由多晶硅形成的辅助位线上。
例如，在16兆的DINOR型快闪EEPROM的情况下，在辅助位线上连接64个存储单元。如果用多晶硅和扩散层的所谓的埋入接触实现对存储单元的接触，则可以谋求存储单元尺寸的缩小。
对存储单元的数据的编程消除的机理，和AND型快闪EEPROM相同，由FN(Fowler-Nordheim)隧道电流进行。
即，对存储单元的数据的编程，通过对漏极使用FN隧道电流引来浮动栅的电子进行。数据的消除，通过从基板(沟道整个面)向浮动栅使用FN隧道电流注入电子进行。
在图19以及图22的主位线上连接图9的读出放大器，根据图10的流程，实行字节单位的数据改写。
这样，即使在具有图18、图19以及图22所示那样的存储单元阵列的EEPROM中，也可以通过采用如图10的流程图所示的数据的变更方法，对存储单元阵列的各存储单元组进行字节单位的数据的改写动作(data change operation for byte data)。
另外，在本发明的字节型EEPROM的存储单元中，也可以省略位线侧的选择晶体管，由1个存储单元晶体管和1个源侧的选择晶体管构成存储单元组。这种情况下，在数据编程时，根据读出放大器的数据，在禁止编程的位线上，施加编程电压Vprog的约1/2的禁止编程用的中间电压Vm。
可是，以往，已知被称为SONOS(硅-氧化物-氮化物-氧化物-硅)单元的存储单元。该存储单元的特征在于：由被捕获在栅电极(字线)之下的硅氮化膜上的电子的量，指定数据(“ 0”或者“1”)。
有关SONOS单元，例如，公开于文献4(A.Lancaster etal.，“A5V-Only EEPROM with Internal Program/Erase Control”，IEEEInternational Solid-State Circuits Conference，pp. 164-165，Feb.1983)。
文献4的存储单元组，由1个存储单元和夹着其的2个选择晶体管构成。另外，该文献指出，在SONOS单元中可以改写字节单位的数据(参照“LOAD-LATCHES-ROW-ERASE operation”p.164左栏第31～第40行)。
但是，文献4，没有具体地揭示字节单位的数据改写。即，实际上，未明确怎样进行字节单位的数据改写。另外，文献4所揭示的存储单元，具有存储单元的栅和选择晶体管的栅重叠的构造，没有快闪EEPROM那样的叠栅构造。
另外，在本发明中，可以起到和以往的NAND型快闪EEPROM的效果以及文献4的存储单元的效果不同的显著的效果。
即，编程后或者消除后的存储单元的阈值分布，例如，如上所述，为图6或者图7所示。在此，在以往的NAND型快闪EEPROM中，数据“1”、“0”的阈值分布的上限以及下限被确定，经过验证各数据的阈值分布必须收拢在规定范围内。另外，文献4的存储单元，是SONOS结构，由于硅氮化膜的电子的捕获量在某种程度上是确定的，因此自由地改变存储单元的阈值分布是困难的(有关此问题，例如，参照W.D.Beown et al.，“Nonvolatile Semiconductor Memorytechnology” ，IEEE Press Series on Microelectronic Systems StuTewksbury，Series Editor，p.70，p.212，p.316，p.326，p.327，p.344)。
与此相反，如果采用本发明，例如，通过调整编程或者消除的时间和电压，在图6或者图7中，就可以使数据“1”的阈值分布和数据“0”的阈值分布相互明显地分离。总之，通过加大数据“1”的阈值分布和数据“0”的阈值分布的距离(间隔)，可以充分地进行编程以及消除，可以防止读错误。而且，因为没有各数据的阈值分布的上限以及下限，所以不需要检验，可以进行所谓的仅有编程以及仅有消除的动作。
图23，展示本发明的字节型EEPROM电路区的一例。
图24，展示图23的存储单元阵列11的一部分。
本例的电路区，是适用于具有图3的存储单元阵列的EEPROM的电路区，近似于NAND型EEPROM的电路区。
在本发明中，由于由1个存储单元和夹着其的2个选择晶体管这3个元件构成存储单元组，所以在1个区BLKi(i＝0，1，…n)内，配置连接在1条控制栅线CGL上的存储单元，即，配置1页份的存储单元。
控制栅·选择晶体管驱动器12c，与1个区BKLi(i＝0，1，…n)，即，1条控制栅线CGL(1页)对应地设置。各驱动器12c，包含升压器。预译码器12a以及行译码器12b，也和1个区BKLi，即，1条控制栅线CGL(1页)对应地设置。
行地址信号，经由地址寄存器19输入预译码器12a。而后，由预译码器12a以及行译码器12b选择1行(或者1个区)。选择(selected)区是BLKi时，例如，驱动器12c，在选择(selected)区BLKi内的控制栅线CGL以及选择栅线SSL、GSL上施加与动作方式对应的规定的电位(表3以及表4)。
具有闩锁功能的读出放大器13，闩锁读数据和编程数据。读数据(输出数据)，经由列选择电路15以及输入输出缓冲器18被输出到存储芯片的外部。编程数据(输入数据)，经由输入输出缓冲器18以及列选择电路15被闩锁在具有闩锁功能的读出放大器13中。
指令信号，经由数据输入输出缓冲器18以及指令寄存器25被输入指令译码器26。向控制电路17，输入指令译码器26的输出信号、指令启动信号CLE、芯片启动信号/CE、写启动信号/WE等的信号。
信号生成电路(升压器)27，在控制电路17的控制下，生成施加于控制栅线CGL以及选择栅线SSL、GSL的电位，将该电位提供给控制栅·选择栅驱动器12c。
图25，展示本发明的字节型EEPROM的电路区的另一例。图26展示图25的存储单元阵列11的一部分。
本例的电路区，是适用具有图18的存储单元阵列的EEPROM的区。
存储单元阵列，由配置涉及本发明的存储单元组的3晶体管单元(3-tr cell)部分11-0和配置NAND单元组的NAND单元11-1构成。
3晶体管单元(3-tr cell)，具有由1个存储单元和夹着其的2个选择晶体管的3个元件组成的存储单元组，被分为n个区BLK0、BLK1、…BLKn。NAND单元部分11-1，具有由被串联连接的多个(4、8、16个等)存储单元和夹着其的2个选择晶体管组成的NAND单元组，被分为m个区BLK0、BLK1、…BLKm。
在3晶体管(3-tr cell)部分11-0的各区BLKi(i＝0、1、…n)内，配置连接在1条控制栅线CGL上的存储单元，即，1页份的存储单元。与此相反，在NAND单元部分11-1的各区BLKi(i＝0、1、…m)内，配置连接在多条控制栅线CGL上的存储单元，即，多页份的存储单元。
在3晶体管单元(3-tr cell)部分11-0中，控制栅·选择栅驱动器12c，被对应于1个区BLKi，即，1条控制栅线CGL(1页份)设置。各驱动器12c，包含升压器。预译码器12a以及行译码器12b，也被对应于1个区BLKi，即，1条控制栅线CGL(1页)设置。
在NAND单元部分11-1中，控制栅·选择栅驱动器12c，被设置成与包含多个控制栅线CGL0、…CGL7(多页)的1个区BLKi对应。各驱动器12c，包含升压器。预译码器12a以及行译码器12b，也被设置成与包含多个控制栅线CGL0、…CGL7(多页)的1个区BLKi对应。
行地址信号，经由地址寄存器19被输入预译码器12a。而后，由预译码器12a以及行译码器12b，选择3晶体管单元(3-tr cell)部分11-0或者NAND单元部分11-1的1行(或者1个区)。
具有闩锁功能的读出放大器13，闩锁读数据和编程数据。读数据(输出数据)，经由列选择电路15以及输入输出缓冲器18被输出到存储芯片的外部。编程数据(输入数据)，经由输入输出缓冲器18以及列选择电路15被闩锁在具有闩锁功能的读出放大器13中。
指令信号，经由数据输入输出缓冲器18以及指令寄存器25被输入到指令译码器26。在控制电路17中，输入指令译码器26的输出信号、指令闩锁启动信号CLE、芯片启动信号/CE、写启动信号/WE等的信号。
信号生成电路(升压器)27，在控制电路17的控制下，生成施加在控制栅线CGL以及选择栅线SSL、GSL上的电位，将该电位提供给控制栅·选择栅驱动器12c。
图27，展示使用适用于图23至图26的EEPROM的字节单位的数据改写动作(data change operation for byte data)。
该数据改写动作(data change operation)，很容易知道是汇集了图11至图14所示的数据改写动作。
本发明的字节单位的数据改写动作(data change operation forbyte data)，由以下的4个主要工序构成。
①对选择(selected)区内的1页份的存储单元进行数据的读出，并将其保持在具有闩锁功能的读出放大器中。
②对被保持在具有闩锁功能的读出放大器中的数据进行字节数据的改写。
③消除选择(selected)区内的1页份的存储单元的数据。
④将被保持在具有闩锁功能的读出放大器中的数据编程在选择(selected)区内的1页份的存储单元中。
通过以上工序，就可以提供一种可以用和快闪EEPROM相同的工序进行制造，并且，虽然适用于同一数据改写方法(data changemethod)，但也可以以字节单位进行数据的改写动作(data changeoperation for byte data)的非易失性半导体存储器(快闪EEPROM，通常没有上述①的工序，因为以区单位一并消除存储单元的数据，所以不能进行以字节单位的数据改写。但是，在消除区内的全部存储单元的数据之后，就可以以字节单位进行编程)。
在此，有关图27所示的适用字节单位的数据改写动作(data changeoperation for byte data)的EEPORM，研讨存储单元的数据改写次数(number of data change operation)，即，改写次数/消除周期的最大值。
当用图27所示的方法，进行1字节数据的变更的情况下，对选择(selected)区内的1页份的数据进行1次的读动作、消除动作以及编程动作。总之，在选择(selected)区内，就没有变更数据的存储单元而言也进行1次读动作、消除动作以及编程动作。
因而，例如，当变更1页内的全部数据的情况下，用图27的方法以每1字节变更1页份的数据时的页读、消除、编程次数，比一次变更1页份的数据的情况下的页读、消除、编程次数，仅多被包含在1页内的字节数倍。
例如，当1页由64字节组成的情况下，在一次改写1页份的数据时以1次的页读、消除、编程动作足够，但在以每1字节改写1页份的数据时需要64次的页读、消除、编程动作。
这样，在图27所示的字节单位数据改写动作(data changeoperation for byte data)中，当进行1页份的数据变更的情况下，对选择(selected)区内的1页份的数据进行1次的读动作、消除动作以及编程动作。因而，采用本发明的方法变更1页份的数据的情况下的页读、消除、编程次数，与1次变更1页份的数据的情况下的页读、消除、编程次数相比，最大只多被包含在1页内的字节数倍。
进而，为了防止这样的页读、消除、编程次数的增加，在图27的方法中的1次页读后，改写多个字节的数据，就可以减少页读、消除、编程次数。
但是，在下面，说明使用和改写多个字节数据不同的方法，在维持字节单位的改写动作(data change operation for byte data)的同时，可以减少页读、消除、编程次数的非易失性半导体存储器。
图28展示图23的字节型EEPROM的改良例。
在本发明中，由在行方向以及列方向上配置成矩阵形的多个区BLKi-j(i＝0，1…n；j＝0，1，2，3)构成。
在前面说明过的例子中，如图23以及图25所示，区BLKi，只被配置在列方向上，被连接在1条控制栅线CGL上的1页份的存储单元，必须在同一区BLKi内。在本发明中，将1页份的存储单元，以1字节(8位)的正整数倍单位分为多个，还在行方向上配置多个区。
具体地说，当1页由k(k是正数)字节的存储单元构成的情况下，如果由r(r是正数，r≤k)字节的存储单元构成1个区，则行方向的区数，变为k/r个。在本例中，将行方向的区设置为4个。这种情况下，例如，1个区，由16字节的存储单元构成，1页由64字节的存储单元构成。
主控制栅·选择栅驱动器12c，被设置成与行方向的4个区BLKi-j，即，1条控制栅线CGL(1页)对应。各驱动器12c，包含升压器。预译码器12a以及行译码器12b，也被设置成与4区BLKi-j，即，1条控制栅CGL(1页)对应。
辅助控制栅驱动器28，被设置成与各区BLKi-j对应。
行地址信号，经由地址寄存器19被输入预译码器12a以及辅助译码器29。而后，由预译码器12a以及行译码器12b，选择1行内的4个区BLKi-j中的1个。另外，由预译码器29，选择所选4个区BLKi-j中的一个。
进而，辅助译码器29，还可以具有选择所选1行内的多个区或者所选1行内的全部区(在本例中，是4个区)那样的功能。
而后，在本发明中，可以以区单位，进行数据的读、消除以及编程。总之，在字节单位的数据改写动作(data change operation for bytedata)中，不需要将1页份的数据读出到具有栓锁功能的读出放大器中，因而在本发明中，在字节单位的数据改写动作(data changeoperation for byte data)中，与图23以及图25的例子相比也可以分别减少读次数、消除次数、编程次数，可以提高实际的改写特性(program/erase endurance characteristics)。
例如，考虑由k(k是正数)字节的存储单元构成1页的EEPROM的改写特性(program/erase endurance characteristics)，即，考虑数据改写次数(number of data change operation)的最大值是1×106次的情况。
在图23以及图25的例子中，因为变更1页份的数据分别需要k次的读动作、消除动作、编程动作，所以实际上，改写特性(program/erase endurance characteristics)减少到(1/k)×106次。
在本发明中，将1页分为k/r(r是正数，r≤k)的区，各区由r字节的存储单元构成，因为可以以区单位，进行读动作、消除动作以及编程动作，所以为了变更1页分的数据的读、消除、编程的各动作，实际上用(1/r)×106完成。
如果用具体的数字表示，例如，当1页由64字节构成的情况下，图23以及图25的例子的改写特性(program/erase endurancecharacteristics)，变为1.7×104次。另一方面，当1页由8个区构成，1区由8字节构成的情况下，本发明的改写特性，变为1.3×105次，与图23以及图24的例子相比仅提高1位的实际改写特性。
进而，在本发明的情况下，由于可以由1字节构成1区，因此，最大可以将实际的改写特性设置为1×106次。
当选择(selected)区为BLKi-j时，主控制栅·选择栅驱动器i，向选择(selected)区BLKi-j内的控制栅线CGL以及选择栅线SSL、GSL施加与动作方式对应的规定的电位(参照表3以及表4)。
具有闩锁功能的读出放大器13，闩锁读数据和编程数据。读数据(输出数据)，经由列选择电路15以及输入输出缓冲器18被输出到存储芯片的外部。编程数据(输入数据)，经由输入输出缓冲器18以及列选择电路15被闩锁在具有闩锁功能的读出放大器13中。
指令信号，经由数据输入输出缓冲器18以及指令寄存器25被输入指令译码器26。向控制电路17，输入指令译码器26的输出信号、指令闩锁启动信号CLE、芯片启动信号/CE、写启动信号/WE等的信号。
信号生成电路(升压器)27，在控制电路17的控制下，生成赋予控制栅线CGL以及选择栅线SSL、GSL的电位，并将该电位提供给控制栅、选择栅驱动器12c。
图29展示预译码器PDi的一例。
在本例中，假设行数，即，控制栅线CGL的数(区数)为1024(210)条。这种情况下，就可以通过10位的行地址信号a1、a2、…a10，选择1条控制栅线CGL。
行地址信号a1、a2、a3，被输入NAND电路30-1，行地址信号a4、a5、a6，被输入NAND电路30-2，行地址信号a7、a8、a9、a10，被输入NAND电路30-3。NAND电路30-1的输出信号，经由倒相器31-1变为信号D，NAND电路30-2的输出信号，经由倒相器31-2变为信号E，NAND电路30-3的输出信号，经由倒相器31-3变为信号F。
在各预译码器PDi中，分别输入不同的行地址信号a1、a2、…a10。而后，只有属于所选1行的预译码器数据PDi的输出信号D、E、F全部变为“1”。
图30，展示行译码器RDi以及主控制栅·选择栅驱动器i的构成的一例。
行译码器RDi，由NAND电路32以及倒相器33构成。预译码器PDi的输出信号D、E、F，被输入NAND电路。
主控制栅·选择栅驱动器i，由作为升压器34以及驱动电路的N沟道MOS晶体管35-1、35-2、35-3构成。
在属于选择(selected)行的主控制栅·选择栅驱动器i中，向N沟道MOS晶体管35-1、35-2、35-3的栅施加电源电位VCC或者自举电位。
例如，在数据编程时，在属于选择(selected)行的驱动器i中，升压器34输出电位VB变为自举电位Vprog，N沟道MOS晶体管35-1、35-2、35-3变为导通状态。另一方面，在信号发生电路27中，生成SS(＝VCC)、CG(＝Vprog)、GS(＝0V)。这些电位SS、CG、GS，经由N沟道MOS晶体管35-1、35-2、35-3，被传输到选择(selected)行内的主控制栅线CGLi以及选择栅线SSLi、GSLi。
另外，在数据消除时，在属于选择(selected)行的驱动器i中，升压器34的输出电位VB变为电源电位VCC，N沟道MOS晶体管35-1、35-2、35-3变为导通状态。另一方面，在信号生成电路27中，生成SS(＝VCC)、CG(＝0)、GS(＝VCC)。这些电位SS、CG、GS，经由N沟道MOS晶体管35-1、35-2、35-3，被传输到选择(selected)行内的主控制栅线CGLi以及选择栅线SSLi、GSLi。
进而，关于选择栅线SSLi、GSLi，此后，由于变为浮动状态，所以在将消除电位Vera赋予P阱时，选择栅线SSLi、GSLi的电位，由于P阱和选择栅线SSLi、GSLi的容量耦合，上升至Vera+α。
另外，在数据读时，在属于选择(selected)行的驱动器i中，升压器34的输出电位VB变为电源电位VCC或者VCC+α(α是N沟道晶体管的阈值电压以上的值)，N沟道MOS晶体管35-1、35-2、35-3变为导通状态。另一方面，在信号生成电路27中，生成SS(＝VCC)、CG(＝0V或者VCC)、GS(＝VCC)。这些电位SS、CG、GS，经由N沟道MOS晶体管35-1、35-2、35-3，被传输到选择(selected)行内的主控制栅线CGLi以及选择栅线SSLi、GSLi。
在属于非选择(unselectsd)行的主控制栅·选择栅驱动器i中，因为在N沟道MOS晶体管35-1、35-2、35-3的栅上施加接地电位，所以N沟道MOS晶体管35-1、35-2、35-3，变为截止状态。因而，非选择(unselectsd)行内的主控制栅线CGLi以及选择栅线SSLi、GSLi，全部变为浮动状态。
进而，对非选择(unselectsd)行内的选择栅线SSLi、GSLi，也可以在数据读时施加VSS(0V)。这种情况下，例如，在全部的选择栅线SSLi、GSLi上分别连接接地用MOS晶体管，通过行选择的有无，控制该接地用MOS晶体管的导通/截止。
图31展示被配置在1行内的多个区和辅助控制栅驱动器的一例。
在本例中，与图28的电路区对应地说明在1行内配置4个区BLKi-0、BLKi-1、BLKi-2、BLKi-3的情况。
在各区BLKi-j(j＝0，1，2，3)内，分别配置辅助控制栅线CGLi-0、CGLi-1、CGLi-2、CGLi-3。辅助栅线CGLi-j(j＝0，1，，2，3)，分别被连接在被配置于区BLKi-j内的1字节的整数倍(例如，16字节)的存储单元中。
辅助控制栅线CGLi-j，分别经由作为构成辅助栅驱动器28的驱动电路的N沟道MOS晶体管36-j，被连接在主控制栅线CGLi上。
N沟道MOS晶体管36-j的导通/截止，由辅助译码器29控制。辅助译码器29，具有选择1个N沟道MOS晶体管36-j(1个区)的功能。
进而，在辅助译码器29中，也可以使其具有选择多个或者全部N沟道MOS晶体管36-j(多个或者全部区)的功能。
在数据编程时，在选择(selected)行内的选择(selected)区BLKi-j中，因为在N沟道MOS晶体管36-j的栅上施加Vprog，所以该N沟道MOS晶体管36-j，变为导通状态，因而，编程用的高电位Vprog，被从主控制栅线CGLi传送到选择(selected)区BLKi-j内的辅助控制栅线CGLi-j。
另外，在数据消除时，在选择(selected)行内的选择(selected)区BLKi-j中，因为在N沟道MOS晶体管36-j的栅上施加VCC，所以该N沟道MOS晶体管36-j，变为导通状态。因而，接地电位被从主控制栅线CGLi传送到选择(selected)区BLKi-j内的辅助控制栅线CGLi-j。
另外，在数据读时，在选择(selected)行内的选择(selected)区BLKi-j中，因为在N沟道MOS晶体管36-j的栅上施加VCC，所以该N沟道MOS晶体管36-j，变为导通状态。因而，接地电位或者电源电位VCC被从主控制栅线CGLi传送到选择(selected)区BLKi-j内的辅助控制栅线CGLi-j(参照表3以及表4)。
另一方面，在选择(selected)行内的非选择(unselectsd)区BLKi-j中，因为在N沟道MOS晶体管36-j的栅上施加接地电位，所以该N沟道MOS晶体管36-j，变为截止状态。即，非选择(unselectsd)区BLKi-j内的辅助控制栅线CGLi-j，变为浮动状态。
在此，在选择(selected)行中，在主控制栅线CGLi之下配置多个辅助控制栅线CGLi-j。因而，在编程、消除、读时，当在主控制栅线CGLi上施加规定电位的情况下，通过容量耦合，非选择(unselectsd)区BLKi-j内的辅助控制栅线CGLi-j的电位有可能变化。
但是，非选择(unselectsd)区BLKi-j内的辅助控制栅线CGLi-j的电位变化，不会对编程、消除、读动作产生任何问题。
进而，选择(unselectsd)行内的操作栅线SSLi、GSLi，在选择(selected)行内的全部区BLKi-j中为共同的。
因而，在数据编程时，在选择(selected)行内的全部区BLKi-j的选择栅SSLi、GSLi上，经由N沟道MOS晶体管35-1、35-3施加接地电位或者电源电位VCC。在数据消除时，在选择(selected)行内的全部区BLKi-j的选择栅SSLi、GSLi上，经由N沟道MOS晶体管35-1、35-3施加VCC。在数据读时，在选择(selected)行内的全部区BLKi-j的选择栅SSLi、GSLi上，经由N沟道MOS晶体管35-1、35-3施加电源电位VCC(参照表3以及表4)。
图32，展示适用于图28至图31的EEPROM的字节单位的数据改写动作(data change operation for byte data)的第1例。
本发明的字节单位的数据改写动作，由以下4个主要工序构成。
①对选择(selected)区内的存储单元进行数据的读出，并将其保持在具有闩锁功能的读出放大器中。
②对被保持在具有闩锁功能的读出放大器中的数据进行字节数据改写。
③消除选择(selected)区内的存储单元的数据。
④将被保持在具有闩锁功能的读出放大器中的数据编程在选择(selected)区内的存储单元中。
本发明的字节单位的数据改写动作(data change operation forbyte data)的特征在于：通过与图27的改写动作(data changeoperation)比较可以知道，在进行字节单位的数据改写动作时，并不读选择(selected)行内的1页份的数据，而是对选择(selected)行内的选择(selected)区BLKi-j的数据(字节的整数倍数据)进行读动作。即，因为可以对选择(selected)行内的非选择(unselectsd)区的存储单元的数据不进行读动作，所以对不进行数据的变更的存储单元可以消除读动作、消除动作以及编程动作。
因而，本发明的改写动作(data change operation)，与图27的改写动作比较，可以减少读、消除、编程的次数，可以提高实际的改写特性(Program/Erase endurance characteristics)，即，数据改写次数(number of data change operation)。
这样，如果采用本发明，则可以用和快闪EEPROM相同的工序进行制造，并且，虽然适用同一改写方法(data change method)，但也可以进行不使改写特性(Program/Erase endurance characteristics)劣化的以字节单位进行的数据改写动作(data change operation forbyte data)。
图33，展示适用于图28至图31的EEPROM的字节单位的数据改写动作(data change operation for byte data)的第2例。
本发明的字节单位的数据改写动作，由以下的4个主要工序构成。
①对选择(selected)区内的1页份的存储单元进行数据的读出，并将其保持在具有闩锁功能的读出放大器中。
②对被保持在具有闩锁功能的读出放大器中的数据进行字节数据的改写。
③消除选择(selected)区内的存储单元的数据。
④将被保持在具有闩锁功能的读出放大器中的数据编程在选择(selected)区内的存储单元中。
本发明的字节单位的数据改写动作(data change operation forbyte data)，如果和图32的数据改写动作(data change operation)比较，具有对1页份的存储单元进行读的特点。即，在本发明中，虽然读1页份的存储单元的数据，但消除以及编程只对选择(selected)行内的选择(selected)区进行。因此，可以去除对于选择(selected)行内的非选择(unselectsd)区的存储单元的数据不需要的消除、编程动作。
这种情况下，在读动作中，通过由辅助译码器多重选择选择(selected)行内的全部区BLKi-j，就可以选择选择(selected)行内的全部区BLKi-j。
本发明的改写动作，与图27的改写动作相比，可以减少页消除、编程的次数，可以提高实际的改写特性(Program/Erase endurancecharacteristics)，即，数据改写次数(number of data changeoperation)。
这样，如果采用本发明，则可以用和快闪EEPROM相同的工序进行制造，并且，虽然适用同一改写方法(data change method)，但也可以进行不使改写特性(Program/Erase endurance characteristics)劣化的以字节单位进行的数据改写动作(data change operation forbyte data)。
图34，展示在存储单元阵列区域中的阱的布局的一例。
在快闪EEPROM中，通常，全部的存储单元组(存储单元以及选择晶体管)被形成在1个阱(例如，双阱，即，被形成在p型基板上的n型阱中的p型阱)内。但是，在本发明中，在存储单元组之间配置有辅助控制栅驱动器。辅助控制栅驱动器，具有将高电位传递到辅助控制栅的作用，如果将其和存储单元形成在同一阱上，则由于背栅效果或者阈值上升，或者因阱的电位而使动作变得不稳定。
因此，在本发明中，在列方向的区BLKi-j上设置共同的阱，行方向的区BLKi-j，被分别配置在不同的阱内。这种情况下，辅助控制栅驱动器，由于被形成在阱的外部，即，被形成在p型基板上，因此可以避免上述的问题。
进而，由于对在编程时以及消除时赋予阱的电位上进行改进，因此还可以将全部的存储单元组和辅助控制栅驱动器配置在1个阱内。
但是，这种情况下，不能避免由于背栅效果引起的阈值电压的上升。
图35，展示被配置在1行内的多个区和辅助栅驱动器的构成的另一例。
本例，是图31的电路的变形例的特征在N沟道MOS晶体管36-0、36-1、36-2、36-3的连接关系上。
在各区BLKi-j(j＝0，1，2，3)内，分别配置辅助控制栅线CGLi-0、CGLi-1、CGLi-2、CGLi-3。辅助控制栅线CGLi-j(j＝0、1、2、3)，被分别连接在被配置区BLKi-j内的1字节的整数倍(例如，16字节)的存储单元。
辅助控制栅线CGLi-j，经由分别作为构成辅助控制栅驱动器28的驱动电路的N沟道MOS晶体管36-j，连接在辅助译码器29上。
N沟道MOS晶体管36-j的导通/截止，由主控制栅线CGLi的电位确定。在选择(selected)行中，因为在主控制栅线CGLi上施加升压电位Vprog或者电源电位VCC，所以选择(selected)行的全部N沟道MOS晶体管36-0、36-1、36-2、36-3，变为沟道状态。
数据编程时，向选择(selected)区BLKi-j的辅助控制栅线CGLi-j，从辅助译码器29提供编程用的高电位Vprog。向非选择(unselectsd)区BLKi-j的辅助控制栅线CGLi-j，从辅助译码器29提供接地电位。
另外，在数据消除时，向选择(selected)区BLKi-j的辅助控制栅线CGLi-j，从辅助译码器29提供接地电位。向非选择(unselectsd)区BLKi-j的辅助控制栅线CGLi-j，从辅助译码器29提供VCC。
另外，在数据读时，向选择(selected)区BLKi-j的辅助控制栅线CGLi-j，从辅助译码器29提供读电位(接地电位或者电源电位VCC)。向非选择(unselectsd)区BLKi-j的辅助控制栅线CGLi-j，从辅助译码器29提供接地电位(参照表3以及表4)。
另一方面，在非选择(unselectsd)行内的区BLKi-j中，因为在N沟道MOS晶体管36-j的栅上施加接地电位，所以该N沟道MOS晶体管36-j，变为截止状态。
另外，在数据编程时，向选择(selected)行内的全部的区BLKi-j的选择栅线SSLi、GSLi，经由N沟道MOS晶体管35-1、35-3施加接地电位或者电源电位VCC。在数据消除时，向选择(selected)行内的全部的区BLKi-j的选择栅线SSLi、GSLi，经由N沟道MOS晶体管35-1、35-3施加VCC。在数据读时，向选择(selected)行内的全部的区BLKi-j的选择栅线SSLi、GSLi，经由N沟道MOS晶体管35-1、35-3施加电源电位VCC(参照表3以及表4)。
即使在这种构成中，也可以以区单位进行读、消除或者编程动作，因而，当然可以适用图32以及图33的字节单位的数据改写动作(datachange operation for byte data)。
因而，可以去除对不进行数据的变更的存储单元不需要的读、消除、编程动作，可以提高实际的改写特性(program/erase endurancecharacteristics)，即，页改写次数(number of page data changeoperation)。
图36展示图28的字节型EEPROM的改进例。图37，只取图36的存储单元阵列11内相互邻接的2行展示。
在图28的例子中，将预译码器12a、行译码器12b以及主控制栅·选择栅驱动器12c，集中配置在存储单元阵列11的行方向的一端。
与此相反，在本发明中，将预译码器12a、行译码器12b以及主控制栅·选择栅驱动器12c，配置在存储单元阵列11的行方向的一端以及另一端。
例如，将选择偶数行的预译码器PD0、PD2、…以及行译码器RD0、RD2、…配置在存储单元阵列11的行方向的一端，将选择奇数行的预译码器PD1、PD3、…以及行译码器RD1、RD3、…配置在存储单元阵列11的行方向的另一端。另外，将向偶数行提供规定电位的主控制栅·选择栅驱动器0、2…，配置在存储单元阵列11的行方向的一端，将向奇数行提供规定电位的主控制栅·选择栅驱动器1、3…，配置在存储单元阵列11的行方向的另一端。
由此，在电路设计时，容易确定预译码器12a、行泽码器12b以及主控制栅·选择栅驱动器12c的布局。
即，主控制栅·选择栅驱动器12c，例如，因为生成编程用的高电位，并将其传递到主控制栅线CGLi，所以电路尺寸往往增大。因而，如果将预译码器12a、行译码器12b以及主控制栅·选择栅驱动器12c只集中配置在存储单元阵列11的行方向的一端，则确定这些电路芯片上的布局非常困难。
如上所述，如果将预译码器12a、行译码器12b以及主控制栅·选择栅驱动器12c配置在存储单元阵列11的行方向的一端以及另一端，就可以有效地活用芯片上的空间，可以将各电路区轻松地收纳在芯片上。
进而，如同一图所示，驱动同一区BLKi-j内的控制栅线CGLi的驱动电路和驱动选择栅线SSLi、GSLi的驱动电路，共同作为驱动器j，集中配置在存储单元阵列11的一端和另一端。
由此，赋予选择(selected)区BLKi-j内的存储单元的信号和赋予选择晶体管的信号的时间没有偏差，在编程时，因为可以防止读时的误动作，所以可靠性提高。
进而，在本例子中，希望将2条选择栅线SSLi、GSLi以及1条控制栅线CGL作为1组同时驱动。另外，因为高耐压晶体管(驱动器)的面积增大，所以如果将选择栅线SSLi、GSLi和控制栅线CGL作为1组配置，则芯片的图案均匀。因而，可以防止由于图案不均匀时产生的负载效果引起的字线细。
图38以及图39，展示读出放大器的改进例。
图38，展示使用差动式读出放大器时的例子。这种情况下，可以将1位数据作为辅助数据存储在2个存储单元组中。另外，数据读，因为通过检测从2个存储单元组输出的信号量(电位)的微小的差并放大该差进行，所以可以高速读。
另外，对于2个存储单元组，因为在一对存储单元组中存储1位数据，所以，假设，即使由于数据改写动作的反复一方的存储单元组的改写特性恶化，如果另一方的存储单元组的改写特性良好，也不会减低可靠性。
图39，是在多条(例如，2条)位线上共同连接1个读出放大器的情况的例子。这种情况下，例如，在区BLKi-j中的字节单位的数据改写动作(data change operation for byte data)，分2次进行。即，第1次改写动作，针对被连接在偶数位线上的存储单元组进行，第2次改写动作，针对被连接在奇数位线上的存储单元组进行。
当使用本例的读出放大器的情况下，在一方的位线上读数据时，将另一方的位线设定(屏蔽位线读方法)为固定电位(例如，接地电位)。
因此，可以避免在读时的非选择单元中的编程错误等的问题。另外，本例的EEPROM，可以适用于在1个存储单元组中存储多值数据(multi-level data)的情况。
图40展示图28的字节型EEPROM的改进例。
在图28的例子中，由在行方向以及列方向上配置成矩阵形的多个区BLKi-j(i＝0，1，…n；j＝0，1，2，3)构成存储单元阵列。在本发明中，以此为前提，进一步减少在芯片上占据大面积的主控制栅驱动器(包含升压器)的数，容易形成芯片上的电路区的布局。
在本例中，设在列方向的区数为n个(例如，1024)个，在行方向的区数为4个。这种情况下，例如，1个区，由16位字节的存储单元构成，1页，由64字节的存储单元构成。
主控制栅驱动器37，与多行，在本例中，是2行，即，相互邻接的2条主控制栅线CGL(2页)对应地设置。总之，在本发明中，由1个主控制栅驱动器37，驱动2条主控制栅线CGL。各主控制栅驱动器，包含升压器。
辅助控制栅驱动器28，被对应各区BLKi-j设置。
选择栅驱动器38，被对应1行，即，1条控制栅线CGL(1页)设置。预译码器12a以及行译码器12b，也被对应1条控制栅线CGL设置。
行地址信号，经由地址寄存器19被输入预译码器12a以及辅助译码器29。而后，由预译码器12a以及行译码器12b，选择1行内的4个区BLKi-j。另外，由辅助译码器29，选择所选4个区BLKi-j中的1个。
进而，辅助译码器29，也可以具有选择所选1行内的多个区或者所选1行内的全部区(在本例中，是4个区)那样的功能。
在本发明中，和图28的例子相同，可以以区单位进行数据的读、消除以及编程。因而，在字节单位的数据改写动作(data changeoperation for byte data)中，不需要将1页分的数据读出到具有闩锁功能的读出放大器，可以提高实际的改写特性(program/eraseendurance characteristics)，即，页改写次数(number of page datachange operation)。
另外，在本发明中，例如，当选择(selected)区是BLKi-j时，主控制栅驱动器37，对选择(selected)区BLKi-j所属的行和与之相邻的行的2条主控制栅线CGLi、CGLi+1，赋予相应于动作方式的规定的电位。总之，因为在2条主控制栅线CGLi、CGLi+1上设置了1个主控制栅驱动器37，所以可以减少主控制栅驱动器37的数量，可以使布局容易，谋求减轻电路设计时的负担。
选择栅驱动器38，对选择(selected)区BLKi-j所属的行的选择栅线SSL、GSL，赋予相应于动作方式的规定的电位。
具有闩锁功能的读出放大器13，闩锁读数据和编程数据。读数据(输出数据)，经由列选择电路15以及输入输出缓冲器18输出到存储芯片的外部。编程数据(输入数据)，经由输入输出缓冲器18以及列选择电路15被闩锁在具有闩锁功能的读出放大器13中。
指令信号，经由数据输入输出缓冲器18以及指令寄存器25被输入指令译码器26。向控制电路17中，输入指令译码器26的输出信号、指令闩锁启动信号CLE、芯片启动信号/CE、写启动信号/WE等的信号。
信号生成电路(升压器)27，在控制电路17的控制下，生成赋予控制栅线CGL以及选择栅线SSL、GSL的电位，并将该电位提供给主控制栅驱动器37以及选择栅驱动器38。
图41，展示预译码器PDi的构成的一例。
在本例中，假设行数，即，控制栅线CGL的数(区数)为1024(210)条。这种情况下，可以通过10位行地址信号a1、a2、…a10，选择1行。
行地址信号a2、a3、a4，被输入NAND电路30-1，行地址信号a5、a6、a7，被输入NAND电路30-2，行地址信号a8、a9、a10，被输入NAND电路30-3。NAND电路30-1的输出信号，经由倒相器31-1变为信号D，NAND电路30-2的输出信号，经由倒相器31-2变为信号E，NAND电路30-3的输出信号，经由倒相器31-3变为信号F。
在各预译码器PDi中，分别输入不同的行地址信号a1、a2、…a10。而后，只有属于所选1行的预译码器PDi的输出信号a1、D、E、F全部变为“1”。
图42，展示行译码器RDi、主控制栅驱动器37以及选择栅驱动器38的一例。
行译码器RDi，由NAND电路32以及倒相器构成。预译码器PDi的输出信号D、E、F，被输入NAND电路。
选择栅驱动器38，由作为驱动电路的N沟道MOS晶体管35-1、35-3构成。在所选行中，因为行译码器RDi的输出信号变为VCC，所以N沟道MOS晶体管35-1、35-3变为导通状态。因而，在信号生成电路27中生成的信号SS、GS被提供给选择栅线SSLi、GSLi。
主控制栅驱动器37，由作为译码器电路39、升压器34以及驱动器电路的N沟道MOS晶体管35-2构成。
在被共用设置于所选行和与之相邻的行上的主控制栅驱动器37中，译码器电路39的输出信号变为VCC。另外，与动作方式对应，升压器变为动作状态或者非动作状态，在N沟道MOS晶体管35-2的栅上施加电源电位VCC或者被提升后的高电位。
例如，在数据编程时，在被共用设置在被选择的行和与之相邻的行上的主控制栅驱动器37中，升压器34的输出电位VB变为升压电位Vprog，N沟道MOS晶体管35-2变为导通状态。另一方面，在信号生成电路27中生成的CG(＝Vprog)经由N沟道MOS晶体管35-2，被传送到选择(selected)行和与之相邻行的主控制栅线CGLi、CGLi+1。
另外，在数据消除时，在被共用设置在所选行和与之相邻的行上的主控制栅驱动器37中，升压器34的输出电位VB变为电源电位VCC，N沟道MOS晶体管35-2变为导通状态。另一方面，在信号生成电路27中生成的CG(＝0V)经由N沟道MOS晶体管35-2，被输送到选择(selected)行和与之相邻行的主控制栅线CGLi、CGLi+1。
另外，在数据编程时时，在被共用设置在所选行和与之相邻的行上的主控制栅驱动器37中，升压器34的输出电位VB变为电源电位VCC，N沟道MOS晶体管35-2变为导通状态。另一方面，在信号生成电路27中生成的CG(＝0V或者VCC)经由N沟道MOS晶体管35-2，被输送到选择(selected)行和与之相邻行的主控制栅线CGLi、CGLi+1。
进而，在被共用设置在相互相邻的2个非选择(unselected)行上的主控制栅驱动器37中，升压器34的输出信号VB变为接地电位，该接地电位被施加在N沟道MOS晶体管35-2的栅上。因而，N沟道MOS晶体管35-2，变为截止状态。
图34，展示被配置在相互相邻的2行内的多个区和辅助控制栅驱动器的一例。
在本例中，与图40的电路区对应地说明有关被配置在1行内的4个区的情况。
在各区BLKi-j、BLK(i+1)-j内，分别配置辅助控制栅线CGLi-j、CGL(i+1)-j(j＝0，1，2，3)。辅助栅线CGLi-j，被连接在发表被配置于区BLKi-j内的1字节的整数倍(例如，16字节)的存储单元上，辅助控制栅线CGL(i+1)-j，被连接在分别被配置于区BLK(i+1)-j内的1字节的整数倍(例如，16字节)的存储单元。
辅助控制栅线CGLi-j，经由作为分别构成辅助控制栅驱动器28的驱动电路的N沟道MOS晶体管36-j，被连接在主控制栅线CGLi。辅助栅线CGL(i+1)-j，经由作为分别构成辅助控制栅驱动器28的驱动电路的N沟道MOS晶体管40-j，连接在主控制栅线CGLi+1。
N沟道MOS晶体管36-j、40-j的导通/截止，由辅助译码器29控制。辅助译码器29，具有选择1个N沟道MOS晶体管36-j(1个区)的功能。例如，在选择区BLKi-j的情况下，将N沟道MOS晶体管36-j设置位导通状态。这时，电气连接主控制栅线CGLi和辅助控制栅线CGLi-l。
进而，也可以在辅助译码器29中，具有选择1行内的多个或者全部N沟道MOS晶体管的功能。
在本发明的EEPROM中，也由在行方向或者列方向上配置成矩阵形的多个区构成存储单元阵列，并可以以区单位进行数据的读、消除、编程。因此，即使在本发明中，也可以适用图32以及图33的字节单位的数据改写动作(data change operation for byte data)。总之，在进行字节单位的数据改写动作时，不读选择(selected)行内的1页份的数据，而可以只读选择(selected)行内的选择(selected)区的数据(1字节的整数倍的数据)。
因而，可以除去对于不进行数据的变更的存储单元的不需要的读、消除、编程动作，并可以提高实际的改写特性(program/eraseendurance characteristics)，即，页改写次数(number of page datachange operation)。
另外，在本发明中，将1个主控制栅驱动器(包含升压器)共同用于相互相邻的多(例如，2个)行。因而，可以使具有大尺寸的主控制栅驱动器的列方向的宽度比1行的宽度还宽，在电路设计时，容易进行主控制栅驱动器的设计。
另外，在编程时，在选择(selected)行的主控制栅线上施加高电位Vprog，因为在选择栅线上施加电源电位VCC，所以只将必须输出高电位的主控制栅驱动器共用地配置在多行上，关于选择栅驱动器，被配置在每1行上。
这种情况下，例如，在编程时，在2条主控制栅线上施加高电位Vprog，但该高电位Vprog，因为只被传递到由辅助译码器选择的选择(selected)区内的辅助栅线上，所以在动作上完全没有的问题。
图44，展示辅助译码器的配置例。
在本发明中，将存储单元阵列11的1页份的存储单元分为多个，在行方向上设置多个区BLKi-j。另外，在行方向的区BLKi-j之间，配置辅助控制栅驱动器28。另外，读出放大器13，被设置成与配置在行方向上的区BLKi-j对应。
因而，是在读出放大器13之间与辅助控制栅驱动器28对应的位置上，形成空间。在本例中，在该空间上配置辅助译码器29。
如本例所示，在将辅助译码器29与辅助控制栅驱动器28对应地配置在多个位置上的情况下，与将辅助译码器29集中在1个位置上配置的情况相比，可以有效地使用芯片上的空间，可以在缩小芯片尺寸等上起作用。
图45至图47，展示可以适用本发明的EEPROM的例子。
在图45的例子中，在存储单元阵列的列方向的两端，分别配置具有闩锁功能的读出放大器13A、13B，列选择电路15A、15B以及数据输入输出缓冲器18A、18。在本例中，由3晶体管单元(3-tr cell)部分(参照图26)11-0和NAND单元部分11-1构成存储单元阵列。当然，存储单元阵列，也可以只由3晶体管(3-tr cell)部分构成。
如果采用本发明，由于在存储单元阵列的列方向的两端，配置用于读出放大器等的读动作和编程动作的电路，所以这些电路设计变得容易，可以减轻电路设计时的负担。
在图46的例子中，由3晶体管单元(3-tr cell)部分11-0和NAND单元部分11-1构成存储单元阵列，将3晶体管单元(3-tr cell)部分11-0配置在读出放大器13一侧，将3晶体管单元(3-tr cell)部分11-0的存储单元作为超高速缓冲存储器使用。
如果采用本例，因为将NAND部分11-1的数据以区单位暂时保存在3晶体管单元(3-tr cell)部分(超高速缓冲存储器)，所以数据的高速读成为可能。
在图47的例子中，在1个芯片41内配置多个存储电路42a、42b。各存储电路42a、42b，相互独立，可以进行读动作、编程动作以及消除动作。因而，例如，在存储电路42a正在进行读动作时，在存储电路42b中，也可以进行编程动作。可以在存储电路42a、42b的至少一方中，使用本发明的EEPROM。
如果采用本例，因为可以同时进行2个不同的动作，所以可以高效率地进行数据处理。
可是，在前面说明过的发明中，将由具有叠栅构造的1个存储单元和在其两端各连接1个的二个选择晶体管构成的单元组为主要构成元件。
如果采用这种单元组，可以得到包括字节(或者页)单位的数据改写的多个特征这一点如上所述。
但是，当由3个晶体管(存储单元只有1个)构成单元组的情况下，因为每个存储单元的单元尺寸变得比通常的NAND型快闪EEPROM还大，所以对由存储单元的高集成化产生的存储容量的增大不一定有利。
因此，在以下的本发明中，说明在维持以字节(或者页)单位变更数据的功能的同时，可以缩小每一存储单元的单元尺寸的新的单元组构造或者数据编程方法。
首先，研讨以往的NAND型快闪EEPROM。
以往的NAND型快闪EEPROM，例如，因为在一个存储单元组内配置16个被串联连接的存储单元，所以具有最适宜缩小每个存储单元的单元尺寸的构造。
但是，如果设置成这种构造，在可以得到单元尺寸减小这一特征的同时，失去了字节(或者页)单位的数据改写这一特征。
因此，叙述在以往的NAND型快闪型EEPROM中，为什么不能进行字节(或者页)单位的数据改写。
要理解在NAND型快闪EEPROM中不能以字节(或者页)单位变更数据的理由，首先，需要理解NAND型快闪EEPROM的数据改写动作(data change operation)。
NADA型快闪EEPROM的数据改写动作(data changeoperation)，是以区单位进行的。
首先，对于选择(selected)区内的NAND单元组的全部存储单元，进行数据的一并消除(从浮动栅引出电子，使阈值下降的动作)。此后，例如，从选择(selected)区内的NAND单元组的源侧的存储单元向漏极侧的存储单元，顺序以页单位进行数据编程。
参照图48以及图49说明具体的数据编程动作。
在本例中，设对被连接在控制栅线CGL1上的存储单元进行数据编程。
首先，对源侧(源线侧)的选择栅线GSL赋予0V，将源侧的选择晶体管设置为截止状态。另外，对漏极侧(位线侧)的选择栅线SSL赋予电源电位VCC，使漏极侧的选择晶体管处于导通状态。
另外，将连接进行“0”编程(向浮动栅注入电子，进行提升阈值的动作)的存储单元M1的位线的电位设置为0V，将连接进行“1”编程(维持消除状态的动作)的存储单元M2的位线的电位设置为VCC。
这时，包含进行“0”编程的存储单元M1的NANA单元组内的全部存储单元的沟道的电位变为0V，包含进行“1”编程的存储单元M2的NANA单元组内的全部存储单元的沟道的电位被预充电至VCC-Vth(Vth是选择晶体管的阈值电压)。此后，包含进行“1”编程的存储单元M2的NANA单元组内的漏级侧(位线侧)的选择晶体管，变为截止状态。
此后，控制栅线(选择)CGL1的电位，从0V上升到电源电位VCC(例如，3.3V)，从电源电位VCC上升到编程电位Vprog(例如，18V)。另外，控制栅线(非选择)CGL0、CGL2、…CGL15的电位，从0V上升到电源电位VCC，从电源电位VCC上升到Vpass(VCC＜Vpass(例如，9V)＜Vprog)。
这时，在进行“0”编程的存储单元M1中，因为沟道电位变为0V，所以在浮动栅和沟道之间的隧道绝缘膜上施加高电位，电子从沟道移动到浮动栅。另一方面，在进行“1”编程的存储单元M2中，因为沟道电位变为浮动，所以通过容量耦合，沟道的电位上升到Vch。因而，在进行“1”编程的存储单元M1中，在浮动栅和沟道之间的隧道绝缘膜上不施加高电位，而维持消除状态。
这里，研讨有关赋予选择(selected)区内的非选择控制栅线CGL0、CGL2、…CGL15的Vpass。
对存储单元M2的“1”编程，在数据编程时，通过抑制对存储单元M2的浮动栅的电子注入，存储单元M1维持消除状态实现。存储单元M2为了维持在消除状态，在数据编程时，通过容量耦合设置充分高的包含存储单元M2的NAND单元组内的各存储单元的沟道电位，就可以缓和被施加在存储单元M2的浮动栅和沟道之间的隧道绝缘膜上的电压。
可是，包含存储单元M2的NAND单元组内的各存储单元的沟道电位，依赖于赋予非选择栅线CGL0、CGL2、…CGL15的Vpass。因而，Vpass越高，包含存储单元M2的NAND单元组内的各存储单元的沟道电位就越高，可以防止对存储单元M2的编程错误。
但是，如果设置高的Vpass，则对于包含进行“0”编程的存储单元M1的NAND单元组内的非选择(unselected)存储单元M3容易产生编程错误。
即，包含存储单元M1的NAND单元组内的各存储单元的沟道电位，被维持在0V。因此，如果Vpass接近编程电位Vprog，则即使对于非选择(unselected)存储单元M3，也进行“0”编程。因而，对于包含存储单元M1的NAND单元组内的非选择(unselected)存储单元为了防止编程错误，需要尽可能降低Vpass。
这样，赋予选择(selected)区内的非选择控制栅线CGL0、CGL2、…CGL15的Vpass，过高或者过低都不行，被设定的最佳值为，对进行“1”编程的选择(selected)存储单元M2和非选择(unselected)存储单元M3不进行“0”编程，例如，为VCC＜Vpass(例如，9V)＜Vprog。
以上，详细说明了NAND型快闪EEPROM的数据改写动作(datdchange operation)。因而，以下说明为什么不能以字节(或者页)单位进行NAND型快闪EEPROM的数据改写动作。
假设，在NAND型快闪EEPROM中，以字节(或者页)单位进行数据改写动作。
这种情况下，还可以考虑多次反复选择同一控制栅线，例如，控制栅线CGL1，只对被连接在该控制栅线CGL1上的存储单元，多次重复进行数据改写。在这种状态下，反复进行消除被连接控制栅线CGL1上的存储单元的数据的动作，和对被连接在控制栅线CGL1上的存储单元进行数据编程的动作。
但是，这时，在选择(selected)区内的非选择(unselected)存储单元的控制栅上，在数据编程时多次重复施加Vpass。
因而，在NAND型快闪EEPROM中，如果多次反复进行字节单位的数据改写，则选择(selected)区内的非选择(unselected)存储单元的阈值由于Vpass而逐渐上升(在浮动栅中徐徐注入电子)，有可能发生编程错误。
为了消除该可能性，需要降低Vpass或者变更为区单位的数据改写动作。
但是，Vpass，如上所述，被设定为这样的最适宜值，即，在1次数据编程动作中，对进行“1”编程的选择(selected)存储单元，和与进行“0”编程的存储单元相同的单元内的非选择(unselected)存储单元，不进行“0”编程(编程错误)，将其进一步降低在实际上是不可能的。
因而，其结果，在NAND型快闪EEPROM中，不可能进行字节(或者页)单位的数据改写动作，而进行区单位的数据改写动作。
以下，说明如NAND型快闪EEPROM那样，在可以使每个存储单元的单元尺寸减小的同时，对于字节(或者页)单位的数据改写动作(datd change operation)，可以通过降低Vpass实现的新的单元组构造或者数据编程方法。
图50，展示本发明的字节型EEPROM的存储单元。图51，展示图50的存储单元的等价电路。
存储单元MC1、MC2，具有控制栅和浮动栅，和快闪EEPROM的存储单元的结构相同。存储单元MC1、MC2，被相互串联连接，在其两端，分别连接1个选择晶体管ST1、ST2。选择晶体管ST1，经由位线节点部分BC被连接在位线上，选择晶体管ST2，被连接在源线SL上。
由存储单元MC1、MC2以及选择晶体管ST1、ST2构成1个存储单元组，存储单元阵列，通过将多个存储单元组配置成矩阵形实现。
本发明的存储单元组，可以考虑在NAND型快闪EEPROM中将1个NAND单元内的存储单元设置为2个的结构(2NAND单元)。
但是，在本发明中，存储单元组内的存储单元数，不只限于2个，例如，只要满足后述的条件，可以设定为多个(3个、4个、5个等)。根据情况，也可以将存储单元组内的存储单元数和以往的NAND型快闪EEPROM一样设置为16个。
以下说明本发明的字节型EEPROM的构造方面的优点。
本发明的字节型EEPROM的存储单元部分的构造，和NAND型快闪EEPROM的存储单元部分的构造相同。但是，通常，本发明的字节的EEPROM的单元组内的存储单元的数，比NAND型快闪EEPROM的单元组内的存储单元数(例如，16个)还少。
因而，在本发明的字节型EEPROM中，因为可以直接采用NAND型快闪EEPROM的工序，所以虽然可以进行字节单位的消除(有关内容后述)，但也可以增大存储容量，并且还可以降低生产成本。
例如，在本发明中，研讨将单元组内的存储单元的数设置为2个的情况。
在本发明中，当设计规则为0.4[μm]的情况下，因为2个存储单元的短边长a为1.2[μm]，长边长b为3.96[μm]，所以每个存储单元的面积([短边长a×长边长b]/2)，变为2.376[μm2]。另一方面，在单元组由16个存储单元组成的NAND型快闪EEPROM(16NAND单元)中，当设计规则为0.4[μm]的情况下，每个存储单元的面积变为1.095[μm2]。
总之，当采用本发明的存储单元组(2NAND单元)的情况下，每个存储单元的面积，约为16NAND单元的1个存储单元的面积的2倍。
另外，在如图65以及图66所示的以往的字节型EEPROM中，当设设计规则为0.4[μm]的情况下，每个存储单元的面积，变为36[μm2]。另外，当采用以2个选择晶体管夹着1个存储单元的单元组(3晶体管单元(3-tr cell)或者1NAND单元)的情况下，如果将设计规则设置为0.4[μm]，则每个存储单元的面积，变为3.84[μm2]。
总之，本发明的存储单元组(2NAND单元)的每个存储单元的面积，可以比以往的字节型EEPROM和1NAND单元还小。
表5，展示比较与存储单元组的构造相应的1个存储单元的面积。
表5
| 设计规则0.4μm | |||
| 16NAND单元 | 2NAND单元 | 1NAND单元(3晶体管单元) | NOR型 |
| 1.095μm2(1) | 2.376μm2(2.17) | 3.84μm2(3.51) | 1.82μm2(1.66) |
| 设计规则0.25μm | |||
| 16NAND单元 | 2NAND单元 | 1NAND单元(3晶体管单元) | NOR型 |
| 0.293μm2(1) | 0.712μm2(2.43) | 1.189μm2(4.06) | 0.54μm2(1.84) |
从表可知，本发明的存储单元组(2NAND单元)的每个存储单元的面积，不及NAND型快闪EEPROM(16位NAND单元)，只及1NAND(3晶体管单元(3-tr cell))的约60％。
因而，如果采用本发明的单元组构造，由于存储单元面积的缩小，可以起到增大字节型EEPROM的存储容量、缩小芯片面积、降低制造成本等的作用。
另外，本发明的字节型EEPROM，因为可以用和NAND型快闪EEPROM相同的工序制造，所以也很容易应用于非易失性存储器混装LSI(nonvolatile memory embedded LSI)。
另外，本发明的字节型EEPROM存储单元，因为是和NAND型快闪EEPROM的存储单元的构造相同，所以如果从1个存储单元看，可以直接采用快闪EEPROM的改写方法(data chang metod)，即，利用FN隧道现象的改写方法。因而，在可以降低制造成本的同时，还可以消减开发成本。
可是，如果采用本发明的单元组构造，则在2个选择晶体管之间连接多个(例如，2个、3个、…)存储单元。因而，和NAND型快闪EEPROM一样，当反复进行字节(或者页)单位的数据改写的情况下，对于在控制栅上施加Vpass的控制栅上的选择(selected)区内的非选择(unselected)存储单元产生编程错误。
对于这个问题，按以下方法解决。
在NAND型快闪EEPROM中，设定Vpass的最佳值的条件为，在1次编程动作中，对于进行“1”编程的(维持消除状态)的存储单元，和与进行“0”编程的存储单元相同的单元组内的非选择(unselected)存储单元，不产生“0”编程(编程错误)。
另外，该最佳值的确定，与电源电位VCC，和在读时赋予非选择(unselected)存储单元的控制栅的电位Vread完全没有关系，通常，被设定在VCC(例如，3.3V)＜Vpass(例如，9V)＜Vprog(例如，18V)。
在本发明中，将Vpass设定为电源电位VCC(例如，3.3V)或者在读时赋予非选择(unselected)存储单元的控制栅的电位Vread(例如，4.5V)。
这些VCC以及Vread，比在NAND型快闪EEPROM中使用的Vpass的值(例如，9V)还低。
总之，在本发明中，通过将Vpass设定为电源电位VCC或者在读时赋予非选择(unselected)存储单元的控制栅的电位Vread，即，比在NAND型快闪EEPROM中使用的Vpass的值还低，就可以防止在反复进行字节(或者页)单位的数据改写的情况下的选择(selected)区内的非选择(unselected)存储单元的编程错误的问题。
另外，在本发明中，因为不需要将Vpass设定为VCC或者Vread，而新设置生成Vpass的电路，所以控制栅驱动器的构成被简化，可以得到控制栅驱动器的缩小、布局的容易、设计以及开发期间的缩短等的效果。
另一方面，在本发明中，因为将Vpass设定为电源电位VCC或者在读时赋予非选择(unselected)存储单元的控制栅的电位Vread，所以不产生在1次数据编程动作中，进行“1”编程(维持消除状态)的存储单元的沟道电位是否能提到充分高的疑问。
因而，在本发明中，通过设定单元组内的存储单元数、进行“1”编程的存储单元的沟道的初始电位、存储单元的控制栅和沟道的耦合比，充分提高进行“1”编程的存储单元的沟道电位。
例如，如果假设进行“1”编程的存储单元的沟道的初始电位、存储单元的控制栅和沟道的耦合比，和NAND型快闪EEPROM相同的情况下，如图51以及图52所示，当将单元组内的存储单元的数设定为2个时，可以将进行“1”编程的存储单元的沟道电位，提高到和NAND型快闪EEPROM相同的程度(有关这一点，在后述的数据编程动作的说明中详细叙述。)。
这样，在本发明中，第一，因为具有和NAND型快闪EEPROM完全相同的单元组构造，所以可以实现单元尺寸的缩小、存储容量的增大、成本的降低等。
第二，将在数据编程时施加在选择(selected)区内的非选择控制栅线上的电位Vpass，设定为电源电位VCC或者在读时赋予非选择控制栅线的电位Vread。由此，可以防止选择(selected)区内的非选择(unselected)存储单元的编程错误(data chang operation)，可以进行字节(或页)单位的数据改写动作。
第三，即使将Vpass设定为VCC或者Vread，也可以将单元组内的存储单元数、进行“1”编程的存储单元的沟道的初始电位、存储单元的控制栅和沟道的耦合比设定为适当的值，以使得可以充分地提高进行“1”编程的存储单元的沟道电位。还可以防止对进行“1”编程的存储单元的编程错误。
以下，顺序说明本发明的字节型EEPROM的消除动作、编程动作以及读动作。
·消除动作
如图52所示，在选择(selected)区内的控制栅线(字线)CGL11上施加接地电位VSS，选择(selected)区内的非选择控制栅线(字线)CGL12，变为浮动状态。另外，选择(selected)区内的选择栅线SSL1、GSL1以及非选择(unselected)区内的控制栅线(字线)CGL21、CGL22以及选择栅线SSL2、GSL2也变为浮动状态。
此后，例如，将21[V]、3[ms]的消除脉冲施加在体(单元P阱)上。这时，在被连接于选择(selected)区内的选择控制栅线CGL11上的存储单元中，在体和控制栅线之间加消除电压(21[V])，浮动栅中的电子通过FN(Fowler-Nordeim)隧道现象移动到体。
其结果，被连接在选择(selected)区内的控制栅线CGL11上的存储单元的阈值电压，变为-3[V]左右。在此，对于选择(selected)存储单元，可以用1次的消除脉冲，在其阈值电压为-3[V]左右进行消除。
另一方面，选择(selected)区内的非选择控制栅线CGL12以及非选择(unselected)区内的控制栅线CGL21、CGL22，被设定为浮动状态。
因而，例如，如果将21[V]、3[ms]的消除脉冲施加在体(单元P阱)上，由于浮动状态的控制栅线和体的容量耦合，控制栅线CGL12、CGL21、CGL22的电位也上升。
这里，如果研讨控制栅线CGL12、CGL21、CGL22和体的耦合比，则在控制栅线CGL12、CGL21、CGL22上，连接驱动电路(MOS晶体管的源)、连接该驱动电路和控制栅线(多晶硅层)的金属线、构成控制栅线的硅化物等。
耦合比，依赖于寄生于浮动状态的控制栅线CGL12、CGL21、CGL22上的容量。在该容量中，包含作为驱动电路的MOS晶体管的源接合容量、源和栅的重叠容量、在场区域的多晶硅层和金属配线的容量、控制栅线和体(单元P阱)的容量等。
但是，寄生于控制栅线CGL12、CGL21、CGL22的容量，控制栅线和体(单元P阱)的容量占据占大部分。
总之，控制栅线CGL12、CGL21、CGL22和体的耦合比，为大值，例如，为0.9，如果体的电位上升，控制栅线CGL12、CGL21、CGL22的电位也上升。
因而，在被连接在选择(selected)区内的非选择控制栅线CGL12上的存储单元和被连接在非选择(unselected)区内的控制栅线CGL21、CGL22上的存储单元，可以防止FN隧道现象的发生。
经过上述过程，消除动作结束。
进而，在消除动作后，例如，进行消除的验证动作，以验证被连接在(selected)区内的选择控制栅线CGL11上的全部存储单元的阈值电压是否不足-1[V]。
·编程动作
如图53所示，说明有关对被连接在控制栅线CGL1上的存储单元实行编程的情况。进而，假设进行这些编程的存储单元，全部处于消除状态。
首先，选择(selected)区内的源侧的选择栅线CGL变为接地电位VSS，漏极侧的选择栅线SSL变为电源电位VCC。其结果，源侧的选择晶体管ST21、ST22，变为截止状态，漏极侧的选择晶体管ST11、ST12，变为导通状态。
另外，设被连接在进行“0”编程的存储单元MC11上的位线BL的电位为VSS，设被连接在进行“1”编程的存储单元(禁止编程单元)MC11上的位线BL的电位为VCC。另外，将控制栅线CGL1、CGL2的电位设定为接地电位VSS。这时，存储单元MC11、MC21的沟道电位，变为接地电位VSS，存储单元MC12、MC22的沟道，被预充电至VCC-Vth(Vth，是选择晶体管ST12的阈值电压)。
此后，控制栅线CGL1、CGL2的电位被设定在电源电位VCC(例如，3.3V)或者在读时赋予非选择控制栅线的电位Vread(例如，4.5V)。进而，选择控制栅线CGL1的电位，从VCC或者Vread上升至编程电位Vprog(例如，18V)。
这时，在选择(selected)存储单元MC11中，因为在沟道(＝VSS)和控制栅线CGL1(＝Vread)之间产生大的电位差，所以通过FN隧道现象，电子被从沟道注入浮动栅。由此，对于选择(selected)存储单元MC11的“0”编程结束。
另外，在向控制栅线施加高电位之前，即，沟道升压前的选择(selected)存储单元MC12的沟道的初始电位，被设定在VCC-Vth，并且，变为浮动状态。因而，此后，如果选择控制栅线CGL1的电位变为Vprog，非选择控制栅线CGL2的电位变为VCC或者Vprog，则选择(selected)存储单元MC12的沟道电位也由于容量耦合而自动上升。
总之，在选择(selected)存储单元MC12中，沟道(＝Vch)和控制栅线CGL1(＝Vprog)之间的电位差减小，抑制了由于FN隧道现象引起的电子向浮动栅的注入。由此，对选择(selected)存储单元MC12的“1”编程结束。
可是，为了对选择(selected)存储单元(编程禁止单元)MC12实行“1”编程，需要充分提高选择(selected)存储单元MC12的沟道电位(编程禁止电位)Vch，以不产生编程错误(“ 0”编程)。
自举后的存储单元MC12的沟道电位Vch，主要由自举前的存储单元MC12的沟道的初始电位、存储单元MC12、MC22的控制栅和沟道的耦合比、以及单元组内的存储单元的数(在本例中，是2个)确定。
因而，例如，当固定了单元组内的存储单元的数的情况下，存储单元MC12的沟道电位Vch，通过增大存储单元MC12的沟道的初始电位以及存储单元MC12、MC22的控制栅和沟道的耦合比，就可以充分提高。
存储单元的控制栅和沟道的耦合比B，由下式算出。
B＝Cox/(Cox+Cj)
其中，Cox是存储单元的控制栅和沟道之间的栅容量的总和，Cj是存储单元的源区域以及漏极区域的接合容量的总和。
另外，存储单元的沟道容量，近似地可以由Cox和Cj之和表示。总之，在存储单元的沟道容量中，除了Cox以及Cj之外，包含控制栅和源区域的重叠容量、位线和源区域之间的容量、位线和漏极区域之间的容量等，但这些容量由于与Cox和Cj相比非常小，所以可以忽略。
以下，对本发明的字节型EEPROM和以往的NAND型快闪EEPROM，具体地研讨进行“1”编程的存储单元的沟道电位(编程禁止电位)变为怎样的值。
作为本发明的字节型EEPROM，例如，如图50以及图51所示，设置成在1个单元组内配置有2个存储单元的构造。
这种情况下，沟道电位Vch变为：
Vch＝Vini+(Vprog-VCC)×B+(Vpass-VCC)×B
B＝Cox/(2×Cox+3×Cj)
(注：存储单元为2时，扩散层(源/漏极)是3)。
这里，如果设Cox＝Cj＝1，则耦合比B变为0.2。另外，在本发明中，Vpass＝VCC。还有，如果将电源电位VCC设置为3[V]，将沟道的初始电位Vini设置为2[V]，将编程电位Vprog设置为16[V]，则沟道电位Vch变为：
Vch＝2+(16-3)×0.2＝4.6[V]
另一方面，NAND型快闪EEPROM的沟道电位Vch变为：
Vch＝Vini+(15/16)×(Vpass-VCC)×B
+(1/16)×(Vprog-VCC)×B
B＝16×Cox/(16×Cox+17×Cj)
(注：存储单元为16时，扩散层(源/漏极)是17)。
这里，设NAND型快闪EEPROM的单元组，由被串联连接的16个存储单元组成，在1个存储单元上施加Vprog，在余下的15个存储单元上施加Vpass。
另外，如果设Cox＝Cj＝1，则耦合比B变为0.48。另外，如果将电源电位VCC设置为3[V]，将沟道的初始电位Vini设置为2[V]，将编程电位Vprog设置为16[V]，将Vpass设置为8[V]，则沟道电位Vch变为：
Vch＝2+(15/16)×(8-3)×0.48
+(1/16)×(16-3)×0.48
＝4.64[V]
这样，在本发明的字节型EEPROM中，例如，即使将Vpass设置为电源电位VCC(或者Vread)，由于将单元组内的存储单元的数设置为2个，因此可以得到和NAND型快闪EEPROM相同的编程禁止电位(“1”编程单元的沟道电位)。
总之，在本发明中，因为通过将Vpass设置为VCC(或者Vread)，可以缓和被连接在控制栅线上的非选择(unselected)存储单元的控制栅和沟道之间的电压，所以没有在非选择(unselected)存储单元中的编程错误，可以反复进行字节(或者页)单位的数据改写。
另外，在本发明中，因为即使将Vpass设置为VCC(或者Vread)，也可以可以得到和NAND型快闪EEPROM相同的编程禁止电位(Program inhibit potential)，所以可以防止对被连接在选择控制栅线上的编程禁止单元(“1”编程单元)的编程错误。
·读动作
如图54所示，在将位线BL充电至预充电单位之后，在选择(selected)区内的选择控制栅线CGL11上，施加0[V]，在选择(selected)区内的非选择控制栅线CGL12以及选择栅线SSL1、GSL1上，分别施加电源单位VCC(例如，3.3V)或者读电位Vread(例如，4.5V)。
另外，在非选择(unselected)区内的控制栅线CGL21、CGL22以及选择栅线SSL2、GSL2上，施加0[V]。
这时，选择(selected)区内的选择晶体管，变为导通状态，非选择(unselected)区内的选择晶体管，变为截止状态。另外，选择(selected)区内的非选择(unselected)存储单元，不管数据的值如何，都变为导通状态(存储单元的阈值分布，参照图6)。
另外，选择(selected)区内的选择(selected)存储单元，与数据的值相应地变为导通或者截止状态。
如图55所示，当在选择(selected)存储单元上写入“1”数据的情况下，即，在选择(selected)存储单元处于消除状态的情况下，选择(selected)存储单元的阈值电压变为负减少模式。因此，在该选择(selected)存储单元中，流过单元电流，位线BL的电位下降。
相反，当在选择(selected)存储单元中写入“0”数据的情况下，选择(selected)存储单元的阈值电压变为正的增加模式。因此，在该(selected)存储单元中，没有单元电流流动，位线BL的电位，被维持在预充电电位。
这样，数据“0”、“1”的判断，通过是否有从位线到源线流动的电流进行。位线的电位的变化，被读出放大器放大(检知)。
进而，数据“0”、“1”的区分，例如，通过是否在存储单元的浮动栅上蓄积负的电荷进行。
即，当在浮动栅上蓄积了负的电荷的情况下，该存储单元的阈值电压增高，存储单元，变为增加型。另一方面，当在浮动栅上没有蓄积负的电荷的情况下，该存储单元的阈值电压不足0[V]，存储单元，变为减少型。
表6，展示上述的消除、编程、读的各自动作中的选择栅线SSL、GSL、控制栅线(字线)CGL、位线BLi、单元源线SL、单元P阱的电位。
表6
| 消除 | 写入 | 读出 | ||
| 选择区 | 位线侧的选择栅线SSL | Vera×β | VCC | VCC或Vread |
| 控制栅线CGL(非选择) | Vera×β | VCC或Vread(NAND型快闪EEPROM中Vpass) | VCC或Vread | |
| 控制栅线CGL(选择) | 0V | Vprog | 0V | |
| 源线侧选择栅线GSL | Vera×β | 0V | VCC或Vread | |
| 非选择区 | 位线侧的选择栅线SSL | Vera×β | 0V | 0V |
| 控制栅线CGL | Vera×β | 0V | 0V | |
| 源线侧选择栅线GSL | Vera×β | 0V | 0V | |
| 位线 | “1”数据 | Vera-Vb | VCC | VBL→0V |
| “0”数据 | Vera-Vb | 0V | VBL | |
| 单元源线 | Vera-Vb | VCC | 0V | |
| 单元P阱 | Vera | 0V | 0V | |
在消除动作中，选择(selected)区内的选择控制栅线CGL，被设定为0[V]，选择(selected)区内的非选择控制栅线CGL、非选择(unselected)区内的控制栅线CGL以及全部选择栅线SSL、GSL，被设定为浮动状态。
在该状态中，如果在单元P阱上施加消除电位Vera，例如，21[V]，则浮动状态的全部的选择栅线SSL、GSL的电位和非选择控制栅线CGL的电位，由于和单元P阱的容量耦合，而上升至Vera×β(β是耦合比)。
在此，如果设β为0.8，则浮动状态的全部的选择栅线SSL、GSL的电位和非选择控制栅线CGL的电位，上升至16.8[V]。
在消除动作时，由被连接在位线BLi以及单元源线SL上的N+扩散层和单元P阱组成的pn结，被在正方向上加偏置。因此，位线BLi以及单元源线SL，被充电至Vera-Vb。进而，Vb是pn结的内部电位。
在编程动作中，被连接在编程“1”数据的选择(selected)存储单元上的位线BLi，即，被连接在维持消除状态的选择(selected)存储单元上的位线BLi，被设定在电源电位(例如，3.3[V])VCC，连接编程“0”数据的选择(selected)存储单元上的位线BLi，被设定为0[V]。
选择(selected)区内的位线侧的选择栅线SSL，被设定为电源电位VCC，电源源线侧的选择栅线GSL，被设定为0[V]，非选择控制栅线CGL，被设定为VCC或者Verad(例如，4.5[V])，选择控制栅线CGL，被设定为编程电位(例如，18[V])Vprog。
非选择(unselected)区内的的选择栅线SSL、GSL、控制栅线CGL以及单元P阱，被设定为0[V]。
单元源线，被设定为0[V]。但是，编程选择(selected)区内的“1”数据的存储单元的沟道电位，由于和控制栅线CGL的容量耦合而被升压，当由于穿通单元源线的泄露电流成为问题的情况下，单元源线的电位，最好设定在电源电位VCC。
在读动作中，选择(selected)区内的选择栅线SSL、GSL以及非选择控制栅线CGL，被设定在电源电位VCC(例如，3.3V)或者读电位Verad(例如，4.5[V])，选择控制栅线CGL被设定为0[V]。在数据读前预充电位线的方式的情况下，位线BLi，被设定在预充电电位(例如，1.2V)VBL。
存储“1”数据的选择(selected)存储单元，因为变为导通状态，所以在该选择(selected)存储单元中流过单元电流，位线BLi，被放电至0[V]。另一方面，存储“0”数据的选择(selected)存储单元，因为变为截止状态，所以在该选择(selected)存储单元中没有单元电流流动，位线BLi，保持预充电电位VBL。
图56，展示本发明的字节型EEPROM的电路区的主要部分。
该EEPROM，如上所述，例如，具有：存储单元阵列11，将由用2个选择晶体管夹着2个存储单元的4个元件组成的存储单元组配置成矩阵形；多条控制栅线10a，在存储单元阵列11上被配置在行方向上；多条位线10b，在存储单元阵列11上被配置在列方向上。
行译码器12，进行行的选择，即，进行控制栅线10a的选择。被连接在所选控制栅线10a上的存储单元的数据，被输入由被设置在每列上的具有数据栓锁功能的读出放大器组成的读出放大器13中。列译码器14，进行列的选择，即，进行位线BLi的选择。
被选择的列的读出放大器的数据，经由数据输入输出缓冲器18被输出到存储器芯片的外部。被输入到存储器芯片内部的数据，经由数据输入输出缓冲器18被闩锁在所选列的具有闩锁功能的读出放大器中。
升压器16，生成在编程动作和消除动作中所需要的高电压。控制电路17，在控制存储器芯片的内部的各动作的同时，起存储器芯片的内部和外部的接口的作用。控制电路17，包含对存储单元的消除、编程、读的各动作进行控制的顺序控制装置(例如，可编程逻辑阵列)。
图57，展示图56的存储单元阵列11的构成。
在本例中，存储单元组，由以被串联连接的2个存储单元组成的NAND单元和在其两端分别连接1个的2个选择晶体管构成。存储单元，由积层浮动栅和控制栅的所谓的叠栅构造的MOSFET构成。
由行方向的多个存储单元组构成1个区，由被连接在1条控制栅线CGL上的多个存储单元构成1页。
进而，在本发明中，消除、编程以及读，可以以页单位进行。另外，在本发明中，通过采用后述的改写方法(data change scheme)，也可以以字节单位进行数据改写动作(data change operation for bytedata)。
图58，展示在图56的读出放大器13中被连接在1条位线BLi上的具有闩锁功能的读出放大器。
读出放大器，以由一方的输出成为另一方的输入的2个COMS倒相器I1、I2组成的闩锁电路21为体。闩锁电路21的闩锁节点Q，经由列选择用NMOS晶体管M8被连接在I/O线上。另外，闩锁节点Q，经由读出放大器截断用NMOS晶体管M4和位线电位箝位用的NMOS晶体管M1被连接于位线BLi。
NMOS晶体管M1、M4的连接节点成为读出节点Nsense。在读出节点Nsense上，连接预充电用的PMOS晶体管M2和放电用NMOS晶体管M3。预充电用PMOS晶体管M2，根据预充电控制信号Load在规定期间进行读出节点Nsense的充电。放电用NMOS晶体管M3，根据放电用控制信号DCB放电读出节点Nsense的电荷。
在闩锁电路21的闩锁节点Qb上，连接为了根据控制信号φL1将闩锁节点Qb强制接地的复位用NMOS晶体管M5。在闩锁电路21的闩锁节点Q上，连接为了根据控制信号φL2将闩锁节点Q强制接地的复位用NMOS晶体管M6。
复位用NMOS晶体管M5、M6的共用源，经由被读出节点Nsense的电位控制的读出用NMOS晶体管M7连接在接地点上。读出用NMOS晶体管M7，也可以和NMOS晶体管M5、M6一样用于闩锁电路21的复位。
图59，展示本发明的字节型EEPROM的字节单位的改写动作(datachange operation for byte data)的概略顺序控制的流程图。
该顺序控制，例如，由图56的控制电路17进行。根据该流程，如以下那样简单地说明字节单位的改写动作。
如果变为字节改写方式(byte data change mode)，首先，将连接在所选控制栅线(字线)上的存储单元的1页份的数据读出到读出放大器(页读)。而后，在读出放大器中，闩锁该1页份的数据(步骤ST1)。
接着，输入由地址指定的与列对应的字节数据。该被输入的字节数据，对在被闩锁在读出放大器中的1页份的数据中进行数据变更的字节数据进行改写(步骤ST2)。
接着，同时消除(页消除)连接在所选控制栅线上的存储单元的1页份的数据(步骤ST3)。在消除之后，对连接在所选控制栅线上的存储单元，进行消除验证，以检验消除是否完全，或者是否有过消除(步骤ST 4、5)。
而后，在1页份的全部存储单元的阈值变到规定范围内之前反复进行页消除以及消除检验，当1页份的全部的存储单元的阈值变到规定范围内(消除结束)时，移至下一动作(步骤ST3～ST5)。
进而，当具有闩锁功能的读出放大器对于1条位线只有1个的情况下(只有1页份的情况下)，由于页消除检验的结果，读出放大器的数据有可能被破坏。因而，在这种情况下，不进行消除的检验，在1次中结束消除。
此后，对连接在所选控制栅线上的存储单元，同时编程被闩锁在读出放大器中的1页份的数据(步骤ST6)。在编程后，对连接在所选控制栅线上的各存储单元，进行编程的检验，以检验编程进行的是否完全，或者是否有过编程(步骤ST7、8)。
而后，在1页份的全部存储单元的阈值变到规定范围内之前反复进行页编程以及编程检验，当1页份的全部的存储单元的阈值变到规定范围内(编程结束)时，结束字节单位的数据改写动作。
进而，当使用高编程电位，在1次编程脉冲中进行1次编程的情况下，也可以省略编程检验。
图60，展示在图59的主要步骤中的选择(selected)存储单元的数据和读出放大器的节点Qb(图58)的状态。
同一图(a)，展示连接在所选控制栅线(字线)上的存储单元的1页份的数据被读出到读出放大器的状态(与步骤ST1对应)。
当存储单元的数据在“ 0”(阈值电压为正)的情况下，BLi线的电荷不被放电，维持预充电电位。因而，图58的读出放大器Nsense变为电源电位VCC。如果将控制信号φL2设置为电源电位VCC，则节点Q变为接地电位VSS，即，变为“0”。
相反，当存储单元的数据在“1”(阈值电压为负)的情况下，BLi线的电荷被放电。因而，图58的读出放大器节点Nsense变为接地电位VSS。如果将控制信号φL2设置为电源电位VCC，则节点Q变为电源电位VCC，即，变为“1”。
同一图(b)，展示对在被闩锁在读出放大器中的1页份的数据中由地址指定的字节数据(8位数据)，进行数据的改写(与步骤ST2对应)。
同一图(c)，展示消除(页消除)连接在所选控制栅线(字线)上的存储单元的数据的状态(与步骤ST3对应)。通过页消除，连接在所选控制栅线上的存储单元的数据，全部变为“1”。
同一图(d)，展示对连接在所选控制栅线(字线)上的存储单元，编程(页编程)被闩锁在读出放大器中的1页份的数据的状态(与步骤ST6对应)。
这样，对于存储单元阵列11，在动作上变为页单位的数据改写，但实际上，进行了字节单位的数据的改写。
接着，参照图61至图63的时间图，以图58的读出放大器的动作为中心详细说明用于页编程、编程检验的读动作。
进而，图61至图63，是将1个时间图分为多个图。
当从芯片外部向芯片内部输入指示编程的指令时，编程动作开始。
首先，为了复位读出节点Nsense，将控制信号DCB设置为电源电位VCC。这时，MOS晶体管M3导通，读出节点Nsense被接地(t1)。
另外，如果和控制信号DVB同时将控制信号BLSHF也设置成电源电位VCC，则MOS晶体管M1导通，位线BLi被接地。
在将编程数据输入到读出放大器之前，将数据闩锁控制信号φL1设置为电源电位VCC，将预充电控制信号Load设置为接地电位VSS。这时，MOS晶体管M5、M7导通，闩锁电路21的闩锁节点Qb被强制接地，数据被复位。即，在读出放大器20的全部读出放大器中，闩锁电路21的闩锁节点Q变为电源电位VCC，闩锁节点Qb变为接地电位VSS(t2)。
接着，从I/O线输入编程数据，数据被闩锁在读出放大器20的各闩锁电路21中，节点Q、Qb与输入数据对应地被设定为“H”、“L”(t3)。
具体地说，在与进行“0”编程的存储单元对应的读出放大器的闩锁电路21中，在闩锁节点Q上赋予“L”(＝VSS)，在与进行“1”编程(编程禁止)的存储单元对应的读出放大器的闩锁电路21中，在闩锁节点Q上赋予“H”(＝VCC)。
接着，控制信号BLSHF、SBL变为“H”，根据被栓锁在读出放大器20的各栓锁电路21中的数据，开始各位线的充电(t4)。
即，被连接在进行“0”编程的存储单元上的位线BLi被设定为接地电位VSS，连接在进行“1”编程(编程禁止)的存储单元上的位线被充电至VCC。所选控制栅线(字线)，被设定为编程电压Vprog(20[V]左右)。这时，非选择的控制栅线(字线)，不是Vpass(例如，8[V])，而被设定为电源电位VCC(例如，3.3[V])或者在读时赋予非选择存储单元的读电位Verad(例如，4.5[V])。
通过该动作，就可以对1页份的存储单元进行编程。
在数据编程结束之后，开始验证数据编程是否完整结束的编程检验。
首先，进行用于编程检验的读。该检验读动作和通常的读动作相同。
如果将控制信号DCB设定在电源电位VCC，则MOS晶体管M3导通，读出节点Nsense被强制接地(t5)。
接着，在所选控制栅线CGL上，赋予参照电位Vref(0.5[V]左右)，在非选择控制栅线CGL上，赋予用于不管存储在存储单元中的数据如何都将存储单元设置为导通状态的的读电位Vread(例如，4.5[V])。另外，在选择栅线SSL、GSL上赋予电源电位VCC，由此，进行检验读动作(t6)。
在读时，可以使用位线预充电型读方式、电流检知型读方式等。在位线预充电型读方式中，在预充电位线BLi，是其成为浮动状态之后，与存储单元的数据对应地维持或者降低位线电位。有关电流检知型的读方式，在下面详细叙述。
在时刻t6，将控制信号BLSHF从升压电位VCC+α减少到电位VCC-α，通过流过MOS晶体管M1的存储单元电流和充电读出节点Nsense的MOS晶体管M2的电流的平衡进行读。而后，位线BLi的电位，例如，在上升到0.9V时，MOS晶体管M1变为截止状态，读出节点Nsense变为电源电位VCC。
在读出节点Nsense变为“H”(＝VCC)之后，将闩锁控制信号φL1设置为电源电位VCC，使MOS晶体管M5导通(t7)。当读出节点Nsense是电源电位VCC的情况下(被连接在阈值比参照电位Vref还高的存储单元上的读出放大器的情况下)，MOS晶体管M7导通，闩锁节点Qb变为接地电位VSS、闩锁节点Q变为电源电位VCC。
如果在闩锁节点Q上输入接地电位VSS，进行正常的编程，则闩锁电路21的闩锁数据反转。在对存储单元的编程不完全的情况下，在检验读中，因为读出节点Nsense，是“L”(＝VSS)不变，所以不引起闩锁电路21的数据反转，闩锁节点Q保持VSS，在与编程禁止的存储单元连接的读出放大器中，因为闩锁节点Q，是电源电位VCC，所以数据不反转。
当存在编程不完整的存储单元时，即，存在闩锁电路21的数据不发生反转的读出放大器时，反复进行编程和检验读。而后，如果1页份的全部读出放大器的闩锁节点Q的电位变为电源电位，则结束编程。
以下，参照图63的时间图，以图58的读出放大器的动作为中心详细说明字节单位的数据改写动作。
当从芯片外部向芯片内部输入指示字节改写的指令时，字节改写动作开始。
首先，对连接在所选控制栅线(字线)上的1份的存储单元，开始已被写入的数据的读动作。
读动作，和读动作相同。
首先，将数据闩锁控制信号φL1设定为电源电位VCC，将预充电控制信号Load设定为接地电位VSS。这时，MOS晶体管M5、M7导通，闩锁电路21的闩锁节点Qb被强制接地，数据被复位。即，读出放大器的全部闩锁电路21的闩锁节点Q变为电源电位VCC，闩锁节点Qb变为接地电位VSS(t1)。
接着，将控制信号DCB设定在电源电位VCC。这时，MOS晶体管M3导通，读出节点Nsense被强制接地(t2)。接着，如果向所选控制栅线CGL施加VSS(＝0V)，向选择栅线SSL、GSL施加电源电位VCC，则进行读动作(t3)。
当读出节点Nsense变为“H”(＝VCC)之后，闩锁控制信号φL2变为电源电位VCC，MOS晶体管M6导通(t4)。当读出节点Nsense为VCC的情况下(即，连接在数据“0”被写入，阈值电压比VSS还高的存储单元上的读出放大器的情况下)，MOS晶体管M7导通，闩锁节点Q变为接地电位VSS，闩锁节点Qb变为电源电位VCC。
接着，将控制信号DCB设定为电源电位VCC，将控制信号BLSHF设定为电源电位VCC或者电位VCC+α，使位线BLi以及读出节点Nsense复位(t5)。
此后，向由列地址指定的读出放大器20的闩锁电路21输入字节数据，节点Q、Qb与字节数据对应地被设定为“H”、“L”(t6)。
对被写入闩锁电路21的页数据中规定的数据，改写从芯片外部输入的字节数据。
此后，对连接在控制栅线上的存储单元进行页消除动作。
选择(selected)区的控制栅线设定为接地电位VSS，非选择(unselected)区的控制栅线以及全部选择栅线设定为浮动状态。如果在单元P阱上施加消除电压Vera，则浮动状态的选择栅线和非选择(unselected)区的控制栅线，由于和单元P阱的容量耦合作用而上升至Vera×β(β是耦合比)。
另外，位线BLi以及单元源线SL，被连接在单元P阱内的N+层。如果该N+层和单元P阱的pn结被加正向偏置，则位线BLi以及单元源线SL，被分别充电至Vera-Vb(t7)。Vb，是pn结的内部电位。
此后，进行消除检验，确认被选择的页的存储单元已处于全部消除状态，即，确认存储单元的阈值电压变为负。根据存储在闩锁电路21中的数据，对被选择的页的存储单元，进行编程动作以及编程检验动作。
进而，在图63中，消除检验以后的动作被省略。
图64是将NAND型快闪EEPROM的存储单元阵列的一部分作为本发明的字节型EEPROM的存储单元阵列的例子。
本发明的字节型EEPROM的存储单元阵列，可以考虑在NAND型快闪EEPROM存储单元阵列中将2个选择晶体管之间的存储单元设置为2个。由此，可以容易实现如本例那样的EEPROM。
本例的EEPROM，在1条位线BLi上连接不同构成的2种存储单元组。即，第一存储单元组，在2个选择晶体管之间连接多个(例如，8，16，32个等)的存储单元，第二存储单元组，在2个选择晶体管之间连接2个存储单元。
在控制栅线(字线)的选择时，在第一存储单元组的区域和第二存储单元组的区域中，可以分别设置驱动电路，如果可以共用，也可以将两区域的驱动电路归为一个。
通过采用这种构成，就可以对存储单元阵列的一部分，进行字节单位的数据改写(data change operation for byte data)。
进而，代替图64的NAND型快闪EEPROM的存储单元，也可以采用AND型快闪EEPROM、DINOR型快闪等EEPROM的存储单元阵列。
如上所述，如果采用本发明的字节型EEPROM，(1)因为存储单元组由被二个选择晶体管夹着的一个叠层型存储单元构成，所以在可以用和快闪EEPROM相同的工序形成的同时，可以采用和快闪EEPROM相同的改写方法(data change method)，进而，还可以进行字节单位的数据改写动作(data change operation for byte data)。
另外，(2)如果在编程时在非选择(unselected)存储单元的控制栅上不加Vpass而加VCC或者Vread，进而，由被夹在二个选择晶体管中的多个(例如，二个)叠层型存储单元构成存储单元组，则除了上述效果之外，还可以谋求每个存储单元的尺寸缩小。
进而，在表7中展示通常的NAND型快闪EEPROM和本发明的字节型EEPROM比较的结果。
表7
| 以往 | 本发明 | ||
| 单元组构成 | NAND型 | 3晶体管型 | 4晶体管型 |
| 一次写入(不需要检验) | × | ○ | × |
| 页(字节)单位的改写 | × | ○ | ○ |
| 读出电流 | × | ○ | △ |
| 读保持(数据保持特性) | × | ○ | × |
| 数据改写次数(耐久特性) | ○ | ○*1 | ○*1 |
| 写入时的干扰(误写入) | ×*2 | ○ | ○*3 |
| 单元尺寸 | ○(1) | ×*4(3.5 | △(2.2) |
○：可以或好
△：一般
×：不可以或差
*1：辅助控制栅驱动器使用的情况下
*2：在选择部件内的非选择字线上为Vprog
*3：在选择部件内的非选择字线上为VCC或Vread
*4：如果与以往的字节型EEPROM比，O
进而，如果采用本发明的字节型EEPROM，(3)因为由被配置成矩阵形的多个区构成存储单元阵列，可以以区单位进行读、消除、编程等的动作，所以即使在字节单位的数据改写动作(data changeoperation for byte data)中，也不会使实际的数据改写特性(program/erase endurance characteristics)变差。
Claims (8)
1、一种非易失性半导体存储器，包括：
存储单元阵列，具有由1个存储单元和夹着其的2个选择晶体管构成的存储单元组；
位线，被连接在上述2个选择晶体管的一方；
读出放大器，被连接在上述位线上具有闩锁功能；
控制栅线，被连接在上述存储单元上；
控制电路，在上述存储单元阵列中，当对连接在所选控制栅线上的1页份的存储单元中的被选择的存储单元进行数据变更的情况下，
将上述1页份的存储单元的数据读出到上述读出放大器，在上述读出放大器中对与上述1页份的数据中的与上述所选存储单元对应的数据进行数据改写，消除上述1页份的存储单元的数据，将上述读出放大器的数据编程在上述1页份的存储单元中，
其中：
上述存储单元，具备具有浮动栅和控制栅的叠栅构造。
2、如权利要求1所述的非易失性半导体存储器，其特征在于：
上述2个选择晶体管，具有和上述存储单元相同的构造。
3、如权利要求1所述的非易失性半导体存储器，其特征在于：
上述所选存储单元的数据，是字节数据以及页数据中的一方。
4、如权利要求1所述的非易失性半导体存储器，其特征在于：
上述存储单元阵列还具有由多个存储单元构成的第2存储单元组。
5、如权利要求4所述的非易失性半导体存储器，其特征在于：
上述第2存储单元组，是串联连接上述多个存储单元的NAND单元、以及并联连接上述多个存储单元的AND单元、以及并联连接上述多个存储单元的DINOR单元中的1个。
6、如权利要求4所述的非易失性半导体存储器，其特征在于：
上述2个选择晶体管，具有和上述存储单元相同的构造。
7、如权利要求4所述的非易失性半导体存储器，其特征在于：
上述所选存储单元数据，是字节数据以及页数据中的一方。
8、如权利要求1或者4所述的非易失性半导体存储器，其特征在于：
上述数据的变更动作，由消除动作和编程动作构成，上述编程动作，由热电子现象或者FN隧道现象进行，上述消除动作，由FN隧道现象进行。
Applications Claiming Priority (4)
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| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20051012 |