JP4157065B2 - 半導体記憶装置 - Google Patents

Description

この発明は、半導体記憶装置に係り、特に高速動作を可能とするワード線駆動方式に関する。

電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。図２０は、ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニット部の断面図を示す。ＮＡＮＤセルユニットは、直列に接続された複数のメモリセルＭＣ０−ＭＣ３１と二つの選択トランジスタＴＲ１，ＴＲ２により構成される。一方の選択トランジスタＴＲ１はビット線ＢＬに接続され、他方の選択トランジスタＴＲ２はメモリセルアレイ内で共通のソース線ＣＥＬＳＲＣに接続されている。

1つのメモリセルは、Ｐ型ウェル３１上に形成されたＮ型拡散層３２をソース/ドレイン領域として、フローティングゲート３３とコントロールゲート３４の積層ゲート構造を有する。コントロールゲート３４は、図２０の面に直交する方向の複数のメモリセルに共通のワード線として配設される。このメモリセルは、フローティングゲート３３が保持する電荷量に応じて異なるしきい値電圧を、1ビットデータ、あるいは２ビットのデータとして不揮発に記憶する。データは、書き込み動作、消去動作により書き換え可能である。

図２０には、書き込み動作中の電圧印加状態を示している。選択ワード線ＷＬｉには、書き込み電圧Ｖｐｇｍ（約２０Ｖ）が印加され、それ以外の非選択ワード線には、書き込みパス電圧Ｖｐａｓｓ（約１０Ｖ）が印加される。選択トランジスタＴＲ１，ＴＲ２は、フローティングゲートを持たない通常のトランジスタであり、ビット線側の選択トランジスタＴＲ１のゲートには、電源電圧Ｖｄｄ或いはそれ以下の電圧が、ソース線側の選択トランジスタＴＲ２のゲートには０Ｖがそれぞれ印加される（例えば、特許文献１参照）。

書き込みデータは、ビット線ＢＬに与えられる。即ち“０”，“１”データ書き込みに応じて、ビット線に０Ｖ，Ｖｄｄがそれぞれ印加される。“０”データ書き込みの場合には、ビット線に印加された０Ｖが選択メモリセルＭＣｉのチャネルまで転送され、ワード線ＷＬｉとチャネルとの間に２０Ｖ程度の電圧が印加される。これにより、ＦＮトンネル電流により、フローティングゲートＦＧｉに電子が注入されて、しきい値が正側にシフトする。一方、“１”データ書き込み（書き込み禁止）の場合には、選択ゲートトランジスタＴＲ１は、Ｖｄｄ−Ｖｔ（Ｖｔは、選択トランジスタＴＲ１のしきい値）がチャネルに転送されるとカットオフする。これにより、書き込みパス電圧Ｖｐａｓｓや書き込み電圧Ｖｐｇｍがワード線に印加されたとき、フローティングのチャネルは容量カップリングにより昇圧される。従って、ＦＮトンネル電流が流れず、しきい値はシフトしない。

この書き込みパルス印加動作は、実際の書き込み動作においては、書き込み状態を確認するためのベリファイ動作（書き込みベリファイ動作）を伴って、複数回繰り返される。図２１に示すように、ＮＡＮＤ型フラッシュメモリでは、“０”書き込み後のしきい値電圧を、読み出しパス電圧Ｖｒｅａｄより所定値だけ低い範囲に制御する必要がある。したがって、書き込みパルス印加動作の後に、書き込みベリファイを行って、目標とするしきい値電圧を超えたら、以後そのメモリセルに対する書き込みを“０”書き込みから“１”書き込みに変え、目標のしきい値に達しない“０”書き込みセルにのみ書き込み動作を継続させる、というシーケンス制御が行われる。

ＮＡＮＤ型フラッシュメモリは、ＦＮトンネル電流で書き込みするために、５１２バイト、或いは２ｋバイトといったページ長で同時に書き込みを行うことができる。このため、大容量化がしやすいだけでなく、実効的な書き込み速度が速いという利点がある。現在ＮＡＮＤフラッシュメモリの仕様の1つでは、論理的なページ長が２ｋバイト、書き込みスピードは２値で約１０ＭＢ／ｓｅｃ、４値では３ＭＢ／ｓｅｃ程度となっている。
特開２００３−２０８７９３号公報

ＮＡＮＤ型フラッシュメモリは、今後も大容量化と書き込み高速化が要求されているが、解決すべき課題の一つにワード線のＣＲ遅延が大きいということがある。大容量化を進めデザインルールがシュリンクされたとき、必ずしもワード線のＣＲ遅延が小さくなるとは限らず、元々大きいＣＲ遅延が更に大きくなる可能性がある。プロセスの改善によって、ワード線の低抵抗化や配線容量の低減化が十分に行われればよいが、それは容易ではない。

高速書き込みのための回路的な対策としては、書き込みや消去のシーケンス制御を行うためのメモリ内蔵のシーケンサのクロック周期をチップ実力に応じて短くしたり、書き込みパルス印加動作中の書き込みパルス幅を短くするという方法が考えられる。しかし、書き込みパルス幅の短縮に関しては、あまり短くしすぎると、正味の書き込み電圧印加時間が減少するので、書き込み電圧が増加する。また、ワード線の遅延が大きい場合には、ワード線の場所による書き込み電圧のかかり方の差が大きくなって、同一ワード線内の書き込みスピードの差が大きくなる。一回の書き込みパルス印加動作は時間短縮できても、書き込み電圧が全体的に高くなるだけでなく、書き込みパルス印加動作とベリファイ動作の繰り返し回数が増加して、書き込み動作全体としては性能向上につながらないこともありうる。

この発明は、選択ワード線のＣＲ遅延を実効的に小さくすることができるワード線駆動方式を採用した半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、互いに交差するワード線とビット線、及びそれらの各交差部に配置されたメモリセルを有するメモリセルアレイと、前記メモリセルアレイの動作を制御するコントローラと、入力アドレスと前記コントローラから出力される制御信号に基づいて、前記メモリセルアレイの選択ワード線を駆動し、その間前記選択ワード線に隣接する非選択ワード線のうち少なくとも一方をフローティング状態に設定するように構成されたワード線駆動回路とを有し、前記メモリセルアレイは、異なるワード線により駆動される電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたＮＡＮＤセルユニットを配列して構成され、かつそれぞれワード線の方向に配列された複数のＮＡＮＤセルユニットの集合として定義される複数ブロックに分けられ、前記ワード線駆動回路は、データ書き込みモードにおいて、選択ブロックの選択ワード線に書き込み電圧を与える間、選択ブロックの前記選択ワード線に隣接する二つの非選択ワード線をフローティング状態に設定し、残りの非選択ワード線にセルデータによらずメモリセルがオンする書き込みパス電圧を与えるように構成されている。
また、この発明の一態様による半導体記憶装置は、互いに交差するワード線とビット線、及びそれらの各交差部に配置されたメモリセルを有するメモリセルアレイと、前記メモリセルアレイの動作を制御するコントローラと、入力アドレスと前記コントローラから出力される制御信号に基づいて、前記メモリセルアレイの選択ワード線を駆動し、その間前記選択ワード線に隣接する非選択ワード線のうち少なくとも一方をフローティング状態に設定するように構成されたワード線駆動回路とを有し、前記メモリセルアレイは、異なるワード線により駆動される電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたＮＡＮＤセルユニットを配列して構成され、かつそれぞれワード線の方向に配列された複数のＮＡＮＤセルユニットの集合として定義される複数ブロックに分けられ、前記ワード線駆動回路は、データ書き込みモードにおいて、選択ブロックの選択ワード線に書き込み電圧を与える間、選択ブロックの前記選択ワード線に隣接する第１及び第２の非選択ワード線をフローティング状態に設定し、これらに隣接する第３及び第４の非選択ワード線の少なくとも一方に０Ｖを、残りの非選択ワード線にセルデータによらずメモリセルがオンする書き込みパス電圧を与えるように構成されている。
また、この発明の一態様による半導体記憶装置は、互いに交差するワード線とビット線、及びそれらの各交差部に配置されたメモリセルを有するメモリセルアレイと、前記メモリセルアレイの動作を制御するコントローラと、入力アドレスと前記コントローラから出力される制御信号に基づいて、前記メモリセルアレイの選択ワード線を駆動し、その間前記選択ワード線に隣接する非選択ワード線のうち少なくとも一方をフローティング状態に設定するように構成されたワード線駆動回路とを有し、前記メモリセルアレイは、異なるワード線により駆動される電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたＮＡＮＤセルユニットを配列して構成され、かつそれぞれワード線の方向に配列された複数のＮＡＮＤセルユニットの集合として定義される複数ブロックに分けられ、前記ワード線駆動回路は、データ書き込みモードにおいて、選択ブロックの選択ワード線に書き込み電圧を与える間、選択ブロックの前記選択ワード線に隣接する第１及び第２の非選択ワード線の一方をフローティング状態に設定し、他方に固定電圧を与え、これらに隣接する第３及び第４の非選択ワード線の一方に０Ｖ、他方にセルデータによらずメモリセルがオンする書き込みパス電圧を与え、残りの非選択ワード線には前記書き込みパス電圧を与えるように構成されている。

この発明によれば、選択ワード線のＣＲ遅延を実効的に小さくすることができるワード線駆動方式を採用した半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

［実施の形態１］
図１は、ＮＡＮＤ型フラッシュメモリの概略構成を示し、図２はそのメモリセルアレイ１の構成を示している。これらの構成は以下の各実施の形態で共通に用いられる。セルアレイ１は、ＮＡＮＤセルユニットＮＵがマトリクス配列されて構成されている。一つのＮＡＮＤセルユニットＮＵは、複数個直列に接続されたメモリセルＭＣ（ＭＣ０，ＭＣ１，…，ＭＣ３１）と、その両端に接続される選択ゲートトランジスタＴＲ１，ＴＲ２により構成されている。選択ゲートトランジスタＴＲ１のドレインはビット線ＢＬに、選択ゲートトランジスタＴＲ２のソースは共通ソース線ＣＥＬＳＲＣに接続されている。

ＮＡＮＤセルユニットＮＵ内のメモリセルＭＣの制御ゲートはそれぞれ異なるワード線ＷＬ（ＷＬ０，ＷＬ１，…，ＷＬ３１）に接続されている。選択ゲートトランジスタＴＲ１，ＴＲ２のゲートはワード線ＷＬと並行する選択ゲート線ＳＧ１，ＳＧ２にそれぞれ接続されている。１ワード線を共有する複数のメモリセルの集合は、１ページ或いは２ページを構成する。ワード線ＷＬと選択ゲート線ＳＧ１，ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。

図２に示すように、メモリセルアレイ１は、ビット線ＢＬ方向に複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，…，ＢＬＫｍ−１）に分けられる。これらの複数ブロックを含むメモリセルアレイ１は、シリコン基板の一つのセルウェル内に形成されている。

メモリセルアレイ１のビット線ＢＬには、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する、複数のセンスアンプＳＡを有するセンスアンプ回路３が接続される。センスアンプ回路３はカラム選択ゲート４を介してデータバス９と接続される。ロウデコーダを含むワード線ドライバ回路２は、ワード線及び選択ゲート線を選択して駆動する。

データ入出力バッファ６は、センスアンプ回路３と外部入出力端子との間でデータ“Ｄａｔａ”授受を行う他、コマンド“Ｃｏｍ．”やアドレス“Ａｄｄ．”を受け取る。コントローラ７は、チップイネーブル信号ＣＥｎ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。

具体的にコントローラ７は、コマンド“Ｃｏｍ．”に基づいてアドレス“Ａｄｄ．”と書き込みデータ“Ｄａｔａ”を判別して、前者はアドレスレジスタ５を介してワード線ドライバ回路２やカラムゲート回路４に転送し、後者はセンスアンプ回路３に転送する、という制御を行う。またコントローラ７は、外部制御信号に基づいて、書き込みや消去のシーケンス制御及び読み出しの制御を行う。高電圧発生回路８は、コントローラ７の制御により、各動作に必要な高電圧を発生する。

メモリセルＭＣが二値記憶を行う場合のデータとしきい値の関係は、先に説明した図２１の通りである。メモリセルの負のしきい値状態を論理“１”データ、正のしきい値状態を論理“０”データとする。メモリセルを“１”データ状態にする動作を消去動作、“０”状態にする動作を狭義の書き込み動作とする。ＮＡＮＤ型フラッシュメモリでは、データ消去は通常ブロック単位で行われる。

図３は、ワード線駆動回路２の主要部構成を、一つのブロックＢＬＫｊとの関係で示している。ブロックＢＬＫｊ内のワード線（ＷＬ０〜ＷＬ３１）および選択ゲート線ＳＧ１，ＳＧ２は、転送トランジスタ群２４を介して、それぞれ対応する駆動信号線ＣＧ０〜ＣＧ３１及びＳＧＤ，ＳＧＳに接続される。転送トランジスタ群２４の共通ゲートＴＧは、ブロックデコーダ２３により制御される。ブロックデコーダ２３には、ロウアドレスのほか、このロウアドレスによりブロックＢＬＫｊが選択された場合に、転送トランジスタ群２４にワード線に必要な高電圧を転送可能とするゲート電圧を与えるべく、高電圧ＶＲＤＥＣが供給される。

駆動信号線ＣＧ０〜ＣＧ３１，ＳＧＤ，ＳＧＳの各端部にはそれぞれ、ワード線ドライバ（ＣＧＤＲＶ０〜ＣＧＤＲＶ３１）２２，ビット線側選択ゲート線ドライバ（ＳＧＤＤＲＶ）２０，ソース線側選択ゲート線ドライバ（ＳＧＳＤＲＶ）２１が接続されている。

ＳＧＤドライバ２０は、書き込み、読み出し、消去の各動作において、ビット線側選択トランジスタＴＲ１のゲート線（ＳＧ１）に必要な駆動信号電圧を印加する回路である。ＳＧＳドライバ２１は、ソース線側選択トランジスタＴＲ２のゲート線（ＳＧ２）に必要な駆動信号電圧を印加する。ＣＧドライバ２２は、ワード線ＷＬｉに必要な駆動信号電圧を印加する回路である。

図３では、一つのブロックＢＬＫｊを代表的に示しているが、ＳＧＤドライバ２０、ＳＧＳドライバ２１及びＣＧドライバ２２は、複数ブロックに共通に用いられる。即ち駆動信号線ＳＧＤ，ＳＧＳ，ＣＧ０〜ＣＧ３１は、図示しない他の転送トランジスタ群を介して他のブロックの選択ゲート線及びワード線にも接続される。

ここで、ワード線ＷＬｉ、ＷＬｉ＋１、ＷＬｉ＋２、ＷＬｉ＋３に着目すると、それらの間には、線間容量Ｃ１が存在し、各ワード線には、対接地容量Ｃ２がある。駆動信号線ＣＧｉ、ＣＧｉ＋１、ＣＧｉ＋２、ＣＧｉ＋３に着目すると、それらの間には線間容量Ｃ３が存在する。これらの各駆動線も対接地容量Ｃ４を持つ。図３では、ワード線部分にのみ等価抵抗Ｒを示しているが、これはワード線の抵抗が特に大きいためである。

図４は、この実施の形態での書き込み時の印加電圧関係を、従来の図２０と対応させて、一つのＮＡＮＤセルユニットに着目して示している。書き込み時、選択ワード線をＷＬｉとしたとき、これに隣接する二つの非選択ワード線（以下、“隣接・非選択ワード線”という）ＷＬｉ−１，ＷＬｉ＋１をフローティング状態にする。このとき、ワード線ドライバ回路２側においても、選択駆動信号線ＣＧｉに隣接する二つの非選択駆動信号線（以下、隣接・非選択駆動信号線という）ＣＧｉ−１，ＣＧ１＋１をフローティング状態にする。その他の非選択ワード線には、従来と同様に書き込みパス電圧Ｖｐａｓｓを与える。書き込みパス電圧Ｖｐａｓｓは、セルデータによらず、非選択メモリセルをオンさせるに必要な電圧である。

従来のように非選択ワード線にパス電圧Ｖｐａｓｓを与えた場合、選択ワード線の容量Ｃｗｌはおよそ、下記式（１）で表される。
Ｃｗｌ＝Ｃ2＋２×Ｃ1 …（１）
これに対して、隣接・非選択ワード線ＷＬｉ−１，ＷＬｉ＋１をフローティングにすると、選択ワード線ＷＬｉはこれら隣接・非選択ワード線を挟んでさらにその隣の非選択ワード線ＷＬｉ−２，ＷＬｉ＋２と容量結合する。このとき、選択ワード線ＷＬｉの容量Ｃｗｌは、下記式（２）となる。
Ｃｗｌ＝Ｃ2＋２×Ｃ1（Ｃ1＋Ｃ2）／（２Ｃ1＋Ｃ2） …（２）
たとえば、容量Ｃ１，Ｃ２の比を、Ｃ１／Ｃ２＝０．２６／０．４８と仮定すると、従来方式での選択ワード線容量Ｃｗｌ＝１に対し、この実施の形態では、Ｃｗｌ＝０．８６５となる。即ち、選択ワード線容量が１３．５％小さくなったと等価になる。言い換えれば、選択ワード線での書き込み電圧Ｖｐｇｍの立ち上がり速度が１３．５％改善されることになる。

例えば、ワード線抵抗が１ＭΩ、ワード線容量が２．７ｐＦとすると、ＣＲ時定数は２．７μｓｅｃである。これに対してこの実施の形態では、実質的なワード線容量の低下により、ＣＲ時定数は、２．３３μｓｅｃに改善される。実際には、書き込みパルスの印加時間は、ワード線に印加される書き込み電圧が１００％に到達している期間を所定時間確保するように設定するため、１００％近くに到達するまでの立ち上がり時間に着目すれば、ＣＲ時定数差以上の時間削減が期待できる。

この実施の形態のワード線駆動方式を適用すると、加工プロセスの改善によらず、実質的にワード線のＣＲ遅延を小さくすることができる。これにより、ワード線立ち上がり時間が短くなった分だけ、書き込みパルスの時間も短くすることができ、書き込み動作の高速化に効果がある。

従来の２値データ書き込み方式で、選択ワード線以外の全非選択ワード線にパス電圧Ｖｐａｓｓを与えるのは、ブロック内（即ちＮＡＮＤセルユニット内）でのワード線に対する書き込み順に制約を与えないためである。即ち選択ワード線からビット線までの間に、既に“０”書き込みされたメモリセルがあっても、選択ワード線のメモリセルに書き込みができるように、また“１”書き込みのメモリセルに十分に昇圧されたチャネル電位が得られるように、パス電圧Ｖｐａｓｓが選ばれる。具体的に、図２１に示すデータしきい値分布の“０”データのしきい値上限値は３Ｖ程度であり、パス電圧Ｖｐａｓｓはこれより高い値に選ばれる。

この実施の形態の場合も、ブロック内書き込み順に制約を与えないという２値書き込みの仕様を満たすためには、隣接・非選択ワード線ＷＬｉ−１，ＷＬｉ＋１のフローティング電圧が“０”データのしきい値上限値より高くなることが必要である。具体的にそのフローティング電圧は、そのフローティングのワード線に容量Ｃ１を介して与えられる書き込み電圧Ｖｐｇｍ（制御方法によってはＶｐａｓｓ含む）及び容量Ｃ２を介して与えられる接地電位Ｖｓｓ、またフローティングの駆動信号線に容量Ｃ３を介して与えられるＶｐｇｍ（制御方法によってはＶｐａｓｓを含む）及び容量Ｃ４を介して与えられる接地電位Ｖｓｓにより決まるが、これは容量Ｃ２とＣ４が容量Ｃ１とＣ３に比べて極端に大きくなければ、“０”データのしきい値上限値より高くなる。

この実施の形態で気をつけなければならないことは、ＮＡＮＤ型フラッシュメモリでは、２種類の書き込みディスターブがあることである。一つは、選択ワード線に接続されている“１”書き込みセル（書き込み禁止セル）でのディスターブであり、もう一つは、非選択ワード線に接続されたメモリセル（非選択メモリセル）のワード線電圧のストレスによるディスターブである。後者のディスターブを受けるのは、更に、選択ワード線に隣接しない非選択ワード線（Ｖｐａｓｓ）に沿うメモリセルと、隣接・非選択ワード線（フローティング）に沿うメモリセルと分けられる。その隣接・非選択ワード線のフローティング電圧が高くなりすぎて問題になる場合には、駆動信号線（ＣＧ線）部分の容量結合を調整したり、後述の実施の形態の方法により、隣接・非選択ワード線の電圧上限値を設定すればよい。

またこの実施の形態のワード線駆動方式により、前述のように選択ワード線の容量が１３．５％だけ減ったように見えるが、これが成り立つのは、ＣＧ線部の容量結合もワード線部分と等しい場合である。もし、ＣＧ線部分の線間容量の割合Ｃ3／（２Ｃ3＋Ｃ4）がワード線部分の線間容量の割合Ｃ1／（２Ｃ1＋Ｃ2）より大きければ、傾向的にはフローティングの非選択ワード線ＷＬｉ＋１，ＷＬｉ−１の電位をＣＧ線ＣＧｉ＋１，ＣＧｉ−１がいくらか押し上げるため、さらにワード線部のＣＲ時定数を小さくみせることになる。

図５は、図４で説明した電圧印加状態を実現するための書き込みタイミング図を示す。ＰＳＥＬ，ＰＵＳＥＬ，ＰＵＳＥＬＦＬは、書き込みモード時にコントローラ７から出力される制御信号である。タイミングＴ１で、高電圧出力ＶＤＲＥＣをＶｐｇｍ＋Ｖｔ（Ｖｔ：転送トランジスタ２４のしきい値電圧）に上げる。これは、書き込み電圧Ｖｐｇｍを転送トランジスタ２４によりレベル低下させることなくワード線に転送することを可能とする電圧である。選択されたブロックでは、転送トランジスタ群２４のゲートＴＧがＶＤＲＥＣとほぼ同波形になる。タイミングＴ１ではまた、書き込みデータがセンスアンプ回路３からビット線ＢＬに転送される。

タイミングＴ２で制御信号ＰＵＳＥＬが“Ｈ”になると、選択ワード線ＷＬｉの隣でない非選択ワード線に対して、ＣＧドライバからパス電圧Ｖｐａｓｓが出力される。

タイミングＴ３で、制御信号ＰＵＳＥＬＦＬが“Ｈ”になると、ＣＧドライバＣＧＤＲＶｉ−１，ＣＧＤＲＶｉ＋１の出力がフローティング状態、従って隣接・非選択ワード線ＷＬｉ−１，ＷＬｉ＋１にフローティング状態になる。そしてタイミングＴ３で同時に、制御信号ＰＳＥＬが“Ｈ”になると、選択ワード線ＷＬｉに対してＣＧドライバＣＧＤＲＶｉが書き込み電圧Ｖｐｇｍを出力する。

図５のタイミングＴ３からＴ４の期間の印加電圧関係を示したのが図4になる。タイミングＴ４からＴ６はリカバリー動作期間である。タイミングＴ４でまず、選択ワード線に印加されていた書き込み電圧Ｖｐｇｍを放電する。このとき選択ワード線ＷＬｉの隣のワード線ＷＬｉ−１，ＷＬｉ＋１及び対応するＣＧ線ＣＧｉ−１，ＣＧｉ＋１も同時に電位が低下する。タイミングＴ５で、非選択ワード線を放電する。タイミングＴ６でビット線を放電し、書き込みパルス印加動作を終了する。

図６及び図７は、以上のようなワード線駆動を可能とするワード線ドライバＣＧＤＲＶの構成と、隣接する３つのワード線ドライバＣＧＤＲＶｉ，ＣＧＤＲＶｉ−１，ＣＧＤＲＶｉ−２の入力接続関係を、データ書き込み動作に関係する部分について示している。入力ノードＣＧＡは、３２本のワード線のなかの一つを選択するページデコーダ出力が入るノードである。各ワード線ドライバＣＧＤＲＶにはこの入力ノードＣＧＡの他に、隣接するワード線を選択するページデコーダ出力が入る二つの入力ノードＣＧＡＰ，ＣＧＡＭが用意されている。

ＡＮＤゲートＧ１は、入力ノードＣＧＡに当該ワード線を選択するデコード出力＝“Ｈ”と制御信号ＰＳＥＬ＝“Ｈ”が入ると、イネーブル信号ＣＧＳＥＬ＝“Ｈ”を出力する。これにより、ブースタ４１が活性になってこれにより駆動されるトランジスタＱ１を介して、書き込み電圧Ｖｐｇｍが出力ノードＣＧに出力される。

ＮＯＲゲートＧ７は、定常状態で出力ノードＣＧを接地しているトランジスタＱ３を選択的にオフにして、フローティング状態にするための回路である。このＮＯＲゲートＧ７には、上述の書き込み電圧Ｖｐｇｍを出力するためのイネーブル信号ＣＧＳＥＬの他、後述するようなパス電圧Ｖｐａｓｓを出力するためのイネーブル信号ＣＧＵＳＥＬ、隣接・非選択ワード線をフローティングにするための信号ＰＵＳＥＬＦＬで制御される信号等が入力されている。従って、イネーブル信号ＣＧＳＥＬ＝“Ｈ”により書き込み電圧Ｖｐｇｍを出力するときは、このＮＯＲゲートＧ７によりトランジスタＱ３がオフにされる。

他の二つの入力ノードＣＧＡＰ，ＣＧＡＭは、ＮＯＲゲートＧ４の入力ノードとなる。これらの入力ノードＣＧＡＰ，ＣＧＡＭには、入力ノードＣＧＡに入るページデコーダ出力に隣接する二つのページデコーダ出力が入る。即ち、図７に示すように、入力ノードＣＧＡにデコード出力ＣＧＡｉが入るドライバＣＧＤＲＶｉでは、入力ノードＣＧＡＰ，ＣＧＡＭにはそれぞれ、デコード出力ＣＧＡｉ＋１，ＣＧＡｉ−１が入る。入力ノードＣＧＡにデコード出力ＣＧＡｉ−１が入るドライバＣＧＤＲＶｉ−１では、入力ノードＣＧＡＰ，ＣＧＡＭにはそれぞれ、デコード出力ＣＧＡｉ，ＣＧＡｉ−２が入る。以下同様に、各ドライバには当該ページとこれに隣接する２ページ対応のページデコーダ出力が入る。

ＮＯＲゲートＧ４は、隣接・非選択ワード線とそれ以外の非選択ワード線とを区別して制御するための論理回路である。即ち、図７において、ドライバＣＧＤＲＶｉ−１が書き込み電圧Ｖｐｇｍを出力する条件のとき、ドライバＣＧＤＲＶｉ，ＣＧＤＲＶｉ−２では、入力ノードＣＧＡＰ，ＣＧＡＭのいずれか一方が“Ｈ”になり、ＮＯＲゲートＧ４の出力は“Ｌ”になる。これにより、ＮＡＮＤゲートＧ２が非活性になり、ＮＯＲゲートＧ５が活性になる。

従って制御信号ＰＵＳＥＬＦＬが“Ｈ”になると、ＮＯＲゲートＧ５の出力であるイネーブル信号ＵＳＥＬＦＬが“Ｈ”になる。これを受けて、ＮＯＲゲートＧ７の出力が“Ｌ”、従ってトランジスタＱ３がオフになり、出力ノードＣＧはフローティングになる。一方このとき、ＮＡＮＤゲートＧ２は非活性であるから、制御信号ＰＵＳＥＬに拘わらず、イネーブル信号ＣＧＵＳＥＬは“Ｌ”であり、パス電圧Ｖｐａｓｓは出力ノードＣＧに転送されない。

選択ワード線に隣接しない残りの非選択ワード線対応のドライバＣＧＤＲＶでは、ＮＯＲゲートＧ４の二入力が共に“Ｌ”になり、ＮＡＮＤゲートＧ２が活性になる。そして、制御信号ＰＵＳＥＬが“Ｈ”になると、ＮＡＮＤゲートＧ２の出力が“Ｌ”になる。このとき非選択ワード線では、入力ノードＣＧＡ＝“Ｌ”であるから、ＮＯＲゲートＧ３の出力であるイネーブル信号ＣＧＵＳＥＬが“Ｈ”になる。これにより、トランジスタＱ３がオフになると共に、ブースタ４２が活性化され、これにより駆動されるトランジスタＱ２を介して、書き込みパス電圧Ｖｐａｓｓが出力ノードＣＧに出力される。

［実施の形態２］
図５とは異なる書き込み動作タイミング波形例を図８に示す。図5の場合には、隣接・非選択ワード線ＷＬｉ−１，ＷＬｉ＋１は、選択ワード線ＷＬｉとの容量カップリングのみで電圧上昇する。これら隣接・非選択ワード線のフローティング電圧をより高くしたい場合には、図８に示すように、制御信号ＰＵＳＥＬＦＬを、タイミングＴ２で“Ｈ”に立ち上げる。

ワード線ＷＬｉ（ＣＧｉ）が選択される場合の隣接・非選択ワード線ＷＬｉ−１（ＣＧｉ−１）に着目すると、更にその隣のワード線ＷＬｉ−２（ＣＧｉ−２）が、制御信号ＰＵＳＥＬによりタイミングＴ２からパス電圧Ｖｐａｓｓに上昇するため、これとのカップリングで電位上昇を開始する。タイミングＴ３で更に選択ワード線ＷＬｉ（ＣＧｉ）が上昇し始めるため、これとのカップリングが加わる。このように、隣接・非選択ワード線ＷＬｉ−１，ＷＬｉ＋１をフローティング状態にするタイミングを、選択ワード線ＷＬｉの立ち上がりより早めることによって、そのフローティング電圧を、図５の場合より高い値に上昇させることができる。

［実施の形態３］
更に別の書き込み動作タイミング波形を図９に示す。実施の形態２との違いは、選択ワード線ＷＬｉ自体もタイミングＴ２からＴ３の間、フローティングにすることである。この制御は、図６に示すワード線ドライバＣＧＤＲＶにおけるＡＮＤゲートＧ６により可能になる。ＡＮＤゲートＧ６の二入力は、選択ワード線をＶｐｇｍに昇圧するページデコーダ出力が入る入力ノードＣＧＡと、選択ワード線をフローティングにするための制御信号ＰＳＥＬＦＬの入力ノードである。

制御信号ＰＳＥＬＦＬをタイミングＴ２で“Ｈ”にすれば、タイミングＴ３から書き込み電圧Ｖｐｇｍが出力される前に、トランジスタＱ３がオフになる。即ち、選択ワード線ＷＬｉは、タイミングＴ２−Ｔ３の間、フローティング状態に設定される。

この実施の形態は、転送トランジスタ群２４の電気的特性を改善する上でも好ましい。即ち、タイミングＴ２−Ｔ３の間、転送トランジスタ群２４のゲートＴＧにはＶｐｇｍ＋Ｖｔという非常に高い電圧が印加されており、隣接して配置される転送トランジスタのソース／ドレインのなかに０Ｖが印加された状態があると、フィールド反転リークを生じやすい。この実施の形態では転送トランジスタ群２４の全てのソース／ドレインに０Ｖより高い電圧が印加されるので、フィールド反転リークを抑制することができる。

また、選択ワード線ＷＬｉがタイミングＴ２−Ｔ３の間に非選択ワード線からの容量カップリングで少し電圧が上昇するから、その後の書き込み電圧Ｖｐｇｍによる充電量が少なくて済む、という利点もある。

［実施の形態４］
図１０は、書き込み動作中のＮＡＮＤセルユニットへの他の電圧印加状態を、図４と対応させて示す。隣接・非選択ワード線ＷＬｉ−１，ＷＬｉ＋１をフローティング状態にすることは、これまでの実施の形態と同じであるが、更にそれらに隣接する非選択ワード線ＷＬｉ−２，ＷＬｉ＋２には０Ｖを印加している。

このようなワード線駆動を可能とするためには、選択ワード線ＷＬｉとビット線ＢＬとの間にあって０Ｖが印加される非選択ワード線ＷＬｉ＋２により駆動されるメモリセルが負しきい値の消去状態であること（即ち“０”データが書かれていないこと）が必要である。このため、ブロック内での書き込み順に制約が加わる。即ち図１０に示すように、共通ソース線ＣＥＬＳＲＣ側のワード線から順に書き込みを行うことが必要になる。

このワード線駆動方式は、従来のローカル・セルフ・ブースト（ＬＳＢ）方式の変形例と見ることができる。ＬＳＢ方式は、ＮＡＮＤフラッシュメモリの書き込み時、隣接・非選択ワード線に０Ｖを与えることにより、選択ワード線に沿ったメモリセルの“１”書き込みセル（書き込み禁止セル）のチャネルを他から切り離して効率的に昇圧させる方式として知られている。しかしこの方式は、セルフブーストされるセルチャネルの周縁部に大きな電界がかかって、信頼性を損なうおそれがある。

図１０の方式は、選択ワード線の二つ隣の非選択ワード線を０Ｖにするので、セルフブーストされるチャネル範囲が通常のＬＳＢ方式より広く、３セルの範囲になる。従って、通常のＬＳＢ方式に比べて、電界集中が緩和される。

［実施の形態５］
書き込み動作中の電圧印加状態の異なる実施の形態を図１１に示す。ここでは、二つの隣接・非選択ワード線ＷＬｉ−１，ＷＬｉ＋１のうち、ソース線ＣＥＬＳＲＣ側のワード線ＷＬｉ−１のみフローティング状態とし、ビット線ＢＬ側のワード線ＷＬｉ＋１にはパス電圧Ｖｐａｓｓを印加している。残りの非選択ワード線にはパス電圧Ｖｐａｓｓを印加する。

この様にフローティングにする隣接・非選択ワード線が1本になると、選択ワード線の遅延を小さく見せる効果は、先の各実施の形態に比べて減少する。しかしこの実施の形態のワード線駆動方式は、次のような点で有効である。

本発明のワード線駆動方式は、配線レイアウトに対する依存性が大きく、フローティングのワード線を確実に狙った電圧になるように制御することは簡単ではない。特に、一つのメモリセルで４値記憶を行う場合には、問題である。具体的に、４値記憶の書き込み方式によっては、選択ワード線のビット線側にある非選択ワード線に先に２値分のデータが書き込まれる場合がある。すなわち、メモリセルＭＣｉ＋１に書き込み動作を行った後に、メモリセルＭＣｉの書き込みを行うケースがある。このケースにおいて、選択ワード線ＷＬｉによりメモリセルＭＣｉに対して確実に書き込みを行うためには、隣接・非選択ワード線ＷＬｉ＋１は確実に、メモリセルＭＣｉ＋１の書き込みしきい値以上の電圧が印加されなければならない。

ワード線ＷＬｉ＋１をフローティングにしてこれを確実にある電圧に設定する保証がない場合には、図１１に示すように、ビット線ＢＬ側の隣接・非選択ワード線ＷＬｉ＋１には従来と同様に、書き込みパス電圧Ｖｐａｓｓを与えることが好ましい。

［実施の形態６］
書き込み動作中の電圧印加状態の異なる実施の形態を図１２に示す。図１１では隣接・非選択ワード線ＷＬｉ−１，ＷＬｉ＋１の一方ＷＬｉ−１のみフローティング状態としたのに対し、この実施の形態では両方ともフローティングにしている点で図１１と異なる。それ以外は、図１１と同様である。

選択ワード線のビット線ＢＬ側にある非選択セルのしきい値による制限をうけることがない場合或いは、フローティング状態で必要な電圧が得られる場合には、この様に二つの隣接・非選択ワード線を共にフローティングにすることができる。

［実施の形態７］
書き込み動作中の電圧印加状態の異なる実施の形態を図１３に示す。二つの隣接・非選択ワード線ＷＬｉ−１，ＷＬｉ＋１について、図１１の実施の形態と逆に、ソース線ＣＥＬＳＲＣ側のワード線ＷＬｉ−１に固定の電圧（例えば電源電圧Ｖｄｄ）を与え、ビット線ＢＬ側のワード線ＷＬｉ＋１をフローティング状態に設定している。それ以外は、図１１と同様である。

選択ワード線ＷＬｉのセルソース線ＣＥＬＳＲＣ側の隣接・非選択ワード線ＷＬｉ−１の電圧設定に精度が必要な場合には、上述のようにこれに固定電圧を印加し、ビット線ＢＬ側の隣接・非選択ワード線ＷＬｉ＋１のみフローティング状態にすればよい。

［実施の形態８］
図１４は、ワード線駆動回路２の変形例を示す。図３と異なる点は、転送トランジスタ群２４とワード線ドライバ２２の間の駆動信号線（ＣＧ線）の一部分を互いに交差させていることである。この様な駆動信号線レイアウトを選択することにより、駆動信号線の線間容量の調整と、フローティングとなる駆動信号線に結合する電圧の調整が可能になる。これにより、書き込み時、選択ブロック内でフローティングとされる隣接・非選択ワード線の電圧を最適値に調整することが可能になる。

［実施の形態９］
図１５は、ワード線ドライバＣＧＤＲＶの変形例を示す。図６と異なる点は、出力端子ＣＧに、これがフローティングとなる場合に動作する電圧リミッタ４３が接続されていることである。電圧リミッタ４３は、ダイオード接続された複数のＮＭＯＳトランジスタにより構成されている。その接地端子側には、ＡＮＤゲートＧ８によりゲートが制御される活性化用ＮＭＯＳトランジスタ４４が配置されている。

ＡＮＤゲートＧ８の二入力は、ＮＯＲゲートＧ５から出力される、非選択ワード線をフローティング状態に設定するためのイネーブル信号ＵＳＥＬＦＬとページデコード出力ＣＧＡＰである。これにより、選択ワード線のソース線側の非選択ワード線をフローティングにするときに、その非選択ワード線対応のワード線ドライバＣＧＤＲＶでは、トランジスタ４４がオンになり、電圧リミッタ４４が活性になる。従って、フローティング状態に設定される非選択ワード線の電圧が所定レベル以下に抑えられる。

出力端子ＣＧと電圧リミッタ４３の間には、ＡＮＤゲートＧ８の出力によりゲートが制御されるプルアップ用ＮＭＯＳトランジスタ４５が接続されている。これにより、電圧リミッタ４３が動作するときには、ＮＭＯＳトランジスタ４５もオン状態になる。従って、出力端子ＣＧの電圧がＶｄｄ−Ｖｔ（ＶｔはＮＭＯＳトランジスタ４５のしきい値電圧）以下に下がろうとすると、ＮＭＯＳトランジスタ４５が電流を供給してその電圧低下を抑制する働きをする。言い換えると、出力端子ＣＧに接続されてフローティング状態に設定された非選択ワード線が、選択ワード線の放電の際にそれとのカップリングにより負電位にスイングする事態が防止される。

図１５のＡＮＤゲートＧ８には、ＣＧＡＰが入力されているが、これに代わって、ＣＧＡＰとＣＧＡＭのＯＲ論理信号を入力すれば、２本の隣接・非選択ワード線に対して電圧リミッタ４３を働かせることができる。

［実施の形態１０］
図には示さないが、選択ワード線に書き込み電圧を印加する書き込みモードにおいて、選択ワード線の両側に隣接するそれぞれ２本ずつ、計４本の非選択ワード線をフローティング状態にし、残りの非選択ワード線に書き込みパス電圧を与えるという、ワード線駆動を行うこともできる。これにより、選択ワード線のＣＲ遅延を更に小さくすることができる。

［実施の形態１１］
隣接・非選択ワード線をフローティング状態に設定する動作は、データ書き込みモードだけでなく、ある種のデータ読み出しモードにおいても有効である。その様な実施の形態を、図１６〜図１９を参照して説明する。

図１７は、読み出し動作にかかわるセンスアンプ回路３の一つのセンスアンプＳＡの要部構成を、これに接続されるＮＡＮＤセルユニットＮＵと共に示している。センスアンプＳＡは、ビット線ＢＬｉに選択的に接続されるセンスノードＮｓｅｎを有する。即ちセンスノードＮｓｅｎは、クランプ用ＮＭＯＳトランジスタ５２及びビット線選択用ＮＭＯＳトランジスタ５１を介してビット線ＢＬｉに接続される。センスノードＮｓｅｎには、ビット線ＢＬｉ及びセンスノードＮｓｅｎをプリチャージするためのプリチャージ用ＮＭＯＳトランジスタ５４及び、電荷保持用キャパシタ５３が接続されている。またセンスノードＮｓｅｎには、センスデータを保持するデータラッチ５５が接続されている。

この実施の形態の読み出しモードは、ビット線プリチャージ動作の後、選択メモリセルのデータに応じてビット線電圧が変化する第１及び第２の期間内に、それぞれ異なるデータ判定条件で第１及び第２のデータセンス動作を行う。具体的にここで想定しているのは、一つは、図１８に示すようなしきい値分布の２値データＤａｔａＡとＤａｔａＢについて、選択ワード線に与える読み出し電圧をデータＤａｔａＢのしきい値より十分低いＶｓｅｌ１と、データＤａｔａＢのしきい値下限値付近のＶｓｅｌ２に設定して、２ステップで読み出す場合である。もう一つは、図１９に示すように、４値データＤａｔａＡ，ＤａｔａＢ，ＤａｔａＣ，ＤａｔａＤの記憶を行う場合に、選択ワード線に与える読み出し電圧を、データＤａｔａＢとデータＤａｔａＣを区別する電圧Ｖｓｅｌ１と、データＤａｔａＣとデータＤａｔａＤを区別する電圧Ｖｓｅｌ２に設定して、２ステップで読み出す場合である。

図１６は、そのような読み出し動作のタイミング図である。タイミングＴ０において、高電圧端子ＶＲＤＥＣにワード線に印加される電圧より十分高い読み出し用転送電圧Ｖｒｅａｄｈが出力されると、選択されたブロックデコーダによりこれが選択ブロックの転送トランジスタ２４のゲートＴＧに印加される。ビット線側の選択ゲートトランジスタＴＲ１のゲートＳＧ１（駆動信号線ＳＧＤ）には、選択ゲートトランジスタＴＲ１が十分にオンする電圧Ｖｓｇが印加され、選択ワード線ＷＬｉ（駆動信号線ＣＧｉ）には、読出し電圧Ｖｓｅｌ１が印加され、隣接・非選択ワード線ＷＬｉ−１，ＷＬｉ＋１及び残りの非選択ワード線ＷＬｎには、非選択セルのしきい値（データ）によらずこれを十分にオンする読出しパス電圧Ｖｒｅａｄが印加される。同時に、ビット線選択用トランジスタ５１のゲートＢＬＳには、それによりビット線電圧をクランプしない十分に高い電圧Ｖｓｅｌｈｖが印加され、プリチャージ用トランジスタ５４のゲートＢＬＰＲＥにはビット線電圧より高い電圧、例えばＶｄｄを転送するための転送電圧Ｖｄｄ＋Ｖｔが印加され、ビット線電圧を制御するクランプ用トランジスタ５２のゲートＢＬＣＬＡＭＰには、ビット線プリチャージ電圧Ｖｐｒｅを転送するための電圧Ｖｐｒｅ＋Ｖｔが印加される。ここで、Ｖｔはトランジスタ５２，５４のしきい値である。これにより、タイミングＴ０からＴ１にかけて、ビット線ＢＬｉにはプリチャージ電圧Ｖｐｒｅが印加される。

タイミングＴ１で、プリチャージ用トランジスタ５４及びクランプ用トランジスタ５２をオフにして、もう1つの選択ゲートトランジスタＴＲ２のゲートＳＧ２（駆動信号線ＳＧＳ）に選択ゲートトランジスタＴＲ２が十分にオンする電圧Ｖｓｇを印加すると、選択セルＭＣｉのしきい値状態（データ状態）に応じて、ビット線ＢＬｉの放電が開始される。このときのビット線放電波形は、選択セルＭＣｉの２つのデータ状態Ｃｅｌｌ１，Ｃｅｌｌ２について示している。選択セルＭＣｉのしきい値がＶｓｅｌ１より低ければ、Ｃｅｌｌ１の波形のようにビット線電圧が放電される。しきい値がＶｓｅｌ１より高ければ、Ｃｅｌｌ２の波形のように、ビット線ＢＬｉは放電されず、Ｖｐｒｅを保持する。

タイミングＴ２〜Ｔ５の期間は、第１のデータセンスＳＥＮＳＥ１の期間である。タイミングＴ２−Ｔ３で再度、ゲートＢＬＰＲＥにＶｄｄ＋Ｖｔを印加して、プリチャージ用トランジスタ５４をオンにし、センスノードＮｓｅｎにＶｄｄをプリチャージする。タイミングＴ３でクランプ用トランジスタ５２のゲートＢＬＣＬＡＭＰにセンス用電圧Ｖｓｅｎ＋Ｖｔを印加する。これにより、ビット線電圧がＶｓｅｎより低ければ、センスノードＮｓｅｎは放電され、Ｖｓｅｎより高ければ、センスノードＶｓｅｎはプリチャージされた電圧Ｖｄｄを保持する。したがって、データ状態Ｃｅｌｌ１では、センスノードＮｓｅｎは“Ｌ”レベルとなり、Ｃｅｌｌ２の場合には、センスノードＮｓｅｎは“Ｈ”レベルとなる。このセンス結果はタイミングＴ４−Ｔ５の間にデータラッチ５５に取り込まれる。

タイミングＴ５で、選択ワード線ＷＬｉに与える読み出し電圧をＶｓｅｌ１からＶｓｅｌ２に切り替える。また、タイミングＴ５以降、選択ワード線ＷＬｉの隣の非選択ワード線ＷＬｉ−１，ＷＬｉ＋１をフローティング状態にする。これにより、第１回のデータセンスＳＥＮＳＥ１では“Ｈ”として検出されたデータ状態Ｃｅｌｌ２は、そのしきい値に応じて、二つのデータ状態Ｃｅｌｌ３，Ｃｅｌｌ４に分離される。即ち、しきい値がＶｓｅｌ２より低いデータ状態Ｃｅｌｌ３の場合はビット線が放電され、しきい値がＶｓｅｌ２より高いデータ状態Ｃｅｌｌ４の場合は、ビット線が放電されない。

そして、タイミングＴ６−Ｔ９で、１回目のデータセンスＳＥＮＳＥ１と同様にして、データ状態Ｃｅｌｌ３とＣｅｌｌ４を判別する２回目のデータセンスＳＥＮＳＥ２が行われる。このデータセンスＳＥＮＳＥ２の結果は、データラッチ５５に取り込まれる。なお最初のデータセンス結果は、一旦データラッチ５５に保持された後、他のラッチに転送されるものとする。タイミングＴ９の後、選択ワード線等の放電を行って、読み出し動作を終了する。

この実施の形態によると、先の各実施の形態と同様に、２回目のデータセンスに先立って隣接・非選択ワード線をフローティングにすることにより、選択ワード線の寄生負荷が減少する。従って、選択ワード線の電圧をＶｓｅｌ１からＶｓｅｌ２に切り替えるときの立ち上がり時間を短くすることができる。これにより、２回目のデータセンスＳＥＮＳＥ２のためのビット線放電時間であるタイミングＴ５−Ｔ６の時間を短縮することができる。

なおタイミングＴ５以降、フローティングになる非選択ワード線ＷＬｉ−１，ＷＬｉ＋１の電圧は、波形Ａで示すようにパス電圧Ｖｒｅａｄより高いフローティング電圧Ｖｒｅａｄ’となる。従来は、波形Ｂに示すようにパス電圧Ｖｒｅａｄがそのまま印加され続ける。電圧Ｖｒｅａｄ’は、選択ワード線に与えられる電圧Ｖｓｅｌ１とＶｓｅｌ２の差とワード線間カップリング容量で決まる。Ｖｓｅｌ１とＶｓｅｌ２の電位差は、最大でも３Ｖ程度であり、ワード線間のカップリング比が、ワード線1本の総容量の３０％程度あるとすると、Ｖｒｅａｄ’−Ｖｒｅａｄは最大でも１Ｖ程度である。

読出しパス電圧Ｖｒｅａｄが高すぎると、負のしきい値電圧を持つメモリセルのしきい値を正側にシフトさせるリードディスターブが問題になる。この様なリードディスターブが問題にならない範囲で、この実施の形態の読み出し動作を適用することが好ましい。

［実施の形態１２］
次に、上記各実施の形態による不揮発性半導体記憶装置或いはメモリシステムを搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。

図２２は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の各実施の形態で説明した不揮発性半導体装置或いはメモリシステムが集積化され封止されたＩＣパッケージＰＫ１を有する。

ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。

電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。

図２３は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。

画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。

ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。

画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。

記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。

なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。

但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。

回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。

以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図２４Ａ−２４Ｊに示すような他の各種電子機器に適用することができる。即ち、図２４Ａに示すビデオカメラ、図２４Ｂに示すテレビジョン、図２４Ｃに示すオーディオ機器、図２４Ｄに示すゲーム機器、図２４Ｅに示す電子楽器、図２４Ｆに示す携帯電話、図２４Ｇに示すパーソナルコンピュータ、図２４Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図２４Ｉに示すヴォイスレコーダ、図２４Ｊに示すＰＣカード等に、上記電子カードを用いることができる。

この発明の実施の形態によるフラッシュメモリの機能ブロック構成を示す図である。 同フラッシュメモリのメモリセルアレイの構成を示す図である。 同フラッシュメモリのワード線駆動回路の構成を示す図である。 同フラッシュメモリのデータ書き込み時の電圧関係を示す図である。 同フラッシュメモリの書き込みタイミング図である。 図３のワード線駆動回路におけるワード線ドライバの構成を示す図である。 隣接する３つのワード線ドライバの入力接続関係を示す図である。 図５のそれと異なるワード線駆動方式を適用した書き込みタイミングを示す図である。 図５のそれと異なるワード線駆動方式を適用した書き込みタイミングを示す図である。 図４のそれと異なるワード線駆動方式を適用した書き込み電圧関係を示す図である。 図４のそれと異なるワード線駆動方式を適用した書き込み電圧関係を示す図である。 図４のそれと異なるワード線駆動方式を適用した書き込み電圧関係を示す図である。 図４のそれと異なるワード線駆動方式を適用した書き込み電圧関係を示す図である。 ワード線駆動回路の他の構成例を示す図である。 ワード線ドライバの他の構成例を示す図である。 この発明のワード線駆動方式を適用した読み出し動作例のタイミング図である。 読み出し動作に係わるセンスアンプの要部構成を示す図である。 上記読み出し動作例を説明するためのデータしきい値分布を示す図である。 上記読み出し動作例を説明するための他のデータしきい値分布を示す図である。 従来のＮＡＮＤ型フラッシュメモリの書き込み電圧関係を示す図である。 ＮＡＮＤ型フラッシュメモリが２値記憶を行う場合のデータしきい値分布を示す図である。 ディジタルスチルカメラに適用した実施の形態を示す図である。 同ディジタルスチルカメラの内部構成を示す図である。 ビデオカメラに適用した実施の形態を示す図である。 テレビジョンに適用した実施の形態を示す図である。 オーディオ機器に適用した実施の形態を示す図である。 ゲーム機器に適用した実施の形態を示す図である。 電子楽器に適用した実施の形態を示す図である。 携帯電話に適用した実施の形態を示す図である。 パーソナルコンピュータに適用した実施の形態を示す図である。 パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。 ヴォイスレコーダに適用した実施の形態を示す図である。 ＰＣカードに適用した実施の形態を示す図である。

符号の説明

１…メモリセルアレイ、２…ワード線駆動回路、３…センスアンプ回路、４…カラムゲート回路、５…アドレスレジスタ、６…Ｉ／Ｏバッファ、７…コントローラ、８…高電圧発生回路、９…データバス、ＭＣ０−ＭＣ３１…メモリセル、ＴＲ１，ＴＲ２…選択ゲートトランジスタ、ＷＬ０−ＷＬ３１…ワード線、ＳＧ１，ＳＧ２…選択ゲート線、ＢＬ０−ＢＬｉ…ビット線、ＮＵ…ＮＡＮＤセルユニット、ＢＬＫ０−ＢＬＫｍ−１…ブロック、２０，２１…選択ゲート線ドライバ（ＳＧＤＤＲＶ，ＳＧＳＤＲＶ）、２２…ワード線ドライバ（ＣＧＤＲＶ０−３１）、２３…ブロックデコーダ、２４…転送トランジスタ。

Claims (3)

1. 互いに交差するワード線とビット線、及びそれらの各交差部に配置されたメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイの動作を制御するコントローラと、
   入力アドレスと前記コントローラから出力される制御信号に基づいて、前記メモリセルアレイの選択ワード線を駆動し、その間前記選択ワード線に隣接する非選択ワード線のうち少なくとも一方をフローティング状態に設定するように構成されたワード線駆動回路とを有し、
   前記メモリセルアレイは、異なるワード線により駆動される電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたＮＡＮＤセルユニットを配列して構成され、かつそれぞれワード線の方向に配列された複数のＮＡＮＤセルユニットの集合として定義される複数ブロックに分けられ、
   前記ワード線駆動回路は、データ書き込みモードにおいて、選択ブロックの選択ワード線に書き込み電圧を与える間、選択ブロックの前記選択ワード線に隣接する二つの非選択ワード線をフローティング状態に設定し、残りの非選択ワード線にセルデータによらずメモリセルがオンする書き込みパス電圧を与えるように構成されている
   ことを特徴とする半導体記憶装置。
2. 互いに交差するワード線とビット線、及びそれらの各交差部に配置されたメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイの動作を制御するコントローラと、
   入力アドレスと前記コントローラから出力される制御信号に基づいて、前記メモリセルアレイの選択ワード線を駆動し、その間前記選択ワード線に隣接する非選択ワード線のうち少なくとも一方をフローティング状態に設定するように構成されたワード線駆動回路とを有し、
   前記メモリセルアレイは、異なるワード線により駆動される電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたＮＡＮＤセルユニットを配列して構成され、かつそれぞれワード線の方向に配列された複数のＮＡＮＤセルユニットの集合として定義される複数ブロックに分けられ、
   前記ワード線駆動回路は、データ書き込みモードにおいて、選択ブロックの選択ワード線に書き込み電圧を与える間、選択ブロックの前記選択ワード線に隣接する第１及び第２の非選択ワード線をフローティング状態に設定し、これらに隣接する第３及び第４の非選択ワード線の少なくとも一方に０Ｖを、残りの非選択ワード線にセルデータによらずメモリセルがオンする書き込みパス電圧を与えるように構成されている
   ことを特徴とする半導体記憶装置。
3. 互いに交差するワード線とビット線、及びそれらの各交差部に配置されたメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイの動作を制御するコントローラと、
   入力アドレスと前記コントローラから出力される制御信号に基づいて、前記メモリセルアレイの選択ワード線を駆動し、その間前記選択ワード線に隣接する非選択ワード線のうち少なくとも一方をフローティング状態に設定するように構成されたワード線駆動回路とを有し、
   前記メモリセルアレイは、異なるワード線により駆動される電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたＮＡＮＤセルユニットを配列して構成され、かつそれぞれワード線の方向に配列された複数のＮＡＮＤセルユニットの集合として定義される複数ブロックに分けられ、
   前記ワード線駆動回路は、データ書き込みモードにおいて、選択ブロックの選択ワード線に書き込み電圧を与える間、選択ブロックの前記選択ワード線に隣接する第１及び第２の非選択ワード線の一方をフローティング状態に設定し、他方に固定電圧を与え、これらに隣接する第３及び第４の非選択ワード線の一方に０Ｖ、他方にセルデータによらずメモリセルがオンする書き込みパス電圧を与え、残りの非選択ワード線には前記書き込みパス電圧を与えるように構成されている
   ことを特徴とする半導体記憶装置。

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