JP2009076188A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】負電圧発生用のチャージポンプ回路の規模を低減し、又は回路自体を不要とし、チップ面積を縮小した不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルを構成するゲート電極をフローティング状態とし、隣接する他のゲート電極の電位を変化させ、この変化と容量結合比によりゲート電極の電位を減圧する。また、例えば、さらに、ゲート電極と別のゲート電極を接続してチャージシェアし、その後、別のゲート電極を隣接する他のゲート電極との容量結合により減圧することで、別のゲート電極の電位を大きく減圧させることができる。これにより、チャージポンプ回路の発生電圧レベルを低減することができる。その結果、チャージポンプ回路の規模を低減又はその回路自体を不要とすることができ、チップ面積を縮小できる。
【選択図】図１５

Description

本発明は半導体回路装置に関し、特に電源回路縮小に伴うチップ面積の縮小に有効な技術に関するものである。

フラッシュＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓｅａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）のような不揮発性半導体メモリは、携帯用端末、デジタルカメラ及び携帯用コンピュータカードなどの装置で高密度記憶媒体として開発されてきた。メモリセルを前記の記憶媒体として用いるためには、集積度を高めることによる低コスト化に加えて、低消費電力化が要求される。特に、フラッシュメモリでは集積度の増大とともに一度に大量のデータを書き換える必要があるため、低電力化は重要である。

通常のフラッシュメモリでは、セルの書込み・消去のために電源電圧より高い電圧を発生させるチャージポンプ回路、即ち昇圧回路を内装している。このチャージポンプ回路は、充電路と放電路を構成するスイッチにＭＯＳトランジスタを用い、入力電源を充電路から充電コンデンサに印加して電荷を蓄積し、さらに入力電源を放電路から充電用コンデンサに印加して充電電荷に加算し、その加算した電荷を出力用コンデンサに移すことで電圧の昇圧を行っている。このとき、高いメモリ動作電圧を得るためにはチャージポンプ回路を多段に接続する必要があるため、回路面積が増加してしまう。すなわち、高いメモリ動作電圧であればあるほど、チャージポンプ回路の占有面積は大きくなる。したがって、チャージポンプ回路で発生させる電圧を下げてメモリ動作させることは、チップ面積と消費電力を低減し得る重要な要因となる。

ここで、特許文献１では、スプリットゲート型のメモリセルにおいて、消去動作の際にメモリゲートに負電圧を印加することにより、消去動作を行なう技術が開示されている。このような消去動作では、負電圧を印加するため負電源が必要である。ここで、チャージポンプには正電源用のチャージポンプ回路と負電源用のチャージポンプ回路とがあり、これまでの消去動作では、負電源用のチャージポンプ回路のみが負電源発生に寄与していたため、消去電圧に到達するだけの能力を持つ大きな負電源発生用のチャージポンプ回路が必要であった。

また、出願人が公知文献の調査を行なった結果、本願発明と関連する技術として、以下の文献が発見された。

特許文献２には、ＮＡＮＤ型フラッシュメモリにおいて、ワードラインの上部にブースティングプレートを形成し、プログラム動作の際にブースティングゲートに印加される電圧が増加することで、ワードラインの電圧を容量結合により増加する技術が開示されている。

また特許文献３には、ＮＡＮＤ型フラッシュメモリにおいて、選択ワード線に書込み電圧を印加した後、隣接する書込み非選択ワード線にブースティング電圧を印加することにより、両ワード線間の容量結合で選択ワード線電位を昇圧する方法が開示されている。

さらに、特許文献４には、ツインＭＯＮＯＳ(Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ)型メモリセルにおいて、選択ゲートワード線間の容量結合を利用して選択ゲート電位を読出しに適した電位まで昇圧する方法が開示されている。

また、特許文献５には、ＮＡＮＤ型フラッシュメモリにおいて、隣接するワード線をフローティング状態とすることで、ワード線のＣＲ遅延を小さくする技術が開示されている。
特開２００４−１８６４５２号公報 特開平１１−１６３３０６号公報 特開２００６−３０２４１１号公報 特開２００３−１５１２９０号公報 特開２００５−２８５１８５号公報

特許文献１に開示されている技術においては、消去電圧に到達するだけの能力を持つ大きな負電源発生用のチャージポンプ回路が必要であるため、メモリセルアレイ領域内のメモリセルを微細化していっても、同一の消去電圧で消去する場合には、大きなチャージポンプ回路が必要である。そのため、メモリセルのさらなる微細化をしても、負電源発生用のチャージポンプ回路の占有面積の縮小には繋がらない。このような事情から、メモリセルの微細化によるメモリセルアレイの縮小のみではチップ面積を効率的に縮小することが困難であった。

また、前記の特許文献２〜４に開示されている方法は、プログラム又は読み出し動作の際に用いられる技術であり、負電圧を用いる消去動作に着目されたものではない。そのため、負電圧を発生させるチャージポンプ回路については何ら開示されていない。そのため、特許文献１に開示されている技術に適用したとしても、正電圧を発生させるチャージポンプ回路の面積低減に繋がるとしても、負電圧を発生させるチャージポンプ回路の占有面積の低減には繋がらない。

また、特許文献２〜４によれば、隣接するゲート電極間の容量結合により所望のゲート電極の電位を昇圧するため、昇圧分に相当するチャージポンプ回路が不要となり回路面積を縮小することができる。例えば、ゲート電極Ｇ１の電位をゲート電極Ｇ２の電位変化により昇圧したとすると、
（ゲート電極Ｇ１の電位昇圧）＝（ゲート電極Ｇ１のゲート電極Ｇ２に対する容量結合比）×（ゲート電極Ｇ２の電位変化）
で表され、その昇圧分に相当するチャージポンプ回路面積を縮小できることになる。しかし、このうち（ゲート電極Ｇ１のゲート電極Ｇ２に対する容量結合比）についてはメモリセルの構造により決まる値であるため、（ゲート電極Ｇ１の電位昇圧）の値をより高くするためには（ゲート電極Ｇ２の電位変化）を大きくする必要があり、昇圧可能な電圧の範囲が限られていた。

本発明の目的とするところは、負電圧を用いて消去動作を行なうメモリセルの負電圧を発生するチャージポンプ回路面積を縮小し、チップ面積の小さい不揮発性半導体記憶装置を提供することにある。

また、別の発明の目的とするところは、メモリセルの構造とゲート電極Ｇ２の電位変化量で決まっていた昇圧可能な電圧量を、それ以上に昇圧可能とすることにより、負電源を発生させるチャージポンプ回路に限らず、正負電源を発生させるチャージポンプ回路面積を縮小し、チップ面積の小さい不揮発性半導体記憶装置を提供することにある。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。

本発明に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成された第１の電荷蓄積膜と、第１の電荷蓄積膜上に形成された第１のゲート電極と、第１のゲート電極に隣接して形成された第２のゲート電極と、第１のゲート電極および第２のゲート電極の電位を制御するための制御回路と、を有し、第１の電荷蓄積膜に蓄積された電荷量に対応するデータの消去動作の際に、制御回路は、第１のゲート電極に第１の電位を、第２のゲート電極に第２の電位を供給するように動作し、その後、制御回路は、第１のゲート電極がフローティング状態となるように動作し、その後、第１のゲート電極の電位が第１の電位から第１の電位よりも低い負の第３の電位となるように、制御回路は、第２のゲート電極に第２の電位より低い電位である第４の電位を供給するように動作するものである。

また、別の本発明に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成された第１の電荷蓄積膜と、第１の電荷蓄積膜上に形成された第１のゲート電極と、第１のゲート電極に隣接して形成された第２のゲート電極と、半導体基板上に形成された第２の電荷蓄積膜と、第２の電荷蓄積膜上に形成された第３のゲート電極と、第３のゲート電極に隣接して形成された第４のゲート電極と、第１のゲート電極、第２のゲート電極、第３のゲート電極および第４のゲート電極の電位を制御するための制御回路と、を有し、第２の電荷蓄積膜に蓄積された電荷量に対応するデータの書き換え動作の際に、制御回路は、第１のゲート電極に第１の電位を、第２のゲート電極に第２の電位を、第３のゲート電極に第３の電位を、第４のゲート電極に第４の電位を供給するように動作し、制御回路は、第１のゲート電極と第３のゲート電極とがフローティング状態となるように動作し、第１のゲート電極の電位が第５の電位に変化するように、制御回路は、第２のゲート電極に第６の電位を供給するように動作し、その後、第３の電位と第６の電位との間の中間電位である第７の電位となるように、制御回路は、第１のゲート電極と第３のゲート電極とを電気的に接続するように動作し、その後、制御回路は、第３のゲート電極と第１のゲート電極とが電気的に遮断されることにより、第１のゲート電極と第３のゲート電極とがフローティング状態となるように動作し、その後、第３のゲート電極の電位が第８の電位に変化するように、制御回路は、第４のゲート電極に第９の電位を供給するように動作し、
第６の電位が、第２の電位よりも大きい場合には、第９の電位は、第４の電位よりも大きく、第６の電位が、第２の電位よりも小さい場合には、第９の電位は、第４の電位よりも小さいものである。

さらに、別の本発明に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成された第１の電荷蓄積膜と、第１の電荷蓄積膜上に形成された第１のゲート電極と、第１のゲート電極に隣接して形成された第２のゲート電極と、半導体基板上に形成された第２の電荷蓄積膜と、第２の電荷蓄積膜上に形成された第３のゲート電極と、第３のゲート電極に隣接して形成された第４のゲート電極と、第１のゲート電極をフローティング状態にするための第１のスイッチと、第２のゲート電極をフローティング状態にするための第２のスイッチと、を有するものである。

本願において開示される発明の不揮発性半導体記憶装置においては、負電源発生用のチャージポンプ回路の規模を低減又はその回路自体を無くすことができ、又は、正電源発生用のチャージポンプ回路の規模を低減することができ、チップ面積を縮小できる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一のハッチングをかけている。

（実施の形態１）
図１に、実施の形態１に示す不揮発性半導体記憶装置のブロック図を示す。実施の形態１の不揮発性半導体記憶装置には、制御回路１、入出力回路２、アドレスバッファ３、行デコーダ４、列デコーダ５、ベリファイセンスアンプ回路６、高速リードセンスアンプ回路７、書き込み回路８、メモリセルアレイ９、および電源回路１０などから構成されている。制御回路１は、接続先のマイクロコンピュータなどホストから入力される制御用信号を一時的に格納し、動作ロジックの制御を行う。また、詳細は後述するが、制御回路１はメモリセルアレイ９内のメモリセルのゲート電極の電位の制御を行なう。入出力回路２には、メモリセルアレイ９から読み出しまたはメモリセルアレイ９へ書き込むデータ、プログラムデータなどの各種データが入出力される。アドレスバッファ３は、外部から入力されたアドレスを一時的に格納する。

アドレスバッファ３には、行デコーダ４、ならびに列デコーダ５がそれぞれ接続されている。行デコーダ４は、アドレスバッファ３から出力された行アドレスに基づいてデコードを行い、列デコーダ５は、該アドレスバッファ３から出力された列アドレスに基づいてデコードを行う。ベリファイセンスアンプ回路６は、消去／書き込みベリファイ用のセンスアンプであり、高速リードセンスアンプ回路７は、データリード時に用いられるリード用センスアンプである。書き込み回路８は、入出力回路２を介して入力された書き込みデータをラッチし、データ書き込みの制御を行う。電源回路１０は、データ書き込みや消去、ベリファイ時などに用いられる様々な電圧を生成する電圧発生回路、および任意の電圧値を生成して書き込み回路に供給する電流トリミング回路１１などから構成される。

メモリセルアレイ９は、記憶の最小単位であるメモリセルが規則正しくアレイ状に並べられている。このメモリセルアレイ９に設けられたメモリセルの断面図を図２に示す。本メモリセルはシリコン基板１００上に、メモリ動作させるゲート電極１０１（ＭＧ）（メモリゲート）とセルの選択を行なうゲート電極１０２（ＣＧ）（選択ゲート、制御ゲート）が分かれて形成されている。メモリゲートのゲート絶縁膜は２つの酸化シリコン膜１０３および酸化シリコン膜１０４で電荷蓄積膜である窒化シリコン膜１０５を挟む構造で、いわゆるＭＯＮＯＳ(Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ)構造になっており、シリコン窒化膜１０５に電荷を注入／放出することによりメモリとして動作させる。また、メモリゲートと選択ゲートはメモリセルアレイ９内で平行に配置されているために両ゲート間の容量は大きく、メモリゲートから見た選択ゲートの容量結合比（例えば、容量結合比：０．８）は大きい構造となっている。また、１０６、１０７はそれぞれメモリセルの拡散層である。

次に、本メモリセルの基本動作として、（１）書込み、（２）消去、（３）読み出しの３動作を説明する。なお、本明細書では電荷蓄積膜内に電荷を増やす動作を書込み動作、電荷を減らす動作を消去動作とする。また、実施の形態１では、説明のためｎチャネル型ＭＯＳで形成したメモリセルについて述べるが、ｐチャネル型ＭＯＳタイプでも原理的には同様に形成することができる。

（１）書込み動作時には、メモリゲート側拡散層１０６に正電位（４．５Ｖ）を与え、選択ゲート側拡散層１０７には基板と同じ接地電位を与える。メモリゲート１０１に対して高いゲートオーバードライブ電圧（１０Ｖ）を加えることで、メモリゲート下のチャネルをオン状態にする。ここで選択ゲート１０２の電位を閾値より例えば０．１ないし０．２Ｖ高い値をとることで、オン状態にする。この電圧条件では、メモリゲート−選択ゲート間下のチャネル領域で強い電界が生じ、多くのホットエレクトロンが発生する。発生したホットエレクトロンの一部をメモリゲート側に注入することで書込みを行う。一般的にはこの現象はソースサイドインジェクション（Ｓｏｕｒｃｅ Ｓｉｄｅ Ｉｎｊｅｃｔｉｏｎ：ＳＳＩ）として知られている。

（２）消去動作時には、メモリゲート（ゲート電極１０１）に負電位（−６Ｖ）を与え、メモリゲート側拡散層１０６に正電位（６Ｖ）を与えることにより、拡散層端部のメモリゲートと拡散層１０６がオーバーラップした領域で強反転が生じるようにすることでバンド間トンネル現象を起こし、ホールを生成することができる。このメモリセルにおいては、発生したホールがチャネル方向へ加速され、メモリゲートのバイアスにより引かれ窒化シリコン膜１０５中に注入されることにより消去動作が行なわれる。すなわち、ホットエレクトロン注入により上昇していたメモリゲートの閾値を、ホール注入することにより引き下げることで消去を行う。

（３）読み出し動作時には、選択ゲート側拡散層１０７に正電位（１．５Ｖ）を与え、選択ゲート１０２に正電位（１．５Ｖ）を与えることで選択ゲート下のチャネルをオン状態にする。この状態で、書込み／消去状態により与えられるメモリゲートの閾値差を判別できる適切なメモリゲート電位（例えば０Ｖ）を印加することで、書込み状態では、メモリゲートのチャネルに電流が流れ、消去状態では、メモリゲートのチャネルに電流がほとんど流れないようにすることができる。このため、メモリゲートのチャネルに流れる電流量により、メモリセルの書込み／消去状態を判別できる。

図３は、図１におけるメモリセルアレイ９（ＭＣＡ）を示し、実施の形態１であるアレイ構成において、メモリゲートと隣接するメモリゲートとの接続領域を示す一部上面図である。メモリセルアレイＭＣＡ内には、図２で示したメモリゲートＭＧと選択ゲートＣＧとが規則的に配列されており、それらのメモリゲートＭＧと選択ゲートＣＧとは複数のメモリセルに対して共通のゲートとなっている。また、メモリセルアレイ９（ＭＣＡ）内には、メモリゲートＭＧと行デコーダ４とを接続したり、遮断したりすることが出来るようにスイッチトランジスタＡ（ＳＷ：Ａ）領域とメモリゲートＭＧ同士を接続したり、遮断したりすることが出きるようにスイッチトランジスタＢ（ＳＷ：Ｂ）領域とが設けられている。なお、スイッチトランジスタＡ（ＳＷ：Ａ）領域のスイッチトランジスタをオフ状態とすることで、メモリゲートＭＧをフローティング状態とすることが可能となっている。図３における本アレイ構成では、メモリゲートＭＧ１〜ＭＧ８はそれぞれメタル配線Ｍ１〜Ｍ８にそれぞれ接続され、メモリゲートＭＧは８本置きにコンタクトおよびメタル配線（Ｍ１〜Ｍ８）によって互いに電気的に接続されている。また、接続されたメモリゲートＭＧは１つのメタル配線の電位により制御することができる。この１つのメタル配線を本明細書では１系統と称す。図３では、８系統で構成されている例であり、それぞれの配線は８つ置きのメモリゲートＭＧを接続している。これら８系統の配線（Ｍ１〜Ｍ８）はそれぞれ独立して電圧制御可能である。また選択ゲートＣＧについては１本ごとにそれぞれ独立して電位制御することが可能である。

図４は、スイッチトランジスタＡ（ＳＷ：Ａ）領域の等価回路である。メタル配線Ｍ１〜Ｍ８は、図３の系統１〜８であるメモリゲートＭＧ１〜ＭＧ８にそれぞれ接続されている配線である。図４のメタル配線Ｍ１〜Ｍ８にはそれぞれ、スイッチトランジスタが配置され、図３におけるメモリゲートＭＧ１〜ＭＧ８と行デコーダ４とを電気的に接続したり、遮断したりすることができる。また、それぞれのスイッチトランジスタのゲート電極は配線ＳＷ：Ａ１〜ＳＷ：Ａ８に接続され、独立して制御することができる。例えばメモリゲートＭＧ１を制御する系統１はスイッチトランジスタＡ１（配線ＳＷ：Ａ１に接続されたスイッチトランジスタ）のＯＮ／ＯＦＦにより通電／フローティング状態を制御される。

図５は、スイッチトランジスタＢ（ＳＷ：Ｂ）領域の等価回路である。メタル配線Ｍ１〜Ｍ８は、図３のメタル配線Ｍ１〜Ｍ８の配線である。メタル配線Ｍ１とメタル配線Ｍ２の配線とがトランジスタのソース・ドレインとを介して接続されている構成となっており、図示するようにメタル配線Ｍ２とメタル配線Ｍ３、メタル配線Ｍ３とメタル配線Ｍ４、メタル配線Ｍ５とメタル配線Ｍ６、メタル配線Ｍ６とメタル配線Ｍ７、メタル配線Ｍ７とメタル配線Ｍ８、メタル配線Ｍ８とメタル配線Ｍ１とがそれぞれ異なるトランジスタによって接続されている。このような構成により、例えばメモリゲートＭＧ１とメモリゲートＭＧ２とはトランジスタのオン・オフ動作によって電気的に接続したり遮断したりすることができる。また、それぞれのトランジスタのゲートはトランジスタのオン・オフ動作を制御するために図示するようにそれぞれの配線ＳＷ：Ｂ１〜ＳＷ：Ｂ８と接続されている。なお、メモリセルアレイＭＣＡ内には消去ブロックＥＢが示されており、本明細書では一組のメモリゲートＭＧ１からメモリゲートＭＧ８により消去ブロックが構成されている。

図６は、実施の形態１である不揮発性半導体記憶装置における消去動作を示すタイミングチャート図の一部を示した図面である。また、図７〜１１は消去動作を説明するための図面である。消去対象となるメモリセルは、メモリゲートＭＧ１を含むメモリセル又はメモリゲートＭＧ２を含むメモリセルである。なお、本願の明細書で用いる「減圧」とは電圧値が負の場合、絶対値で小さい値から大きい値へ変化させることを言う。また、本明細書における実施の形態において、特に限定しない限り、メモリゲート、選択ゲートへの電位の供給および各種スイッチトランジスタのオン／オフ動作は、図１に示された制御回路１の動作によって行なわれる。

図６で示されるシーケンスの示す場所を明らかにするために、まず図７について簡単に説明すると、図７は、図３のメモリゲートＭＧおよび選択ゲートＣＧが延在している領域の延在方向に対して、垂直方向の基板の断面図の一部である。図７では、メモリゲートＭＧ１〜ＭＧ３、選択ゲートＣＧ１〜ＣＧ３までを示している。図７においては、メモリゲートＭＧ１と選択ゲートＣＧ１とで図２に示したように１つのメモリセルを構成している。ＳおよびＤはそれぞれメモリセルのソース領域とドレイン領域とを示しており、拡散層である。また、図７では、便宜的に図３のスイッチングトランジスタ領域ＡおよびＢに配置されているトランジスタＳＷ：Ａ１（Ａ１）〜ＳＷ：Ａ３（Ａ３）、ＳＷ：Ｂ１（Ｂ１）、ＳＷ：Ｂ７（Ｂ７）〜ＳＷ：Ｂ８（Ｂ８）をも含めて示している。なお、トランジスタの符号については、配線と同一の符号を用いている。図６は、図７〜１１までの消去動作の全体の時間的な流れを示した動作波形図であり、各タイミングでのメモリセルの電極の接続関係については図７〜１１で説明する。

まず、時刻ｔ０において、メモリセル側の拡散層（ドレイン領域Ｄ）には６Ｖが印加され、選択ゲート側の拡散層（ソース領域Ｓ）には２Ｖが印加されている。メモリゲートＭＧ１とメモリゲートＭＧ２をそれぞれ通電／フローティング状態を制御するスイッチトランジスタＡ１（ＳＷ：Ａ１）およびＡ２（ＳＷ：Ａ２）はＯＮ状態であり、それぞれのメモリゲートＭＧ１、ＭＧ２と行デコーダとは通電状態となっていて、かつ両ゲートには消去時の電圧Ｖｅ（例えば−４．８Ｖ）が印加されている。メモリゲートＭＧ１、ＭＧ２に隣接している選択ゲートＣＧ１、ＣＧ２には１．５Ｖの電圧が印加されている。また、メモリゲートＭＧ１とメモリゲートＭＧ２を接続するスイッチトランジスタＢ８（ＳＷ：Ｂ８）はＯＦＦ状態である。なお、上記の電圧印加条件では、選択ゲート印加電圧に対して選択ゲート側の拡散層印加電圧が高いために選択ゲートを含むトランジスタはＯＦＦ状態となっている（図７）。

次に、時刻ｔ１において、スイッチトランジスタＡ１（ＳＷ：Ａ１）をＯＦＦ状態とし、メモリゲートＭＧ１をフローティング状態とする（図８）。

時刻ｔ２において、選択ゲートＣＧ１に印加する電圧を０Ｖとすると、メモリゲートＭＧ１の電極電位は容量結合比（０．８）と選択ゲート電圧変化（１．５Ｖ）に応じて減圧（減圧分：０．８×１．５＝１．２Ｖ）される（図９）。

このように、メモリゲートＭＧ１と選択ゲートＣＧ１との容量結合を利用することにより、従来消去時の電圧Ｖｅが例えば−６Ｖ必要だった消去動作を例えば−４．８Ｖとすることができ、負電圧を発生させるためのチャージポンプ回路の面積を縮小することが可能である。すなわち、消去電圧をメモリゲートに印加する消去動作であっても上記発明を実施することによりチップ面積を低減することができる。

以下では、さらにメモリゲートＭＧ（ＭＧ２）の電圧を負側に下げる方法について説明する。

時刻ｔ３においてスイッチトランジスタＡ２（ＳＷ：Ａ２）をＯＦＦ状態とすることによりメモリゲートＭＧ２をフローティング状態として、時刻ｔ４でメモリゲートＭＧ１とメモリゲートＭＧ２を接続するスイッチトランジスタＢ８（ＳＷ：Ｂ８）をＯＮ状態とすることによりメモリゲートＭＧ１とメモリゲートＭＧ２とが電気的に接続され、メモリゲートＭＧ１とメモリゲートＭＧ２内に蓄えられているチャージをシェアする。このとき両ゲート間の電極電位が等電位となるようにチャージがシェアされるため、メモリゲートＭＧ２の電極電位は時刻ｔ２の動作で生じた減圧分の半分（１．２÷２＝０．６Ｖ）だけ初期の印加電圧Ｖｅから減圧される（Ｖｅ−０．６Ｖ）（図１０）。

次に、時刻ｔ５においてスイッチトランジスタＢ８（ＳＷ：Ｂ８）をＯＦＦ状態とすることによりメモリゲートＭＧ１とメモリゲートＭＧ２とを電気的に切り離し、時刻ｔ６において選択ゲートＣＧ２に印加する電圧を０Ｖとする。これによりメモリゲートＭＧ２の電極電位は容量結合比（０．８）と選択ゲート電圧変化（１．５Ｖ）に応じて減圧（減圧分：０．８×１．５＝１．２Ｖ）されるため、（Ｖｅ−１．８Ｖ）となる（図１１）。このように、チャージをシェアする動作を行ない、さらに容量結合を利用することにより、（容量結合比）×（選択ゲート電圧変化）による電圧変化量以上の電位変化をさせることが可能となる。この技術を用いることにより、さらに負電圧を発生されるためのチャージポンプ回路の面積を縮小することが可能である。

また実施の形態１に示したメモリセルアレイにおいてはメモリゲートＭＧが８系統に制御されているため、図６のタイミングチャート図で示した後に、同様のシーケンスによりメモリゲートＭＧ３〜ＭＧ８に対してメモリゲート間のチャージシェア工程と、メモリゲートのフローティング工程と、隣接選択ゲートとの結合容量比を利用した減圧を繰り返すことで、さらに大きく負側に減圧することが可能である。例えば８系統のすべてに接続されたメモリセルに対して上記動作を繰り返す場合には、メモリゲートＭＧ８とメモリゲートＭＧ１とのチャージシェアは任意のため、少なくとも７回のチャージシェア工程と、７回のメモリゲートのフローティング工程と、８回の減圧工程とが必要である。

上記シーケンスを用いて消去動作を行うことにより、負電圧発生用のチャージポンプ回路の発生電圧レベルを小さくしても高いメモリゲート電極電位とすることができる。その結果、チャージポンプ回路の規模を低減することができ、チップ面積を縮小できる。

また、発生電圧レベルを０Ｖとすれば、負電圧発生用のチャージポンプ回路をメモリセルが存在するメモリアレイ領域の外側に設ける必要が全くなくなり、負電圧発生用のチャージポンプ回路の面積分、チップ面積を縮小することが可能となる。

また、チャージシェアを行う前のｔ２までの動作においても、消去電圧の設定を例えばメモリゲートにおいて例えば−１．２Ｖとした場合には、発生電圧レベルを０Ｖとすることにより、メモリゲートに−１．２Ｖを発生されることができ、上記同様に負電圧発生用のチャージポンプ回路が不要となり、負電圧発生用のチャージポンプ回路の面積分、チップ面積を縮小することが可能となる。

すなわち、上記発明においては、メモリアレイ領域の外に存在していた負電圧発生用のチャージポンプ回路の役割の一部又は全部をメモリアレイ領域内に存在するメモリセルに担わせることにより、チップ面積を縮小することが可能となっている。

本実施の形態１においては、メモリゲートと選択ゲートとが薄い絶縁膜を介して配置されているスプリットゲート型のメモリセルであるため、容量結合比が０．８と非常に大きく、効率良く負電圧を負側へ減圧することが可能となっている。すなわち、スプリットゲート型のメモリセルでは、同じ電圧変化量であれば容量結合比が比較的大きいので、１回の減圧動作で減圧幅を大きくすることができる。また、別の実施の形態で述べるが、スプリットゲート型のメモリセルに限らず、シングルゲート型のメモリセルにおいても微細化により隣接メモリセル間のゲート電極間隔が短い場合には、高い容量結合比が得られるため、上述の効果が得られる。

また、本実施の形態１のようにスプリットゲート型のメモリセルにおいては、消去動作において、選択ゲート直下のチャネルはオフ状態となっているが、ソース・ドレイン間に意図しないオフリーク電流が流れてしまう。そのような場合であっても、メモリゲートを減圧する際の動作である選択ゲートを１．５Ｖから０Ｖへ減圧することにより、さらに強いオフ状態となりオフリーク電流量を減少させることが可能となる。

また、本実施の形態１のシーケンスにおいては、チャージシェアを繰り返す度にメモリゲートの電極電位が減圧されて行くため、メモリゲートＭＧ８の電極電位を大きく減圧することができ、より高速に消去することができる。また、初期にメモリゲートに印加するＶｅを適切に設定することにより、減圧途中段階のメモリゲートＭＧ１〜ＭＧ７の電極電位を用いても消去できるようにすることが可能であり、例えばメモリゲートＭＧ１〜ＭＧ８を消去ブロックとするようなブロック単位（或いは複数ブロックからなるマット単位）での消去に用いて好適である。言い換えると、一度減圧した負の電位を他のメモリセルの消去に利用し、さらに減圧していくことを繰り返すことにより、早い消去が可能な大きな負電圧を利用する消去動作が可能であり、メモリゲートＭＧ１〜ＭＧ８の系統で１つのメモリマットを構成した場合には、そのメモリマット内にあるすべてのメモリセルを効率的に早く消去することが可能となる。すなわち、一つのメモリマット内のすべてのメモリセルを効率的に早く消去状態とすることができる。

また、本実施の形態１のシーケンスにおいては、スイッチトランジスタＡ１（ＳＷ：Ａ１）をオフした後に、スイッチトランジスタＡ２（ＳＷ：Ａ２）をオフする例を示したが、必ずしもこの順番に行なう必要はなく、例えばスイッチトランジスタＡ１（ＳＷ：Ａ１）をオフすると同時にスイッチトランジスタＡ２（ＳＷ：Ａ２）をオフしても良い。言い換えると、本実施の形態１では、隣接する選択ゲートの電位が減圧する際にメモリゲートがフローティング状態となっていれば良いので、選択ゲートが減圧する前に隣接するメモリゲートがフローティング状態になれば良い。例えばスイッチトランジスタＡ１（ＳＷ：Ａ１）とスイッチトランジスタＡ２（ＳＷ：Ａ２）とを同時にオフ状態とするような場合には、図４におけるスイッチトランジスタのゲート電極を分ける必要はなく、共通のゲート電極を用いることができる。このようにした場合には、ゲート電極の本数を減らすことができるので、スイッチトランジスタ領域の面積を低減することができる。なお、スイッチトランジスタＡ１（ＳＷ：Ａ１）とスイッチトランジスタＡ２（ＳＷ：Ａ２）に限られることではなく、スイッチトランジスタＡ１（ＳＷ：Ａ１）〜Ａ８（ＳＷ：Ａ８）についてすべて共通のゲート電極を用いることも可能である。このような場合には、さらにスイッチトランジスタ領域の面積を低減することができる。

一方、図４のようにそれぞれのメタル配線Ｍ１〜Ｍ８に対して、それぞれ独立したスイッチトランジスタＡ１（ＳＷ：Ａ１）〜Ａ８（ＳＷ：Ａ８）を設けていることにより、メモリゲートがフローティング状態となっている間に、他のメモリゲートに電位を供給することが可能である。このため、すでにフローティング状態となって減圧されたメモリゲート（例えばメモリゲートＭＧ１）であっても、他のメモリゲート（例えばメモリゲートＭＧ２）がフローティング状態となっている間に、メモリゲートＭＧ１を外部の電圧発生用の回路に接続することにより初期のＶｅ電圧に戻すことができ、再度隣接する選択ゲートＣＧ１を昇圧し、再度メモリゲートＭＧ１をフローティング状態とし、選択ゲートＣＧ１を減圧することで、再度、Ｖｅ電圧よりも低い電圧を生成することができる。このような動作により、例えばスイッチトランジスタＡ１（ＳＷ：Ａ１）〜Ａ８（ＳＷ：Ａ８）で共通のゲート電極を有する場合では、一度、スイッチトランジスタＡ１（ＳＷ：Ａ１）〜Ａ８（ＳＷ：Ａ８）までのスイッチをオフにしてメモリゲートＭＧ１〜ＭＧ８をすべてフローティング状態とし、系統１から減圧動作およびチャージシェア動作を行なう場合、系統８まで減圧動作を行なうと、系統８では、次にチャージする系統が無くなるため、これ以上にチャージシェアおよび減圧動作を行なうことができなくなる。しかしながら、メモリゲートの夫々にフローティング状態とするためのスイッチトランジスタが設けられていると、系統８まで減圧動作を行なったとしても、次に、再度他の系統（例えば系統１）とチャージシェアおよび減圧動作を行なうことができるので、さらに、減圧動作を繰り返すことができ、さらに低い負の電圧を生成することが可能となる。

このように、本実施の形態１においては、メモリゲートにメモリゲートの電位をフローティング状態にするためのスイッチトランジスタを特別に設けていることにより、メモリゲートの電位をフローティング状態とすることができ、上述したような減圧動作を行なうことができる。このため、負電圧発生用のチャージポンプ回路の面積を縮小することができ、チップ面積を縮小することができる。

また、さらに、本実施の形態１においては、上述したように、メモリゲートの夫々にメモリゲートの電位をフローティング状態にするためのスイッチを設けているため、上記効果の他に、系統数に限られずに、減圧およびチャージシェア動作を繰り返すことができる。そのため、減圧動作を何度も繰り返すことで、さらに大きい減圧効果を得ることができ、負電圧発生用のチャージポンプ回路の面積をさらに縮小することができる。

また、本実施の形態１において、メモリゲートとの間にメモリゲート同士を電気的に接続する（又は遮断する）ためのスイッチトランジスタＢ１（ＳＷ：Ｂ１）〜Ｂ８（ＳＷ：Ｂ２）を設けているため、上述したように、メモリゲート間でチャージシェア動作を行なうことができ、減圧動作と組み合せることで、大きい負電圧を生成することができ、上記同様、負電圧発生用のチャージポンプ回路の面積を縮小することができる。

また、１つのメモリセルに２ビット以上の情報を記憶させる場合には、１ビットを記憶させる場合と比べて閾値のウィンドウ幅を大きく取る必要がある。大きな閾値ウィンドウに対しても同じ時間で消去する場合には、より高い消去印加電圧が必要となる。本発明によれば、同様の電源回路に対して、より大きな消去電圧を得ることが可能となるため、多値メモリセルの消去動作に用いて好適である。

また、上記では、電極電位を減圧することによる消去時のチャージポンプ発生電圧の緩和について記述したが、別の発明としては、選択ゲートＣＧに印加する電圧を逆に０Ｖから１．５Ｖに変化させることによってメモリゲートの電極電位を昇圧していくことも可能である。昇圧した電極電位をメモリゲート間でチャージシェアし、容量結合により正側へ昇圧することにより、（容量結合比）×（選択ゲート電圧変化）による電圧変化量以上の電位変化をさせることが可能となり、負電圧に限らず、例えば書き込み時のチャージポンプ回路の発生電圧レベルを小さくできる。この場合においても、例えば８系統で制御されるメモリゲートを用いてチャージシェアと昇圧とを繰り返すことによりメモリマット内のすべてのメモリセルを効率的に早く書き込み状態とすることができる。

（実施の形態２）
実施の形態２に示すメモリセル、およびアレイ構成は実施の形態１と同様であり、ゲート電極を用いて所望の電極電位を昇圧（若しくは減圧）するシーケンスが異なるものである。

図１２に、実施の形態２である不揮発性半導体記憶装置における消去動作を示すタイミングチャート図の一部を示した。実施の形態１で記述したタイミングチャートである図６との違いは、図６ではメモリゲートＭＧ１の電位を選択ゲートＣＧ１との容量結合比を用いて変化させた後にメモリゲートＭＧ２とチャージシェアしているのに対して、図１２ではメモリゲートＭＧ２以外の７系統（メモリゲートＭＧ１、メモリゲートＭＧ３〜ＭＧ８）の電極電位をそれぞれに隣接する選択ゲートＣＧ１、ＣＧ３〜８を用いて同時に変化させた後、スイッチトランジスタＢ１（ＳＷ：Ｂ１）〜Ｂ８（ＳＷ：Ｂ８）を同時にＯＮ状態とすることにより、チャージシェアすることである。

チャージシェアにより電極電位は等電位となるため、８系統同時にチャージシェアするとメモリゲートＭＧ２の電極電位は、図１２のｔ２の動作で生じた減圧分の７／８（つまり、０．８×１．５×７÷８＝１．０５Ｖ）だけ減圧されることになり、実施の形態１より短いシーケンスで電極電位を大きく減圧することができる。したがって、実施の形態１と同様にチャージポンプ回路の規模を低減することができ、チップ面積を縮小できるだけではなく、メモリゲートＭＧ２に着目すると実施の形態１と比較して消去時間を短縮することが可能となる。

（実施の形態３）
実施の形態３に示す不揮発性半導体記憶装置の実施の形態１との違いは、図３に示すスイッチトランジスタＡ（ＳＷ：Ａ）、Ｂ（ＳＷ：Ｂ）の構成である。

実施の形態１では、８系統のメモリゲートＭＧ１〜ＭＧ８に対して、スイッチトランジスタＡ（ＳＷ：Ａ）、Ｂ（ＳＷ：Ｂ）は、それぞれ８系統ずつ配置されていたが、実施の形態３においてはスイッチトランジスタＡ（ＳＷ：Ａ）が２系統、Ｂ（ＳＷ：Ｂ）が１系統となっている。図１３、１４に、それぞれ図３に示すメモリゲートを通電／フローティング状態とするスイッチトランジスタＡ領域、およびメモリゲートを他のメモリゲートと接続するためのスイッチトランジスタＢ領域の等価回路図を示す。図１３に示すように、スイッチトランジスタＡ１（ＳＷ：Ａ１）には８系統あるメモリゲートの奇数番目のメモリゲートが接続され、スイッチトランジスタＡ２（ＳＷ：Ａ２）には偶数番目のメモリゲートが接続されている。また図１４に示すように、スイッチトランジスタＢ１（ＳＷ：Ｂ１）は、隣接するメモリゲートＭＧを同時に接続／非接続するスイッチとなっている。

図１５は、実施の形態３である不揮発性半導体記憶装置における消去動作を示すタイミングチャート図の一部を示した図面である。また、図１６〜２４は消去動作を説明するための図面である。

まず、時刻ｔ０において、メモリセル側の拡散層（ドレイン領域Ｄ）には６Ｖが印加され、選択ゲート側の拡散層（ソース領域Ｓ）には２Ｖが印加されている。奇数番目のメモリゲートＭＧ（２ｎ＋１）と偶数番目のメモリゲートＭＧ（２ｎ）をそれぞれ通電／フローティング状態を制御するスイッチトランジスタＡ１（ＳＷ：Ａ１）およびＡ２（ＳＷ：Ａ２）はＯＮ状態であり、両系統は通電状態となっていて、かつ両ゲートには消去時の電圧Ｖｅ（例えば−４．８Ｖ）が印加されている。奇数番目のメモリゲートに隣接している選択ゲートＣＧ（２ｎ＋１）、および偶数番目のメモリゲートに隣接している選択ゲートＣＧ（２ｎ）には１．５Ｖの電圧が印加されている。また、スイッチトランジスタＢ１（ＳＷ：Ｂ１）はＯＦＦ状態である。なお、上記の電圧印加条件では、選択ゲートに印加する電圧に対して選択ゲート側の拡散層に印加する電圧が高いために選択ゲートがＯＦＦ状態となっている（図１６）。

次に、時刻ｔ１において、スイッチトランジスタＡ１（ＳＷ：Ａ１）をＯＦＦ状態とし、メモリゲートＭＧ（２ｎ＋１）をフローティング状態とする（図１７）。時刻ｔ２において、選択ゲートＣＧ（２ｎ＋１）の印加電圧を０Ｖとすると、メモリゲートＭＧ（２ｎ＋１）の電極電位は容量結合比（０．８）と選択ゲート電圧変化（１．５Ｖ）に応じて減圧（減圧分：０．８×１．５＝１．２Ｖ）される（図１８）。

時刻ｔ３においてスイッチトランジスタＡ２（ＳＷ：Ａ２）をＯＦＦ状態とすることによりメモリゲートＭＧ（２ｎ）をフローティング状態として、時刻ｔ４でスイッチトランジスタＢ１（ＳＷ：Ｂ１）をＯＮ状態とすることにより、メモリゲートＭＧ（２ｎ＋１）とメモリゲートＭＧ（２ｎ）内に蓄えられているチャージをシェアする。このとき両ゲート間の電極電位が等電位となるようにチャージがシェアされるため、メモリゲートＭＧ（２ｎ）の電極電位は時刻ｔ２の動作で生じた減圧分の半分（１．２÷２＝０．６Ｖ）だけ初期の印加電圧Ｖｅから減圧される（Ｖｅ−０．６Ｖ）（図１９）。

次に、時刻ｔ５においてスイッチトランジスタＢ１（ＳＷ：Ｂ１）をＯＦＦ状態とすることによりメモリゲートＭＧ（２ｎ＋１）とメモリゲートＭＧ（２ｎ）を切り離し、時刻ｔ６においてスイッチトランジスタＡ１（ＳＷ：Ａ１）をＯＮ状態としてメモリゲートＭＧ（２ｎ＋１）にＶｅを通電する。同時に選択ゲートＣＧ（２ｎ＋１）にも１．５Ｖを印加する（図２０）。

次に時刻ｔ７において、選択ゲートＣＧ（２ｎ）を０Ｖに立ち下げることによりメモリゲートＭＧ（２ｎ）の電極電位は（Ｖｅ−１．８Ｖ）に減圧される（図２１）。時刻ｔ８において、スイッチトランジスタＡ１（ＳＷ：Ａ１）をＯＦＦ状態としてメモリゲートＭＧ（２ｎ＋１）をフローティング状態とした後、時刻ｔ９でスイッチトランジスタＢ１（ＳＷ：Ｂ１）をＯＮ状態とすることによりメモリゲートＭＧ（２ｎ＋１）とメモリゲートＭＧ（２ｎ）中のチャージをシェアする。このときメモリゲートＭＧ（２ｎ）とメモリゲートＭＧ（２ｎ＋１）の電位は（Ｖｅ−０．９Ｖ）となる（図２２）。

その後、時刻ｔ１０において、スイッチトランジスタＢ１（ＳＷ：Ｂ１）をＯＦＦ状態とすることによりメモリゲートＭＧ（２ｎ＋１）とメモリゲートＭＧ（２ｎ）を切り離し、時刻ｔ１１においてスイッチトランジスタＡ２（ＳＷ：Ａ２）をＯＮ状態としてメモリゲートＭＧ（２ｎ）にＶｅを通電する。同時に選択ゲートＣＧ（２ｎ）にも１．５Ｖを印加する（図２３）。

次に時刻ｔ１２において、選択ゲートＣＧ（２ｎ＋１）を０Ｖに立ち下げることによりメモリゲートＭＧ（２ｎ＋１）の電極電位は（Ｖｅ−２．１Ｖ）に減圧され（図２４）、（容量結合比）×（選択ゲート電圧変化）以上の電位変化をさせることが可能となる。

以降、同様のシーケンスによりメモリゲートＭＧ（２ｎ＋１）とメモリゲートＭＧ（２ｎ）の間でチャージシェアと減圧を繰り返すことで、さらに大きく減圧することが可能である。したがって、実施の形態１、２と同様にチャージポンプ回路の規模を低減することができ、チップ面積を縮小できる。また、実施の形態１に比べスイッチトランジスタのゲート電極を奇数番目又は偶数番目で共有することができるためスイッチトランジスタの占める領域を小さくすることができ、実施の形態１よりもさらにチップ面積を小さくすることができる。

また、実施の形態１と同様に、例えばメモリゲートＭＧ１〜ＭＧ８を消去ブロックとするようなブロック単位（或いは複数ブロックからなるマット単位）での消去に用いて好適である。

また、選択ゲートＣＧに印加する電圧を逆に変化させることによってメモリゲートＭＧの電極電位を昇圧していくことも可能であり、昇圧した電極電位により、例えば書込み時のチャージポンプ回路の発生電圧レベルを小さくでき、チップ面積を縮小できる。

（実施の形態４）
実施の形態４である不揮発性半導体記憶装置のメモリセルは、図２５に示すように、選択ゲートＣＧの両側にメモリゲートＭＧが配置されている、いわゆるツインＭＯＮＯＳとなっている。本メモリセルはシリコン基板４００上に拡散層４０６Ａおよび４０６Ｂが形成され、メモリ動作させるゲート電極４０１Ａ（メモリゲートＭＧ）、４０１Ｂ（メモリゲートＭＧ）とセルの選択を行なうゲート電極４０２（選択ゲートＣＧ）が分かれて形成されている。実施の形態１〜３と同様に酸化シリコン膜４０３と酸化シリコン膜４０４で挟まれた窒化シリコン膜４０５に電荷を注入／放出することによりメモリとして動作させる。実施の形態４においても２つのメモリゲートＭＧを用いてチャージシェアとＣＧを利用した減圧を繰り返し、メモリゲートの電極電位を大きく減圧していくことは同じであるが、選択ゲートＣＧの電極電位を、メモリゲートＭＧを用いて昇圧（および減圧）して、大きく電位変化させていることが異なる。

図２６は、実施の形態４であるアレイ構成において、メモリゲートと隣接するメモリゲートとの接続領域を示す一部上面図であり、図２７〜２９に、それぞれ図２６に示すメモリゲートＭＧを通電／フローティング状態とするスイッチトランジスタＡ（ＳＷ：Ａ）領域、およびメモリゲートＭＧを他のメモリゲートＭＧと接続するためのスイッチトランジスタＢ（ＳＷ：Ｂ）領域、選択ゲートＣＧを通電／フローティング状態とするスイッチトランジスタＣ（ＳＷ：Ｃ）領域の等価回路図を示す。

図２７に示すように、スイッチトランジスタＡ１（ＳＷ：Ａ１）〜Ａ８（ＳＷ：Ａ８）により、それぞれメタル配線Ｍ１〜Ｍ８（メタル配線Ｍ１〜Ｍ８はメモリゲートＭＧ１〜ＭＧ８（図示せず）に接続されている。）を独立して通電／フローティング状態とすることができる。また、図２８に示すように、スイッチトランジスタＢ１（ＳＷ：Ｂ１）は、それぞれ隣接するメモリゲートＭＧを接続／非接続するスイッチとなっている。図２９は、選択ゲートＣＧを通電／フローティング状態とするスイッチトランジスタＣ（ＳＷ：Ｃ）領域である。図２９に示すように、スイッチトランジスタＣ１（ＳＷ：Ｃ１）には８系統あるメモリゲートの奇数番目の選択ゲートＣＧが接続され、スイッチトランジスタＣ２（ＳＷ：Ｃ２）には偶数番目のＣＧが接続されている。

図３０は、実施の形態４である不揮発性半導体記憶装置における消去動作を示すタイミングチャート図の一部を示した図面である。また、図３１〜３６は消去動作を説明するための図面である。ここでは例として、メモリゲートＭＧ２とメモリゲートＭＧ３間のチャージをシェアして電極電位を減圧することを説明する。なお、図３０のＤＬは拡散層である。

まず、時刻ｔ０において、拡散層ＤＬには６Ｖが印加されている。メモリゲートＭＧ１〜ＭＧ４をそれぞれ通電／フローティング状態を制御するスイッチトランジスタＡ１（ＳＷ：Ａ１）〜Ａ４（ＳＷ：Ａ４）はＯＮ状態であり、メモリゲートＭＧ１〜ＭＧ４には消去時の電圧Ｖｅ（例えば−４．８Ｖ）が印加されている。スイッチトランジスタＣ１（ＳＷ：Ｃ１）およびスイッチトランジスタＣ２（ＳＷ：Ｃ２）はＯＮ状態であり、選択ゲートＣＧ１および選択ゲートＣＧ２には１．５Ｖが印加されている。またスイッチトランジスタＢ１（ＳＷ：Ｂ１）はＯＦＦ状態である（図３１）。

次に、時刻ｔ１において、スイッチトランジスタＣ１（ＳＷ：Ｃ１）およびスイッチトランジスタＣ２（ＳＷ：Ｃ２）をＯＦＦ状態とすることにより、選択ゲートＣＧ１、ＣＧ２をフローティング状態とする。そして、時刻ｔ２において、メモリゲートＭＧ１とメモリゲートＭＧ４にＶｅより高い電圧Ｖｐ（例えば１０Ｖ）を印加する。このとき、選択ゲートＣＧの電極電位は、選択ゲートＣＧから見たメモリゲートＭＧとの容量結合比（例えば０．１）とメモリゲートＭＧ１およびメモリゲートＭＧ４の電位変化に対応して、（１．５＋０．１×（Ｖｐ−Ｖｅ））に昇圧される（図３２）。次に、時刻ｔ３において、スイッチトランジスタＡ２（ＳＷ：Ａ２）をＯＦＦ状態とし、メモリゲートＭＧ２をフローティング状態とする。時刻ｔ４でスイッチトランジスタＣ１（ＳＷ：Ｃ１）をＯＮ状態として選択ゲートＣＧ１を通電状態（１．５Ｖ）とし、時刻ｔ５において選択ゲートＣＧ１に０Ｖを印加する。このとき選択ゲートＣＧ１の電位変化を受けてメモリゲートＭＧ２が（Ｖｅ−０．８×（１．５＋０．１×（Ｖｐ−Ｖｅ）））に減圧される（図３３）。その後、時刻ｔ６においてスイッチトランジスタＣ１（ＳＷ：Ｃ１）をＯＦＦ状態として選択ゲートＣＧ１をフローティング状態とし、時刻ｔ７でメモリゲートＭＧ１にＶｅを印加すると、容量結合により選択ゲートＣＧ１の電位が（０．１×（Ｖｅ−Ｖｐ））となり、それを受けてメモリゲートＭＧ２の電極電位が（Ｖｅ−０．８×（１．５＋０．１×（Ｖｐ−Ｖｅ））＋０．８×０．１×（Ｖｅ−Ｖｐ））に減圧される（図３４）。

次に、時刻ｔ８においてスイッチトランジスタＡ３（ＳＷ：Ａ３）をＯＦＦとしてメモリゲートＭＧ３をフローティング状態とした後、時刻ｔ９にてスイッチトランジスタＢ１（ＳＷ：Ｂ１）をＯＮとしてメモリゲートＭＧ２とメモリゲートＭＧ３間のチャージをシェアする。これにより両メモリゲートＭＧは同電位となるようにチャージシェアされるため、（Ｖｅ＋０．５×（−０．８×（１．５＋０．１×（Ｖｐ−Ｖｅ））＋０．８×０．１×（Ｖｅ−Ｖｐ））となる（図３５）。

その後、時刻ｔ１０においてスイッチトランジスタＢ１（ＳＷ：Ｂ１）をＯＦＦ状態としてメモリゲートＭＧ２とメモリゲートＭＧ３を切り離した後、時刻ｔ１１にてスイッチトランジスタＣ２（ＳＷ：Ｃ２）をＯＮ状態として選択ゲートＣＧ２を通電状態（１．５Ｖ）とし、時刻ｔ１２において選択ゲートＣＧ２に０Ｖを印加する。その後、時刻ｔ１３においてスイッチトランジスタＣ２（ＳＷ：Ｃ２）をＯＦＦ状態として選択ゲートＣＧ２をフローティング状態とし、時刻ｔ１４でメモリゲートＭＧ４にＶｅを印加すると、容量結合により選択ゲートＣＧ２の電位が（０．１×（Ｖｅ−Ｖｐ））となり、それを受けてＭＧ３の電極電位がＶｅ−０．４×（１．５＋０．１×（Ｖｐ−Ｖｅ））＋０．４×０．１×（Ｖｅ−Ｖｐ）＋０．８×（−１．５＋０．２×（Ｖｅ−Ｖｐ））に減圧され（図３６）、実施の形態１〜３と同様に、従来の（容量結合比）×（選択ゲート電圧変化）以上の電位変化をさせることが可能となる。

さらに、ｔ１４以降、同様のシーケンスによりメモリゲートＭＧ２とメモリゲートＭＧ３の間でチャージシェアと減圧を繰り返すことで、さらに大きく減圧することが可能である。したがって、実施の形態１〜３と同様にチャージポンプ回路の規模を低減することができ、チップ面積を縮小できる。

また、実施の形態１と同様に、例えばメモリゲートＭＧ１〜ＭＧ８を消去ブロックとするようなブロック単位（或いは複数ブロックからなるマット単位）での消去に用いて好適である。

また、選択ゲートＣＧに印加する電圧を逆に０Ｖから１．５Ｖに変化させることによってメモリゲートＭＧの電極電位を昇圧していくことも可能であり、昇圧した電極電位により、例えば書込み時のチャージポンプ回路の発生電圧レベルを小さくでき、チップ面積を縮小できる。

（実施の形態５）
これまでの実施の形態では、同一メモリセル内に存在するゲートとの容量結合を用いた実施例であったが、以下の実施の形態５で示すように、隣接するワード線（ＷＬ）との容量結合を利用するような方法でも、同様の効果が得られるため、以下で詳細に説明する。

実施の形態５で示す不揮発性半導体記憶装置は、メモリセルの電荷記憶ノードが浮遊ゲート（ＦＧ、ＦＧ１〜ＦＧ４）であり、同浮遊ゲートの上部にワード線（ＷＬ）となる選択ゲートが配置され、かつメモリセル同士が直列接続されてアレイを構成している、いわゆるＮＡＮＤフラッシュメモリとなっていることである。

図３７は、実施の形態５であるアレイ構成において、メモリゲートと隣接するメモリゲートとの接続領域を示す一部上面図であり、図３８〜３９に、それぞれ図３７に示すワード線ＷＬを通電／フローティング状態とするスイッチトランジスタＡ（ＳＷ：Ａ）領域、およびワード線ＷＬを他のワード線ＷＬと接続するためのスイッチトランジスタＢ（ＳＷ：Ｂ）領域の等価回路図を示す。

図３８に示すように、スイッチトランジスタＡ１（ＳＷ：Ａ１）〜Ａ８（ＳＷ：Ａ８）により、それぞれＮＡＮＤストリングを構成するワード線ＷＬ１〜ＷＬ８を独立して通電／フローティング状態とすることができる。また図３９に示すように、スイッチトランジスタＢ１（ＳＷ：Ｂ１）〜Ｂ８（ＳＷ：Ｂ８）により、ストリング内のワード線ＷＬを、それぞれ１本置きに隣接／非接続を制御するスイッチとなっている。

図４０は、実施の形態５である不揮発性半導体記憶装置における消去動作を示すタイミングチャート図の一部を示した図面である。また、図４１〜４５は消去動作を説明するための図面である。ここでは例として、ワード線ＷＬ１とワード線ＷＬ３間のチャージをシェアしてワード線ＷＬ１の電極電位を減圧することを説明する。

まず、時刻ｔ０において、拡散層ＤＬに０Ｖが印加されている。スイッチトランジスタＡ１（ＳＷ：Ａ１）〜Ａ４（ＳＷ：Ａ４）（図４０では、スイッチトランジスタＡ１（ＳＷ：Ａ１）とスイッチトランジスタＡ２（ＳＷ：Ａ２）だけを示している。）はＯＮ状態でワード線ＷＬ１〜ＷＬ４は通電状態であり、ワード線ＷＬ１、ＷＬ３にはＮＡＮＤの消去電圧程度の負電圧Ｖｅが、ワード線ＷＬ２、ＷＬ４には浮遊ゲートＦＧ２、ＦＧ４に書込みが起こらない程度の正電圧Ｖ１が印加されている。ワード線ＷＬ１とワード線ＷＬ３を接続するスイッチトランジスタＢ２（ＳＷ：Ｂ２）がＯＦＦ状態である（図４１）。時刻ｔ１において、スイッチトランジスタＡ３（ＳＷ：Ａ３）をＯＦＦ状態とし、ワード線ＷＬ３をフローティング状態とする（図４２）。時刻ｔ２において、ワード線ＷＬ４にＶｅを印加すると、ワード線ＷＬ３の電極電位は容量結合比（例えば０．１）とワード線ＷＬ４の電位変化（Ｖｅ−Ｖ１）に応じて減圧（減圧分：０．１×（Ｖｅ−Ｖ１））される（図４３）。

時刻ｔ３においてスイッチトランジスタＡ１（ＳＷ：Ａ１）をＯＦＦ状態とすることによりワード線ＷＬ１をフローティング状態として、時刻ｔ４でワード線ＷＬ１とワード線ＷＬ３を接続するスイッチトランジスタＢ２（ＳＷ：Ｂ２）をＯＮ状態とすることにより、ワード線ＷＬ１とワード線ＷＬ３内に蓄えられているチャージをシェアする。このとき両ゲート間の電極電位が等電位となるようにチャージがシェアされるため、ワード線ＷＬ１の電極電位は時刻ｔ２の動作で生じた減圧分の半分（０．０５×（Ｖｅ−Ｖ１））だけ初期の印加電圧Ｖｅから減圧され、（Ｖｅ＋０．０５×（Ｖｅ−Ｖ１））となる（図４４）。

次に、時刻ｔ５においてスイッチトランジスタＢ２（ＳＷ：Ｂ２）をＯＦＦ状態とすることによりワード線ＷＬ１とワード線ＷＬ３を切り離し、時刻ｔ６においてワード線ＷＬ２の印加電圧をＶｅとする。これによりワード線ＷＬ１の電極電位は容量結合比とワード線ＷＬ２の電圧変化に応じて減圧されて、（Ｖｅ＋０．１５×（Ｖｅ−Ｖ１））となり（図４５）、（容量結合比）×（ワード線の電圧変化）以上の電位変化をさせることが可能となる。

また、実施の形態５に示したメモリセルアレイにおいてはメモリゲートが８系統に制御されているため、図４０のタイミングチャート図で示した後に、同様のシーケンスによりワード線ＷＬ７、ＷＬ５、ＷＬ３、ＷＬ１とチャージシェアと減圧を繰り返すことで、さらに大きく減圧することが可能である。

また、実施の形態１と同様に、ブロック単位（或いは複数ブロックからなるマット単位）での消去に用いて好適である。

実施の形態５ではストリングあたり８セルの場合について記述したが、ストリングあたりのメモリセル数が増加しても、スイッチトランジスタ数を増やすことで対応することができる。

また、隣接するワード線印加電圧を逆に変化させることによってメモリゲート電極電位を昇圧していくこともでき、拡散層にインヒビット電圧を印加することにより書込み／書込み阻止の選択も可能となる。昇圧した電極電位により、例えば書込み時のチャージポンプ回路の発生電圧レベルを小さくでき、チップ面積を縮小できる。

（実施の形態６）
実施の形態６で示す不揮発性半導体記憶装置のアレイ配列は実施の形態５と同様であるが、メモリセルの構成が異なり、シリコン基板上に酸化シリコン膜などのトンネル膜／窒化シリコン膜などの電荷蓄積膜／アルミナなどのブロック膜／窒化タンタルなどのゲート電極となっている。

浮遊ゲート型のメモリセルにおいても、実施の形態５と全く同様のシーケンスにより、選択ゲートの電位を昇圧、或いは減圧することができ、書込み、或いは消去時のチャージポンプ回路の発生電圧を低減することができる。その結果、チャージポンプ回路の規模を低減することができ、チップ面積を縮小できる。

また、図４６に示すように、シングルゲート型のメモリセルの選択ゲート（ワード線ＷＬ（ＷＬ１〜ＷＬ４））上にブースト用の電極ＢＧ（ＢＧ１〜ＢＧ４）を配置したメモリセルにおいても適応することができる。

また、本発明は実施の形態１〜６に記述したメモリセルでなくても、電源電圧より高い電圧をチップ内部で発生する不揮発性半導体記憶装置であれば適用することができる。さらに、上述した実施の形態に限られるものではなく、その趣旨を逸脱しない範囲で種々の変更が可能である。例えば、実施の形態１〜４では、電荷蓄積膜として窒化シリコン膜を用いた絶縁膜トラップ型のメモリセルで説明したが、窒化シリコン膜に限定されることではなく、電荷を蓄積する機能を有する絶縁膜に置き換えても同様の効果が得られる。また、絶縁膜でなくとも電荷蓄積膜をシリコンのような導電膜としても同様の効果が得られる。逆に実施の形態５では、電荷蓄積膜としてシリコン膜のような導電膜である、いわゆる浮遊ゲート型のメモリセルで説明したが、絶縁膜を用いた絶縁膜トラップ型のメモリセルにおいても同様の効果が得られる。

（実施の形態７）（選択メモリブロック−非選択メモリブロック間のチャージシェア）
本実施の形態７と前記実施の形態３との違いは、本実施の形態７においては、メモリセルアレイ内の非選択メモリブロックにてメモリゲート電圧を減圧した後に、選択メモリブロックのメモリゲートとチャージシェアすることである。つまり、前記実施の形態３では、１つの選択された選択メモリブロック内に存在する複数のメモリゲート間でのチャージシェアを行なう例を示していたが、本実施の形態７では、選択されていない非選択メモリブロックに存在するメモリゲート電極と選択されている選択メモリブロックに存在するメモリゲート電極間でもチャージシェアを行なう例について説明する。

図４７は、図１におけるメモリセルアレイ９の構成の詳細な構成例を示す図面である。図４７に示すように、メモリセルアレイ９は２つのメモリマット１３を有する構成となっており、１つのメモリマット１３は８つのメモリブロック１４で構成されている。例えば、メモリセルアレイ９の左側に位置するメモリマット１３には、メモリブロック１４（ＭＢ０〜ＭＢ７）が形成されており、メモリセルアレイ９の右側に位置するメモリマット１３にはメモリブロック１４（ＭＢ８〜ＭＢ１５）が形成されている。

各メモリブロック１４には、図１３に示すように、複数のメタル配線Ｍ１〜Ｍ８が配置されており、このメタル配線Ｍ１〜Ｍ８の接続／非接続（フローティング）を制御するスイッチトランジスタＳＷ：Ａが設けられている。さらに、各メモリブロック１４には、図１４に示すように、複数のメタル配線Ｍ１〜Ｍ８とそれぞれ接続されるメモリゲート電極ＭＧ１〜ＭＧ８が配置されており、互いに隣接するメモリゲート電極ＭＧ１〜ＭＧ８は、スイッチトランジスタＳＷ：Ｂによって接続／非接続できるように構成されている。

次に、図４８に示すように、１つのメモリマット１３は、８つのメモリブロック１４（ＭＢ０〜ＭＢ７）を有しており、１つのメモリマット１３内に存在する８つのメモリブロック１４（ＭＢ０〜ＭＢ７）はスイッチトランジスタＳＷ：Ｄで接続されている。つまり、図４８には図４７における１つのメモリマット１３内の各メモリブロック１４（ＭＢ０〜ＭＢ７）を接続するスイッチトランジスタＳＷ：Ｄを模式的に示しており、図４９に複数のメモリブロック（図４９ではメモリブロック１４（ＭＢ０、ＭＢ１））を接続するスイッチトランジスタＳＷ：Ｄの等価回路図を示している。図４９に示すように、スイッチトランジスタＳＷ：Ｄは８系統のスイッチトランジスタＳＷ：Ｄ（ＳＷ：Ｄ１〜Ｄ８）で構成されており、例えば、スイッチトランジスタＳＷ：Ｄ１には各メモリブロック（ＭＢ０〜ＭＢ７）に形成されているメタル配線Ｍ１同士を接続している。また、図４９に示すように、スイッチトランジスタＳＷ：Ａ（ＳＷ：Ａ１、ＳＷ：Ａ２）においては、各メモリブロック１４（ＭＢ０〜ＭＢ７）に跨って２系統で接続されている。ここで、図４９には図示していないが、各メモリブロック１４（ＭＢ０〜ＭＢ７）のそれぞれに対してスイッチトランジスタＳＷ：Ｂも備えられている。

このように構成されている複数のメモリブロック間のチャージシェアの動作について説明する。図５０は、本実施の形態７である不揮発性半導体記憶装置における消去動作の一部を示すタイミングチャートを示す図である。ただし、一部の動作は前記実施の形態３でのチャージシェアの動作を示す図１５と重複するため、図５０では非選択メモリブロック（ＭＢ１〜ＭＢ７）におけるメモリゲート電位の減圧と選択メモリブロック（ＭＢ０）−非選択メモリブロック間（ＭＢ１〜ＭＢ７）のチャージシェア動作について示す。さらに、図５０に示すフローチャートでは、例として、図４９のメタル配線Ｍ１に接続されているメモリゲート電極ＭＧ１の電位を減圧する場合について示す。

まず、時刻ｔ０では、スイッチトランジスタＳＷ：Ａ１はオン状態であり、制御回路からスイッチトランジスタＳＷ：Ａ１を介して、８つのメモリブロック１４（ＭＢ０〜ＭＢ７）のメモリゲート電極（ＭＧ１）にはＶｅが印加されている。つまり、１つの選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）と、他の７つの非選択メモリブロック（ＭＢ１〜ＭＢ７）のメモリゲート電極（ＭＧ１）にはＶｅが印加されている。また、時刻ｔ０においては、選択メモリブロック（ＭＢ０）のコントロールゲート電極（ＣＧ１）と非選択メモリブロック（ＭＢ１〜ＭＢ７）のコントロールゲート電極（ＣＧ１）に１．５Ｖの電圧が印加されている。そして、選択メモリブロック（ＭＢ０）のソースＳ、ドレインＤにはそれぞれ２Ｖと６Ｖが印加されており、選択メモリブロック（ＭＢ０）のソースＳ、ドレインＤには消去動作を可能とする電圧が印加されている。一方、非選択メモリブロック（ＭＢ１〜ＭＢ７）のソースＳとドレインＤにはそれぞれ１．５Ｖが印加されている。また、メモリブロック１４（ＭＢ０〜ＭＢ７）のそれぞれに配置されているメタル配線Ｍ１を接続するスイッチトランジスタＳＷ：Ｄ１はオフ状態となっている。

続いて、時刻ｔ１では、制御回路によりスイッチトランジスタＳＷ：Ａ１をオフ状態として、選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）と非選択メモリブロック（ＭＢ１〜ＭＢ７）のメモリゲート電極（ＭＧ１）をフローティング状態とする。

その後、制御回路により時刻ｔ２で非選択メモリブロック（ＭＢ１〜ＭＢ７）のコントロールゲート電極（ＣＧ１）を１．５Ｖから０Ｖに立ち下げると、非選択メモリブロック（ＭＢ１〜ＭＢ７）に配置されているメモリゲート電極（ＭＧ１）の電位は容量結合比（０．８）とコントロールゲート電極（ＣＧ１）の電圧変化（１．５Ｖ）に応じて減圧（減圧分：０．８×１．５＝１．２Ｖ）される。すなわち、非選択メモリブロック（ＭＢ１〜ＭＢ７）に配置されているメモリゲート電極（ＭＧ１）の電位はＶｅ−１．２Ｖとなる。

次に、制御回路により時刻ｔ３で、スイッチトランジスタＳＷ：Ｄ１をオン状態とする。これにより、選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）と非選択メモリブロック（ＭＢ１〜ＭＢ７）のメモリゲート電極（ＭＧ１）が電気的に接続される。つまり、非選択メモリブロック（ＭＢ１〜ＭＢ７）のメモリゲート電極（ＭＧ１）に蓄えられているチャージ（電荷）を選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）に供給してチャージシェアする。このとき、非選択メモリブロック（ＭＢ１〜ＭＢ７）のメモリゲート電極（ＭＧ１）と選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）の電位が等電位（同電位）となるようにチャージシェアが行なわれる。このため、選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）は、非選択メモリブロック（ＭＢ１〜ＭＢ７）における時刻ｔ２の動作で生じた減圧分の７／８（１．２Ｖ×７／８）だけ初期の印加電圧Ｖｅから減圧される（Ｖｅ−１．２×７／８Ｖ）。

この後、制御回路により時刻ｔ４でスイッチトランジスタＳＷ：Ｄ１をオフ状態とすることで、選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）と、非選択メモリブロック（ＭＢ１〜ＭＢ７）のメモリゲート電極（ＭＧ１）とを電気的に切断する。このようにして、メモリセルアレイ９内の非選択メモリブロック（ＭＢ１〜ＭＢ７）にてメモリゲート電極（ＭＧ１）に印加する電圧を減圧した後に、選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）とチャージシェアすることで、選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）の電圧を減圧することができる。

その後、例えば、前記実施の形態３で説明したように、選択メモリブロック（ＭＢ０）内のメモリゲート電極（ＭＧ１〜ＭＧ８）間でのチャージシェアを行なって、選択メモリブロック（ＭＢ０）内のメモリゲート電極（ＭＧ１）について消去動作を行なうことができる。このように本実施の形態７では、２段階のチャージシェアを行なった後に消去動作を実施する点に特徴がある。つまり、図５０を用いて説明したように、選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）と非選択メモリブロック（ＭＢ１〜ＭＢ７）のメモリゲート電極（ＭＧ１）間でチャージシェアを実施して選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）の電圧を減圧した後、図１５に示す前記実施の形態３で説明したように、選択メモリブロック（ＭＢ０）内に配置されているメモリゲート電極（ＭＧ１〜ＭＧ８）間でチャージシェアを実施する。この場合、図１５に示すチャージシェア動作では、図１５に示す時刻ｔ０の初期電位はＶｅではなく、Ｖｅから減圧されたＶｅ−１．２×７／８Ｖから減圧が実施されることになる。

このようなシーケンスを用いて消去動作を行うことにより、前記実施の形態３と比較して、よりメモリゲート電圧（ＭＧ１）の電位を減圧することが可能となる。したがって、負電圧発生用のチャージポンプ回路の発生電圧レベルを小さくしても高いメモリゲート電極（ＭＧ１）の電位とすることができる。その結果、チャージポンプ回路の規模を低減することができ、チップ面積を縮小できる。すなわち、２段階のチャージシェア動作によって、選択メモリブロック（ＭＢ０）内のメモリゲート電極（ＭＧ１）の電位は充分に減圧されるので、その後、チャージポンプ回路で選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）を消去電圧まで下げる負担を軽減することができる。このようにチャージポンプ回路の負担を軽減することができるので、チャージポンプ回路の規模を小さくすることができ、チップ面積を縮小できるのである。

なお、本実施の形態７では、選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）と非選択メモリブロック（ＭＢ１〜ＭＢ７）のメモリゲート電極（ＭＧ１）間でチャージシェアを実施して選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）の電圧を減圧した後、図１５に示す前記実施の形態３で説明したように、選択メモリブロック（ＭＢ０）内に配置されているメモリゲート電極（ＭＧ１〜ＭＧ８）間でチャージシェアを実施するとしている。しかし、選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）と非選択メモリブロック（ＭＢ１〜ＭＢ７）のメモリゲート電極（ＭＧ１）間でのチャージシェアだけで、選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）を充分に減圧できる場合には、図１５に示す前記実施の形態３で説明したような、選択メモリブロック（ＭＢ０）内に配置されているメモリゲート電極（ＭＧ１〜ＭＧ８）間でのチャージシェアを実施しなくてもよい。

さらに、本実施の形態７では、選択メモリブロック（ＭＢ０）に配置されるメモリゲート電極（ＭＧ１）について２段階のチャージシェアを実施しているが、消去動作のシーケンスはこれに限らない。例えば、選択メモリブロック（ＭＢ０）に配置されるメモリゲート電極（ＭＧ１）について非選択メモリブロック（ＭＢ１〜ＭＢ７）のメモリゲート電極（ＭＧ１）とチャージシェアを実施した後、選択メモリブロック（ＭＢ０）に配置されるメモリゲート電極（ＭＧ２〜ＭＧ８）のそれぞれについて非選択メモリブロック（ＭＢ１〜ＭＢ７）のメモリゲート電極（ＭＧ２〜ＭＧ８）のそれぞれとチャージシェアを実施するようにしてもよい。さらには、選択メモリブロック（ＭＢ０）に配置されるメモリゲート電極（ＭＧ１〜ＭＧ８）のそれぞれについて非選択メモリブロック（ＭＢ１〜ＭＢ７）のメモリゲート電極（ＭＧ１〜ＭＧ８）のそれぞれとチャージシェアを同時に実施することもできる。これにより、消去動作の時間を短縮することができる。

本実施の形態７では、消去動作を実現するためにメモリゲート電極の減圧について説明しているが、例えば、書き込み動作を実現するためにメモリゲート電極の昇圧についてもチャージシェア動作を適用することができる。

また、本実施の形態７では各メモリブロック内のスイッチトランジスタＳＷ：Ｂの構成については前記実施の形態３と同様としたが、前記実施の形態１や前記実施の形態２と同様の構成および動作としても同様の効果が得られることは言うまでもない。

（実施の形態８）（選択メモリマット−非選択メモリマット間のチャージシェア→選択メモリブロック−非選択メモリブロック間のチャージシェア）
前記実施の形態７では同一のメモリマット内の存在する選択メモリブロックと非選択メモリブロック間でメモリゲート電極を減圧およびチャージシェアすることにより消去電圧を減圧する例について説明した。本実施の形態８においては、さらに、異なるメモリマット間で減圧およびチャージシェアを加えて実施することで、さらにメモリゲート電極の電位を減圧して消去動作を実施する例について述べる。

本実施の形態８におけるメモリセルアレイ９の構成は図４７と同様であり、本実施の形態８におけるメモリセルアレイ９の構成およびスイッチトランジスタの構成を図５１に示し、その等価回路を図５２に示す。図５１に示すように、メモリセルアレイ９は２つのメモリマット１３ａとメモリマット１３ｂを有する構成となっており、それぞれのメモリマット１３ａ、１３ｂは８つのメモリブロック１４で構成されている。例えば、メモリセルアレイ９の左側に位置するメモリマット１３ａには、メモリブロック１４（ＭＢ０〜ＭＢ７）が形成されており、メモリセルアレイ９の右側に位置するメモリマット１３ｂにはメモリブロック１４（ＭＢ８〜ＭＢ１５）が形成されている。

各メモリブロック１４には、図１３に示すように、複数のメタル配線Ｍ１〜Ｍ８が配置されており、このメタル配線Ｍ１〜Ｍ８の接続／非接続（フローティング）を制御するスイッチトランジスタＳＷ：Ａが設けられている。さらに、各メモリブロック１４には、図１４に示すように、複数のメタル配線Ｍ１〜Ｍ８とそれぞれ接続されるメモリゲート電極ＭＧ１〜ＭＧ８が配置されており、互いに隣接するメモリゲート電極ＭＧ１〜ＭＧ８は、スイッチトランジスタＳＷ：Ｂによって接続／非接続できるように構成されている。

次に、図５１に示すように、メモリマット１３ａ、１３ｂは、それぞれ、８つのメモリブロック１４（ＭＢ０〜ＭＢ７、ＭＢ８〜ＭＢ１５）を有しており、メモリマット１３ａ、１３ｂ内にそれぞれ存在する８つのメモリブロック１４（ＭＢ０〜ＭＢ７、ＭＢ８〜ＭＢ１５）はスイッチトランジスタＳＷ：Ｄで接続されている。さらに、本実施の形態８では、２つの異なるメモリマット同士はスイッチトランジスタＳＷ：Ｅで接続されている。図５２に示すように、スイッチトランジスタＳＷ：Ｅは１系統であり、例えば、メモリマット１３ａに属するメモリブロックＭＢ０と、メモリマット１３ｂに属するＭＢ８などの対向するメモリブロック（ＭＢ０〜ＭＢ１５）のそれぞれのメタル配線Ｍ１〜Ｍ８は、スイッチトランジスタＳＷ：Ｅを介してそれぞれ接続されている。

また、図５２に示すように、スイッチトランジスタＳＷ：Ａ（ＳＷ：Ａ１、ＳＷ：Ａ２、ＳＷ：Ａ９、ＳＷ：Ａ１０）においては、各メモリブロック１４（ＭＢ０〜ＭＢ１５）に跨って２系統で接続されている。ここで、図５２には図示していないが、各メモリブロック１４（ＭＢ０〜ＭＢ１５）のそれぞれに対してスイッチトランジスタＳＷ：Ｂも備えられている。

このように構成されている異なる２つのメモリマット間のチャージシェアの動作について説明する。図５３は、本実施の形態８である不揮発性半導体記憶装置における消去動作の一部を示すタイミングチャートである。ただし、本実施の形態８における消去動作は図５０および図１５と重複するため、図５３では、非選択メモリマット（ＭＢ８〜ＭＢ１５）におけるメモリゲート電極に印加する電位の減圧と、選択メモリマット（ＭＢ０〜ＭＢ７）と非選択メモリマット（ＭＢ８〜ＭＢ１５）間のチャージシェア動作について示す。

まず、時刻ｔ０では、スイッチトランジスタＳＷ：Ａ１〜Ａ２、Ａ９〜Ａ１０はオン状態であり、電源回路とメタル配線Ｍ１〜Ｍ８を通じて各メモリブロック（ＭＢ０〜ＭＢ１５）のメモリゲート電極（ＭＧ１〜ＭＧ８）にはＶｅが印加されている。このとき、スイッチトランジスタＳＷ：Ｅはオフ状態である。非選択メモリマット（メモリブロックＭＢ８〜ＭＢ１５）に属するコントロールゲート電極（ＣＧ１〜ＣＧ８）と、選択メモリマット（メモリブロックＭＢ０〜ＭＢ７）に属するコントロールゲート電極（ＣＧ１〜ＣＧ８）とを合わせた全コントロールゲート電極（ＣＧ１〜ＣＧ８）には１．５Ｖの電位が印加されている。さらに、選択メモリマット(メモリマット１３ａ)に含まれる選択メモリブロック（ＭＢ０）以外のメモリブロック（ＭＢ１〜ＭＢ１５）のソースＳおよびドレインＤには１．５Ｖの電位が印加されており、選択メモリマット（メモリマット１３ａ）に含まれる選択メモリブロック（ＭＢ０）のソースＳには２Ｖ、ドレインＤには６Ｖが印加されている。

次に、時刻ｔ１において、スイッチトランジスタＳＷ：Ａ１〜ＳＷ：Ａ２、ＳＷ：Ａ９〜ＳＷ：Ａ１０をオフ状態とすることにより、選択メモリマット（メモリマット１３ａ）と非選択メモリマット（メモリマット１３ｂ）に含まれるすべてのメモリゲート電極（ＭＧ１〜ＭＧ８）をフローティング状態とする。

続いて、時刻ｔ２では、非選択メモリマット（ＭＢ８〜ＭＢ１５）に含まれるすべてのコントロールゲート電極（ＣＧ１〜ＣＧ８）の電位を１．５Ｖから０Ｖに立ち下げる。この動作により、非選択メモリマット（ＭＢ８〜ＭＢ１５）のすべてのメモリゲート電極（ＭＧ１〜ＭＧ８）は容量結合によりＶｅ−１．２Ｖに減圧される。

その後、時刻ｔ３では、スイッチトランジスタＳＷ：Ｅをオン状態とし、２つの異なるメモリマット１３ａとメモリマット１３ｂ間において、互いに対応するメモリゲート電極（ＭＧ１〜ＭＧ８）をチャージシェアする。この動作により、選択ブロックを含む選択メモリマット（ＭＢ０〜ＭＢ７）のすべてのメモリゲート電極（ＭＧ１〜ＭＧ８）の電位はＶｅ−０．６Ｖに減圧される。

そして、時刻ｔ４においては、スイッチトランジスタＳＷ：Ｅをオフ状態とする。このようにして、メモリセルアレイ９内の非選択メモリマット（ＭＢ８〜ＭＢ１５）にてメモリゲート電極（ＭＧ１〜ＭＧ８）に印加する電圧を減圧した後に、選択メモリマット（ＭＢ０〜ＭＢ７）の対応するメモリゲート電極（ＭＧ１〜ＭＧ８）とチャージシェアすることで、選択メモリマット（ＭＢ０〜ＭＢ７）のメモリゲート電極（ＭＧ１〜ＭＧ８）の電圧を減圧することができる。

その後、例えば、前記実施の形態７で説明したように、同一のメモリマット（ＭＢ０〜ＭＢ７）内に含まれる選択メモリブロック（ＭＢ０）と非選択メモリブロック（ＭＢ１〜ＭＢ７）間で減圧とチャージシェアを行い、さらに、前記実施の形態３で説明したように、選択メモリブロック（ＭＢ０）内のメモリゲート電極（ＭＧ１〜ＭＧ８）間でのチャージシェアを行なって、選択メモリブロック（ＭＢ０）内のメモリゲート電極（ＭＧ１）について消去動作を行なうことができる。このように本実施の形態８では、３段階の減圧とチャージシェアを行なった後に消去動作を実施する点に特徴がある。

このようなシーケンスを用いて消去動作を行うことにより、前記実施の形態７や前記実施の形態３と比較して、よりメモリゲート電圧（ＭＧ１）の電位を減圧することが可能となる。したがって、負電圧発生用のチャージポンプ回路の発生電圧レベルを小さくしても高いメモリゲート電極（ＭＧ１）の電位とすることができる。その結果、チャージポンプ回路の規模を低減することができ、チップ面積を縮小できる。すなわち、３段階の減圧およびチャージシェア動作によって、選択メモリブロック（ＭＢ０）内のメモリゲート電極（ＭＧ１）の電位は充分に減圧されるので、その後、チャージポンプ回路で選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）を消去電圧まで下げる負担を軽減することができる。このようにチャージポンプ回路の負担を軽減することができるので、チャージポンプ回路の規模を小さくすることができ、チップ面積を縮小できるのである。

なお、本実施の形態８では、メモリセルアレイ９内の非選択メモリマット（ＭＢ８〜ＭＢ１５）にてメモリゲート電極（ＭＧ１〜ＭＧ８）に印加する電圧を減圧した後に、選択メモリマット（ＭＢ０〜ＭＢ７）の対応するメモリゲート電極（ＭＧ１〜ＭＧ８）とチャージシェアすることで、選択メモリマット（ＭＢ０〜ＭＢ７）のメモリゲート電極（ＭＧ１〜ＭＧ８）の電圧を減圧している。そして、その後、前記実施の形態７で説明したように、選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）と非選択メモリブロック（ＭＢ１〜ＭＢ７）のメモリゲート電極（ＭＧ１）間でチャージシェアを実施して選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）の電圧を減圧した後、図１５に示す前記実施の形態３で説明したように、選択メモリブロック（ＭＢ０）内に配置されているメモリゲート電極（ＭＧ１〜ＭＧ８）間でチャージシェアを実施するとしている。しかし、非選択メモリマット（ＭＢ８〜ＭＢ１５）にてメモリゲート電極（ＭＧ１〜ＭＧ８）に印加する電圧を減圧した後に、選択メモリマット（ＭＢ０〜ＭＢ７）の対応するメモリゲート電極（ＭＧ１〜ＭＧ８）とチャージシェアすることで、選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）を充分に減圧できる場合には、図５０に示す前記実施の形態７で説明したような、選択メモリブロック（ＭＢ０）と非選択メモリブロック（ＭＢ１〜ＭＢ７）間の減圧およびチャージシェアを実施しなくてもよい。さらには、図１５に示す前記実施の形態３で説明したような、選択メモリブロック（ＭＢ０）内に配置されているメモリゲート電極（ＭＧ１〜ＭＧ８）間でのチャージシェアを実施しなくてもよい。

なお、本実施の形態８では、消去動作を実現するためにメモリゲート電極の減圧について説明しているが、例えば、書き込み動作を実現するためにメモリゲート電極の昇圧についてもチャージシェア動作を適用することができる。

また、本実施の形態８では各メモリブロック内のスイッチトランジスタＳＷ：Ｂの構成については前記実施の形態３と同様としたが、前記実施の形態１や前記実施の形態２と同様の構成および動作としても同様の効果が得られることは言うまでもない。

（実施の形態９）（選択マット−非選択マット間のチャージシェア → 選択ブロック−非選択ブロック間のチャージシェア２）
本実施の形態９では、前記実施の形態８と同様に、異なるマット間のメモリゲート電極同士をチャージシェアすることにより消去動作時の電圧を減圧するが、スイッチトランジスタの構成が前記実施の形態８とは異なっている。

図５４は、本実施の形態９におけるメモリセルアレイの等価回路図である。前記実施の形態８の等価回路図を示す図５２と比べると、異なるマット間の互いに対応するメモリゲート電極（メタル配線Ｍ１〜Ｍ８）を接続するスイッチトランジスタＳＷ：Ｅの代わりに、電源回路とメモリセルアレイ（２つのメモリマットを含む）の間にスイッチトランジスタＳＷ：Ｆが配置されており、一括して電源回路とメモリセルアレイを切り離すことが可能となっている。また、スイッチトランジスタＳＷ：ＡおよびスイッチトランジスタＳＷ：Ｄの構成は前記実施の形態８における図５２と同様である。

このように構成されている異なる２つのメモリマット間のチャージシェアの動作について説明する。図５５は、本実施の形態９である不揮発性半導体記憶装置における消去動作の一部を示すタイミングチャートである。ただし、本実施の形態９における消去動作は図５０および図１５と重複するため、図５５では、非選択メモリマット（ＭＢ８〜ＭＢ１５）におけるメモリゲート電極に印加する電位の減圧と、選択メモリマット（ＭＢ０〜ＭＢ７）と非選択メモリマット（ＭＢ８〜ＭＢ１５）間のチャージシェア動作について示す。

まず、図５５に示すように時刻ｔ０では、スイッチトランジスタＳＷ：Ａ１〜Ａ２、Ａ９〜Ａ１０とスイッチトランジスタＳＷ：Ｆはオン状態であり、電源回路を通じて各メモリブロック（ＭＢ０〜ＭＢ１５）のメモリゲート電極（ＭＧ１〜ＭＧ８）（メタル配線Ｍ１〜Ｍ８）にはＶｅが印加されている。非選択メモリマット（メモリブロックＭＢ８〜ＭＢ１５）に属するコントロールゲート電極（ＣＧ１〜ＣＧ８）と、選択メモリマット（メモリブロックＭＢ０〜ＭＢ７）に属するコントロールゲート電極（ＣＧ１〜ＣＧ８）とを合わせた全コントロールゲート電極（ＣＧ１〜ＣＧ８）には１．５Ｖの電位が印加されている。さらに、選択メモリマット(メモリマット１３ａ)に含まれる選択メモリブロック（ＭＢ０）以外のメモリブロック（ＭＢ１〜ＭＢ１５）のソースＳおよびドレインＤには１．５Ｖの電位が印加されており、選択メモリマット（メモリマット１３ａ）に含まれる選択メモリブロック（ＭＢ０）のソースＳには２Ｖ、ドレインＤには６Ｖが印加されている。

次に、時刻ｔ１において、スイッチトランジスタＳＷ：Ｆをオフ状態としてメモリセルアレイと電源回路とを切り離し、かつ、スイッチトランジスタＳＷ：Ａ１〜Ａ２、Ａ９〜Ａ１０をオフ状態として、選択メモリマット（メモリマット１３ａ）と非選択メモリマット（メモリマット１３ｂ）に含まれるすべてのメモリゲート電極（ＭＧ１〜ＭＧ８）をフローティング状態とする。

続いて、時刻ｔ２において、非選択メモリマット（ＭＢ８〜ＭＢ１５）に含まれるすべてのコントロールゲート電極（ＣＧ１〜ＣＧ８）の電位を１．５Ｖから０Ｖに立ち下げる。この動作により、非選択メモリマット（ＭＢ８〜ＭＢ１５）のすべてのメモリゲート電極（ＭＧ１〜ＭＧ８）は容量結合によりＶｅ−１．２Ｖに減圧される。

その後、時刻ｔ３では、スイッチトランジスタＳＷ：Ａ１〜Ａ２、Ａ９〜Ａ１０をオン状態として、２つの異なるメモリマット１３ａとメモリマット１３ｂ間において、互いに対応するメモリゲート電極（ＭＧ１〜ＭＧ８）をチャージシェアする。この動作により、選択ブロックを含む選択メモリマット（ＭＢ０〜ＭＢ７）のすべてのメモリゲート電極（ＭＧ１〜ＭＧ８）の電位はＶｅ−０．６Ｖに減圧される。

そして、時刻ｔ４においては、スイッチトランジスタＳＷ：Ａ１〜Ａ２、Ａ９〜Ａ１０をオフ状態とする。このようにして、メモリセルアレイ９内の非選択メモリマット（ＭＢ８〜ＭＢ１５）にてメモリゲート電極（ＭＧ１〜ＭＧ８）に印加する電圧を減圧した後に、選択メモリマット（ＭＢ０〜ＭＢ７）の対応するメモリゲート電極（ＭＧ１〜ＭＧ８）とチャージシェアすることで、選択メモリマット（ＭＢ０〜ＭＢ７）のメモリゲート電極（ＭＧ１〜ＭＧ８）の電圧を減圧することができる。

その後、例えば、前記実施の形態７で説明したように、同一のメモリマット（ＭＢ０〜ＭＢ７）内に含まれる選択メモリブロック（ＭＢ０）と非選択メモリブロック（ＭＢ１〜ＭＢ７）間で減圧とチャージシェアを行い、さらに、前記実施の形態３で説明したように、選択メモリブロック（ＭＢ０）内のメモリゲート電極（ＭＧ１〜ＭＧ８）間でのチャージシェアを行なって、選択メモリブロック（ＭＢ０）内のメモリゲート電極（ＭＧ１）について消去動作を行なうことができる。このように本実施の形態９でも前記実施の形態８と同様に、３段階の減圧とチャージシェアを行なった後に消去動作を実施する点に特徴がある。

このようなシーケンスを用いて消去動作を行うことにより、前記実施の形態７や前記実施の形態３と比較して、よりメモリゲート電圧（ＭＧ１）の電位を減圧することが可能となる。したがって、負電圧発生用のチャージポンプ回路の発生電圧レベルを小さくしても高いメモリゲート電極（ＭＧ１）の電位とすることができる。その結果、チャージポンプ回路の規模を低減することができ、チップ面積を縮小できる。すなわち、３段階の減圧およびチャージシェア動作によって、選択メモリブロック（ＭＢ０）内のメモリゲート電極（ＭＧ１）の電位は充分に減圧されるので、その後、チャージポンプ回路で選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）を消去電圧まで下げる負担を軽減することができる。このようにチャージポンプ回路の負担を軽減することができるので、チャージポンプ回路の規模を小さくすることができ、チップ面積を縮小できるのである。

なお、本実施の形態９では、メモリセルアレイ９内の非選択メモリマット（ＭＢ８〜ＭＢ１５）にてメモリゲート電極（ＭＧ１〜ＭＧ８）に印加する電圧を減圧した後に、選択メモリマット（ＭＢ０〜ＭＢ７）の対応するメモリゲート電極（ＭＧ１〜ＭＧ８）とチャージシェアすることで、選択メモリマット（ＭＢ０〜ＭＢ７）のメモリゲート電極（ＭＧ１〜ＭＧ８）の電圧を減圧している。そして、その後、前記実施の形態７で説明したように、選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）と非選択メモリブロック（ＭＢ１〜ＭＢ７）のメモリゲート電極（ＭＧ１）間でチャージシェアを実施して選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）の電圧を減圧した後、図１５に示す前記実施の形態３で説明したように、選択メモリブロック（ＭＢ０）内に配置されているメモリゲート電極（ＭＧ１〜ＭＧ８）間でチャージシェアを実施するとしている。しかし、非選択メモリマット（ＭＢ８〜ＭＢ１５）にてメモリゲート電極（ＭＧ１〜ＭＧ８）に印加する電圧を減圧した後に、選択メモリマット（ＭＢ０〜ＭＢ７）の対応するメモリゲート電極（ＭＧ１〜ＭＧ８）とチャージシェアすることで、選択メモリブロック（ＭＢ０）のメモリゲート電極（ＭＧ１）を充分に減圧できる場合には、図５０に示す前記実施の形態７で説明したような、選択メモリブロック（ＭＢ０）と非選択メモリブロック（ＭＢ１〜ＭＢ７）間の減圧およびチャージシェアを実施しなくてもよい。さらには、図１５に示す前記実施の形態３で説明したような、選択メモリブロック（ＭＢ０）内に配置されているメモリゲート電極（ＭＧ１〜ＭＧ８）間でのチャージシェアを実施しなくてもよい。

なお、本実施の形態９では、消去動作を実現するためにメモリゲート電極の減圧について説明しているが、例えば、書き込み動作を実現するためにメモリゲート電極の昇圧についてもチャージシェア動作を適用することができる。

また、本実施の形態９では各メモリブロック内のスイッチトランジスタＳＷ：Ｂの構成については前記実施の形態３と同様としたが、前記実施の形態１や前記実施の形態２と同様の構成および動作としても同様の効果が得られることは言うまでもない。

（実施の形態１０）（実施の形態１〜４、７〜９でＦＮ消去する例）
本実施の形態１０と、前記実施の形態１〜４、７〜９との違いはデータの消去方式である。前記実施の形態１〜４、７〜９においては、消去方式としてバンド間トンネル現象で誘起したホットホールを電荷蓄積膜であるシリコン窒化膜に注入する方式を例に説明しているが、本実施の形態１０においては、消去方式としてＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流を使用する方式について説明する。すなわち、前記実施の形態１〜４、７〜９では、電荷蓄積膜に蓄積されている電子を半導体基板からホットホールを電荷蓄積膜に注入することで相殺して消去動作を行なうのに対し、本実施の形態１０では、電荷蓄積膜に蓄積されている電子をＦＮトンネル電流で電荷蓄積膜から半導体基板に放出することにより消去動作を行なうものである。このＦＮトンネル電流を用いる消去方式でも、本発明で説明している方法でメモリゲート電極の電位を減圧することにより、負電圧発生用のチャージポンプ回路の発生電圧レベルを小さくしても高いメモリゲート電極の電位とすることができる。つまり、メモリゲート電極の減圧方法については前記実施の形態１〜４、７〜９に記載した方法と、それぞれまったく同じ方法により減圧する。そして、減圧したメモリゲート電極に印加される電圧を、さらに、負電圧発生用のチャージポンプ回路で消去動作が可能な消去電圧にすることにより、窒化シリコン膜からなる電荷蓄積膜に蓄積されている電子をＦＮトンネル電流で半導体基板へ放出する。このとき、ソース領域／ドレイン領域（拡散層）には０Ｖを印加する。このように本実施の形態１０で説明するＦＮトンネル電流を使用した消去方式でも、減圧とチャージシェアによる本発明の減圧動作は有効であることがわかる。すなわち、ＦＮトンネル電流を用いる消去方式でも、本発明の減圧動作を使用することにより、負電圧発生用のチャージポンプ回路の発生電圧レベルを小さくすることができ、チャージポンプ回路の規模を縮小することができる。

図５６は、ＦＮトンネル電流を使用する消去方式とバンド間トンネル現象を使用した消去方式に必要な１セル当たりの消去電流を示す図である。図５６に示すように、ＦＮトンネル電流を使用する消去方式のほうが、バンド間トンネル現象を使用した消去方式よりも、消費される消去電流が１／１０００程度と小さいことがわかる。このことから、ＦＮトンネル電流を使用する消去方式では、（１）同時に消去するセル数を増やすことによる消去動作の高速化、あるいは、（２）消去電流源の削減による不揮発性半導体記憶装置（モジュール）の面積低減が可能となる利点がある。

（実施の形態１１）（実施の形態１〜４、７〜９でコントロールゲート電極に印加する電圧に負電圧を許容する例）
本実施の形態１１においては、コントロールゲート電極に印加する電圧に負電圧を印加する場合について説明する。前記実施の形態１〜４、７〜９では、コントロールゲート電極に印加する電圧の最小値は０Ｖである。しかし、例えば、メモリセルのスケーリングにより読み出し時における非選択セルのオフリーク電流を抑制するために、非選択セルのコントロールゲート電極に負電圧（Ｖｃｇ）を印加する場合が考えられる。この場合、前記実施の形態１〜４、７〜９に説明した減圧動作において、コントロールゲート電極の立ち下げ電圧を１．５Ｖの立ち下げ幅（１．５Ｖから０Ｖ）よりも大きな立ち下げ幅（１．５ＶからＶｃｇ）とすることができる。これにより、メモリゲート電極の減圧動作時において、コントロールゲート電極の電位シフトが大きくなることから、（１）より大きな負電位を生成することができる、あるいは、（２）メモリゲート電極に最初に印加する電位Ｖｅを小さくできるという効果が得られる。

（実施の形態１２）（スイッチトランジスタのデバイス構造１）
本実施の形態１２では、スイッチトランジスタのデバイス構成について説明する。

図５７は、ｐ型のシリコン基板ＰＳおよびｎ型ウェルＮＷＬに対して、メモリゲート電極（ＭＧ）に正負の両極性の電圧を印加する場合において、負極性の電圧を印加するときのみ容量結合を用いて減圧するスイッチトランジスタのＭＯＳＦＥＴ構造例を示す図である。つまり、制御回路とメモリゲート電極（ＭＧ）との間に設けられるスイッチトランジスタはｐチャネル型ＭＯＳＦＥＴＱｐで構成される。

具体的にｐチャネル型ＭＯＳＦＥＴＱｐの構成について説明する。図５７に示すように、ｐ型のシリコン基板ＰＳには、ｎ型半導体領域（リンや砒素などのｎ型不純物を導入した半導体領域）からなるｎ型ウェルＮＷＬ１が形成されている。このｎ型ウェルＮＷＬ１内には、ｐチャネル型ＭＯＳＦＥＴのソース領域およびドレイン領域となる一対の拡散層ＤＬ１が形成されている。この拡散層ＤＬ１は、例えば、ホウ素（Ｂ）などのｐ型不純物を導入したｐ型半導体領域から構成されている。そして、一対の拡散層ＤＬ１の間のシリコン基板ＰＳ上には、ゲート絶縁膜（図示せず）を介してゲート電極Ｇ３が形成されている。このように構成されているスイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）のソース領域（左側の拡散層ＤＬ１）は、メモリゲート電極（ＭＧ）と接続されており、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）のドレイン領域（右側の拡散層ＤＬ１）は、制御回路と接続されている。

次に、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）の動作について説明する。まず、メモリゲート電極に負極性の電圧を印加する場合、すなわち、メモリゲート電極に接続されるメモリセルに対して負バイアス方向の減圧動作をする場合について説明する。この場合、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）のゲート電極Ｇ３に所定の電圧を印加することにより、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）をオン状態にする。そして、制御回路から負極性電圧を供給すると、この負極性電圧はスイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）のドレイン領域からソース領域を通ってメモリゲート電極（ＭＧ）に供給される。したがって、メモリゲート電極（ＭＧ）には、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）をオン状態とすることにより、負極性電圧が印加されることになる。その後、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）をオフ状態とすることにより、メモリゲート電極（ＭＧ）をフローティング状態とする。そして、メモリゲート電極（ＭＧ）に隣接するコントロールゲート電極の電位を変化させることで発生する容量結合により、メモリゲート電極（ＭＧ）に印加される電位を減圧する。その後、この減圧動作を行なったメモリゲート電極（ＭＧ）と消去対象となるメモリゲート電極とを電気的に接続してチャージシェアする。これにより、消去対象となるメモリゲート電極に印加される電位を下げることができる。

これに対し、メモリゲート電極に正極性の電圧を印加する場合、すなわち、メモリゲート電極に接続されるメモリセルに対して正バイアス方向の昇圧動作をする場合について説明する。この場合、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）のゲート電極Ｇ３に所定の電圧を印加することにより、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）をオン状態にする。そして、制御回路から正極性電圧を供給すると、この正極性電圧はスイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）のドレイン領域からソース領域を通ってメモリゲート電極（ＭＧ）に供給される。したがって、メモリゲート電極（ＭＧ）には、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）をオン状態とすることにより、正極性電圧が印加されることになる。その後、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）をオフ状態とすることにより、メモリゲート電極（ＭＧ）をフローティング状態とする必要があるが、この場合、スイッチトランジスタをｐチャネル型ＭＯＳＦＥＴで構成する場合には不都合が生じる。すなわち、制御回路から正極性電圧を印加する場合、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）のドレイン領域（ｐ型半導体領域）とｎ型ウェルＮＷＬ１との間のｐｎ接合は順方向バイアスされるので、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）をオフ状態にしてもドレイン領域からｎ型ウェルＮＷＬ１へ電流が流れてしまう。さらに、メモリゲート電極（ＭＧ）にはスイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）をオフ状態とするまで正極性電圧が印加されていることから、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）のソース領域（ｐ型半導体領域）とｎ型ウェルＮＷＬ１間のｐｎ接合も順方向バイアスされる。したがって、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）のソース領域からｎ型ウェルＮＷＬ１へ電流が流れる。このことから、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）をオフ状態にしても、メモリゲート電極（ＭＧ）に接続されているソース領域からｎ型ウェルＮＷＬ１へ電流が流れることから、メモリゲート電極（ＭＧ）を制御回路から供給された正極性電圧を維持したフローティング状態とすることが困難になる。つまり、スイッチトランジスタをｐチャネル型ＭＯＳＦＥＴＱｐから構成する場合には、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）をオフ状態としても、メモリゲート電極（ＭＧ）を制御回路から供給された正極性電圧を維持したフローティング状態とすることができない（メモリゲート電極（ＭＧ）に印加されている電位が低下してしまう）ので、メモリゲート電極（ＭＧ）に接続されるメモリセルに対して正バイアス方向の昇圧動作をすることが困難になる。以上のことから、スイッチトランジスタをｐチャネル型ＭＯＳＦＥＴＱｐから構成する場合は、メモリゲート電極に接続されるメモリセルに対して負バイアス方向の減圧動作をする場合に限って有効であることがわかる。

（実施の形態１３）（スイッチトランジスタのデバイス構造２）
前記実施の形態１２ではスイッチトランジスタをｐチャネル型ＭＯＳＦＥＴから構成する場合について説明したが、本実施の形態１３では、スイッチトランジスタをｐチャネル型ＭＯＦＥＴとｎチャネル型ＭＯＳＦＥＴから構成する場合について説明する。

図５８は、ｐ型のシリコン基板ＰＳに対して、メモリゲート電極（ＭＧ）に正負の両極性の電圧を印加する場合において、負極性の電圧を印加するときに容量結合を用いて減圧することができ、かつ、正極性の電圧を印加するときにも容量結合を用いて昇圧することができるスイッチトランジスタのＭＯＳＦＥＴ構造例を示す図である。つまり、制御回路とメモリゲート電極（ＭＧ）との間に設けられるスイッチトランジスタはｐチャネル型ＭＯＳＦＥＴＱｐとｎチャネル型ＭＯＳＦＥＴＱｎとを直列に接続することで構成される。

具体的に、まず、ｐチャネル型ＭＯＳＦＥＴＱｐの構成について説明する。図５８に示すように、ｐ型のシリコン基板ＰＳには、ｎ型半導体領域（リンや砒素などのｎ型不純物を導入した半導体領域）からなるｎ型ウェルＮＷＬ１が形成されている。このｎ型ウェルＮＷＬ１内には、ｐチャネル型ＭＯＳＦＥＴのソース領域およびドレイン領域となる一対の拡散層ＤＬ１が形成されている。この拡散層ＤＬ１は、例えば、ホウ素（Ｂ）などのｐ型不純物を導入したｐ型半導体領域から構成されている。そして、一対の拡散層ＤＬ１の間のシリコン基板ＰＳ上には、ゲート絶縁膜（図示せず）を介してゲート電極Ｇ３が形成されている。このように構成されているスイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）のソース領域（左側の拡散層ＤＬ１）は、メモリゲート電極（ＭＧ）と接続されており、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐ）のドレイン領域（右側の拡散層ＤＬ１）は、後述するｎチャネル型ＭＯＳＦＥＴＱｎのソース領域と接続される。

続いて、ｎチャネル型ＭＯＳＦＥＴＱｎの構成について説明する。図５８に示すように、ｐ型のシリコン基板ＰＳには、ｎ型半導体領域（リンや砒素などのｎ型不純物を導入した半導体領域）からなるｎ型ウェルＮＷＬ２が形成されている。このｎ型ウェルＮＷＬ２内には、ｐ型ウェルＰＷＬが形成されており、さらに、このｐ型ウェルＰＷＬ内にｎチャネル型ＭＯＳＦＥＴのソース領域およびドレイン領域となる一対の拡散層ＤＬ２が形成されている。この拡散層ＤＬ２は、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型半導体領域から構成されている。そして、一対の拡散層ＤＬ２の間のシリコン基板ＰＳ上には、ゲート絶縁膜（図示せず）を介してゲート電極Ｇ４が形成されている。このように構成されているｎチャネル型ＭＯＳＦＥＴＱｎのソース領域（左側の拡散層ＤＬ２）は、ｐチャネル型ＭＯＳＦＥＴＱｐのドレイン領域（拡散層ＤＬ１）と接続されており、ｎチャネル型ＭＯＳＦＥＴＱｎのドレイン領域（右側の拡散層ＤＬ２）は、制御回路と接続されている。

次に、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐとｎチャネル型ＭＯＳＦＥＴＱｎ）の動作について説明する。まず、メモリゲート電極に負極性の電圧を印加する場合、すなわち、メモリゲート電極に接続されるメモリセルに対して負バイアス方向の減圧動作をする場合について説明する。この場合、ｐチャネル型ＭＯＳＦＥＴＱｐのゲート電極Ｇ３に所定の電圧を印加することにより、ｐチャネル型ＭＯＳＦＥＴＱｐをオン状態にする。さらに、ｎチャネル型ＭＯＳＦＥＴＱｎのゲート電極Ｇ４に所定の電圧を印加することにより、ｎチャネル型ＭＯＳＦＥＴＱｎをオン状態にする。

この状態で、制御回路から負極性電圧を供給すると、この負極性電圧はスイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐとｎチャネル型ＭＯＳＦＥＴ）を通ってメモリゲート電極（ＭＧ）に供給される。したがって、メモリゲート電極（ＭＧ）には、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐとｎチャネル型ＭＯＳＦＥＴＱｎ）をオン状態とすることにより、負極性電圧が印加されることになる。その後、ｐチャネル型ＭＯＳＦＥＴＱｐをオフ状態とすることにより、メモリゲート電極（ＭＧ）をフローティング状態とする。そして、メモリゲート電極（ＭＧ）に隣接するコントロールゲート電極の電位を変化させることで発生する容量結合により、メモリゲート電極（ＭＧ）に印加される電位を減圧する。その後、この減圧動作を行なったメモリゲート電極（ＭＧ）と消去対象となるメモリゲート電極とを電気的に接続してチャージシェアする。これにより、消去対象となるメモリゲート電極に印加される電位を下げることができる。

ここで、ｐチャネル型ＭＯＳＦＥＴＱｐをオフ状態とすることにより、メモリゲート電極（ＭＧ）をフローティング状態とする場合、ｎチャネル型ＭＯＳＦＥＴＱｎでは、例えば、ｎチャネル型ＭＯＳＦＥＴＱｎのドレイン領域（ｎ型半導体領域）とｐ型ウェルＰＷＬ間のｐｎ接合は、制御回路からｎチャネル型ＭＯＳＦＥＴＱｎのドレイン領域（ｎ型半導体領域）に負極性電圧が印加されていることから、順方向バイアスが印加された状態となる。このため、ｎチャネル型ＭＯＳＦＥＴＱｎのドレイン領域（ｎ型半導体領域）とｐ型ウェルＰＷＬ間にリーク電流が流れることになる。しかし、本実施の形態１３では、ｐ型ウェルＰＷＬとｐ型のシリコン基板ＰＳの間にｎ型ウェルＮＷＬ２を設ける構造としている。このため、リーク電流がシリコン基板ＰＳにまで流れることを抑制することができるのである。

次に、メモリゲート電極に正極性の電圧を印加する場合、すなわち、メモリゲート電極に接続されるメモリセルに対して正バイアス方向の昇圧動作をする場合について説明する。この場合、ｐチャネル型ＭＯＳＦＥＴＱｐのゲート電極Ｇ３に所定の電圧を印加することにより、ｐチャネル型ＭＯＳＦＥＴＱｐをオン状態にする。さらに、ｎチャネル型ＭＯＳＦＥＴＱｎのゲート電極Ｇ４に所定の電圧を印加することにより、ｎチャネル型ＭＯＳＦＥＴＱｎをオン状態にする。

この状態で、制御回路から正極性電圧を供給すると、この正極性電圧はスイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐとｎチャネル型ＭＯＳＦＥＴ）を通ってメモリゲート電極（ＭＧ）に供給される。したがって、メモリゲート電極（ＭＧ）には、スイッチトランジスタ（ｐチャネル型ＭＯＳＦＥＴＱｐとｎチャネル型ＭＯＳＦＥＴＱｎ）をオン状態とすることにより、正極性電圧が印加されることになる。その後、ｎチャネル型ＭＯＳＦＥＴＱｎをオフ状態とすることにより、メモリゲート電極（ＭＧ）をフローティング状態とする。そして、メモリゲート電極（ＭＧ）に隣接するコントロールゲート電極の電位を変化させることで発生する容量結合により、メモリゲート電極（ＭＧ）に印加される電位を昇圧する。その後、この昇圧動作を行なったメモリゲート電極（ＭＧ）と書き込み対象となるメモリゲート電極とを電気的に接続してチャージシェアする。これにより、書き込み対象となるメモリゲート電極に印加される電位を上げることができる。

ここで、本実施の形態１３では、スイッチトランジスタとしてｎチャネル型ＭＯＳＦＥＴＱｎとｐチャネル型ＭＯＳＦＥＴＱｐとを直列接続している構成を採用しているので、正極性電圧が印加されたメモリゲート電極（ＭＧ）を、ｎチャネル型ＭＯＳＦＥＴＱｎをオフ状態とすることにより、正極性電圧が維持されたフローティング状態とすることができるのである。つまり、ｎチャネル型ＭＯＳＦＥＴＱｎでは、制御回路から正極性電圧が印加される場合、ｎチャネル型ＭＯＳＦＥＴＱｎのドレイン領域（ｎ型半導体領域）とｐ型ウェルＰＷＬ間のｐｎ接合およびｎチャネル型ＭＯＳＦＥＴＱｎのソース領域（ｎ型半導体領域）とｐ型ウェルＰＷＬ間のｐｎ接合には、逆方向バイアスが印加されることになる。したがって、ｎチャネル型ＭＯＳＦＥＴＱｎのソース領域にｐチャネル型ＭＯＳＦＥＴＱｐを介して接続されているメモリゲート電極（ＭＧ）を、ｎチャネル型ＭＯＳＦＥＴＱｎをオフ状態とすることにより、制御回路から供給された正極性電圧を維持したままフローティング状態とすることができるのである。言い換えれば、ｎチャネル型ＭＯＳＦＥＴＱｎのソース領域（ｎ型半導体領域）とｐ型ウェルＰＷＬ間のｐｎ接合には、逆方向バイアスされるので、ほとんど電流が流れないのである。

以上のことから、スイッチトランジスタをｐチャネル型ＭＯＳＦＥＴＱｐとｎチャネル型ＭＯＳＦＥＴＱｎとを直列接続した構成を採用することにより、メモリゲート電極（ＭＧ）に正負の両極性の電圧を印加する場合において、負極性の電圧を印加するときに容量結合を用いて減圧することができ、かつ、正極性の電圧を印加するときにも容量結合を用いて昇圧することができるのである。

本発明は、不揮発性半導体記憶装置を製造する製造業に幅広く利用することができる。

実施の形態１である不揮発性半導体記憶装置のブロック図である。 実施の形態１である不揮発性半導体記憶装置におけるメモリセルを示す断面図である。 実施の形態１であるメモリゲートと隣接するメモリゲートとの接続領域を示す一部上面図である。 実施の形態１におけるメモリゲートをフローティング状態とするスイッチトランジスタ領域の等価回路図である。 実施の形態１におけるメモリゲートを他のメモリゲートと接続するためのスイッチトランジスタ領域の等価回路図である。 実施の形態１である不揮発性半導体記憶装置における消去動作を示すタイミングチャート図である。 図６の消去動作を説明するための図面である。 図７に続く、図６の消去シーケンスを説明するための図面である。 図８に続く、図６の消去シーケンスを説明するための図面である。 図９に続く、図６の消去シーケンスを説明するための図面である。 図１０に続く、図６の消去シーケンスを説明するための図面である。 実施の形態２である不揮発性半導体記憶装置における消去動作を示すタイミングチャート図である。 実施の形態３におけるメモリゲートをフローティング状態とするスイッチトランジスタ領域の等価回路図である。 実施の形態３におけるメモリゲートを他のメモリゲートと接続するためのスイッチトランジスタ領域の等価回路図である。 実施の形態３である不揮発性半導体記憶装置における消去動作を示すタイミングチャート図である。 図１５の消去シーケンスを説明するための図面である。 図１６に続く、図１５の消去シーケンスを説明するための図面である。 図１７に続く、図１５の消去シーケンスを説明するための図面である。 図１８に続く、図１５の消去シーケンスを説明するための図面である。 図１９に続く、図１５の消去シーケンスを説明するための図面である。 図２０に続く、図１５の消去シーケンスを説明するための図面である。 図２１に続く、図１５の消去シーケンスを説明するための図面である。 図２２に続く、図１５の消去シーケンスを説明するための図面である。 図２３に続く、図１５の消去シーケンスを説明するための図面である。 実施の形態４である不揮発性半導体記憶装置におけるメモリセルを示す断面図である。 実施の形態４であるメモリゲートと隣接するメモリゲートとの接続領域を示す一部上面図である。 実施の形態４におけるメモリゲートをフローティング状態とするスイッチトランジスタ領域の等価回路図である。 実施の形態４におけるメモリゲートを他のメモリゲートと接続するためのスイッチトランジスタ領域の等価回路図である。 実施の形態４における選択ゲートをフローティング状態とするスイッチトランジスタ領域の等価回路図である。 実施の形態４である不揮発性半導体記憶装置における消去動作を示すタイミングチャート図である。 図３０の消去動作を説明するための図面である。 図３１に続く、図３０の消去シーケンスを説明するための図面である。 図３２に続く、図３０の消去シーケンスを説明するための図面である。 図３３に続く、図３０の消去シーケンスを説明するための図面である。 図３４に続く、図３０の消去シーケンスを説明するための図面である。 図３５に続く、図３０の消去シーケンスを説明するための図面である。 実施の形態５であるメモリゲートと隣接するメモリゲートとの接続領域を示す一部上面図である。 実施の形態５におけるワード線をフローティング状態とするスイッチトランジスタ領域の等価回路図である。 実施の形態５におけるワード線を他のワード線と接続するためのスイッチトランジスタ領域の等価回路図である。 実施の形態５である不揮発性半導体記憶装置における消去動作を示すタイミングチャート図である。 図４０の消去動作を説明するための図面である。 図４１に続く、図４０の消去シーケンスを説明するための図面である。 図４２に続く、図４０の消去シーケンスを説明するための図面である。 図４３に続く、図４０の消去シーケンスを説明するための図面である。 図４４に続く、図４０の消去シーケンスを説明するための図面である。 実施の形態６である不揮発性半導体記憶装置におけるメモリセルを示す説明図である。 実施の形態７におけるメモリセルアレイ構成の一例を示した図面である。 図４７における１つのメモリマット内の各メモリブロックを接続するスイッチトランジスタを示す模式図である。 図４８のスイッチトランジスタを含む等価回路図である。 実施の形態７である不揮発性半導体記憶装置における消去動作の一部を示すタイミングチャートである。 実施の形態８におけるメモリセルアレイ構成の一例を示した図面である。 図５１のスイッチトランジスタを含む等価回路図である。 実施の形態８である不揮発性半導体記憶装置における消去動作の一部を示すタイミングチャートである。 実施の形態９における不揮発性半導体記憶装置のスイッチトランジスタを含むメモリセルアレイの等価回路図である。 実施の形態９における不揮発性半導体記憶装置の消去動作の一部を示すタイミングチャートである。 実施の形態１０における不揮発性半導体記憶装置において、ＦＮトンネル電流を使用する消去方式とバンド間トンネル現象を使用した消去方式に必要な１セル当たりの消去電流を示す図である。 実施の形態１２におけるスイッチトランジスタの構成例を示す図面である。 実施の形態１３におけるスイッチトランジスタの構成例を示す図面である。

符号の説明

１ 制御回路
２ 入出力回路
３ アドレスバッファ
４ 行デコーダ
５ 列デコーダ
６ ベリファイセンスアンプ回路
７ 高速リードセンスアンプ回路
８ 書き込み回路
９ メモリセルアレイ
１０ 電源回路
１１ 電流トリミング回路
１３ メモリマット
１４ メモリブロック
１００ シリコン基板
１０１ ゲート電極
１０２ ゲート電極
１０３ 酸化シリコン膜
１０４ 酸化シリコン膜
１０５ 窒化シリコン膜
１０６ 拡散層
１０７ 拡散層
４００ シリコン基板
４０１Ａ ゲート電極
４０１Ｂ ゲート電極
４０２ ゲート電極
４０３ 酸化シリコン膜
４０４ 酸化シリコン膜
４０５ 窒化シリコン膜
４０６Ａ 拡散層
４０６Ｂ 拡散層
Ａ（ＳＷ：Ａ） スイッチトランジスタ
Ａ１（ＳＷ：Ａ１）〜Ａ８（ＳＷ：Ａ８） スイッチトランジスタ
Ｂ（ＳＷ：Ｂ） スイッチトランジスタ
Ｂ１（ＳＷ：Ｂ１）〜Ｂ８（ＳＷ：Ｂ８） スイッチトランジスタ
Ｃ（ＳＷ：Ｃ） スイッチトランジスタ
Ｃ１（ＳＷ：Ｃ１）、Ｃ２（ＳＷ：Ｃ２） スイッチトランジスタ
ＣＧ 選択ゲート
ＣＧ１〜ＣＧ８ 選択ゲート
Ｄ ドレイン領域
ＤＬ１ 拡散層
ＤＬ２ 拡散層
ＥＢ 消去ブロック
ＦＧ 浮遊ゲート
ＦＧ１〜ＦＧ４ 浮遊ゲート
Ｇ１ ゲート電極
Ｇ２ ゲート電極
Ｇ３ ゲート電極
Ｇ４ ゲート電極
Ｍ１〜Ｍ８ メタル配線
ＭＢ０〜ＭＢ１５ メモリブロック
ＭＣＡ メモリセルアレイ
ＭＧ メモリゲート
ＭＧ１〜ＭＧ８ メモリゲート
ＮＷＬ１ ｎ型ウェル
ＮＷＬ２ ｎ型ウェル
ＰＳ シリコン基板
ＰＷＬ ｐ型ウェル
Ｑｎ ｎチャネル型ＭＯＳＦＥＴ
Ｑｐ ｐチャネル型ＭＯＳＦＥＴ
Ｓ ソース領域
ＳＷ：Ａ９〜ＳＷ：Ａ１０ スイッチトランジスタ
ＳＷ：Ｄ スイッチトランジスタ
ＳＷ：Ｄ１〜ＳＷ：Ｄ８ スイッチトランジスタ
ＳＷ：Ｅ スイッチトランジスタ
ＳＷ：Ｆ スイッチトランジスタ
ＷＬ ワード線
ＷＬ１〜ＷＬ８ ワード線

Claims (20)

1. 半導体基板と、
   前記半導体基板上に形成された第１の電荷蓄積膜と、
   前記第１の電荷蓄積膜上に形成された第１のゲート電極と、
   前記第１のゲート電極に隣接して形成された第２のゲート電極と、
   前記第１のゲート電極および前記第２のゲート電極の電位を制御するための制御回路と、を有し、
   前記第１の電荷蓄積膜に蓄積された電荷量に対応するデータの消去動作の際に、
   前記制御回路は、前記第１のゲート電極に第１の電位を、前記第２のゲート電極に第２の電位を供給するように動作し、
   その後、前記制御回路は、前記第１のゲート電極がフローティング状態となるように動作し、
   その後、前記第１のゲート電極の電位が前記第１の電位から前記第１の電位よりも低い負の第３の電位となるように、前記制御回路は、前記第２のゲート電極に前記第２の電位より低い電位である第４の電位を供給するように動作することを特徴とする不揮発性半導体記憶装置。
2. 請求項１記載の不揮発性半導体記憶装置において、
   さらに、前記半導体基板内に前記第１のゲート電極を含む第１のトランジスタのソース・ドレインとなる一対の半導体領域とを有し、
   前記第２のゲート電極は、前記第１のゲート電極の側面に絶縁膜を介し隣接し、かつ、前記一対の半導体領域の間の前記半導体基板上に配置されていることを特徴とする不揮発性半導体記憶装置。
3. 請求項１記載の不揮発性半導体記憶装置において、
   さらに、前記半導体基板上に形成された第２の電荷蓄積膜と、
   前記第２の電荷蓄積膜上に形成された第３のゲート電極と、
   前記第３のゲート電極に隣接して形成された第４のゲート電極と、を有し、
   前記制御回路が前記第１のゲート電極に前記第１の電位を供給する動作は、前記制御回路が前記第３のゲート電極に第５の電位を、前記第４のゲート電極に第６の電位を供給するように動作し、その後、前記制御回路は前記第３のゲート電極がフローティング状態となるように動作し、その後、前記第３のゲート電極の電位が前記第５の電位よりも低い負の第７の電位となるように、前記制御回路が前記第４のゲート電極に前記第６の電位より低い電位である第８の電位を供給するように動作し、その後、前記制御回路の動作によって前記第１のゲート電極と前記第３のゲート電極とが電気的に接続されることにより、行われることを特徴とする不揮発性半導体記憶装置。
4. 請求項２記載の不揮発性半導体記憶装置において、
   さらに、前記半導体基板上に形成された第２の電荷蓄積膜と、
   前記第２の電荷蓄積膜上に形成された第３のゲート電極と、
   前記第３のゲート電極に隣接して形成された第４のゲート電極と、を有し、
   前記制御回路が前記第１のゲート電極に前記第１の電位を供給する動作は、前記制御回路が前記第３のゲート電極に第５の電位を、前記第４のゲート電極に第６の電位を供給するように動作し、その後、前記制御回路は前記第３のゲート電極がフローティング状態となるように動作し、その後、前記第３のゲート電極の電位が前記第５の電位よりも低い負の第７の電位となるように、前記制御回路が前記第４のゲート電極に前記第６の電位より低い電位である第８の電位を供給するように動作し、その後、前記制御回路の動作によって、前記第１のゲート電極と前記第３のゲート電極とが電気的に接続されることにより、行われることを特徴とする不揮発性半導体記憶装置。
5. 請求項１記載の不揮発性半導体記憶装置において、
   前記第１のゲート電極および前記第２のゲート電極はメモリセルアレイ領域内に存在し、前記メモリセルアレイ領域の外に、負電圧発生回路が存在しないことを特徴とする不揮発性半導体記憶装置。
6. 請求項３記載の不揮発性半導体記憶装置において、
   前記第１のゲート電極から前記第４のゲート電極はメモリセルアレイ領域内に存在し、前記メモリセルアレイ領域の外に、負電圧発生回路が存在しないことを特徴とする不揮発性半導体記憶装置。
7. 請求項２記載の不揮発性半導体記憶装置において、
   さらに、前記半導体基板上に形成された第３の電荷蓄積膜と、
   前記第３の電荷蓄積膜上に形成された第５のゲート電極と、
   前記第５のゲート電極に隣接して形成された第６のゲート電極と、を有し、
   前記第１のゲート電極が前記第３の電位となった後、前記制御回路の動作によって、前記第１のゲート電極と前記第５のゲート電極とが電気的に接続されることにより、前記第５のゲート電極は、第９の電位となり、
   その後、前記制御回路は、前記第５のゲート電極がフローティング状態となるように動作し、その後、前記第５のゲート電極の電位が前記第９の電位よりも低い負の第１０の電位となるように、前記制御回路は前記第６のゲート電極の電位を下げる動作を行なうことを特徴とする不揮発性半導体記憶装置。
8. 請求項１記載の不揮発性半導体記憶装置において、
   さらに、前記半導体基板上に形成された第４の電荷蓄積膜と、
   前記第４の電荷蓄積膜上に形成された第７のゲート電極と、
   前記半導体基板内に、前記第１のゲート電極を含む第１のトランジスタのソース・ドレインとなる一対の半導体領域とを有し、
   前記第２のゲート電極は、前記第１のゲート電極の側面に絶縁膜を介して配置され、
   前記第７のゲート電極は、前記第２のゲート電極の側面に絶縁膜を介して配置され、
   前記第２および前記第７のゲート電極は前記一対の半導体領域間の前記半導体基板上に配置されており、
   前記第２のゲート電極の前記第２の電位は、前記第７のゲート電極の電位が昇圧されたことにより、昇圧された電位であることを特徴とする不揮発性半導体記憶装置。
9. 請求項１記載の不揮発性半導体記憶装置において、
   前記第１のゲート電極と、前記第２のゲート電極とは、それぞれ異なるメモリセルに含まれ、かつ、異なるワード線を構成するゲート電極であって、それらのワード線は隣接ワード線であることを特徴とする不揮発性半導体記憶装置。
10. 請求項１記載の不揮発性半導体記憶装置において、
    前記第１の電荷蓄積膜は、窒化シリコン膜であることを特徴とする不揮発性半導体記憶装置。
11. 半導体基板と、
    前記半導体基板上に形成された第１の電荷蓄積膜と、
    前記第１の電荷蓄積膜上に形成された第１のゲート電極と、
    前記第１のゲート電極に隣接して形成された第２のゲート電極と、
    前記半導体基板上に形成された第２の電荷蓄積膜と、
    前記第２の電荷蓄積膜上に形成された第３のゲート電極と、
    前記第３のゲート電極に隣接して形成された第４のゲート電極と、
    前記第１のゲート電極、前記第２のゲート電極、前記第３のゲート電極および前記第４のゲート電極の電位を制御するための制御回路と、を有し、
    前記第２の電荷蓄積膜に蓄積された電荷量に対応するデータの書き換え動作の際に、
    前記制御回路は、前記第１のゲート電極に第１の電位を、前記第２のゲート電極に第２の電位を、前記第３のゲート電極に第３の電位を、前記第４のゲート電極に第４の電位を供給するように動作し、
    前記制御回路は、前記第１のゲート電極と前記第３のゲート電極とがフローティング状態となるように動作し、
    前記第１のゲート電極の電位が第５の電位に変化するように、前記制御回路は、前記第２のゲート電極に第６の電位を供給するように動作し、
    その後、前記第３の電位と前記第６の電位との間の中間電位である第７の電位となるように、前記制御回路は、前記第１のゲート電極と前記第３のゲート電極とを電気的に接続するように動作し、
    その後、前記制御回路は、前記第３のゲート電極と前記第１のゲート電極とが電気的に遮断されることにより、前記第１のゲート電極と前記第３のゲート電極とがフローティング状態となるように動作し、
    その後、前記第３のゲート電極の電位が第８の電位に変化するように、前記制御回路は、前記第４のゲート電極に第９の電位を供給するように動作し、
    前記第６の電位が、前記第２の電位よりも大きい場合には、前記第９の電位は、前記第４の電位よりも大きく、
    前記第６の電位が、前記第２の電位よりも小さい場合には、前記第９の電位は、前記第４の電位よりも小さいことを特徴とする不揮発性半導体記憶装置。
12. 請求項１１記載の不揮発性半導体記憶装置において、
    さらに、前記半導体基板上に形成された第３の電荷蓄積膜と、
    前記第３の電荷蓄積膜上に形成された第５のゲート電極と、
    前記第５のゲートに隣接して形成された第６のゲート電極と、を有し、
    前記第５のゲート電極が第１０の電位となるように、前記制御回路は、前記第３のゲート電極と前記第５のゲート電極とを電気的に接続するように動作し、
    その後、前記制御回路は、前記第３のゲート電極と前記第５のゲート電極とが電気的に遮断されることにより、前記第３のゲート電極と前記第５のゲート電極とがフローティング状態となるように動作し、
    前記第５のゲート電極の電位が第１１の電位となるように、前記制御回路は前記第６のゲート電極に第１２の電位を供給するように動作することを特徴とする不揮発性半導体記憶装置。
13. 請求項１２記載の不揮発性半導体記憶装置において、
    同一のメモリマット内に、前記第１のゲート電極から前記第６のゲート電極が配置され、
    前記メモリマット内には、前記第１の電荷蓄積膜から前記第３の電荷蓄積膜以外の複数の第４の電荷蓄積膜と、夫々の前記第４の電荷蓄積膜上に形成された夫々の第７のゲート電極と、前記第７のゲート電極に隣接して形成された第８のゲート電極とを有し、
    前記メモリマット内にある前記第１の電荷蓄積膜から前記第４の電荷蓄積膜に蓄積された電荷量に対応するデータが同じデータとなるように、前記制御回路は、前記複数の第７のゲート電極が他の第７のゲート電極と電気的に接続する動作と、電気的に遮断する動作と、前記第７のゲート電極の電位が変化するように前記第７のゲート電極に隣接する前記第８のゲート電極の電位を変化する動作とを、前記メモリマット内の複数の前記第７のゲート電極および第８のゲート電極に対して繰り返す動作を行なうことを特徴とする不揮発性半導体記憶装置。
14. 請求項１２記載の不揮発性半導体記憶装置において、
    前記第１のゲート電極と前記第２のゲート電極とは一つのメモリセル内に含まれ、
    前記第３のゲート電極と前記第４のゲート電極とは一つのメモリセル内に含まれ、
    前記第５のゲート電極と前記第６のゲート電極とは一つのメモリセル内に含まれることを特徴とする不揮発性半導体記憶装置。
15. 請求項１４記載の不揮発性半導体記憶装置において、
    前記第１のゲート電極と前記第２のゲート電極によりスプリットゲート型のメモリセルが構成され、
    前記第３のゲート電極と前記第４のゲート電極によりスプリットゲート型のメモリセルが構成され、
    前記第５のゲート電極と前記第６のゲート電極によりスプリットゲート型のメモリセルが構成され、
    前記第１の電荷蓄積膜から前記第３の電荷蓄積膜は窒化シリコン膜であることを特徴とする不揮発性半導体記憶装置。
16. 請求項１５記載の不揮発性半導体記憶装置において、
    前記書き換え動作は消去動作であって、前記第１のゲート電極から前記第６のゲート電極はメモリセルアレイ領域内に存在し、前記メモリセルアレイ領域の外に、負電圧発生回路が存在しないことを特徴とする不揮発性半導体記憶装置。
17. 半導体基板と、
    前記半導体基板上に形成された第１の電荷蓄積膜と、
    前記第１の電荷蓄積膜上に形成された第１のゲート電極と、
    前記第１のゲート電極に隣接して形成された第２のゲート電極と、
    前記半導体基板上に形成された第２の電荷蓄積膜と、
    前記第２の電荷蓄積膜上に形成された第３のゲート電極と、
    前記第３のゲート電極に隣接して形成された第４のゲート電極と、
    前記第１のゲート電極をフローティング状態にするための第１のスイッチと、
    前記第２のゲート電極をフローティング状態にするための第２のスイッチと、を有することを特徴とする不揮発性半導体記憶装置。
18. 請求項１７記載の不揮発性半導体記憶装置において、
    さらに、前記第１のゲート電極と前記第３のゲート電極とを電気的に接続するための第３のスイッチとを有することを特徴とする不揮発性半導体記憶装置。
19. 半導体基板上にある第１のメモリブロックと第２のメモリブロックとを有するメモリマットを含み、
    前記第１のメモリブロックには、
    （ａ）前記半導体基板上に形成された第１の電荷蓄積膜と、
    （ｂ）前記第１の電荷蓄積膜上に形成された第１のメモリゲート電極と、
    （ｃ）前記第１のメモリゲート電極に絶縁膜を介して隣接するように形成された第１のコントロールゲート電極と、
    （ｄ）前記半導体基板内に形成された第１のソース領域および第１のドレイン領域とを有する第１の不揮発性メモリセルが形成され、
    前記第２のメモリブロックには、
    （ｅ）前記半導体基板上に形成された第２の電荷蓄積膜と、
    （ｆ）前記第２の電荷蓄積膜上に形成された第２のメモリゲート電極と、
    （ｇ）前記第２のメモリゲート電極に絶縁膜を介して隣接するように形成された第２のコントロールゲート電極と、
    （ｈ）前記半導体基板内に形成された第２のソース領域および第２のドレイン領域とを有する第２の不揮発性メモリセルが形成され、
    前記半導体基板には、前記第１のメモリゲート電極、前記第１のコントロールゲート電極、前記第２のメモリゲート電極および前記第２のコントロールゲート電極の電位を制御する制御回路が形成されている不揮発性半導体記憶装置であって、
    前記第１の不揮発性メモリセルに記憶されているデータの書き換え動作の際、
    前記制御回路の行なう動作は、前記第１のメモリゲート電極と前記第２のメモリゲート電極に同電位の第１電位を印加し、前記第２のコントロールゲート電極に第２電位を印加した後、前記第２のメモリゲート電極をフローティング状態にし、その後、前記第２のコントロールゲート電極に印加されている電位を前記第２電位から第３電位に変化させることで発生する容量結合により、前記第２のメモリゲート電極に印加される電位を前記第１電位から第４電位にし、その後、前記第１のメモリゲート電極と前記第２のメモリゲート電極とを電気的に接続することにより、前記第１のメモリゲート電極と前記第２のメモリゲート電極とに印加される電位を同電位の第５電位にする動作を含むことを特徴とする不揮発性半導体記憶装置。
20. 半導体基板上に複数のメモリブロックを含む第１のメモリマットと複数のメモリブロックを含む第２のメモリマットとを含み、
    前記第１のメモリマットには、
    （ａ）前記半導体基板上に形成された第１の電荷蓄積膜と、
    （ｂ）前記第１の電荷蓄積膜上に形成された第１のメモリゲート電極と、
    （ｃ）前記第１のメモリゲート電極に絶縁膜を介して隣接するように形成された第１のコントロールゲート電極と、
    （ｄ）前記半導体基板内に形成された第１のソース領域および第１のドレイン領域とを有する第１の不揮発性メモリセルが形成され、
    前記第２のメモリマットには、
    （ｅ）前記半導体基板上に形成された第２の電荷蓄積膜と、
    （ｆ）前記第２の電荷蓄積膜上に形成された第２のメモリゲート電極と、
    （ｇ）前記第２のメモリゲート電極に絶縁膜を介して隣接するように形成された第２のコントロールゲート電極と、
    （ｈ）前記半導体基板内に形成された第２のソース領域および第２のドレイン領域とを有する第２の不揮発性メモリセルが形成され、
    前記半導体基板には、前記第１のメモリゲート電極、前記第１のコントロールゲート電極、前記第２のメモリゲート電極および前記第２のコントロールゲート電極の電位を制御する制御回路が形成されている不揮発性半導体記憶装置であって、
    前記第１の不揮発性メモリセルに記憶されているデータの書き換え動作の際、
    前記制御回路の行なう動作は、前記第１のメモリゲート電極と前記第２のメモリゲート電極に同電位の第１電位を印加し、前記第２のコントロールゲート電極に第２電位を印加した後、前記第２のメモリゲート電極をフローティング状態にし、その後、前記第２のコントロールゲート電極に印加されている電位を前記第２電位から第３電位に変化させることで発生する容量結合により、前記第２のメモリゲート電極に印加される電位を前記第１電位から第４電位にし、その後、前記第１のメモリゲート電極と前記第２のメモリゲート電極とを電気的に接続することにより、前記第１のメモリゲート電極と前記第２のメモリゲート電極とに印加される電位を同電位の第５電位にする動作を含むことを特徴とする不揮発性半導体記憶装置。

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