JP2004127427A - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents
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Abstract
【課題】ブロック消去時における非選択メモリセルブロックでの余分な充放電を低減し消費電力を少なくするための、主ビット線と副ビット線の間に設ける選択トランジスタの占める領域を縮小する。
【解決手段】メモリセルアレイが複数のウエル領域３ａ、３ｂ上に亘って形成され、複数のウエル領域に共通に設けられた主ビット線１４と、複数のウエル領域の各々に設けられメモリセルと接続された副ビット線１３ａ、１３ｂと、主ビット線と副ビット線とを選択的に接続する選択トランジスタＢＴＲＢとを備える。メモリセルの消去に際して、消去するメモリセルが属するウエル領域に対して第１の電圧が印加され、選択トランジスタのゲート電極に対して第２の電圧が印加される。第２の電圧は、第１の電圧と同一極性で、選択トランジスタの閾値電圧以上、第１の電圧未満である。
【選択図】 図７
【解決手段】メモリセルアレイが複数のウエル領域３ａ、３ｂ上に亘って形成され、複数のウエル領域に共通に設けられた主ビット線１４と、複数のウエル領域の各々に設けられメモリセルと接続された副ビット線１３ａ、１３ｂと、主ビット線と副ビット線とを選択的に接続する選択トランジスタＢＴＲＢとを備える。メモリセルの消去に際して、消去するメモリセルが属するウエル領域に対して第１の電圧が印加され、選択トランジスタのゲート電極に対して第２の電圧が印加される。第２の電圧は、第１の電圧と同一極性で、選択トランジスタの閾値電圧以上、第１の電圧未満である。
【選択図】 図７
Description
【０００１】
【発明の属する技術分野】
本発明は、大容量の不揮発性半導体記憶装置及びその駆動方法、特に消去方法に関するものである。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置は、大容量フラッシュメモリに使われている（特許文献１、特許文献２、非特許文献１参照）。
【０００３】
以下、図１から図６を参照しながら、従来例の不揮発性半導体記憶装置について説明する。なお、ここで説明する従来例におけるメモリセルは、特許文献１や特許文献２に記載されているものとは異なり、非特許文献１に示されている構造である。具体的には、１個のメモリセルは２個の半導体装置からなり、その一方は電荷蓄積層を有するＦＬＯＴＯＸ構造であり、もう一方は通常のＮ型ＭＯＳＦＥＴであり、これら２個の半導体装置が直列形態をしている。以下、このメモリセルを２Ｔセルと呼ぶことにする。後述するが、この２Ｔセルはプログラム動作及び消去動作に特徴があり、本発明はそのうちの消去動作に関する発明であるために、従来例の説明としても、２Ｔセルを使った場合に言及する。また、本発明はメモリセルアレイ構成に関する発明であるため、メモリセルアレイ構成については、従来例の説明も、特許文献１や特許文献２の構成を採用した形態となっている。
【０００４】
図１（ａ）は、従来例のメモリセルブロックの構造を示す断面図である。このメモリセルブロックは、Ｐウエル３、トンネル酸化膜５、第１多結晶シリコン６、容量絶縁膜７、第２多結晶シリコン８、ソース拡散層９、ドレイン拡散層１０、サイドウオール１５、ｎ型拡散層２２、ビット線２３、ソース線２４から構成されている。Ａは電荷蓄積部、Ｂは選択部を示す。図１（ｂ）は、図１（ａ）のメモリセルブロックにおける消去動作を示す。
【０００５】
図２は、図１のメモリセルブロックを含む回路の概略図である。この回路は、センスアンプ／カラムデコーダー１６、コントロールゲートドライバー１７、ロウデコーダ１８、ソースドライバー１９、ウエル電源回路２０、コントロールゲート（ＣＧ０， ＣＧ１）、ワード線（ＷＬ０， ＷＬ１）、ビット線（ＳＢＬ０， ＳＢＬ１）、ソース線（ＳＳＬ０， ＳＳＬ１）から構成されている。
【０００６】
図３は、従来例の他の構造のメモリセルブロックを示す断面図である。図１と同様の要素については、同一の参照符号を付して説明を簡略化する。異なる点は、素子分離部４によりＰウエルが、Ｐウエル３ａとＰウエル３ｂに分割された構造を有することである。図４は、図３のメモリセルブロックを含む回路の概略図である。図２と同様の要素については、同一の参照符号を付して説明を省略する。Ｐウエルが分割された状態が示されている。
【０００７】
図５は、従来例の更に他の構造のメモリセルブロックを示す断面図である。Ｐ型シリコン１、深いＮウエル２、Ｐウエル（３ａ，３ｂ）、素子分離部４、トンネル酸化膜５、第１多結晶シリコン６、容量絶縁膜７、第２多結晶シリコン８、ソース拡散層（９ａ，９ｂ）、ドレイン拡散層（１０ａ，１０ｂ）、選択トランジスタのゲート酸化膜１１、選択トランジスタのゲート１２、副ビット線（１３ａ，１３ｂ）、主ビット線１４、サイドウオール１５から構成されている。ＢＴＲは選択トランジスタ（高電圧系）を示す。
【０００８】
図６は、図５のメモリセルブロックを含む回路の概略図である。センスアンプ／カラムデコーダー１６、コントロールゲートドライバー１７、ロウデコーダ１８、ソースドライバー１９、ウエル電源回路２０、ブロックトランジスタセレクター２１、コントロールゲート（ＣＧ０〜ＣＧ３）、ワード線（ＷＬ０〜ＷＬ３）、主ビット線（ＭＢＬ０〜ＭＢＬ１）、副ビット線（ＳＢＬ０〜ＳＢＬ３）、ソース線（ＳＳＬ０〜ＳＳＬ３）、選択トランジスタ（ＢＴＲ０〜ＢＴＲ３）、選択トランジスタゲート線（ＢＧ０〜ＢＧ３）から構成されている。
【０００９】
まず、非特許文献１に示されている従来例の動作について、図１と図２を参照しながら説明する。
【００１０】
図１（ａ）に示す従来例のメモリセルは２個の半導体装置からなり、その一方は電荷蓄積部Ａであり、第１多結晶シリコン６をフローティングゲートにし、第２多結晶シリコン８をコントロールゲートにしたＦＬＯＴＯＸ構造である。もう一方は選択部Ｂであり、第１多結晶シリコン６をワード線に電気的に接続したＮ型ＭＯＳＦＥＴである。このメモリセルは、これら２個の半導体装置が直列形態をした２Ｔセルである。
【００１１】
図１（ｂ）に示すように、ブロック０を選択してメモリセルを消去し、ブロック１を消去しないようにする場合、Ｐウエル３に＋８Ｖを印加し、かつブロック０のコントロールゲートに−７Ｖを印加しながら、ブロック０のワード線とブロック１のコントロールゲートとブロック１のワード線に＋３Ｖを印加する。このとき、ブロック０の電荷蓄積部のフローティングゲートから電子が引き抜かれるが、ブロック１の電荷蓄積部のフローティングゲートには電子の増減はない。図１（ｂ）に示すブロック消去動作の際の回路の状態を図２に示す。図２示すように、コントロールゲートＣＧ０に接続されているメモリセルは全て消去されるが、コントロールゲートＣＧ１に接続されているメモリセルは消去されない。
【００１２】
しかしながら、Ｐウエル３が共通であるために、消去しないブロックが多いような場合にも、Ｐウエル３を＋８Ｖに、非選択のメモリセルのコントロールゲートとワード線にも＋３Ｖを印加しなければならず、その充電放電に伴う消費電力が大きくなり、あるいは消去が遅くなるという課題が生じる。
【００１３】
そこで、図３および図４に示すように、Ｐウエルを分割することが考えられる。Ｐウエルを分割することは特許文献１にも記載されている。しかし、図３に示すように、従来例のメモリセルの動作においては、選択したブロック０のＰウエルには＋８Ｖが印加されているために、メモリセルのソース拡散層９やドレイン拡散層１０がＰウエルと順バイアス状態になり、ビット線２３やソース線２４を経由して、非選択ブロック１のメモリセルのソース拡散層９やドレイン拡散層１０に＋８Ｖ近傍の電圧が印加される。非選択ブロック１では選択部のＭＯＳＦＥＴのゲート酸化膜に高電界が印加され、電荷蓄積部のソース拡散層９から電子が僅かながらも引き抜かれ、ディスターブになるという課題が生じてしまう。そこで、特許文献１にも記載されているように、ビット線も分割することが考えられる。その場合の構造を図５および図６に示す。
【００１４】
図５および図６に示すような従来例の不揮発性半導体記憶装置のメモリセルブロック消去手段によれば、図３に示した場合と同様に消去時にはメモリセルのソース拡散層やドレイン拡散層がＰウエルと順バイアスになり、図５に示す主ビット線１４は＋８Ｖ近傍になる。図６に示すように、回路図で見ると主ビット線ＭＢＬ０とＭＢＬ１は＋８Ｖ近傍になるが、選択トランジスタＢＴＲ２およびＢＴＲ３でその電圧を阻止し、副ビット線ＳＢＬ２とＳＢＬ３にはブロック０のＰウエル電圧＋８Ｖは伝わらない。ソース線ＳＳＬ０からＳＳＬ３はソースドライバー１９で分割されており、ソース線を介してブロック０のＰウエル電圧＋８Ｖは伝わらない。
【００１５】
以上のように消去動作に際してＰウエルに正電圧を印加するようなフラッシュメモリにおいて、大容量であるが消去ブロックを小さくして使うことにより、ブロック消去動作における非選択のウエルやメモリセルのコントロールゲートとワード線に余分に電圧を印加する必要がなく、その充電放電に伴う消費電力を抑制でき、あるいは消去の遅延を防止できる。
【００１６】
【特許文献１】
特開２００１−２１０８０８号公報
【００１７】
【特許文献２】
特開２００１−６３８０号公報
【００１８】
【非特許文献１】
ＶＬＳＩ Ｓｙｍｐ． Ｔｅｃｈ． １９９９， ｐ．２１−２２
【００１９】
【発明が解決しようとする課題】
図５に示した従来例においては、主ビット線１４に伝わってくるＰウエル３ａの高電圧を阻止するために選択トランジスタＢＴＲを設けているが、Ｐウエル３ａは高電圧であるために、選択トランジスタＢＴＲのゲート酸化膜１１は十分厚くしなければならず、ドレイン拡散層１０ｂも、十分な耐圧が必要なために、微細化が困難であるという課題を有している。
【００２０】
また、特許文献１や特許文献２にもあるように、あるいは図５、図６に示したように、選択トランジスタＢＴＲはメモリセルと隣接するように配置することが一般的なので、その場合にはトンネル酸化膜５と異なるゲート酸化膜１１を形成するために、メモリセルと選択トランジスタＢＴＲの間に余分な間隔を空ける必要があるという課題も有している。
【００２１】
また、選択トランジスタゲート１２を第１多結晶シリコン６で形成した場合には、トンネル酸化膜５と異なるゲート酸化膜１１を形成する工程の追加が必要であり、工程増加や歩留り低減という課題を有している。
【００２２】
また、不揮発性半導体記憶装置は、書き込み消去を行なうための電源制御回路用の高電圧に耐え得るトランジスタを有しており、工程を増やすことなく選択トランジスタとして電源制御回路用と同じ構造のトランジスタを使うことができるが、その場合には、図５に示した構造の選択トランジスタゲート１２は、第２多結晶シリコン８で形成される。従って、選択トランジスタＢＴＲの領域では第１多結晶シリコン６を予め除去するために、メモリセルと選択トランジスタＢＴＲの間に余分な間隔を空けなければならないという課題も有している。
【００２３】
本発明はかかる点に鑑みてなされたものであり、大容量の不揮発性半導体記憶装置のブロック消去時における、非選択メモリセルブロックでの余分な充放電を低減し消費電力を少なくするための、主ビット線と副ビット線の間に設ける選択トランジスタの占める領域を縮小し、不揮発性半導体記憶装置を小型化することを目的とする。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明の不揮発性半導体記憶装置は、半導体基板表面上に、電気的に消去可能な複数のメモリセルが行列状に配置されたメモリセルアレイが、互いに電気的に分離された複数のウエル領域上に亘るように形成され構成を有する。そして、前記メモリセルアレイの列方向に前記複数のウエル領域に共通に設けられた複数の主ビット線と、前記メモリセルアレイの列方向に前記複数のウエル領域の各々に設けられ、前記メモリセルと接続された複数の副ビット線と、前記主ビット線と当該主ビット線に対応する前記副ビット線とを選択的に接続する選択トランジスタと、前記複数のウエルに個別に各所定電圧を印加する第１の回路と、複数の前記選択トランジスタに個別に各所定電圧を印加する第２の回路とを備える。前記メモリセルの消去に際して、消去する前記メモリセルが属する前記ウエル領域に対して前記第１の回路から第１の電圧が印加され、前記選択トランジスタのゲート電極に対して前記第２の回路から第２の電圧が印加される。前記第２の電圧は、前記第１の電圧と同一極性で、前記選択トランジスタの閾値電圧以上、前記第１の電圧未満である。
【００２５】
上記構成において、前記各ウエル領域に配置された複数のメモリセルは複数のブロックに分割され、前記複数のメモリセルは前記ブロック単位で一括消去されることが好ましい。
【００２６】
また上記構成において、前記選択トランジスタは１個以上のトランジスタからなり、消去時に全ての前記トランジスタのゲート電極に前記第２の電圧が印加されることが好ましい。
【００２７】
また上記構成において、前記選択トランジスタは直列接続された複数のトランジスタからなり、前記メモリセルの消去に際して、前記複数のトランジスタのうちの第１のトランジスタのゲート電極に前記第２の電圧が印加され、消去しないメモリセルに対応する前記選択トランジスタでは、前記複数のトランジスタのうちの前記第１のトランジスタとは異なる第２のトランジスタのゲート電極に、前記第２のトランジスタを遮断する第３の電圧が印加されることが好ましい。
【００２８】
また上記構成において、前記メモリセルは、前記半導体基板上に下方より順次形成されたトンネル絶縁膜、フローティングゲート、層間絶縁膜およびコントロールゲートを含む積層電極と、前記積層電極の両側の前記半導体基板表面に形成されたソース領域およびドレイン領域とを備え、前記トンネル絶縁膜を介して前記フローティングゲートと前記半導体基板との間で電荷が移動する機能を有し、前記フローティングゲートに蓄積された電荷量に応じてチャネル領域に流れる電流が変化する構成とすることができる。
【００２９】
この構成において、前記メモリセルは２つのトランジスタが直列接続された構成を有し、前記２つのトランジスタのうち少なくとも一方が前記フローティングゲートを有していることが好ましい。
【００３０】
また上記構成において、前記選択トランジスタのゲート酸化膜は前記メモリセルのトンネル絶縁膜と同一膜で形成され、前記選択トランジスタのゲート電極は前記フローティングゲートと同一膜で形成されていることが好ましい。
【００３１】
本発明の不揮発性半導体記憶装置の駆動方法は、半導体基板表面上に、電気的に消去可能な複数のメモリセルが行列状に配置されたメモリセルアレイが、互いに電気的に分離された複数のウエル領域上に亘るように形成され、前記メモリセルアレイの行方向に設けられ前記メモリセルと接続された複数のワード線と、前記メモリセルアレイの列方向に前記複数のウエル領域に共通に設けられた複数の主ビット線と、前記メモリセルアレイの列方向に前記複数のウエル領域の各々に設けられ前記メモリセルと接続された複数の副ビット線と、前記主ビット線とそれに対応する前記副ビット線とを選択的に接続する選択トランジスタとを備えた不揮発性半導体記憶装置を駆動する方法である。前記各ウエル領域に配置された複数のメモリセルをさらに複数のブロックに分割して、前記複数のメモリセルを前記ブロック単位で一括消去するように構成し、消去を所望する前記メモリセルが属する第１ウエル領域に選択的に第１の電圧を印加し、前記消去を所望するメモリセルが属する第１ブロックの前記ワード線に選択的に第２の電圧を印加し、前記第１ウエル領域内で、消去を所望しないメモリセルが属する第２ブロックの前記ワード線に選択的に第３の電圧を印加し、前記選択トランジスタのゲート電極に第４の電圧を印加する。前記第４の電圧は、前記第１の電圧と同一極性で、前記選択トランジスタの閾値電圧以上、前記第１の電圧未満であり、前記第２の電圧は前記第１の電圧と異なる極性であり、前記第３の電圧は前記第１の電圧と同一極性である。
【００３２】
上記の駆動方法において、前記選択トランジスタを２つのトランジスタが直列接続された構成とし、消去を所望するメモリセルが存在する前記第１ウエル領域においては、前記選択トランジスタの両方のトランジスタのゲート電極に前記第４の電圧を印加し、消去を所望するメモリセルが存在しない第２ウエル領域においては、前記選択トランジスタのうちの前記主ビット線と接続されるトランジスタのゲート電極に前記第４の電圧を印加し、前記複ビット線と接続されるトランジスタのゲート電極に、当該選択トランジスタを遮断状態にする第５の電圧を選択的に印加することが好ましい。
【００３３】
以上のような、本発明の不揮発性半導体記憶装置およびその駆動方法によれば、選択メモリセルブロックのＰウエルに正電圧を印加してブロック消去を行なう際に、主ビット線と副ビット線の間の選択トランジスタのゲート電極に正電圧を印加することで、選択トランジスタのゲート酸化膜に印加される電界を低減できる。従って、選択トランジスタのゲート酸化膜には比較的薄い膜を適用でき、選択トランジスタのゲート長も小さいものを使用することが可能である。また、それにより、上記好ましい形態の構成のようにトンネル絶縁膜を適用することが可能となり、その場合は、選択トランジスタをメモリセルと同時に形成できる。
【００３４】
また、選択トランジスタを２個以上の直列形態にした構成によれば、その一方のゲート電極に上記と同様に正電圧を印加することで、選択トランジスタのゲート酸化膜に印加される電界を低減でき、もう一方のゲート電極に０Ｖを印加することで主ビット線から副ビット線を遮断でき、副ビット線の充放電を低減し、消費電力を少なくすることができる。選択トランジスタを２個以上のＭＯＳＦＥＴの直列形態にすることで選択トランジスタは若干大きくなるが、上述のようにトンネル絶縁膜を適用することで、同様にメモリセルと同じ構造にでき、高電圧用のトランジスタを適用する場合よりも小さくすることが可能である。
【００３５】
【発明の実施の形態】
（第１の実施形態）
図７は、本発明の第１の実施形態に係る不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図である。図８は図７のメモリセルブロックを含む不揮発性半導体記憶装置の概略回路図である。
【００３６】
図７において、上述の従来例と同様の要素については、同一の参照符号を付して説明を簡略化する。図５のメモリセルブロックとは、選択トランジスタＢＴＲＢの構造が相違する。選択トランジスタＢＴＲＢは、ゲート酸化膜２５、ゲート電極２６、ドレイン２７、ソース２８で構成されている。図８には、選択トランジスタ（ＢＴＲＢ０〜ＢＴＲＢ３）が、図６の概略回路図における選択トランジスタ（ＢＴＲ０〜ＢＴＲ３）に置き換えて設置されている状態が示される。
【００３７】
この不揮発性半導体記憶装置の構造について、図７を参照しながらより詳細に説明する。図７に示すように、選択トランジスタＢＴＲＢは通常のＮ型ＭＯＳＦＥＴであり、ゲート酸化膜２５は約１０ｎｍである。ゲート電極２６は第２多結晶シリコン８で形成されている。ドレイン２７は主ビット線１４に、ソース２８は副ビット線１３ｂに接続されている。選択トランジスタＢＴＲＢのゲート電極２６は、選択トランジスタゲート線ＢＧ０からＢＧ３の何れかを介してブロックトランジスタセレクター２１に接続されている。
【００３８】
この不揮発性半導体記憶装置のブロック消去動作について、図７と図８を参照しながら、ブロック０のメモリセルを消去し、ブロック１からブロック３を消去しないようにする動作を例として説明する。図８に示すように、Ｐウエル３ａに＋８Ｖを、コントロールゲートＣＧ０に−７Ｖを、コントロールゲートＣＧ１、ワード線ＷＬ０、ＷＬ１、および選択トランジスタゲート線ＢＧ０〜ＢＧ３に＋３Ｖをそれぞれ印加する。Ｐウエル３ｂとコントロールゲートＣＧ２、ＣＧ３、およびワード線ＷＬ２、ＷＬ３を０Ｖにする。このとき、ブロック０のメモリセルの電荷蓄積部Ａのフローティングゲートから電子が引き抜かれるが、ブロック１、２および３のメモリセルの電荷蓄積部Ａのフローティングゲートには電子の増減はない。さらに、図７に示すように、主ビット線１４は＋８Ｖ近傍であるが、選択トランジスタＢＴＲＢのゲート電極２６には＋３Ｖが印加されるため、ゲート酸化膜２５にかかる電位差は＋５Ｖであり、ゲート酸化膜２５は＋５Ｖに耐えられるものであればよいことになる。
【００３９】
一方、選択トランジスタＢＴＲＢにおいては、主ビット線１４からドレイン２７、ソース２８を経て副ビット線１３ｂに過渡電流が流れるが、選択トランジスタＢＴＲＢのゲート電極２６には＋３Ｖが印加されているため、主ビット線１４は＋８Ｖ近傍であっても、副ビット線１３ｂは、＋３Ｖから選択トランジスタＢＴＲＢのしきい値電圧を引いた電圧である約＋２Ｖ程度にしかならない。そのため、非選択ブロックのメモリセルには高電界は印加されずに済み、ディスターブにならない。
【００４０】
本実施形態の不揮発性半導体記憶装置においては、選択トランジスタＢＴＲＢのドレイン２７とＰウエル３ｂ間の耐圧は＋８Ｖ以上、ゲート酸化膜２５の耐圧５Ｖ以上が必要であるが、書き換え時間とその保証回数を掛けた累積時間だけそれらの電圧に耐えられればよい。ゲート酸化膜２５の膜厚は１０ｎｍ程度以下とすることが可能であり、ソースドレイン間のパンチスルー耐圧は５Ｖ程度あればよいので、ゲート長は０．３μｍ程度とすることが可能である。
【００４１】
以上のように、本実施形態においては、主ビット線１４を介して、消去ブロックのＰウエルの電圧が順バイアスされて非選択Ｐウエルの選択トランジスタＢＴＲＢのドレイン２７に印加されるが、選択トランジスタＢＴＲＢのゲート電極２６に正電圧を印加することで、選択トランジスタＢＴＲＢのゲート酸化膜２５に印加される電界を緩和しており、結果として比較的薄いゲート酸化膜２５を採用でき、ゲート長も比較的小さいＭＯＳＦＥＴを適用できる。
【００４２】
なお、上記の例では選択トランジスタＢＴＲＢのゲート電極２６に印加する電圧を＋３Ｖとしたが、それに制限されるものではなく、消去するメモリセルブロックのＰウエルに印加する電圧より低い正電圧であり、選択トランジスタＢＴＲＢのしきい値電圧より高ければ、適宜設定することが可能である。
【００４３】
なお、不揮発性半導体装置がＰｃｈ型でＮウエルの表面にメモリセルを形成するような場合には、電圧の正負を逆にすれば同様に本実施形態を適用できる。
【００４４】
（第２の実施形態）
図９は、本発明の第２の実施形態に係る不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図である。このメモリセルブロックにおいては、ｎ型拡散層２９、および選択トランジスタＢＴＲＣが、図７のメモリセルブロックのソース２８、素子分離部４、および選択トランジスタＢＴＲＢに置き換えて配置されている。
【００４５】
選択トランジスタＢＴＲＣのゲート酸化膜２５はトンネル酸化膜５と同じものであり、選択トランジスタＢＴＲＣのゲート電極２６は第１多結晶シリコン６である。図９に示すように、選択トランジスタＢＴＲＣのゲート電極２６である第１多結晶シリコン上には、容量絶縁膜７と第２多結晶シリコン８が形成されている。図示はしないが、ゲート電極２６は図８と同様に電気的に選択トランジスタゲート線ＢＧ０〜ＢＧ３に何れかに接続されてブロックトランジスタセレクター２１に接続されている。選択トランジスタ３９のドレイン２７は主ビット線１４に接続され、選択トランジスタＢＴＲＣのソースであるｎ型拡散層２９は、副ビット線１３ｂに接続されると同時に、メモリセルのドレイン拡散層でもある。ブロック消去動作は、の第１実施形態に係る不揮発性半導体記憶装置と同様である。
【００４６】
以上のように本実施形態においては、第１実施形態とは異なり、選択トランジスタＢＴＲＣがメモリセルと同じ構造であるために、メモリセルと同じ間隔で選択トランジスタＢＴＲＣを配置できる。従って、例えば図９に示したように、選択トランジスタＢＴＲＣのソースであるｎ型拡散層２９は、メモリセルのドレイン拡散層と共用できるため素子分離部４が不要であり、メモリセルアレイ構造の縮小化が容易である。
【００４７】
（第３の実施形態）
図１０は、本発明の第３の実施形態に係る不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図である。図１１は図１０のメモリセルブロックを含む不揮発性半導体記憶装置の概略回路図である。
【００４８】
図１０のメモリセルブロックにおいては、図９のメモリセルブロックの選択トランジスタＢＴＲＣに置き換えて、直列形態選択トランジスタＢＴＲＤが配置されている。また、直列形態選択トランジスタＢＴＲＤ間にまたがってｎ型拡散層３０が設置されている。直列形態選択トランジスタＢＴＲＤのＣＯＭＧは共通ゲート配線である。図１１には、選択トランジスタ（ＢＴＲＤ０〜ＢＴＲＤ３）が、図８の概略回路図における選択トランジスタ（ＢＴＲＢ０〜ＢＴＲＢ３）に置き換えて設置された状態が示されている。
【００４９】
本実施形態に係る不揮発性半導体記憶装置においては、図１０に示すように、直列形態選択トランジスタＢＴＲＤのゲート酸化膜は、トンネル酸化膜５と同じものであり、直列形態選択トランジスタＢＴＲＤのゲート電極は第１多結晶シリコン６である。直列形態選択トランジスタＢＴＲＤのゲート電極である第１多結晶シリコン６上には、容量絶縁膜７と第２多結晶シリコン８が形成されている。直列形態選択トランジスタＢＴＲＤを構成する２個のＭＯＳＦＥＴの間には、ｎ型拡散層３０が形成されている。
【００５０】
図１１に示すように、直列形態選択トランジスタＢＴＲＤを構成する２個のＭＯＳＦＥＴのうち、主ビット線１４にドレイン拡散層３６が接続されている側のＭＯＳＦＥＴのゲート電極は、共通ゲート配線ＣＯＭＧに接続されてブロックトランジスタセレクター２１に接続されており、副ビット線１３ｂにソース拡散層が接続されている側のＭＯＳＦＥＴのゲート電極は、選択トランジスタゲート線ＢＧ０〜ＢＧ３に何れかを介してブロックトランジスタセレクター２１に接続されている。
【００５１】
この不揮発性半導体記憶装置のブロック消去動作について、図１０と図１１を参照しながら、図１１に示すようにブロック０のメモリセルを消去し、ブロック１からブロック３を消去しないようにする動作を例として説明する。
【００５２】
Ｐウエル３ａに＋８Ｖを、コントロールゲートＣＧ０に−７Ｖを、コントロールゲートＣＧ１、ワード線ＷＬ０、ＷＬ１、および選択トランジスタゲート線ＢＧ０、ＢＧ１、および共通ゲート配線ＣＯＭＧに＋３Ｖをそれぞれ印加する。Ｐウエル３ｂ、コントロールゲートＣＧ２、ＣＧ３、ワード線ＷＬ２、ＷＬ３、および選択トランジスタゲート線ＢＧ２、ＢＧ３を０Ｖにする。このとき、ブロック０のメモリセルの電荷蓄積部Ａのフローティングゲートから電子が引き抜かれるが、ブロック１、２および３のメモリセルの電荷蓄積部Ａのフローティングゲートには電子の増減はない。
【００５３】
図１０に示すように、主ビット線１４は＋８Ｖ近傍であるが、直列形態選択トランジスタＢＴＲＤを構成する２個のＭＯＳＦＥＴのうち、主ビット線１４にドレイン拡散層が接続されている側のＭＯＳＦＥＴのゲート電極には共通ゲート配線ＣＯＭＧから＋３Ｖが印加されるため、ゲート酸化膜にかかる電位差は＋５Ｖであり、＋８Ｖより小さくできる。一方、直列形態選択トランジスタＢＴＲＤを構成する２個のＭＯＳＦＥＴのうち、副ビット線１３ｂにソース拡散層が接続されている側のＭＯＳＦＥＴのゲート電極を０Ｖにすることで、主ビット線１４と副ビット線１３ｂは遮断される。
【００５４】
以上のように、本実施形態においては、第１実施形態や第２実施形態とは異なり、選択トランジスタＢＴＲＤを２個のトランジスタの直列形態にしており、ブロック消去動作においても主ビット線１４と副ビット線１３ｂを電気的に遮断でき、ブロック２やブロック３などにおけるディスターブはない。また、副ビット線１３ｂへの過渡電流も流れないので、消費電流を抑制することができる。
【００５５】
なお、上述の例では直列選択トランジスタＢＴＲＤのゲート電極ＢＧ２やＢＧ３に印加する電圧を０Ｖとしたが、それに制限されるものではなく、選択トランジスタＢＴＲＤのしきい値電圧より低ければよい。また、上述の例では直列選択トランジスタＢＴＲＤを、第２実施形態と同様にメモリセルと同じ構造にしたが、これに限定されるものではない。
【００５６】
不揮発性半導体装置がＰｃｈ型でＮウエルの表面にメモリセルを形成するような場合には、電圧の正負を逆にすれば同様に本実施形態を適用することができる。
【００５７】
【発明の効果】
本発明によれば、大容量の不揮発性半導体記憶装置のブロック消去時において、非選択メモリセルブロックでの余分な充放電を低減し消費電力を少なくするための、主ビット線と副ビット線の間に設ける選択トランジスタを縮小することができ、不揮発性半導体記憶装置を小型化し、読出し動作をより高速にすることができる。
【図面の簡単な説明】
【図１】従来例の不揮発性半導体記憶装置を構成するメモリセルブロックの構造および消去動作を示す断面図
【図２】図１のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【図３】他の従来例の不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図４】図３のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【図５】更に他の従来例の不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図６】図５のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【図７】本発明の第１の実施形態における不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図８】図７のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【図９】本発明の第２の実施形態における不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図１０】本発明の第３の実施形態における不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図１１】図１０のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【符号の説明】
１ Ｐ型シリコン
２ 深いＮウエル
３、３ａ、３ｂ Ｐウエル
４ 素子分離部
５ トンネル酸化膜
６ 第１多結晶シリコン
７ 容量絶縁膜
８ 第２多結晶シリコン
９、９ａ、９ｂ ソース拡散層
１０、１０ａ、１０ｂ ドレイン拡散層
１１ 選択トランジスタゲート酸化膜
１３ａ、１３ｂ 副ビット線
１４ 主ビット線
１５ サイドウオール
１６ センスアンプ／カラムデコーダー
１７ コントロールゲートドライバー
１８ ロウデコーダ
１９ ソースドライバー
２０ ウエル電源回路
２１ ブロックトランジスタセレクター
２２ ｎ型拡散層
２３ ビット線
２４ ソース線
２５ ゲート酸化膜
２６ ゲート電極
２７ ドレイン
２８ ソース
２９ ｎ型拡散層
３０ ｎ型拡散層
ＢＧ０〜ＢＧ３ 選択トランジスタゲート線
ＢＴＲ、ＢＴＲ０〜ＢＴＲ３ 選択トランジスタ
ＢＴＲＢ、ＢＴＲＢ０〜ＢＴＲＢ３ 選択トランジスタ
ＢＴＲＣ 選択トランジスタ
ＢＴＲＤ、ＢＴＲＤ０〜ＢＴＲＤ３ 直列形態選択トランジスタ
ＣＧ０〜ＣＧ１ コントロールゲート
ＣＯＭＧ 共通ゲート配線
ＭＢＬ０、ＭＢＬ１ 主ビット線
ＳＢＬ０〜ＳＢＬ３ 副ビット線
ＳＳＬ０〜ＳＳＬ１ ソース線
ＷＬ０〜ＷＬ１ ワード線
【発明の属する技術分野】
本発明は、大容量の不揮発性半導体記憶装置及びその駆動方法、特に消去方法に関するものである。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置は、大容量フラッシュメモリに使われている（特許文献１、特許文献２、非特許文献１参照）。
【０００３】
以下、図１から図６を参照しながら、従来例の不揮発性半導体記憶装置について説明する。なお、ここで説明する従来例におけるメモリセルは、特許文献１や特許文献２に記載されているものとは異なり、非特許文献１に示されている構造である。具体的には、１個のメモリセルは２個の半導体装置からなり、その一方は電荷蓄積層を有するＦＬＯＴＯＸ構造であり、もう一方は通常のＮ型ＭＯＳＦＥＴであり、これら２個の半導体装置が直列形態をしている。以下、このメモリセルを２Ｔセルと呼ぶことにする。後述するが、この２Ｔセルはプログラム動作及び消去動作に特徴があり、本発明はそのうちの消去動作に関する発明であるために、従来例の説明としても、２Ｔセルを使った場合に言及する。また、本発明はメモリセルアレイ構成に関する発明であるため、メモリセルアレイ構成については、従来例の説明も、特許文献１や特許文献２の構成を採用した形態となっている。
【０００４】
図１（ａ）は、従来例のメモリセルブロックの構造を示す断面図である。このメモリセルブロックは、Ｐウエル３、トンネル酸化膜５、第１多結晶シリコン６、容量絶縁膜７、第２多結晶シリコン８、ソース拡散層９、ドレイン拡散層１０、サイドウオール１５、ｎ型拡散層２２、ビット線２３、ソース線２４から構成されている。Ａは電荷蓄積部、Ｂは選択部を示す。図１（ｂ）は、図１（ａ）のメモリセルブロックにおける消去動作を示す。
【０００５】
図２は、図１のメモリセルブロックを含む回路の概略図である。この回路は、センスアンプ／カラムデコーダー１６、コントロールゲートドライバー１７、ロウデコーダ１８、ソースドライバー１９、ウエル電源回路２０、コントロールゲート（ＣＧ０， ＣＧ１）、ワード線（ＷＬ０， ＷＬ１）、ビット線（ＳＢＬ０， ＳＢＬ１）、ソース線（ＳＳＬ０， ＳＳＬ１）から構成されている。
【０００６】
図３は、従来例の他の構造のメモリセルブロックを示す断面図である。図１と同様の要素については、同一の参照符号を付して説明を簡略化する。異なる点は、素子分離部４によりＰウエルが、Ｐウエル３ａとＰウエル３ｂに分割された構造を有することである。図４は、図３のメモリセルブロックを含む回路の概略図である。図２と同様の要素については、同一の参照符号を付して説明を省略する。Ｐウエルが分割された状態が示されている。
【０００７】
図５は、従来例の更に他の構造のメモリセルブロックを示す断面図である。Ｐ型シリコン１、深いＮウエル２、Ｐウエル（３ａ，３ｂ）、素子分離部４、トンネル酸化膜５、第１多結晶シリコン６、容量絶縁膜７、第２多結晶シリコン８、ソース拡散層（９ａ，９ｂ）、ドレイン拡散層（１０ａ，１０ｂ）、選択トランジスタのゲート酸化膜１１、選択トランジスタのゲート１２、副ビット線（１３ａ，１３ｂ）、主ビット線１４、サイドウオール１５から構成されている。ＢＴＲは選択トランジスタ（高電圧系）を示す。
【０００８】
図６は、図５のメモリセルブロックを含む回路の概略図である。センスアンプ／カラムデコーダー１６、コントロールゲートドライバー１７、ロウデコーダ１８、ソースドライバー１９、ウエル電源回路２０、ブロックトランジスタセレクター２１、コントロールゲート（ＣＧ０〜ＣＧ３）、ワード線（ＷＬ０〜ＷＬ３）、主ビット線（ＭＢＬ０〜ＭＢＬ１）、副ビット線（ＳＢＬ０〜ＳＢＬ３）、ソース線（ＳＳＬ０〜ＳＳＬ３）、選択トランジスタ（ＢＴＲ０〜ＢＴＲ３）、選択トランジスタゲート線（ＢＧ０〜ＢＧ３）から構成されている。
【０００９】
まず、非特許文献１に示されている従来例の動作について、図１と図２を参照しながら説明する。
【００１０】
図１（ａ）に示す従来例のメモリセルは２個の半導体装置からなり、その一方は電荷蓄積部Ａであり、第１多結晶シリコン６をフローティングゲートにし、第２多結晶シリコン８をコントロールゲートにしたＦＬＯＴＯＸ構造である。もう一方は選択部Ｂであり、第１多結晶シリコン６をワード線に電気的に接続したＮ型ＭＯＳＦＥＴである。このメモリセルは、これら２個の半導体装置が直列形態をした２Ｔセルである。
【００１１】
図１（ｂ）に示すように、ブロック０を選択してメモリセルを消去し、ブロック１を消去しないようにする場合、Ｐウエル３に＋８Ｖを印加し、かつブロック０のコントロールゲートに−７Ｖを印加しながら、ブロック０のワード線とブロック１のコントロールゲートとブロック１のワード線に＋３Ｖを印加する。このとき、ブロック０の電荷蓄積部のフローティングゲートから電子が引き抜かれるが、ブロック１の電荷蓄積部のフローティングゲートには電子の増減はない。図１（ｂ）に示すブロック消去動作の際の回路の状態を図２に示す。図２示すように、コントロールゲートＣＧ０に接続されているメモリセルは全て消去されるが、コントロールゲートＣＧ１に接続されているメモリセルは消去されない。
【００１２】
しかしながら、Ｐウエル３が共通であるために、消去しないブロックが多いような場合にも、Ｐウエル３を＋８Ｖに、非選択のメモリセルのコントロールゲートとワード線にも＋３Ｖを印加しなければならず、その充電放電に伴う消費電力が大きくなり、あるいは消去が遅くなるという課題が生じる。
【００１３】
そこで、図３および図４に示すように、Ｐウエルを分割することが考えられる。Ｐウエルを分割することは特許文献１にも記載されている。しかし、図３に示すように、従来例のメモリセルの動作においては、選択したブロック０のＰウエルには＋８Ｖが印加されているために、メモリセルのソース拡散層９やドレイン拡散層１０がＰウエルと順バイアス状態になり、ビット線２３やソース線２４を経由して、非選択ブロック１のメモリセルのソース拡散層９やドレイン拡散層１０に＋８Ｖ近傍の電圧が印加される。非選択ブロック１では選択部のＭＯＳＦＥＴのゲート酸化膜に高電界が印加され、電荷蓄積部のソース拡散層９から電子が僅かながらも引き抜かれ、ディスターブになるという課題が生じてしまう。そこで、特許文献１にも記載されているように、ビット線も分割することが考えられる。その場合の構造を図５および図６に示す。
【００１４】
図５および図６に示すような従来例の不揮発性半導体記憶装置のメモリセルブロック消去手段によれば、図３に示した場合と同様に消去時にはメモリセルのソース拡散層やドレイン拡散層がＰウエルと順バイアスになり、図５に示す主ビット線１４は＋８Ｖ近傍になる。図６に示すように、回路図で見ると主ビット線ＭＢＬ０とＭＢＬ１は＋８Ｖ近傍になるが、選択トランジスタＢＴＲ２およびＢＴＲ３でその電圧を阻止し、副ビット線ＳＢＬ２とＳＢＬ３にはブロック０のＰウエル電圧＋８Ｖは伝わらない。ソース線ＳＳＬ０からＳＳＬ３はソースドライバー１９で分割されており、ソース線を介してブロック０のＰウエル電圧＋８Ｖは伝わらない。
【００１５】
以上のように消去動作に際してＰウエルに正電圧を印加するようなフラッシュメモリにおいて、大容量であるが消去ブロックを小さくして使うことにより、ブロック消去動作における非選択のウエルやメモリセルのコントロールゲートとワード線に余分に電圧を印加する必要がなく、その充電放電に伴う消費電力を抑制でき、あるいは消去の遅延を防止できる。
【００１６】
【特許文献１】
特開２００１−２１０８０８号公報
【００１７】
【特許文献２】
特開２００１−６３８０号公報
【００１８】
【非特許文献１】
ＶＬＳＩ Ｓｙｍｐ． Ｔｅｃｈ． １９９９， ｐ．２１−２２
【００１９】
【発明が解決しようとする課題】
図５に示した従来例においては、主ビット線１４に伝わってくるＰウエル３ａの高電圧を阻止するために選択トランジスタＢＴＲを設けているが、Ｐウエル３ａは高電圧であるために、選択トランジスタＢＴＲのゲート酸化膜１１は十分厚くしなければならず、ドレイン拡散層１０ｂも、十分な耐圧が必要なために、微細化が困難であるという課題を有している。
【００２０】
また、特許文献１や特許文献２にもあるように、あるいは図５、図６に示したように、選択トランジスタＢＴＲはメモリセルと隣接するように配置することが一般的なので、その場合にはトンネル酸化膜５と異なるゲート酸化膜１１を形成するために、メモリセルと選択トランジスタＢＴＲの間に余分な間隔を空ける必要があるという課題も有している。
【００２１】
また、選択トランジスタゲート１２を第１多結晶シリコン６で形成した場合には、トンネル酸化膜５と異なるゲート酸化膜１１を形成する工程の追加が必要であり、工程増加や歩留り低減という課題を有している。
【００２２】
また、不揮発性半導体記憶装置は、書き込み消去を行なうための電源制御回路用の高電圧に耐え得るトランジスタを有しており、工程を増やすことなく選択トランジスタとして電源制御回路用と同じ構造のトランジスタを使うことができるが、その場合には、図５に示した構造の選択トランジスタゲート１２は、第２多結晶シリコン８で形成される。従って、選択トランジスタＢＴＲの領域では第１多結晶シリコン６を予め除去するために、メモリセルと選択トランジスタＢＴＲの間に余分な間隔を空けなければならないという課題も有している。
【００２３】
本発明はかかる点に鑑みてなされたものであり、大容量の不揮発性半導体記憶装置のブロック消去時における、非選択メモリセルブロックでの余分な充放電を低減し消費電力を少なくするための、主ビット線と副ビット線の間に設ける選択トランジスタの占める領域を縮小し、不揮発性半導体記憶装置を小型化することを目的とする。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明の不揮発性半導体記憶装置は、半導体基板表面上に、電気的に消去可能な複数のメモリセルが行列状に配置されたメモリセルアレイが、互いに電気的に分離された複数のウエル領域上に亘るように形成され構成を有する。そして、前記メモリセルアレイの列方向に前記複数のウエル領域に共通に設けられた複数の主ビット線と、前記メモリセルアレイの列方向に前記複数のウエル領域の各々に設けられ、前記メモリセルと接続された複数の副ビット線と、前記主ビット線と当該主ビット線に対応する前記副ビット線とを選択的に接続する選択トランジスタと、前記複数のウエルに個別に各所定電圧を印加する第１の回路と、複数の前記選択トランジスタに個別に各所定電圧を印加する第２の回路とを備える。前記メモリセルの消去に際して、消去する前記メモリセルが属する前記ウエル領域に対して前記第１の回路から第１の電圧が印加され、前記選択トランジスタのゲート電極に対して前記第２の回路から第２の電圧が印加される。前記第２の電圧は、前記第１の電圧と同一極性で、前記選択トランジスタの閾値電圧以上、前記第１の電圧未満である。
【００２５】
上記構成において、前記各ウエル領域に配置された複数のメモリセルは複数のブロックに分割され、前記複数のメモリセルは前記ブロック単位で一括消去されることが好ましい。
【００２６】
また上記構成において、前記選択トランジスタは１個以上のトランジスタからなり、消去時に全ての前記トランジスタのゲート電極に前記第２の電圧が印加されることが好ましい。
【００２７】
また上記構成において、前記選択トランジスタは直列接続された複数のトランジスタからなり、前記メモリセルの消去に際して、前記複数のトランジスタのうちの第１のトランジスタのゲート電極に前記第２の電圧が印加され、消去しないメモリセルに対応する前記選択トランジスタでは、前記複数のトランジスタのうちの前記第１のトランジスタとは異なる第２のトランジスタのゲート電極に、前記第２のトランジスタを遮断する第３の電圧が印加されることが好ましい。
【００２８】
また上記構成において、前記メモリセルは、前記半導体基板上に下方より順次形成されたトンネル絶縁膜、フローティングゲート、層間絶縁膜およびコントロールゲートを含む積層電極と、前記積層電極の両側の前記半導体基板表面に形成されたソース領域およびドレイン領域とを備え、前記トンネル絶縁膜を介して前記フローティングゲートと前記半導体基板との間で電荷が移動する機能を有し、前記フローティングゲートに蓄積された電荷量に応じてチャネル領域に流れる電流が変化する構成とすることができる。
【００２９】
この構成において、前記メモリセルは２つのトランジスタが直列接続された構成を有し、前記２つのトランジスタのうち少なくとも一方が前記フローティングゲートを有していることが好ましい。
【００３０】
また上記構成において、前記選択トランジスタのゲート酸化膜は前記メモリセルのトンネル絶縁膜と同一膜で形成され、前記選択トランジスタのゲート電極は前記フローティングゲートと同一膜で形成されていることが好ましい。
【００３１】
本発明の不揮発性半導体記憶装置の駆動方法は、半導体基板表面上に、電気的に消去可能な複数のメモリセルが行列状に配置されたメモリセルアレイが、互いに電気的に分離された複数のウエル領域上に亘るように形成され、前記メモリセルアレイの行方向に設けられ前記メモリセルと接続された複数のワード線と、前記メモリセルアレイの列方向に前記複数のウエル領域に共通に設けられた複数の主ビット線と、前記メモリセルアレイの列方向に前記複数のウエル領域の各々に設けられ前記メモリセルと接続された複数の副ビット線と、前記主ビット線とそれに対応する前記副ビット線とを選択的に接続する選択トランジスタとを備えた不揮発性半導体記憶装置を駆動する方法である。前記各ウエル領域に配置された複数のメモリセルをさらに複数のブロックに分割して、前記複数のメモリセルを前記ブロック単位で一括消去するように構成し、消去を所望する前記メモリセルが属する第１ウエル領域に選択的に第１の電圧を印加し、前記消去を所望するメモリセルが属する第１ブロックの前記ワード線に選択的に第２の電圧を印加し、前記第１ウエル領域内で、消去を所望しないメモリセルが属する第２ブロックの前記ワード線に選択的に第３の電圧を印加し、前記選択トランジスタのゲート電極に第４の電圧を印加する。前記第４の電圧は、前記第１の電圧と同一極性で、前記選択トランジスタの閾値電圧以上、前記第１の電圧未満であり、前記第２の電圧は前記第１の電圧と異なる極性であり、前記第３の電圧は前記第１の電圧と同一極性である。
【００３２】
上記の駆動方法において、前記選択トランジスタを２つのトランジスタが直列接続された構成とし、消去を所望するメモリセルが存在する前記第１ウエル領域においては、前記選択トランジスタの両方のトランジスタのゲート電極に前記第４の電圧を印加し、消去を所望するメモリセルが存在しない第２ウエル領域においては、前記選択トランジスタのうちの前記主ビット線と接続されるトランジスタのゲート電極に前記第４の電圧を印加し、前記複ビット線と接続されるトランジスタのゲート電極に、当該選択トランジスタを遮断状態にする第５の電圧を選択的に印加することが好ましい。
【００３３】
以上のような、本発明の不揮発性半導体記憶装置およびその駆動方法によれば、選択メモリセルブロックのＰウエルに正電圧を印加してブロック消去を行なう際に、主ビット線と副ビット線の間の選択トランジスタのゲート電極に正電圧を印加することで、選択トランジスタのゲート酸化膜に印加される電界を低減できる。従って、選択トランジスタのゲート酸化膜には比較的薄い膜を適用でき、選択トランジスタのゲート長も小さいものを使用することが可能である。また、それにより、上記好ましい形態の構成のようにトンネル絶縁膜を適用することが可能となり、その場合は、選択トランジスタをメモリセルと同時に形成できる。
【００３４】
また、選択トランジスタを２個以上の直列形態にした構成によれば、その一方のゲート電極に上記と同様に正電圧を印加することで、選択トランジスタのゲート酸化膜に印加される電界を低減でき、もう一方のゲート電極に０Ｖを印加することで主ビット線から副ビット線を遮断でき、副ビット線の充放電を低減し、消費電力を少なくすることができる。選択トランジスタを２個以上のＭＯＳＦＥＴの直列形態にすることで選択トランジスタは若干大きくなるが、上述のようにトンネル絶縁膜を適用することで、同様にメモリセルと同じ構造にでき、高電圧用のトランジスタを適用する場合よりも小さくすることが可能である。
【００３５】
【発明の実施の形態】
（第１の実施形態）
図７は、本発明の第１の実施形態に係る不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図である。図８は図７のメモリセルブロックを含む不揮発性半導体記憶装置の概略回路図である。
【００３６】
図７において、上述の従来例と同様の要素については、同一の参照符号を付して説明を簡略化する。図５のメモリセルブロックとは、選択トランジスタＢＴＲＢの構造が相違する。選択トランジスタＢＴＲＢは、ゲート酸化膜２５、ゲート電極２６、ドレイン２７、ソース２８で構成されている。図８には、選択トランジスタ（ＢＴＲＢ０〜ＢＴＲＢ３）が、図６の概略回路図における選択トランジスタ（ＢＴＲ０〜ＢＴＲ３）に置き換えて設置されている状態が示される。
【００３７】
この不揮発性半導体記憶装置の構造について、図７を参照しながらより詳細に説明する。図７に示すように、選択トランジスタＢＴＲＢは通常のＮ型ＭＯＳＦＥＴであり、ゲート酸化膜２５は約１０ｎｍである。ゲート電極２６は第２多結晶シリコン８で形成されている。ドレイン２７は主ビット線１４に、ソース２８は副ビット線１３ｂに接続されている。選択トランジスタＢＴＲＢのゲート電極２６は、選択トランジスタゲート線ＢＧ０からＢＧ３の何れかを介してブロックトランジスタセレクター２１に接続されている。
【００３８】
この不揮発性半導体記憶装置のブロック消去動作について、図７と図８を参照しながら、ブロック０のメモリセルを消去し、ブロック１からブロック３を消去しないようにする動作を例として説明する。図８に示すように、Ｐウエル３ａに＋８Ｖを、コントロールゲートＣＧ０に−７Ｖを、コントロールゲートＣＧ１、ワード線ＷＬ０、ＷＬ１、および選択トランジスタゲート線ＢＧ０〜ＢＧ３に＋３Ｖをそれぞれ印加する。Ｐウエル３ｂとコントロールゲートＣＧ２、ＣＧ３、およびワード線ＷＬ２、ＷＬ３を０Ｖにする。このとき、ブロック０のメモリセルの電荷蓄積部Ａのフローティングゲートから電子が引き抜かれるが、ブロック１、２および３のメモリセルの電荷蓄積部Ａのフローティングゲートには電子の増減はない。さらに、図７に示すように、主ビット線１４は＋８Ｖ近傍であるが、選択トランジスタＢＴＲＢのゲート電極２６には＋３Ｖが印加されるため、ゲート酸化膜２５にかかる電位差は＋５Ｖであり、ゲート酸化膜２５は＋５Ｖに耐えられるものであればよいことになる。
【００３９】
一方、選択トランジスタＢＴＲＢにおいては、主ビット線１４からドレイン２７、ソース２８を経て副ビット線１３ｂに過渡電流が流れるが、選択トランジスタＢＴＲＢのゲート電極２６には＋３Ｖが印加されているため、主ビット線１４は＋８Ｖ近傍であっても、副ビット線１３ｂは、＋３Ｖから選択トランジスタＢＴＲＢのしきい値電圧を引いた電圧である約＋２Ｖ程度にしかならない。そのため、非選択ブロックのメモリセルには高電界は印加されずに済み、ディスターブにならない。
【００４０】
本実施形態の不揮発性半導体記憶装置においては、選択トランジスタＢＴＲＢのドレイン２７とＰウエル３ｂ間の耐圧は＋８Ｖ以上、ゲート酸化膜２５の耐圧５Ｖ以上が必要であるが、書き換え時間とその保証回数を掛けた累積時間だけそれらの電圧に耐えられればよい。ゲート酸化膜２５の膜厚は１０ｎｍ程度以下とすることが可能であり、ソースドレイン間のパンチスルー耐圧は５Ｖ程度あればよいので、ゲート長は０．３μｍ程度とすることが可能である。
【００４１】
以上のように、本実施形態においては、主ビット線１４を介して、消去ブロックのＰウエルの電圧が順バイアスされて非選択Ｐウエルの選択トランジスタＢＴＲＢのドレイン２７に印加されるが、選択トランジスタＢＴＲＢのゲート電極２６に正電圧を印加することで、選択トランジスタＢＴＲＢのゲート酸化膜２５に印加される電界を緩和しており、結果として比較的薄いゲート酸化膜２５を採用でき、ゲート長も比較的小さいＭＯＳＦＥＴを適用できる。
【００４２】
なお、上記の例では選択トランジスタＢＴＲＢのゲート電極２６に印加する電圧を＋３Ｖとしたが、それに制限されるものではなく、消去するメモリセルブロックのＰウエルに印加する電圧より低い正電圧であり、選択トランジスタＢＴＲＢのしきい値電圧より高ければ、適宜設定することが可能である。
【００４３】
なお、不揮発性半導体装置がＰｃｈ型でＮウエルの表面にメモリセルを形成するような場合には、電圧の正負を逆にすれば同様に本実施形態を適用できる。
【００４４】
（第２の実施形態）
図９は、本発明の第２の実施形態に係る不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図である。このメモリセルブロックにおいては、ｎ型拡散層２９、および選択トランジスタＢＴＲＣが、図７のメモリセルブロックのソース２８、素子分離部４、および選択トランジスタＢＴＲＢに置き換えて配置されている。
【００４５】
選択トランジスタＢＴＲＣのゲート酸化膜２５はトンネル酸化膜５と同じものであり、選択トランジスタＢＴＲＣのゲート電極２６は第１多結晶シリコン６である。図９に示すように、選択トランジスタＢＴＲＣのゲート電極２６である第１多結晶シリコン上には、容量絶縁膜７と第２多結晶シリコン８が形成されている。図示はしないが、ゲート電極２６は図８と同様に電気的に選択トランジスタゲート線ＢＧ０〜ＢＧ３に何れかに接続されてブロックトランジスタセレクター２１に接続されている。選択トランジスタ３９のドレイン２７は主ビット線１４に接続され、選択トランジスタＢＴＲＣのソースであるｎ型拡散層２９は、副ビット線１３ｂに接続されると同時に、メモリセルのドレイン拡散層でもある。ブロック消去動作は、の第１実施形態に係る不揮発性半導体記憶装置と同様である。
【００４６】
以上のように本実施形態においては、第１実施形態とは異なり、選択トランジスタＢＴＲＣがメモリセルと同じ構造であるために、メモリセルと同じ間隔で選択トランジスタＢＴＲＣを配置できる。従って、例えば図９に示したように、選択トランジスタＢＴＲＣのソースであるｎ型拡散層２９は、メモリセルのドレイン拡散層と共用できるため素子分離部４が不要であり、メモリセルアレイ構造の縮小化が容易である。
【００４７】
（第３の実施形態）
図１０は、本発明の第３の実施形態に係る不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図である。図１１は図１０のメモリセルブロックを含む不揮発性半導体記憶装置の概略回路図である。
【００４８】
図１０のメモリセルブロックにおいては、図９のメモリセルブロックの選択トランジスタＢＴＲＣに置き換えて、直列形態選択トランジスタＢＴＲＤが配置されている。また、直列形態選択トランジスタＢＴＲＤ間にまたがってｎ型拡散層３０が設置されている。直列形態選択トランジスタＢＴＲＤのＣＯＭＧは共通ゲート配線である。図１１には、選択トランジスタ（ＢＴＲＤ０〜ＢＴＲＤ３）が、図８の概略回路図における選択トランジスタ（ＢＴＲＢ０〜ＢＴＲＢ３）に置き換えて設置された状態が示されている。
【００４９】
本実施形態に係る不揮発性半導体記憶装置においては、図１０に示すように、直列形態選択トランジスタＢＴＲＤのゲート酸化膜は、トンネル酸化膜５と同じものであり、直列形態選択トランジスタＢＴＲＤのゲート電極は第１多結晶シリコン６である。直列形態選択トランジスタＢＴＲＤのゲート電極である第１多結晶シリコン６上には、容量絶縁膜７と第２多結晶シリコン８が形成されている。直列形態選択トランジスタＢＴＲＤを構成する２個のＭＯＳＦＥＴの間には、ｎ型拡散層３０が形成されている。
【００５０】
図１１に示すように、直列形態選択トランジスタＢＴＲＤを構成する２個のＭＯＳＦＥＴのうち、主ビット線１４にドレイン拡散層３６が接続されている側のＭＯＳＦＥＴのゲート電極は、共通ゲート配線ＣＯＭＧに接続されてブロックトランジスタセレクター２１に接続されており、副ビット線１３ｂにソース拡散層が接続されている側のＭＯＳＦＥＴのゲート電極は、選択トランジスタゲート線ＢＧ０〜ＢＧ３に何れかを介してブロックトランジスタセレクター２１に接続されている。
【００５１】
この不揮発性半導体記憶装置のブロック消去動作について、図１０と図１１を参照しながら、図１１に示すようにブロック０のメモリセルを消去し、ブロック１からブロック３を消去しないようにする動作を例として説明する。
【００５２】
Ｐウエル３ａに＋８Ｖを、コントロールゲートＣＧ０に−７Ｖを、コントロールゲートＣＧ１、ワード線ＷＬ０、ＷＬ１、および選択トランジスタゲート線ＢＧ０、ＢＧ１、および共通ゲート配線ＣＯＭＧに＋３Ｖをそれぞれ印加する。Ｐウエル３ｂ、コントロールゲートＣＧ２、ＣＧ３、ワード線ＷＬ２、ＷＬ３、および選択トランジスタゲート線ＢＧ２、ＢＧ３を０Ｖにする。このとき、ブロック０のメモリセルの電荷蓄積部Ａのフローティングゲートから電子が引き抜かれるが、ブロック１、２および３のメモリセルの電荷蓄積部Ａのフローティングゲートには電子の増減はない。
【００５３】
図１０に示すように、主ビット線１４は＋８Ｖ近傍であるが、直列形態選択トランジスタＢＴＲＤを構成する２個のＭＯＳＦＥＴのうち、主ビット線１４にドレイン拡散層が接続されている側のＭＯＳＦＥＴのゲート電極には共通ゲート配線ＣＯＭＧから＋３Ｖが印加されるため、ゲート酸化膜にかかる電位差は＋５Ｖであり、＋８Ｖより小さくできる。一方、直列形態選択トランジスタＢＴＲＤを構成する２個のＭＯＳＦＥＴのうち、副ビット線１３ｂにソース拡散層が接続されている側のＭＯＳＦＥＴのゲート電極を０Ｖにすることで、主ビット線１４と副ビット線１３ｂは遮断される。
【００５４】
以上のように、本実施形態においては、第１実施形態や第２実施形態とは異なり、選択トランジスタＢＴＲＤを２個のトランジスタの直列形態にしており、ブロック消去動作においても主ビット線１４と副ビット線１３ｂを電気的に遮断でき、ブロック２やブロック３などにおけるディスターブはない。また、副ビット線１３ｂへの過渡電流も流れないので、消費電流を抑制することができる。
【００５５】
なお、上述の例では直列選択トランジスタＢＴＲＤのゲート電極ＢＧ２やＢＧ３に印加する電圧を０Ｖとしたが、それに制限されるものではなく、選択トランジスタＢＴＲＤのしきい値電圧より低ければよい。また、上述の例では直列選択トランジスタＢＴＲＤを、第２実施形態と同様にメモリセルと同じ構造にしたが、これに限定されるものではない。
【００５６】
不揮発性半導体装置がＰｃｈ型でＮウエルの表面にメモリセルを形成するような場合には、電圧の正負を逆にすれば同様に本実施形態を適用することができる。
【００５７】
【発明の効果】
本発明によれば、大容量の不揮発性半導体記憶装置のブロック消去時において、非選択メモリセルブロックでの余分な充放電を低減し消費電力を少なくするための、主ビット線と副ビット線の間に設ける選択トランジスタを縮小することができ、不揮発性半導体記憶装置を小型化し、読出し動作をより高速にすることができる。
【図面の簡単な説明】
【図１】従来例の不揮発性半導体記憶装置を構成するメモリセルブロックの構造および消去動作を示す断面図
【図２】図１のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【図３】他の従来例の不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図４】図３のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【図５】更に他の従来例の不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図６】図５のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【図７】本発明の第１の実施形態における不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図８】図７のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【図９】本発明の第２の実施形態における不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図１０】本発明の第３の実施形態における不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図１１】図１０のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【符号の説明】
１ Ｐ型シリコン
２ 深いＮウエル
３、３ａ、３ｂ Ｐウエル
４ 素子分離部
５ トンネル酸化膜
６ 第１多結晶シリコン
７ 容量絶縁膜
８ 第２多結晶シリコン
９、９ａ、９ｂ ソース拡散層
１０、１０ａ、１０ｂ ドレイン拡散層
１１ 選択トランジスタゲート酸化膜
１３ａ、１３ｂ 副ビット線
１４ 主ビット線
１５ サイドウオール
１６ センスアンプ／カラムデコーダー
１７ コントロールゲートドライバー
１８ ロウデコーダ
１９ ソースドライバー
２０ ウエル電源回路
２１ ブロックトランジスタセレクター
２２ ｎ型拡散層
２３ ビット線
２４ ソース線
２５ ゲート酸化膜
２６ ゲート電極
２７ ドレイン
２８ ソース
２９ ｎ型拡散層
３０ ｎ型拡散層
ＢＧ０〜ＢＧ３ 選択トランジスタゲート線
ＢＴＲ、ＢＴＲ０〜ＢＴＲ３ 選択トランジスタ
ＢＴＲＢ、ＢＴＲＢ０〜ＢＴＲＢ３ 選択トランジスタ
ＢＴＲＣ 選択トランジスタ
ＢＴＲＤ、ＢＴＲＤ０〜ＢＴＲＤ３ 直列形態選択トランジスタ
ＣＧ０〜ＣＧ１ コントロールゲート
ＣＯＭＧ 共通ゲート配線
ＭＢＬ０、ＭＢＬ１ 主ビット線
ＳＢＬ０〜ＳＢＬ３ 副ビット線
ＳＳＬ０〜ＳＳＬ１ ソース線
ＷＬ０〜ＷＬ１ ワード線
Claims (9)
- 半導体基板表面上に、電気的に消去可能な複数のメモリセルが行列状に配置されたメモリセルアレイが、互いに電気的に分離された複数のウエル領域上に亘るように形成された不揮発性半導体記憶装置であって、
前記メモリセルアレイの列方向に前記複数のウエル領域に共通に設けられた複数の主ビット線と、前記メモリセルアレイの列方向に前記複数のウエル領域の各々に設けられ、前記メモリセルと接続された複数の副ビット線と、前記主ビット線と当該主ビット線に対応する前記副ビット線とを選択的に接続する選択トランジスタと、前記複数のウエルに個別に各所定電圧を印加する第１の回路と、複数の前記選択トランジスタに個別に各所定電圧を印加する第２の回路とを備え、
前記メモリセルの消去に際して、消去する前記メモリセルが属する前記ウエル領域に対して前記第１の回路から第１の電圧が印加され、前記選択トランジスタのゲート電極に対して前記第２の回路から第２の電圧が印加され、前記第２の電圧は、前記第１の電圧と同一極性で、前記選択トランジスタの閾値電圧以上、前記第１の電圧未満であることを特徴とする不揮発性半導体記憶装置。 - 前記各ウエル領域に配置された複数のメモリセルは複数のブロックに分割され、前記複数のメモリセルは前記ブロック単位で一括消去されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記選択トランジスタは１個以上のトランジスタからなり、消去時に全ての前記トランジスタのゲート電極に前記第２の電圧が印加されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記選択トランジスタは直列接続された複数のトランジスタからなり、前記メモリセルの消去に際して、前記複数のトランジスタのうちの第１のトランジスタのゲート電極に前記第２の電圧が印加され、消去しないメモリセルに対応する前記選択トランジスタでは、前記複数のトランジスタのうちの前記第１のトランジスタとは異なる第２のトランジスタのゲート電極に、前記第２のトランジスタを遮断する第３の電圧が印加されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記メモリセルは、前記半導体基板上に下方より順次形成されたトンネル絶縁膜、フローティングゲート、層間絶縁膜およびコントロールゲートを含む積層電極と、前記積層電極の両側の前記半導体基板表面に形成されたソース領域およびドレイン領域とを備え、前記トンネル絶縁膜を介して前記フローティングゲートと前記半導体基板との間で電荷が移動する機能を有し、前記フローティングゲートに蓄積された電荷量に応じてチャネル領域に流れる電流が変化することを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置。
- 前記メモリセルは２つのトランジスタが直列接続された構成を有し、前記２つのトランジスタのうち少なくとも一方が前記フローティングゲートを有していることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
- 前記選択トランジスタのゲート酸化膜は前記メモリセルのトンネル絶縁膜と同一膜で形成され、前記選択トランジスタのゲート電極は前記フローティングゲートと同一膜で形成されていることを特徴とする請求項５または６に記載の不揮発性半導体記憶装置。
- 半導体基板表面上に、電気的に消去可能な複数のメモリセルが行列状に配置されたメモリセルアレイが、互いに電気的に分離された複数のウエル領域上に亘るように形成され、前記メモリセルアレイの行方向に設けられ前記メモリセルと接続された複数のワード線と、前記メモリセルアレイの列方向に前記複数のウエル領域に共通に設けられた複数の主ビット線と、前記メモリセルアレイの列方向に前記複数のウエル領域の各々に設けられ前記メモリセルと接続された複数の副ビット線と、前記主ビット線とそれに対応する前記副ビット線とを選択的に接続する選択トランジスタとを備えた不揮発性半導体記憶装置の駆動方法において、
前記各ウエル領域に配置された複数のメモリセルをさらに複数のブロックに分割して、前記複数のメモリセルを前記ブロック単位で一括消去するように構成し、消去を所望する前記メモリセルが属する第１ウエル領域に選択的に第１の電圧を印加し、前記消去を所望するメモリセルが属する第１ブロックの前記ワード線に選択的に第２の電圧を印加し、前記第１ウエル領域内で、消去を所望しないメモリセルが属する第２ブロックの前記ワード線に選択的に第３の電圧を印加し、前記選択トランジスタのゲート電極に第４の電圧を印加し、
前記第４の電圧は、前記第１の電圧と同一極性で、前記選択トランジスタの閾値電圧以上、前記第１の電圧未満であり、前記第２の電圧は前記第１の電圧と異なる極性であり、前記第３の電圧は前記第１の電圧と同一極性であることを特徴とする不揮発性半導体記憶装置の駆動方法。 - 前記選択トランジスタを２つのトランジスタが直列接続された構成とし、消去を所望するメモリセルが存在する前記第１ウエル領域においては、前記選択トランジスタの両方のトランジスタのゲート電極に前記第４の電圧を印加し、消去を所望するメモリセルが存在しない第２ウエル領域においては、前記選択トランジスタのうちの前記主ビット線と接続されるトランジスタのゲート電極に前記第４の電圧を印加し、前記複ビット線と接続されるトランジスタのゲート電極に、当該選択トランジスタを遮断状態にする第５の電圧を選択的に印加することを特徴とする請求項８に記載の不揮発性半導体記憶装置の駆動方法。
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