KR102128473B1 - 불휘발성 메모리 장치 및 그 소거 방법 - Google Patents

불휘발성 메모리 장치 및 그 소거 방법 Download PDF

Info

Publication number
KR102128473B1
KR102128473B1 KR1020130075938A KR20130075938A KR102128473B1 KR 102128473 B1 KR102128473 B1 KR 102128473B1 KR 1020130075938 A KR1020130075938 A KR 1020130075938A KR 20130075938 A KR20130075938 A KR 20130075938A KR 102128473 B1 KR102128473 B1 KR 102128473B1
Authority
KR
South Korea
Prior art keywords
voltage
substrate
ground
selection line
erase
Prior art date
Application number
KR1020130075938A
Other languages
English (en)
Other versions
KR20150002292A (ko
Inventor
김주형
강창석
김영석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130075938A priority Critical patent/KR102128473B1/ko
Priority to US14/303,741 priority patent/US9299446B2/en
Publication of KR20150002292A publication Critical patent/KR20150002292A/ko
Application granted granted Critical
Publication of KR102128473B1 publication Critical patent/KR102128473B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/18—Flash erasure of all the cells in an array, sector or block simultaneously

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

불휘발성 메모리 장치가 개시된다. 상기 불휘발성 메모리 장치는 기판 상에 제공되는 복수의 셀 스트링들을 포함하며, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 적어도 하나의 그라운드 선택 트랜지스터 및 복수의 셀 트랜지스터들을 포함하며, 상기 기판과 상기 셀 스트링들의 채널 영역은 동일한 도전형을 가지며, 소거 동작 시, 상기 기판에 소거 전압을 제공하는 기판 바이어스 회로; 및 소거 동작 시, 상기 그라운드 선택 트랜지스터에 그라운드 선택 라인 포화 전압을 제공하는 그라운드 선택 라인 전압 발생부를 포함한다.

Description

불휘발성 메모리 장치 및 그 소거 방법{Nonvolatile memory devices and method of erasing the same}
본 발명은 불휘발성 메모리 장치 및 그 소거 방법에 관한 것으로서, 더욱 상세하게는, 3차원 어레이 구조를 갖는 불휘발성 메모리 장치 및 그 소거 방법에 관한 것이다.
불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있는 데이터를 유지하는 메모리 장치이다. 최근 불휘발성 메모리 장치의 집적도를 향상시키기 위하여 3차원 낸드(NAND) 어레이 구조를 갖는 불휘발성 메모리 장치가 개발되고 있다. 이러한 3차원 어레이 구조의 불휘발성 메모리 장치에서, 프로그래밍/소거 동작을 반복적으로 수행함에 따라 신뢰성이 저하되는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 향상된 신뢰성을 가질 수 있는 불휘발성 메모리 장치의 소거 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 향상된 신뢰성을 가질 수 있는 불휘발성 메모리 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치는, 기판 상에 제공되는 복수의 셀 스트링들을 포함하며, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 적어도 하나의 그라운드 선택 트랜지스터 및 복수의 셀 트랜지스터들을 포함하며, 상기 기판과 상기 셀 스트링들의 채널 영역은 동일한 도전형을 갖는 불휘발성 메모리 장치로서, 소거 동작 시, 상기 기판에 소거 전압을 제공하는 기판 바이어스 회로; 및 소거 동작 시, 상기 그라운드 선택 트랜지스터에 그라운드 선택 라인 포화 전압을 제공하는 그라운드 선택 라인 전압 발생부를 포함한다.
예시적인 실시예들에 있어서, 상기 그라운드 선택 라인 포화 전압은 상기 소거 전압보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 그라운드 선택 라인 전압 발생부는, 상기 그라운드 선택 트랜지스터가 소프트 소거(soft erase)되지 않도록 상기 그라운드 선택 라인 포화 전압을 제공할 수 있다.
예시적인 실시예들에 있어서, 상기 그라운드 선택 라인 전압 발생부는, 그라운드를 유지하는 제1 지연 구간; 그라운드 선택 라인 포화 전압까지 상승시키는 그라운드 선택 라인 전압 상승 구간; 그라운드 선택 라인 포화 전압을 소정의 시간 동안 유지시키는 그라운드 선택 라인 전압 유지 구간; 그라운드 선택 라인 전압을 하강시키는 리셋 구간;으로 구별하여, 상기 그라운드 선택 라인에 그라운드 선택 라인 포화 전압을 제공할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 바이어스 회로는, 소거 전압까지 기판 전압을 상승시키는 기판 전압 상승 구간; 소거 전압을 소정의 시간 동안 유지시키는 기판 전압 유지 구간; 기판 전압을 하강시키는 리셋 구간;을 수행함으로써 상기 기판에 소거 전압을 제공하도록 구성될 수 있다.
예시적인 실시예들에 있어서, 상기 그라운드 선택 라인 전압의 전압 상승율은 상기 기판 전압 상승율보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 기판 바이어스 회로가 상기 기판 전압 유지 구간에 도달할 때, 상기 그라운드 선택 라인 전압 발생부가 상기 그라운드 선택 라인 전압 유지 구간에 도달할 수 있다.
예시적인 실시예들에 있어서, 상기 그라운드 선택 라인 전압 상승 구간은 상기 기판 전압 유지 구간과 일부 중첩될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 바이어스 회로가 상기 기판 전압 유지 구간에 도달한 이후에, 상기 그라운드 선택 라인 전압 발생부가 상기 그라운드 선택 라인 전압 유지 구간에 도달할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치의 소거 방법은, 전술한 불휘발성 메모리 장치에 대하여, 상기 그라운드 선택 트랜지스터에 연결된 그라운드 선택 라인에 그라운드 전압을 인가하는 단계; 상기 복수의 셀 트랜지스터들에 연결된 워드 라인들에 워드 라인 소거 전압을 인가하는 단계; 상기 기판에 소거 전압을 인가하는 단계; 및 상기 그라운드 선택 라인에 그라운드 선택 라인 포화 전압을 인가하는 단계를 포함하며, 상기 그라운드 선택 라인 포화 전압을 인가하는 단계는, 상기 기판에 소거 전압을 인가한 후 제1 지연 시간이 경과된 후에 상기 그라운드 선택 라인에 상기 그라운드 선택 라인 포화 전압을 인가하는 단계를 포함한다.
예시적인 실시예들에 있어서, 상기 그라운드 선택 라인 포화 전압을 인가하는 단계는, 상기 기판의 전압이 상기 소거 전압보다 작은 목표 전압에 도달한 후에, 상기 그라운드 선택 라인에 상기 그라운드 선택 라인 포화 전압을 인가하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 그라운드 선택 라인 포화 전압을 인가하는 단계는, 상기 기판의 전압 상승 기울기보다 높은 기울기를 갖도록 상기 그라운드 선택 라인 포화 전압을 인가하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 그라운드 선택 라인 포화 전압을 인가하는 단계는, 상기 기판의 전압 상승 기울기와 실질적으로 동일한 기울기를 갖고, 상기 기판의 전압이 상기 소거 전압에 도달한 후에도, 소정의 기간 동안 상기 그라운드 선택 라인의 전압이 상승하도록 상기 그라운드 선택 라인 포화 전압을 인가하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 그라운드 선택 라인 포화 전압을 인가하는 단계는, 상기 그라운드 선택 트랜지스터가 소프트 소거(soft erase)되지 않도록 상기 그라운드 선택 라인 포화 전압과 상기 소거 전압의 차이가 소정의 값 이하인 상기 그라운드 선택 라인 포화 전압을 인가하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판에 소거 전압을 인가한 후 제1 지연 시간이 경과된 후에, 상기 그라운드 선택 라인을 플로팅시킬 때 상기 그라운드 선택 라인의 도달 전압과 상기 소거 전압의 차이를 소프트 소거 전압(soft erase voltage)이라고 정의할 때, 상기 그라운드 선택 라인 포화 전압과 상기 소거 전압의 차이가, 상기 소프트 소거 전압보다 작을 수 있다.
본 발명에 따른 불휘발성 메모리 장치 및 그 소거 방법에 따르면, 소거 과정에서 그라운드 선택 트랜지스터의 소프트 소거를 방지할 수 있고, 신뢰성이 향상된 불휘발성 메모리 장치를 제공할 수 있다.
도 1은 예시적인 실시예들에 따른 불휘발성 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 나타내는 등가회로도이다.
도 3은 도 1의 메모리 셀 어레이의 사시도를 나타낸다.
도 4는 도 3의 메모리 셀 어레이의 하나의 셀 스트링을 나타내는 단면도와 소거 동작 시의 상기 셀 스트링의 밴드 다이어그램이다.
도 5는 비교예에 따른 소거 방법을 나타내는 타이밍도이다.
도 6은 예시적인 실시예들에 따른 불휘발성 메모리 장치의 소거 방법을 나타내는 플로우차트이다.
도 7은 예시적인 실시예들에 따른 불휘발성 메모리 장치의 소거 방법을 나타내는 타이밍도이다.
도 8은 예시적인 실시예들에 따른 불휘발성 메모리 장치의 소거 방법을 나타내는 타이밍도이다.
도 9는 예시적인 실시예들에 따른 불휘발성 메모리 장치의 소거 방법을 나타내는 타이밍도이다.
도 10은 예시적인 실시예들에 따른 불휘발성 메모리 장치의 메모리 셀 어레이 및 어드레스 디코더를 나타낸 블록도이다.
도 11은 도 1의 불휘발성 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
도 1은 예시적인 실시예들에 따른 불휘발성 메모리 장치(100)를 나타내는 블록도이다.
도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 기판 모니터 회로(130), 읽기 및 쓰기 회로(140), 제어 로직(150) 및 기판 바이어스 회로(160)를 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 포함하는 선택 라인들을 통해 어드레스 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 또한, 메모리 셀 어레이(110)는 기판 모니터 회로(130) 및 기판 바이어스 회로(160)에 연결된다.
메모리 셀 어레이(110)는 복수의 메모리 셀 스트링들을 포함한다. 한편, 복수의메모리 셀 스트링들이 메모리 블록으로 연결되어, 메모리 셀 어레이(110)가 복수 개의 메모리 블록들을 포함하도록 구성될 수 있다. 각 메모리 셀 스트링은 복수의 메모리셀들 및 복수의 선택 트랜지스터들을 포함한다. 예를 들면, 각 메모리 셀 스트링은 적어도 하나의 스트링 선택 트랜지스터 및 적어도 하나의 그라운드 선택 트랜지스터를 포함할 수 있다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신하며, 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스 및 열 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 메모리 셀 어레이(110)의 메모리 블록을 선택하고, 선택된 메모리 블록의 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인(GSL)을 선택한다. 어드레스 디코더(120)에서 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(140)에 전달된다.
어드레스 디코더(120)는 기판 모니터 회로(130)로부터 그라운드 활성 신호(GE)를 수신하도록 구성된다. 수신된 그라운드 활성 신호(GE)에 응답하여, 어드레스 디코더(120)는 출력 전압을 조절하도록 구성된다. 예를 들면, 어드레스 디코더(120)는 소거 동작 시에 그라운드 활성 신호(GE)에 응답하여 동작하도록 구성될 수 있다. 예시적인 실시예들에 있어서, 어드레스 디코더(120)는 그라운드 선택 라인 전압 발생부(128)를 포함할 수 있다. 그라운드 선택 라인 전압 발생부(128)는 그라운드 활성 신호(GE)를 수신하여 그라운드 선택 라인(GSL)을 바이어스시키도록 구동할 수 있다.
기판 모니터 회로(130)는 메모리 셀 어레이(110) 및 어드레스 디코더(120)에 연결된다. 기판 모니터 회로(130)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 기판 모니터 회로(130)는 메모리 셀 어레이(110)의 기판 전압(Vsub)을 모니터하도록 구성된다. 메모리 셀 어레이(110)의 기판 전압(Vsub)의 레벨에 응답하여, 기판 모니터 회로(130)는 그라운드 활성 신호(GE)를 활성화 또는 비활성화 하도록 구성된다. 그라운드 활성 신호(GE)는 어드레스 디코더(120)에 전달된다. 예를 들어, 소거 동작 시에, 기판 전압(Vsub)의 레벨에 응답하여 기판 모니터 회로(130)로부터 그라운드 활성 신호(GE)가 그라운드 선택 라인 전압 발생부(128)에 전달되면, 그라운드 선택 라인 전압 발생부(128)에서 그라운드 선택 라인(GSL)에 전압이 인가되도록 구동될 수 있다.
읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(140)는 제어 로직(150)의 제어에 응답하여 동작하며, 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 선택한다.
한편, 읽기 및 쓰기 회로(140)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같은 구성 요소들을 더 포함할 수 있다.
제어 로직(150)은 어드레스 디코더(120), 기판 모니터 회로(130), 그리고 읽기 및 쓰기 회로(140)에 연결된다. 또한, 제어 로직(150)은 기판 바이어스 회로(160)에 추가적으로 연결될 수 있다. 제어 로직(150)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작하며, 불휘발성 메모리 장치(100)의 다양한 동작을 제어하도록 구성된다.
기판 바이어스 회로(160)는 제어 로직(150)의 제어에 응답하여 동작한다. 기판 바이어스 회로(160)는 메모리 셀 어레이(110)의 기판을 바이어스하도록 구성된다. 예를 들면, 소거 동작 시에 기판 바이어스 회로(160)는 메모리 셀 어레이(110)의 기판에 소거 전압을 인가하도록 구성될 수 있다.
이와는 달리, 기판 모니터 회로(130)는 생략될 수 있다. 이러한 경우에, 어드레스 디코더(120)는 소거 동작 시에 메모리 셀 어레이(110)의 기판에 전압을 인가한 이후, 특정 지연 시간 동안 대기함에 따라 그라운드 선택 라인 전압 발생부(128)를 구동시킬 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)를 나타내는 등가회로도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 3차원 구조를 갖는다. 메모리 셀 어레이(110)는 수직 방향으로 연장하는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 각각의 셀 스트링(CS11, CS12, CS21, CS22)은 직렬로 연결된 그라운드 선택 트랜지스터(GST), 복수의 메모리 셀 트랜지스터들(MC1, MC2, …, MC6) 및 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 도 2에는 셀 스트링들(CS11, CS12, CS21, CS22)에 한 개의 그라운드 선택 트랜지스터(GST) 및 한 개의 스트링 선택 트랜지스터(SST)가 연결된 것이 도시되었지만, 셀 스트링(CS11, CS12, CS21, CS22)에 2 개 이상의 그라운드 선택 트랜지스터들(GST) 및/또는 2 개 이상의 스트링 선택 트랜지스터들(SST)이 직렬로 연결되어 형성될 수도 있다. 또한, 메모리 셀 트랜지스터들(MC1, MC2, …, MC6)의 개수도 이에 한정된 것은 아니다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 및 열 단위로 연결될 수 있다. 각각의 셀 스트링(CS11, CS12, CS21, CS22)의 스트링 선택 트랜지스터(SST)는 대응되는 비트 라인들(BL1, BL2)에 연결된다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 제2 비트 라인(BL2)에 공통으로 연결된 셀 스트링들(CS12, CS22)은 제2 열을 형성한다. 또한, 각각의 셀 스트링(CS11, CS12, CS21, CS22)의 스트링 선택 트랜지스터(SST)는 스트링 선택 라인들(SSL1, SSL2)에 연결될 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 공통으로 연결된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 제2 스트링 선택 라인(SSL2)에 공통으로 연결된 셀 스트링들(CS21, CS22)은 제2 행을 형성한다.
각각의 셀 스트링(CS11, CS12, CS21, CS22)의 그라운드 선택 트랜지스터(GST)는 그라운드 선택 라인(GSL)에 의해 연결된다. 공통 소스 라인(CSL)은 각각의 셀 스트링(CS11, CS12, CS21, CS22)의 그라운드 선택 트랜지스터(GST)에 연결된다.
동일한 높이에 위치한 메모리 셀 트랜지스터들(MC1, MC2, …, MC6)은 동일한 워드 라인들(WL1, WL1, …, WL6)에 각각 연결된다. 예를 들어, 그라운드 선택 트랜지스터(GST)와 연결되어 있는 제1 메모리 셀 트랜지스터(MC1)는 인접한 열의 제1 메모리 셀 트랜지스터(MC1)과 제1 워드 라인(WL1)을 통해 연결될 수 있다.
도 3은 도 1의 메모리 셀 어레이(110)의 사시도를 나타낸다.
우선, 기판(112)이 제공된다. 기판(112)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(silicon-on-insulator: SOI) 기판 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 기판(112)은 제1 도전형을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(112)은 붕소(B)와 같은 3족 원소가 주입되어 형성된 p 웰 일 수 있다. 또한, 기판(112)은 n 웰 내에 제공되는 포켓 p 웰(pocket p-well)일 수 있다.
기판(112) 상에 제1 방향을 따라 연장하는 제1 내지 제4 도핑 영역들(312, 314, 316, 318)이 제공된다. 예시적인 실시예들에 있어서, 복수의 도핑 영역들(312~318)은 기판(112)과 상이한 제2 도전형을 가질 수 있다. 예를 들면, 복수의 도핑 영역들(312~318)은 n 도전형을 가질 수 있다.
제1 및 제2 도핑 영역들(312, 314) 사이의 기판(112)의 영역 상에, 기판(112)의 주면에 평행한 제1 방향을 따라 연장하는 복수의 절연 물질들(113)이 기판(112)의 주면에 대하여 수직 방향인 제2 방향을 따라 이격되어 형성된다. 예시적으로, 절연 물질들(113)은 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
제1 및 제2 도핑 영역들(312, 314) 사이의 기판(112)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며 제2 방향을 따라 절연 물질들(113)을 관통하는 복수의 채널 영역들(114)이 형성된다. 예시적인 실시예들에 있어서, 채널 영역들(114)은 기판(112)과 접촉하며 제2 방향으로 연장하는 필라(pillar) 형상으로 형성될 수 있다. 예를 들어, 채널 영역들(114)은 제1 도전형을 갖는 실리콘, 진성(intrinsic) 실리콘, 또는 제2 도전형을 갖는 실리콘을 포함할 수 있다. 다른 실시예들에 있어서, 채널 영역들(114)은 바닥부가 기판(112)과 접하는 실린더 형상을 가지며, 채널 영역들(114) 내부에 매립 절연층(116)이 더 형성될 수도 있다. 도 3에는 채널 영역들(114) 내부에 매립 절연층(116)이 형성된 경우를 도시하였다. 매립 절연층(116)은 실리콘 산화물 등의 절연 물질을 포함할 수 있고, 또한 에어 갭(air gap)을 포함할 수도 있다.
제1 및 제2 도핑 영역들(312, 314) 사이의 영역에서, 절연 물질들(113), 채널 영역들(114) 및 기판(112)의 노출된 표면을 따라 게이트 절연막(118)이 제공된다. 게이트 절연막(118)은 제2 방향을 따라 이격된 복수의 절연 물질들(113) 및 절연 물질들(113)에 의해 커버되지 않은 채널 영역(114)의 측벽을 컨포말하게 커버하도록 형성된다. 제1 및 제2 도핑 영역들(312, 314) 상부가 노출될 수 있도록, 제1 및 제2 도핑 영역들(312, 314) 상부를 덮는 게이트 절연막(118) 일부는 제거될 수 있다. 또한, 제2 방향을 따라 적층된 복수의 절연 물질들(113) 중 최상부의 절연 물질(113)의 제2 방향 쪽의 노출면에 제공되는 게이트 절연막(118)은 제거될 수 있다.
게이트 절연막(118)은 순차적으로 적층된 터널 절연층(도시되지 않음), 전하 저장층(도시되지 않음) 및 블로킹 절연층(도시되지 않음)으로 구성될 수 있다. 예시적인 실시예들에 있어서, 상기 터널 절연층은 실리콘 산화물을 포함할 수 있고, 상기 전하 저장층은 전하 트랩층(charge trapping layer) 또는 플로팅 게이트층(floating gate layer)일 수 있다. 상기 전하 저장층은 양자 도트(quantum dot) 또는 나노 크리스탈(nanocrystal)을 포함할 수 있으며, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 상기 블로킹 절연층은 높은 유전 상수(dielectric constant)를 갖는 고유전 물질(high-k dielectric material)의 금속 산화물을 포함할 수 있다.
제1 및 제2 도핑 영역들(312, 314) 사이의 영역에서, 게이트 절연막(118)의 노출된 표면 상에 제1 도전 물질들(212~282)이 형성된다. 예를 들어, 기판(112)에 가장 인접한 절연 물질(113)의 하부면 상에 형성된 게이트 절연막(118) 및 기판(112) 사이에, 제1 방향으로 연장하는 제1 도전 물질(212)이 형성된다. 또한, 절연 물질들(113)이 제2 방향을 따라 이격되어 형성되므로, 각각의 절연 물질들(113) 사이의 공간에 제1 도전 물질들(222~282)이 형성될 수 있다. 따라서, 도 3에서 도시된 바와 같이 제2 방향을 따라 이격되며 제1 방향으로 연장하는 복수의 제1 도전 물질들(212~282)이 형성될 수 있다. 절연 물질들(113) 및 제1 도전 물질들(212~282) 사이에는 게이트 절연막(118)이 개재되어 있다.
예시적으로, 제1 도전 물질들(212~282)은 텅스텐, 구리, 알루미늄, 티타늄, 탄탈륨, 루테늄 등의 금속 물질 또는 폴리실리콘 등의 도전성 재료들을 포함할 수 있다. 도시되지는 않았지만, 제1 도전 물질들(212~282)과 게이트 절연막(118) 사이에 확산 방지막(diffusion barrier layer)이 더 형성될 수 있다. 상기 확산 방지막은 텅스텐 질화물, 탄탈륨 질화물 또는 티타늄 질화물을 포함할 수 있다.
제2 및 제3 도핑 영역들(314, 316) 사이의 영역에서, 제1 및 제2 도핑 영역들(312, 314) 상의 구조물과 동일한 구조물이 형성될 수 있다. 또한, 제3 및 제4 도핑 영역들(316, 318) 사이의 영역에서, 제1 및 제2 도핑 영역들(312, 314) 상의 구조물과 동일한 구조물이 형성될 수 있다.
복수의 채널 영역들(114) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제2 도전형으로 도핑된 실리콘 물질들일 수 있다. 예를 들어, 드레인들(320)은 인, 비소와 같은 n형 불순물들을 포함하는 n 도전형의 실리콘을 포함할 수 있다.
드레인들(320) 상에, 기판(112) 주면에 평행하고, 제1 방향과는 다른 제3 방향으로 연장하는 제2 도전 물질들(332)이 형성된다. 제2 도전 물질들(332)은 제1 방향을 따라 순차적으로 배치된다. 제2 도전 물질들(332) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제2 도전 물질(332)은 각각 콘택 플러그들(contact plug)(도시되지 않음)을 통해 연결될 수 있다. 예시적인 실시예들에 있어서, 제2 도전 물질들(332)은 금속, 도핑된 폴리실리콘 등의 도전성 물질을 포함할 수 있다.
도 3과 함께 도 2를 다시 참조하면, 각각의 채널 영역(114)이, 인접한 게이트 절연막(118) 부분과 복수의 제1 도전 물질들(212~282) 부분과 함께 셀 스트링(C11~C22)을 구성할 수 있다. 예를 들어, 채널 영역(114)과 제1 도전 물질들(212~282) 사이에 형성된 게이트 절연막(118)은 순차적으로 터널 절연층, 전하 저장층 및 블로킹 절연층으로 작용하는 복수의 층들의 적층 구조를 가질 수 있다. 채널 영역(114)의 측벽을 따라 게이트 절연막(118) 및 제1 도전 물질들(212~282)이 순차적으로 적층된 부분들은 각각 트랜지스터들을 구성할 수 있다.
최하부의 제1 도전 물질(212)은 게이트 전극으로 기능할 수 있고, 그라운드 선택 라인(GSL)에 대응될 수 있다. 이에 따라, 채널 영역(114)과 제1 도전 물질(212), 그 사이에 개재된 게이트 절연막(118) 부분이 그라운드 선택 트랜지스터(GST)로 작용할 수 있다.
또한, 상기 최하부의 제1 도전 물질(212) 상부로부터 채널 영역(114)의 측벽을 따라 제2 방향으로 순차적으로 이격되어 형성된 제1 도전 물질들(222~272)은 각각 워드 라인들(WL1~WL6)에 대응될 수 있고, 채널 영역(114)과 상기 제1 도전 물질들(222~272) 및 그 사이에 개재된 게이트 절연막(118) 부분들이 메모리 셀 트랜지스터들(MC1~MC6)에 대응될 수 있다.
채널 영역(114)의 측벽을 따라 제2 방향으로 최상부에 형성된 제1 도전 물질(282)은 스트링 선택 라인들(SSL1, SSL2)에 대응되며, 채널 영역(114)과 상기 제1 도전 물질(282) 및 그 사이에 개재된 게이트 절연막(118) 부분이 스트링 선택 트랜지스터(SST)에 대응될 수 있다.
복수의 드레인들(320)과 연결되어 제3 방향으로 연장하는 제2 도전 물질들(332)은 비트 라인들(BL)에 대응될 수 있다. 이에 따라, 각각의 비트 라인(BL)에 복수의 셀 스트링들(C11~C22)이 연결될 수 있다.
제1 방향으로 연장하는 복수의 도핑 영역들(312, 314, 316, 318)은 공통 소스 라인(CSL)에 대응될 수 있다.
한편, 도 2 및 도 3에 도시된 메모리 셀 어레이(110)는 예시적인 것으로, 예시적으로 설명된 워드 라인들의 개수, 스트링 선택 라인들의 개수, 그라운드 선택 라인들의 개수는 여기에 한정되지 않는다. 예를 들어, 스트링 선택 라인이 제2 방향을 따라 순차적으로 2 개 이상 제공되도록 형성되거나, 그라운드 선택 라인이 제2 방향을 따라 순차적으로 2 개 이상 제공되도록 형성될 수 있다. 또한, 워드 라인들의 개수 역시 8개, 16개, 32개 등 다양하게 형성될 수 있다. 비트 라인(BL)에 연결되는 셀 스트링들의 개수 역시 도 2 및 도 3에 도시된 셀 스트링들의 개수에 한정되지 않고, 메모리 셀 어레이(110)의 설계에 따라 다양한 값을 가지도록 형성될 수 있다. 또한, 도 2 및 도 3에 도시된 메모리 셀 어레이(110)의 구조는 예시적인 것으로서, 메모리 셀 어레이(110)는 여기에서 설명하는 실시예에 한정되지 않고, 3차원 어레이 구조로 형성된 다양한 종류의 메모리 셀 어레이들을 포함할 수도 있다.
도 4는 도 3의 메모리 셀 어레이(110)의 하나의 셀 스트링을 나타내는 단면도와 소거 동작 시의 상기 셀 스트링의 밴드 다이어그램이다. 도 4에는 도 3의 IV-IV' 선을 따라 취한 단면도와 높이에 따른 밸런스 밴드(valence band)의 에너지 레벨(E)을 표시하였다.
도 4를 참조하면, 기판(112, I)은 p 도전형의 실리콘층일 수 있다. 채널 영역(114, II)은 p 도전형의 실리콘층이며, 예를 들어, 기판(I)보다 낮은 도핑 농도를 갖는 실리콘층일 수 있다. 따라서, 채널 영역(II)은 기판(I)의 에너지 밴드보다 낮은 에너지 밴드를 가질 수 있다. 예를 들어, 채널 영역(II)은 기판(I)의 에너지 밴드보다 약 0.4 내지 0.5 eV 낮은 에너지 밴드를 가질 수 있으나, 채널 영역(II)의 도핑 농도에 따라 에너지 밴드 차이는 달라질 수 있다. 한편, 드레인(320, III)은 n 도전형의 실리콘층일 수 있다. 따라서, 드레인(III)은 채널 영역(II)보다 낮은 에너지 밴드를 가질 수 있다.
기판(I)에 양의 소거 전압(Vers)이 공급될 때, 소거 전압이 채널 영역(II)에 홀들(holes)을 따라 공급된다. 한편, 기판(I)과 채널 영역(II) 사이에는 에너지 장벽에 의한 홀 배리어(hole barrier)가 생성되므로, 홀에 의한 전압 전달이 용이하지 않을 수 있다. 따라서, 채널 영역(II)에 소거 전압(Vers)보다 낮은 전압이 인가될 수 있고, 이에 따라 메모리 셀들(MC1~MC6)의 소거 동작이 정상적으로 수행되지 않을 수 있다.
한편, 상기 소거 동작이 수행될 때 그라운드 선택 트랜지스터(GST)는 소거되지 않고 메모리 셀들(MC1~MC6)만이 소거될 필요가 있다. 그라운드 선택 트랜지스터(GST)에 소거 전압(Vers)이 인가되어 그라운드 선택 트랜지스터(GST)가 소거되는 경우. 그라운드 선택 트랜지스터의 문턱전압이 변동되므로 상기 메모리 셀 어레이(110)의 신뢰성이 저하될 수 있다. 그라운드 선택 트랜지스터(GST)에 소거 전압(Vers)이 인가되는 것을 방지하기 위하여 기판(I)에 소거 전압(Vers)이 인가될 때 그라운드 선택 트랜지스터(GST)는 플로팅된다.
한편, 그라운드 선택 트랜지스터(GST)가 플로팅될 때 상기 기판(I)에 인가된 전압과 동일한 전압이 그라운드 선택 트랜지스터(GST)에 인가되므로, 기판(I)의 전위가 상승할 때 그라운드 선택 트랜지스터(GST)의 전위 역시 상승하게 되며, 채널 영역(II)으로의 소거 전압(Vers) 공급이 용이하지 않고, 메모리 셀들(MC1~MC6)의 소거 동작이 정상적으로 수행되지 않을 수 있다.
도 5는 비교예에 따른 소거 방법을 나타내는 타이밍도이다.
도 5를 참조하면, 전술한 구조에서의 문제점을 방지하기 위한 소거 방법이 예시적으로 설명된다. 도 5에는 기판(도 4의 112), 워드 라인(도 2의 WL1~WL6) 및 그라운드 선택 라인(도 2의 GSL)에 인가된 전압을 각각 Vsub, VWL 및 VGSL로 도시하였다.
t1 구간 동안, 기판(112)에 전압이 소정의 기울기로 인가되며, 그라운드 선택 라인(GSL)은 그라운드 된다. 워드 라인(WL1~WL6)에는 워드 라인 소거 전압(Vwe)이 인가되며, 예를 들어 워드 라인 소거 전압(Vwe)은 그라운드 전압일 수 있다. 이 구간에서, 기판(112) 전압이 상승할 때 그라운드 선택 라인(GSL)은 일정한 전압으로 유지되므로, 채널 영역(도 4의 114)과 기판(112) 사이에 홀들이 축적되어 에너지 장벽이 감소할 수 있다. t1 구간 동안 그라운드 선택 라인(GSL)의 전압 상승이 지연되므로, 이 구간의 기간을 제1 지연 시간(τ1)으로 정의한다.
t2 구간에서, 기판(112)의 전압은 소거 전압(Vers)에 도달할 때까지 계속 상승한다. t2 구간의 시작 시점에서부터 그라운드 선택 라인(GSL)은 플로팅될 수 있다. 따라서, 기판(112)의 전압 상승에 따른 커플링에 의해 그라운드 선택 라인(GSL)의 전압도 상승한다. 이 구간에서, 기판(112)과 그라운드 선택 라인(GSL)이 일정한 전압차를 유지할 수 있다.
t3 구간에서, 기판(112)이 소거 전압(Vers)으로 일정하게 유지되고, 그라운드 선택 라인(GSL)의 전압도 일정하게 유지된다. 이 때, 그라운드 선택 라인(GSL) 역시 플로팅된 상태로서, 기판(112) 전압에 따라 그라운드 선택 라인(GSL) 전압도 일정한 값을 유지할 수 있다. 이 때의 그라운드 선택 라인(GSL)이 도달하는 전압을 그라운드 선택 라인 플로팅 전압(Vg,f)이라고 정의할 수 있다. 즉, 상기 기판(112)에 소거 전압(Vers)을 인가한 후 제1 지연 시간(τ1)이 경과된 후에 상기 그라운드 선택 라인(GSL)을 플로팅시킬 때, 상기 그라운드 선택 라인(GSL)의 도달 전압을 그라운드 선택 라인 플로팅 전압(Vg ,f)이라 한다. t3 구간에서, 채널 영역(114)과 워드 라인(WL1~WL6) 사이의 전압 차이에 의해 메모리 셀들(도 4의 MC1~MC6)에서 Fowler-Nordheim 터널링이 발생할 수 있고, 메모리 셀들(MC1~MC6)이 정상적으로 소거될 수 있다.
이후, t4 구간에서, 기판(112) 및 그라운드 선택 라인(GSL)의 전압이 하강한다.
전술한 방법에서, 그라운드 선택 라인(GSL)의 제1 지연 시간(τ1)은 약 0.01 내지 1ms 의 범위를 가질 수 있다. 예를 들어, 제1 지연 시간(τ1)은 이 너무 짧으면 채널 영역(114)에 기판(112)의 소거 전압(Vers)이 충분히 제공될 수 없으므로, 제1 지연 시간(τ1)은 약 0.01 내지 1ms 의 범위를 가질 수 있다. 한편, 그라운드 선택 라인(GSL)의 제1 지연 시간(τ1)이 길어질수록, 즉 그라운드 선택 라인(GSL)이 그라운드 전압으로 오래 유지될수록, 그라운드 선택 라인(GSL)과 기판(112) 사이의 전압 차이는 증가한다. 기판(112)이 소거 전압(Vers)으로 유지될 때, 그라운드 선택 라인 플로팅 전압(Vg ,f)과의 차이가 소정 값 이상으로 큰 경우, 그라운드 선택 트랜지스터(도 4의 GST)가 소프트 소거(soft erase)될 수 있다. 따라서, 복수의 프로그램/제거 동작이 반복적으로 수행될 때, 그라운드 선택 트랜지스터(GST)의 소프트 소거에 의해 그라운드 선택 트랜지스터(GST)의 문턱전압 변동이 발생하여 불휘발성 메모리 장치의 신뢰성이 저하될 수 있다. 여기서, 그라운드 선택 라인 플로팅 전압(Vg ,f)과 상기 소거 전압(Vers)의 차이를 소프트 소거 전압(soft erase voltage, Vse)이라고 정의하도록 한다.
도 6은 예시적인 실시예들에 따른 소거 방법을 나타내는 플로우차트이다.
도 6을 참조하면, S110 단계에서, 그라운드 선택 라인(도 2의 GSL)에 제1 프리셋 전압(preset voltage)이 인가된다. 예시적인 실시예들에 있어서, 제1 프리셋 전압은 그라운드 선택 트랜지스터(도 2의 GST)의 문턱전압보다 낮은 값일 수 있다. 예를 들어, 제1 프리셋 전압은 그라운드 전압일 수 있다. 예를 들어, 그라운드 선택 라인 전압 발생부(도 1의 128)가 그라운드 선택 라인(GSL)을 제1 프리셋 전압으로 구동할 수 있다.
S120 단계에서, 워드 라인(도 2의 WL1~WL6)에 워드 라인 소거 전압(Vwe)이 인가된다. 예시적인 실시예들에 있어서, 워드 라인 소거 전압(Vwe)은 그라운드이거나, 그라운드 전압보다 낮은 레벨을 가질 수 있다. 예를 들어, 어드레스 디코더(도 1의 120)가 워드 라인(WL1~WL6)을 워드 라인 소거 전압(Vwe)으로 구동할 수 있다.
S130 단계에서, 기판(도 3의 112)에 소거 전압(Vers)이 인가된다. 예를 들면, 소거 전압(Vers)은 워드 라인 소거 전압(Vwe)보다 높은 레벨을 가질 수 있고, 소거 전압(Vers)은 제1 프리셋 전압보다 높은 레벨을 가질 수 있다. 예를 들어, 기판 바이어스 회로(도 1의 160)가 기판(112)에 소거 전압(Vers)을 제공할 수 있다.
S140 단계에서, 그라운드 선택 라인(GSL)에 그라운드 선택 라인 포화 전압(Vg ,s)이 인가된다. 예시적인 실시예들에 있어서, 기판(112)의 전압 변화에 대응하여 그라운드 선택 라인 포화 전압(Vg ,s)이 제공될 수 있다. 구체적으로, 기판(112)의 전압이 소거 전압(Vers)보다 작은 목표 전압(도 7의 Vtar)에 도달한 때, 기판 모니터 회로(도 1의 130)로부터 그라운드 활성 신호(GE)가 전달되며, 상기 그라운드 활성 신호(GE)를 수신한 그라운드 선택 라인 전압 발생부(128)가 턴-온되어 그라운드 선택 라인(GSL)에 그라운드 선택 라인 포화 전압(Vg,s)이 인가될 수 있다. 또한, 기판(112)에 소거 전압(Vers)을 인가한 후 제1 지연 시간(τ1)이 경과된 후에, 그라운드 선택 라인 전압 발생부(128)가 턴-온되어 그라운드 선택 라인(GSL)에 그라운드 선택 라인 포화 전압(Vg ,s)이 인가될 수 있다. 그라운드 선택 라인(GSL)에 그라운드 선택 라인 포화 전압(Vg ,s)이 인가되는 시퀀스는 이후 도 7 내지 도 9를 참고로 상세히 설명한다.
한편, 전술한 S110 내지 S130 단계는 동시에 또는 순차적으로 수행될 수 있고, S110 내지 S130 단계의 순서는 달라질 수도 있다.
도 7은 예시적인 실시예들에 따른 소거 방법을 나타내는 타이밍도이다. 도 7에는 기판(도 3의 112), 워드 라인(도 2의 WL1~WL6) 및 그라운드 선택 라인(도 2의 GSL)에 인가된 전압을 각각 Vsub, VWL 및 VGSL로 도시하였다.
도 7을 참조하면, 제1 구간(t1)에서 기판(112) 전압이 목표 전압(Vtar)에 도달할 때까지 소정의 기울기로 상승한다. 이때, 그라운드 선택 라인(GSL)은 제1 프리셋 전압으로 유지되며, 상기 제1 프리셋 전압은 그라운드 전압일 수 있다. 그라운드 선택 라인(GSL)의 전압 상승이 지연되므로, t1 구간의 기간을 제1 지연 시간(τ1)으로 정의한다. 이 구간에서, 워드 라인(WL1~WL6)은 워드 라인 소거 전압(Vwe)으로 유지되며, 워드 라인 소거 전압(Vwe) 역시 그라운드 전압일 수 있다. 도 7에서 예시적으로 제1 프리셋 전압 및 워드 라인 소거 전압(Vwe)을 그라운드 전압으로 표시하였으나, 제1 프리셋 전압 및 워드 라인 소거 전압(Vwe)이 이러한 값에 한정되는 것은 아니며, 소거 전압(Vers)보다 충분히 작은 소정의 레벨을 갖도록 정해질 수도 있다. 도시되지는 않았으나, 스트링 선택 라인(도 2의 SSL)은 플로팅될 수 있고, 기판(112) 전압에 의한 커플링에 의해 스트링 선택 라인(SSL)의 전압 역시 상승할 수 있다.
제2 구간(t2)에서, 기판(112) 전압은 소거 전압(Vers)에 도달할 때까지 상기 제1 구간에서의 상승 기울기와 동일한 기울기로 상승한다. 이 구간에서, 그라운드 선택 라인 전압 발생부(도 1의 128)가 턴-온되어, 그라운드 선택 라인(GSL)의 전압 또한 소정의 기울기로 상승한다. 즉, 기판(112) 전압이 목표 전압(Vtar)에 도달한 순간(제2 구간(t2)의 시작 시점에서) 그라운드 선택 라인 전압 발생부(128)가 턴-온될 수 있다. 예시적인 실시예들에 있어서, 그라운드 선택 라인 전압(GSL)의 상승율(즉, 전압 프로파일의 기울기)은 기판(112) 전압의 상승율과 동일할 수 있으나, 이에 한정되는 것은 아니다.
제3 구간(t3)에서, 기판(112) 전압은 소거 전압(Vers)으로 유지된다. 한편, 그라운드 선택 라인(GSL)의 전압은 그라운드 선택 라인 포화 전압(Vg , s1)에 이를 때까지 제2 구간에서의 기울기와 동일한 기울기로 전압이 상승한다.
제4 구간(t4)에서, 기판(112) 전압은 소거 전압(Vers)으로 유지되며, 그라운드 선택 라인 전압(GSL)의 전압은 그라운드 선택 라인 포화 전압(Vg , s1)에 도달하여, 그라운드 선택 라인 포화 전압(Vg , s1)으로 유지된다.
이 구간에서, 기판(112) 전압이 소거 전압(Vers)으로 유지되므로, 기판 전압(112)과 커플링된 채널 영역(도 4의 114)에 소거 전압과 실질적으로 동일한 전압이 제공될 수 있다. 한편, 워드 라인(WL1~WL6)은 워드 라인 소거 전압(Vwe)으로 유지되므로, 채널 영역(114)과 워드 라인(WL1~WL6) 사이의 전압 차이에 의해 메모리 셀들(MC1~MC6)에서 Fowler-Nordheim 터널링이 발생할 수 있고, 메모리 셀들(MC1~MC6)이 정상적으로 소거될 수 있다.
또한, 이 구간에서, 그라운드 선택 라인(GSL)은 그라운드 선택 라인 포화 전압(Vg,s1)으로 유지된다. 따라서, 그라운드 선택 라인(GSL)과 채널 영역(114) 사이의 전압 차이는 소거 전압(Vers)보다 상당히 작을 수 있고, 또한 그라운드 선택 트랜지스터(GST)들이 소프트 소거되지 않을 정도의 레벨을 가질 수 있다.
또한, 이 구간에서, 그라운드 선택 라인 포화 전압(Vg , s1)은 상기 그라운드 선택 라인(GSL)을 플로팅시킬 때의 상기 그라운드 선택 라인(GSL)의 도달 전압인 그라운드 선택 라인 플로팅 전압(도 5의 Vg ,f)보다 클 수 있다. 즉, 그라운드 선택 라인 포화 전압(Vg , s1)과 소거 전압(Vers)의 차이는 소프트 소거 전압(도 5의 Vse)보다 작을 수 있다. 이에 따라, 그라운드 선택 트랜지스터(GST)의 소프트 소거가 방지될 수 있다.
제5 구간(t5)에서, 기판(112) 전압과 그라운드 선택 라인(GSL) 전압 모두 하강한다. 도 7에 도시된 것과 같이 제5 구간(t5)에서 기판(112) 전압과 그라운드 선택 라인(GSL) 전압은 그라운드 전압으로 유지될 수도 있고, 이와는 달리, 기판(112) 전압과 그라운드 선택 라인(GSL) 전압이 소정의 기울기로 점진적으로 하강하여 그라운드 전압에 도달할 수도 있다.
전술한 소거 방법에서, t1 및 t2 구간은 소거 전압(Vers)까지 기판(112) 전압을 상승시키는 기판 전압 상승 구간이고, t3 및 t4 구간은 소거 전압(Vers)을 소정의 시간 동안 유지시키는 기판 전압 유지 구간이며, t5 구간은 기판(112) 전압을 하강시키는 리셋 구간일 수 있다. 또한, t1 구간은 그라운드 선택 라인(GSL)이 그라운드를 유지하는 제1 지연 구간이며, t2 및 t3 구간은 그라운드 선택 라인 포화 전압(Vg , s1)까지 상승시키는 그라운드 선택 라인 전압 상승 구간이고, t4 구간은 그라운드 선택 라인 포화 전압(Vg , s1)을 소정의 시간 동안 유지시키는 그라운드 선택 라인 전압 유지 구간이며, t5 구간은 그라운드 선택 라인(GSL) 전압을 하강시키는 리셋 구간일 수 있다. 즉, t3 구간에서, 상기 그라운드 선택 라인 전압 상승 구간은 상기 기판 전압 유지 구간과 일부 중첩될 수 있다. 또한, 상기 기판 바이어스 회로(도 1의 160)가 상기 기판 전압 유지 구간에 도달한 이후에, 상기 그라운드 선택 라인 전압 발생부(128)가 상기 그라운드 선택 라인 전압 유지 구간에 도달할 수 있다.
한편, 메모리 셀 어레이(110) 중 소거 동작을 수행하는 메모리 블록의 경우, 비트 라인(도 2의 BL) 및 스트링 선택 라인(도 2의 SSL)은 플로팅 상태를 유지한다.
반면, 메모리 셀 어레이(110) 중 소거 동작을 수행하지 않는 메모리 블록의 경우에도, 소거 동작을 수행하는 메모리 블록과 비트 라인(BL)을 공유하므로, 비트 라인(BL)의 동작에 따라 스트링 선택 라인(SSL) 및 워드 라인들(WL)의 동작이 결정된다. 아래의 표 1에 도시된 것과 같이, 선택되지 않은 메모리 블록, 즉 소거 동작을 수행하지 않는 메모리 블록의 경우, 기판(112), 그라운드 선택 라인(GSL), 워드 라인(WL), 스트링 선택 라인(SSL) 및 비트 라인(BL)을 모두 플로팅시킬 수 있다.
선택된 메모리 블록 선택되지 않은 메모리 블록
BL Float BL Float
SSL Float SSL Float
WL Vwe WL Float
GSL Vg , s1 GSL Float
기판 Vers 기판 Float
전술한 소거 방법에 따르면, 그라운드 선택 라인(GSL)의 지연 구간을 충분히 유지하여 메모리 셀 트랜지스터들(MC1~MC6)의 정상적 소거 작동이 가능하며, 또한, 그라운드 선택 라인 포화 전압(Vg , s1)과 소거 전압(Vers)의 차이는 소프트 소거 전압(Vse)보다 작아 그라운드 선택 트랜지스터(GST)의 소프트 소거가 방지될 수 있다.
도 8은 예시적인 실시예들에 따른 소거 방법을 나타내는 타이밍도이다. 도 8에는 기판(도 3의 112), 워드 라인(도 2의 WL1~WL6) 및 그라운드 선택 라인(도 2의 GSL)에 인가된 전압을 각각 Vsub, VWL 및 VGSL로 도시하였다.
도 8을 참조하면, 제1 구간(t1)에서 기판(112) 전압이 목표 전압(Vtar)에 도달할 때까지 소정의 기울기로 상승한다. 이때, 그라운드 선택 라인(GSL)은 제1 프리셋 전압으로 유지되며, 상기 제1 프리셋 전압은 그라운드 전압일 수 있다.
제2 구간(t2)에서, 기판(112) 전압은 소거 전압(Vers)에 도달할 때까지 상기 제1 구간에서의 상승 기울기와 동일한 기울기로 상승한다. 이 구간에서, 그라운드 선택 라인 전압 발생부(도 1의 128)가 턴-온되어, 그라운드 선택 라인(GSL)의 전압은 그라운드 선택 라인 포화 전압(Vg , s2)에 도달할 때까지 상승할 수 있다. 이 때, 그라운드 선택 라인(GSL)의 전압은 기판(112) 전압의 상승 기울기보다 큰 기울기로 상승한다.
제3 구간(t3)에서, 기판(112) 전압은 소거 전압(Vers)으로 유지되며, 그라운드 선택 라인 전압(GSL)의 전압은 그라운드 선택 라인 포화 전압(Vg , s2)으로 유지된다.
도 5에서 설명한 것과 같이 상기 기판(112)에 소거 전압(Vers)을 인가한 후 제1 지연 시간이 경과된 후에 상기 그라운드 선택 라인(GSL)을 플로팅시킬 때, 그라운드 선택 라인(GSL)은 기판(112)의 전압 상승율과 실질적으로 동일한 전압 상승율을 갖게 된다. 기판(112) 전압이 소거 전압(Vers)에 도달하는 경우, 상기 그라운드 선택 라인(GSL)은 그라운드 선택 라인 플로팅 전압(도 5의 Vg ,f)으로 유지될 수 있다. 본 실시예에서는, 기판(112)의 전압 상승율보다 그라운드 선택 라인(GSL)의 전압 상승율이 높게 설정되므로, 제2 구간(t2)에서 시간이 지날수록 그라운드 선택 라인(GSL)의 전압과 기판(112) 전압 사이의 차이가 감소할 수 있다. 그 결과, 제3 구간(t3)에서 그라운드 선택 라인 포화 전압(Vg , s2)은 상기 그라운드 선택 라인 플로팅 전압(Vg ,f)보다 클 수 있다. 다시 말하면, 그라운드 선택 라인 포화 전압(Vg , s2)과 소거 전압(Vers)의 차이는 소프트 소거 전압(도 5의 Vse)보다 작을 수 있다. 이에 따라, 그라운드 선택 트랜지스터(GST)의 소프트 소거가 방지될 수 있다.
제4 구간(t4)에서, 기판(112) 전압과 그라운드 선택 라인(GSL) 전압 모두 리셋된다.
전술한 소거 방법에서, t1 및 t2 구간은 소거 전압(Vers)까지 기판(112) 전압을 상승시키는 기판 전압 상승 구간이고, t3 구간은 소거 전압(Vers)을 소정의 시간 동안 유지시키는 기판 전압 유지 구간이며, t4 구간은 기판(112) 전압을 하강시키는 리셋 구간일 수 있다. 또한, t1 구간은 그라운드 선택 라인(GSL)이 그라운드를 유지하는 제1 지연 구간이며, t2 구간은 그라운드 선택 라인 포화 전압(Vg , s2)까지 상승시키는 그라운드 선택 라인 전압 상승 구간이고, t3 구간은 그라운드 선택 라인 포화 전압(Vg , s2)을 소정의 시간 동안 유지시키는 그라운드 선택 라인 전압 유지 구간이며, t4 구간은 그라운드 선택 라인(GSL) 전압을 하강시키는 리셋 구간일 수 있다. 즉, 상기 기판 바이어스 회로(도 1의 160)가 상기 기판 전압 유지 구간에 도달할 때, 상기 그라운드 선택 라인 전압 발생부(128)가 상기 그라운드 선택 라인 전압 유지 구간에 도달할 수 있다. 또한, 기판 전압 상승 구간의 전압 상승율보다 그라운드 선택 라인 전압 상승 구간의 전압 상승율이 더 클 수 있다.
전술한 소거 방법에 따르면, 그라운드 선택 라인(GSL)의 지연 구간을 충분히 유지하여 메모리 셀 트랜지스터들(MC1~MC6)의 정상적 소거 작동이 가능하며, 또한, 그라운드 선택 라인 포화 전압(Vg , s2)과 소거 전압(Vers)의 차이는 소프트 소거 전압(Vse)보다 작아 그라운드 선택 트랜지스터(GST)의 소프트 소거가 방지될 수 있다.
도 9는 예시적인 실시예들에 따른 소거 방법을 나타내는 타이밍도이다. 도 9는 그라운드 선택 라인(도 2의 GSL)의 전압 상승율을 제외하면, 도 7을 참조로 설명한 소거 방법과 유사하므로 차이점을 중심으로 설명한다.
도 9를 참조하면, 그라운드 선택 라인(GSL)은 기판(112) 전압 상승율보다 높은 전압 상승율을 가지도록 인가될 수 있다. 또한, 기판(112) 전압이 소거 전압(Vers)에 도달한 이후, 즉 제3 구간(t3)에서도 그라운드 선택 라인(GSL)은 전압이 상승될 수 있다. 이에 따라, 그라운드 선택 라인 포화 전압(Vg , s3)과 소거 전압(Vers)의 차이는 소프트 소거 전압(도 5의 Vse)보다 작을 수 있다. 그 결과, 그라운드 선택 트랜지스터의 소프트 소거가 방지될 수 있다.
전술한 소거 방법에서, t1 및 t2 구간은 소거 전압(Vers)까지 기판(112) 전압을 상승시키는 기판 전압 상승 구간이고, t3 및 t4 구간은 소거 전압(Vers)을 소정의 시간 동안 유지시키는 기판 전압 유지 구간이며, t5 구간은 기판(112) 전압을 하강시키는 리셋 구간일 수 있다. 또한, t1 구간은 그라운드 선택 라인(GSL)이 그라운드를 유지하는 제1 지연 구간이며, t2 및 t3 구간은 그라운드 선택 라인 포화 전압(Vg , s3)까지 상승시키는 그라운드 선택 라인 전압 상승 구간이고, t4 구간은 그라운드 선택 라인 포화 전압(Vg , s3)을 소정의 시간 동안 유지시키는 그라운드 선택 라인 전압 유지 구간이며, t5 구간은 그라운드 선택 라인(GSL) 전압을 하강시키는 리셋 구간일 수 있다. 또한, 상기 그라운드 선택 라인 전압 상승 구간에서의 전압 상승율은 상기 기판 전압 상승 구간에서의 전압 상승율보다 높을 수 있다. 상기 기판 바이어스 회로(160)가 상기 기판 전압 유지 구간에 도달한 이후에, 상기 그라운드 선택 라인 전압 발생부(128)가 상기 그라운드 선택 라인 전압 유지 구간에 도달할 수 있다.
전술한 소거 방법에 따르면, 그라운드 선택 라인(GSL)의 지연 구간을 충분히 유지하여 메모리셀 트랜지스터들(MC1~MC6)의 정상적 소거 작동이 가능하며, 또한, 그라운드 선택 라인 포화 전압(Vg , s3)과 소거 전압(Vers)의 차이는 소프트 소거 전압(Vse)보다 작아 그라운드 선택 트랜지스터(GST)의 소프트 소거가 방지될 수 있다.
도 10은 예시적인 실시예들에 따른 불휘발성 메모리 장치(100)의 메모리 셀 어레이(110) 및 어드레스 디코더(120)를 나타낸 블록도이다. 도 10에는 예시적으로 메모리 셀 어레이(110)의 하나의 메모리 블록(BLKa)만을 표시하였다.
도 10을 참조하면, 어드레스 디코더(120)는 블록 선택 회로(122), 블록 워드 라인 드라이버(124), 스트링 선택 라인 드라이버(125), 워드 라인 드라이버(126) 및 그라운드 선택 라인 드라이버(127)를 포함할 수 있다.
또한, 어드레스 디코더(120)는 그라운드 선택 라인 드라이버(127)와 연결된 그라운드 선택 라인 전압 발생부(128)를 더 포함할 수 있다. 그러나, 이와 달리 그라운드 선택 라인 전압 발생부(128)가 그라운드 선택 라인 드라이버(127) 내에 구성될 수도 있다.
블록 선택 회로(122)는 메모리 셀 어레이(110)의 메모리 블록들 중 하나를 선택하도록 구성된다. 블록 선택 회로(122)는 복수의 스위치들, 예를 들어, 복수의 트랜지스터들로 구성될 수 있다.
블록 선택 회로(122)의 트랜지스터들의 게이트는 블록 워드 라인(BLKWL)에 공통으로 연결된다. 블록 선택 회로(122)의 트랜지스터들 중 일부는 스트링 선택 라인들(SSL1, SSL2) 및 선택 라인들(SS1, SS2) 사이에 각각 연결된다. 블록 선택 회로(122)의 트랜지스터들 중 일부는 워드 라인들(WL1~WL6) 및 선택 라인들(S1~S6) 사이에 각각 연결된다. 블록 선택 회로(122)의 트랜지스터들 중 일부는 그라운드 선택 라인(GSL) 및 선택 라인(GS) 사이에 연결된다. 즉, 블록 워드 라인(BLKWL)의 전압 레벨에 응답하여, 블록 선택 회로(122)는 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 및 그라운드 선택 라인(GSL)을 각각 스트링 선택 라인 드라이버(125), 워드 라인 드라이버(126), 및 그라운드 선택 라인 드라이버(127)에 연결한다.
블록 워드 라인 드라이버(124)는 블록 워드 라인(BLKWL)을 구동하도록 구성된다. 예를 들면, 메모리 블록(BLKa)이 선택될 때, 블록 워드 라인 드라이버(124)는 블록 워드 라인(BLKWL)에 선택 전압을 인가할 수 있다. 예를 들어, 프로그램 동작 및 읽기 동작 시에, 블록 워드 라인 드라이버(124)는 블록 워드 라인(BLKWL)에 고전압(Vpp)을 인가할 수 있고, 소거 동작 시에, 블록 워드 라인 드라이버(124)는 블록 워드 라인(BLKWL)에 전원 전압(Vcc)을 인가할 수 있다.
스트링 선택 라인 드라이버(125)는 선택 라인들(SS1, SS2)에 연결된다. 선택 라인들(SS1, SS2)은 블록 선택 회로(122)를 통해 스트링 선택 라인들(SSL1, SSL2)에 연결된다. 즉, 스트링 선택 라인 드라이버(125)는 블록 선택 회로(122)를 통해 스트링 선택 라인들(SSL1, SSL2)을 구동하도록 구성된다. 예를 들면, 소거 동작 시에, 스트링 선택 라인 드라이버(125)는 스트링 선택 라인들(SSL1, SSL2)을 플로팅하도록 구성된다.
워드 라인 드라이버(126)는 선택 라인들(S1~S6)에 연결된다. 선택 라인들(S1~S6)은 블록 선택 회로(122)를 통해 워드 라인들(WL1~WL6)에 연결된다. 즉, 워드 라인 드라이버(126)는 블록 선택 회로(122)를 통해 워드 라인들(WL1~WL6)을 구동하도록 구성된다. 예시적으로, 소거 동작 시에, 워드 라인 드라이버(126)는 워드 라인들(WL1~WL6)에 워드 라인 소거 전압(Vwe)을 인가하도록 구성된다.
그라운드 선택 라인 드라이버(127)는 선택 라인들(GS)에 연결된다. 선택 라인들(GS)은 블록 선택 회로(122)를 통해 그라운드 선택 라인들(GSL)에 연결된다. 즉, 그라운드 선택 라인 드라이버(127)는 블록 선택 회로(122)를 통해 그라운드 선택 라인들(GSL)을 구동하도록 구성된다.
소거 동작 시에, 그라운드 선택 라인 드라이버(127)는 그라운드 활성 신호(GE)에 응답하여 동작하도록 구성된다. 예시적으로, 소거 동작이 시작될 때, 그라운드 선택 라인 드라이버(127)는 그라운드 선택 라인들(GSL)에 제1 프리셋 전압(예를 들어, 그라운드 전압(Vss))을 인가하도록 구성된다. 제1 프리셋 전압은 그라운드 선택 라인들(GSL)에 연결된 그라운드 선택 트랜지스터들(GST)을 턴-오프 하는 전압일 수 있다. 그라운드 활성 신호(GE)의 논리값이 천이할 때, 그라운드 선택 라인 드라이버(127)는 그라운드 선택 라인 전압 발생부(128)가 턴-온되게 할 수 있다.
예를 들면, 그라운드 활성 신호(GE)가 천이할 때, 그라운드 선택 라인 드라이버(127)는 그라운드 선택 라인 전압 발생부(128)를 턴-온 시키도록 신호를 전달하고, 그라운드 선택 라인 전압 발생부(128)에서 그라운드 선택 라인 전압을 출력할 수 있다. 상기 그라운드 선택 라인 전압은 도 7 내지 도 9을 참조로 설명한 소거 방법에 따른 시퀀스를 갖도록 제공될 수 있다. 예를 들어, 그라운드 활성 신호(GE)가 천이할 때, 상기 그라운드 선택 라인 전압 발생부(128)는 그라운드 선택 라인을 바이어스하도록 턴-온되며, 미리 설정된 시퀀스에 따라 메모리 셀 어레이(110)의 그라운드 선택 라인(GSL)에 그라운드 선택 라인 포화 전압(Vg , s1~ Vg , s3)을 인가하도록 구성될 수 있다.
전술한 바와 같이, 본 발명의 실시예들에 따른 불휘발성 메모리 장치(100)는 소거 동작 시에 메모리 셀 어레이(110)의 기판 전압 변화에 응답하여 그라운드 선택 라인들(GSL)을 구동하도록 구성된다. 메모리 셀들(MC1~MC6)이 정상적으로 소거될 수 있게 하는 한편, 그라운드 선택 트랜지스터들(GST)의 소프트 소거를 방지할 수 있다. 따라서, 불휘발성 메모리 장치(100)의 신뢰성이 향상될 수 있다.
도 11은 도 1의 불휘발성 메모리 장치(100)를 포함하는 컴퓨팅 시스템(3000)을 나타내는 블록도이다. 도 11을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 도 1의 불휘발성 메모리 장치(100)를 포함할 수 있다. 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 도 1 내지 도 4를 참조하여 설명된 불휘발성 메모리 장치(100) 및 도 6 내지 도 10을 참조로 설명된 소거 방법에 따라 동작하도록 구성된다. 컨트롤러(2200)는 호스트(Host) 및 불휘발성 메모리 장치(2100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(2200)는 불휘발성 메모리 장치(2100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(2200)는 불휘발성 메모리 장치(2100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(2200)는 불휘발성 메모리 장치(2100) 및 호스트 사이에 인터페이스를 제공하도록 구성된다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결될 수 있고, 이와는 달리 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 불휘발성 메모리 장치(2100)의 읽기 및 소거 동작은 중앙처리장치(3100)에 의해 제어될 수 있다. 그리고, 불휘발성 메모리 장치(2100)의 리프레시(refresh) 또한 중앙처리장치(3100)에 의해 제어될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 불휘발성 메모리 장치 110: 메모리 셀 어레이
112: 기판 113: 절연 물질들
114: 채널 영역 116: 매립 절연층
118: 게이트 절연막 120: 어드레스 디코더
122: 블록 선택 회로 124: 블록 워드 라인 드라이버
125: 스트링 선택 라인 드라이버 126: 워드 라인 드라이버
127: 그라운드 선택 라인 드라이버 128: 선택 라인 전압 발생부
130: 기판 모니터 회로 140: 읽기 및 쓰기 회로
150: 제어 로직 160: 기판 바이어스 회로
212~282: 제1 도전 물질들 320: 드레인
332: 제2 도전 물질들

Claims (10)

  1. 기판 상에 제공되는 복수의 셀 스트링들을 포함하며,
    상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 적어도 하나의 그라운드 선택 트랜지스터 및 복수의 셀 트랜지스터들을 포함하며, 상기 기판과 상기 셀 스트링들의 채널 영역은 동일한 도전형을 갖는 불휘발성 메모리 장치로서,
    소거 동작 시, 상기 기판에 소거 전압을 제공하는 기판 바이어스 회로; 및
    소거 동작 시, 상기 그라운드 선택 트랜지스터에 그라운드 선택 라인 포화 전압을 제공하는 그라운드 선택 라인 전압 발생부를 포함하며,
    기판 전압이 상기 소거 전압에 도달한 후 상기 기판 전압이 상기 소거 전압을 유지하는 구간 중 일부 구간이 그라운드 선택 라인 전압의 전압 상승 구간과 중첩되는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 그라운드 선택 라인 포화 전압은 상기 소거 전압보다 작은 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 그라운드 선택 라인 전압 발생부는, 상기 그라운드 선택 트랜지스터가 소프트 소거(soft erase)되지 않도록 상기 그라운드 선택 라인 포화 전압을 제공하는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 그라운드 선택 라인 전압 발생부는,
    그라운드를 유지하는 제1 지연 구간;
    그라운드 선택 라인 포화 전압까지 상승시키는 그라운드 선택 라인 전압 상승 구간;
    상기 그라운드 선택 라인 포화 전압을 소정의 시간 동안 유지시키는 그라운드 선택 라인 전압 유지 구간;
    상기 그라운드 선택 라인 전압을 하강시키는 리셋 구간;으로 구별하여, 상기 그라운드 선택 라인에 상기 그라운드 선택 라인 포화 전압을 제공하는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제4항에 있어서,
    상기 기판 바이어스 회로는,
    소거 전압까지 상기 기판 전압을 상승시키는 기판 전압 상승 구간;
    상기 소거 전압을 소정의 시간 동안 유지시키는 기판 전압 유지 구간;
    상기 기판 전압을 하강시키는 리셋 구간;을 수행함으로써 상기 기판에 상기 소거 전압을 제공하도록 구성되는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제5항에 있어서,
    상기 그라운드 선택 라인 전압의 전압 상승율은 상기 기판 전압의 전압 상승율보다 높은 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제5항에 있어서,
    상기 기판 바이어스 회로가 상기 기판 전압 유지 구간에 도달할 때, 상기 그라운드 선택 라인 전압 발생부가 상기 그라운드 선택 라인 전압 유지 구간에 도달하는 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 삭제
  9. 제5항에 있어서.
    상기 기판 바이어스 회로가 상기 기판 전압 유지 구간에 도달한 이후에, 상기 그라운드 선택 라인 전압 발생부가 상기 그라운드 선택 라인 전압 유지 구간에 도달하는 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 각각이, 기판에 수직한 방향으로 적층된 적어도 하나의 그라운드 선택 트랜지스터 및 복수의 셀 트랜지스터들을 포함하는 복수의 셀 스트링들을 포함하는 불휘발성 메모리 장치의 소거 방법에 있어서,
    상기 그라운드 선택 트랜지스터에 연결된 그라운드 선택 라인에 그라운드 전압을 인가하는 단계;
    상기 복수의 셀 트랜지스터들에 연결된 워드 라인들에 워드 라인 소거 전압을 인가하는 단계;
    상기 기판에 소거 전압을 인가하는 단계; 및
    상기 그라운드 선택 라인에 그라운드 선택 라인 포화 전압을 인가하는 단계를 포함하며,
    상기 그라운드 선택 라인 포화 전압을 인가하는 단계는, 상기 기판에 소거 전압을 인가한 후 제1 지연 시간이 경과된 후에 상기 그라운드 선택 라인에 상기 그라운드 선택 라인 포화 전압을 인가하는 단계를 포함하며,
    기판 전압이 상기 소거 전압에 도달한 후 상기 기판 전압이 상기 소거 전압을 유지하는 구간 중 일부 구간이 그라운드 선택 라인 전압의 전압 상승 구간과 중첩되는 것을 특징으로 하는 불휘발성 메모리 장치의 소거 방법.
KR1020130075938A 2013-06-28 2013-06-28 불휘발성 메모리 장치 및 그 소거 방법 KR102128473B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130075938A KR102128473B1 (ko) 2013-06-28 2013-06-28 불휘발성 메모리 장치 및 그 소거 방법
US14/303,741 US9299446B2 (en) 2013-06-28 2014-06-13 Nonvolatile memory device and an erase method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130075938A KR102128473B1 (ko) 2013-06-28 2013-06-28 불휘발성 메모리 장치 및 그 소거 방법

Publications (2)

Publication Number Publication Date
KR20150002292A KR20150002292A (ko) 2015-01-07
KR102128473B1 true KR102128473B1 (ko) 2020-06-30

Family

ID=52115467

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130075938A KR102128473B1 (ko) 2013-06-28 2013-06-28 불휘발성 메모리 장치 및 그 소거 방법

Country Status (2)

Country Link
US (1) US9299446B2 (ko)
KR (1) KR102128473B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150026209A (ko) * 2013-09-02 2015-03-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
WO2016077221A1 (en) 2014-11-10 2016-05-19 The North Face Apparel Corp. Footwear and other articles formed by jet extrusion processes
KR102341260B1 (ko) * 2017-11-22 2021-12-20 삼성전자주식회사 불휘발성 메모리 장치 및 그 소거 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110194357A1 (en) 2010-02-09 2011-08-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
US20110216603A1 (en) 2010-03-04 2011-09-08 Samsung Electronics Co., Ltd. Non-Volatile Memory Device, Erasing Method Thereof, And Memory System Including The Same
US20120120740A1 (en) 2010-11-16 2012-05-17 Samsung Electronics, Co., Ltd. Nonvolatile Memory Devices, Erasing Methods Thereof and Memory Systems Including the Same
US20120275234A1 (en) 2010-03-04 2012-11-01 Ho-Chul Lee Nonvolatile memory devices, memory systems and computing systems
US20130182502A1 (en) 2010-11-16 2013-07-18 Byeong-in Cheo Operating Methods of Nonvolatile Memory Devices

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101468098B1 (ko) * 2008-06-23 2014-12-04 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템
KR101587601B1 (ko) 2009-01-14 2016-01-25 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
KR101481104B1 (ko) 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101616089B1 (ko) 2009-06-22 2016-04-28 삼성전자주식회사 3차원 반도체 메모리 소자
KR20110020533A (ko) 2009-08-24 2011-03-03 삼성전자주식회사 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
KR101113767B1 (ko) 2009-10-19 2012-02-27 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법
US20110096609A1 (en) 2009-10-23 2011-04-28 Aplus Flash Technology, Inc. Novel punch-through free program scheme for nt-string flash design
JP5788183B2 (ja) 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
KR101660432B1 (ko) 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
JP2012119013A (ja) 2010-11-29 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
KR20120064482A (ko) 2010-12-09 2012-06-19 삼성전자주식회사 고속 동작 및 저전력 소모 특성을 갖는 비휘발성 반도체 메모리 장치
US8811077B2 (en) 2011-01-19 2014-08-19 Macronix International Co., Ltd. Memory architecture of 3D array with improved uniformity of bit line capacitances
KR20120094339A (ko) 2011-02-16 2012-08-24 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110194357A1 (en) 2010-02-09 2011-08-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
US20110216603A1 (en) 2010-03-04 2011-09-08 Samsung Electronics Co., Ltd. Non-Volatile Memory Device, Erasing Method Thereof, And Memory System Including The Same
US20120275234A1 (en) 2010-03-04 2012-11-01 Ho-Chul Lee Nonvolatile memory devices, memory systems and computing systems
US20120120740A1 (en) 2010-11-16 2012-05-17 Samsung Electronics, Co., Ltd. Nonvolatile Memory Devices, Erasing Methods Thereof and Memory Systems Including the Same
US20130182502A1 (en) 2010-11-16 2013-07-18 Byeong-in Cheo Operating Methods of Nonvolatile Memory Devices
US8873294B2 (en) 2010-11-16 2014-10-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices, erasing methods thereof and memory systems including the same

Also Published As

Publication number Publication date
US20150003170A1 (en) 2015-01-01
US9299446B2 (en) 2016-03-29
KR20150002292A (ko) 2015-01-07

Similar Documents

Publication Publication Date Title
KR102600997B1 (ko) 메모리 장치
TWI518850B (zh) 非揮發性記憶體裝置、其操作方法以及包含該方法裝置之記憶體系統
CN107068182B (zh) 非易失性存储装置、擦除方法及包括该装置的存储系统
JP5545561B2 (ja) ストリング選択ゲートを有するメモリセルのストリングを組み込むメモリデバイス、ならびにその作動および形成方法
KR101811035B1 (ko) 불휘발성 메모리 및 그것의 소거 방법
US8897070B2 (en) Selective word line erase in 3D non-volatile memory
KR101855437B1 (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
JP4856203B2 (ja) 不揮発性半導体記憶装置
KR102239596B1 (ko) 비휘발성 메모리 장치
KR101692520B1 (ko) 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR20150129940A (ko) 불 휘발성 메모리 장치 및 그것의 소거 방법
KR20160101587A (ko) 전하 트랩 불휘발성 메모리소자 및 그 제조방법과, 전하 트랩 불휘발성 메모리소자의 동작방법
KR102341260B1 (ko) 불휘발성 메모리 장치 및 그 소거 방법
US10971238B2 (en) Three-dimensional semiconductor memory devices and methods of operating the same
US11348910B2 (en) Non-volatile memory device
JP4959990B2 (ja) 半導体装置
KR101785010B1 (ko) 불휘발성 메모리 장치
KR102128473B1 (ko) 불휘발성 메모리 장치 및 그 소거 방법
KR101739059B1 (ko) 불휘발성 메모리 장치
US10680013B2 (en) Three-dimensional memory devices having plurality of vertical channel structures
KR101691094B1 (ko) 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US20230100548A1 (en) Non-volatile memory device
KR102666991B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
CN118173148A (zh) 存储器装置和存储器装置的擦除方法
KR20060070724A (ko) 플래쉬 메모리 소자의 프로그램 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant