TWI518850B - 非揮發性記憶體裝置、其操作方法以及包含該方法裝置之記憶體系統 - Google Patents

非揮發性記憶體裝置、其操作方法以及包含該方法裝置之記憶體系統 Download PDF

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Description

非揮發性記憶體裝置、其操作方法以及包含該方法裝置之記憶體系統
本文中之揭露內容是關於半導體記憶體，且更特定而言是關於具有三維結構之非揮發性記憶體裝置、其操作方法以及包含所述裝置之記憶體系統。
半導體記憶體裝置為使用諸如矽(Si)、鍺(Ge)、砷化鎵(GaAs)以及磷化銦(InP)之半導體材料來實施之記憶體裝置。半導體記憶體裝置主要劃分成揮發性記憶體裝置以及非揮發性記憶體裝置。
揮發性記憶體裝置為在切斷電源時抹除所儲存資料之記憶體裝置。作為揮發性記憶體裝置，存在靜態隨機存取記憶體(Static Random Access Memory；SRAM)、動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)以及同步動態隨機存取記憶體(Synchronous Dynamic Random Access Memory；SDRAM)。非揮發性記憶體裝置為甚至在切斷電源時仍留存所儲存資料之記憶體裝置。作為非揮發性記憶體裝置，存在唯讀記憶體(Read Only Memory；ROM)、可程式化唯讀記憶體(Programmable Read Only Memory；PROM)、可抹除可程式化唯讀記憶體(Erasable Programmable Read Only Memory；EPROM)、電性可抹除可程式化唯讀記憶體(Electrically Erasable Programmable Read Only Memory；EEPROM)、快閃記憶體裝置(flash memory device)、相變隨機存取記憶體 (Phase-change Random Access Memory；PRAM)、磁阻式隨機存取記憶體(Magnetoresistive Random Access Memory；MRAM)、電阻式隨機存取記憶體(Resistive Random Access Memory；RRAM)以及鐵電式隨機存取記憶體(Ferroelectric Random Access Memory；FRAM)。快閃記憶體裝置主要歸類成「反或」(NOR)型以及「反及」(NAND)型。
最近，為了改良半導體記憶體裝置中之整合程度，已研究具有三維陣列結構之半導體記憶體裝置。
本揭露內容提供具有增強的操作速度以及可靠性之非揮發性記憶體裝置、其操作方法以及包含所述非揮發性記憶體裝置之記憶體系統。
本發明概念之實施例提供操作非揮發性記憶體裝置之方法，所述非揮發性記憶體裝置包含基板以及具有沿著橫斷所述基板之方向而堆疊之多個記憶胞的記憶體區塊，所述方法包含：讀取來自選定記憶體區塊之子區塊中之選定子區塊的資料；以及回應於所述選定子區塊之所述讀取而選擇性地更新所述選定記憶體區塊之每一子區塊，其中分離地抹除所述選定記憶體區塊之每一子區塊。
在一些實施例中，回應於所述選定子區塊之所述讀取以對所述選定記憶體區塊之每一子區塊之所述選擇性地更新可包含：在資料寫入至所述選定記憶體區塊之子區塊中之特定子區塊中之後在所述選定記憶體區塊中執行之讀取 操作之數目達到參考值時，更新所述特定子區塊。
在其他實施例中，回應於所述選定子區塊之所述讀取以對所述選定記憶體區塊之每一子區塊之所述選擇性地更新可包含：備份所述選定記憶體區塊之子區塊中之特定子區塊的資料；以及抹除所述特定子區塊。
在另外其他實施例中，所述選定記憶體區塊之子區塊中之特定子區塊的所述資料之所述備份可包含：讀取所述特定子區塊之資料；以及將經讀取的所述資料寫入至所述記憶體區塊之子區塊中之子區塊。
在另外其他實施例中，所述選定記憶體區塊之子區塊中之特定子區塊的所述資料之所述備份可包含：讀取所述特定子區塊之資料；以及將經讀取的所述資料寫入至所述選定記憶體區塊之子區塊中之子區塊。
在另外其他實施例中，所述特定子區塊之所述抹除可包含：將字線抹除電壓施加至所述選定記憶體區塊之字線中之對應於所述特定子區塊的字線；使所述選定記憶體區塊之剩餘字線浮動；以及將抹除電壓施加至所述基板。
在另外實施例中，所述字線抹除電壓可為接地電壓。
在另外其他實施例中，所述抹除電壓可為高電壓。
在另外其他實施例中，所述特定子區塊之所述抹除可更包含：將中等(medium)電壓施加至所述特定子區塊與鄰近於所述特定子區塊之至少一個子區塊之間的至少一條虛設(dummy)字線。
在另外其他實施例中，所述中等電壓可具有所述字線 抹除電壓與所述抹除電壓之間的位準。
在另外其他實施例中，所述特定子區塊之所述抹除可包含：將字線抹除電壓施加至所述選定記憶體區塊之字線中之對應於所述特定子區塊的字線；將字線抹除禁止電壓施加至所述選定記憶體區塊之所述剩餘字線；以及將抹除電壓施加至所述基板。
在本發明概念之其他實施例中，非揮發性記憶體裝置包含：記憶胞陣列，所述記憶胞陣列包含基板以及記憶體區塊，所述記憶體區塊包含沿著橫斷所述基板之方向而堆疊之多個記憶胞；解碼器，所述解碼器經由字線而連接至所述記憶體區塊；以及讀取與寫入電路，所述讀取與寫入電路經由位元線而連接至所述記憶體區塊，其中每一記憶體區塊沿著橫斷所述基板之方向而劃分成多個子區塊；且分離地抹除每一子區塊。
在一些實施例中，每一子區塊中之記憶胞可沿著橫斷所述基板之所述方向而彼此間隔第一距離；且在沿著橫斷所述基板之所述方向而相鄰近的子區塊之界面處的記憶胞可彼此間隔了較所述第一距離長之第二距離。
在其他實施例中，在每一子區塊中，第一個記憶胞以及最後一個記憶胞中之每一者可具有沿著橫斷所述基板之所述方向的第一大小，且剩餘記憶胞中之每一者具有比所述第一大小還小之第二大小。
在另外其他實施例中，所述基板上之特定記憶胞以及沿著橫斷所述基板之所述方向而堆疊於所述特定記憶胞上 之記憶胞可構成一個串(string)；且所述串之所述記憶胞之通道可沿著橫斷所述基板之所述方向而共同連接著。
在本發明概念之另外其他實施例中，記憶體系統包含：非揮發性記憶體裝置，所述非揮發性記憶體裝置包含基板以及記憶體區塊，所述記憶體區塊具有沿著橫斷所述基板之方向而堆疊之多個記憶胞；控制器，所述控制器控制所述非揮發性記憶體裝置，其中每一記憶體區塊沿著橫斷所述基板之所述方向而劃分成多個子區塊；分離地抹除每一子區塊；且基於對所述記憶體區塊中之選定記憶體區塊執行之讀取操作的數目，所述控制器選擇性地更新所述選定記憶體區塊之每一子區塊。
在一些實施例中，在資料寫入至所述選定記憶體區塊之選定子區塊中之後在對所述選定記憶體區塊執行之讀取操作的所述數目達到參考值時，所述控制器可選擇性地更新所述選定記憶體區塊之每一子區塊。
在其他實施例中，在更新所述選定記憶體區塊之子區塊中之特定子區塊時，所述控制器可讀取所述特定子區塊之資料且可將經讀取的所述資料寫入至所述記憶體區塊之子區塊中之一者中。
在另外其他實施例中，在每一記憶體區塊中，至少一個虛設記憶胞可設在沿著橫斷所述基板之所述方向而相鄰近的子區塊之間。
在另外其他實施例中，所述非揮發性記憶體裝置以及所述控制器可構成固態磁碟機(SSD)。
包含隨附圖式以提供本發明概念之進一步理解，且隨附圖式併入於本說明書中且構成本說明書之一部分。所述圖式說明本發明概念之例示性實施例，且所述圖式與【實施方式】一起用來解釋本發明概念之原理。
下文中，將參看隨附圖式以使得本發明之技術理念可易於由一般熟習與本發明有關之技術者執行的方式來詳細描述本發明概念之實施例。相同元件將使用相同參考數字來表示。類似元件將使用類似的參考數字來表示。
圖1為根據本發明概念之實施例之記憶體系統1000的方塊圖。參看圖1，記憶體系統1000包含非揮發性記憶體裝置100以及控制器500。
非揮發性記憶體裝置100具有允許資料儲存於其中之組態。將在下文參看圖2更詳細地描述非揮發性記憶體裝置。
控制器500連接至主機以及非揮發性記憶體裝置100。回應於來自主機之請求，控制器500經組態以存取非揮發性記憶體裝置100。舉例而言，控制器500經組態以控制非揮發性記憶體裝置100之讀取、寫入、抹除以及背景操作。控制器500經組態以提供非揮發性記憶體裝置100與主機之間的介面。控制器500經組態以驅動控制非揮發性記憶體裝置100之韌體。
控制器500包含內部匯流排510、處理器520、隨機存取記憶體(RAM)530、主機介面540、錯誤校正區塊 550以及記憶體介面560。
內部匯流排510提供控制器500之元件之間的通道。
處理器520經組態以控制該控制器500之整體操作。處理器520經組態以驅動在控制器500中驅動之韌體、程式碼等等。舉例而言，處理器520經組態以驅動控制非揮發性記憶體裝置100之韌體、程式碼等等。
將RAM 530用作以下各者中之至少一者：操作記憶體、非揮發性記憶體裝置100與主機之間的快取記憶體，以及非揮發性記憶體裝置100與主機之間的緩衝記憶體。
主機介面540包含執行主機與控制器500之間的資料交換之協定(protocol)。例示性地，主機介面540經組態以經由各種介面協定中之至少一者而與外部(主機)通信，所述介面協定諸如，通用串列匯流排(Universal Serial Bus；USB)協定、多媒體卡(Multimedia Card；MMC)協定、周邊組件互連(Peripheral Component Interconnection；PCI)協定、快捷周邊組件互連(PCI-Express；PCI-E)協定、進階附接技術(Advanced Technology Attachment；ATA)協定、串行ATA(serial-ATA)協定、並行ATA(parallel-ATA)協定、小型電腦小型介面(Small computer Small Interface；SCSI)協定、增強型小型磁碟介面(Enhanced Small Disk Interface；ESDI)協定以及積體驅動電子(Integrated Drive Electronics；IDE)協定。
錯誤校正區塊550包含錯誤校正碼(ECC)。錯誤校正區塊550藉由使用ECC來偵測自非揮發性記憶體裝置 100讀取之資料中之錯誤，並校正所述錯誤。
記憶體介面560是與非揮發性記憶體裝置100形成介面而連接著。舉例而言，記憶體介面包含NAND介面或NOR介面。
控制器500以及非揮發性記憶體裝置100可整合成單一半導體裝置。例示性地，控制器500以及非揮發性記憶體裝置100整合成單一半導體裝置，且形成記憶卡。舉例而言，控制器500以及非揮發性記憶體裝置100整合成單一半導體裝置以藉此形成諸如以下各者之記憶卡：PC卡(PCMCIA，個人電腦記憶卡國際協會(Personal Computer Memory Card International Association))、緊密快閃卡(Compact Flash card；CF)卡、智慧媒體卡(SM、SMC)、記憶棒(memory stick)、多媒體卡(MMC、RS-MMC、微型MMC(MMCmicro))、SD卡(SD、迷你SD(miniSD)、微型SD(microSD)、SDHC)以及通用快閃儲存器(Universal Flash storage；UFS)。
控制器500以及非揮發性記憶體裝置100整合成單一半導體裝置以藉此形成半導體磁碟機(諸如固態磁碟機(Solid State Drive；SSD))。SSD包含經組態以將資料儲存於半導體記憶體中之儲存單元。在將記憶體系統1000用作SSD之情況下，連接至記憶體系統1000之主機之操作速度得以顯著地改良。
作為另一實例，可提供記憶體系統1000作為諸如以下各者之電子裝置之各種組件中的一者：電腦、超級行動 個人電腦(UMPC)、工作站、迷你筆記型電腦(net-book)、個人數位助理(PDA)、攜帶型電腦(PC)、網路平板(web tablet)、無線電話、行動電話、智慧型電話、電子書(e-book)、攜帶型多媒體播放器(PMP)、攜帶型遊戲主機、導航器件、黑箱、數位相機、數位多媒體廣播(DMB)播放器、數位音訊記錄器、數位音訊播放器、數位照片記錄器、數位照片播放器、數位視訊記錄器、數位視訊播放器、用於在無線環境下傳輸並接收資訊之裝置、構成家庭網路之各種電子裝置中之一者、構成電腦網路之各種電子裝置中之一者、構成公眾資料服務網路(telematics network)之各種電子裝置中之一者、射頻識別(radio frequency identification，RFID)裝置，以及構成計算系統之各種組件中之一者。
例示性地，可使用各種種類之封裝來安裝非揮發性記憶體裝置100或記憶體系統1000。舉例而言，非揮發性記憶體裝置100或記憶體系統1000可使用諸如以下各者之封裝來安裝：疊層封裝(Package on Package；PoP)、球狀柵格陣列(Ball Grid Array；BGA)、晶片尺度封裝(Chip Scale Packages；CSP)、塑膠引線晶片承載封裝(Plastic Leaded Chip Carrier；PLCC)、塑膠雙列直插式封裝(Plastic Dual In-line Package；PDIP)、疊片包裝晶粒(Die in Waffle Pack)、晶圓形式晶粒(Die in Wafer Form)、板上晶片(Chip On Board；COB)、陶瓷雙列直插式封裝(Ceramic Dual In-line Package；CERDIP)、塑膠公制四方扁平包裝(Plastic Metric Quad Flat Pack；MQFP)、薄型四方扁平包裝(Thin Quad Flat Pack；TQFP)、小外型積體電路(Small Outline Integrated Circuit；SOIC)、縮小外型封裝(Shrink Small Outline Package；SSOP)、薄型小外型封裝(Thin Small Outline Package；TSOP)、系統級封裝(System In Package；SIP)、多晶片封裝(Multi Chip Package；MCP)、晶圓級製造封裝(Wafer-level Fabricated Package；WFP)，以及晶圓級處理堆疊封裝(Wafer-level Processed Stack Package；WSP)。
圖2為圖1之非揮發性記憶體裝置100之方塊圖。參看圖2，非揮發性記憶體裝置100包含記憶胞陣列110、位址解碼器120、讀取與寫入電路130、資料輸入/輸出(I/O)電路140，以及控制邏輯150。
記憶胞陣列110經由字線WL以及選擇線SL而連接至位址解碼器120，且經由位元線BL而連接至讀取與寫入電路130。記憶胞陣列110包含多個記憶胞。舉例而言，記憶胞陣列100包含多個在橫穿基板之方向上堆疊之記憶胞。舉例而言，記憶胞陣列110包含多個記憶胞，所述多個記憶胞中之每一者可在其中儲存一個或多個位元。
位址解碼器120經由字線WL以及選擇線SL而連接至記憶胞陣列110。位址解碼器120經組態以回應於控制邏輯150之控制來操作。位址解碼器120接收來自外部之位址ADDR。
位址解碼器120經組態以解碼所接收位址ADDR之列 位址。位址解碼器120選擇字線WL中的對應於經解碼列位址之字線。位址解碼器120選擇該選擇線SL中的對應於經解碼列位址之選擇線。
例示性地，當位址解碼器120額外經由虛設(dummy)字線DWL(未圖示)而連接至記憶胞陣列110時，位址解碼器120可進一步選擇各虛設字線DWL(未圖示)中的對應於經解碼列位址之虛設字線。
位址解碼器120經組態以解碼所接收位址ADDR之列位址。位址解碼器120將經解碼行位址傳送至讀取與寫入電路130。
舉例而言，位址解碼器120可包含用來解碼列位址之列解碼器、用來解碼行位址之行位址解碼器，以及儲存所接收位址ADDR之位址緩衝器。
讀取與寫入電路130經由位元線BL而連接至記憶胞陣列110，且經由資料線DL而連接至資料I/O電路140。讀取與寫入電路130回應於控制邏輯150之控制而操作。讀取與寫入電路130接收來自位址解碼器120之經解碼行位址。讀取與寫入電路130使用經決定的行位址來選擇位元線BL。
例示性地，讀取與寫入電路130接收來自資料I/O電路140之資料，且將所接收資料寫入至記憶胞陣列。讀取與寫入電路130讀取來自記憶胞陣列之資料，且將所讀取資料傳送至資料I/O電路140。讀取與寫入電路130讀取來自記憶胞陣列110之第一儲存區之資料，且將所讀取資 料寫入至記憶胞陣列110之第二儲存區。舉例而言，讀取與寫入電路執行複製回存(copy-back)操作。
例示性地，讀取與寫入電路130可包含諸如頁面緩衝器(或頁面暫存器)以及行選擇電路之元件。作為另一實例，讀取與寫入電路130可包含諸如感測放大器、寫入驅動器以及行選擇電路之元件。
資料I/O電路140經由資料線DL而連接至讀取與寫入電路。資料I/O電路140回應於控制邏輯140之控制而操作。資料I/O電路140經組態以與外部交換資料DATA。資料I/O電路140經組態以經由資料線DL而將自外部傳送之資料DATA傳送至讀取與寫入電路130。資料I/O電路140經組態以將經由資料線DL而自讀取與寫入電路130傳送之資料DATA輸出至外部。例示性地，資料I/O電路140可包含諸如資料緩衝器之元件。
控制邏輯150連接至位址解碼器120、讀取與寫入電路130以及資料I/O電路140。控制邏輯150經組態以控制非揮發性記憶體裝置100之整體操作。控制邏輯150回應於自外部傳送之控制信號CTRL而操作。
控制邏輯150包含電壓產生器151。舉例而言，電壓產生器151可經組態以產生高電壓。例示性地，由電壓產生器151產生之電壓可經由位址解碼器120而施加至字線WL。當額外將虛設字線DWL(未圖示)設在位址解碼器120與記憶胞陣列110之間時，由電壓產生器151產生之電壓可進一步傳送至虛設字線DWL(未圖示)。
由電壓產生器151產生之電壓可傳送至記憶胞陣列110。舉例而言，由電壓產生器151產生之電壓可傳送至記憶胞陣列110之基板。
圖3為圖2之記憶胞陣列110的方塊圖。參看圖3，記憶胞陣列110包含多個記憶體區塊BLK1至BLKz。記憶體區塊BLK中之每一者具有三維結構(或垂直結構)。舉例而言，每一記憶體區塊BLK包含了在第一方向至第三方向上延伸之結構。舉例而言，每一記憶體區塊BLK包含了在第二方向上延伸之多個NAND串NS。舉例而言，可在第一方向及第三方向上設有多個NAND串NS。
每一NAND串NS連接至位元線BL、串選擇線SSL、接地選擇線GSL、字線WL，以及共同源極線CSL。記憶體區塊中之每一者連接至所述多條位元線BL、所述多條串選擇線SSL、所述多條接地選擇線GSL、所述多條字線WL，以及所述共同源極線CSL。將參看圖4更全面地描述記憶體區塊BLK1至BLKz。
例示性地，藉由圖2中說明之位址解碼器120來選擇記憶體區塊BLK1至BLKz。舉例而言，位址解碼器120經組態以選擇記憶體區塊BLK1至BLKz中對應於經解碼的列位址之記憶體區塊BLK。
圖4為說明圖3中之記憶體區塊BLK1至BLKz中之一個記憶體區塊BLKi的第一實施例的透視圖。圖5為沿著圖4之記憶體區塊BLKi之線I-I'截取的橫截面圖。參看圖4以及圖5，記憶體區塊BLKi包含了在第一方向至第三 方向上延伸之結構。
首先，提供基板111。例示性地，基板111可為具有第一類型(例如，第一導電類型)之井(well)。舉例而言，基板111可為藉由注入諸如硼(B)之III族元素而形成之p型井。舉例而言，基板111為提供於n型井中之p型凹穴(pocket)井。下文中，假設基板111為p型井(或p型凹穴井)。然而，基板111之導電類型並不限於p型。
使在第一方向上延伸之多個摻雜區311至314設在基板111上。舉例而言，所述多個摻雜區311至314可具有與基板111之類型不同之第二類型(例如，第二導電類型)。下文中，假設第一摻雜區311至第四摻雜區314具有n型。然而，第一摻雜區311至第四摻雜區314之導電類型不限於n型。
在第一摻雜區311與第二摻雜區312之間的基板111之區上在第二方向上順序地提供多個在第一方向上延伸之絕緣材料112。舉例而言，可在第二方向上提供所述多個絕緣材料112以使得所述多個絕緣材料112間隔一預定距離。例示性地，絕緣材料112可包含諸如氧化矽之絕緣體。
提供多個柱113，所述多個柱113在第一方向上順序地安置於第一摻雜區311與第二摻雜區312之間的基板111之區上且在第二方向上穿透絕緣材料112。例示性地，所述多個柱113穿透絕緣材料112以接觸基板111。
例示性地，所述柱113中每一者可由多種材料構成。舉例而言，每一柱113之表面層114可包含具有第一類型 之矽材料。舉例而言，每一柱113之表面層114可包含具有與基板111相同之類型的矽材料。下文中，假設每一柱113之表面層114包含p型矽。然而，每一柱113之表面層114並不限於包含p型矽。
每一柱113之內層115由絕緣材料構成。舉例而言，每一柱113之內層115可包含諸如氧化矽之類的絕緣材料。舉例而言，每一柱113之內層115可包含氣隙(air gap)。
在第一摻雜區311與第二摻雜區312之間的區中，沿著絕緣材料112、柱113以及基板111之暴露表面提供絕緣層116。例示性地，可沿著第二方向移除設在安置於第二方向上之最後一個絕緣材料112之暴露側上的絕緣層116。
舉例而言，絕緣材料116之厚度可小於各絕緣材料112之間的距離之一半。亦即，可在設在第一絕緣材料之下表面上的絕緣層116與設在絕緣材料112之第一絕緣材料下方之第二絕緣材料的上表面上的絕緣層116之間提供可安置除了絕緣材料112以及絕緣層116之外的任何其他材料之區。
在第一摻雜區311與第二摻雜區312之間的區中，將第一導電材料211至291設在絕緣層116之暴露表面上。舉例而言，將在第一方向上延伸之第一導電材料211設在基板111與鄰近於基板111之絕緣層之間。更具體而言，將在第一方向上延伸之第一導電材料211設在基板111與安置於鄰近於基板111之絕緣材料112下方的絕緣層116 之間。在特定絕緣材料之上表面上的絕緣層116與安置在提供於絕緣材料112中之所述特定絕緣材料之頂部上的絕緣層之下表面上的絕緣層之間，提供了在第一方向上延伸之第一導電材料。例示性地，將在第一方向上延伸之多個第一導電材料221至281設在所述絕緣材料112之間。例示性地，第一導電材料211至291可為金屬材料。例示性地，第一導電材料211至291可為諸如多晶矽之導電材料。
將與安置於第一摻雜區311以及第二摻雜區312上之結構相同的結構設在第二摻雜區312與第三摻雜區313之間的區中。例示性地，在第二摻雜區312與第三摻雜區313之間的區中，提供多種在第一方向上延伸之所述絕緣材料112、在第一方向上順序地配置且在第三方向上穿透多種所述絕緣材料112之所述多個柱113、設在多種所述絕緣材料112以及多個柱113之暴露表面上之絕緣層116，以及在第一方向上延伸之多種第一導電材料212至292。
將與安置於第一摻雜區311以及第二摻雜區312上之結構相同的結構設在第三摻雜區313與第四摻雜區314之間的區中。例示性地，在第三摻雜區313與第四摻雜區314之間的區中，提供多種在第一方向上延伸之所述絕緣材料112、在第一方向上順序地配置且在第三方向上穿透多種所述絕緣材料112之所述多個柱113、設在多種所述絕緣材料112以及所述多個柱113之暴露表面上之絕緣層116，以及在第一方向上延伸之多種第一導電材料213至293。
將汲極320分別設在所述多個柱113上。例示性地， 汲極320可包含摻雜有第二類型材料之矽材料。舉例而言，汲極320可包含摻雜有n型材料之矽材料。下文中，假設汲極320包含摻雜有n型材料之矽材料。然而，汲極320不限於包含n型矽材料。
例示性地，每一汲極320之寬度可大於對應於所述汲極320之柱113之寬度。舉例而言，可以襯墊(pad)形狀將每一汲極320提供於對應柱113之上表面上。例示性地，汲極320中之每一者可延伸直至對應柱113之表面層114之部分。
使在第三方向上延伸之第二導電材料331至333設在汲極320上。第二導電材料331至333在第一方向上配置著以使得第二導電材料331至333彼此間隔開一預定距離。第二導電材料331至333分別連接至對應區中之汲極320。例示性地，在第三方向上延伸之汲極320與第二導電材料333可經由各別的接觸插塞(plugs)而彼此連接。例示性地，第二導電材料331至333可為金屬材料。例示性地，第二導電材料331至333可為諸如多晶矽之導電材料。
下文中，將界定第一導電材料211至291、212至292以及213至293之高度。界定第一導電材料211至291、212至292以及213至293以順序地具有距基板111之第一高度至第九高度。亦即，鄰近於基板111之第一導電材料211至213具有第一高度。鄰近於第二導電材料331至333之第一導電材料291至293具有第九高度。隨著第一導電材料211至291、212至292以及213至293中之特定 導電材料距基板111之階數(order)增加，則第一導電材料之高度增加。
在圖4以及圖5中，所述柱113中之每一者連同絕緣層116以及多種所述第一導電材料211至291、212至292以及213至293一起形成串。舉例而言，每一柱113連同鄰近於絕緣層116之區以及第一導電材料211至291、212至292以及213至293之鄰近區一起形成NAND串NS。所述NAND串NS包含多個電晶體結構TS。將參看圖6更全面地描述電晶體結構TS。
圖6為說明圖5之電晶體結構TS的橫截面圖。參看圖4至圖6，絕緣層116包含第一子絕緣層至第三子絕緣層117、118以及119。柱113之含有p型矽之表面層114可充當本體(body)。鄰近於柱113之第一子絕緣層117可充當穿隧(tunneling)絕緣層。舉例而言，鄰近於柱113之第一子絕緣層117可包含熱氧化物層。
第二子絕緣層118可充當電荷儲存層。舉例而言，第二子絕緣層118可充當電荷捕集(trap)層。舉例而言，第二子絕緣層118可包含氮化物層或金屬氧化物層(例如，氧化鋁層、氧化鉿層等等)。
鄰近於第一導電材料233之第三子絕緣層119可充當阻塞絕緣層。例示性地，鄰近於在第一方向上延伸之第一導電材料133的第三子絕緣層119可具有單層結構或多層結構。第三子絕緣層119可為具有比第一子絕緣層117以及第二子絕緣層118高之介電常數的高介電層(例如，氧 化鋁層、氧化鉿層等等)。
第一導電材料233可充當閘極(或控制閘極)。亦即，充當閘極(或控制閘極)之第一導電材料233、充當阻塞絕緣層之第三子絕緣層119、充當電荷捕集層之第二子絕緣層118、充當穿隧絕緣層之第一子絕緣層117，以及含有p型矽且充當本體之表面層114可形成電晶體(或記憶胞電晶體結構)。例示性地，第一子絕緣層117至第三子絕緣層119可形成ONO結構(氧化物-氮化物-氧化物)。下文中，界定該柱113之含有p型矽之表面層114以充當第二方向上之本體。
在記憶體區塊BLKi中，一個柱113對應於一個NAND串NS。記憶體區塊BLKi包含多個柱113。亦即，記憶體區塊BLKi包含多個NAND串NS。更具體而言，記憶體區塊BLKi包含多個在第二方向(或垂直於基板之方向)上延伸之NAND串NS。
所述NAND串NS中之每一者包含了在第二方向上堆疊之所述多個電晶體結構TS。每一NAND串NS之所述多個電晶體結構TS中之至少一者充當串選擇電晶體SST。每一NAND串之所述多個電晶體結構TS中之至少一者充當接地選擇電晶體GST。
閘極(或控制閘極)對應於在第一方向上延伸之第一導電材料211至291、212至292以及213至293。亦即，閘極(或控制閘極)形成了在第一方向上延伸之字線WL，以及至少兩條選擇線SL(例如，至少一條串選擇線SSL 以及至少一條接地選擇線GSL)。
在第三方向上延伸之第二導電材料331至333連接至NAND串NS之一個末端。舉例而言，在第三方向上延伸之第二導電材料331至333充當位元線BL。亦即，在一個記憶體區塊BLKi中，一條位元線BL連接至所述多個NAND串。
在NAND串NS之另一末端處設有在第一方向上延伸之第二型摻雜區311至314。在第一方向上延伸之第二型摻雜區311至314充當共同源極線CSL。
總而言之，記憶體區塊BLKi包含了在垂直於基板111之方向(第二方向)上延伸之多個NAND串NS，且作為NAND快閃記憶體區塊(例如，電荷捕集型)而操作，其中所述多個NAND串NS連接至一條位元線BL。
在圖4至圖6中，已描述了第一導電材料211至291、212至292以及213至293被提供於九個層上。然而，第一導電材料211至291、212至292以及213至293不限於提供於九個層上。舉例而言，第一導電材料可提供於形成記憶胞之至少八個層上以及形成選擇電晶體之至少兩個層上。又，第一導電材料可提供於形成記憶胞之多個層上以及形成選擇電晶體之至少兩個層上。舉例而言，第一導電材料亦可提供於形成虛設記憶胞之層上。
在圖4至圖6中，已描述了三個NAND串NS連接至一條位元線BL。然而，並不限於三個NAND串NS連接至一條位元線BL。例示性地，在記憶體區塊BLKi中，m 個NAND串NS可連接至一條位元線BL。此處，亦可調整在第一方向上延伸之第一導電材料211至291、212至292以及213至293之數目以及充當共同源極線CSL之摻雜區311至314之數目，以便對應於連接至一條位元線BL之NAND串NS之數目。
在圖4至圖6中，已描述了三個NAND串NS連接至在第一方向上延伸之第一導電材料中之一者。然而，並不限於三個NAND串NS連接至第一導電材料中之一者。舉例而言，n個NAND串NS可連接至第一導電材料中之一者。此處，亦可調整在第三方向上延伸之第二導電材料331至333之數目以對應於連接至第一導電材料中之一者的NAND串NS之數目。
如圖4至圖6中所說明，隨著柱113變得更接近於基板111，柱113之在第一方向及第三方向上之截面積可更小。舉例而言，柱113之在第一方向及第三方向上之截面積可歸因於製程特性或誤差而變化。
例示性地，藉由將諸如矽之類的材料以及絕緣材料填充至藉由蝕刻形成之孔中來形成柱113。隨著蝕刻深度愈大，藉由蝕刻形成的孔之在第一方向及第三方向上之面積可愈小。亦即，隨著柱113變得更接近於基板111，在第一方向以及第三方向上之柱113之截面積可更小。
圖7為說明根據參看圖4至圖6描述之記憶體區塊BLKi之第一實施例的等效電路BLKi_1的電路圖。參看圖4至圖7，將NAND串NS11至NS31設在第一位元線BL1 與共同源極線CSL之間。將NAND串NS12、NS22以及NS32設在第二位元線BL2與共同源極線CSL之間。將NAND串NS13、NS23以及NS33設在第三位元線BL3與共同源極線CSL之間。第一位元線BL1至第三位元線BL3分別對應於在第三方向上延伸之第二導電材料331至333。
每一NAND串NS之串選擇電晶體SST連接至對應的位元線BL。每一NAND串NS之接地選擇電晶體GST連接至共同源極線CSL。將記憶胞MC設在每一NAND串NS之串選擇電晶體SST與接地選擇電晶體GST之間。
下文中，以列及行為單位來界定NAND串NS。共同連接至一條位元線之NAND串NS形成一個行。舉例而言，連接至第一位元線BL1之NAND串NS11至NS31對應於第一行。連接至第二位元線BL2之NAND串NS12至NS32對應於第二行。連接至第三位元線BL3之NAND串NS13至NS33對應於第三行。
連接至一條串選擇線SSL之NAND串NS形成一個列。舉例而言，連接至第一串選擇線SSL1之NAND串NS11至NS13形成第一列。連接至第二串選擇線SSL2之NAND串NS21至NS23形成第二列。連接至第三串選擇線SSL3之NAND串NS31至NS33形成第三列。
在每一NAND串NS中界定高度。例示性地，在每一NAND串NS中，將接地選擇電晶體GST之高度界定為1。將鄰近於接地選擇電晶體GST之記憶胞MC1之高度界定為2。將串選擇電晶體SST之高度界定為9。將鄰近於串 選擇電晶體SST之記憶胞MC6之高度界定為8。
隨著記憶胞MC距接地選擇電晶體GST之階數增加，記憶胞MC之高度增加。亦即，將第一記憶胞MC1至第三記憶胞MC3界定為分別具有第二高度至第四高度。將虛設記憶胞界定為具有第五高度。將第四記憶胞MC4至第六記憶胞MC6界定為分別具有第六高度至第八高度。
同一列中之NAND串NS共用接地選擇線GSL。配置於不同列中之NAND串NS共用接地選擇線GSL。具有第一高度之第一導電材料211至213彼此連接，藉此形成接地選擇線GSL。
同一列中之NAND串NS中的具有相同高度之記憶胞MC共用字線WL。具有相同高度且對應於不同列之NAND串NS之字線WL共同連接著。亦即，具有相同高度之記憶胞MC共用字線WL。
具有第二高度之第一導電材料221至223共同連接以形成第一字線WL1。具有第三高度之第一導電材料231至233共同連接以形成第二字線WL2。具有第四高度之第一導電材料241至243共同連接以形成第三字線WL3。具有第五高度之第一導電材料251至253共同連接以形成虛設字線DWL。具有第六高度之第一導電材料261至263共同連接以形成第四字線WL4。具有第七高度之第一導電材料271至273共同連接以形成第五字線WL5。具有第八高度之第一導電材料281至283共同連接以形成第六字線WL6。
同一列中之NAND串NS共用串選擇線SSL。不同列中之NAND串NS分別連接至不同的串選擇線SSL1、SSL2以及SSL3。第一串選擇線SSL1至第三串選擇線SSL3分別對應於具有第九高度之第一導電材料291至293。
下文中，將第一串選擇電晶體SST1界定為連接至第一串選擇線SSL1之串選擇電晶體SST。將第二串選擇電晶體SST2界定為連接至第二串選擇線SSL2之串選擇電晶體SST。將第三串選擇電晶體SST3界定為連接至第三串選擇線SSL3之串選擇電晶體SST。
共同源極線CSL共同連接至NAND串NS。舉例而言，第一摻雜區311至第四摻雜區314彼此連接以藉此形成共同源極線CSL。
如圖7中所示，具有相同高度之字線WL被共同連接。因此，當選擇具有特定高度之字線WL時，選擇連接至選定的字線WL之所有NAND串NS。
不同列之NAND串NS連接至不同的串選擇線SSL。因而，在連接至同一字線WL之NAND串NS中，藉由選擇以及不選擇串選擇線SSL1至SSL3，未選定的列之NAND串NS可與對應的位元線電性隔離，且選定的列之NAND串NS可電性連接至對應的位元線。
亦即，藉由選擇以及不選擇串選擇線SSL1至SSL3，可選擇NAND串NS之列。可選擇選定的列之NAND串NS之行。
例示性地，在程式化與讀取操作期間選擇串選擇線 SSL1至SSL3中之一者。亦即，以NAND串NS11至NS13、NS21至NS23以及NS31至NS33之列為單位執行程式化與讀取操作。
例示性地，在程式化與讀取操作期間將選擇電壓施加至選定列之選定字線，且將非選擇電壓施加至未選定的字線以及虛設字線DWL。舉例而言，該選擇電壓為程式化電壓Vpgm或選擇讀取電壓Vrd。舉例而言，該非選擇電壓為導通電壓Vpass或非選擇讀取電壓Vread。亦即，以NAND串NS11至NS13、NS21至NS23以及NS31至NS33之選定列之字線為單位來執行程式化與讀取操作。
例示性地，在第一導電材料211至291、212至292以及213至293中，設在充當選擇線之第一導電材料與充當字線之第一導電材料之間的絕緣材料112之厚度可大於其他絕緣材料112之厚度。
在圖4至圖7中，具有第一高度之第一導電材料211、212以及213作為接地選擇線GSL而操作，且具有第九高度之第一導電材料291、292以及293作為串選擇線SSL1、SSL2以及SSL3而操作。
此處，設在具有第一高度之第一導電材料211、212以及213與具有第二高度之第一導電材料221、222以及223之間的絕緣材料112的厚度可大於設在具有第二高度之第一導電材料221、222以及223與具有第八高度之導電材料281、282以及283之間的絕緣材料112的厚度。
同樣地，設在具有第八高度之第一導電材料281、282 以及283與具有第九高度之第一導電材料291、292以及293之間的絕緣材料112的厚度可大於設在具有第二高度之第一導電材料221、222以及223與具有第八高度之導電材料281、282以及283之間的絕緣材料112的厚度。
圖8為說明記憶體區塊BLKi_1之記憶胞MC形成子區塊的例示性實施例的電路圖。參看圖8，在記憶體區塊BLKi_1中，設在虛設記憶胞DMC與接地選擇電晶體GST之間的第一記憶胞MC1至第三記憶胞MC3構成第一子區塊。設在虛設記憶胞DMC與串選擇電晶體SST之間的第四記憶胞MC4至第六記憶胞MC6構成第二子區塊。
例示性地，以子區塊為單位來執行抹除操作。舉例而言，獨立地抹除每一子區塊。舉例而言，在抹除第一子區塊時可禁止抹除第二子區塊。在抹除第二子區塊時可禁止抹除第一子區塊。亦即，在NAND串NS中之每一者中，在抹除記憶胞MC1至MC6中之一些(例如，MC1至MC3)時，可禁止抹除其他記憶胞(例如，MC4至MC6)。
圖9為說明在抹除操作期間施加至圖8之記憶體區塊BLKi_1的電壓條件之第一實施例的表格。參看圖8以及圖9，使串選擇線SSL1至SSL3浮動。使未選定子區塊之字線WL浮動。將字線抹除電壓Vwe施加至選定子區塊之字線WL。將第一虛設字線電壓Vdwl1施加至虛設字線DWL。使接地選擇線GSL浮動。接著，將抹除電壓Vers施加至基板111。
舉例而言，假設選擇第一子區塊。在抹除操作期間， 將字線抹除電壓Vwe施加至選定的第一子區塊之字線WL1至WL3。在抹除操作期間，使未選定的第二子區塊之字線WL4至WL6浮動。
圖10為說明根據圖9之電壓條件的記憶體區塊BLKi_1之電壓變化的時序圖。圖11為記憶體區塊BLKi_1之NAND串中之一者的橫截面圖。下文中，將參看圖11來描述記憶體區塊BLKi_1之抹除操作。例示性地，假設抹除第一子區塊且禁止抹除第二子區塊。
參看圖8至圖11，在第一時序t1時將抹除電壓Vers施加至基板111。舉例而言，抹除電壓Vers可為高電壓。
基板111摻雜有與充當第二方向上之本體之表面層114相同類型的物質。因此，將抹除電壓Vers傳送至NAND串NS之表面層114。
具有第一高度之第一導電材料211充當接地選擇線GSL，且充當接地選擇電晶體GST之閘極(或控制閘極)。在第一時序t1時使接地選擇線GSL浮動。第一導電材料211受來自表面層114之耦合影響。因此，隨著表面層114之電壓增加至抹除電壓Vers，充當接地選擇線GSL之第一導電材料211之電壓增加。舉例而言，接地選擇線GSL之電壓升高至接地選擇線電壓Vgsl。
充當第二方向上之本體之表面層114的電壓為抹除電壓Vers，且充當接地選擇電晶體GST之閘極(或控制閘極)之第一導電材料的電壓為接地選擇線電壓Vgsl。例示性地，抹除電壓Vers與接地選擇線電壓Vgsl之間的差並不 大到足以引發傅勒-諾德翰穿隧效應(Fowler-Nordheim tunneling)。因此，接地選擇電晶體GST被禁止抹除。
具有第二高度至第四高度之第一導電材料221至241分別充當第一字線WL1至第三字線WL3，且充當第一記憶胞MC1至第三記憶胞MC3之閘極(或控制閘極)。在第一時序t1時，將字線抹除電壓Vwe施加至選定的字線。因此，將字線抹除電壓Vwe施加至第一字線電壓WL1至第三字線電壓WL3。舉例而言，字線電壓Vwe為低電壓。舉例而言，字線抹除電壓Vwe為接地電壓。
充當第二方向上之本體之表面層114的電壓為抹除電壓Vers，且充當第一記憶胞MC1至第三記憶胞MC3之閘極(或控制閘極)之第一導電材料221至241的電壓為字線抹除電壓Vwe。舉例而言，抹除電壓Vers與字線抹除電壓Vwe之間的差引發傅勒-諾德翰穿隧效應。舉例而言，抹除電壓Vers以及字線抹除電壓Vwe之電壓位準可經設定以便產生傅勒-諾德翰穿隧效應。因此，抹除選定的第一子區塊之第一記憶胞MC1至第三記憶胞MC3。
具有第六高度至第八高度之第一導電材料261至281充當第四字線WL4至第六字線WL6，且充當第四記憶胞MC4至第六記憶胞MC6之閘極(或控制閘極)。在第一時序t1時使未選定的字線浮動。第一導電材料261至281受來自表面層114之耦合影響。因此，隨著表面層114之電壓增加至抹除電壓Vers，充當第四字線WL4至第六字線WL6之第一導電材料261至281之電壓增加。舉例而言， 第四字線WL4至第六字線WL6之電壓升高至未選定字線電壓Vuwl。
充當第二方向上之本體之表面層114的電壓為抹除電壓Vers，且充當第四記憶胞MC4至第六記憶胞MC6之閘極(或控制閘極)之第一導電材料261至281的電壓為未選定字線電壓Vuwl。例示性地，抹除電壓Vers與未選定字線電壓Vuwl之間的差並不大到足以引發傅勒-諾德翰穿隧效應。因此，禁止抹除未選定的第二子區塊之第四記憶胞MC4至第六記憶胞MC6。
具有第九高度之第一導電材料291充當串選擇線SSL，且充當串選擇電晶體SST之閘極(或控制閘極)。在第一時序t1時使串選擇線SSL浮動。第一導電材料291受來自表面層114之耦合影響。因此，隨著表面層114之電壓增加至抹除電壓Vers，充當串選擇線SSL之第一導電材料291之電壓增加。舉例而言，串選擇線SSL之電壓升高至串選擇線電壓Vssl。
充當第二方向上之本體之表面層114的電壓為抹除電壓Vers，且充當串選擇電晶體SST之閘極(或控制閘極)之第一導電材料291的電壓為串選擇線電壓Vssl。例示性地，抹除電壓Vers與串選擇線電壓Vssl之間的差並不大到足以引發傅勒-諾德翰穿隧效應。因此，串選擇電晶體SST被禁止抹除。
具有第五高度之第一導電材料251充當虛設字線DWL，且充當虛設記憶胞DMC之閘極(或控制閘極)。在 第一時序t1時將第一虛設字線電壓Vdwl1施加至虛設字線DWL。例示性地，第一虛設字線電壓Vdwl1之電壓位準經設定以便不產生歸因於表面層114與虛設記憶胞DMC之閘極(或控制閘極)之間的電壓差的傅勒-諾德翰穿隧效應。亦即，虛設記憶胞DMC被禁止抹除。
當將字線抹除電壓Vwe施加至選定的子區塊之字線(例如，WL1至WL3)時，未選定的子區塊之字線(例如，WL4至WL6)之電壓歸因於耦合而升高至未選定字線電壓Vuwl。在此時間時，未選定的子區塊之字線WL4至WL6可受來自施加至選定的子區塊之字線WL1至WL3之字線抹除電壓Vwe的耦合影響。亦即，由於來自選定的子區塊之字線WL1至WL3之耦合效應，故未選定的子區塊之字線WL4至WL6之電壓增量可減小。
同樣地，選定的子區塊之字線WL1至WL3可受來自未選定的子區塊之字線WL4至WL6之耦合影響。亦即，選定的子區塊之字線WL1至WL3之電壓可歸因於來自未選定的子區塊之字線WL4至WL6之耦合效應而增加。
虛設字線DWL設在第一子區塊與第二子區塊之間。例示性地，設定第一虛設字線電壓Vdwl1使具有字線抹除電壓Vwe與抹除電壓Vers之間的電壓位準。更具體而言，設定第一虛設字線電壓Vdwl1使具有字線抹除電壓Vwe與未選定字線電壓Vuwl之間的電壓位準。選定的子區塊之字線WL1至WL3與未選定的子區塊之字線WL4至WL6之間的電場藉由虛設字線DWL之第一虛設字線電壓 Vdwl1而減輕。
因此，未選定的子區塊之字線WL4至WL6之電壓增量的減小依靠來自選定的子區塊之字線WL1至WL3之耦合來防止。此外，依靠來自未選定的子區塊之字線WL4至WL6之耦合來防止選定的子區塊之字線WL1至WL3之電壓的增加。又，選定的子區塊之字線WL1至WL3與未選定的子區塊之字線WL4至WL6之間的電場防止熱載子(hot carriers)的產生。
在上文之例示性實施例中，已描述在第一時序時施加字線抹除電壓Vwe以及第一虛設字線電壓Vdwl1。然而，可根據預設次序而順序地施加抹除電壓Vers、字線抹除電壓Vwe以及第一虛設字線電壓Vdwl1。
圖12為說明在變化第一虛設字線電壓Vdwl1時量測的記憶胞MC之臨限電壓的曲線圖。在圖12中，水平軸線表示抹除循環之數目，且垂直軸線表示記憶胞MC1之臨限電壓。
例示性地，假設對第一子區塊執行抹除操作。圖12中所展示之臨限電壓表示選定的第一子區塊之記憶胞之臨限電壓變化。
第一臨限電壓線Vth1以及第二臨限電壓線Vth2表示在將第一虛設字線電壓Vdwl1設定為8伏特時根據抹除循環之數目的記憶胞MC之臨限電壓之變化。舉例而言，第一臨限電壓線Vth1表示虛設記憶胞DMC以及鄰近於虛設記憶胞DMC之記憶胞MC3的臨限電壓變化。第二臨限電 壓線Vth2表示第一子區塊中之記憶胞MC1以及MC2。
第三臨限電壓線Vth3以及第四臨限電壓線Vth4表示在將第一虛設字線電壓Vdwl1設定為12伏特時根據抹除循環之數目的記憶胞MC之臨限電壓之變化。舉例而言，第三臨限電壓線Vth3表示虛設記憶胞DMC以及鄰近於虛設記憶胞DMC之記憶胞MC3的臨限電壓變化。第四臨限電壓線Vth4表示第一子區塊中之記憶胞MC1以及MC2。
當將第一虛設字線電壓Vdwl1設定為12伏特時，鄰近於虛設字線DWL之記憶胞MC3之臨限電壓與第一子區塊中之記憶胞MC1以及MC2之臨限電壓之間的差隨著第一子區塊之抹除循環之數目增加而增加。亦即，隨著第一子區塊之抹除循環之數目增加，在抹除狀態中之記憶胞MC1至MC3之臨限電壓分佈增加。
當將第一虛設字線電壓Vdwl1設定為8伏特時，儘管第一子區塊之抹除循環之數目增加，鄰近於虛設字線DWL之記憶胞MC3之臨限電壓與子區塊中之記憶胞MC1以及MC2之臨限電壓之間的差仍維持為參考值或更小。亦即，即使第一子區塊之抹除循環之數目增加，仍維持在抹除狀態中之記憶胞MC1至MC3之臨限電壓分佈。
圖13為說明在抹除操作期間施加至圖8之記憶體區塊BLKi_1的電壓條件之第二實施例的表格。參看圖8以及圖13，在抹除操作期間使串選擇線SSL1至SSL3浮動。將字線抹除禁止電壓Vwei施加至未選定的子區塊之字線WL。將字線抹除電壓Vwe施加至選定的子區塊之字線 WL。將第二虛設字線電壓Vdwl2施加至虛設字線DWL。使接地選擇線GSL浮動。將抹除電壓Vers施加至基板111。
例示性地，假設選擇第一子區塊。在抹除操作期間，將字線抹除電壓Vwe施加至選定的第一子區塊之字線WL1至WL3。在抹除操作期間，將字線抹除禁止電壓Vwei施加至未選定的第二子區塊之字線WL4至WL6。
圖14為說明根據圖13之電壓條件的記憶體區塊BLKi_1之電壓變化的時序圖。圖15為記憶體區塊BLKi_1之NAND串中之一者的橫截面圖。下文中，將參看圖14來描述記憶體區塊BLKi_1之抹除操作。例示性地，假設抹除第一子區塊且禁止抹除第二子區塊。
除了將字線抹除禁止電壓Vwei施加至未選定的子區塊之字線WL4至WL6且將第二虛設字線電壓Vdwl2施加至虛設字線DWL之外，圖14之電壓條件以及電壓變化是與圖9至圖11中描述之電壓條件以及電壓變化相同。因此，將在本文中省略重複描述。
參看圖13至圖15，在第一時序t1時將抹除電壓Vers施加至基板111。例示性地，抹除電壓Vers可為高電壓。
基板111摻雜有與充當第二方向上之本體之表面層114相同類型的物質。因此，將抹除電壓Vers傳送至NAND串NS之表面層114。
具有第六高度至第八高度之第一導電材料261至281分別充當第四字線WL4至第六字線WL6，且充當第四記憶胞MC4至第六記憶胞MC6之閘極(或控制閘極)。在 第一時序t1時，將字線抹除禁止電壓Vwei施加至未選定的字線。
充當第二方向上之本體之表面層114的電壓為抹除電壓Vers，且充當第四記憶胞MC4至第六記憶胞MC6之閘極(或控制閘極)之第一導電材料261至281的電壓為字線抹除電壓Vwe。舉例而言，字線抹除禁止電壓Vwei之電壓位準可經設定以便不產生歸因於字線抹除禁止電壓Vwei與抹除電壓Vers之間的電壓差的傅勒-諾德翰穿隧效應。舉例而言，字線抹除禁止電壓Vwei可為高電壓。因此，選定的第二子區塊之第四記憶胞MC4至第六記憶胞MC6被禁止抹除。
具有第五高度之第一導電材料251充當虛設字線DWL，且充當虛設記憶胞DMC之閘極(或控制閘極)。在第一時序t1時將第二虛設字線電壓Vdwl2施加至虛設字線DWL。例示性地，第二虛設字線電壓Vdwl2之電壓位準經設定以便不產生歸因於表面層114與虛設記憶胞DMC之閘極(或控制閘極)之間的電壓差的傅勒-諾德翰穿隧效應。亦即，虛設記憶胞DMC被禁止抹除。
虛設字線DWL設在第一子區塊與第二子區塊之間。例示性地，設定第二虛設字線電壓Vdwl2使具有字線抹除電壓Vwe與字線抹除禁止電壓Vwei之間的電壓位準。選定的子區塊之字線WL1至WL3與未選定的子區塊之字線WL4至WL6之間的電場藉由虛設字線DWL之第一虛設字線電壓Vdwl1而減輕。
因此，依靠來自選定的子區塊之字線WL1至WL3之耦合來防止未選定的子區塊之字線WL4至WL6之電壓增量的減小。此外，依靠來自未選定的子區塊之字線WL4至WL6之耦合來防止選定的子區塊之字線WL1至WL3之電壓的增加。又，選定的子區塊之字線WL1至WL3與未選定的子區塊之字線WL4至WL6之間的電場防止產生熱載子。
在上文之例示性實施例中，已描述在第一時序時施加抹除電壓Vers、字線抹除電壓Vwe、字線抹除禁止電壓Vwei以及第一虛設字線電壓Vdwl1。然而，可根據預設次序而順序地施加抹除電壓Vers、字線抹除電壓Vwe、字線抹除禁止電壓Vwei以及第一虛設字線電壓Vdwl1。
如上文描述，在根據本發明概念之實施例之非揮發性記憶體裝置100(參見圖1以及圖2)中，以子區塊為單位執行抹除操作。亦即，抹除操作單位自記憶體區塊BLK減小至子區塊。當抹除操作單位減小時，諸如合併(merge)、廢料收集(garbage collection)、更新操作(refresh operation)之背景操作所需的時間減小。因此，非揮發性記憶體裝置100之操作速度得以改良。又，包含非揮發性記憶體裝置100之記憶體系統1000之操作速度得以改良。
如上文描述，虛設記憶胞DMC設在子區塊之間。例示性地，在抹除操作期間，將具有字線抹除電壓Vwe與未選定字線電壓Vuwl之間的電壓位準的第一虛設字線電壓Vdwl1施加至虛設記憶胞DMC。作為另一實例，在抹除操 作期間，將具有字線抹除電壓Vwe與字線抹除禁止電壓之間的電壓位準的第二虛設字線電壓Vdwl2施加至虛設記憶胞DMC。因此，因為子區塊之間的電場減輕，所以非揮發性記憶體裝置100之可靠性以及包含非揮發性記憶體裝置100之記憶體系統1000之可靠性得以改良。
圖16為說明圖8中之記憶體區塊BLKi_1之記憶胞MC的臨限電壓分佈的第一實施例的圖。在圖16中，水平軸線表示記憶胞MC之臨限電壓，且垂直軸線表示記憶胞之數目。例示性地，圖16說明每一記憶胞中儲存有一個位元的記憶胞MC之臨限電壓分佈。參看圖8以及圖16，記憶胞MC具有抹除狀態E以及程式化狀態P中之一者。
在讀取操作期間，將選擇讀取電壓Vr施加至選定字線。該選擇讀取電壓Vr具有處於抹除狀態E中之記憶胞之臨限電壓與處於程式化狀態P中之記憶胞之臨限電壓之間的電壓位準。亦即，在連接至選定字線之記憶胞MC中，具有抹除狀態E之記憶胞被關斷(off)，且具有程式化狀態P之記憶胞被接通(on)。
在讀取操作期間，將第一非選擇讀取電壓Vread1施加至未選定字線。第一非選擇讀取電壓Vread1具有比記憶胞MC之臨限電壓高之電壓位準。舉例而言，第一非選擇讀取電壓Vread1可為高電壓。亦即，連接至未選定字線之記憶胞MC接通。
在讀取操作期間，將接通電壓施加至虛設字線。接通電壓為接通虛設記憶胞DMC之電壓。舉例而言，接通電 壓可為第一非選擇讀取電壓Vread1。
圖17為說明圖8中之記憶體區塊BLKi_1之記憶胞MC的臨限電壓分佈的第一實施例的圖。在圖16中，水平軸線表示記憶胞MC之臨限電壓，且垂直軸線表示記憶胞之數目。例示性地，圖16說明每一記憶胞中儲存有一個位元的記憶胞MC之臨限電壓分佈。參看圖8以及圖16，記憶胞MC具有抹除狀態E以及程式化狀態P中之一者。
在讀取操作期間，將第一選擇讀取電壓Vr1至第三選擇讀取電壓Vr3中之至少兩者順序地施加至選定字線。無論何時將第一選擇讀取電壓Vr1至第三選擇讀取電壓Vr3中之一者施加至選定字線時，將第二非選擇讀取電壓Vread2施加至未選定字線且將接通電壓施加至虛設字線DWL。舉例而言，接通電壓可為第二非選擇讀取電壓Vread2。
類似於參看圖16以及圖17進行之描述，在讀取操作期間將第一非選擇讀取電壓Vread1或第二非選擇讀取電壓Vread2施加至未選定字線。第一未選定讀取電壓Vread1以及第二未選定讀取電壓Vread2具有比記憶胞MC之臨限電壓高之電壓位準。舉例而言，第一非選擇讀取電壓Vread1以及第二非選擇讀取電壓Vread2可為高電壓。
在讀取操作期間，連接至未選定字線的記憶胞MC之臨限電壓可歸因於第一非選擇讀取電壓Vread1或第二非選擇讀取電壓Vread2而變化。舉例而言，連接至未選定字線的記憶胞MC之臨限電壓可增加。亦即，一種讀取干擾 可能發生。當讀取干擾發生時，儲存於記憶胞MC中之資料可能丟失。
隨著儲存於一個記憶胞中之位元之數目增加，記憶胞之臨限電壓亦增加。亦即，隨著儲存於一個記憶胞中之位元之數目增加，非選擇讀取電壓亦增加。因此，隨著儲存於一個記憶胞中之位元之數目增加，讀取干擾變得更嚴重。
如圖8中所示，第一子區塊與第二子區塊共用NAND串NS11至NS13、NS21至NS23以及NS31至NS33。更具體而言，將每一NAND串NS之記憶胞MC中之一些指派給第一子區塊，且將其他者指派給第二區塊。
在第一子區塊中執行讀取操作時，將選擇讀取電壓Vr、Vr1、Vr2或Vr3施加至第一子區塊之選定字線，且將非選擇讀取電壓Vread1或Vread2施加至未選定字線。將非選擇讀取電壓Vread1或Vread2施加至第二子區塊之字線。
同樣地，在第二子區塊中執行讀取操作時，將選擇讀取電壓Vr、Vr1、Vr2或Vr3施加至第二子區塊之選定字線，且將非選擇讀取電壓Vread1或Vread2施加至未選定字線。將非選擇讀取電壓Vread1或Vread2施加至第一子區塊之字線。
亦即，在記憶體區塊BLKi_1之子區塊中之一者中執行讀取操作時，讀取干擾可在記憶體區塊BLKi_1之所有子區塊以及正執行讀取操作之子區塊中發生。
為了解決上述問題，根據本發明概念之例示性實施例 的記憶體系統1000(參見圖1)經組態以基於在記憶體區塊BLKi_1之子區塊中執行之讀取操作而更新記憶體區塊BLKi_1之特定子區塊。
圖18為說明根據本發明概念之例示性實施例之更新方法的流程圖。參看圖1、圖8以及圖18，在操作S110中，讀取來自記憶體區塊之子區塊中之一者的資料。舉例而言，讀取來自第一子區塊以及第二子區塊中之一者的資料。
例示性地，回應於來自主機之讀取請求而讀取資料。舉例而言，在非揮發性記憶體裝置之選定記憶體區塊BLKi_1之第一子區塊與第二子區塊之間，控制器500讀取來自對應於來自主機之讀取請求的子區塊之資料。
例示性地，控制器500讀取來自非揮發性記憶體裝置之選定記憶體區塊BLKi_1之第一子區塊與第二子區塊中之一者的資料，第一子區塊與第二子區塊中之所述資料對應於根據預定的操作排程之來自主機之讀取請求。舉例而言，在諸如合併、廢料收集以及更新操作之背景操作期間，控制器500讀取來自非揮發性記憶體裝置100之選定記憶體區塊BLKi_1之第一子區塊與第二子區塊中之一者的資料。
在操作S120中，回應於讀取操作而選擇性地更新記憶體區塊之每一子區塊。舉例而言，回應於在操作S120中執行之讀取操作，選擇性地更新選定記憶體區塊BLKi_1之每一子區塊。
亦即，在讀取來自選定記憶體區塊BLKi_1之子區塊中之一者的資料時，判定是否更新選定記憶體區塊BLKi_1之每一子區塊。在選定記憶體區塊BLKi_1之子區塊中，該讀取干擾達到參考值之子區塊被更新。舉例而言，基於讀取循環之數目而判定是否執行更新。亦即，在選定記憶體區塊BLKi_1之子區塊中，更新讀取循環之數目達到參考值之子區塊。
所述更新包含對儲存於特定子區塊中之資料予以備份的操作。舉例而言，所述更新可包含讀取儲存於特定子區塊中之資料，以及將經讀取的資料寫入至同一記憶體區塊BLKi_1或另一記憶體區塊之子區塊。例示性地，所述更新可更包含抹除儲存備份資料之特定子區塊或使儲存備份資料之特定子區塊失效。
圖19為說明在圖1之控制器中驅動之快閃轉譯(translation)層600的方塊圖。例示性地，該快閃轉譯層600由控制器500之處理器520驅動。
例示性地，該快閃轉譯層600儲存於非揮發性記憶體裝置100中。在通電狀態中，控制器500自非揮發性記憶體裝置100讀取快閃轉譯層600。經讀取的快閃轉譯層600由處理器520驅動。
例示性地，快閃轉譯層600可儲存於控制器500中。舉例而言，控制器500可更包含儲存快閃轉譯層600之非揮發性記憶體(未圖示)。
參看圖1以及圖18，快閃轉譯層600執行主機與非揮 發性記憶體裝置100之間的介面操作。舉例而言，快閃轉譯層600將自主機接收之邏輯區塊位址(LBA)轉譯成用於非揮發性記憶體裝置100中之實體區塊位址(PBA)。
快閃轉譯層600執行非揮發性記憶體裝置100之背景操作。舉例而言，快閃轉譯層600可執行諸如合併、廢料收集、磨損撫平(wear-leveling)以及更新之操作。
快閃轉譯層600包含映射表格610、讀取循環表格620以及更新單元630。映射表格610經組態以儲存LBA與PBA之間的映射資訊。
讀取循環表格620經組態以儲存非揮發性記憶體裝置100之記憶體區塊BLK1至BLKz的每一子區塊之讀取循環的數目。
更新單元630經組態以基於儲存於讀取循環表格620中之每一子區塊之讀取循環的數目而選擇性地更新非揮發性記憶體裝置100之每一子區塊。
圖20為說明操作圖19之更新單元630之方法的流程圖。例示性地，假設該選定記憶體區塊BLKi_1之第一子區塊以及第二子區塊之讀取循環的數目具有下方之表格1中之值。
參看圖19以及圖20，在操作S210中，偵測來自選定記憶體區塊BLKi_1之子區塊中之一者的讀取。舉例而言，當在選定記憶體區塊BLKi_1之選定子區塊中執行讀取時，呼叫更新單元630。亦即，由於在選定子區塊中執行讀取時啟動更新單元630，故可理解在偵測到來自選定子區塊之讀取時啟動更新單元630。例示性地，當在選定子區塊中執行讀取時，將選定子區塊之位址傳送至更新單元630。
在操作S220中，計數該選定記憶體區塊BLKi_1之子區塊之讀取循環的數目。當在該選定記憶體區塊BLKi_1之第一子區塊或第二子區塊中讀取資料時，更新單元630計數第一子區塊以及第二子區塊兩者之讀取循環之數目。此處，在下方之表格2中列出儲存於讀取循環表格620中的該選定記憶體區塊BLKi_1之子區塊之讀取循環的數目。
在操作S230中，判定是否存在具有達到參考值之讀取循環數目的子區塊。舉例而言，更新單元630判定在該選定記憶體區塊BLKi_1之子區塊中是否存在具有達到參考值之讀取循環數目的子區塊。若不存在具有達到參考值之讀取循環數目的子區塊，則更新單元630停止操作。若 存在具有達到參考值之讀取循環數目的子區塊，則執行操作S240。
在操作S240中，更新具有達到參考值之讀取循環數目的子區塊。舉例而言，更新單元630更新具有達到參考值之讀取循環數目的子區塊。若在該選定記憶體區塊BLKi_1中存在兩個或兩個以上具有達到參考值之讀取循環數目的子區塊，則更新單元630更新具有達到參考值之讀取循環數目的至少兩個子區塊。
例示性地，在更新單元630之控制下讀取來自待更新之子區塊的資料。將經讀取的資料儲存於RAM 530中。其後，在更新單元630之控制下，將儲存於RAM 530中之資料寫入至非揮發性記憶體裝置100之空閒(free)子區塊中。舉例而言，將經讀取的資料寫入至選定記憶體區塊BLKi_1之空閒子區塊或除了選定記憶體區塊BLKi_1之外之記憶體區塊的空閒子區塊。
例示性地，可在更新單元630之控制下在非揮發性記憶體裝置100中執行更新。在更新單元630之控制下，讀取與寫入電路130(參見圖2)自待更新之子區塊讀取一種量(volume)對應於讀取單位之資料。其後，讀取與寫入電路130將經讀取的資料寫入至空閒子區塊。讀取與寫入電路130重複讀取/寫入操作直至將待更新之子區塊之所有資料寫入至空閒子區塊。亦即，可基於複製回存操作來執行更新。
例示性地，在讀取該選定記憶體區塊BLKi_1之選定 子區塊之後當該選定記憶體區塊BLKi_1之特定子區塊之讀取循環達到參考值時，更新單元630可在所述選定子區塊之讀取之後更新所述特定子區塊。
例示性地，在讀取該選定記憶體區塊BLKi_1之選定子區塊之後當該選定記憶體區塊BLKi_1之特定子區塊之讀取循環達到參考值時，更新單元630對所述特定子區塊之更新進行預訂。當記憶體系統100處於閒置狀態時，更新單元630可對所述特定子區塊執行更新操作。當在預訂該特定子區塊之更新之狀態中請求對與該特定子區塊對應的記憶體區塊BLKi_1之子區塊之讀取操作的情況下，更新單元630可在執行讀取操作之前更新所述特定子區塊。
在操作S250中，重設經更新的子區塊之讀取循環之數目。例示性地，假設重設該選定記憶體區塊BLKi_1之第一子區塊。此處，在下方之表格3中列出儲存於讀取循環表格620中的選定記憶體區塊BLKi_1之子區塊之讀取循環的數目。
例示性地，在更新第一子區塊之後，可使第一子區塊失效。舉例而言，在映射表格610中，可將第一子區塊設定為失效資料區塊。
例示性地，在更新第一子區塊之後，可抹除第一子區塊。舉例而言，繼第一子區塊之更新之後，可抹除第一子區塊。
例示性地，在更新第一子區塊之後，可預訂第一子區塊之抹除操作。舉例而言，當記憶體系統1000處於閒置狀態時，可抹除第一子區塊。
總而言之，當在記憶體區塊BLKi_1之子區塊之選定子區塊中執行讀取操作時，選擇性地更新記憶體區塊BLKi_1之每一子區塊。舉例而言，當將資料寫入至記憶體區塊BLKi_1之特定子區塊，且其後在記憶體區塊BLKi_1之子區塊中執行之讀取循環數目達到參考值時，更新所述特定子區塊。由於補償了由記憶體區塊BLKi_1之子區塊之讀取操作引起的讀取干擾，故非揮發性記憶體裝置100之可靠性以及包含非揮發性記憶體裝置100之記憶體系統1000之可靠性得以改良。
在前述例示性實施例中，已描述1個位元或2個位元儲存於每一記憶胞MC中。然而，並不限制每一記憶胞MC儲存1個位元或2個位元。記憶胞MC中之每一者可儲存至少3個位元。
在前述例示性實施例中，已描述記憶體區塊BLKi_1包含第一子區塊以及第二子區塊。然而，並不限制記憶體區塊BLKi_1包含兩個子區塊。舉例而言，記憶體區塊BLKi_1可包含三個或三個以上的子區塊。當提供多個子區塊時，記憶體區塊BLKi_1包含安置於兩個子區塊之間的 至少一條虛設字線DWL以及該虛設記憶胞DMC。
圖21為說明根據本發明概念之第二實施例的圖3之記憶體區塊BLK1至BLKz中之一者的透視圖。圖22為沿著圖21之記憶體區塊BLKj之線II-II'截取之剖視圖。
與參看圖4至圖6描述之記憶體區塊BLKi相比較，提供分別對應於第一高度至第八高度的第一導電材料211'至281'、212'至282'以及213'至283'。具有比絕緣材料112大之厚度的絕緣材料112'設在具有第四高度之第一導電材料241'、242'以及243'與具有第五高度之第一導電材料251'、252'以及253'之間。
圖23為說明參看圖21以及圖22來描述之記憶體區塊BLKj之等效電路的電路圖。參看圖21至圖23，具有第一高度之導電材料211'、212'以及213'共同連接著以形成接地選擇線GSL。
分別對應於第二高度至第七高度之第一導電材料221'至271'、222'至272'以及223'至273'形成第一字線WL1至第六字線WL6。具有第八高度之第一導電材料281'、282'以及283'形成第一串選擇線至第三串選擇線SSL1、SSL2以及SSL3。
除了高度之改變之外，第一導電材料211'至281'、212'至282'以及213'至283'形成接地選擇線GSL、字線WL1至WL6，以及串選擇線SSL1、SSL2及SSL3，如參看圖4至圖6所描述。因而，可省略其詳細描述。
第一記憶胞MC1至第三記憶胞MC3形成第一子區塊 且第四記憶胞MC4至第六記憶胞MC6形成第二子區塊。
圖24為說明在抹除操作期間施加至圖23之記憶體區塊BLKj_1之電壓條件的表格。參看圖23以及圖24，在抹除操作期間使串選擇線SSL1至SSL3浮動。使未選定的子區塊之字線WL浮動。將字線抹除電壓Vwe施加至選定的子區塊之字線WL。接著，將抹除電壓Vers施加至基板111。
舉例而言，假設選擇第一子區塊。在抹除操作期間，可將字線抹除電壓Vwe施加至選定的第一子區塊之字線WL1至WL3。又，在抹除操作期間，未選定的第二子區塊之字線WL4至WL6可浮動。
圖25為說明根據圖24之電壓條件的圖23之記憶體區塊BLKj_1之電壓改變的時序圖。圖26為說明記憶體區塊BLKj_1之一個NAND串的剖視圖。下文中，參看圖26中所展示之一個NAND串NS之剖面，描述記憶體區塊BLKj_1之抹除操作。舉例而言，假設抹除第一子區塊且禁止抹除第二子區塊。
參看圖23至圖26，在第一時序t1時將抹除電壓Vers施加至基板111。舉例而言，抹除電壓Vers為高電壓。
基板111與作為第二方向之本體而操作之表面層114摻雜有相同的類型。因此，將抹除電壓Vers傳遞至NAND串NS之表面層114。
如參看圖9至圖11所描述，在第一時序t1時，接地選擇線GSL浮動。因此，可禁止抹除接地選擇電晶體GST。
在第一時序t1時，將字線抹除電壓Vwe施加至選定 的字線。因而，可抹除選定的第一子區塊之第一記憶胞MC1至第三記憶胞MC3。
在第一時序t1時，未選定的字線浮動。因此，可禁止抹除未選定的第二子區塊之第四記憶胞MC4至第六記憶胞MC6。
在第一時序t1時，串選擇線SSL浮動。因此，可禁止抹除串選擇電晶體SST。
另外，當將字線抹除電壓Vwe施加至選定的子區塊之字線(例如，WL1至WL3)時，未選定的子區塊之字線(例如，WL4至WL6)之電壓藉由耦合而上升至未選定的字線電壓Vuwl。在此時，未選定的子區塊之字線WL4至WL6可受來自施加至選定的子區塊之字線WL1至WL3之字線抹除電壓Vwe的耦合之影響。亦即，歸因於來自選定的子區塊之字線WL1至WL3之耦合，未選定的子區塊之字線WL4至WL6之電壓上升寬度可退化(deteriorated)。此外，選定的子區塊之字線WL1至WL3之電壓可由於來自選定的子區塊之字線WL1至WL3之耦合而上升。
在第一子區塊與第二子區塊之間，提供絕緣材料112'。第一子區塊與第二子區塊之間的絕緣材料112'之厚度較每一子區塊中之字線WL之間的絕緣材料112之厚度大。亦即，當假設在每一子區塊中之記憶胞MC之間的根據第二方向的距離為第一距離時，設在沿著橫斷基板之方向(亦即，第二方向)而相鄰近的子區塊之界面處的記憶胞沿著第二方向彼此間隔開較第一距離長的第二距離，且 接著提供所述記憶胞。
隨著第二距離增加，子區塊之間的耦合之影響可減小。因此，此防止未選定的子區塊之字線WL4至WL6之電壓上升寬度退化。此外，此防止選定的子區塊之字線WL1至WL3之電壓上升。另外，隨著第二距離增加，子區塊之間分佈著電場。因此，藉由選定的子區塊之字線WL1至WL3與未選定的子區塊之字線WL4至WL6之間的電場來防止熱載子發生。
如上文提及，根據本發明概念之實施例的圖1以及圖2之非揮發性記憶體裝置100按子區塊單位執行抹除操作。因此，非揮發性記憶體裝置100之操作速度得以改良。另外，包含非揮發性記憶體裝置100之記憶體系統1000之操作速度得以改良。
如上文提及，在根據本發明概念之實施例的非揮發性記憶體裝置1000之記憶體區塊BLKj_1中，子區塊之間的絕緣材料112'之厚度大於每一子區塊中之絕緣材料之厚度。因此，非揮發性記憶體裝置100以及包含非揮發性記憶體裝置100之記憶體系統1000變得更可靠。
在上文提及之實施例中，描述在第一時序時施加抹除電壓Vers以及字線抹除電壓Vwe。然而，可根據預定次序而順序地施加抹除電壓Vers以及字線抹除電壓Vwe。
在上文提及之實施例中，描述了未選定的字線(例如，WL4至WL6)浮動。然而，如圖13至圖15中所展示，可將字線抹除禁止電壓Vwei施加至未選定的字線(例 如，WL4至WL6)。
圖27為說明根據本發明概念之第三實施例的圖3之記憶體區塊BLK1至BLKz中之一者的透視圖。圖28為沿著圖27之記憶體區塊BLKm之線III-III'截取之剖視圖。
與參看圖21至圖26描述之記憶體區塊BLKj相比較，第一子區塊中具有第二高度之第一導電材料221"、222"以及223"與具有第四高度之第一導電材料241"、242"以及243"具有比剩餘的第一導電材料大之厚度。此外，第二子區塊中具有第五高度之第一導電材料251"、252"以及253"與具有第七高度之第一導電材料271"、272"以及273"具有比剩餘的第一導電材料大之厚度。
記憶體區塊BLKm之等效電路與圖23中所展示之等效電路BLKj_1相同。在抹除操作期間施加至記憶體區塊BLKm之電壓條件與圖24中所展示之電壓條件相同。另外，在抹除操作期間記憶體區塊BLKm之電壓改變與圖25中所展示之電壓改變相同。
圖29為說明記憶體區塊BLKm之一個NAND串NS的剖視圖。下文中，參看圖24、圖25以及圖29來描述記憶體區塊BLKm之抹除操作。舉例而言，假設抹除第一子區塊且禁止抹除第二子區塊。
在抹除操作期間，將字線抹除電壓Vwe施加至連接至第一記憶胞MC1至第三記憶胞MC3之第一字線至第三字線。將抹除電壓Vers施加至作為第二方向之本體而操作之表面層114。藉由在第一記憶胞MC1至第三記憶胞MC3 與表面層114之間形成之電場來抹除第一記憶胞MC1至第三記憶胞MC3。
第三記憶胞MC3設在第二記憶胞MC2之頂部處且第一記憶胞MC1設在第二記憶胞MC2之底部處。根據在第一記憶胞MC1至第三記憶胞MC3與表面層114之間產生的電場①以及③之影響，第二記憶胞MC2與表面層114之間產生的電場②被集中。
另外，處於浮動狀態中之接地選擇電晶體GST設在第一記憶胞MC1之底部處。因此，第一記憶胞MC1與表面層114之間的電場①在接地選擇電晶體GST之方向上分佈著。因此，第一記憶胞MC1之抹除效率可低於第二記憶胞MC2之抹除效率。
處於浮動狀態之第四記憶胞MC4設在第三記憶胞MC3之頂部處。因此，第三記憶胞MC3與表面層114之間的電場③在第四記憶胞MC4之方向上分佈著。因此，第三記憶胞MC3之抹除效率可低於第二記憶胞MC2之抹除效率。
根據本發明概念之實施例，在每一子區塊中，沿著橫斷一基板111之方向，第一個記憶胞MC1以及最後一個記憶胞MC3中之每一者具有第一大小，且剩餘記憶胞MC2具有比第一大小還小之第二大小。舉例而言，設在每一子區塊之外型(outline)處之記憶胞MC1以及MC3具有比設在每一子區塊內部之記憶胞MC2之厚度大的厚度。
若具有第二高度之第一導電材料221"之厚度增加，則 具有第二高度之第一導電材料221"與表面層114之間的耦合比率增加。因此，第一記憶胞MC1之抹除效率得以改良。
同樣地，若具有第四高度之第一導電材料241"之厚度增加，則具有第四高度之第一導電材料241"與表面層114之間的耦合比率增加。因此，第三記憶胞MC3之抹除效率得以改良。
同樣地，在第二子區塊中，第一個記憶胞MC4以及最後一個記憶胞MC6具有沿著橫斷該基板111之方向的第一大小，且剩餘記憶胞MC5具有比第一大小還小之第二大小。因此，第四記憶胞MC4以及第六記憶胞MC6之抹除效率得以改良。
亦即，藉由增加設在每一子區塊之外型處之記憶胞MC1以及MC3之大小，等化每一子區塊中之記憶胞MC1、MC2以及MC3之抹除速度。因此，由於記憶胞MC1、MC2以及MC3之抹除狀態之臨限電壓分佈減小，故非揮發性記憶體裝置100以及包含非揮發性記憶體裝置100之記憶體系統1000變得更可靠。
圖30為說明根據本發明概念之第四實施例的圖3之記憶體區塊BLK1至BLKz中之一者的透視圖。圖31為沿著圖30之記憶體區塊BLKn之線IV-IV'截取的剖視圖。與參看圖4至圖6描述之記憶體區塊BLKi相比較，記憶體區塊BLKn之第一子區塊中具有第二高度之第一導電材料221"、222"以及223"與具有第四高度之第一導電材料 241"、242"以及243"具有比剩餘的第一導電材料大之厚度。此外，第二子區塊中具有第五高度之第一導電材料251"、252"以及253"與具有第七高度之第一導電材料271"、272"以及273"具有比剩餘的第一導電材料大之厚度。
記憶體區塊BLKn之等效電路與圖8中所展示之等效電路BLKj_1相同。在抹除操作期間施加至記憶體區塊BLKn之電壓條件與圖9或圖13中所展示之電壓條件相同。另外，在抹除操作期間記憶體區塊BLKn之電壓改變與圖10或圖14中所展示之電壓改變相同。
如參看圖27至圖29所描述，在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞MC1以及最後一個記憶胞MC3中之每一者具有第一大小，且剩餘的記憶胞MC2具有比第一大小還小之第二大小。舉例而言，設在每一子區塊之外型處之記憶胞MC1以及MC3具有比設在每一子區塊內部之記憶胞MC2之厚度大的厚度。
若具有第二高度之第一導電材料221"之厚度增加，則具有第二高度之第一導電材料221"與表面層114之間的耦合比率增加。因此，第一記憶胞MC1之抹除效率得以改良。
同樣地，若具有第四高度之第一導電材料241"之厚度增加，則具有第四高度之第一導電材料241"與表面層114之間的耦合比率增加。因此，第三記憶胞MC3之抹除效率得以改良。
亦即，藉由增加設在每一子區塊之外型處之記憶胞 MC1以及MC3之大小，等化每一子區塊中之記憶胞MC1、MC2以及MC3之抹除速度。因此，由於記憶胞MC1、MC2以及MC3之抹除狀態之臨限電壓分佈減小，故非揮發性記憶體裝置100以及包含非揮發性記憶體裝置100之記憶體系統1000變得更可靠。
圖32為說明根據本發明概念之第二實施例的參看圖4以及圖6描述之記憶體區塊BLKi的等效電路BLKi_2的電路圖。與參看圖8描述之等效電路相比較，橫向電晶體LTR額外設在記憶體區塊BLKi_2之每一NAND串NS處。
在每一NAND串NS中，橫向電晶體LTR連接在接地選擇電晶體GST與共同源極線CSL之間。橫向電晶體LTR之閘極(或控制閘極)以及接地選擇電晶體GST之閘極(或控制閘極)連接至接地選擇線GSL。
如參看圖4至圖7所描述，具有第一高度之第一導電材料211、212以及213分別對應於第一接地選擇線GSL1至第三接地選擇線GSL3。
一旦將特定電壓施加至具有第一高度之第一導電材料211、212以及213，就在鄰近於第一導電材料211、212以及213的表面層之區中形成通道。此外，若將特定電壓施加至第一導電材料211、212以及213，則在鄰近於第一導電材料211、212以及213的基板111之區中形成通道。
第一摻雜區311連接至基板111中之通道，基板111中之通道由第一導電材料之電壓形成。基板111之由第一導電材料211之電壓產生的通道連接至作為第二方向之本 體而操作的表面層114中的由第一導電材料211之電壓形成的通道。
同樣地，藉由第一導電材料211、212以及213之電壓而在基板111中形成通道。第一摻雜區311至第四摻雜區314經由基板111中之由第一導電材料211、212以及213之電壓形成的通道而分別連接至作為第二方向之本體而操作之表面層114。
如參看圖4至圖7所描述，第一摻雜區311至第四摻雜區314共同連接以形成共同源極線CSL。共同源極線CSL與記憶胞MC1至MC6之通道經由藉由接地選擇線GSL之電壓形成的垂直於基板111以及平行於基板111的通道而電性連接。
亦即，應理解由接地選擇線GSL驅動的垂直於基板以及平行基板的電晶體設在共同源極線CSL與第一記憶胞MC1之間。可將垂直於基板之電晶體理解為接地選擇電晶體GST且可將平行於基板之電晶體理解為橫向電晶體LST。
舉例而言，如參看圖21至圖26所描述，取代在子區塊之間設置虛設記憶胞DMC，子區塊之間的絕緣材料112'之厚度可經形成為比其他絕緣材料112之厚度大。
舉例而言，如參看圖27至圖29所描述，不提供虛設記憶胞DMC，且在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC3、MC4以及MC6中之每一者具有第一大小，且剩餘的記憶 胞MC2以及MC5中之每一者具有比第一大小小之第二大小。
舉例而言，如參看圖30以及圖31所描述，提供虛設記憶胞DMC，且在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC3、MC4以及MC6中之每一者具有第一大小，且剩餘的記憶胞MC2以及MC5中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖18至圖20所描述，當對記憶體區塊BLKi_2之子區塊中之選定子區塊執行讀取操作時，選擇性地更新記憶體區塊BLKi_2之每一子區塊。舉例而言，在將資料寫入於記憶體區塊BLKi_2之特定子區塊上之後，在對記憶體區塊BLKi_2之子區塊之讀取操作的數目達到參考值時，更新一特定子區塊。
圖33為說明根據本發明概念之第三實施例的參看圖4以及圖6描述之記憶體區塊BLKi的等效電路BLKi_3的電路圖。與參看圖8描述之等效電路相比較，在每一NAND串NS中，兩個接地選擇電晶體GST1以及GST2可設在記憶胞MC1至MC4與共同源極線CSL之間。對應於具有相同高度之接地選擇電晶體GST1或GST2的接地選擇線GSL1以及GSL2可共同連接著。此外，對應於同一NAND串NS之接地選擇線GSL1以及GSL2可共同連接著。
舉例而言，為了等化第一子區塊以及第二子區塊之記憶胞之數目，須調整各虛設字線DWL1以及DWL2與各虛 設記憶胞DMC1以及DMC2之數目。於是，第一子區塊之記憶胞MC1以及MC2與第二子區塊之記憶胞MC3以及MC4之數目不限於圖33。
舉例而言，如參看圖21至圖26所描述，取代在子區塊之間設置虛設記憶胞DMC，子區塊之間的絕緣材料112'之厚度可經形成為比其他絕緣材料112之厚度大。
舉例而言，如參看圖27至圖29所描述，不提供虛設記憶胞DMC，且在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC2、MC3以及MC4中之每一者具有第一大小，且剩餘的記憶胞(未圖示)中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖30以及圖31所描述，提供虛設記憶胞DMC1以及DMC2，且在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC2、MC3以及MC4中之每一者具有第一大小，且剩餘的記憶胞(未圖示)中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖18至圖20所描述，當對記憶體區塊BLKi_3之子區塊中之選定子區塊執行讀取操作時，選擇性地更新記憶體區塊BLKi_3之每一子區塊。舉例而言，在將資料寫入於記憶體區塊BLKi_3之特定子區塊上之後，在對記憶體區塊BLKi_3之子區塊之讀取操作的數目達到參考值時，更新一特定子區塊。
圖34為說明根據本發明概念之第四實施例的參看圖4 以及圖6描述之記憶體區塊BLKi的等效電路BLKi_4的電路圖。與圖33之記憶體區塊BLKi_3相比較，兩個串選擇電晶體SSTa以及SSTb可設在記憶胞MC1至MC4與位元線BL之間。
在同一列中之NAND串中，具有相同高度之串選擇電晶體SSTa或SSTb可共用一條串選擇線SSL。舉例而言，在第一列之NAND串NS11至NS13中，a串選擇電晶體SSTa共用1a串選擇線SSL1a。b串選擇電晶體SSTb共用1b串選擇線SSL1b。
在第二列中之NAND串NS21至NS23中，a串選擇電晶體SSTa共用2a串選擇線SSL2a。b串選擇電晶體SSTb共用2b串選擇線SSL2b。
在第三列中之NAND串NS21至NS23中，a串選擇電晶體SSTa共用3a串選擇線SSL3a。b串選擇電晶體SSTb共用3b串選擇線SSL3b。
如參看圖33所提及，並不限制設在子區塊之間的虛設字線DWL以及虛設記憶胞DMC之數目、第一子區塊之記憶胞MC1與MC2之數目，以及第二子區塊之記憶胞MC3與MC4之數目。
舉例而言，如參看圖21至圖26所描述，取代在子區塊之間設置虛設記憶胞DMC，子區塊之間的絕緣材料112'之厚度可經形成為比其他絕緣材料112之厚度大。
舉例而言，如參看圖27至圖29所描述，不提供虛設記憶胞DMC，且在每一子區塊中，沿著橫斷該基板111 之方向，第一個記憶胞至最後一個記憶胞MC1、MC2、MC3以及MC4中之每一者具有第一大小，且剩餘的記憶胞(未圖示)中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖30以及圖31所描述，提供虛設記憶胞DMC1以及DMC2，且在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC2、MC3以及MC4中之每一者具有第一大小，且剩餘的記憶胞(未圖示)中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖18至圖20所描述，當對記憶體區塊BLKi_4之子區塊中之選定子區塊執行讀取操作時，選擇性地更新記憶體區塊BLKi_4之每一子區塊。舉例而言，在將資料寫入於記憶體區塊BLKi_4之特定子區塊上之後，在對記憶體區塊BLKi_4之子區塊之讀取操作的數目達到參考值時，更新一特定子區塊。
圖35為說明根據本發明概念之第五實施例的參看圖4以及圖6描述之記憶體區塊BLKi的等效電路BLKi_5的電路圖。與圖34之記憶體區塊BLKi_4相比較，對應於同一列之NAND串NS的串選擇線SSL共同連接著。
如參看圖33所提及，並不限制設在子區塊之間的虛設字線DWL以及虛設記憶胞DMC之數目、第一子區塊之記憶胞MC1與MC2之數目，以及第二子區塊之記憶胞MC3與MC4之數目。
舉例而言，如參看圖21至圖26所描述，取代在子區 塊之間設置虛設記憶胞DMC，子區塊之間的絕緣材料112'之厚度可經形成為比其他絕緣材料112之厚度大。
舉例而言，如參看圖27至圖29所描述，不提供虛設記憶胞DMC，且在每一子區塊中，沿著橫斷基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC2、MC3以及MC4中之每一者具有第一大小，且剩餘的記憶胞(未圖示)中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖30以及圖31所描述，提供虛設記憶胞DMC1以及DMC2，且在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC2、MC3以及MC4中之每一者具有第一大小，且剩餘的記憶胞(未圖示)中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖18至圖20所描述，當對記憶體區塊BLKi_5之子區塊中之選定子區塊執行讀取操作時，選擇性地更新記憶體區塊BLKi_5之每一子區塊。舉例而言，在將資料寫入於記憶體區塊BLKi_5之特定子區塊上之後，在對記憶體區塊BLKi_5之子區塊之讀取操作的數目達到參考值時，更新一特定子區塊。
圖36為說明根據本發明概念之第六實施例的參看圖4以及圖6描述之記憶體區塊BLKi的等效電路BLKi_6的電路圖。與圖8之記憶體區塊BLKi_1相比較，在每一NAND串NS中，將虛設記憶胞DMC3設在串選擇電晶體SST與記憶胞MC1至MC4之間。虛設記憶胞DMC3共同 連接至虛設字線DWL3。亦即，虛設字線DWL3設在串選擇線SSL1至SSL3與字線WL1至WL4之間。
如參看圖33所提及，並不限制設在子區塊之間的虛設字線DWL1以及DWL2與虛設記憶胞DMC1以及DMC2之數目、第一子區塊之記憶胞MC1與MC2之數目，以及第二子區塊之記憶胞MC3與MC4之數目。同樣地，不限制設在記憶胞MC1至MC4與串選擇電晶體SST之間的虛設記憶胞DMC3之數目。
舉例而言，如參看圖21至圖26所描述，取代在子區塊之間設置虛設記憶胞DMC1以及DMC2，子區塊之間的絕緣材料112'之厚度可經形成為比其他絕緣材料112之厚度大。
舉例而言，如參看圖27至圖29所描述，不提供虛設記憶胞DMC1以及DMC2，且在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC2、MC3以及MC4中之每一者具有第一大小，且剩餘的記憶胞(未圖示)中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖30以及圖31所描述，提供虛設記憶胞DMC1以及DMC2，且在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC2、MC3以及MC4中之每一者具有第一大小，且剩餘的記憶胞(未圖示)中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖18至圖20所描述，當對記憶體區塊BLKi_6之子區塊中之選定子區塊執行讀取操作時，選擇性地更新記憶體區塊BLKi_6之每一子區塊。舉例而言，在將資料寫入於記憶體區塊BLKi_6之特定子區塊上之後，在對記憶體區塊BLKi_6之子區塊之讀取操作的數目達到參考值時，更新一特定子區塊。
圖37為說明根據本發明概念之第七實施例的參看圖4以及圖6描述之記憶體區塊BLKi的等效電路BLKi_7的電路圖。與圖8之記憶體區塊BLKi_1相比較，在每一NAND串NS中，將虛設記憶胞DMC1設在接地選擇電晶體GST與記憶胞MC1至MC6之間。虛設記憶胞DMC1共同連接至虛設字線DWL3。亦即，虛設字線DWL1設在接地選擇線GSL與字線WL1至WL4之間。
如參看圖33所提及，不限制設在子區塊之間的虛設字線DWL2以及DWL3與虛設記憶胞DMC2以及DMC3之數目、第一子區塊之記憶胞MC1與MC2之數目，以及第二子區塊之記憶胞MC3與MC4之數目。同樣地，並不限制設在記憶胞MC1至MC4與接地選擇電晶體GST之間的虛設記憶胞DMC1之數目。
舉例而言，如參看圖21至圖26所描述，取代在子區塊之間設置虛設記憶胞DMC2以及DMC3，子區塊之間的絕緣材料112'之厚度可經形成為比其他絕緣材料112之厚度大。
舉例而言，如參看圖27至圖29所描述，不提供虛設 記憶胞DMC2以及DMC3，且在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC2、MC3以及MC4中之每一者具有第一大小，且剩餘的記憶胞(未圖示)中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖30以及圖31所描述，提供虛設記憶胞DMC2以及DMC3，且在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC2、MC3以及MC4中之每一者具有第一大小，且剩餘的記憶胞(未圖示)中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖18至圖20所描述，當對記憶體區塊BLKi_7之子區塊中之選定子區塊執行讀取操作時，選擇性地更新記憶體區塊BLKi_7之每一子區塊。舉例而言，在將資料寫入於記憶體區塊BLKi_7之特定子區塊上之後，在對記憶體區塊BLKi_7之子區塊之讀取操作的數目達到參考值時，更新一特定子區塊。
圖38為說明根據本發明概念之第八實施例的參看圖4以及圖6來描述之記憶體區塊BLKi的等效電路BLKi_8的電路圖。與圖8之記憶體區塊BLKi_1相比較，在每一NAND串NS中，將虛設記憶胞DMC1設在接地選擇電晶體GST與記憶胞MC1至MC4之間。虛設記憶胞DMC1共同連接至虛設字線DWL1。亦即，虛設字線DWL1設在接地選擇線GSL與字線WL1至WL4之間。
在每一NAND串中，虛設記憶胞DMC3設在串選擇電晶體SST與記憶胞MC1至MC4之間。虛設記憶胞DMC3共同連接至虛設字線DWL3。亦即，虛設字線DWL3設在串選擇線SSL1至SSL3與字線WL1至WL6之間。
如參看圖33所提及，不限制設在子區塊之間的虛設字線DWL2以及DWL3與虛設記憶胞DMC2以及DMC3之數目、第一子區塊之記憶胞MC1與MC2之數目，以及第二子區塊之記憶胞MC3與MC4之數目。同樣地，不限制設在記憶胞MC1至MC4與接地選擇電晶體GST之間的虛設記憶胞DMC1之數目。此外，不限制設在記憶胞MC1至MC4與串選擇電晶體SST之間的虛設記憶胞DMC3之數目。
舉例而言，如參看圖21至圖26所描述，取代在子區塊之間設置虛設記憶胞DMC2，子區塊之間的絕緣材料112'之厚度可經形成為比其他絕緣材料112之厚度大。
舉例而言，如參看圖27至圖29所描述，不提供虛設記憶胞DMC2，且在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC2、MC3以及MC4中之每一者具有第一大小，且剩餘的記憶胞(未圖示)中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖30以及圖31所描述，提供虛設記憶胞DMC2，且在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC2、MC3以及MC4中之每一者具有第一大小，且剩餘的記憶 胞(未圖示)中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖18至圖20所描述，當對記憶體區塊BLKi_8之子區塊中之選定子區塊執行讀取操作時，選擇性地更新記憶體區塊BLKi_8之每一子區塊。舉例而言，在將資料寫入於記憶體區塊BLKi_8之特定子區塊上之後，在對記憶體區塊BLKi_8之子區塊之讀取操作的數目達到參考值時，更新一特定子區塊。
圖39為根據本發明概念之第五實施例的記憶體區塊BLK1至BLKz中之一者的透視圖。圖40為沿著圖39之記憶體區塊BLKo之線V-V'截取的橫截面圖。與參看圖4至圖6來描述之記憶體區塊BLKi相比較，記憶體區塊BLKo中之一個柱包含第一子柱113a以及第二子柱113b。除了記憶體區塊BLKi之柱113由第一柱113a以及第二柱113b取代之外，記憶體區塊BLKo具有與記憶體區塊BLKi相同之結構。因此，將省略重複描述。
參看圖39以及圖40，第一子柱113a設在基板111上。例示性地，第一子柱113a之表面層114a包含p型矽材料。第一子柱113a之表面層114a充當第二方向之本體。第一子柱113a之內層由絕緣材料製成。
第二子柱113b設在第一子柱113a上。例示性地，第二子柱113b之表面層114b包含p型矽材料。第二子柱113b之表面層114b充當第二方向上之本體。第二子柱113b之內層115b由絕緣材料製成。
例示性地，第一子柱113a之表面層114a連接至第二 子柱113b之表面層114b。舉例而言，如圖39以及圖40中所展示，第一子柱113a之表面層114a與第二子柱113b之表面層114b經由p型矽襯墊SIP而連接。
在具有矽襯墊SIP之區中，第一子柱113a之表面層114a與第二子柱113b之表面層114b以不規則形式而連接著。因此，在提供矽襯墊SIP之區中，通道形成可為不穩定的。亦即，具有對應於矽襯墊SIP之高度的記憶胞MC可能不正常地儲存、抹除或讀取資料。
為了防止以上限制，具有對應於矽襯墊SIP之高度(亦即，第五高度)的第一導電材料251、252以及253須形成虛設字線DWL以及虛設記憶胞DMC。亦即，記憶體區塊BLKo可基於對應於矽襯墊SIP之高度而劃分成子區塊。
例示性地，可將記憶體區塊BLKo之等效電路說明為圖8中所展示之等效電路BLKi_1。例示性地，可將記憶體區塊BLKo之等效電路說明為圖32至圖38中所展示之等效電路BLKi_2至BLKi_8。亦即，記憶體區塊BLKo之每一NAND串可包含橫向電晶體LTR。至少一個虛設記憶胞DMC可設在記憶體區塊BLKo之子區塊之間。可另外設在記憶體區塊BLKo之子區塊之間的記憶胞DMC之數目可變化。
在每一NAND串中，可提供至少兩個串選擇電晶體SST。在每一NAND串中，可提供至少兩個接地選擇電晶體GST。在每一NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與串選擇電晶體SST之間。在每一 NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與接地選擇電晶體GST之間。
例示性地，如參看圖30以及圖31所描述，在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC3、MC4以及MC6中之每一者具有第一大小，且剩餘的記憶胞MC2以及MC5中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖18至圖20所描述，當對記憶體區塊BLKi_o之子區塊中之選定子區塊執行讀取操作時，選擇性地更新記憶體區塊BLKi_o之每一子區塊。舉例而言，在將資料寫入於記憶體區塊BLKi_o之特定子區塊上之後，在對記憶體區塊BLKi_o之子區塊之讀取操作的數目達到參考值時，更新一特定子區塊。
例示性地，描述了一柱包含第一子柱113a以及第二子柱113b。然而，一柱可包含至少兩個子柱。
圖41為根據本發明概念之第六實施例BLKi'的記憶體區塊BLK1至BLKz中之一者的透視圖。沿著記憶體區塊BLKi'之線I-I'截取的橫截面圖與圖4之橫截面圖相同。
與圖4之記憶體區塊BLKi相比較，在記憶體區塊BLKi中，柱113'具有方形的柱形式。此外，在沿著第一方向彼此間隔特定距離之柱113'之間，設有絕緣材料101。例示性地，絕緣材料101沿著第二方向延伸且接觸基板111。
將參看圖4來描述之第一導電材料211至291、212 至292以及213至293劃分成在包含絕緣材料101之區中的第一部分211a至291a、212a至292a以及213a至293a與第二部分211b至291b、212b至292b以及213b至293b。
在第一摻雜區311以及第二摻雜區312上之區中，每一柱113'形成第一導電材料之第一部分211a至291a與絕緣層116以及一個NAND串NS，且形成第一導電材料之第二部分211b至291b與絕緣層116以及另一NAND串NS。
在第二摻雜區312以及第三摻雜區313上之區中，每一柱113'形成第一導電材料之第一部分212a至292a與絕緣層116以及一個NAND串NS，且形成第一導電材料之第二部分212b至292b與絕緣層116以及另一NAND串NS。
在第三摻雜區313以及第四摻雜區314上之區中，每一柱113'形成第一導電材料之第一部分213a至293a與絕緣層116以及一個NAND串NS，且形成第一導電材料之第二部分213b至293b與絕緣層116以及另一NAND串NS。
亦即，使用絕緣材料101來分離設在每一柱113'之兩側處的第一導電材料之第一部分211a至291a以及第二部分211b至291b，使得每一柱113'可形成兩個NAND串NS。
如參看圖4至圖8所描述，第一導電材料之第一部分211a至291a與第二部分211b至291b、212b至292b以及 213b至293b可分別對應於接地選擇線GSL、字線WL以及串選擇線SST。具有相同高度之字線WL共同連接著。
例示性地，除了NAND串NS中之列之數目之外，可將記憶體區塊BLKi'之等效電路說明為圖8中所展示之等效電路BLKi_1。舉例而言，記憶體區塊BLKi'之等效電路之NAND串NS中的列之數目可為圖8中所展示之等效電路BLKi_1之NAND串NS中的列之數目的兩倍。
例示性地，可將記憶體區塊BLKi'之等效電路說明為圖32至圖38中所展示之等效電路BLKi_2至BLKi_8(除了NAND串NS中之列之數目不同以外)。舉例而言，記憶體區塊BLKi'之等效電路之NAND串NS中的列之數目可為圖32至圖38中所展示之等效電路BLKi_2至BLKi_8之NAND串NS中的列之數目的兩倍。
記憶體區塊BLKi'之每一NAND串可包含橫向電晶體LTR。至少一個虛設記憶胞DMC可設在記憶體區塊BLKi'之子區塊之間。可另外設在記憶體區塊BLKi'之子區塊之間的記憶胞DMC之數目可變化。
在每一NAND串中，可提供至少兩個串選擇電晶體SST。在每一NAND串中，可提供至少兩個接地選擇電晶體GST。在每一NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與串選擇電晶體SST之間。在每一NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與接地選擇電晶體GST之間。
舉例而言，如參看圖21至圖26所描述，取代在子區 塊之間設置虛設記憶胞DMC，子區塊之間的絕緣材料112'之厚度可經形成為比其他絕緣材料112之厚度大。
舉例而言，如參看圖27至圖29所描述，不提供虛設記憶胞DMC，且在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC3、MC4以及MC6中之每一者具有第一大小，且剩餘的記憶胞MC2以及MC5中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖30以及圖31所描述，在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC3、MC4以及MC6中之每一者具有第一大小，且剩餘的記憶胞MC2以及MC5中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖18至圖20所描述，當對記憶體區塊BLKi'之子區塊中之選定子區塊執行讀取操作時，選擇性地更新記憶體區塊BLKi'之每一子區塊。舉例而言，在將資料寫入於記憶體區塊BLKi'之特定子區塊上之後，在對記憶體區塊BLKi'之子區塊之讀取操作的數目達到參考值時，更新一特定子區塊。
圖42為根據本發明概念之第七實施例的記憶體區塊BLK1至BLKz中之一者的透視圖。記憶體區塊BLKo'之沿著線V-V'截取的橫截面圖與圖40之橫截面圖相同。
如參看圖39以及圖40所描述，記憶體區塊BLKo'中之一個柱包含第一子柱113a以及第二子柱113b。除了柱 具有方形的柱形式之外，第一子柱113a以及第二子柱113b與參看圖39以及圖40描述之第一子柱113a以及第二子柱113b相同。
如參看圖41所說明，一個柱113'形成兩個NAND串NS。第一導電材料之第一部分211a至291a與第二部分211b至291b、212b至292b以及213b至293b可分別對應於接地選擇線GSL、字線WL以及串選擇線SST。具有相同高度之字線WL共同連接著。
例示性地，可將記憶體區塊BLKo'之等效電路說明為圖8中所展示之等效電路BLKi_1(除了NAND串NS中之列之數目不同以外)。舉例而言，記憶體區塊BLKo'之等效電路之NAND串NS中的列之數目可為圖8中所展示之等效電路BLKi_1之NAND串NS中的列之數目的兩倍。
例示性地，可將記憶體區塊BLKo'之等效電路說明為圖32至圖38中所展示之等效電路BLKi_2至BLKi_8(除了NAND串NS中之列之數目不同以外)。舉例而言，記憶體區塊BLKo'之等效電路之NAND串NS中的列之數目可為圖32至圖38中所展示之等效電路BLKi_2至BLKi_8之NAND串NS中的列之數目的兩倍。
記憶體區塊BLKo'之每一NAND串可包含橫向電晶體LTR。至少一個虛設記憶胞DMC可設在記憶體區塊BLKo'之子區塊之間。可另外設在記憶體區塊BLKo'之子區塊之間的記憶胞DMC之數目可變化。
在每一NAND串中，可提供至少兩個串選擇電晶體 SST。在每一NAND串中，可提供至少兩個接地選擇電晶體GST。在每一NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與串選擇電晶體SST之間。在每一NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與接地選擇電晶體GST之間。
舉例而言，如參看圖30以及圖31所描述，在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC3、MC4以及MC6中之每一者具有第一大小，且剩餘的記憶胞MC2以及MC5中之每一者具有比第一大小還小之第二大小。
如參看圖39以及圖40所描述，具有對應於矽襯墊SIP之高度(亦即，第五高度)的第一導電材料251、252以及253形成虛設字線DWL以及虛設記憶胞DMC。亦即，記憶體區塊BLKo可基於對應於矽襯墊SIP之高度而劃分成子區塊。
舉例而言，如參看圖18至圖20所描述，當對記憶體區塊BLKo'之子區塊中之選定子區塊執行讀取操作時，選擇性地更新記憶體區塊BLKo'之每一子區塊。舉例而言，在將資料寫入於記憶體區塊BLKi_o之特定子區塊上之後，在對記憶體區塊BLKi_o之子區塊之讀取操作的數目達到參考值時，更新一特定子區塊。
例示性地，描述了一柱包含第一子柱113a以及第二子柱113b。然而，一柱可包含至少兩個子柱。
圖43為根據本發明概念之第八實施例BLKp的記憶 體區塊BLK1至BLKz中之一者的透視圖。圖44為沿著圖43之記憶體區塊BLKp之線VI-VI'截取的剖視圖。除了形成共同源極線CSL之n型摻雜區315具備板形式之外，記憶體區塊BLKp具有與參看圖4至圖8所描述之記憶體區塊BLKi相同的組態。舉例而言，n型摻雜區315可設置為n型井。
如參看圖4至圖8所描述，第一導電材料之211至291、212至292以及213至293可分別對應於接地選擇線GSL、字線WL以及串選擇線SST。具有相同高度之字線WL共同連接著。
圖45為說明在圖44之記憶體區塊BLKp之抹除操作期間的電壓條件之第一實施例的表格。參看圖43以及圖44，在抹除操作期間串選擇線SSL浮動。未選定子區塊之字線WL浮動。在浮動之後選定子區塊之字線WL由第二字線抹除電壓Vwe2驅動。將第三虛設字線電壓Vdwl3施加至虛設字線DWL。在由接地電壓驅動接地選擇線GSL之後，接地選擇線GSL浮動。接著，在由預電壓(pre voltage)Vpre驅動該基板111之後，藉由第二抹除電壓Vers2驅動該基板111。
圖46為說明根據圖45之電壓條件的圖43以及圖44之記憶體區塊BLKp之電壓改變的時序圖。例示性地，可將記憶體區塊BLKp之等效電路說明為圖8中所展示之等效電路BLKi_1。下文中，參看圖8以及圖43至圖46之等效電路BLKi_1，說明記憶體區塊BLKp之抹除操作。例示 性地，假設抹除第一子區塊且禁止抹除第二子區塊。
在第一時序t1時，將預電壓Vpre施加至基板111。舉例而言，基板111包含p型矽材料且摻雜區315包含n型矽材料。由於基板111以及摻雜區315形成正向偏壓條件，故經由基板111將預電壓Vpre傳遞至摻雜區315。舉例而言，預電壓Vpre為高電壓。
在第一時序t1時，將接地電壓Vss施加至接地選擇線GSL。將接地電壓施加至接地選擇電晶體GST之閘極(或控制閘極)，且將預電壓Vpre施加至源極。由於預電壓Vpre為高電壓，故在接地選擇電晶體GST處出現熱電子。舉例而言，藉由閘極引發的汲極洩漏(GIDL)而在接地選擇電晶體GST處出現熱電子。所產生之熱電子被從摻雜區315傳遞至作為第二方向之本體而操作之表面層114。因此，表面層114之電壓上升。
在第一時序t1時，選定的子區塊之字線WL1至WL3以及未選定的子區塊之字線WL4至WL6浮動。因此，選定的子區塊之字線WL1至WL3以及未選定的子區塊之字線WL4至WL6之電壓由於根據表面層114之電壓上升之耦合而升高。
在第一時序t1時，將第三虛設字線電壓Vdwl3施加至虛設字線DWL。
在第一時序t1時，串選擇線SSL浮動。因此，串選擇線SSL之電壓由於根據表面層114之電壓上升之耦合而升高。
在第二時序t2時，將第二抹除電壓Vers2施加至基板111。將第二抹除電壓Vers2傳遞至摻雜區315。歸因於第二抹除電壓Vers2與接地選擇線GSL之電壓之間的差，在接地選擇電晶體GST中出現熱電子。舉例而言，藉由接地選擇電晶體GST中的GIDL可出現熱電子。所產生之熱電子注入於表面層114上使得表面層114之電壓可上升。
在第二時序t2時，接地選擇線GSL浮動。因此，由於根據表面層114之電壓上升之耦合，接地選擇線GSL之電壓可上升。舉例而言，接地選擇線GSL之電壓升高至第二接地選擇線電壓Vgsl2。
在第二時序t2時，選定的子區塊之字線WL1至WL3以及未選定的子區塊之字線WL4至WL6浮動。因此，選定的子區塊之字線WL1至WL3以及未選定的子區塊之字線WL4至WL6之電壓由於根據表面層114之電壓上升之耦合而升高。舉例而言，選定的子區塊之字線WL1至WL3以及未選定的子區塊之字線WL4至WL6之電壓升高至字線電壓Vwl。
在第二時序t2時，串選擇線SSL浮動。因此，串選擇線SSL之電壓由於根據表面層114之電壓上升之耦合而升高。舉例而言，串選擇線SSL之電壓升高至第二串選擇線電壓Vssl2。
在第三時序t3時，將第二字線抹除電壓Vwe2施加至選定的子區塊之字線WL1至WL3。舉例而言，第二字線抹除電壓Vwe2為低電壓。舉例而言，第二字線抹除電壓 Vwe2為接地電壓Vss。在此時，表面層114之電壓為高電壓。因此，在選定的子區塊之記憶胞中發生傅勒-諾德翰(F-N)耦合。歸因於F-N穿隧效應，抹除選定的子區塊之記憶胞MC1至MC3。
在第三時序t3時，未選定的子區塊之字線WL4至WL6之電壓具有字線電壓Vwl之位準。例示性地，字線電壓Vwl為由於根據表面層114之電壓上升之耦合而產生的電壓。舉例而言，字線電壓Vwl為高電壓。例示性地，字線電壓Vwl防止在未選定的子區塊之字線WL4至WL6中發生F-N穿隧效應。因此，禁止抹除未選定的子區塊之字線WL4至WL6。
在第三時序t3時，接地選擇線GSL之電壓具有第二接地選擇線電壓Vgsl2之位準。例示性地，第二接地選擇線電壓Vgsl2為由於根據表面層114之電壓上升之耦合而產生的電壓。舉例而言，第二接地選擇線電壓Vgsl2可為高電壓。例示性地，第二接地選擇線電壓Vgsl2之位準經設定以便不防止接地選擇電晶體GST中之F-N穿隧效應。舉例而言，藉由調整使接地選擇線GSL浮動之時序，可調整第二接地選擇線電壓Vgsl2之位準。因此，禁止抹除該接地選擇電晶體GST。
在第三時序t3時，串選擇線SSL之電壓具有第二接地選擇線電壓Vgsl2之位準。例示性地，第二接地選擇線電壓Vgsl2為由於根據表面層114之電壓上升之耦合而產生的電壓。舉例而言，第二接地選擇線電壓Vgsl2可為高 電壓。例示性地，第二接地選擇線電壓Vgsl2防止串選擇電晶體SST中之F-N穿隧效應。因此，禁止抹除該接地選擇電晶體GST。
在第二時序t2以及第三時序t3時，虛設字線DWL之電壓維持為第三虛設字線電壓Vdwl3。例示性地，第三虛設字線電壓Vdwl3之位準經設定以便不防止虛設記憶胞DMC中之F-N穿隧效應。因此，禁止抹除該虛設記憶胞DMC。
例示性地，第三虛設字線電壓Vdwl3之位準經設定以便防止或減小選定的子區塊之字線WL1至WL3與未選定的子區塊之字線WL4至WL6之間的耦合的影響。
舉例而言，在第三時序t3時選定之子區塊之字線WL1至WL3的電壓被從字線電壓Vwl降低至第二字線抹除電壓Vwe。在此時，第三虛設字線電壓Vdwl3可經設定，以便防止或減小根據選定的子區塊之字線WL1至WL3的電壓降的耦合的影響被傳遞至未選定的子區塊之字線WL4至WL6。此外，第三虛設字線電壓Vdwl3可經設定，以便防止或減小在維持未選定的子區塊之字線WL4至WL6的電壓時的耦合的影響被傳遞至選定的子區塊之字線WL1至WL3。
例示性地，第三虛設字線電壓Vdwl3可具有第二抹除電壓Vers2與第二字線抹除電壓Vwe2之間的位準。舉例而言，第三虛設字線電壓Vdwl3可具有字線電壓Vwl與第二字線抹除電壓Vwe2之間的位準。
在上文提及之實施例中，描述了未選定的子區塊之字線WL4至WL6會浮動。然而，可將第二字線抹除禁止電壓Vwei2施加至未選定的子區塊之字線WL4至WL6。舉例而言，在第一時序t1時，將預定電壓施加至未選定的子區塊之字線。所述預定電壓可具有比第二字線抹除電壓Vwei2低之位準。接著，在第二時序t2時，將第二字線抹除電壓Vwei2施加至未選定的子區塊之字線WL4至WL6。
例示性地，第二字線抹除電壓Vwei2之位準可經設定以便防止經由第二字線抹除電壓Vwei2與第二抹除電壓Vers2之間的電壓差而造成的F-N穿隧效應。
例示性地，可將記憶體區塊BLKp之等效電路說明為圖8中所展示之等效電路BLKi_1。例示性地，可將記憶體區塊BLKp之等效電路說明為圖32至圖38中所展示之等效電路BLKi_2至BLKi_8。亦即，記憶體區塊BLKp之每一NAND串可包含橫向電晶體LTR。至少一個虛設記憶胞DMC可設在記憶體區塊BLKp之子區塊之間。可另外設在記憶體區塊BLKp之子區塊之間的記憶胞DMC之數目可變化。
在每一NAND串中，可提供至少兩個串選擇電晶體SST。在每一NAND串中，可提供至少兩個接地選擇電晶體GST。在每一NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與串選擇電晶體SST之間。在每一NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與接地選擇電晶體GST之間。
例示性地，如參看圖30以及圖31所描述，在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC3、MC4以及MC6中之每一者具有第一大小，且剩餘的記憶胞MC2以及MC5中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖21至圖26所描述，取代在子區塊之間設置虛設記憶胞DMC，子區塊之間的絕緣材料112'之厚度可經形成為比其他絕緣材料112之厚度大。
舉例而言，如參看圖27至圖29所描述，不提供虛設記憶胞DMC，且在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC3、MC4以及MC6中之每一者具有第一大小，且剩餘的記憶胞MC2以及MC5中之每一者具有比第一大小還小之第二大小。
若虛設記憶胞DMC未設在子區塊之間，則在記憶體區塊BLKo之抹除操作期間的電壓條件以及電壓改變是與圖47以及圖48中所展示之電壓條件以及電壓改變相同。
圖47為說明在虛設記憶胞DMC未設在圖43以及圖44之記憶體區塊BLKp之子區塊之間時的電壓條件之表格。除了移除虛設字線DWL之電壓條件之外，圖47之電壓條件與圖45之電壓條件相同。
圖48為說明根據圖47之電壓條件的電壓改變的時序圖。除了移除虛設字線DWL之電壓改變之外，圖48之電壓改變與圖46之電壓改變相同。
例示性地，在圖46中所展示之電壓改變期間藉由虛設字線DWL來防止或減小子區塊之間的耦合之影響，此外，在圖46中所展示之電壓改變期間藉由設在子區塊之間的絕緣材料112'來防止或減小子區塊之間的耦合之影響。
舉例而言，如參看圖18至圖20所描述，當對記憶體區塊BLKp之子區塊中之選定子區塊執行讀取操作時，選擇性地更新記憶體區塊BLKp之每一子區塊。舉例而言，在將資料寫入於記憶體區塊BLKp之特定子區塊上之後，在對記憶體區塊BLKp之子區塊之讀取操作的數目達到參考值時，更新一特定子區塊。
圖49為根據本發明概念之第九實施例的記憶體區塊BLK1至BLKz中之一者的透視圖。圖50為沿著圖43之記憶體區塊BLKp之線VII-VII'截取的剖視圖。除了記憶體區塊BLKq之一個柱包含第一子柱113a以及第二子柱113b之外，記憶體區塊BLKq具有與參看圖43至圖44所描述之記憶體區塊BLKp相同之組態。
如參看圖39以及圖40所描述，記憶體區塊BLKq中之一個柱包含第一子柱113a以及第二子柱113b。第一子柱113a以及第二子柱113b與參看圖39以及圖40描述之第一子柱113a以及第二子柱113b相同。
如參看圖43以及圖44所描述，形成共同源極線CSL之n型摻雜區315具有板形式。
例示性地，根據參看圖45至圖48描述之方法執行記憶體區塊BLKq之抹除操作。
例示性地，可將記憶體區塊BLKq之等效電路說明為圖8中所展示之等效電路BLKi_1。例示性地，可將記憶體區塊BLKq之等效電路說明為圖32至圖38中所展示之等效電路BLKi_2至BLKi_8。亦即，記憶體區塊BLKq之每一NAND串可包含橫向電晶體LTR。至少一個虛設記憶胞DMC可設在記憶體區塊BLKq之子區塊之間。可另外設在記憶體區塊BLKo之子區塊之間的記憶胞DMC之數目可變化。
在每一NAND串中，可提供至少兩個串選擇電晶體SST。在每一NAND串中，可提供至少兩個接地選擇電晶體GST。在每一NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與串選擇電晶體SST之間。在每一NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與接地選擇電晶體GST之間。
例示性地，如參看圖30以及圖31所描述，在每一子區塊中，沿著橫斷基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC3、MC4以及MC6中之每一者具有第一大小，且剩餘的記憶胞MC2以及MC5中之每一者具有比第一大小還小之第二大小。
如參看圖39以及圖40所描述，具有對應於矽襯墊SIP之高度(亦即，第五高度)的第一導電材料251、252以及253形成虛設字線DWL以及虛設記憶胞DMC。亦即，記憶體區塊BLKq可基於對應於矽襯墊SIP之高度而劃分成子區塊。
舉例而言，如參看圖18至圖20所描述，當對記憶體區塊BLKq之子區塊中之選定子區塊執行讀取操作時，選擇性地更新記憶體區塊BLKq之每一子區塊。舉例而言，在將資料寫入於記憶體區塊BLKq之特定子區塊上之後，在對記憶體區塊BLKq之子區塊之讀取操作的數目達到參考值時，更新特定子區塊。
例示性地，描述了一柱包含第一子柱113a以及第二子柱113b。然而，一柱可包含至少兩個子柱。
圖51為根據本發明概念之第十實施例的記憶體區塊BLK1至BLKz中之一者的透視圖。圖52為沿著圖51之記憶體區塊BLKr之線VIII-VIII'截取的剖視圖。參看圖51以及圖52，如參看圖43以及圖44所描述，形成共同源極線CSL之n型摻雜區315具有板形式。
與參看圖4至圖8所描述之記憶體區塊BLKi相比較，用於形成接地選擇線GSL的具有第一高度之第一導電材料211p具有板形式。用於形成第一字線WL1至第七字線WL7的具有第二高度至第八高度之第一導電材料221p至281p具有板形式。用於形成串選擇線SSL的具有第九高度之第一導電材料291p、292p以及293p沿著第一方向延伸且沿著第二方向彼此間隔開一特定距離。
每一柱113'之表面層116'包含絕緣層。類似於參看圖6描述之絕緣層116，柱113'之表面層116'經組態以儲存資料。舉例而言，表面層116'可包含穿隧絕緣層、電荷儲存層以及阻塞絕緣層。柱113'之中間層114'包含p型矽。柱 113'之中間層114'作為第二方向之本體而操作。柱113'之內層115'包含絕緣材料。
例示性地，根據參看圖45至圖48描述之方法來執行記憶體區塊BLKr之抹除操作。
例示性地，可將記憶體區塊BLKr之等效電路說明為圖8中所展示之等效電路BLKi_1。例示性地，可將記憶體區塊BLKr之等效電路說明為圖32至圖38中展示之等效電路BLKi_2至BLKi_8。亦即，記憶體區塊BLKr之每一NAND串可包含橫向電晶體LTR。至少一個虛設記憶胞DMC可設在記憶體區塊BLKr之子區塊之間。可另外設在記憶體區塊BLKr之子區塊之間的記憶胞DMC之數目可變化。
在每一NAND串中，可提供至少兩個串選擇電晶體SST。在每一NAND串中，可提供至少兩個接地選擇電晶體GST。在每一NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與串選擇電晶體SST之間。在每一NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與接地選擇電晶體GST之間。
舉例而言，如參看圖21至圖26所描述，取代在子區塊之間設置虛設記憶胞DMC，子區塊之間的絕緣材料112'之厚度可經形成為比其他絕緣材料112之厚度大。
舉例而言，如參看圖27至圖29所描述，不提供虛設記憶胞DMC，且在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC3、 MC4以及MC6中之每一者具有第一大小，且剩餘記憶胞MC2以及MC5中之每一者具有比第一大小還小之第二大小。
例示性地，如參看圖30以及圖31所描述，在子區塊之間設置虛設記憶胞DMC，且在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC3、MC4以及MC6中之每一者具有第一大小，且剩餘記憶胞MC2以及MC5中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖18至圖20所描述，當對記憶體區塊BLKr之子區塊中之選定子區塊執行讀取操作時，選擇性地更新記憶體區塊BLKr之每一子區塊。舉例而言，在將資料寫入於記憶體區塊BLKr之特定子區塊上之後，在對記憶體區塊BLKr之子區塊之讀取操作的數目達到參考值時，更新一特定子區塊。
圖53為根據本發明概念之第十一實施例的記憶體區塊BLK1至BLKz中之一者的透視圖。圖54為沿著圖51之記憶體區塊BLKs之線IX-IX'截取的剖視圖。除了記憶體區塊BLKs之一個柱包含第一子柱113a以及第二子柱113b之外，記憶體區塊BLKs與參看圖51以及圖52描述之記憶體區塊相同。
如參看圖39以及圖40所描述，記憶體區塊BLKs中之一個柱包含第一子柱113a以及第二子柱113b。第一子柱113a以及第二子柱113b與參看圖39以及圖40描述之 第一子柱113a以及第二子柱113b相同。
例示性地，可將記憶體區塊BLKs之等效電路說明為圖8中所展示之等效電路BLKi_1。例示性地，可將記憶體區塊BLKs之等效電路說明為圖32至圖38中所展示之等效電路BLKi_2至BLKi_8。亦即，記憶體區塊BLKs之每一NAND串可包含橫向電晶體LTR。至少一個虛設記憶胞DMC可設在記憶體區塊BLKs之子區塊之間。可另外設在記憶體區塊BLKs之子區塊之間的記憶胞DMC之數目可變化。
在每一NAND串中，可提供至少兩個串選擇電晶體SST。在每一NAND串中，可提供至少兩個接地選擇電晶體GST。在每一NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與串選擇電晶體SST之間。在每一NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與接地選擇電晶體GST之間。
例示性地，如參看圖30以及圖31所描述，在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC3、MC4以及MC6中之每一者具有第一大小，且剩餘的記憶胞MC2以及MC5中之每一者具有比第一大小還小之第二大小。
如參看圖39以及圖40所描述，具有對應於矽襯墊SIP之高度(亦即，第五高度)的第一導電材料251p、252p以及253p形成虛設字線DWL以及虛設記憶胞DMC。亦即，記憶體區塊BLKs可基於對應於矽襯墊SIP之高度而 劃分成子區塊。
舉例而言，如參看圖18至圖20所描述，當對記憶體區塊BLKs之子區塊中之選定子區塊執行讀取操作時，選擇性地更新記憶體區塊BLKs之每一子區塊。舉例而言，在將資料寫入於記憶體區塊BLKs之特定子區塊上之後，在對記憶體區塊BLKs之子區塊之讀取操作的數目達到參考值時，更新一特定子區塊。
例示性地，描述了一柱包含第一子柱113a以及第二子柱113b。然而，一柱可包含至少兩個子柱。
圖55為根據本發明概念之第十二實施例的記憶體區塊BLK1至BLKz中之一者的透視圖。圖56為沿著圖55之記憶體區塊BLKt之線X-X截取的剖視圖。參看圖55以及圖56，在第一方向上延伸之第一上(upper)字線UW1至第四上字線UW4設在基板111上。第一上字線UW1至第四上字線UW4沿著第二方向彼此間隔一特定距離，且設有沿著第二方向穿透第一上字線UW1至第四上字線UW4的第一上柱UP1。
沿著第一方向延伸之第一下(lower)字線DW1至第四下字線DW4設在基板上。第一下字線DW1至第四下字線DW4沿著第二方向彼此間隔開。第一下字線DW1至第四下字線DW4沿著第三方向而與第一上字線UW1至第四上字線UW4間隔一特定距離。
設有沿著第一方向彼此間隔一特定距離且沿著第二方向穿透第一下字線DW1至第四下字線DW4的第一下柱 DP1。此外，設有沿著第一方向彼此間隔一特定距離且沿著第二方向穿透第一下字線DW1至第四下字線DW4的第二下柱DP2。舉例而言，第一下柱DP1與第二下柱DP2可沿著第二方向平行地安置著。第一下柱DP1與第二下柱DP2沿著第三方向彼此間隔開一特定距離。
沿著第一方向延伸之第五上字線UW5至第八上字線UW8設在基板111上。第五上字線UW5至第八上字線UW8沿著第二方向彼此間隔一特定距離。第五上字線UW5至第八上字線UW8沿著第三方向而與第一下字線DW1至第四下字線DW4間隔開一特定距離。設有沿著第一方向彼此間隔開一特定距離且沿著第二方向穿透第五上字線UW5至第八上字線UW8的第二上柱UP2。
在第一方向上延伸之共同源極線CSL設在第一下柱DP1以及第二下柱DP2之頂部上。例示性地，共同源極線CSL包含n型矽材料。例示性地，若共同源極線CSL由導電類型(諸如n型或p型)之導電材料形成，則n型源極可額外設在共同源極線CSL與第一下柱DP1以及第二下柱DP2之間。舉例而言，在第一下柱DP1以及第二下柱DP2之區中鄰近於共同源極線CSL之區摻雜有n型且因此可作為源極而操作。例示性地，共同源極線CSL與第一下柱DP1以及第二下柱DP2中之每一者可經由接觸插塞而連接。舉例而言，接觸插塞摻雜有n型且因此可作為源極而操作。
汲極320分別設在第一上柱UP1以及第二上柱UP2 之頂部上。例示性地，汲極320可包含n型矽材料。沿著第三方向延伸之多條位元線BL1至BL3設在汲極320之頂部上。舉例而言，位元線BL1至BL3沿著第一方向彼此間隔開一特定距離。例示性地，位元線BL1至BL3由金屬形成。例示性地，位元線BL1至BL3與汲極320經由接觸插塞(未圖示)而連接。
第一上柱UP1以及第二上柱UP2中之每一者包含表面層116"以及內層114"。如參看圖51以及圖52所說明，第一上柱UP1以及第二上柱UP2與第一下柱DP1以及第二下柱DP2之表面層116"可包含阻塞絕緣層、電荷儲存層以及穿隧絕緣層。
例示性地，穿隧絕緣層包含熱氧化物層。電荷儲存層包含氮化物層或金屬氧化物層(例如，氧化鋁層、氧化鉿層等等)。該阻塞絕緣層由單一層或多層形成。該阻塞絕緣層可為具有比穿隧絕緣層以及電荷儲存層高之介電常數的高介電層(例如，氧化鋁層、氧化鉿層等等)。例示性地，穿隧絕緣層、電荷儲存層以及該阻塞絕緣層可構成氧化物-氮化物-氧化物(ONO)。
第一上柱UP1以及第二上柱UP2與第一下柱DP1以及第二下柱DP2之內層114"可包含p型矽材料。第一上柱UP1以及第二上柱UP2與第一下柱DP1以及第二下柱DP2之內層114"作為第二方向之本體而操作。
第一上柱UP1以及第一下柱DP1經由第一管線接點PC1而連接。例示性地，第一上柱UP1以及第一下柱DP1 之表面層116"中之每一者經由第一管線接點PC1之表面層而連接。第一管線接點PC1之表面層由與第一上柱UP1以及第一下柱DP1之表面層116"相同的材料形成。
例示性地，第一上柱UP1以及第一下柱DP1之內層114"中之每一者經由第一管線接點PC1之內層而連接。第一管線接點PC1之內層由與第一上柱UP1以及第一下柱DP1之內層114"相同的材料形成。
亦即，第一上柱UP1以及第一上字線UW1至第四上字線UW4形成第一上串，且第一下柱DP1以及第一下字線DW1至第四下字線DW4形成第一下串。第一上串以及第一下串中之每一者經由第一管線接點PC1而連接。汲極320以及位元線BL1至BL3連接至第一上串之一個末端。共同源極線CSL連接至第一下串之一個末端。亦即，第一上串以及第一下串形成連接在位元線BL1至BL3與共同源極線CSL之間的多個串。
同樣地，第二上柱UP2以及第五上字線UW5至第八上字線UW8形成第二上串，且第二下柱DP2以及第一下字線DW1至第四下字線DW4形成第二下串。第二上串以及第二下串中之每一者經由第二管線接點PC2而連接。汲極320以及位元線BL1至BL3連接至第二上串之一個末端。共同源極線CSL連接至第二下串之一個末端。亦即，第二上串以及第二下串形成連接在位元線BL1至BL3與共同源極線CSL之間的多個串。
例示性地，除了八個電晶體設在一個串中且兩個串是 連接至第一位元線BL1至第三位元線BL3中之每一者之外，記憶體區塊BLKt之等效電路與圖8之BLKi_1相同。另外，除了八個電晶體設在一個串中且兩個串是連接至第一位元線BL1至第三位元線BL3中之每一者之外，記憶體區塊BLKt之等效電路與圖32至圖38之BLKi_2至BLKi_8相同。
亦即，記憶體區塊BLKo之每一NAND串可包含橫向電晶體LTR。至少一個虛設記憶胞DMC可設在記憶體區塊BLKo之子區塊之間。可另外設在記憶體區塊BLKo之子區塊之間的記憶胞DMC之數目可變化。在每一NAND串中，可設有至少兩個串選擇電晶體SST。在每一NAND串中，可設有至少兩個接地選擇電晶體GST。在每一NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與串選擇電晶體SST之間。在每一NAND串中，至少一個虛設記憶胞DMC可設在記憶胞MC與接地選擇電晶體GST之間。
例示性地，為了在第一管線接點PC1以及第二管線接點PC2中之內層114"中形成通道，可分別提供第一管線接點閘(gate)以及第二管線接點閘(未圖示)。例示性地，第一管線接點閘以及第二管線接點閘(未圖示)可設在第一管線接點PC1以及第二管線接點PC2之表面上。
舉例而言，第一管線接點閘以及第二管線接點閘(未圖示)可對應於圖8中所展示之虛設記憶胞DMC。亦即，記憶體區塊BLKt可基於第一管線接點閘以及第二管線接 點閘(未圖示)而劃分成子區塊。例示性地，第一管線接點閘以及第二管線接點閘(未圖示)中之每一者可對應於兩個虛設記憶胞DMC。
例示性地，描述了在鄰近的下柱DP1及DP2中共用下字線DW1至DW4。然而，當沿著第三方向添加鄰近於上柱UP1以及UP2之上柱時，沿著第三方向而相鄰近的上柱可經組態以共用上字線UW1至UW4或上字線UW5至UW8。例示性地，在沿著第三方向而相鄰近的上字線UW1至UW4或上字線UW5至UW8中具有最大高度之上字線UW4以及UW8可彼此間隔開一特定距離。
例示性地，如參看圖30以及圖31所描述，在每一子區塊中，沿著橫斷該基板111之方向，第一個記憶胞至最後一個記憶胞MC1、MC3、MC4以及MC6中之每一者具有第一大小，且剩餘的記憶胞MC2以及MC5中之每一者具有比第一大小還小之第二大小。
舉例而言，如參看圖18至圖20所描述，當對記憶體區塊BLKo之子區塊中之選定子區塊執行讀取操作時，選擇性地更新記憶體區塊BLKo之每一子區塊。舉例而言，在將資料寫入於記憶體區塊BLKo之特定子區塊上之後，在對記憶體區塊BLKo之子區塊之讀取操作的數目達到參考值時，更新一特定子區塊。
在上文提及之實施例中，描述了形成串選擇電晶體SST以及接地選擇電晶體GST之第一導電材料之厚度與形成子區塊中之記憶胞MC的第一導電材料之厚度相同。然 而，形成串選擇電晶體SST以及接地選擇電晶體GST之第一導電材料之厚度可大於形成子區塊中之記憶胞MC的第一導電材料之厚度。
在上文提及之實施例中，描述了形成串選擇電晶體SST之第一導電材料與形成記憶胞MC之第一導電材料之間的絕緣材料112之厚度是與子區塊中之絕緣材料112之厚度相同。然而，形成串選擇電晶體SST之第一導電材料與形成記憶胞MC之第一導電材料之間的絕緣材料112之厚度可大於子區塊中之絕緣材料112之厚度。
在上文提及之實施例中，描述形成接地選擇電晶體GST之第一導電材料與形成記憶胞MC之第一導電材料之間的絕緣材料112之厚度是與子區塊中之絕緣材料112之厚度相同。然而，形成接地選擇電晶體GST之第一導電材料與形成記憶胞MC之第一導電材料之間的絕緣材料112之厚度可大於子區塊中之絕緣材料112之厚度。
圖57為說明圖1之記憶體系統1000之應用實例的方塊圖。參看圖57，記憶體系統2000包含非揮發性記憶體裝置2100以及控制器2200。非揮發性記憶體裝置2100包含多個非揮發性記憶體晶片。所述多個非揮發性記憶體晶片以群組劃分。非揮發性記憶體晶片之每一群組經組態以經由一個共同通道而與控制器2200通信。在圖17中，說明了所述多個非揮發性記憶體晶片經由第一通道CH1至第k通道CHk而與控制器2200通信。每一非揮發性記憶體晶片具有與參看圖1至圖56而描述之非揮發性記憶體裝 置100相同的組態。
例示性地，控制器2200經組態以控制非揮發性記憶體裝置2100。舉例而言，控制器2200經組態以控制非揮發性記憶體裝置2100之更新操作。如參看圖18至圖20所描述，控制器2200控制非揮發性記憶體裝置2100之更新操作。
控制器2200經由多個通道而與多個非揮發性記憶體晶片通信。因此，當在連接至特定通道之一個非揮發性記憶體晶片中執行更新操作時，連接至另一通道之非揮發性記憶體晶片繼續處於待用狀態。亦即，當在連接至一個通道之一個非揮發性記憶體晶片中執行更新操作時，可在連接至另一通道之非揮發性記憶體晶片中執行諸如寫入、讀取以及抹除之操作。
圖58為說明具有參看圖57而描述之記憶體系統2000之計算系統3000的方塊圖。參看圖58，計算系統3000包含中央處理單元(CPU)3100、隨機存取記憶體(RAM)3200、使用者介面3300、電源3400、系統匯流排3500以及記憶體系統2000。
記憶體系統2000經由系統匯流排3500而電性連接至CPU 3100、RAM 3200以及電源3400。經由使用者介面3300提供或由CPU 3100處理之資料被儲存於記憶體系統2000中。記憶體系統2000包含控制器2200以及非揮發性記憶體裝置2100。
在圖58中，說明非揮發性記憶體裝置2100經由控制 器2200而連接至系統匯流排3500。然而，非揮發性記憶體裝置2100可直接連接至系統匯流排3500。在此時，CPU 3100控制非揮發性記憶體裝置2100之更新操作。
在圖58中，描述了參看圖57而描述之記憶體系統200。然而，記憶體系統2000可由參看圖1而描述之記憶體系統1000替換。
例示性地，計算系統3000可經組態以包含參看圖1以及圖57而描述之所有記憶體系統1000以及2000。
根據本發明概念之實施例，記憶體區塊包含多個子區塊且以子區塊單位來執行抹除操作。由於合併的單位已減小，故可提供具有經改良的操作速度之非揮發性記憶體裝置、非揮發性記憶體裝置之操作方法，以及包含非揮發性記憶體裝置之記憶體系統。
根據本發明概念之另一實施例，在將資料寫入至子區塊中之後根據對記憶體區塊之讀取操作之數目來更新子區塊。由於考慮對同一記憶體區塊中之另一子區塊之讀取操作的數目，故可提供具有經改良的操作速度之非揮發性記憶體裝置、非揮發性記憶體裝置之操作方法，以及包含非揮發性記憶體裝置之記憶體系統。
根據本發明概念之另一實施例，在鄰近子區塊之界面處提供虛設記憶胞。由於將中等電壓施加至連接至虛設記憶胞之虛設字線，故子區塊之間的耦合減小。因此，可提供具有經改良的操作速度之非揮發性記憶體裝置、非揮發性記憶體裝置之操作方法，以及包含非揮發性記憶體裝置 之記憶體系統。
根據本發明概念之另一實施例，設在鄰近子區塊之界面處之記憶胞之間的距離較每一子區塊中之記憶胞之間的距離長。由於子區塊之間的耦合減小，故可提供具有經改良的操作速度之非揮發性記憶體裝置、非揮發性記憶體裝置之操作方法，以及包含非揮發性記憶體裝置之記憶體系統。
根據本發明概念之另一實施例，設在子區塊之外型處之記憶胞的大小較設在子區塊中之記憶胞的大小大。由於在子區塊之外型處之記憶胞與通道之間的耦合增強，故可提供具有經改良的操作速度之非揮發性記憶體裝置、非揮發性記憶體裝置之操作方法，以及包含非揮發性記憶體裝置之記憶體系統。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧非揮發性記憶體裝置
101‧‧‧絕緣材料
110‧‧‧記憶胞陣列
111‧‧‧基板
112‧‧‧絕緣材料
113‧‧‧柱
113'‧‧‧柱
113a‧‧‧第一子柱
113b‧‧‧第二子柱
114‧‧‧柱之表面層
114'‧‧‧柱之中間層
114"‧‧‧柱之內層
114a‧‧‧第一子柱之表面層
114b‧‧‧第二子柱之表面層
115‧‧‧柱之內層
115'‧‧‧柱之內層
115b‧‧‧第二子柱之內層
116‧‧‧絕緣層
116'‧‧‧柱之表面層
116"‧‧‧柱之表面層
117‧‧‧第一子絕緣層
118‧‧‧第二子絕緣層
119‧‧‧第三子絕緣層
120‧‧‧位址解碼器
130‧‧‧讀取與寫入電路
140‧‧‧資料輸入/輸出(I/O)電路
150‧‧‧控制邏輯
151‧‧‧電壓產生器
211至291‧‧‧第一導電材料
211a至291a‧‧‧第一導電材料之第一部分
211b至291b‧‧‧第一導電材料之第二部分
211p‧‧‧第一導電材料
221p至281p‧‧‧第一導電材料
212至292‧‧‧第一導電材料
212'至282'‧‧‧第一導電材料
212a至292a‧‧‧第一導電材料之第一部分
212b至292b‧‧‧第一導電材料之第二部分
213至293‧‧‧第一導電材料
213a至293a‧‧‧第一導電材料之第一部分
213b至293b‧‧‧第一導電材料之第二部分
213'至283'‧‧‧第一導電材料
221'至281'‧‧‧第一導電材料
221"‧‧‧第一導電材料
222"‧‧‧第一導電材料
223"‧‧‧第一導電材料
222'至282'‧‧‧第一導電材料
223'至283'‧‧‧第一導電材料
231至233‧‧‧第一導電材料
241至243‧‧‧第一導電材料
241'‧‧‧第一導電材料
241"‧‧‧第一導電材料
242'‧‧‧第一導電材料
242"‧‧‧第一導電材料
243'‧‧‧第一導電材料
243"‧‧‧第一導電材料
251至253‧‧‧第一導電材料
251'‧‧‧第一導電材料
251"‧‧‧第一導電材料
252'‧‧‧第一導電材料
252"‧‧‧第一導電材料
253'‧‧‧第一導電材料
253"‧‧‧第一導電材料
261至263‧‧‧第一導電材料
271至273‧‧‧第一導電材料
271"‧‧‧第一導電材料
272"‧‧‧第一導電材料
273"‧‧‧第一導電材料
281至283‧‧‧第一導電材料
291至293‧‧‧第一導電材料
291p‧‧‧第一導電材料
292p‧‧‧第一導電材料
293p‧‧‧第一導電材料
311‧‧‧第一摻雜區/第二型摻雜區
312‧‧‧第二摻雜區/第二型摻雜區
313‧‧‧第三摻雜區/第二型摻雜區
314‧‧‧第四摻雜區/第二型摻雜區
315‧‧‧n型摻雜區
320‧‧‧汲極
331至333‧‧‧第二導電材料
500‧‧‧控制器
510‧‧‧內部匯流排
520‧‧‧處理器
530‧‧‧隨機存取記憶體(RAM)
540‧‧‧主機介面
550‧‧‧錯誤校正區塊
560‧‧‧記憶體介面
600‧‧‧快閃轉譯層
610‧‧‧映射表格
620‧‧‧讀取循環表格
630‧‧‧更新單元
1000‧‧‧記憶體系統
2000‧‧‧記憶體系統
2100‧‧‧非揮發性記憶體裝置
2200‧‧‧控制器
3000‧‧‧計算系統
3100‧‧‧中央處理單元(CPU)
3200‧‧‧隨機存取記憶體(RAM)
3300‧‧‧使用者介面
3400‧‧‧電源
3500‧‧‧系統匯流排
ADDR‧‧‧位址
BL‧‧‧位元線
BL1‧‧‧第一位元線
BL2‧‧‧第二位元線
BL3‧‧‧第三位元線
BLK1至BLKz‧‧‧記憶體區塊
BLKi‧‧‧記憶體區塊
BLKi_1‧‧‧等效電路
BLKi_2‧‧‧記憶體區塊BLKi的等效電路
BLKi_3‧‧‧記憶體區塊BLKi的等效電路
BLKi_4‧‧‧記憶體區塊BLKi的等效電路
BLKi_5‧‧‧記憶體區塊BLKi的等效電路
BLKi_6‧‧‧記憶體區塊BLKi的等效電路
BLKi_7‧‧‧記憶體區塊BLKi的等效電路
BLKi_8‧‧‧記憶體區塊BLKi的等效電路
BLKi'‧‧‧記憶體區塊
BLKj‧‧‧記憶體區塊
BLKm‧‧‧記憶體區塊
BLKn‧‧‧記憶體區塊
BLKo‧‧‧記憶體區塊
BLKo'‧‧‧記憶體區塊
BLKp‧‧‧記憶體區塊
BLKq‧‧‧記憶體區塊
BLKr‧‧‧記憶體區塊
BLKs‧‧‧記憶體區塊
BLKt‧‧‧記憶體區塊
CH1‧‧‧第一通道
CHk‧‧‧第k通道
CSL‧‧‧共同源極線
CTRL‧‧‧控制信號
DATA‧‧‧資料
DL‧‧‧資料線
DP1‧‧‧第一下柱
DP1‧‧‧第二下柱
DMC‧‧‧虛設記憶胞
DW1‧‧‧第一下字線
DW2‧‧‧第二下字線
DW3‧‧‧第三下字線
DW4‧‧‧第四下字線
DWL‧‧‧虛設字線
DWL1‧‧‧虛設字線
DWL2‧‧‧虛設字線
GSL‧‧‧接地選擇線
GSL1‧‧‧第一接地選擇線
GSL2‧‧‧第二接地選擇線
GSL3‧‧‧第三接地選擇線
GST‧‧‧接地選擇電晶體
GST1‧‧‧接地選擇電晶體
GST2‧‧‧接地選擇電晶體
LTR‧‧‧橫向電晶體
MC1‧‧‧第一記憶胞
MC2‧‧‧第二記憶胞
MC3‧‧‧第三記憶胞
MC4‧‧‧第四記憶胞
MC5‧‧‧第五記憶胞
MC6‧‧‧第六記憶胞
NS‧‧‧NAND串
NS11‧‧‧NAND串
NS12‧‧‧NAND串
NS13‧‧‧NAND串
NS21‧‧‧NAND串
NS22‧‧‧NAND串
NS23‧‧‧NAND串
NS31‧‧‧NAND串
NS32‧‧‧NAND串
NS33‧‧‧NAND串
PC1‧‧‧第一管線接點
PC2‧‧‧第二管線接點
SIP‧‧‧p型矽襯墊
SL‧‧‧選擇線
SSL‧‧‧串選擇線
SSL1‧‧‧第一串選擇線
SSL2‧‧‧第二串選擇線
SSL3‧‧‧第三串選擇線
SST‧‧‧串選擇電晶體
SST1‧‧‧第一串選擇電晶體
SST2‧‧‧第二串選擇電晶體
SST3‧‧‧第三串選擇電晶體
t1‧‧‧第一時序
t2‧‧‧第二時序
t3‧‧‧第三時序
TS‧‧‧電晶體結構
UP1‧‧‧第一上柱
UP2‧‧‧第二上柱
UW1‧‧‧第一上字線
UW2‧‧‧第二上字線
UW3‧‧‧第三上字線
UW4‧‧‧第四上字線
UW5‧‧‧第五上字線
UW6‧‧‧第六上字線
UW7‧‧‧第七上字線
UW8‧‧‧第八上字線
Vdwl1‧‧‧第一虛設字線電壓
Vdwl2‧‧‧第二虛設字線電壓
Vdwl3‧‧‧第三虛設字線電壓
Vers‧‧‧抹除電壓
Vers2‧‧‧第二抹除電壓
Vgsl‧‧‧接地選擇線電壓
Vgsl2‧‧‧第二接地選擇線電壓
Vpass‧‧‧導通電壓
Vpgm‧‧‧程式化電壓
Vpre‧‧‧預電壓
Vr‧‧‧選擇讀取電壓
Vr1‧‧‧第一選擇讀取電壓
Vr2‧‧‧第二選擇讀取電壓
Vr3‧‧‧第三選擇讀取電壓
Vread1‧‧‧第一非選擇讀取電壓
Vread2‧‧‧第二非選擇讀取電
Vss‧‧‧接地電壓
Vssl‧‧‧串選擇線電壓
Vssl2‧‧‧第二串選擇線電壓
Vth1‧‧‧第一臨限電壓線
Vth2‧‧‧第二臨限電壓線
Vth3‧‧‧第三臨限電壓線
Vth4‧‧‧第四臨限電壓線
Vuwl‧‧‧未選定字線電壓
Vwl‧‧‧字線電壓
Vwe‧‧‧字線抹除電壓
Vwe2‧‧‧第二字線抹除電壓
Vwei‧‧‧字線抹除禁止電壓
WL‧‧‧字線
WL1‧‧‧第一字線
WL2‧‧‧第二字線
WL3‧‧‧第三字線
WL4‧‧‧第四字線
WL5‧‧‧第五字線
WL6‧‧‧第六字線
WL7‧‧‧第七字線
圖1為根據本發明概念之實施例之記憶體系統1000的方塊圖。
圖2為圖1之非揮發性記憶體裝置100的方塊圖。
圖3為圖2之記憶胞陣列110的方塊圖。
圖4為說明圖3中之記憶體區塊BLK1至BLKz中之一個記憶體區塊BLKi的第一實施例的透視圖。
圖5為沿著圖4之記憶體區塊BLKi之線I-I'截取的橫截面圖。
圖6為說明圖5之電晶體結構TS的橫截面圖。
圖7為說明根據參看圖4至圖6而描述之記憶體區塊BLKi之第一實施例的等效電路BLKi_1的電路圖。
圖8為說明記憶體區塊BLKi_1之記憶胞MC形成子區塊的例示性實施例的電路圖。
圖9為說明在抹除操作期間施加至圖8之記憶體區塊BLKi_1的電壓條件之第一實施例的表格。
圖10為說明根據圖9之電壓條件的記憶體區塊BLKi_1之電壓變化的時序圖。
圖11為記憶體區塊BLKi_1之NAND串中之一者的橫截面圖。
圖12為說明在變化第一虛設字線電壓Vdwl1時量測的記憶胞MC之臨限電壓的曲線圖。
圖13為說明在抹除操作期間施加至圖8之記憶體區塊BLKi_1的電壓條件之第二實施例的表格。
圖14為說明根據圖13之電壓條件的記憶體區塊BLKi_1之電壓變化的時序圖。
圖15為記憶體區塊BLKi_1之NAND串中之一者的橫截面圖。
圖16為說明圖8中之記憶體區塊BLKi_1之記憶胞MC的臨限電壓分佈的第一實施例的圖。
圖17為說明圖8中之記憶體區塊BLKi_1之記憶胞 MC的臨限電壓分佈的第一實施例的圖。
圖18為說明根據本發明概念之例示性實施例之更新方法的流程圖。
圖19為說明在圖1之控制器中驅動之快閃轉譯層600的方塊圖。
圖20為說明操作圖19之更新單元630之方法的流程圖。
圖21為說明根據本發明概念之第二實施例的圖3之記憶體區塊BLK1至BLKz中之一者的透視圖。
圖22為沿著圖21之記憶體區塊BLKj之線II-II'截取的剖視圖。
圖23為說明參看圖21以及圖22而描述之記憶體區塊BLKj之等效電路的電路圖。
圖24為說明在抹除操作期間施加至圖23之記憶體區塊BLKj_1之電壓條件的表格。
圖25為說明根據圖24之電壓條件的圖23之記憶體區塊BLKj_1之電壓改變的時序圖。
圖26為說明記憶體區塊BLKj_1之一個NAND串的剖視圖。
圖27為說明根據本發明概念之第三實施例的圖3之記憶體區塊BLK1至BLKz中之一者的透視圖。
圖28為沿著圖27之記憶體區塊BLKm之線III-III'截取的剖視圖。
圖29為說明記憶體區塊BLKm之一個NAND串NS 的剖視圖。上文中，參看圖24、圖25以及圖29來描述記憶體區塊BLKm之抹除操作。
圖30為說明根據本發明概念之第四實施例的圖3之記憶體區塊BLK1至BLKz中之一者的透視圖。
圖31為沿著圖30之記憶體區塊BLKn之線IV-IV'截取的剖視圖。
圖32為說明根據本發明概念之第二實施例的參看圖4以及圖6而描述之記憶體區塊BLKi的等效電路BLKi_2的電路圖。
圖33為說明根據本發明概念之第三實施例的參看圖4以及圖6而描述之記憶體區塊BLKi的等效電路BLKi_3的電路圖。
圖34為說明根據本發明概念之第四實施例的參看圖4以及圖6而描述之記憶體區塊BLKi的等效電路BLKi_4的電路圖。
圖35為說明根據本發明概念之第五實施例的參看圖4以及圖6而描述之記憶體區塊BLKi的等效電路BLKi_5的電路圖。
圖36為說明根據本發明概念之第六實施例的參看圖4以及圖6而描述之記憶體區塊BLKi的等效電路BLKi_6的電路圖。
圖37為說明根據本發明概念之第七實施例的參看圖4以及圖6而描述之記憶體區塊BLKi的等效電路BLKi_7的電路圖。
圖38為說明根據本發明概念之第八實施例的參看圖4以及圖6而描述之記憶體區塊BLKi的等效電路BLKi_8的電路圖。
圖39為根據本發明概念之第五實施例的記憶體區塊BLK1至BLKz中之一者的透視圖。
圖40為沿著圖39之記憶體區塊BLKo之線V-V'截取的橫截面圖。
圖41為根據本發明概念之第六實施例BLKi'的記憶體區塊BLK1至BLKz中之一者的透視圖。
圖42為根據本發明概念之第七實施例的記憶體區塊BLK1至BLKz中之一者的透視圖。
圖43為根據本發明概念之第八實施例BLKp的記憶體區塊BLK1至BLKz中之一者的透視圖。
圖44為沿著圖43之記憶體區塊BLKp之線VI-VI'截取的剖視圖。
圖45為說明在圖44之記憶體區塊BLKp之抹除操作期間的電壓條件之第一實施例的表格。
圖46為說明根據圖45之電壓條件的圖43以及圖44之記憶體區塊BLKp之電壓改變的時序圖。
圖47為說明在虛設記憶胞DMC未設在圖43以及圖44之記憶體區塊BLKp之子區塊之間時的電壓條件之表格。
圖48為說明根據圖47之電壓條件的電壓改變的時序圖。
圖49為根據本發明概念之第九實施例的記憶體區塊BLK1至BLKz中之一者的透視圖。
圖50為沿著圖43之記憶體區塊BLKq之線VII-VII'截取的剖視圖。
圖51為根據本發明概念之第十實施例的記憶體區塊BLK1至BLKz中之一者的透視圖。
圖52為沿著圖51之記憶體區塊BLKr之線VIII-VIII'截取的剖視圖。
圖53為根據本發明概念之第十一實施例的記憶體區塊BLK1至BLKz中之一者的透視圖。
圖54為沿著圖51之記憶體區塊BLKs之線IX-IX'截取的剖視圖。
圖55為根據本發明概念之第十二實施例的記憶體區塊BLK1至BLKz中之一者的透視圖。
圖56為沿著圖55之記憶體區塊BLKt之線X-X截取的剖視圖。
圖57為說明圖1之記憶體系統1000之應用實例的方塊圖。
圖58為說明具有參看圖57而描述之記憶體系統2000之計算系統3000的方塊圖。
100‧‧‧非揮發性記憶體裝置
110‧‧‧記憶胞陣列
120‧‧‧位址解碼器
130‧‧‧讀取與寫入電路
140‧‧‧資料輸入/輸出(I/O)電路
150‧‧‧控制邏輯
151‧‧‧電壓產生器
ADDR‧‧‧位址
BL‧‧‧位元線
CTRL‧‧‧控制信號
DATA‧‧‧資料
DL‧‧‧資料線
SL‧‧‧選擇線
WL‧‧‧字線

Claims (19)

  1. 一種操作非揮發性記憶體裝置之方法，所述非揮發性記憶體裝置包含基板以及具有沿著橫斷所述基板之方向而堆疊之多個記憶胞的記憶體區塊，所述方法包括：讀取來自選定記憶體區塊之子區塊中之選定子區塊的資料；以及回應於所述選定子區塊之所述讀取而選擇性地更新所述選定記憶體區塊之每一子區塊，其中分離地抹除所述選定記憶體區塊之每一子區塊，其中回應於所述選定子區塊之所述讀取以對所述選定記憶體區塊之每一子區塊之所述選擇性地更新包括：備份所述選定記憶體區塊之子區塊中之特定子區塊的資料；以及抹除所述特定子區塊。
  2. 如申請專利範圍第1項所述之方法，其中回應於所述選定子區塊之所述讀取以對所述選定記憶體區塊之每一子區塊之所述選擇性地更新包括：在資料寫入至所述選定記憶體區塊之子區塊中之特定子區塊中之後在所述選定記憶體區塊中執行之讀取操作之數目達到參考值時，更新所述特定子區塊。
  3. 如申請專利範圍第1項所述之方法，其中所述選定記憶體區塊之子區塊中之特定子區塊的所述資料之所述備份包括：讀取所述特定子區塊之資料；以及 將經讀取的所述資料寫入至所述記憶體區塊之子區塊中之子區塊。
  4. 如申請專利範圍第1項所述之方法，其中所述選定記憶體區塊之子區塊中之特定子區塊的所述資料之所述備份包括：讀取所述特定子區塊之資料；以及將經讀取的所述資料寫入至所述選定記憶體區塊之子區塊中之子區塊。
  5. 如申請專利範圍第1項所述之方法，其中所述特定子區塊之所述抹除包括：將字線抹除電壓施加至所述選定記憶體區塊之字線中之對應於所述特定子區塊的字線；使所述選定記憶體區塊之剩餘字線浮動；以及將抹除電壓施加至所述基板。
  6. 如申請專利範圍第5項所述之方法，其中所述字線抹除電壓為接地電壓。
  7. 如申請專利範圍第5項所述之方法，其中所述抹除電壓為高電壓。
  8. 如申請專利範圍第5項所述之方法，其中所述特定子區塊之所述抹除更包括：將中等電壓施加至所述特定子區塊與鄰近於所述特定子區塊之至少一個子區塊之間的至少一條虛設字線。
  9. 如申請專利範圍第8項所述之方法，其中所述中等電壓具有所述字線抹除電壓與所述抹除電壓之間的位準。
  10. 如申請專利範圍第1項所述之方法，其中所述特定子區塊之所述抹除包括：將字線抹除電壓施加至所述選定記憶體區塊之字線中之對應於所述特定子區塊的字線；將字線抹除禁止電壓施加至所述選定記憶體區塊之所述剩餘字線；以及將抹除電壓施加至所述基板。
  11. 一種非揮發性記憶體裝置，所述非揮發性記憶體裝置包括：記憶胞陣列，所述記憶胞陣列包含基板以及記憶體區塊，所述記憶體區塊包含沿著橫斷所述基板之方向而堆疊之多個記憶胞；解碼器，所述解碼器經由字線連接至所述記憶體區塊；以及讀取與寫入電路，所述讀取與寫入電路經由位元線連接至所述記憶體區塊，其中每一記憶體區塊沿著橫斷所述基板之方向而劃分成多個子區塊；一控制器分離地抹除每一子區塊；且所述控制器基於對所述記憶體區塊中之選定記憶體區塊執行之讀取操作，選擇性地更新所述選定記憶體區塊之每一子區塊，其中在選擇性地更新所述選定記憶體區塊之每一子區塊的操作中，所述控制器備份所述選定記憶體區塊之子 區塊中之特定子區塊的資料，以及抹除所述特定子區塊。
  12. 如申請專利範圍第11項所述之非揮發性記憶體裝置，其中每一子區塊中之記憶胞沿著橫斷所述基板之所述方向而彼此間隔第一距離；且在沿著橫斷所述基板之所述方向而相鄰近的子區塊之介面處的記憶胞彼此間隔了較所述第一距離長之第二距離。
  13. 如申請專利範圍第11項所述之非揮發性記憶體裝置，其中在每一子區塊中，第一個記憶胞以及最後一個記憶胞中之每一者具有沿著橫斷所述基板之所述方向的第一大小，且剩餘記憶胞中之每一者具有比所述第一大小還小之第二大小。
  14. 如申請專利範圍第11項所述之非揮發性記憶體裝置，其中所述基板上之特定記憶胞以及沿著橫斷所述基板之所述方向而堆疊於所述特定記憶胞上之記憶胞構成一個串；且所述串之所述記憶胞之通道沿著橫斷所述基板之所述方向而共同連接著。
  15. 一種記憶體系統，所述記憶體系統包括：非揮發性記憶體裝置，所述非揮發性記憶體裝置包含基板以及記憶體區塊，所述記憶體區塊具有沿著橫斷所述基板之方向而堆疊之多個記憶胞；以及控制器，所述控制器控制所述非揮發性記憶體裝置，其中每一記憶體區塊沿著橫斷所述基板之所述方向 而劃分成多個子區塊；所述控制器分離地抹除每一子區塊；且基於對所述記憶體區塊中之選定記憶體區塊執行之讀取操作的數目，所述控制器選擇性地更新所述選定記憶體區塊之每一子區塊，其中在選擇性地更新所述選定記憶體區塊之每一子區塊的操作中，所述控制器備份所述選定記憶體區塊之子區塊中之特定子區塊的資料，以及抹除所述特定子區塊。
  16. 如申請專利範圍第15項所述之記憶體系統，其中在資料寫入至所述選定記憶體區塊之選定子區塊中之後在對所述選定記憶體區塊執行之讀取操作的所述數目達到參考值時，所述控制器選擇性地更新所述選定記憶體區塊之每一子區塊。
  17. 如申請專利範圍第15項所述之記憶體系統，其中在更新所述選定記憶體區塊之子區塊中之特定子區塊時，所述控制器讀取所述特定子區塊之資料且將經讀取的所述資料寫入至所述記憶體區塊之子區塊中之一者中。
  18. 如申請專利範圍第15項所述之記憶體系統，其中在每一記憶體區塊中，至少一個虛設記憶胞設在沿著橫斷所述基板之所述方向而相鄰近的子區塊之間。
  19. 如申請專利範圍第15項所述之記憶體系統，其中所述非揮發性記憶體裝置以及所述控制器構成固態磁碟機(SSD)。
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