KR100875538B1 - 불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법 Download PDF

Info

Publication number
KR100875538B1
KR100875538B1 KR1020070019767A KR20070019767A KR100875538B1 KR 100875538 B1 KR100875538 B1 KR 100875538B1 KR 1020070019767 A KR1020070019767 A KR 1020070019767A KR 20070019767 A KR20070019767 A KR 20070019767A KR 100875538 B1 KR100875538 B1 KR 100875538B1
Authority
KR
South Korea
Prior art keywords
word line
voltage
line group
program
word
Prior art date
Application number
KR1020070019767A
Other languages
English (en)
Other versions
KR20080079500A (ko
Inventor
김무성
최기환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070019767A priority Critical patent/KR100875538B1/ko
Priority to US12/071,011 priority patent/US7778084B2/en
Publication of KR20080079500A publication Critical patent/KR20080079500A/ko
Application granted granted Critical
Publication of KR100875538B1 publication Critical patent/KR100875538B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법은: (a) 워드라인에 프로그램 전압을 인가하여 프로그램하는 단계; 및 (b) 상기 워드라인에 검증전압을 인가하여 상기 프로그램 동작을 검증하는 단계를 포함하되, 상기 검증전압은 상기 워드라인의 위치 정보에 따라 전압 레벨이 결정된다.
Figure R1020070019767
워드라인, 검증전압

Description

불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법{NONVOLATILE MEMOR DEVICE AND PROGRAM AND ERASE METHOD THEREOF}
도 1은 일반적인 낸드 플래시 메모리의 어레이를 보여주고 있다.
도 2은 도 1에 도시된 하나의 셀 스트링에 대한 단면도를 보여주고 있다.
도 3은 본 발명에 따른 불휘발성 메모리 장치를 보여주고 있다.
도 4는 본 발명에 따른 불휘발성 메모리 장치에서 프로그램 속도가 느린 워드라인에 문턱전압 분포를 보여주고 있다.
도 5는 본 발명에 따른 불휘발성 메모리 장치에서 소거 속도가 느린 워드라인에 대한 문턱전압 분포를 보여주고 있다.
도 6은 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법을 보여주고 있다.
도 7은 본 발명에 따른 불휘발성 메모리 장치의 소거 동작을 보여주고 있다.
*도면의 주요부분에 대한 부호의 설명*
100: 불휘발성 메모리 장치 100: 메모리 셀 어레이
111: 비트라인 112: 드레인
113: 스트링 선택 트랜지스터 114: 그라운드 선택 트랜지스터
115: 메모리 셀 120: 로우 디코더
130: 페이지 버퍼 140: 패스/페일 체크회로
150: 워드라인 전압 제어회로 151: 전압 제어기
152: 검증전압 발생기 153: 프로그램 전압 발생기
154: 소거전압 발생기
본 발명은 불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법에 관한 것이다.
불휘발성 메모리 장치는 전원이 공급되지 않아도 셀에 기록된 데이터가 소멸되지 않고 남아있다. 불휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지고 있기 때문에, 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다.
플래시 메모리는 셀과 비트라인의 연결 상태에 따라 노어형과 낸드형으로 구분된다. 일반적으로, 노어형 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있다. 그리고, 낸드형 플래시 메모리는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에, 고집적화에 유리한 장점이 있다.
도 1은 일반적인 낸드 플래시 메모리의 어레이(110)를 보여주고 있다. 도 1을 참조하면, 낸드 플래시 메모리는 정보를 저장하기 위한 저장 영역으로서 메모리 셀 어레이(110)를 포함한다. 메모리 셀 어레이(110)는 복수의 블럭으로 구성된다.각각의 블럭은 복수의 셀 스트링을 포함하고 있다. 각각의 셀 스트링에는 복수의 플로팅 게이트 트랜지스터들(M0-M31)이 포함된다. 복수의 플로팅 게이트 트랜지스터(M0-M31)은, 각 스트링 내에 배열되어 있는 스트링 선택 트랜지스터(SST)와 그라운드 선택 트랜지스터(GST) 사이에 직렬 연결된다. 그리고, 낸드 스트링들에 교차되도록 복수의 워드 라인(WL0-WL31)이 배열된다. 각 워드 라인(WL0-WL31)은 각 낸드 스트링의 대응하는 플로팅 게이트 트랜지스터(M0-M31)의 제어 게이트에 연결된다. 워드 라인(WL0-WL31)을 통해 프로그램/독출 전압이 인가되어, 해당되는 플로팅 게이트 트랜지스터들(M0-M31)로/로부터 데이터를 프로그램/독출할 수 있게 된다. 메모리 셀 어레이(110)에 데이터를 저장하거나, 그것으로부터 데이터를 읽기 위해서 플래시 메모리에는 페이지 버퍼 회로가 더 제공된다.
잘 알려진 바와 같이, 낸드형 플래시 메모리의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다. 낸드형 플래시 EEPROM의 소거 및 프로그램 방법들은 미국특허공보 5,473,563호에 "NONVOLATILE SEMICONDUCTOR MEMORY"라는 제목으로, 미국특허공보 5,696,717호에 "NONVOLATILE INTEGRATED CIRCUIT MEMORY DEVICES HAVING ADJUSTABLE ERASE/PROGRAM THRESHOLD VOLTAGE VERIFICATION CAPABILITY"라는 제목으로 각각 게재되어 있다.
도 2은 도 1에 도시된 하나의 셀 스트링에 대한 단면도를 보여주고 있다. 도 2를 참조하면, 드레인(112)에 연결된 비트라인(111), 스트링 선택 트랜지스 터(113), 그라운드 선택 트랜지스터(114), 32개의 낸드 플래시 메모리 셀(115)을 포함하고 있다. 각각의 낸드 플래시 메모리의 셀은 컨트롤 게이트(CG), 플로팅 게이트(FG), 벌크 혹은 P-웰(P-well)에 형성된 소오스 및 드레인을 포함한다. 드레인과 소오스 사이의 벌크 혹은 P-웰에 채널이 정의된다.
컨트롤 게이트(CG)와 플로팅 게이트(Floating Gate)의 사이에는 큰 용량을 갖는 산화막/질화막/산화막(Oxide/Nitride/Oxide:ONO) 구조의 유전체막이 형성되어 있고, 플로팅 게이트(FG)와 벌크 사이에는 Fowler-Nordheim 터널링(이하 F-N 터널링)에 적합한 구조의 터널 산화막이 형성되어 있다. 이러한 셀 구조에 의하면, 컨트롤 게이트(CG)와 플로팅 게이트(FG) 간에는 유전체막에 의한 유전체 용량(CONO)이 존재하고, 플로팅 게이트(FG)와 P-웰 사이에는 터널 산화막에 의한 터널 용량(Ctun)이 존재하게 된다. 플로팅 게이트(FG)의 전압은 컨트롤 게이트(CG)에 인가되는 워드 라인 전압(VWL)과 용량들(CONO, Ctun)의 커플링비(Coupling ratio)에 의해서 결정된다. 다시 말해서, 프로그램/소거/독출 동작을 위한 워드 라인 전압(VWL)이 상술한 용량들에 의해서 분배된다.
여기서, 용량(CONO)은 게이트들(CG, FG) 사이의 용량 성분뿐만 아니라 인접한 트랜지스터의 용량 성분을 포함한다. 마찬가지로, 용량(Ctun)은 플로팅 게이트(FG)와 벌크 사이의 용량 성분뿐만 인접한 트랜지스터의 용량 성분을 포함한다. 프로그램 동작시 F-N 터널링을 유발하는 플로팅 게이트(FG)와 벌크(혹은 P-well) 간의 전계는 상술한 바와 같이 유전체 용량(CONO)과 터널 용량(Ctun)의 크기에 따라 분배되는 워드 라인 전압(VWL)에 의존한다. 플로팅 게이트(FG)와 벌크 사이에 걸리는 전압(Vtun)은 아래 수학식 1로 표현될 수 있다.
Figure 112007017011102-pat00001
여기서 αcouple은 커플링비(Coupling ratio)를 나타낸다. 그리고 커플링비(αcouple)는 아래 수학식 2로 간략히 표현된다.
Figure 112007017011102-pat00002
수학식 1 및 수학식 2를 참조하면, 프로그램 동작에서 F-N 터널링에 기여하게 되는 터널링 전압(Vtun)의 크기는 커플링비(αcouple)의 크기에 크게 의존함을 알 수 있다. 동일한 커플링비(αcouple)를 갖도록 낸드플래시 메모리의 동일한 스트링/행 내에 존재하는 메모리 셀들을 만드는 것은 실질적으로 불가능하다. 특히 각 스트링에 있어서, 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)과 바로 인접한 셀들은 나머지 셀들 각각의 커플링비보다 크거나 작다.
상술된 바와 같이, 각 셀의 용량들은 인접한 셀/선택 트랜지스터와 관련된 용량 성분을 포함한다. 스트링 구조에 의하면, 셀과 셀 간의 용량 성분은 셀과 선택 트랜지스터 간의 용량 성분과 다르다. 이때문에, 각각 워드 라인으로 동일한 전압이 인가되더라도, 스트링/그라운드 선택 라인(SSL/GSL)에 인접한 셀들의 유도되는 플로팅 게이트 전압(Vtun)은 나머지 셀들 각각에 유도되는 플로팅 게이트 전 압(Vtun)과 다르다.
낸드 플래시 메모리의 디자인 룰이 감소함에 따라 스트링/그라운드 선택라인(SSL/GSL)에 인접한 워드 라인들(예를 들어 WL0 혹은 WL31)의 프로그램 혹은 소거 속도는 다른 워드라인의 프로그램 혹은 소거 속도에 비하여 현저한 차이를 보이고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 프로그램 속도 및 소거 속도가 향상된 불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법을 제공하는데 있다.
본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법은: (a) 워드라인에 프로그램 전압을 인가하여 프로그램하는 단계; 및 (b) 상기 워드라인에 검증전압을 인가하여 상기 프로그램 동작을 검증하는 단계를 포함하되, 상기 검증전압은 상기 워드라인의 위치 정보에 따라 전압 레벨이 결정된다.
실시예에 있어서, (c) 상기 (b) 단계에서 검증결과, 상기 프로그램이 제대로 되지 않았을 경우 상기 프로그램 전압의 전압 레벨을 증가하는 단계를 더 포함한다.
실시예에 있어서, 상기 (c) 단계 이후 상기 (a) 단계를 수행한다.
실시예에 있어서, 상기 불휘발성 메모리 장치는 낸드 플래시 메모리이다.
실시예에 있어서, 상기 낸드 플래시 메모리는 복수의 워드라인을 갖는 스트 링을 포함하되, 상기 복수의 워드라인은 제 1 워드라인 그룹 및 제 2 워드라인 그룹으로 구분되며, 상기 제 1 워드라인 그룹은 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)에 인접하지 않은 워드라인이고, 상기 제 2 워드라인 그룹은 상기 스트링 선택 라인(SSL) 및 상기 그라운드 선택 라인(GSL)에 인접한 워드라인이다.
실시예에 있어서, 상기 제 2 워드라인 그룹의 프로그램 속도는 상기 제 1 워드라인 그룹의 프로그램 속도보다 빠르다.
실시예에 있어서, 상기 제 2 워드라인 그룹의 프로그램 속도는 상기 제 1 워드라인 그룹의 프로그램 속도보다 느리다.
실시예에 있어서, 상기 제 2 워드라인 그룹의 검증전압은 상기 제 1 워드라인 그룹의 검증전압보다 소정의 전압만큼 전압레벨이 낮다.
본 발명에 따른 불휘발성 메모리 장치의 소거방법은: (e) 복수의 워드라인에 소거 전압을 인가하여 소거하는 단계; 및 (f) 각각의 워드라인에 서로 다른 검증전압들을 인가하여 상기 소거 동작을 검증하는 단계를 포함하되, 상기 검증전압들은 상기 각각의 워드라인의 위치 정보에 따라 전압 레벨이 결정된다.
실시예에 있어서, 상기 불휘발성 메모리 장치는 낸드 플래시 메모리이다.
실시예에 있어서, 상기 복수의 워드라인은 제 1 워드라인 그룹 및 제 2 워드라인 그룹으로 구분되며, 상기 제 1 워드라인 그룹은 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)에 인접하지 않은 워드라인이고, 상기 제 2 워드라인 그룹은 상기 스트링 선택 라인(SSL) 및 상기 그라운드 선택 라인(GSL)에 인접한 워드라인이다.
실시예에 있어서, 상기 제 2 워드라인 그룹의 소거 속도는 상기 제 1 워드라인 그룹의 소거 속도보다 빠르다.
실시예에 있어서, 상기 제 2 워드라인 그룹의 소거 속도는 상기 제 1 워드라인 그룹의 소거 속도보다 느리다.
실시예에 있어서, 상기 제 2 워드라인 그룹의 검증전압은 상기 제 1 워드라인 그룹의 검증전압보다 소정의 전압만큼 전압 레벨이 높다.
본 발명에 따른 불휘발성 메모리 장치는: 복수의 워드라인과 복수의 비트라인이 교차하여 배열된 메모리 셀 어레이; 프로그램 혹은 소거 동작시 상기 복수의 워드라인 중에서 선택된 워드라인에 인가될 검증전압을 발생하는 검증 전압 발생기; 및 상기 선택된 워드라인의 위치정보에 따라 상기 검증 전압의 전압 레벨을 결정하는 전압 제어기 포함한다.
실시예에 있어서, 상기 불휘발성 메모리 장치는 낸드 플래시 메모리이다.
실시에에 있어서, 상기 복수의 워드라인은 제 1 워드라인 그룹 및 제 2 워드라인 그룹으로 구분되며, 상기 제 1 워드라인 그룹은 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)에 인접하지 않은 워드라인이고, 상기 제 2 워드라인 그룹은 상기 스트링 선택 라인(SSL) 및 상기 그라운드 선택 라인(GSL)에 인접한 워드라인이다.
실시예에 있어서, 상기 제 2 워드라인 그룹의 프로그램 속도는 상기 제 1 워드라인 그룹의 프로그램 속도보다 빠르다.
실시예에 있어서, 상기 제 2 워드라인 그룹의 프로그램 속도는 상기 제 1 워 드라인 그룹의 프로그램 속도보다 느리다.
실시예에 있어서, 상기 전압 제어부는 프로그램 동작시 상기 제 2 워드라인 그룹의 검증전압의 전압 레벨을 상기 제 1 워드라인 그룹의 검증전압의 전압 레벨보다 제 1 전압 레벨만큼 낮게 결정한다.
실시예에 있어서, 독출 동작시 상기 제 2 워드라인 그룹의 독출전압의 전압 레벨은 상기 제 1 워드라인 그룹의 독출전압의 전압 레벨보다 상기 제 1 전압 레벨 만큼 낮다.
실시예에 있어서, 상기 제 2 워드라인 그룹의 소거 속도는 상기 제 1 워드라인 그룹의 프로그램 속도보다 빠르다.
실시예에 있어서, 상기 제 2 워드라인 그룹의 소거 속도는 상기 제 1 워드라인 그룹의 프로그램 속도보다 느리다.
실시예에 있어서, 상기 전압 제어부는 소거 동작시 상기 제 2 워드라인 그룹의 검증전압의 전압 레벨을 상기 제 1 워드라인 그룹의 검증전압의 전압 레벨보다 제 2 전압 레벨 만큼 높게 결정한다.
실시예에 있어서, 독출 동작시 상기 제 2 워드라인 그룹의 독출전압의 전압 레벨은 상기 제 1 워드라인 그룹의 독출전압의 전압 레벨보다 상기 제 2 전압 레벨 만큼 높다.
본 발명에 따른 또 다른 불휘발성 메모리 장치는: 복수의 워드라인과 복수의 비트라인이 교차하여 배열된 메모리 셀 어레이; 로우 어드레스를 입력받아 상기 복수의 워드라인 중에서 어느 하나를 선택하는 로우 디코더; 상기 메모리 셀 어레이 로부터 데이터를 읽어오는 페이지 버퍼; 검증 동작시 상기 페이지 버퍼로부터 출력된 데이터가 패스 데이터와 동일한지 판단하여 패스 혹은 페일을 판단하는 패스/페일 체크회로; 및 상기 로우 디코터에서 선택된 워드라인에 인가될 프로그램/소거/독출/검증 전압을 발생하는 워드라인 전압 발생회로를 포함하되, 상기 프로그램/소거 동작시 상기 워드라인 전압 발생회로는 상기 선택된 워드라인의 위치 정보에 따라 서로 다른 전압 레벨의 검증전압을 상기 선택된 워드라인에 인가한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법은 각각의 워드라인의 위치정보에 따라 서로 다른 전압레벨의 검증전압을 제공하여 프로그램/소거 동작을 수행한다. 그 결과, 불휘발성 메모리 장치의 프로그램/소거 속도를 향상시킬 수 있다.
도 3은 본 발명에 따른 불휘발성 메모리 장치(100)를 보여주고 있다. 도 3에 도시된 불휘발성 메모리 장치(100)는 플래시 메모리 장치이다. 하지만, 본 발명이 플래시 메모리 장치 이외의 다른 메모리 장치들(MROM,PROM,FRAM 등)에도 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 있어 자명하다.
도 3을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼(130), 패스/페일체크회로(140), 워드라인 전압 제어회로(150)를 포함하고 있다. 본 발명의 워드라인 전압 제어회로(150)는 프로그램/ 소거 동작시 각각의 워드라인의 위치정보에 따라 서로 다른 전압 레벨의 검증전압(VVF)을 해당 워드라인에 인가한다.
예를 들어, 워드라인(WL0) 및 워드라인(WL31)이 다른 워드라인들(WL1~WL30)에 비하여 프로그램이 느리다고 가정하면, 워드라인 전압 제어회로(150)는 프로그램 동작시 워드라인(WL0) 및 워드라인(WL31)에 다른 워드라인들(WL1~WL30)에 비하여 소정의 전압 레벨만큼 낮은 검증전압(VVF)을 제공한다. 반면에, 워드라인(WL0) 및 워드라인(WL31)이 다른 워드라인들(WL1~WL30)에 비하여 프로그램이 빠르다고 가정하면, 워드라인 전압 제어회로(150)는 프로그램 동작시 워드라인(WL0) 및 워드라인(WL31)에 다른 워드라인들(WL1~WL30)에 비하여 소정의 전압 레벨만큼 높은 검증전압(VVF)을 제공한다.
한편, 워드라인(WL0) 및 워드라인(WL31)이 다른 워드라인들(WL1~WL30)에 비하여 소거 속도가 느리다고 가정하면, 워드라인 전압 제어회로(150)는 소거 동작시 워드라인(WL0) 및 워드라인(WL31)에 다른 워드라인들(WL1~WL30)에 비하여 소정의 전압 레벨만큼 높은 검증전압(VVF)을 제공한다. 반면, 워드라인(WL0) 및 워드라인(WL31)이 다른 워드라인들(WL1~WL30)에 비하여 소거 속도가 빠르다고 가정하면, 워드라인 전압 제어회로(150)는 소거 동작시 워드라인(WL0) 및 워드라인(WL31)에 다른 워드라인들(WL1~WL30)에 비하여 소정의 전압 레벨만큼 낮은 검증전압(VVF)을 제공한다.
메모리 셀 어레이(110)는 복수의 메모리 셀을 포함하고 있다. 도 1에 도시된 메모리 셀 어레이와 실질적으로 동일한 구성을 갖는다. 메모리 셀 어레이(110)에 포함된 각각의 메모리 셀에는 복수의 워드라인과 복수의 비트라인이 교차하여 배열된다. 각각의 메모리 셀은, 1-비트 데이터 혹은 n-비트 데이터(n은 2이상의 정수)를 저장한다.
워드라인 선택회로인 로우 디코더(120)는 로우 어드레스 버퍼(도시되지 않음)로부터 제공되는 행 어드레스(ADDR)를 디코딩하여, 복수의 워드라인 들 중 적어도 하나를 선택한다. 이때 선택된 워드라인으로 워드라인 전압 발생기(153)로부터 워드라인 전압이 공급된다. 각 워드라인으로 인가되는 워드라인 전압은, 독출 동작에 사용되거나 혹은 프로그램/소거 동작에 사용된다. 로우 디코더(120)에서 디코딩된 로우 어드레스(ADDR)는 선택된 워드라인의 위치 정보에 해당된다. 워드라인 전압 제어회로(150)는 디코딩된 로우 어드레스(ADDR)에 응답하여 각각의 워드라인으로 공급될 검증전압(VVF)의 전압 레벨을 결정한다.
페이지 버퍼(130)는 독출/검증 동작시 메모리 셀 어레이(110)로부터 데이터를 읽어온다. 독출 동작시 읽혀진 데이터는 데이터 입출력 회로(도시되지 않음)을 통해 외부로 출력된다. 한편, 검증 동작시 읽혀진 데이터는 패스/페일 체크회로(150)로 출력되다. 페이지 버퍼(130)는 제어회로(도시되지 않음)에 의해 제어된다. 여기서 제어회로는 불휘발성 메모리 장치(100)의 동작을 전반적으로 제어한다. 페이지 버퍼(130)는 입력된 데이터에 따라 비트라인들을 프로그램 전압(예를 들어, 접지 전압) 혹은 프로그램 금지전압(예를 들어, 전원전압)으로 구동한다.
패스/페일 검출회로(140)는 프로그램/소거 동작시 페이지 버퍼(130)로부터 출력되는 데이터 값들이 패스 데이터와 동일한지의 여부를 판별한다. 패스/페일 검 출회로(140)는 프로그램/소거에 대한 검증 결과로서 패스/페일 신호(P/F)를 워드라인 전압 제어회로(150)로 출력한다.
워드라인 전압 제어회로(150)는 프로그램/소거 동작시 복수의 워드라인(WL0~WL31)에 인가된 워드라인 전압을 제어하게 된다. 도 3을 다시 참조하면, 워드라인 전압 제어회로(150)는 전압 제어기(151), 검증전압 발생기(152), 프로그램전압 발생기(153), 소거전압 발생기(154)를 포함하고 있다. 전압 제어기(151)는 입력되는 로우 어드레스(ADDR)에 따라 검증전압(VVF)의 전압 레벨을 결정한다. 검증전압 발생기(152)는 전압 제어기(151)에서 결정된 전압 레벨의 검증전압(VVF)을 생성하여 로우 디코더(120)로 출력한다.
본 발명의 불휘발성 메모리 장치(100)는 프로그램/소거 동작시 각각의 워드라인의 위치정보에 따른 서로 다른 전압 레벨의 검증전압(VVF)을 제공한다. 이를 통해, 프로그램 속도 및 소거 속도가 향상되게 된다.
본 발명에 따른 불휘발성 메모리 장치(100)는 각각의 워드라인에 서로 다른 전압 레벨의 검증전압(VVF)을 제공하고 있다. 아래에서는 설명의 편의를 위하여 두개의 워드라인 그룹별로 서로 다른 전압 레벨의 검증전압을 제공하는 불휘발성 메모리 장치(100)에 대하여 설명하도록 하겠다. 여기서 두개의 워드라인 그룹은 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)에 인접하지 않은 제 1 워드라인 그룹 및 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)에 인접한 제 2 워드라인 그룹이다.
도 4는 본 발명에 따른 불휘발성 메모리 장치(100)에서 프로그램 속도가 느 린 워드라인에 연결된 메모리 셀의 문턱전압 분포를 보여주고 있다. 도 4a는 제 1 워드라인 그룹의 문턱전압 분포이고, 도 4b는 제 2 워드라인 그룹의 문턱전압 분포이다. 여기서 제 2 워드라인 그룹은 제 1 워드라인 그룹보다 프로그램 속도가 느리다. 도 4를 참조하면, 제 2 워드라인 그룹의 경우, 제 1 워드라인 그룹과 동일한 프로그램 전압을 인가할 때 도 4b와 같은 "11", "10", "00" 및 "01"의 문턱전압 산포가 형성된다. 도 4a을 참조하면, 제 1 워드라인 그룹의 프로그램 검증전압(VVF)은 VF11, VF12, 및 VF13으로 정의한다. 한편, 제 2 워드라인 그룹의 프로그램 검증전압(VVF)은 제 1 워드라인 그룹의 프로그램 검증전압보다 △V1만큼 전압 레벨이 낮은 VF21, VF22, 및 VF23으로 정의한다.
프로그램 동작시, 검증전압 발생기(152)는 제 1 워드라인 그룹에 대하여 검증전압(VVF)의 전압 레벨들로 VF11, VF12 및 VF13를 인가하게 된다. 한편, 프로그램 동작시, 검증전압 발생기(152)는 제 2 워드라인 그룹에 대하여 검증전압(VVF)의 전압 레벨들로 VF21, VF22 및 VF23 를 인가하게 된다. 이때, 제 2 워드라인 그룹은 읽기 전압(RD21,RD22,RD23) 및 소거 검증 전압(VFERS2)을 제 1 워드라인 그룹에 비하여 △V1만큼 전압 레벨을 낮추어 제공될 것이다. 따라서, 셀 상태("11","10","00","01")의 마진은 일정하게 유지된다.
도 5는 본 발명에 따른 불휘발성 메모리 장치(100)에서 소거 속도가 느린 워드라인에 연결된 메모리 셀에 대한 문턱전압 분포를 보여주고 있다. 도 5a는 제 1 워드라인 그룹의 문턱전압 분포이고, 도 5b는 제 2 워드라인 그룹의 문턱전압 분포이다. 여기서 제 2 워드라인 그룹은 제 1 워드라인 그룹보다 소거 속도가 느리다. 도 5를 참조하면, 제 2 워드라인 그룹의 경우, 제 1 워드라인 그룹과 동일한 프로그램 전압을 인가할 때 도 5b와 같은 "11"의 문턱전압 산포가 형성된다. 도 5a을 참조하면, 제 1 워드라인 그룹의 소거 검증전압(VVF)은 VFERS1으로 정의한다. 한편, 제 2 워드라인 그룹의 소거 검증전압(VVF)은 제 1 워드라인 그룹의 소거 검증전압(VFERS1)보다 △V2만큼 전압 레벨이 높은 VFERS2로 정의한다.
소거 동작시, 검증전압 발생기(152)는 제 1 워드라인 그룹에 대하여 소거 검증전압(VVF)의 전압 레벨로 VFERS1를 인가하게 된다. 한편, 프로그램 동작시, 검증전압 발생기(152)는 제 2 워드라인 그룹에 대하여 검증전압(VVF)의 전압 레벨로 VFERS2를 인가하게 된다. 이때, 제 2 워드라인 그룹은 읽기 전압(RD21,RD22,RD23) 및 소거 검증 전압(VFERS2)을 제 1 워드라인 그룹에 비하여 △V2만큼 전압 레벨을 높여 제공될 것이다. 따라서, 셀 상태("11","10","00","01")의 마진은 일정하게 유지된다.
도 6은 본 발명에 따른 불휘발성 메모리 장치(100)의 프로그램 방법을 보여주고 있다. 도 3 및 도 6을 참조하면, 불휘발성 메모리 장치(100)의 프로그램 방법은 다음과 같다.
S110 단계에서 로우 디코더(120)는 입력된 로우 어드레스(ADDR)에 따라 해당 워드라인(WLi)을 선택한다. 여기서 로우 어드레스(ADDR)는 워드라인(WLi)의 위치 정보이다. 이때 로우 어드레스(ADDR)는 워드라인 전압 제어회로(150)에도 입력된다.
S120 단계에서 워드라인 전압 제어회로(150)의 전압 제어기(151)는 입력된 로우 어드레스(ADDR)에 따라 검증전압(VVF)의 전압 레벨을 결정하게 된다. 검증전압 발생기(152)는 전압 제어기(151)의 결정에 따라 워드라인(WLi)에 해당하는 전압 레벨의 검증전압(VVF)을 발생한다. S120 단계는 S130 단계 이후에 수행해도 상관없다.
S130 단계에서 워드라인 전압 제어회로(150)의 프로그램 전압 발생기(153)는 해당 워드라인(WLi)에 소정의 시간동안 프로그램 전압(VPGM)을 인가한다. 따라서 메모리 셀 어레이(110)는 워드라인(WLi)에 연결된 메모리 셀들(도시되지 않음) 즉 해당하는 페이지(도시되지 않음)에 프로그램을 수행하게 된다. 프로그램 수행 후, 불휘발성 메모리 장치(100)는 해당 페이지에 대하여 제대로 프로그램되었는지 검증동작을 수행하게 된다.
S140 단계에서 검증동작을 위하여 워드라인 전압 제어회로(150)의 검증 전압 발생기(152)는 해당 워드라인(WLi)에 검증전압(VVF)을 인가한다. 이때 검증전압(VVF)은 입력된 로우 어드레스(ADDR)에 따라 전압 레벨이 다르다. 예를 들어, 도 4에서 상술한 바와 같이 워드라인(WLi)이 제 2 워드라인 그룹에 속하였다면, 검증 전압 발생기(152)는 제 1 워드라인 그룹에 비하여 소정만큼 낮은 전압 레벨의 검증전압(VF21,VF22,VF23)을 인가한다.
S150 단계에서 패스/페일 체크회로(140)는 검증 동작의 패스/페일 여부를 판단하게 된다. S140 단계에서 인가된 검증전압(VVF)으로 페이지 버퍼(130)는 해당 페이지의 데이터를 읽어와 패스/페일 체크회로(140)로 출력한다. 패스/페일 체크회로(140)는 페이지 버퍼(130)로부터 출력된 데이터 값들이 패스 데이터와 동일한지 여부를 판별한다. 여기서 동일 여부는 패스 혹은 페일 여부가 된다. 프로그램 검증단계에서 패스되었다면, 불휘발성 메모리 장치(100)의 프로그램 동작은 종료된다. 민약 프로그램 검증단계에서 페일되었다면, 불휘발성 메모리 장치(110)는 S160 단계를 진행하게 된다.
S160 단계에서 워드라인 전압 제어회로(150)의 프로그램 전압 발생기(153)는 패스/페일 체크회로(140)의 페일 신호(P/F)에 응답하여 프로그램 전압(VPGM)의 전압 레벨을 증가시킨다. 그 후, 불휘발성 메모리 장치(100)는 S130 단계를 다시 수행하게 된다.
도 7은 본 발명에 따른 불휘발성 메모리 장치(100)의 소거 동작을 보여주고 있다. 도 3 및 도 7을 참조하면, 불휘발성 메모리 장치(100)의 소거 동작은 다음과 같다.
S210 단계에서 소거 동작시 워드라인 전압 제어회로(150)의 소거전압 발생기(154)는 모든 워드라인(WL0~WL32)에 소거전압(VERS)을 인가한다. 불휘발성 메모리 장치(100)는 소거 동작이 제대로 되었는지 검증 동작을 수행하게 된다.
S220 단계에서 워드라인 전압 제어회로(150)의 전압 제어기(151)는 각각의 워드라인의 위치 정보에 따라 서로 다른 전압 레벨의 검증전압(VVF)을 결정한다. 검증전압 발생기(152)는 전압 제어기(151)의 결정에 따라 서로 다른 전압 레벨의 복수의 검증전압(VVF)을 해당하는 워드라인들에 인가한다. 예를 들어, 도 5에 상술한 바와 같이, 검증 전압 발생기(152)는 두개의 전압 레벨의 검증전압(VERS1,VERS2)을 발생한다. 제 1 워드라인 그룹에는 제 1 전압 레벨의 검증전 압(VERS1)이 인가되고, 제 2 워드라인 그룹에는 제 2 전압 레벨의 검증전압(VERS2)이 인가된다.
S230 단계에서 패스/페일 체크회로(140)는 검증 동작의 패스/페일 여부를 판단하게 된다. S220 단계에서 인가된 검증전압(VVF)으로 페이지 버퍼(130)는 해당 페이지의 데이터를 읽어와 패스/페일 체크회로(140)로 출력한다. 패스/페일 체크회로(140)는 페이지 버퍼(130)로부터 출력된 데이터 값들이 패스 데이터와 동일한지 여부를 판별한다. 여기서 동일 여부는 패스 혹은 페일 여부가 된다. 프로그램 검증단계에서 패스되었다면, 불휘발성 메모리 장치(100)의 소거 동작은 종료된다. 만약, 소거 동작 검증단계에서 페일 되었다면, 불휘발성 메모리 장치(110)는 소거 ㄷ동작을 페일 처리한다.
본 발명의 불휘발성 메모리 장치(100) 및 그것의 프로그램 및 소거 방법은 워드라인의 위치정보에 따라 서로 다른 전압 레벨의 검증전압을 제공하고 있다. 결과적으로 워드라인의 위치정보에 서로 다른 문턱전압 분포를 형성함으로 프로그램 및 소거 속도가 향상하게 된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법은 각각의 워드라인의 위치 정보에 따라 서로 다른 전압 레벨의 검증전압을 제공하여 프로그램 속도 및 소거 속도를 향상시키게 된다.

Claims (26)

  1. 불휘발성 메모리 장치의 프로그램 방법에 있어서:
    (a) 워드라인에 프로그램 전압을 인가하여 프로그램하는 단계; 및
    (b) 상기 워드라인에 검증전압을 인가하여 상기 프로그램 동작을 검증하는 단계를 포함하되,
    상기 불휘발성 메모리 장치는 복수의 워드라인을 포함하되, 상기 복수의 워드라인은 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)에 인접하지 않은 제 1 워드라인 그룹과, 상기 스트링 선택 라인(SSL) 및 상기 그라운드 선택 라인(GSL)에 인접한 제 2 워드라인 그룹으로 구분되며,
    상기 검증전압은 상기 제 1 워드라인 그룹 및 상기 제 2 워드라인 그룹에 따라 전압 레벨이 결정되는 불휘발성 메모리 장치의 프로그램 방법.
  2. 제 1 항에 있어서,
    (c) 상기 (b) 단계에서 검증결과, 상기 프로그램이 제대로 되지 않았을 경우 상기 프로그램 전압의 전압 레벨을 증가하는 단계를 더 포함하는 불휘발성 메모리 장치의 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 (c) 단계 이후 상기 (a) 단계를 수행하는 불휘발성 메모리 장치의 프로그램 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 불휘발성 메모리 장치는 낸드 플래시 메모리 장치인 불휘발성 메모리 장치의 프로그램 방법.
  5. 삭제
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 2 워드라인 그룹의 프로그램 속도는 상기 제 1 워드라인 그룹의 프로그램 속도보다 빠른 불휘발성 메모리 장치의 프로그램 방법.
  7. 제 1 항에 있어서,
    상기 제 2 워드라인 그룹의 프로그램 속도는 상기 제 1 워드라인 그룹의 프로그램 속도보다 느린 불휘발성 메모리 장치의 프로그램 방법.
  8. 제 7 항에 있어서,
    상기 제 2 워드라인 그룹의 검증전압은 상기 제 1 워드라인 그룹의 검증전압보다 소정의 전압만큼 전압레벨이 낮은 불휘발성 메모리 장치의 프로그램 방법.
  9. 불휘발성 메모리 장치의 소거 방법에 있어서:
    복수의 워드라인에 소거 전압을 인가하여 소거하는 단계; 및
    각각의 워드라인에 서로 다른 검증전압들을 인가하여 상기 소거 동작을 검증하는 단계를 포함하되,
    상기 복수의 워드라인은 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)에 인접하지 않은 제 1 워드라인 그룹과, 상기 스트링 선택 라인(SSL) 및 상기 그라운드 선택 라인(GSL)에 인접한 제 2 워드라인 그룹으로 구분되며,
    상기 검증전압들은 상기 제 1 워드라인 그룹 및 상기 제 2 워드라인 그룹에 따라 전압 레벨이 결정되는 불휘발성 메모리 장치의 소거 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 불휘발성 메모리 장치는 낸드 플래시 메모리 장치인 불휘발성 메모리 장치의 소거 방법.
  11. 삭제
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 제 2 워드라인 그룹의 소거 속도는 상기 제 1 워드라인 그룹의 소거 속도보다 빠른 불휘발성 메모리 장치의 소거 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 제 2 워드라인 그룹의 소거 속도는 상기 제 1 워드라인 그룹의 소거 속도보다 느린 불휘발성 메모리 장치의 소거 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 제 2 워드라인 그룹의 검증전압은 상기 제 1 워드라인 그룹의 검증전압보다 소정의 전압만큼 전압 레벨이 높은 불휘발성 메모리 장치의 소거 방법.
  15. 복수의 워드라인과 복수의 비트라인이 교차하여 배열된 메모리 셀 어레이;
    프로그램 혹은 소거 동작시 상기 복수의 워드라인 중에서 선택된 워드라인에 인가될 검증전압을 발생하는 검증 전압 발생기; 및
    상기 선택된 워드라인이 제 1 워드라인 그룹에 속하는지 혹은 상기 제 2 워드라인 그룹에 속하는지에 따라 상기 검증 전압의 전압 레벨을 결정하는 전압 제어기 포함하되,
    상기 제 1 워드라인 그룹은 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)에 인접하지 않은 워드라인들이고,
    상기 제 2 워드라인 그룹은 상기 스트링 선택 라인(SSL) 및 상기 그라운드 선택 라인(GSL)에 인접한 워드라인들인 불휘발성 메모리 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 불휘발성 메모리 장치는 낸드 플래시 메모리 장치인 불휘발성 메모리 장치.
  17. 삭제
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제 2 워드라인 그룹의 프로그램 속도는 상기 제 1 워드라인 그룹의 프로그램 속도보다 빠른 불휘발성 메모리 장치.
  19. 제 15 항에 있어서,
    상기 제 2 워드라인 그룹의 프로그램 속도는 상기 제 1 워드라인 그룹의 프로그램 속도보다 느린 불휘발성 메모리 장치.
  20. 제 19 항에 있어서,
    상기 전압 제어부는 프로그램 동작시 상기 제 2 워드라인 그룹의 검증전압의 전압 레벨을 상기 제 1 워드라인 그룹의 검증전압의 전압 레벨보다 제 1 전압 레벨만큼 낮게 결정하는 불휘발성 메모리 장치.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    독출 동작시 상기 제 2 워드라인 그룹의 독출전압의 전압 레벨은 상기 제 1 워드라인 그룹의 독출전압의 전압 레벨보다 상기 제 1 전압 레벨 만큼 낮은 불휘발성 메모리 장치.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제 2 워드라인 그룹의 소거 속도는 상기 제 1 워드라인 그룹의 프로그램 속도보다 빠른 불휘발성 메모리 장치.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제 2 워드라인 그룹의 소거 속도는 상기 제 1 워드라인 그룹의 프로그램 속도보다 느린 불휘발성 메모리 장치.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제 23 항에 있어서,
    상기 전압 제어부는 소거 동작시 상기 제 2 워드라인 그룹의 검증전압의 전압 레벨을 상기 제 1 워드라인 그룹의 검증전압의 전압 레벨보다 제 2 전압 레벨 만큼 높게 결정하는 불휘발성 메모리 장치.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제 24 항에 있어서,
    독출 동작시 상기 제 2 워드라인 그룹의 독출전압의 전압 레벨은 상기 제 1 워드라인 그룹의 독출전압의 전압 레벨보다 상기 제 2 전압 레벨 만큼 높은 불휘발 성 메모리 장치.
  26. 복수의 워드라인과 복수의 비트라인이 교차하여 배열된 메모리 셀 어레이;
    로우 어드레스를 입력받아 상기 복수의 워드라인 중에서 어느 하나를 선택하는 로우 디코더;
    상기 메모리 셀 어레이로부터 데이터를 읽어오는 페이지 버퍼;
    검증 동작시 상기 페이지 버퍼로부터 출력된 데이터가 패스 데이터와 동일한지 판단하여 패스 혹은 페일을 판단하는 패스/페일 체크회로; 및
    상기 로우 디코더에서 선택된 워드라인에 인가될 프로그램/소거/독출/검증 전압을 발생하는 워드라인 전압 발생회로를 포함하되,
    상기 프로그램/소거 동작시 상기 워드라인 전압 발생회로는 상기 선택된 워드라인의 위치 정보에 따라 서로 다른 전압 레벨의 검증전압을 상기 선택된 워드라인에 인가하는 불휘발성 메모리 장치.
KR1020070019767A 2007-02-27 2007-02-27 불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법 KR100875538B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070019767A KR100875538B1 (ko) 2007-02-27 2007-02-27 불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법
US12/071,011 US7778084B2 (en) 2007-02-27 2008-02-14 Non-volatile memory devices and operating methods thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070019767A KR100875538B1 (ko) 2007-02-27 2007-02-27 불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법

Publications (2)

Publication Number Publication Date
KR20080079500A KR20080079500A (ko) 2008-09-01
KR100875538B1 true KR100875538B1 (ko) 2008-12-26

Family

ID=39715716

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070019767A KR100875538B1 (ko) 2007-02-27 2007-02-27 불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법

Country Status (2)

Country Link
US (1) US7778084B2 (ko)
KR (1) KR100875538B1 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100058166A (ko) 2008-11-24 2010-06-03 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
CN101777382B (zh) * 2009-01-09 2012-04-04 义隆电子股份有限公司 多次可编程快闪存储器的列解码器
KR101616099B1 (ko) 2009-12-03 2016-04-27 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR101691088B1 (ko) 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US9378831B2 (en) 2010-02-09 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
KR101658479B1 (ko) 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US9324440B2 (en) 2010-02-09 2016-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
US8923060B2 (en) 2010-02-17 2014-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory devices and operating methods thereof
US8908431B2 (en) 2010-02-17 2014-12-09 Samsung Electronics Co., Ltd. Control method of nonvolatile memory device
JP5788183B2 (ja) 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
JP2011170956A (ja) 2010-02-18 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム
US8553466B2 (en) * 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US8792282B2 (en) 2010-03-04 2014-07-29 Samsung Electronics Co., Ltd. Nonvolatile memory devices, memory systems and computing systems
KR101762828B1 (ko) 2011-04-05 2017-07-31 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
US9225356B2 (en) * 2012-11-12 2015-12-29 Freescale Semiconductor, Inc. Programming a non-volatile memory (NVM) system having error correction code (ECC)
US10157418B1 (en) * 2012-12-07 2018-12-18 Capital One Financial Services Systems and computer-implemented processes for occupational risk assessment
US9064968B2 (en) * 2013-08-19 2015-06-23 Phison Electronics Corp. Non-volatile memory device and operation and fabricating methods thereof
KR102242022B1 (ko) 2013-09-16 2021-04-21 삼성전자주식회사 불휘발성 메모리 및 그것의 프로그램 방법
KR102116668B1 (ko) 2014-02-04 2020-05-29 삼성전자주식회사 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법
KR102256918B1 (ko) * 2014-09-23 2021-05-27 에스케이하이닉스 주식회사 가변적 ispp 방식을 이용하여 프로그램을 수행하는 3차원 비휘발성 반도체 메모리 장치, 데이터 저장 장치 및 사용자 장치
KR102469680B1 (ko) * 2016-05-04 2022-11-22 에스케이하이닉스 주식회사 반도체 메모리 장치
US10304551B2 (en) * 2016-06-27 2019-05-28 Sandisk Technologies Llc Erase speed based word line control
KR102624612B1 (ko) * 2016-11-15 2024-01-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US10950311B2 (en) * 2019-06-28 2021-03-16 Sandisk Technologies Llc Boosting read scheme with back-gate bias
KR20210096425A (ko) 2020-01-28 2021-08-05 삼성전자주식회사 비휘발성 메모리 장치
KR20220043368A (ko) * 2020-09-29 2022-04-05 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US11456044B1 (en) 2021-03-11 2022-09-27 Sandisk Technologies Llc Reverse VT-state operation and optimized BiCS device structure

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960000616B1 (ko) 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
KR0169412B1 (ko) 1995-10-16 1999-02-01 김광호 불휘발성 반도체 메모리 장치
US6975542B2 (en) 2003-05-08 2005-12-13 Micron Technology, Inc. NAND flash memory with improved read and verification threshold uniformity
JP3884448B2 (ja) * 2004-05-17 2007-02-21 株式会社東芝 半導体記憶装置
JP4668199B2 (ja) * 2004-08-30 2011-04-13 スパンション エルエルシー 不揮発性記憶装置の消去方法、および不揮発性記憶装置
JP4417813B2 (ja) 2004-10-01 2010-02-17 株式会社東芝 半導体記憶装置及びメモリカード
KR20060066396A (ko) 2004-12-13 2006-06-16 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 프로그램 전압 인가 방법
KR100672151B1 (ko) 2005-03-22 2007-01-19 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR100680462B1 (ko) 2005-04-11 2007-02-08 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그것의 핫 일렉트론 프로그램디스터브 방지방법
JP4728726B2 (ja) * 2005-07-25 2011-07-20 株式会社東芝 半導体記憶装置
KR100784862B1 (ko) * 2006-01-09 2007-12-14 삼성전자주식회사 더미 셀을 포함하는 플래시 메모리 장치
US7391650B2 (en) * 2006-06-16 2008-06-24 Sandisk Corporation Method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates
US7468919B2 (en) * 2006-12-30 2008-12-23 Sandisk Corporation Biasing non-volatile storage based on selected word line
JP4435200B2 (ja) * 2007-04-03 2010-03-17 株式会社東芝 半導体記憶装置のデータ書き込み方法
ITRM20070382A1 (it) * 2007-07-10 2009-01-11 Micron Technology Inc Attivazione di linee di parole in dispositivi di memoria.
JP2009252255A (ja) * 2008-04-01 2009-10-29 Renesas Technology Corp 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US7778084B2 (en) 2010-08-17
KR20080079500A (ko) 2008-09-01
US20080205160A1 (en) 2008-08-28

Similar Documents

Publication Publication Date Title
KR100875538B1 (ko) 불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법
US8462548B2 (en) Non-volatile memory device capable of reducing floating gate-to-floating gate coupling effect during programming
US7292476B2 (en) Programming method for NAND EEPROM
US6999363B2 (en) Non-volatile memory with test rows for disturb detection
JP4050555B2 (ja) 不揮発性半導体記憶装置およびそのデータ書き込み方法
US7212435B2 (en) Minimizing adjacent wordline disturb in a memory device
US7483311B2 (en) Erase operation in a flash memory device
US7372754B2 (en) Method and apparatus for controlling slope of word line voltage in nonvolatile memory device
US7274596B2 (en) Reduction of adjacent floating gate data pattern sensitivity
US20070171729A1 (en) Memory block erasing in a flash memory device
JP2005038457A (ja) 不揮発性半導体記憶装置
US8391080B2 (en) Erase voltage reduction in a non-volatile memory device
JP2006155871A (ja) 不揮発性メモリ装置
US8942048B2 (en) Semiconductor device and method of operating the same
JP2004185688A (ja) 不揮発性半導体記憶装置及びその消去ベリファイ方法
US7830717B2 (en) Method for performing erasing operation in nonvolatile memory device
JP4698605B2 (ja) 半導体装置および半導体装置の制御方法
US7663930B2 (en) Programming a non-volatile memory device
KR20100022228A (ko) 불휘발성 메모리 소자 및 그 동작 방법
JP2011028845A (ja) 半導体装置および半導体装置の制御方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20191129

Year of fee payment: 12