KR102116668B1 - 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법 - Google Patents

불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 발명에 따른 불 휘발성 메모리 장치의 동작 방법은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직인 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서, 상기 복수의 메모리 셀들에 연결된 워드 라인들 중 선택된 워드 라인의 위치를 결정하는 단계, 상기 선택된 워드 라인의 위치에 따라 읽기 교란 방지 모드들 중 적어도 하나를 선택하는 단계, 그리고 상기 선택된 읽기 교란 방지 모드들 중 적어도 하나에 따라 읽기 또는 검증 동작을 수행하는 단계를 포함한다.

Description

불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD OF NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불 휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불 휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불 휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 구조를 갖는 반도체 메모리 장치가 연구되고 있다. 3차원 반도체 메모리 장치는 기존의 2차원 반도체 메모리 장치와 다른 구조적 특징이 있다. 3차원 반도체 메모리 장치와 2차원 반도체 메모리 장치의 구조적 차이로 인해, 3차원 반도체 메모리를 구동하기 위한 다양한 구동 방법들이 연구되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법을 제공하는 데에 있다.
본 발명에 따른 불 휘발성 메모리 장치의 동작 방법은, 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직인 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서: 상기 복수의 메모리 셀들에 연결된 워드 라인들 중 선택된 워드 라인의 위치를 결정하는 단계; 상기 선택된 워드 라인의 위치에 따라 읽기 교란 방지 모드들 중 적어도 하나를 선택하는 단계; 그리고 상기 선택된 읽기 교란 방지 모드들 중 적어도 하나에 따라 읽기 또는 검증 동작을 수행하는 단계를 포함한다.
실시 예로서, 상기 선택된 워드 라인의 위치를 결정하는 단계에서, 상기 선택된 워드 라인은 상기 복수의 셀 스트링들에 포함된 접지 선택 트랜지스터들에 연결된 접지 선택 라인들에 근접하여 위치하는 하위 워드 라인들, 상기 복수의 셀 스트링들에 포함된 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들에 근접하여 위치하는 상위 워드 라인들, 및 상기 하위 워드 라인들과 상기 상위 워드 라인들 사이에 위치하는 중간 워드 라인들 중 하나에 포함된다.
실시 예로서, 상기 읽기 교란 방지 모드들 중 적어도 하나를 선택하는 단계에서, 상기 선택된 워드 라인이 상기 하위 워드 라인들 중 하나인 경우, 상기 읽기 교란 방지 모드들 중 선택 워드 라인 프리펄스 모드가 선택된다.
실시 예로서, 상기 읽기 또는 검증 동작을 수행하는 단계에서, 상기 선택 워드 라인 프리펄스 모드에 따라 상기 선택된 워드 라인에 상기 워드 라인들 중 비선택된 워드 라인들에 인가되는 전압과 동일한 전압이 인가된 후 접지 전압이 인가되고, 상기 접지 전압이 인가된 후 선택 읽기 전압이 인가된다.
실시 예로서, 상기 읽기 교란 방지 모드들 중 적어도 하나를 선택하는 단계에서, 상기 선택된 워드 라인이 상기 하위 워드 라인들 중 하나인 경우, 상기 읽기 교란 방지 모드들 중 비선택 스트링 선택 라인 프리펄스 모드가 선택된다.
실시 예로서, 상기 읽기 또는 검증 동작을 수행하는 단계에서, 상기 비선택 스트링 선택 라인 프리펄스 모드에 따라 상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 상기 스트링 선택 라인들 중 선택된 스트링 선택 라인에 인가되는 전압과 동일한 전압이 인가된 후 접지 전압이 인가된다.
실시 예로서, 상기 읽기 교란 방지 모드들 중 적어도 하나를 선택하는 단계에서, 상기 선택된 워드 라인이 상기 중간 워드 라인들 중 하나인 경우, 상기 읽기 교란 방지 모드들 중 접지 선택 라인 분할 파워 감소 모드가 선택된다.
실시 예로서, 상기 읽기 또는 검증 동작을 수행하는 단계에서, 상기 접지 선택 라인 분할 파워 감소 모드에 따라 상기 접지 선택 라인들 중 비선택된 접지 라인들에 상기 접지 선택 라인들 중 선택된 접지 선택 라인과 다른 파형의 전압이 인가된다.
실시 예로서, 상기 선택된 접지 선택 라인에 상기 스트링 선택 라인들 중 선택된 스트링 선택 라인에 인가되는 전압과 동일한 전압이 인가된 후 접지 전압이 인가되고, 상기 비선택된 접지 라인들에 상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 인가되는 전압과 동일한 전압이 인가된다.
본 발명에 따른 불 휘발성 메모리 장치는, 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직인 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이; 워드 라인들을 통해 상기 복수의 셀 스트링들의 복수의 메모리 셀들과 연결되고, 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되고, 그리고 접지 선택 라인들을 통해 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들과 연결되는 어드레스 디코더; 비트 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되는 읽기 및 쓰기 회로; 그리고 상기 워드 라인들 중 선택된 워드 라인의 위치를 결정하고, 상기 선택된 워드 라인의 위치에 따라 읽기 교란 방지 모드들 중 적어도 하나를 선택하고, 그리고 상기 선택된 읽기 교란 방지 모드들 중 적어도 하나에 따라 읽기 또는 검증 동작을 수행하는 제어 로직을 포함한다.
이상과 같은 본 발명의 실시 예에 따르면, 다양한 읽기 교란 방지 모드들을 읽기 조건에 따라 선택적으로 사용할 수 있다. 따라서, 읽기 교란이 방지되고, 향상된 신뢰성을 갖는 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법이 제공된다. 불 휘발성 메모리 장치는 선택된 워드 라인의 위치에 따라 메모리 셀 어레이에 인가되는 전압 파형을 달리하여 향상된 신뢰성 및 동작 속도를 갖도록 읽기 또는 검증 동작을 수행할 수 있다.
도 1은 본 발명의 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 메모리 블록(BLKi)을 보여주는 회로도이다.
도 4는 도 3의 메모리 블록(BLKi)에 대응하는 구조의 제 1 실시 예(BLKi_1)를 보여주는 사시도이다.
도 5는 도 4의 메모리 블록(BLKi_1)의 선(Ⅰ-Ⅰ')에 따른 단면도이다.
도 6은 도 5의 트랜지스터 구조(TS)를 보여주는 단면도이다.
도 7은 도 3의 메모리 블록(BLKi)에 대응하는 구조의 제 2 실시 예(BLKi_2)를 보여주는 사시도이다.
도 8은 도 7의 메모리 블록(BLKi_2)의 선(Ⅱ-Ⅱ')에 따른 단면도이다.
도 9는 노멀 모드에 따라 도 3의 메모리 셀 어레이에 전압들이 인가되는 실시 예를 보여주는 타이밍도이다.
도 10은 본 발명에 따른 선택 워드 라인 프리펄스(Selected WL Prepulse) 모드에 따라 도 3의 메모리 셀 어레이에 전압들이 인가되는 실시 예를 보여주는 타이밍도이다.
도 11은 본 발명에 따른 비선택 스트링 선택 라인 프리펄스(Unselected SSL Prepulse) 모드에 따라 도 3의 메모리 셀 어레이에 전압들이 인가되는 실시 예를 보여주는 타이밍도이다.
도 12는 본 발명에 따른 접지 선택 라인 분할 파워 감소(GSL Split Power Reduction) 모드에 따라 도 3의 메모리 셀 어레이에 전압들이 인가되는 실시 예를 보여주는 타이밍도이다.
도 13은 도 3의 메모리 셀 어레이에서 GSPR 모드에 따른 읽기 동작시 비선택된 스트링 선택 라인에 해당하는 스트링들의 상태를 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 읽기 교란 방지 방법을 보여주는 테이블이다.
도 15는 본 발명의 실시 예에 따른 읽기 교란 방지 방법을 보여주는 순서도이다.
도 16은 본 발명의 다른 실시 예에 따른 읽기 교란 방지 방법을 보여주는 테이블이다.
도 17은 본 발명의 또 다른 실시 예에 따른 읽기 교란 방지 방법을 보여주는 테이블이다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 19는 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 메모리 카드를 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(Solid State Drive)를 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 불 휘발성 메모리 장치를 포함하는 메모리 시스템이 본 발명의 특징 및 기능을 설명하기 위한 저장 장치 또는 전자 장치의 한 예로서 사용될 것이다. 또한, 이동되는 데이터 단위를 섹터 단위로 가정하여 본 발명의 특징이 설명되었으나, 데이터 단위가 섹터 단위에만 국한되지 않는다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 저장 매체로서 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불 휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템에도 적용될 수 있다.
본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
'선택된 메모리 블록'은 복수의 메모리 블록들 중 프로그램, 읽기 또는 소거를 위해 선택된 메모리 블록을 가리킨다. '선택된 서브 블록'은 하나의 메모리 블록의 복수의 서브 블록들 중 프로그램, 읽기 또는 소거를 위해 선택된 서브 블록을 가리킨다.
'선택된 비트 라인' 또는 '선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다. '비선택된 비트 라인' 또는 '비선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 금지 또는 읽기 금지의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다.
'선택된 스트링 선택 라인'은 복수의 스트링 선택 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터를 포함하는 셀 스트링에 연결된 스트링 선택 라인을 가리킨다. '비선택된 스트링 선택 라인' 또는 '비선택된 스트링 선택 라인들'은 복수의 스트링 선택 라인들 중 선택된 스트링 선택 라인을 제외한 나머지 스트링 선택 라인 또는 나머지 스트링 선택 라인들을 가리킨다. '선택된 스트링 선택 트랜지스터들'은 선택된 스트링 선택 라인에 연결된 스트링 선택 트랜지스터들을 가리킨다. '비선택된 스트링 선택 트랜지스터들'은 비선택된 스트링 선택 라인 또는 비선택된 스트링 선택 라인들에 연결된 스트링 선택 트랜지스터들을 가리킨다.
'선택된 접지 선택 라인'은 복수의 접지 선택 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터를 포함하는 셀 스트링에 연결된 접지 선택 라인을 가리킨다. '비선택된 접지 선택 라인' 또는 '비선택된 접지 선택 라인들'은 복수의 접지 선택 라인들 중 선택된 접지 선택 라인을 제외한 나머지 접지 선택 라인 또는 나머지 접지 선택 라인들을 가리킨다. '선택된 접지 선택 트랜지스터들'은 선택된 접지 선택 라인에 연결된 접지 선택 트랜지스터들을 가리킨다. '비선택된 접지 선택 트랜지스터들'은 비선택된 접지 선택 라인 또는 비선택된 접지 선택 라인들에 연결된 접지 선택 트랜지스터들을 가리킨다.
'선택된 워드 라인'은 복수의 워드 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 워드 라인을 가리킨다. '비선택된 워드 라인' 또는 '비선택된 워드 라인들'은 복수의 워드 라인들 중 선택된 워드 라인을 제외한 나머지 워드 라인 또는 나머지 워드 라인들을 가리킨다.
'선택된 메모리 셀' 또는 '선택된 메모리 셀들'은 복수의 메모리 셀들 중 프로그램 또는 읽기의 대상이 되는 메모리 셀들을 가리킨다. '비선택된 메모리 셀' 또는 '비선택된 메모리 셀들'은 복수의 메모리 셀들 중 선택된 메모리 셀 또는 선택된 메모리 셀들을 제외한 나머지 메모리 셀 또는 나머지 메모리 셀들을 가리킨다.
예시적으로, 낸드 플래시 메모리를 참조하여 본 발명의 실시 예들이 설명될 수 있다. 그러나 본 발명의 기술적 사상은 낸드 플래시 메모리에 한정되지 않는다. 본 발명의 기술적 사상은 EEPROM (Electrically Erasable and Programmable ROM), 노어 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 불 휘발성 메모리 장치들에 적용될 수 있다.
도 1은 본 발명의 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불 휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 제어 로직 및 전압 생성기(140)를 포함한다.
메모리 셀 어레이(110)는 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록의 메모리 셀들은 기판과 수직인 방향으로 적층되어 3차원 구조를 형성할 수 있다. 각 메모리 블록의 메모리 셀들은 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직 및 전압 생성기(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부 장치로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 선택한다. 어드레스 디코더(120)는 제어 로직 및 전압 생성기(140)로부터 다양한 전압들을 수신하고, 수신된 전압들을 선택 및 비선택된 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 각각 전달할 수 있다.
어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(130)에 전달된다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함한다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 외부와 데이터(Data)를 교환한다. 읽기 및 쓰기 회로(130)는 제어 로직 및 전압 생성기(140)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신하도록 구성된다. 디코딩된 열 어드레스(DCA)를 이용하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택한다.
예시적으로, 읽기 및 쓰기 회로(130)는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 외부에 전달한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 예를 들면, 읽기 및 쓰기 회로(130)는 카피-백(copy-back) 동작을 수행하도록 구성된다.
예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함한다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함한다.
제어 로직 및 전압 생성기(140)는 어드레스 디코더(120)와 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직 및 전압 생성기(140)는 불 휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직 및 전압 생성기(140)는 불 휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성된다. 제어 로직 및 전압 생성기(140)는 외부로부터 전달되는 제어 신호(CTRL) 및 커맨드(CMD)에 응답하여 동작한다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다.
각 낸드 스트링(NS)은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKz)은 도 3을 참조하여 더 상세하게 설명된다.
도 3은 본 발명의 실시 예에 따른 메모리 블록(BLKi)을 보여주는 회로도이다. 예시적으로, 도 2의 메모리 셀 어레이(110)의 메모리 블록들(BLK1~BLKz) 중 하나가 도 3에 도시된다.
도 2 및 도 3을 참조하면, 메모리 블록(BLKi)은 복수의 셀 스트링들(CS11~CS41, CS12~CS42)을 포함한다. 복수의 셀 스트링들(CS11~CS41, CS12~CS42)은 행 방향 및 열 방향을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
각 셀 스트링은 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터(SST)를 포함한다. 각 셀 스트링의 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터(SST)는 기판과 수직인 높이 방향으로 적층될 수 있다.
복수의 셀 스트링들(CS11~CS41, CS12~CS42)의 행들은 서로 다른 스트링 선택 라인들(SSL1~SSL4)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL1)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL2)에 공통으로 연결된다. 셀 스트링들(CS31, CS32)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL3)에 공통으로 연결된다. 셀 스트링들(CS41, CS42)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL4)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS41, CS12~CS42)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CS41)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL1)에 공통으로 연결된다. 셀 스트링들(CS12~CS42)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS41, CS12~CS42)의 행들은 서로 다른 접지 선택 라인(GSL1~GSL4)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL1)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL2)에 공통으로 연결된다. 셀 스트링들(CS31, CS32)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL3)에 공통으로 연결된다. 셀 스트링들(CS41, CS42)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL4)에 공통으로 연결된다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
셀 스트링들(CS11~CS41, CS12~CS42)의 접지 선택 트랜지스터들(GST)은 공통 소스 라인(CSL)에 공통으로 연결된다.
도 3에 도시된 메모리 블록(BLKi)은 예시적인 것이다. 본 발명의 기술적 사상은 도 3에 도시된 메모리 블록(BLKi)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 접지 선택 라인들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드 라인들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수는 증가될 수 있다. 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 접지 선택 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 증가하면, 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들은 메모리 셀들(MC1~MC6)과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 읽기는 셀 스트링들(CS11~CS41, CS12~CS42)의 행의 단위로 수행될 수 있다. 접지 선택 라인들(GSL1~GSL4)에 의해 셀 스트링들(CS11~CS41, CS12~CS42)이 하나의 행들의 단위로 선택되고, 스트링 선택 라인들(SSL1~SSL4)에 의해 셀 스트링들(CS11~CS41, CS12~CS42)이 하나의 행 단위로 선택될 수 있다. 또한, 접지 선택 라인들(GSL1~GSL4)은 적어도 두 개의 접지 선택 라인들(GSL1~GSL2 또는 GSL3~GSL4)을 하나의 단위로 전압이 인가될 수 있다. 접지 선택 라인들(GSL1~GSL4)은 전체를 하나의 단위로 전압이 인가될 수 있다.
셀 스트링들(CS11~CS41, CS12~CS42)의 선택된 행에서, 쓰기 및 읽기는 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CS11~CS41, CS12~CS42)의 선택된 행에서, 메모리 셀들은 워드 라인들(WL1~WL6)에 의해 페이지의 단위로 선택될 수 있다.
도 4는 도 3의 메모리 블록(BLKi)에 대응하는 구조의 제 1 실시 예(BLKi_1)를 보여주는 사시도이다. 도 5는 도 4의 메모리 블록(BLKi_1)의 선(Ⅰ-Ⅰ')에 따른 단면도이다. 도 4 및 도 5를 참조하면, 메모리 블록(BLKi_1)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 웰(예를 들면, 포켓 p 웰)일 것이다. 이하에서, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나 기판(111)은 p 타입 실리콘으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입인 것으로 가정한다. 그러나 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입인 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112) 및 기판(111)은 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공될 것이다. 예를 들면, 복수의 절연 물질들(112)은 각각 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113) 각각은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 가정한다. 그러나 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 도전 물질들(221~281)이 제공된다. 또한, 절연 물질들(112) 상의 영역에 제 1 방향을 따라 신장되는 도전 물질(291)이 제공된다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)는 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나 드레인들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 도전 물질들(331~333)이 제공된다. 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
도 4 및 도 5에서, 각 필라(113)는 절연막(116) 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293)과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 6을 참조하여 더 상세하게 설명된다.
도 6은 도 5의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 4 내지 도 6을 참조하면, 절연막(116)은 적어도 세 개의 서브 절연막들(117, 118, 119)을 포함한다.
필라(113)의 p-타입 실리콘(114)은 바디(body)로 동작할 것이다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 것이다.
제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다.
도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트, 233), 블로킹 절연막(119), 전하 저장막(118), 터널링 절연막(117), 그리고 바디(114)는 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다. 이하에서, 필라(113)의 p-타입 실리콘(114)을 제 2 방향의 바디라 부르기로 한다.
메모리 블록(BLKi_1)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi_1)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKi_1)은 제 2 방향(또는 기판과 수직인 ?향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.
각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트리(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.
제 3 방향으로 신장된 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi_1)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.
제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인들(CSL)로 동작한다.
요약하면, 메모리 블록(BLKi_1)은 기판(111)에 수직인 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.
도 4 내지 도 6에서, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 설명되었다. 그러나 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링에서, 트랜지스터는 8개, 16개, 또는 복수개일 수 있다.
도 4 내지 도 6에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi_1)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수 만큼, 제 1 방향으로 신장되는 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인들(311~314)의 수 또한 조절될 것이다.
도 4 내지 도 6에서, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제 1 방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수 만큼, 비트 라인들(331~333)의 수 또한 조절될 것이다.
도 4 내지 도 6에 도시된 바와 같이, 메모리 셀(MC)의 높이에 따라 필라(113)의 폭이 변화한다. 예시적으로, 공정상의 특성 또는 오차에 의해 필라(113)의 폭이 변화할 것이다. 예를 들면, 메모리 셀(MC)의 높이가 감소할수록, 즉 스트링 선택 라인(SSL) 및 워드 라인(WL) 사이의 거리가 증가할수록, 필라(113)의 폭은 감소한다.
필라(113)는 터널링 절연막으로 동작하는 실리콘 산화막(117), 전하 저장막으로 동작하는 실리콘 질화막(118), 그리고 블로킹 절연막으로 동작하는 실리콘 산화막(119)을 포함한다. 게이트(또는 제어 게이트) 및 바디(114) 사이의 전압 차이로 인해, 게이트(또는 제어 게이트) 및 바디(114) 사이에 전계(electric field)가 형성된다. 형성된 전계는 터널링 절연막(117), 전하 저장막(118), 그리고 블로킹 절연막(119)에 분배된다.
분배된 전계 중 터널링 절연막(117)에 분배되는 전계가 Fowler-Nordheim 터널링을 유발한다. 즉, 터널링 절연막(117)에 분배되는 전계에 의해, 메모리 셀(MC)이 프로그램 또는 소거된다. 프로그램 동작 시에 전하 저장막(118)에 포획되는 전하의 양 또는 소거 동작 시에 전하 저장막으로부터 유출되는 전하의 양은 터널링 절연막(117)에 분배되는 전계에 따라 결정될 것이다.
전계는 터널링 절연막(117), 전하 저장막(118), 그리고 블로킹 절연막(119) 각각의 정전 용량(capacitance)에 기반하여 터널 절연막(117), 전하 저장막(118), 그리고 블로킹 절연막(119)에 분배된다. 필라(113)의 폭이 감소할수록, 터링널 절연막(117)의 블로킹 절연막(119)에 대한 면적 비율은 감소한다. 터널링 절연막(117)의 블로킹 절연막(119)에 대한 면적 비율이 감소할수록, 터널링 절연막(117)의 정전 용량의 블로킹 절연막(119)의 정전 용량에 대한 비율은 감소한다. 터널링 절연막(117)의 정전 용량의 블로킹 절연막(119)의 정전 용량에 대한 비율이 감소할수록, 터널링 절연막(117)에 분배되는 전계가 증가한다.
따라서, 필라(113)의 폭이 감소할수록, 프로그램 동작 시에 전하 저장막(118)에 포획되는 전하의 양 및 소거 동작 시에 전하 저장막(118)으로부터 유출되는 전하의 양이 증가한다. 즉, 필라(113)의 폭의 차이에 의해, 터널링 효과의 크기가 변화하며, 프로그램 동작 또는 소거 동작 시에 메모리 셀들(MC1~MC7)의 문턱 전압의 변화량이 변화한다. 필라의 폭의 변화에 따른 터널링 효과(또는 문턱 전압의 변화량)의 차이를 보상하기 위하여, 워드 라인 전압들의 레벨들이 조절될 수 있다.
도 7은 도 3의 메모리 블록(BLKi)에 대응하는 구조의 제 2 실시 예(BLKi_2)를 보여주는 사시도이다. 도 8은 도 7의 메모리 블록(BLKi_2)의 선(Ⅱ-Ⅱ')에 따른 단면도이다.
도 7 및 도 8을 참조하면, 기판(111) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)이 제 2 방향을 따라 순차적으로 제공된다. 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)은 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공된다. 제 1 방향을 따라 순차적으로 배치되며, 제 2 방향을 따라 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)을 관통하는 제 1 상부 필라들(UP1)이 제공된다.
기판(111) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)이 제 2 방향을 따라 순차적으로 제공된다. 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공된다. 제 1 방향을 따라 순차적으로 배치되며, 제 2 방향을 따라 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)을 관통하는 제 1 하부 필라들(DP1)이 제공된다. 그리고 제 1 방향을 따라 순차적으로 배치되며, 제 2 방향을 따라 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)을 관통하는 제 2 하부 필라들(DP2)이 제공된다. 예시적으로, 제 1 하부 필라들(DP1) 및 제 2 하부 필라들(DP2)은 제 2 방향을 따라 평행하게 배치될 수 있다.
기판(111) 상에, 제 1 방향을 따라 신장되는 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)이 제 2 방향을 따라 순차적으로 제공된다. 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)은 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공된다. 제 1 방향을 따라 순차적으로 배치되며, 제 2 방향을 따라 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)을 관통하는 제 2 상부 필라들(UP2)이 제공된다.
제 1 및 제 2 하부 필라들(DP1, DP2)의 상부에 제 1 방향으로 신장되는 공통 소스 라인(CSL)이 제공된다. 예시적으로, 공통 소스 라인(CSL)은 n-타입 실리콘일 것이다. 예시적으로, 공통 소스 라인(CSL)이 금속 또는 폴리 실리콘 등과 같이 극성을 갖지 않는 도전 물질로 구성될 때, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 필라들(DP1, DP2) 사이에 n-타입 소스들이 추가적으로 제공될 수 있다. 예시적으로, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 필라들(DP1, DP2)은 콘택 플러그들을 통해 각각 연결될 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2) 상부에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 n-타입 실리콘일 것이다. 드레인들(320)의 상부에 제 3 방향을 따라 신장되는 복수의 비트 라인들(BL1~BL3)이 제 1 방향을 따라 순차적으로 제공된다. 예시적으로, 비트 라인들(BL1~BL3)은 금속으로 구성될 것이다. 예시적으로, 비트 라인들(BL1~BL3) 및 드레인들(320)은 콘택 플러그들을 통해 연결될 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2) 각각은 표면층(116'') 및 내부층(114'')을 포함한다. 제 1 및 제 2 하부 필라들(DP1, DP2) 각각은 표면층(116'') 및 내부층(114'')을 포함한다. 제 1 및 제 2 상부 필라들(UP1, UP2), 그리고 제 1 및 제 2 하부 필라들(DP1, DP2)의 표면층(116'')은 블로킹 절연막, 전하 저장막, 그리고 터널링 절연막을 포함할 것이다.
예시적으로, 터널 절연막은 열산화막을 포함할 것이다. 전하 저장막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다. 블로킹 절연막은(119)은 단일층 또는 다층으로 형성될 수 있다. 블로킹 절연막(119)은 터널 절연막 및 전하 저장막 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 예시적으로, 터널 절연막, 전하 저장막, 그리고 블로킹 절연막은 ONO (oxide-nitride-oxide)를 구성할 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2), 그리고 제 1 및 제 2 하부 필라들(DP1, DP2)의 내부층(114'')은 p-타입 실리콘일 것이다. 제 1 및 제 2 상부 필라들(UP1, UP2), 그리고 제 1 및 제 2 하부 필라들(DP1, DP2)의 내부층(114'')은 바디로 동작한다.
제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)은 제 1 파이프라인 컨택들(PC1)을 통해 연결된다. 예시적으로, 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 표면층들(116'')은 제 1 파이프라인 컨택들(PC1)의 표면층들을 통해 각각 연결된다. 제 1 파이프라인 컨택들(PC1)의 표면층들은 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 표면층들(116'')과 동일한 물질들로 구성될 것이다.
예시적으로, 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 내부층들(114'')은 제 1 파이프라인 컨택들(PC1)의 내부층들을 통해 각각 연결된다. 제 1 파이프라인 컨택들(PC1)의 내부층들은 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 내부층들(114'')과 동일한 물질들로 구성될 것이다.
즉, 제 1 상부 필라들(UP1) 및 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)은 제 1 상부 스트링들을 형성하고, 제 1 하부 필라들(DP1) 및 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 1 하부 스트링들을 형성한다. 제 1 상부 스트링들 및 제 1 하부 스트링들은 각각 제 1 파이프라인 콘택들(PC1)을 통해 연결된다. 제 1 상부 스트링들의 일단에 드레인들(320) 및 비트 라인들(BL1~BL3)이 연결된다. 제 1 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 1 상부 스트링들 및 제 1 하부 스트링들은 비트 라인들(BL1~BL3) 및 공통 소스 라인(CSL) 사이에 연결된 복수의 스트링들을 형성한다.
마찬가지로, 제 2 상부 필라들(UP2) 및 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)은 제 2 상부 스트링들을 형성하고, 제 2 하부 필라들(DP2) 및 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 2 하부 스트링들을 형성한다. 제 2 상부 스트링들 및 제 2 하부 스트링들은 제 2 파이프라인 콘택들(PC2)을 통해 연결된다. 제 2 상부 스트링들의 일단에 드레인들(320) 및 비트 라인들(BL1~BL3)이 연결된다. 제 2 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 2 상부 스트링들 및 제 2 하부 스트링들은 비트 라인들(BL1~BL3) 및 공통 소스 라인(CSL) 사이에 연결되는 복수의 스트링들을 형성한다.
하나의 스트링에 8 개의 트랜지스터들이 제공되고, 제 1 내지 제 3 비트 라인들(BL1~BL3) 각각에 두 개의 스트링들이 연결되는 것을 제외하면, 메모리 블록(BLKi_2)의 등가 회로는 도 3과 마찬가지로 나타날 것이다. 그러나 메모리 블록(BLKi_2)의 워드 라인들, 비트 라인들, 그리고 스트링들의 수는 한정되지 않는다.
예시적으로, 제 1 및 제 2 파이프라인 컨택들(PC1, PC2) 내의 바디들(114'')에 채널을 형성하기 위하여, 제 1 및 제 2 파이프라인 컨택 게이트들(미도시)이 각각 제공될 수 있다. 예시적으로, 제 1 및 제 2 파이프라인 컨택 게이트들(미도시)은 제 1 및 제 2 파이프라인 컨택들(PC1, PC2)의 표면상에 제공될 것이다.
예시적으로, 인접한 하부 필라들(DP1,DP2)에서 하부 워드 라인들(DW1~DW4)이 공유되는 것으로 설명되었다. 그러나 상부 필라들(UP1, 또는 UP2)에 인접한 상부 필라들이 추가될 때, 인접한 상부 필라들은 상부 워드 라인들(UW1~UW4 또는 UW5~UW8)을 공유하도록 구성될 수 있다.
예시적으로, 제 4 상부 워드 라인들(UW4) 및 제 8 상부 워드 라인들(UW8)이 각각 스트링 선택 라인(SSL)으로 사용되는 것으로 가정한다. 제 1 하부 워드 라인(DW1)이 접지 선택 라인(GSL)으로 사용되는 것으로 가정한다. 그리고 제 1 내지 제 3 상부 워드 라인들(UW1~UW3), 제 5 내지 제 7 상부 워드 라인들(UW5~UW7), 그리고 제 2 내지 제 4 하부 워드 라인들(DW2~DW4)은 각각 워드 라인들(WL)로 사용되는 것으로 가정한다.
도 7 및 도 8에 도시된 바와 같이, 스트링 선택 라인(SSL) 및 워드 라인(WL) 사이의 채널 상의 거리에 따라 필라의 폭이 변화한다. 예시적으로, 상부 필라들(UP1, UP2)에서, 스트링 선택 라인(SSL) 및 워드 라인(WL) 사이의 채널 상의 거리가 증가할수록 필라의 폭이 감소한다. 하부 필라들(DP1, DP2)에서, 스트링 선택 라인(SSL) 및 워드 라인(WL) 사이의 채널 상의 거리가 증가할수록, 필라의 폭이 증가한다.
필라의 폭의 변화에 따른 터널링 효과(또는 문턱 전압의 변화량)의 차이를 보상하기 위하여, 워드 라인 전압들의 레벨들이 조절될 수 있다.
도 9는 노멀 모드에 따라 도 3의 메모리 셀 어레이에 전압들이 인가되는 실시 예를 보여주는 타이밍도이다. 도 3 및 9를 참조하면, 모든 접지 선택 라인(GSL1~GSL4)에 동일한 전압이 인가될 수 있다. 읽기 동작의 모든 구간에서 공통 소스 라인(CSL) 및 비선택된 스트링 선택 라인(Unselected SSL)에 접지 전압(VSS)이 인가될 수 있다.
제 1 시점(t1)에, 선택된 스트링 선택 라인(Selected SSL), 모든 접지 선택 라인들(GSL) 및 비선택된 워드 라인(Unselected WL)에 읽기 전압(Vread)이 인가될 수 있다. 선택된 워드 라인(Selected WL)에는 선택 읽기 전압(Vr)이 인가될 수 있다. 예를 들면, 스트링 선택 라인(SSL1)이 선택된 경우, 스트링 선택 라인(SSL1)에 읽기 전압(Vread)이, 그리고 스트링 선택 라인들(SSL2~SSL4)에 접지 전압(VSS)이 인가될 수 있다.
제 2 시점(t2)에, 모든 접지 선택 라인들(GSL)에 접지 전압(VSS)이 인가될 수 있다. 이때 선택된 비트 라인(Selected BL, 미도시)은 프리차지될 수 있다.
제 3 시점(t3)에, 모든 접지 선택 라인들(GSL)에 읽기 전압(Vread)이 인가될 수 있다.
따라서, A 구간에 비선택된 스트링 선택 라인(Unselected SSL)과 선택된 워드 라인(Selected WL) 사이의 메모리 셀들은 부스팅(Boosting)될 수 있다. 그 이후 C 구간에 이르러 선택된 워드 라인이 턴 온(Turn on) 되면, 비선택된 스트링 선택 라인(Unselected SSL)의 선택된 워드 라인(Selected WL)과 인접한 메모리 셀들에서 읽기 교란이 발생할 수 있다. 예를 들면, 스트링 선택 라인(SSL1) 및 워드 라인(WL2)이 선택된 경우, 스트링 선택 라인들(SSL2~SSL4)의 메모리 셀들(MC3)에서 읽기 교란이 발생할 수 있다. 도 10 내지 도 12에서 이러한 읽기 교란을 방지하기 위한 방법들이 설명된다.
도 10은 본 발명에 따른 선택 워드 라인 프리펄스(Selected WL Prepulse, 이하 SWPP) 모드에 따라 도 3의 메모리 셀 어레이에 전압들이 인가되는 실시 예를 보여주는 타이밍도이다. 도 3 및 도 10의 참조하면, 모든 접지 선택 라인(GSL1~GSL4)에 동일한 전압이 인가될 수 있다. 읽기 동작의 모든 구간에서 공통 소스 라인(CSL) 및 비선택된 스트링 선택 라인(Unselected SSL)에 접지 전압(VSS)이 인가될 수 있다.
제 1 시점(t1)에, 선택된 스트링 선택 라인(Selected SSL), 모든 접지 선택 라인들(GSL) 및 비선택된 워드 라인(Unselected WL)에 읽기 전압(Vread)이 인가될 수 있다. 또한, 선택된 워드 라인(Selected WL)에도 읽기 전압(Vread)이 인가될 수 있다. 예를 들면, 스트링 선택 라인(SSL1)이 선택된 경우, 스트링 선택 라인(SSL1)에 읽기 전압(Vread)이, 그리고 스트링 선택 라인들(SSL2~SSL4)에 접지 전압(VSS)이 인가될 수 있다. 또한, A1 구간 동안 모든 워드 라인들(WL1~WL6)에 읽기 전압(Vread)이 될 수 있다.
제 2 시점(t2)에, 모든 접지 선택 라인들(GSL) 및 선택된 워드 라인(Selected WL)에 접지 전압(VSS)이 인가될 수 있다.
제 3 시점(t3)에, 선택된 워드 라인(Selected WL)에 선택 읽기 전압(Vr)이 인가될 수 있다. 이때 선택된 비트 라인(Selected BL, 미도시)은 프리차지될 수 있다.
제 4 시점(t4)에, 모든 접지 선택 라인들(GSL)에 읽기 전압(Vread)이 인가될 수 있다.
SWPP 모드에 의하면, A1 구간 동안, 선택된 워드 라인(Selected WL)에도 읽기 전압(Vread)이 인가된다. 따라서, 선택된 워드 라인(Selected WL)에 해당하는 메모리 셀들은 모두 턴 온(Turn on) 될 수 있다. 선택된 워드 라인(Selected WL)에 해당하는 메모리 셀들이 모두 턴 온(Turn on) 되면, 비선택된 스트링 선택 라인(Unselected SSL)과 선택된 워드 라인(Selected WL) 사이의 메모리 셀들은 부스팅(Boosting) 되지 않는다. 그러므로 C 구간에 선택된 워드 라인(Selected WL)과 인접한 셀들에서 읽기 교란은 방지될 수 있다. 하지만, SWPP 모드에 따라 읽기 동작을 수행하면, 읽기 동작 수행 시간이 길어지는 단점이 있다. 또한, 읽기 동작 시에 모든 접지 선택 라인들(GSL)에 공통된 전압이 인가되기 때문에 워드 라인 셋업 시간과 전력 소모가 증가하는 단점이 있다.
도 11은 본 발명에 따른 비선택 스트링 선택 라인 프리펄스(Unselected SSL Prepulse, 이하 USPP) 모드에 따라 도 3의 메모리 셀 어레이에 전압들이 인가되는 실시 예를 보여주는 타이밍도이다. 도 3 및 도 11의 참조하면, 모든 접지 선택 라인(GSL1~GSL4)에 동일한 전압이 인가될 수 있다. 읽기 동작의 모든 구간에서 공통 소스 라인(CSL)에 접지 전압(VSS)이 인가될 수 있다.
제 1 시점(t1)에, 선택된 스트링 선택 라인(Selected SSL), 모든 접지 선택 라인들(GSL) 및 비선택된 워드 라인(Unselected WL)에 읽기 전압(Vread)이 인가될 수 있다. 또한, 비선택된 스트링 선택 라인(Unselected SSL)에도 읽기 전압(Vread)이 인가될 수 있다. 선택된 워드 라인(Selected WL)에 선택 읽기 전압(Vr)이 인가될 수 있다. 예를 들면, 스트링 선택 라인(SSL1)이 선택된 경우, 모든 스트링 선택 라인들(SSL1~SSL4)에 읽기 전압(Vread)이 인가될 수 있다.
제 2 시점(t2)에, 모든 접지 선택 라인들(GSL) 및 비선택된 스트링 선택 라인(Unselected SSL)에 접지 전압(VSS)이 인가될 수 있다. 이때 선택된 비트 라인(Selected BL, 미도시)은 프리차지될 수 있다.
제 3 시점(t3)에, 모든 접지 선택 라인들(GSL)에 읽기 전압(Vread)이 인가될 수 있다.
USPP 모드에 의하면, A 구간 동안, 비선택된 스트링 선택 라인(Unselected SSL)에도 읽기 전압(Vread)이 인가된다. 따라서, 모든 스트링 선택 라인들(Selected SSL, Unselected SSL)에 해당하는 스트링 선택 트랜지스터들은 모두 턴 온(Turn on) 될 수 있다. 비선택된 스트링 선택 라인(Unselected SSL)에 해당하는 스트링 선택 트랜지스터들이 모두 턴 온(Turn on) 되면, 비선택된 스트링 선택 라인(Unselected SSL)과 선택된 워드 라인(Selected WL) 사이의 메모리 셀들은 부스팅(Boosting) 되지 않는다. 그러므로 C 구간에 선택된 워드 라인(Selected WL)과 인접한 셀들에서 읽기 교란은 방지될 수 있다. 하지만, USPP 모드에 따라 읽기 동작을 수행하면, 읽기 동작 수행 시간이 길어지는 단점이 있다. 또한, 읽기 동작 시에 모든 접지 선택 라인들에 공통된 전압이 인가되기 때문에 워드 라인 셋업 시간과 전력 소모가 증가하는 단점이 있다.
도 12는 본 발명에 따른 접지 선택 라인 분할 파워 감소(GSL Split Power Reduction, 이하 GSPR) 모드에 따라 도 3의 메모리 셀 어레이에 전압들이 인가되는 실시 예를 보여주는 타이밍도이다. 도 3 및 도 12의 참조하면, GSPR 모드에 의하면, 각각의 접지 선택 라인(GSL1~GSL4)에 서로 다른 전압이 인가될 수 있다. 즉, 선택된 접지 선택 라인(Selected GSL)과 비선택된 접지 선택 라인(Unselected GSL)에 서로 다른 전압이 인가될 수 있다.
읽기 동작의 모든 구간에서 공통 소스 라인(CSL), 비선택 스트링 선택 라인(Unselected SSL) 및 비선택 접지 선택 라인(Unselected GSL)에 접지 전압(VSS)이 인가될 수 있다.
제 1 시점(t1)에, 선택된 스트링 선택 라인(Selected SSL), 선택된 접지 선택 라인(Selected GSL) 및 비선택된 워드 라인(Unselected WL)에 읽기 전압(Vread)이 인가될 수 있다. 선택된 워드 라인(Selected WL)에는 선택 읽기 전압(Vr)이 인가될 수 있다. 따라서, 선택된 스트링 선택 라인(Selected WL)에 해당하는 스트링들에만 채널이 형성될 수 있다. 또한, 비선택된 스트링 선택 라인(Unselected SSL)에 해당하는 메모리 셀들은 선택된 워드 라인(Selected WL)을 중심으로 상하에서 모두 부스팅(Boosting) 될 수 있다.
제 2 시점(t2)에, 선택된 접지 선택 라인(Selected GSL)에 접지 전압(VSS)이 인가될 수 있다. 이때 선택된 비트 라인(Selected BL, 미도시)은 프리차지될 수 있다.
제 3 시점(t3)에, 선택된 접지 선택 라인(Selected GSL)에 읽기 전압(Vread)이 인가될 수 있다.
GSPR 모드에 의하면, 선택된 스트링 선택 라인(Selected SSL)에 해당하는 스트링들만 채널이 형성될 수 있다. 따라서, 워드 라인 셋업 시간은 단축되고, 전력 소모는 감소될 수 있다. 또한, 비선택된 스트링 선택 라인(Unselected SSL)에 해당하는 메모리 셀들이 선택된 워드 라인(Selected WL)을 중심으로 상하에서 모두 부스팅(Boosting) 되면, 선택된 워드 라인(Selected WL)의 인접한 메모리 셀들에서 읽기 교란은 감소할 수 있다. 하지만, GSPR 모드에 따른 읽기 동작에서도 여전히 읽기 교란은 발생할 수 있다. GSPR 모드에 따른 문제점은 도 13에서 설명된다.
도 9 내지 도 12에서 메모리 셀 어레이에 전압들을 인가하는 방식은 읽기 동작 시를 예시적으로 설명되었다. 하지만, 도 9 내지 도 12에서 설명된 읽기 동작 시 메모리 셀 어레이에 전압들을 인가하는 방식은 검증 동작 시에도 그대로 적용될 수 있다. 따라서, 본 발명에 따른 SWPP, USPP 및 GSPR 모드는 검증 동작 시에도 적용될 수 있다.
도 13은 도 3의 메모리 셀 어레이에서 GSPR 모드에 따른 읽기 동작시 비선택된 스트링 선택 라인에 해당하는 스트링들의 상태를 보여주는 도면이다. 도 13을 참조하면, GSPR 모드에 의하면, 비선택된 스트링 선택 라인(Unselected SSL) 및 비선택된 접지 선택 라인(Unselected GSL)에 접지 전압(VSS = 0V)이 인가될 수 있다. 이하에서 상위 워드 라인(Upper WL)은 스트링 선택 라인(SSL)에 근접한 워드 라인을 의미한다. 하위 워드 라인(Lower WL)은 접지 선택 라인(GSL)에 근접한 워드 라인을 의미한다. 중간 워드 라인(Middle WL)은 상위 워드 라인(Upper WL)과 하위 워드 라인(Lower WL)의 사이에 위치한 워드 라인을 의미한다.
읽기 동작 시 하위 워드 라인(Lower WL)이 선택된 경우, 선택된 워드 라인(Selected WL)보다 아래에 위치한 메모리 셀들은 제 1 전압(V1)으로 부스팅(Boosting)될 수 있다. 선택된 워드 라인(Selected WL)보다 위에 위치한 메모리 셀들은 제 2 전압(V2)으로 부스팅(Boosting)될 수 있다. 선택된 워드 라인(Selected)보다 위에 위치한 메모리 셀들의 개수가 선택된 워드 라인(Selected)보다 아래에 위치한 메모리 셀들의 개수보다 많으므로, 제 2 전압(V2)이 제 1 전압(V1)보다 크다. 따라서, 이 경우 읽기 교란은 발생할 수 있다. 그래서, 이 경우에는 GSPR 모드보다 SWPP 또는 USPP 모드를 사용하는 것이 더 효과적이다.
읽기 동작 시 중간 워드 라인(Middle WL)이 선택된 경우, 선택된 워드 라인(Selected WL)보다 아래에 위치한 메모리 셀들은 제 3 전압(V3)으로 부스팅(Boosting)될 수 있다. 선택된 워드 라인(Selected WL)보다 위에 위치한 메모리 셀들은 제 4 전압(V4)으로 부스팅(Boosting)될 수 있다. 읽기 동작 시에는 선택된 워드 라인(Selected WL)을 중심으로 상하에서 프로그램 된 메모리 셀들의 개수는 유사할 것이다. 따라서, 제 3 전압(V3)과 제 4 전압(V4)은 유사할 수 있다. 이 경우 읽기 교란은 발생하지 않을 수 있다.
검증 동작 시 중간 워드 라인(Middle WL)이 선택된 경우, 선택된 워드 라인(Selected WL)보다 아래에 위치한 메모리 셀들은 제 5 전압(V5)으로 부스팅(Boosting)될 수 있다. 선택된 워드 라인(Selected WL)보다 위에 위치한 메모리 셀들은 제 6 전압(V6)으로 부스팅(Boosting)될 수 있다. 하지만, 읽기 동작 시와 다르게 검증 동작 시에는 선택된 워드 라인(Selected WL)을 중심으로 상하에 위치한 메모리 셀들의 상태가 다르다. 선택된 워드 라인(Selected WL)보다 아래에 위치한 메모리 셀들은 모두 프로그램된 상태이다. 선택된 워드 라인(Selected WL)보다 위에 위치한 메모리 셀들은 모두 소거된 상태이다. 따라서, 제 6 전압(V6)은 제 5 전압(V5)보다 크다. 이 경우에는 GSPR 모드로 검증 동작을 수행하여도 읽기 교란이 발생할 수 있다.
도 14는 본 발명의 실시 예에 따른 읽기 교란 방지 방법을 보여주는 테이블이다. 도 9 내지 14를 참조하면, 본 발명의 실시 예에 따른 불 휘발성 메모리 장치(100)는 SWPP, USPP 또는 GSPR 모드 중 적어도 하나를 선택적으로 사용할 수 있다. 또한, 불 휘발성 메모리 장치(100)는 SWPP, USPP 또는 GSPR 모드을 사용하지 않고 노멀(Normal) 모드로 읽기 또는 검증 동작을 수행할 수 있다.
읽기 동작 시 선택된 워드 라인(Selected WL)이 상위 워드 라인(Upper WL)인 경우, 불 휘발성 메모리 장치(100)는 노멀 모드로 읽기 동작을 수행할 수 있다. 예를 들면, 선택된 워드 라인(Selected WL)이 제 1 또는 제 2 워드 라인(WL1, WL2)인 경우이다. 이 경우, 불 휘발성 메모리 장치(100)는 SWPP, USPP 및 GSPR 모드를 모두 사용하지 않을 수 있다.
읽기 동작 시 선택된 워드 라인(Selected WL)이 중간 워드 라인(Middle WL)인 경우, 불 휘발성 메모리 장치(100)는 GSPR 모드로 읽기 동작을 수행할 수 있다. 예를 들면, 선택된 워드 라인(Selected WL)이 제 3 내지 제 5 워드 라인(WL3~WL5) 중 하나인 경우이다.
읽기 동작 시 선택된 워드 라인(Selected WL)이 하위 워드 라인(Lower WL)인 경우, 불 휘발성 메모리 장치(100)는 SWPP 또는 USPP 모드 중 적어도 하나로 읽기 동작을 수행할 수 있다. 예를 들면, 선택된 워드 라인(Selected WL)이 제 6 또는 제 7 워드 라인(WL6, WL7)인 경우이다.
검증 동작 시 선택된 워드 라인(Selected WL)이 상위 또는 하위 워드 라인(Upper WL, Middle WL)인 경우, 불 휘발성 메모리 장치(100)는 노멀 모드로 읽기 동작을 수행할 수 있다. 도 13에서 살펴본 바와 같이, 검증 동작 시 선택된 워드 라인(Selected WL)이 중간 워드 라인(Middle WL)인 경우, 부스팅(Boosting) 전압은 선택된 워드 라인(Selected WL)을 중심으로 상하에서 서로 다르다. 따라서, GSPR 모드로 검증 동작을 수행하여도 읽기 교란은 발생할 수 있다. 그러므로 검증 동작 시 선택된 워드 라인(Selected WL)이 중간 워드 라인(Middle WL)인 경우, 불 휘발성 메모리 장치(100)는 읽기 동작 시와 다르게 GSPR 모드를 사용하지 않을 수 있다.
검증 동작 시 선택된 워드 라인(Selected WL)이 하위 워드 라인(Lower WL)인 경우, 불 휘발성 메모리 장치(100)는 SWPP 또는 USPP 모드 중 적어도 하나로 검증 동작을 수행할 수 있다.
이상에서 살펴본 바와 같이 본 발명에 따른 불 휘발성 메모리 장치(100)는 읽기 또는 검증 동작 시에 선택된 워드 라인(Selected WL)의 위치에 따라 읽기 교란 방지 모드를 선택적으로 사용하여 읽기 또는 검증 동작을 수행할 수 있다. 따라서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인(Selected WL)의 위치에 따라 메모리 셀 어레이에 인가되는 전압 파형을 달리하여 향상된 신뢰성 및 동작 속도를 갖도록 읽기 또는 검증 동작을 수행할 수 있다. 하지만, 도 14에 도시된 SWPP, USPP 및 GSPR 모드의 선택 관계는 예시적인 것으로, 도 14에 표현된 것에 국한되지 않는다.
도 15는 본 발명의 실시 예에 따른 읽기 교란 방지 방법을 보여주는 순서도이다. 도 15를 참조하면, 본 발명에 따른 불 휘발성 메모리 장치(100)는 읽기 교란 방지 방법에 따라 노멀, SWPP, USPP 또는 GSPR 모드 중 적어도 하나를 선택하여 읽기 또는 검증 동작을 수행할 수 있다.
S110 단계에서, 불 휘발성 메모리 장치(100)는 읽기 또는 검증 동작 전에 선택된 워드 라인(Selected WL)의 위치를 결정할 수 있다. 불 휘발성 메모리 장치(100)는 읽기 또는 검증 동작을 수행하기 위해 어드레스(ADDR)를 수신한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 선택한다. 따라서, 불 휘발성 메모리 장치(100)는 수신된 어드레스(ADDR)에 따라 선택된 워드 라인(Selected WL)의 위치를 결정할 수 있다. 선택된 워드 라인(Selected WL)은 상위 워드 라인(Upper WL), 중간 워드 라인(Middle WL) 또는 하위 워드 라인(Lower WL) 중에 하나일 수 있다.
S120 단계에서, 불 휘발성 메모리 장치(100)는 결정된 선택된 워드 라인(Selected WL)의 위치에 따라 읽기 교란 방지 모드를 선택할 수 있다. 불 휘발성 메모리 장치(100)는 노멀, SWPP, USPP 또는 GSPR 모드 중 적어도 하나를 선택할 수 있다. 불 휘발성 메모리 장치(100)는 도 14에의 테이블과 같이 읽기 교란 방지 모드를 선택할 수 있다. 하지만, 이는 예시적인 것으로, 불 휘발성 메모리 장치(100)의 읽기 교란 방지 방법은 이것에 국한되지 않는다.
S130 단계에서, 불 휘발성 메모리 장치(100)는 선택된 읽기 교란 방지 모드에 따라 읽기 또는 검증 동작을 수행할 수 있다. 결국, 불 휘발성 메모리 장치(100)는 선택된 워드 라인(Selected WL)의 위치에 따라 메모리 셀 어레이에 인가되는 전압 파형을 달리하여 향상된 신뢰성 및 동작 속도를 갖도록 읽기 또는 검증 동작을 수행할 수 있다.
도 16은 본 발명의 다른 실시 예에 따른 읽기 교란 방지 방법을 보여주는 테이블이다. 도 16을 참조하면, 불 휘발성 메모리 장치(100)는 선택된 워드 라인(Selected WL)의 위치에 따라 읽기 교란 방지 모드들(SWPP, USPP, GSPR) 중 적어도 하나를 선택하여 읽기 또는 검증 동작을 수행할 수 있다.
선택된 워드 라인(Selected WL)이 하위 워드 라인(Lower WL)인 경우, 불 휘발성 메모리 장치(100)는 SWPP 또는 USPP 모드 중 적어도 하나를 선택하여 읽기 또는 검증 동작을 수행할 수 있다. 예를 들면, 제 1 또는 제 2 워드 라인(WL1, WL2)이 선택된 경우, 불 휘발성 메모리 장치(100)는 SWPP 또는 USPP 모드 중 적어도 하나를 선택하여 읽기 또는 검증 동작을 수행할 수 있다.
선택된 워드 라인(Selected WL)이 중간 워드 라인(Middle WL)인 경우, 불 휘발성 메모리 장치(100)는 GSPR 모드를 선택하여 읽기 또는 검증 동작을 수행할 수 있다. 예를 들면, 제 3 내지 제 n-2 워드 라인(WL3~WLn-2) 중 어느 하나가 선택된 경우, 불 휘발성 메모리 장치(100)는 GSPR 모드를 선택하여 읽기 또는 검증 동작을 수행할 수 있다.
선택된 워드 라인(Selected WL)이 상위 워드 라인(Upper WL)인 경우, 불 휘발성 메모리 장치(100)는 읽기 교란 방지 모드(SWPP, USPP, GSPR)를 선택하지 않고, 노멀 모드로 읽기 또는 검증 동작을 수행할 수 있다. 예를 들면, 제 n-1 또는 제 n 워드 라인(WLn-1, WLn)이 선택된 경우, 불 휘발성 메모리 장치(100)는 노멀 모드로 읽기 또는 검증 동작을 수행할 수 있다.
따라서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인(Selected WL)의 위치에 따라 읽기 교란 방지 모드(SWPP, USPP, GSPR)를 다르게 설정하여 향상된 신뢰성과 동작 속도를 갖도록 읽기 또는 검증 동작을 수행할 수 있다. 즉, 불 휘발성 메모리 장치(100)는 선택된 워드 라인(Selected WL)의 위치에 따라 메모리 셀 어레이(110)에 인가되는 전압들의 파형을 다르게 설정할 수 있다.
이상에서 하위 워드 라인(Lower WL)은 접지 선택 라인(GSL)에 근접한 워드 라인을 의미한다. 상위 워드 라인(Upper WL)은 스트링 선택 라인(SSL)에 근접한 워드 라인을 의미한다. 중간 워드 라인(Middle WL)은 하위 워드 라인(Lower WL)과 상위 워드 라인(Upper WL)의 사이에 위치한 워드 라인을 의미한다. 하위, 중간 및 상위 워드 라인(Lower WL, Middle WL, Upper WL)에 속하는 워드 라인들은 미리 설정될 수 있다. 그리고 읽기 교란 방지 모드(SWPP, USPP, GSPR)의 선택 방법은 이상에 설명된 것에 국한되지 않고, 다양하게 변경될 수 있다.
도 17은 본 발명의 또 다른 실시 예에 따른 읽기 교란 방지 방법을 보여주는 테이블이다. 도 17을 참조하면, 워드 라인들(WL1~WLn)은 일정한 단위로 묶어서 서브 블록(Sub BLK)을 형성할 수 있다. 불 휘발성 메모리 장치(100)는 서브 블록(Sub BLK) 단위로 읽기 교란 방지 모드들(SWPP, USPP, GSPR) 중 적어도 하나를 선택하여 읽기 또는 검증 동작을 수행할 수 있다. 예를 들면, 제 1 서브 블록(Sub BLK1)은 제 1 내지 제 3 워드 라인(WL1~WL3)을 포함할 수 있다. 제 2 서브 블록(Sub BLK2)은 제 4 매지 제 6 워드 라인(WL4~WL6)을 포함할 수 있다. 제 m-1 서브 블록(Sub BLKm-1)은 제 n-5 내지 n-3 워드 라인(WLn-5~WLn-3)을 포함할 수 있다. 제 m 서브 블록(Sub BLKm)은 제 n-2 내지 제 n 워드 라인(WLn-2~WLn)을 포함할 수 있다.
제 1 서브 블록(Sub BLK1)에 포함된 워드 라인 중 하나가 선택된 경우, 불 휘발성 메모리 장치(100)는 SWPP 또는 USPP 모드 중 적어도 하나로 읽기 또는 검증 동작을 수행할 수 있다. 제 2 서브 블록(Sub BLK2)에 포함된 워드 라인 중 하나가 선택된 경우, GSPR 모드로 읽기 또는 검증 동작을 수행할 수 있다. 제 m-1 서브 블록(Sub BLKm-1)에 포함된 워드 라인 중 하나가 선택된 경우, GSPR 모드로 읽기 또는 검증 동작을 수행할 수 있다. 제 m 서브 블록(Sub BLKm)에 포함된 워드 라인 중 하나가 선택된 경우, 불 휘발성 메모리 장치(100)는 읽기 교란 방지 모드(SWPP, USPP, GSPR)를 선택하지 않고, 노멀 모드로 읽기 또는 검증 동작을 수행할 수 있다.
또한, 읽기 교란 방지 모드(SWPP, USPP, GSPR)의 선택 방법은 이상에 설명된 것에 국한되지 않고, 다양하게 변경될 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 18을 참조하면, 메모리 시스템(1000)은 불 휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
예시적으로, 불 휘발성 메모리 장치(1100)는 도 1 내지 도 17을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 장치(1100)는 도 1 내지 도 17를 참조하여 설명된 바와 같이, 선택된 워드 라인(Selected WL)의 위치에 따라 메모리 셀 어레이에 인가되는 전압 파형을 달리하여 읽기 또는 검증 동작을 수행할 수 있다. 불 휘발성 메모리 장치(1100)는 EPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 불 휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.
컨트롤러(1200)는 불 휘발성 메모리 장치(1100)에 연결된다. 컨트롤러(1200)는 불 휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불 휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불 휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불 휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(1200)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 그리고 파이어와이어(Firewire) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다.
컨트롤러(1200) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(120) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
컨트롤러(1200) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
예시적으로, 불 휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 불 휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 19는 본 발명의 다른 실시 예에 따른 메모리 시스템(2000)을 보여주는 블록도이다. 도 19를 참조하면, 메모리 시스템(2000)은 불 휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불 휘발성 메모리 장치(2100)는 복수의 불 휘발성 메모리 칩들을 포함한다. 복수의 불 휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불 휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불 휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
예시적으로, 불 휘발성 메모리 칩들 각각은 도 1 내지 도 17을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 칩들 각각은 도 1 내지 도 17을 참조하여 설명된 바와 같이, 선택된 워드 라인(Selected WL)의 위치에 따라 메모리 셀 어레이에 인가되는 전압 파형을 달리하여 읽기 또는 검증 동작을 수행할 수 있다.
도 19에서, 하나의 채널에 복수의 불 휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나 하나의 채널에 하나의 불 휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변경될 수 있다.
도 20은 본 발명의 실시 예에 따른 메모리 카드(3000)를 보여준다. 도 20을 참조하면, 메모리 카드(3000)는 불 휘발성 메모리 장치(3100), 컨트롤러(3200), 그리고 커넥터(3300)를 포함한다.
불 휘발성 메모리 장치(3100)는 도 1 내지 도 17을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 장치(3100)는 도 1 내지 도 17을 참조하여 설명된 바와 같이, 선택된 워드 라인(Selected WL)의 위치에 따라 메모리 셀 어레이에 인가되는 전압 파형을 달리하여 읽기 또는 검증 동작을 수행할 수 있다. 커넥터(3300)는 메모리 카드(3000)와 외부 장치(예를 들어, 호스트)를 전기적으로 연결할 수 있다.
메모리 카드(3000)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드들을 구성할 수 있다.
도 21은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(4000, SSD, Solid State Drive)를 보여준다. 도 21을 참조하면, 솔리드 스테이트 드라이브(4000)는 복수의 불 휘발성 메모리 장치들(4100), 컨트롤러(4200), 그리고 커넥터(4300)를 포함한다.
불 휘발성 메모리 장치(4100)는 도 1 내지 도 17을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 장치(4100)는 도 1 내지 도 17을 참조하여 설명된 바와 같이, 선택된 워드 라인(Selected WL)의 위치에 따라 메모리 셀 어레이에 인가되는 전압 파형을 달리하여 읽기 또는 검증 동작을 수행할 수 있다. 커넥터(4300)는 솔리드 스테이트 드라이브(4000)와 외부 장치(예를 들어, 호스트)를 전기적으로 연결할 수 있다.
도 22는 본 발명의 실시 예에 따른 컴퓨팅 장치(5000)를 보여주는 블록도이다. 도 22를 참조하면, 컴퓨팅 장치(5000)는 프로세서(5100), 메모리(5200), 스토리지(5300), 모뎀(5400), 그리고 사용자 인터페이스(5500)를 포함한다.
프로세서(5100)는 컴퓨팅 장치(5000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(5100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(5100)는 범용 프로세서 또는 어플리케이션 프로세서일 수 있다.
메모리(5200)는 프로세서(5100)와 통신할 수 있다. 메모리(5200)는 프로세서(5100) 또는 컴퓨팅 장치(5000)의 동작 메모리(또는 메인 메모리)일 수 있다. 메모리(5200)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불 휘발성 메모리 장치를 포함할 수 있다.
스토리지(5300)는 컴퓨팅 장치(5000)에서 장기적으로 저장하고자 하는 데이터를 저장할 수 있다. 스토리지(5300)는 하드 디스크 드라이브(HDD, Hard Disk Drive) 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불 휘발성 메모리 장치를 포함할 수 있다.
스토리지(5300)는 도 1 내지 도 17을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 스토리지(5300)는 도 1 내지 도 17을 참조하여 설명된 바와 같이, 선택된 워드 라인(Selected WL)의 위치에 따라 메모리 셀 어레이에 인가되는 전압 파형을 달리하여 읽기 또는 검증 동작을 수행할 수 있다.
예시적으로, 메모리(5200) 및 스토리지(5300)는 동일한 종류의 불 휘발성 메모리 장치로 구성될 수 있다. 이때, 메모리(5200) 및 스토리지(5300)는 하나의 반도체 집적 회로로 구성될 수 있다.
모뎀(5400)은 프로세서(5100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(5400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(5400)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SCSI (Small Computer Small Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(5500)는 프로세서(5100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(5500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(5500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 불 휘발성 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 제어 로직 및 전압 발생기
1000, 2000: 메모리 시스템
3000: 메모리 카드
4000: 솔리드 스테이트 드라이브
5000: 컴퓨팅 장치

Claims (10)

  1. 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직인 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    상기 복수의 메모리 셀들에 연결된 워드 라인들 중 선택된 워드 라인의 위치를 결정하는 단계;
    상기 선택된 워드 라인의 위치에 따라 읽기 교란 방지 모드들 중 적어도 하나를 선택하는 단계; 그리고
    상기 선택된 읽기 교란 방지 모드들 중 적어도 하나에 따라 읽기 또는 검증 동작을 수행하는 단계를 포함하는 불 휘발성 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 선택된 워드 라인의 위치를 결정하는 단계에서, 상기 선택된 워드 라인은 상기 복수의 셀 스트링들에 포함된 접지 선택 트랜지스터들에 연결된 접지 선택 라인들에 근접하여 위치하는 하위 워드 라인들, 상기 복수의 셀 스트링들에 포함된 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들에 근접하여 위치하는 상위 워드 라인들, 및 상기 하위 워드 라인들과 상기 상위 워드 라인들 사이에 위치하는 중간 워드 라인들 중 하나에 포함되는 불 휘발성 메모리 장치의 동작 방법.
  3. 제 2 항에 있어서,
    상기 읽기 교란 방지 모드들 중 적어도 하나를 선택하는 단계에서, 상기 선택된 워드 라인이 상기 하위 워드 라인들 중 하나인 경우, 상기 읽기 교란 방지 모드들 중 선택 워드 라인 프리펄스 모드가 선택되는 불 휘발성 메모리 장치의 동작 방법.
  4. 제 3 항에 있어서,
    상기 읽기 또는 검증 동작을 수행하는 단계에서, 상기 선택 워드 라인 프리펄스 모드에 따라 상기 선택된 워드 라인에 상기 워드 라인들 중 비선택된 워드 라인들에 인가되는 전압과 동일한 전압이 인가된 후 접지 전압이 인가되고, 상기 접지 전압이 인가된 후 선택 읽기 전압이 인가되는 불 휘발성 메모리 장치의 동작 방법.
  5. 제 2 항에 있어서,
    상기 읽기 교란 방지 모드들 중 적어도 하나를 선택하는 단계에서, 상기 선택된 워드 라인이 상기 하위 워드 라인들 중 하나인 경우, 상기 읽기 교란 방지 모드들 중 비선택 스트링 선택 라인 프리펄스 모드가 선택되는 불 휘발성 메모리 장치의 동작 방법.
  6. 제 5 항에 있어서,
    상기 읽기 또는 검증 동작을 수행하는 단계에서, 상기 비선택 스트링 선택 라인 프리펄스 모드에 따라 상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 상기 스트링 선택 라인들 중 선택된 스트링 선택 라인에 인가되는 전압과 동일한 전압이 인가된 후 접지 전압이 인가되는 불 휘발성 메모리 장치의 동작 방법.
  7. 제 2 항에 있어서,
    상기 읽기 교란 방지 모드들 중 적어도 하나를 선택하는 단계에서, 상기 선택된 워드 라인이 상기 중간 워드 라인들 중 하나인 경우, 상기 읽기 교란 방지 모드들 중 접지 선택 라인 분할 파워 감소 모드가 선택되는 불 휘발성 메모리 장치의 동작 방법.
  8. 제 7 항에 있어서,
    상기 읽기 또는 검증 동작을 수행하는 단계에서, 상기 접지 선택 라인 분할 파워 감소 모드에 따라 상기 접지 선택 라인들 중 비선택된 접지 라인들에 상기 접지 선택 라인들 중 선택된 접지 선택 라인과 다른 파형의 전압이 인가되는 불 휘발성 메모리 장치의 동작 방법.
  9. 제 8 항에 있어서,
    상기 선택된 접지 선택 라인에 상기 스트링 선택 라인들 중 선택된 스트링 선택 라인에 인가되는 전압과 동일한 전압이 인가된 후 접지 전압이 인가되고, 상기 비선택된 접지 라인들에 상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 인가되는 전압과 동일한 전압이 인가되는 불 휘발성 메모리 장치의 동작 방법.
  10. 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직인 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 복수의 셀 스트링들의 복수의 메모리 셀들과 연결되고, 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되고, 그리고 접지 선택 라인들을 통해 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들과 연결되는 어드레스 디코더;
    비트 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되는 읽기 및 쓰기 회로; 그리고
    상기 워드 라인들 중 선택된 워드 라인의 위치를 결정하고, 상기 선택된 워드 라인의 위치에 따라 읽기 교란 방지 모드들 중 적어도 하나를 선택하고, 그리고 상기 선택된 읽기 교란 방지 모드들 중 적어도 하나에 따라 읽기 또는 검증 동작을 수행하는 제어 로직을 포함하는 불 휘발성 메모리 장치.
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