KR102068163B1 - 불휘발성 메모리 및 불휘발성 메모리의 동작 방법 - Google Patents

불휘발성 메모리 및 불휘발성 메모리의 동작 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리의 동작 방법에 관한 것이다. 본 발명의 동작 방법은, 각 셀 스트링의 메모리 셀들 중 상기 기판과 인접한 적어도 하나의 제 1 메모리 셀의 문턱 전압을 소거 상태의 문턱 전압 산포보다 높게 조절하는 단계, 그리고 각 셀 스트링에서 적어도 하나의 제 1 메모리 셀보다 높은 곳에 위치한 제 2 메모리 셀에 대해 읽기를 수행하는 단계로 구성된다.

Description

불휘발성 메모리 및 불휘발성 메모리의 동작 방법{NONVOLATILE MEMORY AND OPERATING METHOD OF NONVOLATILE MEMORY}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 및 불휘발성 메모리의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 구조를 갖는 반도체 메모리 장치가 연구되고 있다. 3차원 반도체 메모리 장치는 기존의 2차원 반도체 메모리 장치와 다른 구조적 특징을 갖는다. 3차원 반도체 메모리 장치와 2차원 반도체 메모리 장치의 구조적 차이로 인해, 3차원 반도체 메모리를 구동하기 위한 다양한 구동 방법들이 연구되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 및 불휘발성 메모리의 동작 방법을 제공하는 데에 있다.
복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 본 발명의 실시 예에 따른 불휘발성 메모리의 동작 방법은, 각 셀 스트링의 메모리 셀들 중 상기 기판과 인접한 적어도 하나의 제 1 메모리 셀의 문턱 전압을 소거 상태의 문턱 전압 산포보다 높게 조절하는 단계; 그리고 각 셀 스트링에서 상기 적어도 하나의 제 1 메모리 셀보다 높은 곳에 위치한 제 2 메모리 셀에 대해 읽기를 수행하는 단계를 포함한다.
실시 예로서, 각 셀 스트링의 상기 적어도 하나의 제 1 메모리 셀은 외부 장치로부터 수신되는 데이터를 저장하지 않는다.
실시 예로서, 상기 복수의 셀 스트링들은 상기 기판 위에서 행들 및 열들로 배열되고, 하나의 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결되고, 둘 이상의 행들의 셀 스트링들의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 공통으로 연결되고, 상기 기판으로부터 동일한 높이에 위치한 상기 복수의 셀 스트링들의 메모리 셀들은 하나의 워드 라인에 공통으로 연결된다.
실시 예로서, 상기 읽기를 수행하는 단계는, 상기 복수의 셀 스트링들에 연결된 스트링 선택 라인들 중 선택된 스트링 선택 라인에 턴-온 전압을 인가하는 단계; 상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인에 턴-오프 전압을 인가하는 단계; 상기 복수의 셀 스트링들에 연결된 접지 선택 라인에 턴-온 전압을 인가하는 단계; 상기 복수의 셀 스트링들에 연결된 워드 라인들 중 선택된 워드 라인에 상기 턴-온 전압을 인가하는 단계; 상기 워드 라인들 중 비선택된 워드 라인에 읽기 전압을 인가하는 단계; 그리고 상기 선택된 스트링 선택 라인, 상기 워드 라인들, 그리고 상기 접지 선택 라인에 접지 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 복수의 셀 스트링들의 제 1 메모리 셀들은, 상기 워드 라인들에 접지 전압이 인가될 때 상기 복수의 셀 스트링들의 제 1 메모리 셀들에 연결된 제 1 워드 라인의 전압이 상기 접지 전압의 레벨에 도달하기 전에 턴-오프 되는 문턱 전압들을 갖는다.
실시 예로서, 상기 워드 라인들 중 상기 복수의 셀 스트링들의 제 1 메모리 셀들에 연결된 제 1 워드 라인은, 상기 복수의 셀 스트링들의 제 2 메모리 셀들에 연결된 제 2 워드 라인들보다 먼저 접지 전압을 공급받는다.
실시 예로서, 상기 접지 선택 라인에 공급되는 접지 전압은 상기 제 1 워드 라인에 공급되는 접지 전압과 동시에 인가된다.
실시 예로서, 상기 읽기를 수행하는 단계는, 상기 복수의 셀 스트링들에 연결된 스트링 선택 라인들 중 선택된 스트링 선택 라인에 턴-온 전압을 인가하는 단계; 상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인에 턴-오프 전압을 인가하는 단계; 상기 복수의 셀 스트링들에 연결된 접지 선택 라인에 턴-온 전압을 인가하는 단계; 상기 복수의 셀 스트링들에 연결된 워드 라인들 중 선택된 워드 라인에 상기 턴-온 전압을 인가하는 단계; 상기 워드 라인들 중 비선택된 워드 라인에 읽기 전압을 인가하는 단계; 그리고 상기 선택된 스트링 선택 라인 및 상기 접지 선택 라인에 접지 전압을 인가하고, 상기 워드 라인들 중 상기 제 1 메모리 셀들에 연결된 제 1 워드 라인에 음의 전압을 인가하고, 그리고 상기 제 2 메모리 셀들에 연결된 제 2 워드 라인들에 접지 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 제 1 워드 라인에 공급되는 상기 음의 전압은 상기 제 2 워드 라인들에 공급되는 접지 전압보다 먼저 인가된다.
실시 예로서, 상기 읽기를 수행하는 단계는, 상기 복수의 셀 스트링들에 연결된 스트링 선택 라인들 중 선택된 스트링 선택 라인에 턴-온 전압을 인가하는 단계; 상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인에 턴-오프 전압을 인가하는 단계; 상기 복수의 셀 스트링들에 연결된 접지 선택 라인에 턴-온 전압을 인가하는 단계; 상기 복수의 셀 스트링들에 연결된 워드 라인들 중 선택된 워드 라인에 상기 턴-온 전압을 인가하는 단계; 상기 워드 라인들 중 비선택된 워드 라인에 읽기 전압을 인가하는 단계; 그리고 상기 선택된 스트링 선택 라인에 접지 전압을 인가하고, 상기 워드 라인들 중 상기 제 1 메모리 셀들에 연결된 제 1 워드 라인 및 상기 접지 선택 라인에 음의 전압을 인가하고, 그리고 상기 제 2 메모리 셀들에 연결된 제 2 워드 라인들에 접지 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 읽기를 수행하는 단계는, 상기 복수의 셀 스트링들에 연결된 스트링 선택 라인들 중 선택된 스트링 선택 라인에 턴-온 전압을 인가하는 단계; 상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인에 턴-오프 전압을 인가하는 단계; 상기 복수의 셀 스트링들에 연결된 접지 선택 라인에 턴-온 전압을 인가하는 단계; 상기 복수의 셀 스트링들에 연결된 워드 라인들 중 선택된 워드 라인에 상기 턴-온 전압을 인가하는 단계; 상기 워드 라인들 중 비선택된 워드 라인에 읽기 전압을 인가하는 단계; 그리고 상기 선택된 스트링 선택 라인에 접지 전압을 인가하고, 상기 워드 라인들 에 접지 전압을 인가하고, 상기 접지 선택 라인에 음의 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 복수의 셀 스트링들의 제 1 메모리 셀들의 문턱 전압들을 체크하는 단계; 그리고 상기 복수의 셀 스트링들의 제 1 메모리 셀들의 문턱 전압들이 낮아진 것으로 판별되면, 상기 복수의 셀 스트링들의 제 1 메모리 셀들의 문턱 전압들을 상기 소거 상태의 문턱 전압 산포보다 높게 다시 조절하는 단계를 포함한다.
실시 예로서, 상기 체크하는 단계 및 상기 다시 조절하는 단계는, 읽기, 쓰기 또는 프로그램 횟수에 따라 주기적으로 수행된다.
본 발명의 실시 예에 따른 불휘발성 메모리는, 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이; 워드 라인들을 통해 상기 복수의 셀 스트링들의 복수의 메모리 셀들과 연결되고, 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되고, 그리고 접지 선택 라인을 통해 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들과 연결되는 어드레스 디코더; 그리고 비트 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되는 읽기 및 쓰기 회로를 포함하고, 읽기 동작이 종료될 때, 상기 어드레스 디코더는 상기 스트링 선택 라인들, 상기 워드 라인들 및 상기 접지 선택 라인에 접지 전압을 인가하도록 구성되고, 각 셀 스트링의 복수의 메모리 셀들 중 상기 기판과 인접한 적어도 하나의 제 1 메모리 셀은 소거 상태의 문턱 전압 산포보다 높은 문턱 전압을 유지한다.
실시 예로서, 상기 복수의 셀 스트링들의 제 1 메모리 셀들은 외부 장치로부터 수신되는 데이터를 저장하지 않는 더미 메모리 셀들이다.
본 발명의 실시 예들에 따르면, 읽기가 수행된 후 전압들이 복원될 때, 읽기 교란이 발생하는 것이 방지된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 및 불휘발성 메모리의 동작 방법이 제공된다.
도 1은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 3은 읽기 시에 셀 스트링들에 인가되는 전압들의 예를 보여주는 타이밍도이다.
도 4는 도 3에 따른 읽기가 수행되는 셀 스트링의 예를 보여준다.
도 5는 도 3의 회복 구간을 더 상세하게 보여주는 타이밍도이다.
도 6은 제 7 시간의 셀 스트링의 채널들의 상태의 제 1 예를 보여준다.
도 7은 본 발명의 실시 예에 따른 불휘발성 메모리의 동작 방법의 제 1 예를을 보여주는 순서도이다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 9는 읽기 시에 셀 스트링들에 인가되는 전압들의 제 2 예를 보여주는 타이밍도이다.
도 10은 제 7 시간의 셀 스트링의 채널들의 상태의 제 2 예를 보여준다.
도 11은 제 7 시간의 셀 스트링의 채널들의 상태의 제 3 예를 보여준다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리의 동작 방법의 제 2 예를 보여주는 순서도이다.
도 13은 도 12에 도시된 방법에 따라 셀 스트링들에 인가되는 전압들의 예를 보여주는 타이밍도이다.
도 14는 도 12에 도시된 방법에 따라 셀 스트링들에 인가되는 전압들의 제 2 예를 보여주는 타이밍도이다.
도 15는 도 12에 도시된 방법에 따라 셀 스트링들에 인가되는 전압들의 제 3 예를 보여주는 타이밍도이다.
도 16은 도 12에 도시된 방법에 따라 셀 스트링들에 인가되는 전압들의 제 4 예를 보여주는 타이밍도이다.
도 17은 본 발명의 실시 예에 따른 불휘발성 메모리의 동작 방법의 제 3 예를 보여주는 순서도이다.
도 18은 도 17에 도시된 방법에 따라 셀 스트링들에 인가되는 전압들의 예를 보여주는 타이밍도이다.
도 19는 본 발명의 실시 예에 따른 불휘발성 메모리의 동작 방법의 제 4 예를 보여주는 순서도이다.
도 20은 본 발명의 제 1 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 21은 본 발명의 제 2 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 메모리 카드를 보여준다.
도 23은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 보여준다.
도 24는 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
'선택된 메모리 블록'은 복수의 메모리 블록들 중 프로그램, 읽기 또는 소거를 위해 선택된 메모리 블록을 가리킨다. '선택된 서브 블록'은 하나의 메모리 블록의 복수의 서브 블록들 중 프로그램, 읽기 또는 소거를 위해 선택된 서브 블록을 가리킨다.
'선택된 비트 라인' 또는 '선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다. '비선택된 비트 라인' 또는 '비선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 금지 또는 읽기 금지의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다.
'선택된 스트링 선택 라인'은 복수의 스트링 선택 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터를 포함하는 셀 스트링에 연결된 스트링 선택 라인을 가리킨다. '비선택된 스트링 선택 라인' 또는 '비선택된 스트링 선택 라인들'은 복수의 스트링 선택 라인들 중 선택된 스트링 선택 라인을 제외한 나머지 스트링 선택 라인 또는 나머지 스트링 선택 라인들을 가리킨다. '선택된 스트링 선택 트랜지스터들'은 선택된 스트링 선택 라인에 연결된 스트링 선택 트랜지스터들을 가리킨다. '비선택된 스트링 선택 트랜지스터들'은 비선택된 스트링 선택 라인 또는 비선택된 스트링 선택 라인들에 연결된 스트링 선택 트랜지스터들을 가리킨다.
'선택된 접지 선택 라인'은 복수의 접지 선택 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터를 포함하는 셀 스트링에 연결된 접지 선택 라인을 가리킨다. '비선택된 접지 선택 라인'은 복수의 접지 선택 라인들 중 선택된 접지 선택 라인을 제외한 나머지 접지 선택 라인 또는 나머지 접지 선택 라인들을 가리킨다. '선택된 접지 선택 트랜지스터들'은 선택된 접지 선택 라인에 연결된 접지 선택 트랜지스터들을 가리킨다. '비선택된 접지 선택 트랜지스터들'은 비선택된 접지 선택 라인 또는 비선택된 접지 선택 라인들에 연결된 접지 선택 트랜지스터들을 가리킨다.
'선택된 워드 라인'은 복수의 워드 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 워드 라인을 가리킨다. '비선택된 워드 라인' 또는 '비선택된 워드 라인들'은 복수의 워드 라인들 중 선택된 워드 라인을 제외한 나머지 워드 라인 또는 나머지 워드 라인들을 가리킨다.
'선택된 메모리 셀' 또는 '선택된 메모리 셀들'은 복수의 메모리 셀들 중 프로그램 또는 읽기의 대상이 되는 메모리 셀들을 가리킨다. '비선택된 메모리 셀' 또는 '비선택된 메모리 셀들'은 복수의 메모리 셀들 중 선택된 메모리 셀 또는 선택된 메모리 셀들을 제외한 나머지 메모리 셀 또는 나머지 메모리 셀들을 가리킨다.
예시적으로, 낸드 플래시 메모리를 참조하여 본 발명의 실시 예들이 설명될 수 있다. 그러나, 본 발명의 기술적 사상은 낸드 플래시 메모리에 한정되지 않는다. 본 발명의 기술적 사상은 EEPROM (Electrically Erasable and Programmable ROM), 노어 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들에 적용될 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코어(120), 읽기 및 쓰기 회로(130), 그리고 제어 로직 및 전압 생성기(140)를 포함한다.
메모리 셀 어레이(110)는 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록의 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 각 메모리 블록의 메모리 셀들은 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직 및 전압 생성기(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부 장치로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 선택한다. 어드레스 디코더(120)는 제어 로직 및 전압 생성기(140)로부터 다양한 전압들을 수신하고, 수신된 전압들을 선택 및 비선택된 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 각각 전달할 수 있다.
어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(130)에 전달된다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함한다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 외부와 데이터(Data)를 교환한다. 읽기 및 쓰기 회로(130)는 제어 로직 및 전압 생성기(140)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신하도록 구성된다. 디코딩된 열 어드레스(DCA)를 이용하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택한다.
예시적으로, 읽기 및 쓰기 회로(130)는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 외부에 전달한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 예를 들면, 읽기 및 쓰기 회로(130)는 카피-백(copy-back) 동작을 수행하도록 구성된다.
예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함한다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함한다.
제어 로직 및 전압 생성기(140)는 어드레스 디코더(120)와 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직 및 전압 생성기(140)는 불휘발성 메모리(100)의 제반 동작을 제어하도록 구성된다. 제어 로직 및 전압 생성기(140)는 불휘발성 메모리(100)에서 요구되는 다양한 전압들을 생성하도록 구성된다. 제어 로직 및 전압 생성기(140)는 외부로부터 전달되는 제어 신호(CTRL) 및 커맨드(CMD)에 응답하여 동작한다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 예시적으로, 도 1의 메모리 셀 어레이(110)의 메모리 블록들(BLK1~BLKz) 중 하나가 도 2에 도시된다.
도 1 및 도 2를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향 및 열 방향을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터(SST)를 포함한다. 각 셀 스트링의 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터(SST)는 기판과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 스트링들(CS11~CS41, CS12~CS22)의 행들은 서로 다른 스트링 선택 라인들(SSL1~SSL2)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL1)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL2)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL1)에 공통으로 연결된다. 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 적어도 두 개의 행들은 하나의 접지 선택 라인(GSL)에 공통으로 연결된다. 예를 들어, 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)에 공통으로 연결된다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GST)은 공통 소스 라인(CSL)에 공통으로 연결된다.
도 2에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 2에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드 라인들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수는 증가될 수 있다. 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 접지 선택 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 증가되면, 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들은 메모리 셀들(MC1~MC6)과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 읽기는 셀 스트링들(CS11~CS21, CS12~CS22)의 행의 단위로 수행될 수 있다. 스트링 선택 라인들(SSL1~SSL4)에 의해 셀 스트링들(CS11~CS21, CS12~CS22)이 하나의 행 단위로 선택될 수 있다.
셀 스트링들(CS11~CS21, CS12~CS22)의 선택된 행에서, 쓰기 및 읽기는 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CS11~CS21, CS12~CS22)의 선택된 행에서, 메모리 셀들은 워드 라인들(WL1~WL6)에 의해 페이지의 단위로 선택될 수 있다.
도 3은 읽기 시에 셀 스트링들(CS11~CS21, CS12~CS22)에 인가되는 전압들의 예를 보여주는 타이밍도이다. 도 2 및 도 3을 참조하면, 제 1 시간(T1)에, 선택된 스트링 선택 라인에 제 1 턴-온 전압(VON1)이 인가된다. 제 1 턴-온 전압(VON1)은 고전압일 수 있다. 제 1 턴-온 전압(VON1)은 읽기 전압(VREAD)일 수 있다. 읽기 전압(VREAD)은 메모리 셀들(MC1~MC6)의 문턱 전압들에 관계없이, 메모리 셀들(MC1~MC6)을 모두 턴-온 하는 레벨을 가질 수 있다.
비선택된 스트링 선택 라인에 턴-오프 전압(VOFF)이 인가된다. 턴-오프 전압(VOFF)은 접지 전압(VSS)일 수 있다.
선택된 워드 라인에 제 2 턴-온 전압(VON2)이 인가된다. 제 2 턴-온 전압(VON2)은 읽기 전압(VREAD)일 수 있다. 제 2 턴-온 전압(VON2)은 읽기 전압(VREAD)보다 낮은 레벨을 갖는 고전압일 수 있다.
비선택된 워드 라인들에 제 3 턴-온 전압(VON3)이 인가된다. 제 3 턴-온 전압(VON3)은 읽기 전압(VREAD)일 수 있다.
접지 선택 라인(GSL)에 제 4 턴-온 전압(VON4)이 인가된다. 제 4 턴-온 전압(VON4)은 읽기 전압(VREAD)일 수 있다.
제 2 시간(T2)에, 선택된 워드 라인에 접지 전압(VSS)이 인가된다.
제 3 시간(T3)에, 비트 라인들(BL1, BL2)에 비트 라인 전압(VBL)이 인가된다. 비트 라인 전압(VBL)은 양의 전압일 수 있다. 비트 라인 전압(VBL)은 전원 전압(VCC)일 수 있다.
제 4 시간(T4)에, 선택된 워드 라인에 읽기 전압(VR)이 인가된다. 읽기 전압(VR)은 메모리 셀들(MC1~MC6)이 갖는 문턱 전압 산포 범위들 사이의 레벨을 가질 수 있다.
제 5 시간(T5) 내지 제 6 시간(T6)에, 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 그리고 접지 선택 라인(GSL)이 방전된다. 예를 들어, 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 그리고 접지 선택 라인(GSL)에 접지 전압(VSS)이 인가될 수 있다. 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 그리고 접지 선택 라인(GSL)이 방전되는 구간은 읽기가 수행된 후의 회복(recovery) 구간일 수 있다.
예시적으로, 선택된 워드 라인에 인가되는 제 2 턴-온 전압(VON2)은 프리-펄스일 수 있다. 프리-펄스는 읽기가 수행되기 전에, 셀 스트링들(CS11~CS21, CS12~CS22)의 채널들의 전위를 균일하게 조절하기 위한 전압일 수 있다. 예시적으로, 프리-펄스는 생략될 수 있다. 즉, 선택된 워드 라인에, 제 2 턴-온 전압(VON2)이 인가되지 않고 읽기 전압(VR)이 바로 인가될 수 있다. 예시적으로, 제 2 턴-온 전압(VON2)이 인가된 후 선택된 워드 라인이 방전되지 않고, 읽기 전압(VR)이 바로 인가될 수 있다.
도 4는 도 3에 따른 읽기가 수행되는 셀 스트링의 예를 보여준다. 예시적으로, 셀 스트링(CS11)이 도 4에 도시되어 있다. 메모리 셀들(MC1, MC2, MC6)은 소거 상태이고, 메모리 셀들(MC3~MC5)은 프로그램 상태일 수 있다. 메모리 셀(MC3)이 읽기를 위해 선택된 메모리 셀일 수 있다. 프로그램 상태의 메모리 셀들(MC3~MC5)의 문턱 전압들은 소거 상태의 메모리 셀들(MC1, MC2, MC6)의 문턱 전압들보다 높을 수 있다. 즉, 프로그램 상태의 메모리 셀들(MC3~MC6)은 소거 상태의 메모리 셀들(MC1, MC2, MC6) 보다 높은 전압 레벨에서 턴-온 및 턴-오프의 스위칭 동작을 수행할 수 있다.
예시적으로, 제 3 메모리 셀(MC3)이 읽기를 위해 선택된 메모리 셀일 수 있다.
도 5는 도 3의 회복 구간을 더 상세하게 보여주는 타이밍도이다. 도 4 및 도 5를 참조하면, 제 5 시간(T5)에, 비선택된 워드 라인들(WL1, WL2, WL4~WL6)에 인가되는 제 3 턴-온 전압(VON3) 및 선택된 워드 라인(WL3)에 인가되는 읽기 전압(VR)이 접지 전압(VSS)으로 방전되기 시작한다.
예시적으로, 프로그램 상태의 메모리 셀들(MC3~MC5)의 문턱 전압은 Vth_P일 수 있다. 회복 구간에서, 선택된 메모리 셀(MC3)은 턴-오프 상태를 유지할 수 있다. 제 3 턴-온 전압(VON3)이 문턱 전압(Vth_P)보다 낮아지는 제 7 시간(T7)에, 메모리 셀들(MC4, MC5)은 턴-오프 될 수 있다. 소거 상태의 비선택된 메모리 셀들(MC1, MC2, MC6)은 턴-온 상태를 유지할 수 있다.
기판에 수직한 방향으로 적층된 메모리 셀들(MC1~MC6)은 얇은 필름 형태의 채널들을 갖는다. 메모리 셀들(MC1~MC6)의 채널들은 기판에 직접 연결되지 않고, 접지 선택 트랜지스터(GST)를 통해 연결된다. 따라서, 메모리 셀들(MC3~MC5)이 턴-오프 되면, 메모리 셀들(MC3~MC5)의 채널들은 다른 메모리 셀들(MC1, MC2, MC6)의 채널들과 전기적으로 분리된다. 즉, 제 7 시간(T7)에, 턴-오프된 메모리 셀들(MC3~MC5)의 채널들은 다른 메모리 셀들(MC1, MC2, MC6)의 채널들과 분리될 수 있다. 메모리 셀들(MC3~MC5)의 채널들은 분리되어 플로팅될 수 있다.
제 7 시간(T7)부터 제 6 시간(T6) 까지, 비선택된 메모리 셀들(MC4, MC5)에 인가되는 제 3 턴-온 전압(VON3)은 전압 차이(△V) 만큼 감소한다. 플로팅된 메모리 셀들(MC3~MC5)의 채널들은 전압 차이(△V)만큼 음의 방향으로 부스팅될 수 있다.
도 6은 제 7 시간(T7)의 셀 스트링(CS11)의 채널들의 상태의 제 1 예를 보여준다. 도 5 및 도 6을 참조하면, 접지 선택 트랜지스터(GST) 및 메모리 셀들(MC1, MC2)은 턴-온 상태이고, 제 1 채널(CH1)을 형성한다.
메모리 셀들(MC3~MC5)은 턴-오프 상태이고, 제 2 채널(CH2)을 형성한다.
제 1 채널(CH1)에 공통 소스 라인(CSL)으로부터 저전압 또는 접지 전압(VSS)이 공급된다. 따라서, 제 7 시간(T7) 내지 제 6 시간(T6) 동안, 제 1 채널(CH1)의 전위는 저전압 또는 접지 전압(VSS)을 유지한다.
제 2 채널(CH2)은 플로팅 상태이다. 따라서, 제 7 시간(T7) 내지 제 6 시간(T6) 동안, 제 2 채널(CH2)의 전위는 음의 전압으로 부스팅된다.
제 1 채널(CH1)과 제 2 채널(CH2)의 사이에 경계 영역(BZ, boundary zone)이 존재한다. 경계 영역(BZ)에서, 제 1 및 제 2 채널들(CH1, CH2)의 전위차에 의해 강한 전기장이 발생할 수 있다. 경계 영역(BZ)에서 발생하는 전기장은 열전자를 생성할 수 있다. 생성된 열전자는 인접한 메모리 셀들(MC2, MC3)로 주입되어, 인접한 메모리 셀들(MC2, MC3)의 문턱 전압들을 변화시킬 수 있다. 즉, 읽기 교란이 발생할 수 있다.
도 7은 본 발명의 실시 예에 따른 불휘발성 메모리(100)의 동작 방법의 제 1 예를 보여주는 순서도이다. 도 1 및 도 7을 참조하면, S110 단계에서, 기판에 인접한 적어도 하나의 제 1 셀 트랜지스터의 문턱 전압이 소거 상태보다 높게 조절된다. 예시적으로, 제 1 셀 트랜지스터는 외부 장치로부터 수신되는 데이터를 저장하지 않는 셀 트랜지스터일 수 있다. 제 1 셀 트랜지스터는 접지 선택 트랜지스터 또는 더미 메모리 셀을 포함할 수 있다. 제 1 셀 트랜지스터의 문턱 전압은 프로그램을 통해 조절될 수 있다. 제 1 셀 트랜지스터는 메모리 셀들(MC1~MC6)이 갖는 프로그램 상태들 중 하나로 프로그램될 수 있다.
S120 단계에서, 제 1 셀 트랜지스터보다 높은 위치의 제 2 셀 트랜지스터들에 대해 읽기가 수행된다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 블록(BLKb)을 보여주는 회로도이다. 도 2의 메모리 블록(BLKa)과 비교하면, 각 셀 스트링에서, 메모리 셀들(MC1~MC6) 및 스트링 선택 트랜지스터(GST)의 사이에 더미 메모리 셀(DMC)이 제공될 수 있다. 각 셀 스트링에 하나의 더미 메모리 셀(DMC)이 제공되는 것으로 도 8에 도시되어 있다. 그러나, 각 셀 스트링에 제공되는 더미 메모리 셀(DMC)의 수는 한정되지 않는다. 예를 들어, 각 셀 스트링에 둘 이상의 더미 메모리 셀들이 제공될 수 있다. 둘 이상의 더미 메모리 셀들은 메모리 셀들(MC1~MC6)과 같이, 기판과 수직한 방향으로 적층될 수 있다.
도 7을 참조하여 설명된 바와 같이, 더미 메모리 셀들(DMC)의 문턱 전압들은 소거 상태보다 높게 조절될 수 있다. 예를 들어, 더미 메모리 셀들(DMC)은 소거 상태보다 높은 문턱 전압을 갖도록 프로그램될 수 있다. 더미 메모리 셀들(DMC)은 메모리 셀들(MC1~MC6)이 갖는 프로그램 상태들 중 가장 높은 문턱 전압에 대응하는 프로그램 상태로 프로그램될 수 있다.
도 9는 읽기 시에 셀 스트링들에 인가되는 전압들의 제 2 예를 보여주는 타이밍도이다. 도 3의 타이밍도와 비교하면, 더미 워드 라인(DWL)에 인가되는 전압이 추가된다. 제 1 시간(T1)에, 더미 워드 라인(DWL)에 제 5 턴-온 전압(VON5)이 인가된다. 제 5 턴-온 전압(VON5)은 읽기 전압(VREAD) 또는 읽기 전압(VREAD)보다 낮은 레벨을 갖는 고전압일 수 있다.
제 5 시간(T5)에, 더미 워드 라인(DWL)의 전압이 회복된다.
도 10은 제 7 시간(T7)의 셀 스트링(CS11)의 채널들의 상태의 제 2 예를 보여준다. 예시적으로, 도 7 내지 도 9를 참조하여 설명된 바와 같이, 소거 상태보다 높은 문턱 전압을 갖는 더미 메모리 셀(DMC)이 추가된 때의 채널들의 상태가 도 10에 도시된다.
도 6의 채널들의 상태와 비교하면, 제 7 시간(T7)에, 메모리 셀들(MC3~MC5) 뿐 아니라 더미 메모리 셀(DMC)도 턴-오프 된다. 더미 메모리 셀(DMC)이 턴-오프 됨에 따라, 제 1 채널(CH1)은 공통 소스 라인(CSL)과 전기적으로 분리된다. 따라서, 제 7 시간(T7) 내지 제 6 시간(T6) 동안 제 2 채널(CH2)이 음의 방향으로 부스트되고, 제 1 채널(CH1) 또한 음의 방향으로 부스팅된다.
제 1 및 제 2 채널들(CH1, CH2)이 함께 음의 방향으로 부스팅되면, 경계 영역(BZ)에서 전위차가 발생하지 않는다. 따라서, 열전자가 발생하지 않고, 읽기 교란이 방지된다.
도 11은 제 7 시간(T7)의 셀 스트링(CS11)의 채널들의 상태의 제 3 예를 보여준다. 예시적으로, 도 2에 도시된 메모리 블록(BLKa)에서, 접지 선택 트랜지스터들(GST)이 소거 상태보다 높은 문턱 전압을 가질 때의 채널들의 상태가 도 11에 도시된다. 접지 선택 트랜지스터들(GST)은 메모리 셀들(MC1~MC6)의 프로그램 상태들 중 가장 높은 문턱 전압을 갖는 프로그램 상태에 대응하는 문턱 전압을 가질 수 있다.
도 6의 채널 상태들과 비교하면, 제 7 시간(T7)에, 메모리 셀들(MC3~MC5) 뿐 아니라 접지 선택 트랜지스터(GST)도 턴-오프 된다. 접지 선택 트랜지스터(GST)가 턴-오프 됨에 따라, 제 1 채널(CH1)은 공통 소스 라인(CSL)과 전기적으로 분리된다. 따라서, 제 7 시간(T7) 내지 제 6 시간(T6) 동안 제 2 채널(CH2)이 음의 방향으로 부스트되고, 제 1 채널(CH1) 또한 음의 방향으로 부스팅된다.
제 1 및 제 2 채널들(CH1, CH2)이 함께 음의 방향으로 부스팅되면, 경계 영역(BZ)에서 전위차가 발생하지 않는다. 따라서, 열전자가 발생하지 않고, 읽기 교란이 방지된다.
상술된 바와 같이, 각 셀 스트링은 기판과 수직한 방향으로 적층된 메모리 셀들(MC1~MC6)을 포함한다. 메모리 셀들(MC1~MC6)의 하부에 위치하는 셀 트랜지스터(더미 메모리 셀(DMC) 또는 접지 선택 트랜지스터(GST))는 소거 상태보다 높은 문턱 전압을 갖도록 조절된다. 따라서, 읽기 교란이 방지되고, 향상된 신뢰성을 갖는 불휘발성 메모리(100) 및 불휘발성 메모리(100)의 동작 방법이 제공된다.
예시적으로, 소거 상태보다 높은 문턱 전압을 갖는 더미 메모리 셀들(DMC) 및 소거 상태보다 높은 문턱 전압을 갖는 접지 선택 트랜지스터들(GST)이 함께 제공될 수 있다. 이때, 제 1 채널(CH1)은 더미 메모리 셀들(DMC) 및 접지 선택 트랜지스터들(GST)에 의해, 공통 소스 라인(CSL)으로부터 더 확실하게 분리될 수 있다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리(100)의 동작 방법의 제 2 예를 보여주는 순서도이다. 도 2, 도 8, 그리고 도 12를 참조하면, S210 단계에서, 기판에 인접한 적어도 하나의 제 1 셀 트랜지스터에 연결된 제 1 도전 라인의 전압이 회복된다. 예를 들어, 더미 메모리 셀들(DMC)에 연결된 더미 워드 라인(DWL) 또는 접지 선택 트랜지스터들(GST)에 연결된 접지 선택 라인의 전압이 회복될 수 있다.
S220 단계에서, 제 1 도전 라인의 전압이 회복된 후, 제 1 셀 트랜지스터보다 높은 곳에 위치한 제 2 셀 트랜지스터들에 연결된 제 2 도전 라인들의 전압들이 회복된다. 예를 들어, 메모리 셀들(MC1~MC6)에 연결된 워드 라인들(WL1~WL6)의 전압들이 회복될 수 있다.
도 13은 도 12에 도시된 방법에 따라 셀 스트링들(CS11~CS21, CS12~CS22)에 인가되는 전압들의 예를 보여주는 타이밍도이다. 도 9의 타이밍도와 비교하면, 제 5 시간(T5)에 도달하기 전에 제 8 시간(T8)에, 더미 워드 라인(DWL)의 전압이 먼저 회복된다. 이후에, 제 5 시간(T5)에, 도 9를 참조하여 설명된 바와 같이 다른 라인들의 전압들이 회복된다.
더미 워드 라인(DWL)의 전압이 비선택된 워드 라인들의 전압들보다 먼저 회복되면, 더미 메모리 셀들(DMC)이 비선택된 메모리 셀들보다 먼저 턴-오프 된다. 더미 메모리 셀들(DMC)이 먼저 턴-오프 되면, 도 10에 도시된 바와 같이, 제 1 채널(CH1)이 비선택된 워드 라인들의 전압들이 회복되기 전에 플로팅된다. 따라서, 제 1 채널(CH1)이 더 확실하게 음의 방향으로 부스팅되고, 경계 영역(BZ)에서 열전자가 발생하는 것이 더 방지된다.
예시적으로, 더미 워드 라인(DWL)이 전압이 비선택된 워드 라인들의 전압들보다 먼저 회복되는 경우, 더미 메모리 셀들(DMC)의 문턱 전압들은 조절될 수 있다. 예를 들어, 더미 메모리 셀들(DMC)의 문턱 전압들은 메모리 셀들(MC1~MC6)이 갖는 문턱 전압들 중 가장 높은 문턱 전압으로 한정되지 않고, 소거 상태(또는 접지 전압(VSS))보다 높은 레벨의 문턱 전압을 가질 수 있다. 따라서, 더미 메모리 셀들(DMC)의 문턱 전압들이 불휘발성 메모리(100)의 동작 특성에 최적화되는 레벨로 조절될 수 있다. 따라서, 불휘발성 메모리(100)의 동작 특성이 향상될 수 있다.
도 14는 도 12에 도시된 방법에 따라 셀 스트링들(CS11~CS21, CS12~CS22)에 인가되는 전압들의 제 2 예를 보여주는 타이밍도이다. 도 13의 타이밍도와 비교하면, 제 5 시간(T5)에 도달하기 전에 제 8 시간(T8)에, 더미 워드 라인(DWL)의 전압 뿐 아니라 접지 선택 라인(GSL)의 전압이 먼저 회복된다. 이후에, 제 5 시간(T5)에, 도 9를 참조하여 설명된 바와 같이 다른 라인들의 전압들이 회복된다.
도 15는 도 12에 도시된 방법에 따라 셀 스트링들(CS11~CS21, CS12~CS22)에 인가되는 전압들의 제 3 예를 보여주는 타이밍도이다. 도 3의 타이밍도와 비교하면, 제 5 시간(T5)에 도달하기 전에 제 8 시간(T8)에, 접지 선택 라인(GSL)의 전압이 먼저 회복된다. 이후에, 제 5 시간(T5)에, 도 3을 참조하여 설명된 바와 같이 다른 라인들의 전압들이 회복된다.
도 16은 도 12에 도시된 방법에 따라 셀 스트링들(CS11~CS21, CS12~CS22)에 인가되는 전압들의 제 4 예를 보여주는 타이밍도이다. 도 16의 타이밍도와 비교하면, 제 5 시간(T5)에 도달하기 전에 제 8 시간(T8)에, 접지 선택 라인(GSL)의 전압이 먼저 회복된다. 또한, 워드 라인들(WL1~WL6) 중 선택된 워드 라인보다 하부에 위치한 워드 라인의 전압이 먼저 회복된다. 예를 들어, 워드 라인들(WL1~WL6) 중 가장 하부에 위치한 워드 라인(WL1)의 전압이 먼저 회복될 수 있다.
워드 라인(WL1)에 연결된 메모리 셀들(MC1)이 프로그램 상태인 경우, 메모리 셀들(MC1)에 의해서도 제 1 채널(CH1)이 공통 소스 라인(CSL)과 분리될 수 있다.
도 17은 본 발명의 실시 예에 따른 불휘발성 메모리(100)의 동작 방법의 제 3 예를 보여주는 순서도이다. 도 2, 도 8, 그리고 도 17을 참조하면, S310 단계에서, 기판에 인접한 적어도 하나의 제 1 셀 트랜지스터에 연결된 제 1 도전 라인에 음의 전압이 인가된다. 예를 들어, 더미 메모리 셀들(DMC)에 연결된 더미 워드 라인(DWL) 또는 접지 선택 트랜지스터들(GST)에 연결된 접지 선택 라인에 음의 전압이 인가될 수 있다.
S320 단계에서, 제 1 셀 트랜지스터보다 높은 곳에 위치한 제 2 셀 트랜지스터들에 연결된 제 2 도전 라인들의 전압들이 회복된다. 예를 들어, 메모리 셀들(MC1~MC6)에 연결된 워드 라인들(WL1~WL6)의 전압들이 회복될 수 있다.
도 13 내지 도 16에서, 제 8 시간(T8)에 회복되는 도전 라인의 전압이 접지 전압(VSS)으로 회복된 후, 제 6 시간(T6)에 다른 라인들의 전압들이 회복되는 것으로 도시되어 있다. 그러나, 제 8 시간(T8)에 회복되는 도전 라인의 전압의 회복이 완료되기 전에, 다른 라인들의 전압들의 회복이 시작될 수 있다.
도 18은 도 17에 도시된 방법에 따라 셀 스트링들(CS11~CS21, CS12~CS22)에 인가되는 전압들의 예를 보여주는 타이밍도이다. 도 13의 타이밍도와 비교하면, 제 5 시간(T5)에 도달하기 전에 제 8 시간(T8)에, 더미 워드 라인(DWL)에 음의 전압(VN)이 인가된다. 이후에, 제 5 시간(T5)에, 도 9를 참조하여 설명된 바와 같이 다른 라인들의 전압들이 회복된다.
더미 워드 라인(DWL)에 음의 전압(VN)이 인가되면, 더미 메모리 셀들(DMC)이 비선택된 메모리 셀들보다 먼저 턴-오프 된다. 더미 메모리 셀들(DMC)이 먼저 턴-오프 되면, 도 10에 도시된 바와 같이, 제 1 채널(CH1)이 비선택된 워드 라인들의 전압들이 회복되기 전에 플로팅된다. 따라서, 제 1 채널(CH1)이 더 확실하게 음의 방향으로 부스팅되고, 경계 영역(BZ)에서 열전자가 발생하는 것이 더 방지된다.
예시적으로, 더미 워드 라인(DWL)에 음의 전압이 인가되는 경우, 더미 메모리 셀들(DMC)의 문턱 전압들은 조절될 수 있다. 예를 들어, 더미 메모리 셀들(DMC)의 문턱 전압들은 메모리 셀들(MC1~MC6)이 갖는 문턱 전압들 중 가장 높은 문턱 전압으로 한정되지 않고, 소거 상태(또는 접지 전압(VSS))보다 높은 레벨의 문턱 전압을 가질 수 있다. 따라서, 더미 메모리 셀들(DMC)의 문턱 전압들이 불휘발성 메모리(100)의 동작 특성에 최적화되는 레벨로 조절될 수 있다. 따라서, 불휘발성 메모리(100)의 동작 특성이 향상될 수 있다.
예시적으로, 도 14를 참조하여 설명된 바와 같이, 접지 선택 라인(GSL)에도 음의 전압(VN)이 인가될 수 있다.
예시적으로, 도 15를 참조하여 설명된 바와 같이, 더미 워드 라인(DWL)이 제공되지 않고, 접지 선택 라인(GSL)에만 음의 전압(VN)이 인가될 수 있다.
예시적으로, 도 16을 참조하여 설명된 바와 같이, 접지 선택 라인(GSL) 및 하위 워드 라인에 음의 전압(VN)이 인가될 수 있다.
도 19는 본 발명의 실시 예에 따른 불휘발성 메모리(100)의 동작 방법의 제 4 예를 보여주는 순서도이다. 도 2, 도 8, 그리고 도 19를 참조하면, S410 단계에서, 동작들의 수행 횟수가 카운트된다. 예를 들어, 불휘발성 메모리(100)의 쓰기, 읽기 또는 소거 횟수가 카운트될 수 있다. 예를 들어, 불휘발성 메모리(100)의 메모리 블록 별로, 동작들의 수행 횟수가 카운트될 수 있다.
S420 단계에서, 카운트된 값이 문턱값에 도달했는지 판별된다. 예를 들어, 불휘발성 메모리(100)의 메모리 블록 별로 카운트되는 카운트값이 문턱값에 도달했는지 판별될 수 있다. 카운트값이 문턱값에 도달하지 않으면, 추가 동작은 수행되지 않는다. 카운트값이 문턱값에 도달하면, S430 단계가 수행된다.
S430 단계에서, 제 1 셀 트랜지스터들의 문턱 전압들이 카운트된다. 예를 들어, 카운트값이 문턱값에 도달한 메모리 블록에서, 더미 메모리 셀들 또는 접지 선택 트랜지스터들의 문턱 전압들이 체크될 수 있다. 문턱 전압들의 체크는 읽기를 통해 수행될 수 있다.
S440 단계에서, 재조정이 요구되는지 판별된다. 예를 들어, 더미 메모리 셀들 또는 접지 선택 트랜지스터들의 문턱 전압들이 미리 정해진 값보다 낮아진 경우, 재조정이 요구되는 것으로 판별될 수 있다. 재조정이 요구되는 것으로 판별되지 않으면, 추가 동작은 수행되지 않는다. 재조정이 요구되는 것으로 판별되는 경우, S450 단계가 수행된다.
S450 단계에서, 제 1 셀 트랜지스터들의 문턱 전압들이 재조정된다. 예를 들어, 더미 메모리 셀들 또는 접지 선택 트랜지스터들의 문턱 전압들이 소거 상태보다 높은 레벨로 다시 조정될 수 있다.
도 19에 도시된 바와 같이, 제 1 채널(CH1)을 공통 소스 라인(CSL)과 분리하기 위한 더미 메모리 셀들 또는 접지 선택 트랜지스터들의 문턱 전압들은 반복적으로 체크되고, 재조정될 수 있다.
예시적으로, 도 19의 동작 방법은 불휘발성 메모리(100)가 쓰기, 읽기 또는 소거를 수행할 때마다 수행될 수 있다.
예시적으로, S420 단계에서 사용되는 문턱값은 고정된 값 또는 가변되는 값일 수 있다. 예를 들어, 문턱값은 랜덤으로 생성되는 값일 수 있다. 문턱값은 불휘발성 메모리(100)에서 동작들이 수행되는 횟수가 증가함에 따라 점차적으로 감소하는 값일 수 있다.
도 20은 본 발명의 제 1 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 20을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리(1100) 및 컨트롤러(1200)를 포함한다.
예시적으로, 불휘발성 메모리(1100)는 도 1 내지 도 19를 참조하여 설명된 불휘발성 메모리(100)일 수 있다. 불휘발성 메모리(1100)는 도 1 내지 도 19를 참조하여 설명된 바와 같이, 소거 상태보다 높은 문턱 전압을 갖는 더미 메모리 셀들 또는 접지 선택 트랜지스터들을 포함할 수 있다. 불휘발성 메모리(1100)는 더미 워드 라인 또는 접지 선택 라인의 전압을 다른 라인들의 전압들보다 먼저 회복시킬 수 있다. 불휘발성 메모리(1100)는 더미 워드 라인 또는 접지 선택 라인에 음의 전압을 인가할 수 있다.
불휘발성 메모리(1100)는 EPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.
컨트롤러(1200)는 불휘발성 메모리(1100)에 연결된다. 컨트롤러(1200)는 불휘발성 메모리(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(1200)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 그리고 파이어와이어(Firewire) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다.
컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(120) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
예시적으로, 불휘발성 메모리(1100) 또는 메모리 시스템(1000)은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 21은 본 발명의 제 2 실시 예에 따른 메모리 시스템(2000)을 보여주는 블록도이다. 도 21을 참조하면, 메모리 시스템(2000)은 불휘발성 메모리(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
예시적으로, 불휘발성 메모리(2100)는 도 1 내지 도 19를 참조하여 설명된 불휘발성 메모리(100)일 수 있다. 불휘발성 메모리(2100)는 도 1 내지 도 19를 참조하여 설명된 바와 같이, 소거 상태보다 높은 문턱 전압을 갖는 더미 메모리 셀들 또는 접지 선택 트랜지스터들을 포함할 수 있다. 불휘발성 메모리(2100)는 더미 워드 라인 또는 접지 선택 라인의 전압을 다른 라인들의 전압들보다 먼저 회복시킬 수 있다. 불휘발성 메모리(2100)는 더미 워드 라인 또는 접지 선택 라인에 음의 전압을 인가할 수 있다.
도 21에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변경될 수 있다.
도 22는 본 발명의 실시 예에 따른 메모리 카드(3000)를 보여준다. 도 22를 참조하면, 메모리 카드(3000)는 불휘발성 메모리(3100), 컨트롤러(3200), 그리고 커넥터(3300)를 포함한다.
예시적으로, 불휘발성 메모리(3100)는 도 1 내지 도 19를 참조하여 설명된 불휘발성 메모리(100)일 수 있다. 불휘발성 메모리(3100)는 도 1 내지 도 19를 참조하여 설명된 바와 같이, 소거 상태보다 높은 문턱 전압을 갖는 더미 메모리 셀들 또는 접지 선택 트랜지스터들을 포함할 수 있다. 불휘발성 메모리(3100)는 더미 워드 라인 또는 접지 선택 라인의 전압을 다른 라인들의 전압들보다 먼저 회복시킬 수 있다. 불휘발성 메모리(3100)는 더미 워드 라인 또는 접지 선택 라인에 음의 전압을 인가할 수 있다. 커넥터(3300)는 메모리 카드(3000)와 외부 장치(예를 들어, 호스트)를 전기적으로 연결할 수 있다.
메모리 카드(3000)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드들을 구성할 수 있다.
도 23은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(4000, SSD, Solid State Drive)를 보여준다. 도 23을 참조하면, 솔리드 스테이트 드라이브(4000)는 복수의 불휘발성 메모리들(4100), 컨트롤러(4200), 그리고 커넥터(4300)를 포함한다.
예시적으로, 불휘발성 메모리(4100)는 도 1 내지 도 19를 참조하여 설명된 불휘발성 메모리(100)일 수 있다. 불휘발성 메모리(4100)는 도 1 내지 도 19를 참조하여 설명된 바와 같이, 소거 상태보다 높은 문턱 전압을 갖는 더미 메모리 셀들 또는 접지 선택 트랜지스터들을 포함할 수 있다. 불휘발성 메모리(4100)는 더미 워드 라인 또는 접지 선택 라인의 전압을 다른 라인들의 전압들보다 먼저 회복시킬 수 있다. 불휘발성 메모리(4100)는 더미 워드 라인 또는 접지 선택 라인에 음의 전압을 인가할 수 있다. 커넥터(4300)는 솔리드 스테이트 드라이브(4000)와 외부 장치(예를 들어, 호스트)를 전기적으로 연결할 수 있다.
도 24는 본 발명의 실시 예에 따른 컴퓨팅 장치(5000)를 보여주는 블록도이다. 도 24를 참조하면, 컴퓨팅 장치(5000)는 프로세서(5100), 메모리(5200), 스토리지(5300), 모뎀(5400), 그리고 사용자 인터페이스(5500)를 포함한다.
프로세서(5100)는 컴퓨팅 장치(5000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(5100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(5100)는 범용 프로세서 또는 어플리케이션 프로세서일 수 있다.
메모리(5200)는 프로세서(5100)와 통신할 수 있다. 메모리(5200)는 프로세서(5100) 또는 컴퓨팅 장치(5000)의 동작 메모리(또는 메인 메모리)일 수 있다. 메모리(5200)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지(5300)는 컴퓨팅 장치(5000)에서 장기적으로 저장하고자 하는 데이터를 저장할 수 있다. 스토리지(5300)는 하드 디스크 드라이브(HDD, Hard Disk Drive) 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지(5300)는 도 1 내지 도 19를 참조하여 설명된 불휘발성 메모리(100)일 수 있다. 스토리지(5300)는 도 1 내지 도 19를 참조하여 설명된 바와 같이, 소거 상태보다 높은 문턱 전압을 갖는 더미 메모리 셀들 또는 접지 선택 트랜지스터들을 포함할 수 있다. 스토리지(5300)는 더미 워드 라인 또는 접지 선택 라인의 전압을 다른 라인들의 전압들보다 먼저 회복시킬 수 있다. 스토리지(5300)는 더미 워드 라인 또는 접지 선택 라인에 음의 전압을 인가할 수 있다.
예시적으로, 메모리(5200) 및 스토리지(5300)는 동일한 종류의 불휘발성 메모리로 구성될 수 있다. 이때, 메모리(5200) 및 스토리지(5300)는 하나의 반도체 집적 회로로 구성될 수 있다.
모뎀(5400)은 프로세서(5100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(5400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(5400)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SCSI (Small Computer Small Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(5500)는 프로세서(5100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(5500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(5500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 불휘발성 메모리
110; 메모리 셀 어레이
120; 어드레스 디코더
130; 읽기 및 쓰기 회로
140; 제어 로직 및 전압 발생기
1000, 2000; 메모리 시스템
3000; 메모리 카드
4000; 솔리드 스테이트 드라이브
5000; 컴퓨팅 장치

Claims (10)

  1. 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리의 동작 방법에 있어서:
    각 셀 스트링의 메모리 셀들 중 상기 기판과 인접한 적어도 하나의 제 1 메모리 셀의 문턱 전압을 소거 상태의 문턱 전압 산포보다 높게 조절하는 단계;
    각 셀 스트링에서 상기 적어도 하나의 제 1 메모리 셀보다 높은 곳에 위치한 제 2 메모리 셀에 대해 읽기를 수행하는 단계;
    상기 제1 메모리 셀의 상기 문턱 전압을 체크하는 단계; 그리고
    상기 제 1 메모리 셀의 상기 문턱 전압이 낮아진 것으로 판별되면, 상기 제 1 메모리 셀의 상기 문턱 전압을 상기 소거 상태의 문턱 전압 산포보다 높게 다시 조절하는 단계를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    각 셀 스트링의 상기 적어도 하나의 제 1 메모리 셀은 외부 장치로부터 수신되는 데이터를 저장하지 않는 더미 메모리 셀인 동작 방법.
  3. 제 1 항에 있어서,
    상기 복수의 셀 스트링들은 상기 기판 위에서 행들 및 열들로 배열되고,
    하나의 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결되고,
    둘 이상의 행들의 셀 스트링들의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 공통으로 연결되고,
    상기 기판으로부터 동일한 높이에 위치한 상기 복수의 셀 스트링들의 메모리 셀들은 하나의 워드 라인에 공통으로 연결되는 동작 방법.
  4. 제 3 항에 있어서,
    상기 읽기를 수행하는 단계는,
    상기 복수의 셀 스트링들에 연결된 스트링 선택 라인들 중 선택된 스트링 선택 라인에 턴-온 전압을 인가하는 단계;
    상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인에 턴-오프 전압을 인가하는 단계;
    상기 복수의 셀 스트링들에 연결된 접지 선택 라인에 턴-온 전압을 인가하는 단계;
    상기 복수의 셀 스트링들에 연결된 워드 라인들 중 선택된 워드 라인에 상기 턴-온 전압을 인가하는 단계;
    상기 워드 라인들 중 비선택된 워드 라인에 읽기 전압을 인가하는 단계; 그리고
    상기 선택된 스트링 선택 라인, 상기 워드 라인들, 그리고 상기 접지 선택 라인에 접지 전압을 인가하는 단계를 포함하는 동작 방법.
  5. 제 4 항에 있어서,
    상기 제 1 메모리 셀은, 상기 워드 라인들에 접지 전압이 인가될 때 상기 제 1 메모리 셀에 연결된 제 1 워드 라인의 전압이 상기 접지 전압의 레벨에 도달하기 전에 턴-오프 되는 문턱 전압들을 갖는 동작 방법.
  6. 제 4 항에 있어서,
    상기 워드 라인들 중 상기 제 1 메모리 셀에 연결된 제 1 워드 라인은, 상기 제 2 메모리 셀에 연결된 제 2 워드 라인보다 먼저 접지 전압을 공급받는 동작 방법.
  7. 제 6 항에 있어서,
    상기 접지 선택 라인에 공급되는 접지 전압은 상기 제 1 워드 라인에 공급되는 접지 전압과 동시에 인가되는 동작 방법.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 체크하는 단계 및 상기 다시 조절하는 단계는, 읽기, 쓰기 또는 프로그램 횟수에 따라 주기적으로 수행되는 동작 방법.
  10. 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 복수의 셀 스트링들의 복수의 메모리 셀들과 연결되고, 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되고, 그리고 접지 선택 라인을 통해 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들과 연결되는 어드레스 디코더; 그리고
    비트 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되는 읽기 및 쓰기 회로를 포함하고,
    읽기 동작이 종료될 때, 상기 어드레스 디코더는 상기 스트링 선택 라인들, 상기 워드 라인들 및 상기 접지 선택 라인에 접지 전압을 인가하도록 구성되고,
    각 셀 스트링의 복수의 메모리 셀들 중 상기 기판과 인접한 적어도 하나의 제 1 메모리 셀은 소거 상태의 문턱 전압 산포보다 높은 문턱 전압을 유지하는 불휘발성 메모리.
KR1020130021434A 2013-02-27 2013-02-27 불휘발성 메모리 및 불휘발성 메모리의 동작 방법 KR102068163B1 (ko)

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