KR101762828B1 - 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 적어도 하나의 스트링 선택 트랜지스터를 포함한다. 본 발명의 동작 방법은 커맨드 및 어드레스를 수신하는 단계, 상기 수신된 커맨드 및 어드레스에 응답하여 전압 인가 시간을 결정하는 단계, 그리고 상기 결정된 전압 인가 시간 동안 상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들에 특정 전압을 인가하는 단계로 구성된다.

Description

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD OF NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 목적은 향상된 신뢰도를 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법을 제공하는 데에 있다.
복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 적어도 하나의 스트링 선택 트랜지스터를 포함하는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은, 커맨드 및 어드레스를 수신하는 단계; 상기 수신된 커맨드 및 어드레스에 응답하여, 전압 인가 시간을 결정하는 단계; 그리고 상기 결정된 전압 인가 시간 동안, 상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들에 특정 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 수신된 커맨드가 프로그램 커맨드일 때, 상기 특정 전압을 인가하는 단계는 상기 결정된 전압 인가 시간 동안 상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 전압 인가 시간을 결정하는 단계는, 상기 수신된 어드레스 중 상기 복수의 셀 스트링들의 메모리 셀들에 연결된 복수의 워드 라인들을 가리키는 워드 라인 어드레스가 감소할수록, 상기 전압 인가 시간을 점차적으로 감소시키는 단계를 포함한다.
실시 예로서, 상기 복수의 셀 스트링들은 상기 기판과 접촉하고 상기 기판과 수직한 방향으로 신장된 복수의 필라들을 각각 포함하고, 상기 전압 인가 시간을 결정하는 단계는, 상기 수신된 어드레스에 대응하는 상기 셀 스트링들의 메모리 셀들에 대응하는 필라들의 단면적이 감소할수록, 상기 전압 인가 시간을 점차적으로 감소시키는 단계를 포함한다.
실시 예로서, 상기 복수의 셀 스트링들의 복수의 메모리 셀들에 연결된 복수의 워드 라인들은 복수의 워드 라인 그룹들을 형성하고, 상기 전압 인가 시간을 결정하는 단계는, 상기 수신된 어드레스가 상기 복수의 워드 라인 그룹들 중 어느 워드 라인 그룹에 대응하는지에 따라 상기 전압 인가 시간을 결정하는 단계를 포함한다.
실시 예로서, 상기 특정 전압을 인가하는 단계가 수행된 후에, 상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들에 검증 전압을 인가하는 단계; 그리고 상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들 중 페일된 메모리 셀이 검출될 때, 상기 결정된 전압 인가 시간 동안 상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들에 상기 특정 전압을 다시 인가하는 단계를 더 포함한다.
실시 예로서, 상기 전압 인가 시간이 변화하여도, 상기 특정 전압이 한번 인가되기 시작한 후에 상기 검증 전압이 후속하여 인가되기 시작할 때까지의 시간은 일정하게 유지된다.
실시 예로서, 상기 전압 인가 시간이 변화하여도, 상기 특정 전압의 인가가 중지된 후 상기 검증 전압이 후속하여 인가되기 시작할 때까지의 시간은 일정하게 유지된다.
실시 예로서, 상기 수신된 커맨드가 소거 커맨드일 때, 상기 특정 전압을 인가하는 단계는 상기 결정된 전압 인가 시간 동안 상기 기판을 통해 상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들에 소거 전압을 인가하는 단계를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 적어도 하나의 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이; 복수의 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들의 복수의 스트링 선택 트랜지스터들에 연결되고, 복수의 워드 라인들을 통해 상기 복수의 셀 스트링들의 복수의 메모리 셀들에 연결되고, 접지 선택 라인을 통해 상기 복수의 셀 스트링들의 복수의 접지 선택 트랜지스터들에 연결되는 어드레스 디코더; 복수의 비트 라인들을 통해 상기 복수의 셀 스트링들의 복수의 스트링 선택 트랜지스터들에 연결되는 읽기 및 쓰기 회로; 복수의 전압들을 발생하도록 구성되는 전압 발생기; 그리고 상기 전압 발생기에서 발생되는 특정 전압이 상기 메모리 셀 어레이의 복수의 메모리 셀들에 인가되는 전압 인가 시간을 조절하도록 구성되는 제어 로직을 포함한다.
본 발명에 따르면, 필라들의 단면적이 변화함에 따라 프로그램 전압 및 소거 전압이 인가되는 시간이 변화한다. 메모리 셀들의 문턱 전압 산포가 감소되므로, 향상된 신뢰도를 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 2는 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 보여주는 블록도이다.
도 4는 도 3의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 1 예에 따른 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ' 선에 따른 사시단면도의 제 1 예를 보여준다.
도 6은 도 4의 Ⅴ-Ⅴ' 선에 따른 단면도의 제 1 예를 보여준다.
도 7은 도 6의 셀 트랜지스터들 중 하나를 보여주는 확대도이다.
도 8은 도 4의 평면도의 일 부분(EC)의 제 1 예에 따른 등가 회로(BLKa1)를 보여준다.
도 9는 프로그램 및 검증 시에 메모리 블록에 공급되는 전압들을 보여주는 테이블이다.
도 10은 도 9의 전압들에 따라 프로그램된 메모리 셀들의 문턱 전압 산포를 보여준다.
도 11은 본 발명의 실시 예에 따른 프로그램 방법을 보여주는 순서도이다.
도 12는 프로그램 전압의 전압 인가 시간의 예를 보여주는 테이블이다.
도 13은 전압 인가 시간을 달리하여 프로그램을 수행하는 제 1 예를 보여주는 타이밍도이다.
도 14는 전압 인가 시간을 달리하여 프로그램을 수행하는 제 2 예를 보여주는 타이밍도이다.
도 15는 전압 인가 시간을 달리하여 프로그램을 수행하는 제 3 예를 보여주는 타이밍도이다.
도 16은 워드 라인 그룹들의 예를 보여주는 테이블이다.
도 17은 도 4의 평면도의 일 부분의 제 2 예에 따른 등가 회로를 보여주는 회로도이다.
도 18은 도 4의 평면도의 일 부분의 제 3 예에 따른 등가 회로를 보여주는 회로도이다.
도 19는 도 4의 평면도의 일 부분의 제 4 예에 따른 등가 회로를 보여주는 회로도이다.
도 20은 소거 및 소거 검증 시에 메모리 블록에 공급되는 전압들을 보여주는 테이블이다.
도 21은 본 발명의 실시 예에 따른 소거 방법을 보여주는 순서도이다.
도 22는 소거 전압의 전압 인가 시간의 예를 보여주는 테이블이다.
도 23은 전압 인가 시간을 달리하여 소거를 수행하는 제 1 예를 보여주는 타이밍도이다.
도 24는 전압 인가 시간을 달리하여 소거를 수행하는 제 2 예를 보여주는 타이밍도이다.
도 25는 전압 인가 시간을 달리하여 소거를 수행하는 제 3 예를 보여주는 타이밍도이다.
도 26은 도 4의 평면도의 일 부분의 제 5 예에 따른 등가 회로를 보여주는 회로도이다.
도 27은 도 4의 평면도의 일 부분의 제 6 예에 따른 등가 회로를 보여주는 회로도이다.
도 28은 도 4의 평면도의 일 부분의 제 7 예에 따른 등가 회로를 보여주는 회로도이다.
도 29는 도 4의 Ⅴ-Ⅴ' 선에 따른 사시단면도의 제 2 예를 보여준다.
도 30은 도 4의 Ⅴ-Ⅴ' 선에 따른 단면도의 제 2 예를 보여준다.
도 31은 도 4, 도 29, 그리고 도 30의 메모리 블록의 프로그램 시에 공급되는 전압들을 보여주는 타이밍도이다.
도 32는 도 3의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 2 예에 따른 평면도이다.
도 33은 도 32의 ⅩⅩⅩⅢ-ⅩⅩⅩⅢ' 선에 따른 사시단면도를 보여준다.
도 34는 도 32의 ⅩⅩⅩⅢ-ⅩⅩⅩⅢ' 선에 따른 단면도를 보여준다.
도 35는 도 3의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 3 예에 따른 평면도이다.
도 36은 도 35의 ⅩⅩⅩⅥ-ⅩⅩⅩⅥ' 선에 따른 사시단면도를 보여준다.
도 37은 도 35의 ⅩⅩⅩⅥ-ⅩⅩⅩⅥ' 선에 따른 단면도를 보여준다.
도 38은 도 3의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 4 예에 따른 평면도이다.
도 39는 도 38의 ⅩⅩⅩⅨ-ⅩⅩⅩⅨ' 선에 따른 사시단면도를 보여준다.
도 40은 도 3의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 5 예에 따른 평면도이다.
도 41은 도 40의 ⅩⅩⅩⅩⅠ-ⅩⅩⅩⅩⅠ' 선에 따른 사시단면도를 보여준다.
도 42는 도 40의 ⅩⅩⅩⅩⅠ-ⅩⅩⅩⅩⅠ' 선에 따른 단면도를 보여준다.
도 43은 도 40 내지 도 42의 메모리 블록의 프로그램 시에 공급되는 전압들을 보여주는 타이밍도이다.
도 44는 도 3의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 6 예에 따른 평면도이다.
도 45는 도 44의 ⅩⅩⅩⅩⅤ-ⅩⅩⅩⅩⅤ' 선에 따른 사시단면도의 제 1 예를 보여준다.
도 46은 도 44의 ⅩⅩⅩⅩⅤ-ⅩⅩⅩⅩⅤ' 선에 따른 단면도의 제 1 예를 보여준다.
도 47은 도 44의 평면도의 일 부분의 제 1 예에 따른 등가 회로를 보여준다.
도 48은 도 44의 ⅩⅩⅩⅩⅧ-ⅩⅩⅩⅩⅧ' 선에 따른 사시단면도의 제 2 예를 보여준다.
도 49는 도 44의 ⅩⅩⅩⅩⅧ-ⅩⅩⅩⅩⅧ' 선에 따른 단면도의 제 2 예를 보여준다.
도 50은 도 44의 평면도의 일 부분의 제 2 예에 따른 등가 회로를 보여준다.
도 51은 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 52는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 53은 본 발명의 제 3 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 54는 전압 인가 시간 및 레벨을 달리하여 프로그램을 수행하는 제 1 예를 보여주는 타이밍도이다.
도 55는 전압 인가 시간 및 레벨을 달리하여 프로그램을 수행하는 제 2 예를 보여주는 타이밍도이다.
도 56은 전압 인가 시간 및 레벨을 달리하여 프로그램을 수행하는 제 3 예를 보여주는 타이밍도이다.
도 57은 워드 라인 그룹들의 다른 예를 보여주는 테이블이다.
도 58은 전압 인가 시간 및 레벨을 달리하여 프로그램을 수행하는 제 4 예를 보여주는 타이밍도이다.
도 59는 전압 인가 시간 및 레벨을 달리하여 프로그램을 수행하는 제 5 예를 보여주는 타이밍도이다.
도 60은 전압 인가 시간 및 레벨을 달리하여 소거를 수행하는 제 1 예를 보여주는 타이밍도이다.
도 61은 전압 인가 시간 및 레벨을 달리하여 소거를 수행하는 제 2 예를 보여주는 타이밍도이다.
도 62는 전압 인가 시간 및 레벨을 달리하여 소거를 수행하는 제 3 예를 보여주는 타이밍도이다.
도 63은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 64는 도 63의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 65는 도 64를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
'선택된 비트 라인' 또는 '선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다. '비선택된 비트 라인' 또는 '비선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 금지 또는 읽기 금지의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다.
'선택된 스트링 선택 라인'은 복수의 스트링 선택 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터를 포함하는 셀 스트링에 연결된 스트링 선택 라인을 가리킨다. '비선택된 스트링 선택 라인' 또는 '비선택된 스트링 선택 라인들'은 복수의 스트링 선택 라인들 중 선택된 스트링 선택 라인을 제외한 나머지 스트링 선택 라인 또는 나머지 스트링 선택 라인들을 가리킨다. '선택된 스트링 선택 트랜지스터들'은 선택된 스트링 선택 라인에 연결된 스트링 선택 트랜지스터들을 가리킨다. '비선택된 스트링 선택 트랜지스터들'은 비선택된 스트링 선택 라인 또는 비선택된 스트링 선택 라인들에 연결된 스트링 선택 트랜지스터들을 가리킨다.
'선택된 접지 선택 라인'은 복수의 접지 선택 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터를 포함하는 셀 스트링에 연결된 접지 선택 라인을 가리킨다. '비선택된 접지 선택 라인'은 복수의 접지 선택 라인들 중 선택된 접지 선택 라인을 제외한 나머지 접지 선택 라인 또는 나머지 접지 선택 라인들을 가리킨다. '선택된 접지 선택 트랜지스터들'은 선택된 접지 선택 라인에 연결된 접지 선택 트랜지스터들을 가리킨다. '비선택된 접지 선택 트랜지스터들'은 비선택된 접지 선택 라인 또는 비선택된 접지 선택 라인들에 연결된 접지 선택 트랜지스터들을 가리킨다.
'선택된 워드 라인'은 복수의 워드 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 워드 라인을 가리킨다. '비선택된 워드 라인' 또는 '비선택된 워드 라인들'은 복수의 워드 라인들 중 선택된 워드 라인을 제외한 나머지 워드 라인 또는 나머지 워드 라인들을 가리킨다.
'선택된 메모리 셀' 또는 '선택된 메모리 셀들'은 복수의 메모리 셀들 중 프로그램 또는 읽기의 대상이 되는 메모리 셀들을 가리킨다. '비선택된 메모리 셀' 또는 '비선택된 메모리 셀들'은 복수의 메모리 셀들 중 선택된 메모리 셀 또는 선택된 메모리 셀들을 제외한 나머지 메모리 셀 또는 나머지 메모리 셀들을 가리킨다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다. 도 1을 참조하면, S110 단계에서 커맨드(CMD) 및 어드레스(ADDR)가 수신된다. 커맨드(CMD)는 프로그램 커맨드 또는 소거 커맨드일 수 있다. 어드레스(ADDR)는 프로그램될 메모리 셀들 또는 소거될 메모리 셀들을 가리킬 수 있다.
S120 단계에서, 전압 인가 시간이 결정된다. 예를 들어, S110 단계에서 수신된 커맨드(CMD) 및 어드레스(ADDR)에 따라 전압 인가 시간이 결정될 수 있다.
S130 단계에서, 특정 전압이 메모리 셀들에 인가된다. 예를 들어, S110 단계에서 수신된 어드레스(ADDR)에 대응하는 메모리 셀들에, S120 단계에서 결정된 전압 인가 시간 동안, S110 단계에서 수신된 커맨드(CMD)에 대응하는 전압이 인가될 수 있다. 수신된 커맨드(CMD)가 프로그램 커맨드일 때, 특정 전압은 프로그램 전압일 수 있고, 수신된 어드레스(ADDR)에 대응하는 메모리 셀들은 프로그램될 수 있다. 수신된 커맨드(CMD)가 소거 커맨드일 때, 특정 전압은 소거 전압일 수 있고, 수신된 어드레스(ADDR)에 대응하는 메모리 셀들은 소거될 수 있다.
도 2는 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 2를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 발생기(150)를 포함한다.
메모리 셀 어레이(110)는 기판 상에 행 및 열 방향을 따라 배치된 복수의 셀 스트링들을 포함한다. 각 셀 스트링은 기판과 수직한 방향을 따라 적층된 복수의 메모리 셀들을 포함한다. 즉, 메모리 셀들은 기판 상에서 행 및 열을 따라 제공되며, 기판과 수직한 방향으로 적층되어 3차원 구조를 형성한다. 예시적으로, 메모리 셀 어레이(110)는 각각 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들을 포함한다.
어드레스 디코더(120)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 그리고 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 워드 라인들(WL) 중 디코딩된 행 어드레스에 대응하는 워드 라인을 선택하도록 구성된다. 어드레스 디코더(120)는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL) 중 디코딩된 행 어드레스에 대응하는 스트링 선택 라인 및 접지 선택 라인을 선택하도록 구성된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(DCA)를 읽기 및 쓰기 회로(130)에 전달한다.
예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더(미도시), 열 어드레스를 디코딩하는 열 디코더(미도시), 수신된 어드레스(ADDR)를 저장하는 어드레스 버퍼(미도시)를 포함할 수 있다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(130)는 외부와 데이터(DATA)를 교환하도록 구성된다. 읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신한다. 디코딩된 열 어드레스(DCA)에 응답하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택한다.
예시적으로, 읽기 및 쓰기 회로(130)는 외부로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 외부로 출력한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 즉, 읽기 및 쓰기 회로(130)는 카피-백(copy-back) 동작을 수행한다.
예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터, 미도시), 열 선택 회로(미도시), 데이터 버퍼(미도시) 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기(미도시), 쓰기 드라이버(미도시), 열 선택 회로(미도시), 데이터 버퍼(미도시) 등과 같은 구성 요소들을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120) 및 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직(140)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(140)은 외부로부터 수신되는 제어 신호(CTRL)에 응답하여 동작한다. 제어 신호(CTRL)는 커맨드(CMD)를 포함할 수 있다.
전압 발생기(150)는 제어 로직(140)의 제어에 따라 동작한다. 전압 발생기(150)는 불휘발성 메모리 장치(100)에서 사용되는 다양한 전압들을 발생하도록 구성된다. 전압 발생기(150)는 불휘발성 메모리 장치(100)에서 사용되는 고전압들을 발생할 수 있다. 전압 발생기(150)에서 발생된 전압들은 어드레스 디코더(120) 및 메모리 셀 어레이(110)에 공급될 수 있다.
제어 로직(140)은 인가 시간 제어기(160)를 포함한다. 인가 시간 제어기(160)는 특정 전압의 전압 인가 시간을 결정할 수 있다. 인가 시간 제어기(160)는 제어 로직(140)의 제어에 따라 프로그램 전압 또는 소거 전압의 인가 시간을 제어할 수 있다. 인가 시간 제어기(160)는 수신된 어드레스(ADDR)에 따라 인가 시간을 제어할 수 있다. 예를 들어, 수신된 어드레스(ADDR)가 변화할 때, 인가 시간 제어기(160)에 의해 결정되는 전압 인가 시간이 변화할 수 있다.
제어 로직(140)은 인가 시간 제어기(160)에 의해 결정된 인가 시간 동안 워드 라인들(WL)에 특정 전압(예를 들어 프로그램 전압)을 공급하도록, 어드레스 디코더(120)를 제어할 수 있다. 제어 로직(140)은 인가 시간 제어기(160)에 의해 결정된 인가 시간 동안 메모리 셀 어레이(110)에 특정 전압(예를 들어 소거 전압)을 공급하도록, 전압 발생기(150)를 제어할 수 있다.
인가 시간 제어기(160)는 외부로부터 수신되는 어드레스(ADDR)에 응답하여 전압 인가 시간을 결정할 수 있다. 인가 시간 제어기(160)는 어드레스 디코더(120)로부터 수신되는 어드레스에 응답하여 전압 인가 시간을 결정할 수 있다. 예를 들어, 인가 시간 제어기(160)는 어드레스 디코더(220)에 의해 디코딩된 행 어드레스, 행 어드레스, 또는 블록 어드레스에 응답하여 전압 인가 시간을 결정할 수 있다.
도 3은 도 2의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 2 및 도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 셀 스트링들(미도시)을 포함할 수 있다. 제 1 및 제 3 방향들을 따라 복수의 셀 스트링들(미도시)이 이격될 수 있다.
하나의 메모리 블록의 셀 스트링들(미도시)은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 하나의 접지 선택 라인 또는 복수의 접지 선택 라인들(GSL), 그리고 공통 소스 라인(미도시)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)의 셀 스트링들(미도시)은 복수의 비트 라인들(BL)을 공유할 수 있다. 예를 들어, 복수의 비트 라인들(BL)은 제 2 방향을 따라 신장되어, 복수의 메모리 블록들(BLK1~BLKz)에서 공유될 수 있다.
메모리 블록들(BLK1~BLKz)은 도 2에 도시된 어드레스 디코더(120)에 의해 선택된다. 예를 들면, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스(ADDR)에 대응하는 메모리 블록을 선택하도록 구성된다. 프로그램, 읽기, 그리고 소거는 선택된 메모리 블록에서 수행된다. 메모리 블록들(BLK1~BLKz)은 도 4 내지 도 7을 참조하여 더 상세하게 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 일부를 보여주는 제 1 예에 따른 평면도이다. 도 5는 도 4의 Ⅴ-Ⅴ' 선에 따른 사시단면도의 제 1 예를 보여준다. 도 6은 도 4의 Ⅴ-Ⅴ' 선에 따른 단면도의 제 1 예를 보여준다.
도 4 내지 도 6을 참조하면, 제 1 내지 제 3 방향들을 따라 신장된 3차원 구조물들이 제공된다.
기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격된 복수의 공통 소스 영역들(CSR)이 제공된다. 복수의 공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인을 구성할 수 있다.
복수의 공통 소스 영역들(CSR)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다. 예를 들면, 복수의 공통 소스 영역들(CSR)은 N 도전형을 가질 수 있다. 이하에서, 복수의 공통 소스 영역들(CSR)은 N 도전형을 갖는 것으로 가정한다. 그러나, 복수의 공통 소스 영역들(CSR)은 N 도전형을 갖는 것으로 한정되지 않는다.
복수의 공통 소스 영역들(CSR) 중 인접한 두 개의 공통 소스 영역들 사이에서, 복수의 절연 물질들(112, 112a)이 제 3 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(112, 112a)은 제 3 방향을 따라 서로 이격될 수 있다. 복수의 절연 물질들(112, 112a)은 제 1 방향을 따라 신장된다. 예시적으로, 복수의 절연 물질들(112, 112a)은 반도체 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연 물질들(112, 112a) 중 기판(111)과 접촉하는 절연 물질(112a)의 두께는 다른 절연 물질들(112)의 두께보다 얇을 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(PL)이 제공된다. 예시적으로, 복수의 필라들(PL)은 절연 물질들(112, 112a)을 관통하여 기판(111)과 접촉할 수 있다.
예시적으로, 인접한 두 개의 공통 소스 영역들 사이에서, 필라들은 제 1 방향을 따라 서로 이격될 수 있다. 필라들은 제 1 방향을 따라 한 줄로 배치될 수 있다.
예시적으로, 복수의 필라들(PL)은 복수의 물질들을 포함할 수 있다. 예를 들면, 필라들(PL)은 채널막들(114) 및 채널막들(114) 내부의 내부 물질들(115)을 포함할 수 있다.
채널막들(114)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
내부 물질들(115)은 절연 물질을 포함한다. 예를 들면, 내부 물질들(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서, 절연 물질들(112, 112a) 및 필라들(PL)의 노출된 표면들에 정보 저장막들(116)이 제공된다. 정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서 그리고 절연 물질들(112, 112a) 사이에서, 정보 저장막들(116)의 노출된 표면들에 도전 물질들(CM1~CM8)이 제공된다. 도전 물질들(CM1~CM8)은 제 1 방향을 따라 신장될 수 있다. 공통 소스 영역들(CSR) 상에서, 도전 물질들(CM1~CM8)은 워드 라인 컷들(WL cut)에 의해 분리될 수 있다. 워드 라인 컷들(WL Cut)은 공통 소스 영역들(CSR)을 노출할 수 있다. 워드 라인 컷들(WL cut)은 제 1 방향을 따라 신장될 수 있다.
예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
예시적으로, 절연 물질들(112, 112a) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 정보 저장막들(116)은 제거될 수 있다. 예시적으로, 절연 물질들(112, 112a)의 측면들 중 필라들(PL)과 대향하는 측면에 제공되는 정보 저장막들(116)은 제거될 수 있다.
복수의 필라들(PL) 상에 복수의 드레인들(320)이 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 드레인들(320)은 필라들(PL)의 채널막들(114)의 상부들로 확장될 수 있다.
드레인들(320) 상에, 제 2 방향으로 신장되고, 제 1 방향을 따라 서로 이격된 비트 라인들(BL)이 제공된다. 비트 라인들(BL)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘과 같은 비금속성 도전 물질들을 포함할 수 있다.
도전 물질들(CM1~CM8)은 기판(111)으로부터의 순서에 따라 제 1 내지 제 8 높이를 가질 수 있다.
복수의 필라들(PL)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 셀 스트링들을 형성한다. 복수의 필라들(PL) 각각은 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 셀 스트링을 구성한다.
기판(111) 상에서, 필라들(PL)은 행 및 열 방향을 따라 제공된다. 제 8 도전 물질들(CM8)은 행들을 구성할 수 있다. 제 8 도전 물질들(CM8) 중 동일한 도전 물질에 연결된 필라들은 하나의 행을 구성할 수 있다. 비트 라인들(BL)은 열들을 구성할 수 있다. 비트 라인들(BL) 중 동일한 비트 라인에 연결된 필라들은 하나의 열을 구성할 수 있다. 필라들(PL)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 행 및 열 방향을 따라 배치되는 복수의 셀 스트링들을 구성한다. 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다.
도 7은 도 6의 셀 트랜지스터들(CT) 중 하나를 보여주는 확대도이다. 도 4 내지 도 7을 참조하면, 셀 트랜지스터들(CT)은 도전 물질들(CM1~CM8), 필라들(PL), 그리고 도전 물질들(CM1~CM8)과 필라들(PL) 사이에 제공되는 정보 저장막들(116)로 구성된다.
정보 저장막들(116)은 도전 물질들(CM1~CM8) 및 필라들(PL)의 사이로부터 도전 물질들(CM1~CM8)의 상면들 및 하면들로 신장된다. 정보 저장막들(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
셀 트랜지스터들(CT)에서, 필라들(PL)의 채널막들(114)은 기판(111)과 동일한 P 타입 실리콘을 포함할 수 있다. 채널막들(114)은 셀 트랜지스터들(CT)의 바디(body)로 동작한다. 채널막들(114)은 기판(111)과 수직한 방향으로 형성된다. 즉, 채널막들(114)은 수직 바디로 동작할 수 있다. 채널막들(114)에 수직 채널들이 형성될 수 있다.
필라들(PL)에 인접한 제 1 서브 절연막들(117)은 셀 트랜지스터들(CT)의 터널링 절연막으로 동작한다. 예를 들면, 제 1 서브 절연막들(117)은 열산화막을 포함할 수 있다. 제 1 서브 절연막들(117)은 실리콘 산화막을 포함할 수 있다.
제 2 서브 절연막들(118)은 셀 트랜지스터들(CT)의 전하 저장막들로 동작한다. 예를 들면, 제 2 서브 절연막들(118)은 전하 포획막들로 동작할 수 있다. 예를 들면, 제 2 서브 절연막들(118)은 질화막 또는 금속 산화막을 포함할 수 있다.
도전 물질들(CM1~CM8)에 인접한 제 3 서브 절연막들(119)은 셀 트랜지스터들(CT)의 블로킹 절연막들로 동작한다. 예시적으로, 제 3 서브 절연막들(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막들(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 제 3 서브 절연막들(119)은 실리콘 산화막을 포함할 수 있다.
예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONA (oxide-nitride-aluminum oxide) 또는 ONO (oxide-nitride-oxide)를 구성할 수 있다.
복수의 도전 물질들(CM1~CM8)은 셀 트랜지스터들(CT)의 게이트들(또는 제어 게이트들)로 동작한다.
즉, 게이트들(또는 제어 게이트들)로 동작하는 복수의 도전 물질들(CM1~CM8), 블로킹 절연막들로 동작하는 제 3 서브 절연막들(119), 전하 저장막들로 동작하는 제 2 서브 절연막들(118), 터널링 절연막들로 동작하는 제 1 서브 절연막들(117), 그리고 수직 바디로 동작하는 채널막들(114)은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 구성한다. 예시적으로, 셀 트랜지스터들(CT)은 전하 포획형 셀 트랜지스터들일 수 있다.
셀 트랜지스터들(CT)은 높이에 따라 상이한 용도로 사용될 수 있다. 예를 들면, 셀 트랜지스터들(CT) 중 상부에 제공되는 적어도 하나의 높이의 셀 트랜지스터들은 스트링 선택 트랜지스터들로 사용될 수 있다. 스트링 선택 트랜지스터들은 셀 스트링들과 비트 라인들 사이의 스위칭을 수행할 수 있다. 셀 트랜지스터들(CT) 중 하부에 제공되는 적어도 하나의 높이의 셀 트랜지스터들은 접지 선택 트랜지스터들로 사용될 수 있다. 접지 선택 트랜지스터들은 셀 스트링들 및 공통 소스 영역들(CSR)로 구성되는 공통 소스 라인 사이의 스위칭을 수행할 수 있다. 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들로 사용되는 셀 트랜지스터들 사이의 셀 트랜지스터들은 메모리 셀들 및 더미 메모리 셀들로 사용될 수 있다.
도전 물질들(CM1~CM8)은 제 1 방향을 따라 신장되어 복수의 필라들(PL)에 결합된다. 도전 물질들(CM1~CM8)은 필라들(PL)의 셀 트랜지스터들(CT)을 서로 연결하는 도전 라인들을 구성할 수 있다. 예시적으로, 도전 물질들(CM1~CM8)은 높이에 따라 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인(WL), 또는 더미 워드 라인(DWL)으로 사용될 수 있다.
스트링 선택 트랜지스터들(SST)로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 스트링 선택 라인들(SSL)로 사용될 수 있다. 접지 선택 트랜지스터들(GST)로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 접지 선택 라인들(GSL)로 사용될 수 있다. 메모리 셀들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 워드 라인들로 사용될 수 있다. 더미 메모리 셀들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 더미 워드 라인들로 사용될 수 있다.
예시적으로, 도 4의 평면도의 일 부분(EC)의 제 1 예에 따른 등가 회로(BLKa1)가 도 8에 도시되어 있다. 도 4 내지 도 8을 참조하면, 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS12, CS21, CS22)이 제공된다. 제 1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 연결된다. 제 2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 연결된다.
공통 소스 영역들(CSR)이 공통으로 연결되어, 공통 소스 라인(CSL)을 구성할 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)은 도 4의 평면도의 일 부분(EC)의 네 개의 필라들에 대응한다. 네 개의 필라들은 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 네 개의 셀 스트링들(CS11, CS12, CS21, CS22)을 구성한다.
예시적으로, 제 1 도전 물질들(CM1)은 정보 저장막들(116) 및 필라들(PL)과 함께 접지 선택 트랜지스터들(GST)을 구성할 수 있다. 제 1 도전 물질들(CM1)은 접지 선택 라인(GSL)을 구성할 수 있다. 제 1 도전 물질들(CM1)은 서로 연결되어, 공통으로 연결된 하나의 접지 선택 라인(GSL)을 구성할 수 있다.
제 2 내지 제 7 도전 물질들(CM2~CM7)은 정보 저장막들(116) 및 필라들(PL)과 함께 제 1 내지 제 6 메모리 셀들(MC1~MC6)을 구성할 수 있다. 제 2 내지 제 7 도전 물질들(CM2~CM7)은 제 1 내지 제 6 워드 라인들(WL1~WL6)을 구성할 수 있다.
제 2 도전 물질들(CM2)은 서로 연결되어, 공통으로 연결된 제 1 워드 라인(WL1)을 구성할 수 있다. 제 3 도전 물질들(CM3)은 서로 연결되어, 공통으로 연결된 제 2 워드 라인(WL2)을 구성할 수 있다. 제 4 도전 물질들(CM4)은 서로 연결되어, 공통으로 연결된 제 3 워드 라인(WL3)을 구성할 수 있다. 제 5 도전 물질들(CM5)은 서로 연결되어, 공통으로 연결된 제 4 워드 라인(WL4)을 구성할 수 있다. 제 6 도전 물질들(CM6)은 서로 연결되어, 공통으로 연결된 제 5 워드 라인(WL5)을 구성할 수 있다. 제 7 도전 물질들(CM7)은 서로 연결되어, 공통으로 연결된 제 6 워드 라인(WL6)을 구성할 수 있다.
제 8 도전 물질들(CM8)은 정보 저장막들(116) 및 필라들(PL)과 함께 스트링 선택 트랜지스터들(SST)을 구성할 수 있다. 제 8 도전 물질들(CM8)은 스트링 선택 라인들(SSL1, SSL2)을 구성할 수 있다.
동일한 높이의 메모리 셀들은 하나의 워드 라인에 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인에 전압이 공급될 때, 모든 셀 스트링들(CS11, CS12, CS21, CS22)에 전압이 공급된다.
상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들(SSL1, SSL2)에 각각 연결된다. 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)이 행 단위로 선택 및 비선택될 수 있다. 예를 들면, 비선택된 스트링 선택 라인(SSL1 또는 SSL2)에 연결된 셀 스트링들(CS11 및 CS12, 또는 CS21 및 CS22)은 비트 라인들(BL1, BL2)로부터 전기적으로 분리될 수 있다. 선택된 스트링 선택 라인(SSL2 또는 SSL1)에 연결된 셀 스트링들(CS21 및 CS22, 또는 CS11 및 CS12)은 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)은 열 단위로 비트 라인들(BL1, BL2)에 연결된다. 제 1 비트 라인(BL1)에 셀 스트링들(CS11, CS21)이 연결되고, 제 2 비트 라인(BL2)에 셀 스트링들(CS12, CS22)이 연결된다. 비트 라인들(BL1, BL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)이 열 단위로 선택 및 비선택될 수 있다.
도 9는 프로그램 및 검증 시에 메모리 블록(BLKa1)에 공급되는 전압들을 보여주는 테이블이다. 도 8 및 도 9를 참조하면, 프로그램 시에 선택된 비트 라인에 제 1 전압(V1)이 공급되고 비선택된 비트 라인에 제 2 전압(V2)이 공급된다. 제 1 전압(V1)은 접지 전압(VSS)일 수 있다. 제 2 전압(V2)은 전원 전압(VCC)일 수 있다.
선택된 스트링 선택 라인에 제 1 턴-온 전압(Von1)이 공급되고, 비선택된 스트링 선택 라인에 제 1 턴-오프 전압(Voff1)이 공급된다. 제 1 턴-온 전압(Von1)은 전원 전압(VCC)일 수 있다. 제 1 턴-오프 전압(Voff1)은 접지 전압(VSS)일 수 있다. 선택된 워드 라인에 프로그램 전압(Vpgm)이 공급되고, 비선택된 워드 라인들에 패스 전압(Vpass)이 공급된다. 접지 선택 라인(GSL)에 제 2 턴-오프 전압(Voff2)이 공급된다. 제 2 턴-오프 전압(Voff2)은 접지 전압(VSS)일 수 있다.
검증 시에, 선택된 비트 라인에 프리차지 전압(Vpre)이 공급되고, 비선택된 비트 라인에 접지 전압(GND)이 공급된다. 예를 들어, 선택된 비트 라인은 프로그램 페일된 메모리 셀들에 연결된 비트 라인일 수 있고, 비선택된 비트 라인은 프로그램 패스된 메모리 셀들에 연결된 비트 라인일 수 있다. 선택된 스트링 선택 라인에 제 2 턴-온 전압(Von2)이 공급된다. 제 2 턴-온 전압(Von2)은 비선택 읽기 전압(Vread)일 수 있다. 비선택된 스트링 선택 라인에 제 3 턴-오프 전압(Voff3)이 공급된다. 제 3 턴-오프 전압(Voff3)은 접지 전압(VSS)일 수 있다. 선택된 워드 라인에 검증 전압(Vvfy)이 공급된다. 비선택된 워드 라인들에 비선택 읽기 전압(Vread)이 공급된다. 접지 선택 라인(GSL)에 제 3 턴-온 전압(Von3)이 공급된다. 제 3 턴-온 전압(Von3)은 비선택 읽기 전압(Vread)일 수 있다.
도 4 내지 도 8에 도시된 바와 같이, 필라들(PL)의 단면적들은 기판(111)과의 거리에 따라 변화할 수 있다. 예를 들어, 필라들(PL)의 단면적들은 기판(111)과의 거리가 감소할수록 감소할 수 있다.
도전 물질들(CM1~CM8) 중 하나에 프로그램 전압(Vpgm)이 공급될 때 전기장이 발생한다. 발생된 전기장은 같은 높이의 필라들(PL)의 부분들에 인가될 수 있다. 발생된 전기장은 필라들(PL)의 제 1 내지 제 3 서브 절연막들(117~119)에 분배된다. 제 1 서브 절연막들(117)에 분배되는 전기장이 Fowler-Nordheim 터널링을 유발한다. 즉, 제 1 서브 절연막들(117)에 분배되는 전기장에 의해, 메모리 셀들(MC)이 프로그램된다.
프로그램 전압(Vpgm)에 의해 발생된 전기장은 제 1 내지 제 3 서브 절연막들(117~119)의 정전 용량들(capacitances)에 따라 분배될 수 있다. 필라들(PL)의 폭들이 감소할수록, 제 1 서브 절연막들(117)의 면적의 제 3 서브 절연막들(119)의 면적에 대한 비율은 감소한다. 면적의 비율이 감소할수록, 제 1 서브 절연막(117)의 정전 용량의 제 3 서브 절연막(119)의 정전 용량에 대한 비율은 감소한다. 정전 용량의 비율이 감소할수록, 제 1 서브 절연막(117)에 분배되는 전기장의 비율이 증가한다. 따라서, 필라들(PL)의 단면적이 감소할수록, Fowler-Nordheim 터널링의 효율이 증가하고, 메모리 셀들(MC)의 프로그램 속도가 증가한다.
도 10은 도 9의 전압들에 따라 프로그램된 메모리 셀들(MC)의 문턱 전압 산포를 보여준다. 예시적으로, 워드 라인들(WL1~WL6)에 따른 메모리 셀들(MC)의 문턱 전압 산포들이 도 10에 도시되어 있다.
제 6 워드 라인(WL6)으로부터 제 1 워드 라인(WL1)으로 다가갈수록, 필라들(PL)의 폭은 점차 감소한다. 즉, 제 6 워드 라인(WL6)으로부터 제 1 워드 라인(WL1)으로 다가갈수록, 메모리 셀들(MC)의 프로그램 속도가 증가한다. 따라서, 도 10에 도시된 바와 같이, 제 6 워드 라인(WL6)으로부터 제 1 워드 라인(WL1)으로 다가갈수록, 메모리 셀들의 문턱 전압 산포의 테일(tail) 성분이 증가할 수 있다. 즉, 메모리 셀들(MC)의 문턱 전압 산포가 증가할 수 있다.
도 11은 본 발명의 실시 예에 따른 프로그램 방법을 보여주는 순서도이다. 도 2, 도 8 및 도 11을 참조하면, S210 단계에서 프로그램 커맨드 및 어드레스(ADDR)가 수신된다. S220 단계에서, 프로그램 전압(Vpgm)의 전압 인가 시간이 결정된다.
프로그램 속도가 증가할수록, 프로그램되는 메모리 셀에 인가되는 전기장의 세기가 증가할수록, 그리고 프로그램되는 메모리 셀의 터널링 전류가 증가할수록, 인가 시간 제어기(160)는 프로그램 전압(Vpgm)의 전압 인가 시간을 감소킬 수 있다.
예를 들어, 인가 시간 제어기(160)는 수신된 어드레스(ADDR)에 대응하는 메모리 셀들(MC)의 필라들(PL)의 폭들에 따라 전압 인가 시간을 결정할 수 있다. 인가 시간 제어기(160)는 필라들(PL)의 폭들이 감소할수록, 프로그램 전압(Vpgm)의 전압 인가 시간을 감소시킬 수 있다.
하나의 셀 스트링에서, 기판(111)과의 거리가 증가할수록 워드 라인의 주소가 증가할 수 있다. 인가 시간 제어기(160)는 수신된 어드레스(ADDR) 중 워드 라인 주소가 감소할수록, 프로그램 전압(Vpgm)의 전압 인가 시간을 감소시킬 수 있다.
하나의 셀 스트링에서, 기판(111)과의 거리가 증가할수록 워드 라인의 주소가 감소할 수 있다. 인가 시간 제어기(160)는 수신된 어드레스(ADDR) 중 워드 라인 주소가 증가할수록, 프로그램 전압(Vpgm)의 전압 인가 시간을 감소시킬 수 있다.
인가 시간 제어기(160)는 수신된 어드레스(ADDR)에 대응하는 메모리 셀들(MC)과 기판(111) 사이에 적층된 메모리 셀들(MC)의 수에 따라, 전압 인가 시간을 결정할 수 있다. 수신된 어드레스(ADDR)에 대응하는 메모리 셀들(MC)과 기판(111) 사이에 적층된 메모리 셀들(MC)의 수가 감소할수록, 인가 시간 제어기(160)는 프로그램 전압(Vpgm)의 전압 인가 시간을 감소시킬 수 있다.
인가 시간 제어기(160)는 미리 저장된 테이블에 기반하여, 전압 인가 시간을 결정할 수 있다. 인가 시간 제어기(160)는 프로그램 결과에 따라 적응적으로 전압 인가 시간을 조절하고, 조절된 전압 인가 시간을 결정할 수 있다.
S230 단계에서, 결정된 전압 인가 시간 동안, 수신된 어드레스(ADDR)에 대응하는 셀 스트링들의 메모리 셀들(MC)에 프로그램 전압(Vpgm)이 인가된다.
즉, 프로그램될 메모리 셀들(MC)에 대응하는 필라들(PL)의 단면적에 따라, 프로그램 전압(Vpgm)이 인가되는 시간이 결정된다. 프로그램 전압(Vpgm)의 전압 인가 시간을 조절함으로써, 워드 라인들(WL1~WL6)에 따라 프로그램 속도가 다른 특성이 보상될 수 있고, 메모리 셀들(MC)의 문턱 전압 산포가 향상될 수 있다. 즉, 불휘발성 메모리 장치(100)의 신뢰도가 향상될 수 있다.
도 12는 프로그램 전압(Vpgm)의 전압 인가 시간의 예를 보여주는 테이블이다. 도 8 및 도 12를 참조하면, 제 6 워드 라인(WL6)에 대응하는 전압 인가 시간은 제 6 시간(T6)이다. 즉, 수신된 커맨드가 프로그램 커맨드이고, 수신된 어드레스(ADDR)가 제 6 워드 라인(WL6)을 가리킬 때, 인가 시간 제어기(160)는 제 6 시간(T6)을 전압 인가 시간으로 결정할 수 있다.
제 5 워드 라인(WL5)에 대응하는 전압 인가 시간은 제 5 시간(T5)이다. 제 5 시간(T5)은 제 6 시간(T6) 보다 짧다. 제 4 워드 라인(WL4)에 대응하는 전압 인가 시간은 제 4 시간(T4)이다. 제 4 시간(T4)은 제 5 시간(T5) 보다 짧다. 제 3 워드 라인(WL3)에 대응하는 전압 인가 시간은 제 3 시간(T3)이다. 제 3 시간(T3)은 제 4 시간(T4) 보다 짧다. 제 2 워드 라인(WL2)에 대응하는 전압 인가 시간은 제 2 시간(T2)이다. 제 2 시간(T2)은 제 3 시간(T3)보다 짧다. 제 1 워드 라인(WL1)에 대응하는 전압 인가 시간은 제 1 시간(T1)이다. 제 1 시간(T1)은 제 2 시간(T2)보다 짧다.
도 5 및 도 6에 도시된 바와 같이 필라들(PL)의 폭이 점차적으로 감소할 때, 메모리 셀들(MC)의 Fowler-Nordheim 터널링 효율은 기판(111)과의 거리가 감소할수록 증가할 수 있다. 기판(111)과의 거리가 감소할수록 프로그램 전압(Vpgm)의 전압 인가 시간을 감소시킴으로써, 하나의 셀 스트링의 메모리 셀들(MC)의 프로그램 속도가 평준화될 수 있다.
도 13은 전압 인가 시간을 달리하여 프로그램을 수행하는 제 1 예를 보여주는 타이밍도이다. 예시적으로, 제 1 워드 라인(WL1)에 대응하는 타이밍도는 제 1 워드 라인(WL1)이 선택된 때에 제 1 워드 라인(WL1)에 인가되는 전압들을 보여준다. 제 2 내지 제 6 워드 라인들(WL2~WL6)에 각각 대응하는 타이밍도들은 제 2 내지 제 6 워드 라인들(WL2~WL6)이 각각 선택된 때에 제 2 내지 제 6 워드 라인들(WL2~WL6)에 각각 공급되는 전압들을 보여준다.
프로그램 시에, 프로그램 전압(Vpgm)이 인가된 후에 검증 전압(Vvfy)이 인가된다. 연속적인 프로그램 전압(Vpgm) 및 검증 전압(Vvfy)의 인가는 하나의 프로그램 루프를 구성한다. 제 1 프로그램 루프(L1)에서, 제 1 내지 제 6 워드 라인들(WL1~WL6)에 프로그램 전압(Vpgm)이 인가되고 검증 전압(Vvfy)이 인가된다. 제 1 워드 라인(WL1)에 인가되는 프로그램 전압(Vpgm)은 제 1 시간(T1)의 전압 인가 시간을 갖는다. 제 2 내지 제 6 워드 라인들(WL2~WL6)에 인가되는 프로그램 전압(Vpgm)은 각각 제 2 내지 제 6 시간(T2~T6)의 전압 인가 시간을 갖는다.
제 1 내지 제 6 워드 라인들(WL1~WL6)에서, 한 번의 프로그램 루프에 소요되는 시간은 동일하다. 즉, 워드 라인들(WL1~WL6)에 따라 전압 인가 시간이 변화하여도, 특정 워드 라인에 프로그램 전압(Vpgm)이 인가되기 시작한 후에 다음 프로그램 루프의 프로그램 전압(Vpgm)이 인가되기 시작할 때까지의 시간은 동일하다.
이후에, 제 2 내지 제 5 프로그램 루프들(L2~L5)이 수행된다. 프로그램 루프가 반복될 때마다, 프로그램 전압(Vpgm)의 레벨은 점차적으로 상승할 수 있다. 즉, 계단형 스텝 펄스 프로그램(ISPP, Incremental Step Pulse Program)이 수행될 수 있다. 프로그램 루프들(L1~L5)에 따른 프로그램 전압(Vpgm)의 증분은 전압 차이(△V)일 수 있다.
예시적으로, 하나의 워드 라인에 인가되는 프로그램 전압(Vpgm)의 증분(increments)은 프로그램 루프가 진행됨에 따라 감소할 수 있다.
도 14는 전압 인가 시간을 달리하여 프로그램을 수행하는 제 2 예를 보여주는 타이밍도이다. 예시적으로, 제 1 내지 제 6 워드 라인들(WL1~WL6)에 각각 대응하는 타이밍도들은 제 1 내지 제 6 워드 라인들(WL1~WL6)이 각각 선택된 때에 제 1 내지 제 6 워드 라인들(WL1~WL6)에 각각 공급되는 전압들을 보여준다.
워드 라인들(WL1~WL6)에 따라 전압 인가 시간이 변화해도, 프로그램 전압(Vpgm)이 인가된 후에 검증 전압(Vvfy)이 인가되기 시작할 때까지의 시간은 동일하다. 따라서, 워드 라인들(WL1~WL6)에 따라 전압 인가 시간이 변화하는 만큼, 워드 라인들(WL1~WL6)에 따라 프로그램 루프에 소요되는 시간이 변화한다. 제 1 워드 라인(WL1)에 대응하는 전압 인가 시간은 제 6 워드 라인(WL6)에 대응하는 전압 인가 시간보다 짧다. 제 1 워드 라인(WL1)의 프로그램 루프의 시간은 제 6 워드 라인(WL6)의 프로그램 루프의 시간보다 짧다.
제 1 내지 제 6 워드 라인들(WL1~WL6)의 프로그램 루프들의 수는 동일할 수 있다. 따라서, 제 1 워드 라인(WL1)과 연결된 메모리 셀들의 프로그램은 제 6 워드 라인(WL6)과 연결된 메모리 셀들의 프로그램보다 빨리 완료될 수 있다.
프로그램 전압(Vpgm)은 프로그램 루프들(L1~L5)에 따라 점차적으로 증가할 수 있다. 프로그램 루프들(L1~L5)에 따른 프로그램 전압(Vpgm)의 증분은 전압 차이(△V)일 수 있다.
도 15는 전압 인가 시간을 달리하여 프로그램을 수행하는 제 3 예를 보여주는 타이밍도이다. 예시적으로, 제 1 내지 제 6 워드 라인들(WL1~WL6)에 각각 대응하는 타이밍도들은 제 1 내지 제 6 워드 라인들(WL1~WL6)이 각각 선택된 때에 제 1 내지 제 6 워드 라인들(WL1~WL6)에 각각 공급되는 전압들을 보여준다.
워드 라인들(WL1~WL6)에 따라 전압 인가 시간이 변화해도, 프로그램 전압(Vpgm)이 인가된 후에 검증 전압(Vvfy)이 인가되기 시작할 때까지의 시간은 동일하다. 따라서, 워드 라인들(WL1~WL6)에 따라 전압 인가 시간이 변화하는 만큼, 워드 라인들(WL1~WL6)에 따라 프로그램 루프에 소요되는 시간이 변화한다. 제 1 워드 라인(WL1)에 대응하는 전압 인가 시간은 제 6 워드 라인(WL6)에 대응하는 전압 인가 시간보다 짧다. 제 1 워드 라인(WL1)의 프로그램 루프의 시간은 제 6 워드 라인(WL6)의 프로그램 루프의 시간보다 짧다.
불휘발성 메모리 장치(100)에 프로그램 커맨드가 할당된 후 프로그램 완료될 때까지, 특정한 응답 시간이 허여될 수 있다. 워드 라인들(WL1~WL6)에 따라 프로그램 루프들의 시간들이 다르면, 워드 라인들(WL1~WL6)에 따라 특정한 응답 시간 동안 수행될 수 있는 프로그램 루프들의 수가 다를 수 있다. 예를 들어, 제 1 워드 라인(WL1)의 프로그램 루프의 최대 수는 제 6 워드 라인(WL6)의 프로그램 루프의 최대 수보다 클 수 있다. 프로그램 루프의 최대 수가 증가하면, 프로그램 전압(Vpgm)의 증분이 감소될 수 있다. 즉, 프로그램되는 메모리 셀들(MC)의 문턱 전압 산포가 향상될 수 있다.
예시적으로, 제 1 워드 라인(WL1)에서, 제 1 내지 제 7 프로그램 루프들(L1~L7)이 도시되어 있다. 제 1 워드 라인(WL1)에서 프로그램 전압(Vpgm)의 증분은 제 1 전압 차이(△V1)일 수 있다.
제 2 워드 라인(WL2)에서, 제 1 내지 제 6 프로그램 루프들(L1~L6)과 후속하는 프로그램 전압이 도시되어 있다. 제 2 워드 라인(WL2)에서 프로그램 전압(Vpgm)의 증분은 제 2 전압 차이(△V2)일 수 있다. 제 2 전압 차이(△V2)는 제 1 전압 차이(△V1) 보다 클 수 있다. 제 2 워드 라인(WL2)의 프로그램 루프의 최대 수는 제 1 워드 라인(WL1)의 프로그램 루프의 최대 수보다 작을 수 있다.
제 3 워드 라인(WL3)에서, 제 1 내지 제 5 프로그램 루프들(L1~L5)이 도시되어 있다. 제 3 워드 라인(WL3)에서 프로그램 전압(Vpgm)의 증분은 제 3 전압 차이(△V2)일 수 있다. 제 3 전압 차이(△V3)는 제 2 전압 차이(△V2)보다 클 수 있다. 제 3 워드 라인(WL3)의 프로그램 루프의 최대 수는 제 2 워드 라인(WL2)의 프로그램 루프의 최대 수보다 작을 수 있다.
제 4 워드 라인(WL4)에서, 제 1 내지 제 5 프로그램 루프들(L1~L5)과 후속하는 프로그램 전압이 도시되어 있다. 제 4 워드 라인(WL4)에서 프로그램 전압(Vpgm)의 증분은 제 4 전압 차이(△V4)일 수 있다. 제 4 전압 차이(△V4)는 제 3 전압 차이(△V3)보다 클 수 있다. 제 4 워드 라인(WL4)의 프로그램 루프의 최대 수는 제 3 워드 라인(WL3)의 프로그램 루프의 최대 수보다 작을 수 있다.
제 5 워드 라인(WL5)에서, 제 1 내지 제 5 프로그램 루프들(L1~L5)과 후속하는 프로그램 전압이 도시되어 있다. 제 5 워드 라인(WL5)에서 프로그램 전압(Vpgm)의 증분은 제 5 전압 차이(△V5)일 수 있다. 제 5 전압 차이(△V5)는 제 4 전압 차이(△V4)보다 클 수 있다. 제 5 워드 라인(WL5)의 프로그램 루프의 최대 수는 제 4 워드 라인(WL4)의 프로그램 루프의 최대수보다 작을 수 있다.
제 6 워드 라인(WL6)에서, 제 1 내지 제 5 프로그램 루프들(L1~L5)이 도시되어 있다. 제 6 워드 라인(WL6)에서 프로그램 전압(Vpgm)의 증분은 제 6 전압 차이(△V6)일 수 있다. 제 6 전압 차이(△V6)는 제 5 전압 차이(△V5)보다 클 수 있다. 제 6 워드 라인(WL6)의 프로그램 루프의 최대 수는 제 5 워드 라인(WL5)의 프로그램 루프의 최대 수보다 작을 수 있다.
인가 시간 제어기(160)는 수신된 어드레스(ADDR)에 따라 프로그램 전압(Vpgm)의 전압 인가 시간을 조절할 지의 여부를 판별할 수 있다. 예를 들어, 수신된 어드레스(ADDR)가 최하위 비트(LSB, Least Significant Bit)를 가리킬 때, 인가 시간 제어기(160)는 전압 인가 시간을 조절하지 않을 수 있다. 수신된 어드레스(ADDR)가 최하위 비트(LSB)의 상위 비트, 예를 들어 중간 비트(CSB, Central Significant Bit) 또는 최상위 비트(MSB, Most Significant Bit)을 가리킬 때, 인가 시간 제어기(160)는 전압 인가 시간을 조절할 수 있다. 수신된 어드레스(ADDR)가 중간 비트(CSB) 또는 최상위 비트(MSB)의 특정 프로그램 상태를 가리킬 때, 인가 시간 제어기(160)는 전압 인가 시간을 조절할 지의 여부를 판별할 수 있다.
제 1 내지 제 6 워드 라인들(WL1~WL6)은 복수의 워드 라인 그룹들을 형성할 수 있다. 복수의 워드 라인 그룹들에 따라, 프로그램 전압(Vpgm)의 전압 인가 시간이 가변될 수 있다. 워드 라인 그룹들의 예가 도 16의 테이블에 도시되어 있다.
도 8 및 도 16을 참조하면, 제 1 및 제 2 워드 라인들(WL1, WL2)이 제 1 워드 라인 그룹을 구성할 수 있다. 제 1 워드 라인 그룹에 동일한 프로그램 전압(Vpgm)이 인가될 수 있다. 예를 들어, 제 1 및 제 2 워드 라인들(WL1, WL2)에 동일한 레벨, 동일한 전압 인가 시간, 동일한 증분, 그리고 동일한 프로그램 루프 수를 갖는 프로그램 전압이 인가될 수 있다.
제 3 및 제 4 워드 라인들(WL3, WL4)이 제 2 워드 라인 그룹을 구성할 수 있다. 제 2 워드 라인 그룹에 동일한 프로그램 전압(Vpgm)이 인가될 수 있다. 제 5 및 제 6 워드 라인들(WL5, WL6)이 제 3 워드 라인 그룹을 구성할 수 있다. 제 3 워드 라인 그룹에 동일한 프로그램 전압(Vpgm)이 인가될 수 있다.
도 17은 도 4의 평면도의 일 부분(EC)의 제 2 예에 따른 등가 회로(BLKa2)를 보여주는 회로도이다. 도 8의 등가 회로(BLKa1)와 비교하면, 각 셀 스트링에 측면 트랜지스터들(LTR)이 추가적으로 제공된다.
도 4 내지 도 7, 그리고 도 17을 참조하면, 각 셀 스트링에서, 측면 트랜지스터들(LTR)은 접지 선택 트랜지스터들(GST) 및 공통 소스 라인 사이(CSL)에 연결된다. 측면 트랜지스터들(LTR)의 게이트들(또는 제어 게이트들)은 접지 선택 트랜지스터들(GST)의 게이트들(또는 제어 게이트들)과 함께 접지 선택 라인(GSL)에 연결된다.
채널막들(114)은 제 1 도전 물질들(CM1)의 수직 바디로 동작한다. 즉, 제 1 도전 물질들(CM1)은 채널막들(114)과 함께 수직 트랜지스터를 구성한다. 제 1 도전 물질들(CM1)은 채널막들(114)과 함께 기판(111)에 수직한 접지 선택 트랜지스터들(GST)을 구성할 수 있다.
기판(111)과 제 1 도전 물질들(CM1)의 사이에 정보 저장막들(116)이 제공된다. 기판(111)은 제 1 도전 물질들(CM1)의 수평 바디로 동작할 수 있다. 즉, 제 1 도전 물질들(CM1)은 기판(111)과 함께 수평 트랜지스터들(LTR)을 구성할 수 있다.
제 1 도전 물질들(CM1)에 전압이 공급될 때, 제 1 도전 물질들(CM1)과 채널막들(114) 사이에 전기장이 형성된다. 형성된 전기장으로 인해, 채널막들(114)에 채널들이 형성될 수 있다. 제 1 도전 물질들(CM1)에 전압이 공급될 때, 제 1 도전 물질들(CM1)과 기판(111) 사이에 전기장이 형성된다. 형성된 전기장으로 인해, 기판(111)에 채널들이 형성된다. 기판(111)에 형성된 채널들은 공통 소스 영역들(CSR) 및 채널막들(114)과 연결될 수 있다. 즉, 접지 선택 라인(GSL)에 전압이 공급될 때 접지 선택 트랜지스터들(GST)과 수평 트랜지스터들(LTR)이 함께 턴-온 되어, 셀 스트링들(CS11, CS12, CS21, CS22)은 공통 소스 라인(CSL)에 연결될 수 있다.
도 18은 도 4의 평면도의 일 부분(EC)의 제 3 예에 따른 등가 회로(BLKa3)를 보여주는 회로도이다. 도 8에 도시된 등가 회로(BLKa1)와 비교하면, 접지 선택 트랜지스터들(GST)은 제 1 및 제 2 접지 선택 라인들(GSL1, GSL2)에 연결된다. 도 4 내지 도 7, 그리고 도 18을 참조하면, 제 1 도전 물질들(CM1)은 제 1 및 제 2 접지 선택 라인들(GSL1, GSL2)을 구성할 수 있다.
메모리 셀들(MC)은 도 11 내지 도 16을 참조하여 설명된 방법과 동일한 방법으로 프로그램될 수 있다. 메모리 셀들(MC)이 프로그램될 때, 제 1 및 제 2 접지 선택 라인들(GSL1, GSL2)에 동일한 전압이 공급될 수 있다. 제 1 및 제 2 접지 선택 라인들(GSL1, GSL2)에 턴-오프 전압(Voff)이 공급될 수 있다. 도 17을 참조하여 설명된 바와 같이, 등가 회로(BLKa3)에 측면 트랜지스터들(LTR)이 제공될 수 있다.
도 19는 도 4의 평면도의 일 부분(EC)의 제 4 예에 따른 등가 회로(BLKa4)를 보여주는 회로도이다. 도 4 내지 도 7, 그리고 도 19를 참조하면, 복수의 서브 블록들이 제공될 수 있다. 예시적으로, 제 2 및 제 3 도전 물질들(CM2, CM3)은 제 1 및 제 2 메모리 셀들(MC1, MC2)을 구성하며, 제 1 서브 블록으로 사용될 수 있다. 제 6 및 제 7 도전 물질들(CM6, CM7)은 제 3 및 제 4 메모리 셀들(MC3, MC4)을 구성하며, 제 2 서브 블록으로 사용될 수 있다. 제 4 및 제 5 도전 물질들(CM4, CM5)은 제 1 및 제 2 서브 블록들 사이에 제공되는 제 1 및 제 2 더미 메모리 셀들(DMC1, DMC2)을 구성할 수 있다. 제 1 및 제 2 서브 블록들은 독립적으로 프로그램되고, 읽어지고, 그리고 소거될 수 있다.
메모리 셀들(MC)은 도 11 내지 도 16을 참조하여 설명된 방법과 동일한 방법으로 프로그램될 수 있다. 도 17을 참조하여 설명된 바와 같이, 메모리 블록(BLKa4)에 측면 트랜지스터들(LTR)이 제공될 수 있다. 도 18을 참조하여 설명된 바와 같이, 메모리 블록(BLKa4)에 복수의 접지 선택 라인들이 제공될 수 있다.
도 20은 소거 및 소거 검증 시에 메모리 블록(BLKa4)에 공급되는 전압들을 보여주는 테이블이다. 도 4 내지 도 7, 그리고 도 19 및 도 20을 참조하면, 소거 시에 비트 라인들(BL1, BL2)은 플로팅되거나 제 4 전압(V4)이 공급된다. 스트링 선택 라인들(SSL1, SSL2)은 플로팅되거나 제 5 전압(V5)이 공급된다. 워드 라인들(WL1~WL6)에 접지 전압(VSS)이 공급된다. 접지 선택 라인(GSL)은 플로팅되거나 제 6 전압(V6)이 공급된다. 공통 소스 라인(CSL)은 플로팅되거나 제 7 전압(V7)이 공급된다. 기판(111)에 소거 전압(Vers)이 공급된다.
소거 검증 시에, 선택된 비트 라인에 프리차지 전압(Vpre)이 공급되고, 비선택된 비트 라인에 접지 전압(GND)이 공급된다. 예를 들어, 선택된 비트 라인은 소거 페일된 메모리 셀들에 연결된 비트 라인일 수 있고, 비선택된 비트 라인은 소거 패스된 메모리 셀들에 연결된 비트 라인일 수 있다. 선택된 스트링 선택 라인에 제 4 턴-온 전압(Von4)이 공급된다. 제 4 턴-온 전압(Von4)은 비선택 읽기 전압(Vread)일 수 있다. 비선택된 스트링 선택 라인에 제 4 턴-오프 전압(Voff4)이 공급된다. 제 4 턴-오프 전압(Voff4)은 접지 전압(VSS)일 수 있다. 워드 라인들(WL1~WL6)에 소거 검증 전압(Vvfye)이 공급된다. 접지 선택 라인(GSL)에 제 5 턴-온 전압(Von5)이 공급된다. 제 5 턴-온 전압(Von5)은 비선택 읽기 전압(Vread)일 수 있다. 공통 소스 라인(CSL) 및 기판(111)에 접지 전압(VSS)이 공급된다.
소거 전압(Vers)은 기판(111)을 통해 필라들(PL)의 채널막들(114)에 공급된다. 채널막들(114)에 공급된 소거 전압(Vers)은 전기장을 발생한다. 발생된 전기장은 필라들(PL)의 제 1 내지 제 3 서브 절연막들(117~119)에 분배된다. 제 1 서브 절연막(117)에 분배된 전기장은 Fowler-Nordheim 터널링을 유발한다. 즉, 제 1 서브 절연막(117)에 분배되는 전기장에 의해, 메모리 셀들(MC)이 소거된다.
제 1 서브 블록에 대응하는 필라들(PL)의 단면적과 제 2 서브 블록에 대응하는 필라들(PL)의 단면적은 서로 다르다. 예시적으로, 제 1 서브 블록에 대응하는 필라들(PL)의 단면적은 제 2 서브 블록에 대응하는 필라들(PL)의 단면적보다 작을 수 있다. 필라들(PL)의 단면적이 감소할수록, 제 1 서브 절연막(117)에 분배되는 전기장의 비율이 증가한다. 즉, 필라들(PL)의 단면적이 감소할수록 Fowler-Nordheim 터널링이 더 잘 발생하여, 소거 효율이 향상된다. 제 1 서브 블록과 제 2 서브 블록에 대응하는 필라들(PL)의 단면적이 서로 다르므로, 제 1 서브 블록과 제 2 서브 블록의 소거 효율은 서로 다르다. 제 1 및 제 2 서브 블록들에 동일한 소거 전압(Vers)이 공급되면, 소거된 메모리 셀들(MC)의 문턱 전압 산포에 테일(tail) 성분이 발생할 수 있다.
도 21은 본 발명의 실시 예에 따른 소거 방법을 보여주는 순서도이다. 도 2, 도 19 및 도 21을 참조하면, S310 단계에서 소거 커맨드 및 어드레스(ADDR)가 수신된다. S320 단계에서, 소거 전압(Vers)의 전압 인가 시간이 결정된다.
예를 들어, 인가 시간 제어기(160)는 수신된 어드레스(ADDR)에 대응하는 메모리 셀들(MC)의 필라들(PL)의 폭들에 따라 전압 인가 시간을 결정할 수 있다. 하나의 셀 스트링에서, 기판(111)과의 거리가 증가할수록 서브 블록의 주소가 증가할 수 있다. 즉, 인가 시간 제어기(160)는 수신된 어드레스(ADDR) 중 서브 블록의 주소에 따라 전압 인가 시간을 결정할 수 있다. 인가 시간 제어기(160)는 수신된 어드레스(ADDR)에 대응하는 서브 블록과 기판(111) 사이에 적층된 서브 블록의 수에 따라, 전압 인가 시간을 결정할 수 있다.
S330 단계에서, 결정된 전압 인가 시간 동안, 수신된 어드레스(ADDR)에 대응하는 서브 블록의 메모리 셀들(MC)에 소거 전압(Vers) 인가된다.
즉, 소거될 메모리 셀들(MC)에 대응하는 필라들(PL)의 단면적에 따라, 소거 전압(Vers)이 인가되는 시간이 결정된다. 소거 전압(Vers)의 전압 인가 시간을 조절함으로써, 서브 블록들에 따라 프로그램 속도가 다른 특성이 보상될 수 있고, 메모리 셀들(MC)의 문턱 전압 산포가 향상될 수 있다. 즉, 불휘발성 메모리 장치(100)의 신뢰도가 향상될 수 있다.
도 22는 소거 전압(Vers)의 전압 인가 시간의 예를 보여주는 테이블이다. 도 19 및 도 22를 참조하면, 제 2 서브 블록의 전압 인가 시간은 제 2 소거 시간(TE2)이다. 제 1 서브 블록의 전압 인가 시간은 제 1 소거 시간(TE1)이다. 제 1 소거 시간(TE1)은 제 2 소거 시간(TE2)보다 짧다.
도 5 및 도 6에 도시된 바와 같이 필라들(PL)의 폭이 점차적으로 감소할 때, 메모리 셀들(MC)의 Fowler-Nordheim 터널링 효율은 기판(111)과의 거리가 감소할수록 증가할 수 있다. 기판(111)과의 거리가 감소할수록 소거 전압(Vers)의 전압 인가 시간을 감소시킴으로써, 하나의 셀 스트링의 메모리 셀들(MC)의 소거 속도가 평준화될 수 있다.
예시적으로, 하나의 서브 블록에 인가되는 소거 전압(Vers)의 증분(increments)은 소거 루프가 진행됨에 따라 감소할 수 있다.
도 23은 전압 인가 시간을 달리하여 소거를 수행하는 제 1 예를 보여주는 타이밍도이다. 예시적으로, 제 1 서브 블록에 대응하는 타이밍도는 제 1 서브 블록이 선택된 때에 제 1 서브 블록의 메모리 셀들(MC)에 인가되는 전압들을 보여준다. 제 2 서브 블록에 대응하는 타이밍도는 제 2 서브 블록이 선택된 때에 제 2 서브 블록의 메모리 셀들(MC)에 공급되는 전압들을 보여준다.
소거 시에, 소거 전압(Vers)이 인가된 후에 소거 검증 전압(Vvfye)이 인가된다. 연속적인 소거 전압(Vers) 및 소거 검증 전압(Vvfye)의 인가는 하나의 소거 루프를 구성한다. 제 1 소거 루프(LE1)에서, 제 1 및 제 2 서브 블록들에 소거 전압(Vers)이 인가되고 소거 검증 전압(Vvfye)이 인가된다. 제 1 서브 블록에 인가되는 소거 전압(Vers)은 제 1 소거 시간(TE1)의 전압 인가 시간을 갖는다. 제 2 서브 블록에 인가되는 소거 전압(Vers)은 제 2 소거 시간(TE2)의 전압 인가 시간을 갖는다.
제 1 및 제 2 서브 블록들에서, 한 번의 소거 루프에 소요되는 시간은 동일하다. 즉, 서브 블록들에 따라 전압 인가 시간이 변화하여도, 특정 서브 블록의 메모리 셀들(MC)에 소거 전압(Vers)이 인가되기 시작한 후에 다음 소거 루프의 소거 전압(Vers)이 인가되기 시작할 때까지의 시간은 동일하다.
이후에, 제 2 내지 제 5 소거 루프들(LE2~LE5)이 수행된다. 소거 루프가 반복될 때마다, 소거 전압(Vers)의 레벨은 점차적으로 상승할 수 있다. 즉, 계단형 스텝 펄스 소거(ISPE, Incremental Step Pulse Erase)가 수행될 수 있다. 소거 루프들(LE1~LE5)에 따른 소거 전압(Vers)의 증분은 소거 전압 차이(△VE)일 수 있다.
도 24는 전압 인가 시간을 달리하여 소거를 수행하는 제 2 예를 보여주는 타이밍도이다. 예시적으로, 제 1 및 제 2 서브 블록들에 각각 대응하는 타이밍도들은 제 1 및 제 2 서브 블록들이 각각 선택된 때에 제 1 및 제 2 서브 블록들의 메모리 셀들(MC)에 각각 공급되는 전압들을 보여준다.
서브 블록들에 따라 전압 인가 시간이 변화해도, 소거 전압(Vers)이 인가된 후에 소거 검증 전압(Vvfye)이 인가되기 시작할 때까지의 시간은 동일하다. 따라서, 서브 블록들에 따라 전압 인가 시간이 변화하는 만큼, 서브 블록들에 따라 소거 루프에 소요되는 시간이 변화한다. 제 1 서브 블록에 대응하는 전압 인가 시간은 제 2 서브 블록에 대응하는 전압 인가 시간보다 짧다. 제 1 서브 블록의 소거 루프의 시간은 제 2 서브 블록의 소거 루프의 시간보다 짧다.
제 1 및 제 2 서브 블록들의 소거 루프들의 수는 동일할 수 있다. 따라서, 제 1 서브 블록의 메모리 셀들(MC)의 소거는 제 2 서브 블록의 메모리 셀들(MC)의 소거보다 빨리 완료될 수 있다.
소거 전압(Vers)은 소거 루프들(LE1~LE5)에 따라 점차적으로 증가할 수 있다. 소거 루프들(LE1~LE5)에 따른 소거 전압(Vers)의 증분은 소거 전압 차이(△VE)일 수 있다.
도 25는 전압 인가 시간을 달리하여 소거를 수행하는 제 3 예를 보여주는 타이밍도이다. 예시적으로, 제 1 및 제 2 서브 블록들에 각각 대응하는 타이밍도들은 제 1 및 제 2 서브 블록들이 각각 선택된 때에 제 1 및 제 2 서브 블록들의 메모리 셀들(MC)에 각각 공급되는 전압들을 보여준다.
서브 블록들에 따라 전압 인가 시간이 변화해도, 소거 전압(Vers)이 인가된 후에 소거 검증 전압(Vvfye)이 인가되기 시작할 때까지의 시간은 동일하다. 따라서, 서브 블록들에 따라 전압 인가 시간이 변화하는 만큼, 서브 블록들에 따라 소거 루프에 소요되는 시간이 변화한다. 제 1 서브 블록에 대응하는 전압 인가 시간은 제 2 서브 블록에 대응하는 전압 인가 시간보다 짧다. 제 1 서브 블록의 소거 루프의 시간은 제 2 서브 블록의 소거 루프의 시간보다 짧다.
불휘발성 메모리 장치(100)에 소거 커맨드가 할당된 후 소거 완료될 때까지, 특정한 응답 시간이 허여될 수 있다. 서브 블록들에 따라 소거 루프들의 시간들이 다르면, 서브 블록들에 따라 특정한 응답 시간 동안 수행될 수 있는 소거 루프들의 수가 다를 수 있다. 예를 들어, 제 1 서브 블록의 소거 루프의 최대 수는 제 2 서브 블록의 소거 루프의 최대 수보다 클 수 있다. 소거 루프의 최대 수가 증가하면, 소거 전압(Vers)의 증분이 감소될 수 있다. 즉, 소거되는 메모리 셀들(MC)의 문턱 전압 산포가 향상될 수 있다.
예시적으로, 제 1 서브 블록에서, 제 1 내지 제 7 소거 루프들(LE1~LE7)이 도시되어 있다. 제 1 서브 블록에서 소거 전압(Vers)의 증분은 제 1 소거 전압 차이(△VE1)일 수 있다.
제 2 서브 블록에서, 제 1 내지 제 5 소거 루프들(L1E~LE5)이 도시되어 있다. 제 2 서브 블록에서 소거 전압(Vers)의 증분은 제 2 소거 전압 차이(△VE2)일 수 있다. 제 2 소거 전압 차이(△VE2)는 제 1 소거 전압 차이(△VE1) 보다 클 수 있다. 제 2 서브 블록의 소거 루프의 최대 수는 제 1 서브 블록의 소거 루프의 최대 수보다 작을 수 있다.
도 26은 도 4의 평면도의 일 부분(EC)의 제 5 예에 따른 등가 회로(BLKa5)를 보여주는 회로도이다. 도 4 내지 도 7, 그리고 도 26을 참조하면, 제 1 및 제 2 도전 물질들(CM1, CM2)은 각각 제 1 및 제 2 높이들을 갖는 접지 선택 트랜지스터들(GSTa, GSTb)을 구성할 수 있다. 제 7 및 제 8 도전 물질들(CM7, CM8)은 각각 제 7 및 제 8 높이들을 갖는 스트링 선택 트랜지스터들(SSTa, SSTb)을 구성할 수 있다. 제 3 내지 제 6 도전 물질들(CM3~CM6)은 제 1 내지 제 4 메모리 셀들(MC1~MC4)을 구성할 수 있다.
제 1 및 제 2 도전 물질들(CM1, CM2)은 공통으로 연결되어 하나의 접지 선택 라인(GSL)을 구성할 수 있다. 제 1 도전 물질들(CM1)이 공통으로 연결되어 제 1 높이의 접지 선택 라인(미도시)을 구성하고, 제 2 도전 물질들(CM2)이 공통으로 연결되어 제 2 높이의 접지 선택 라인(미도시)을 구성할 수 있다.
도 17을 참조하여 설명된 등가 회로(BLKa2)와 마찬가지로, 등가 회로(BLKa6)에 측면 트랜지스터들(LTR)이 제공될 수 있다. 도 18을 참조하여 설명된 등가 회로(BLKa3)와 마찬가지로, 셀 스트링들(CS11, CS12)은 하나의 접지 선택 라인(미도시)에 연결되고, 셀 스트링들(CS21, CS22)은 다른 하나의 접지 선택 라인(미도시)에 연결될 수 있다. 도 19를 참조하여 설명된 등가 회로(BLKa4)와 마찬가지로, 메모리 셀들(MC)은 복수의 서브 블록들을 구성할 수 있다.
셀 스트링들(CS11, CS12)은 제 1 및 제 2 도전 물질들(CM1, CM2)에 의해 각각 형성된 제 1 및 제 2 높이들을 갖는 두 개의 접지 선택 라인들(미도시)에 연결될 수 있다. 셀 스트링들(CS21, CS22)은 제 1 및 제 2 도전 물질들(CM1, CM2)에 의해 각각 형성된 제 1 및 제 2 높이들을 갖는 두 개의 접지 선택 라인들(미도시)에 연결될 수 있다. 적어도 세 개의 높이들에 대응하는 도전 물질들이 접지 선택 트랜지스터들을 구성할 수 있다.
셀 스트링들(CS11, CS12)은 제 7 및 제 8 도전 물질들(CM7, CM8)에 의해 각각 형성된 제 7 및 제 8 높이들을 갖는 두 개의 스트링 선택 라인들(SSL1a, SSL1b)에 연결될 수 있다. 셀 스트링들(CS21, CS22)은 제 7 및 제 8 도전 물질들(CM7, CM8)에 의해 각각 형성된 제 7 및 제 8 높이들을 갖는 두 개의 스트링 선택 라인들(SSL2a, SSL2b)에 연결될 수 있다. 적어도 세 개의 높이들에 대응하는 도전 물질들이 스트링 선택 트랜지스터들을 구성할 수 있다.
메모리 셀들(MC)은 도 11 내지 도 16을 참조하여 설명된 방법에 따라 프로그램될 수 있다. 메모리 셀들(MC)은 도 21 내지 도 25를 참조하여 설명된 방법에 따라 소거될 수 있다.
도 27은 도 4의 평면도의 일 부분(EC)의 제 6 예에 따른 등가 회로(BLKa6)를 보여주는 회로도이다. 도 26에 도시된 등가 회로(BLKa5)와 비교하면, 동일한 행의 셀 스트링들에서, 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인을 공유한다. 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 제 1 스트링 선택 라인(SSL1)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 제 2 스트링 선택 라인(SSL2)에 공통으로 연결된다.
도 17을 참조하여 설명된 등가 회로(BLKa2)와 마찬가지로, 등가 회로(BLKa7)에 측면 트랜지스터들(LTR)이 제공될 수 있다. 도 18을 참조하여 설명된 등가 회로(BLKa3)와 마찬가지로, 셀 스트링들(CS11, CS12)은 하나의 접지 선택 라인(미도시)에 연결되고, 셀 스트링들(CS21, CS22)은 다른 하나의 접지 선택 라인(미도시)에 연결될 수 있다. 도 19를 참조하여 설명된 등가 회로(BLKa4)와 마찬가지로, 메모리 셀들(MC)은 복수의 서브 블록들을 구성할 수 있다.
메모리 셀들(MC)은 도 11 내지 도 16을 참조하여 설명된 방법에 따라 프로그램될 수 있다. 메모리 셀들(MC)은 도 21 내지 도 25를 참조하여 설명된 방법에 따라 소거될 수 있다.
도 28은 도 4의 평면도의 일 부분(EC)의 제 7 예에 따른 등가 회로(BLKa7)를 보여주는 회로도이다. 도 4 내지 도 7, 그리고 도 28을 참조하면, 제 2 도전 물질들(CM2)은 제 1 더미 메모리 셀들(DMC1)을 구성한다. 제 7 도전 물질들(CM7)은 제 2 더미 메모리 셀들(DMC2)을 구성한다.
예시적으로, 둘 이상의 높이들에 대응하는 도전 물질들이 메모리 셀들과 접지 선택 트랜지스터들(GST) 사이의 더미 메모리 셀들(미도시)을 구성할 수 있다. 둘 이상의 높이들에 대응하는 도전 물질들이 메모리 셀들과 스트링 선택 트랜지스터들(SST) 사이의 더미 메모리 셀들(미도시)을 구성할 수 있다. 접지 선택 트랜지스터들(GST)의 쪽과 스트링 선택 트랜지스터들(SST)의 쪽 중 한 쪽에만 더미 메모리 셀들(미도시)이 제공될 수 있다.
도 17을 참조하여 설명된 등가 회로(BLKa2)와 마찬가지로, 등가 회로(BLKa5)에 측면 트랜지스터들(LTR)이 제공될 수 있다. 도 18을 참조하여 설명된 등가 회로(BLKa3)와 마찬가지로, 셀 스트링들(CS11, CS12)은 하나의 접지 선택 라인(미도시)에 연결되고, 셀 스트링들(CS21, CS22)은 다른 하나의 접지 선택 라인(미도시)에 연결될 수 있다. 도 19를 참조하여 설명된 등가 회로(BLKa4)와 마찬가지로, 메모리 셀들(MC)은 복수의 서브 블록들을 구성할 수 있다.
메모리 셀들(MC)은 도 11 내지 도 16을 참조하여 설명된 방법에 따라 프로그램될 수 있다. 메모리 셀들(MC)은 도 21 내지 도 25를 참조하여 설명된 방법에 따라 소거될 수 있다.
도 29는 도 4의 Ⅴ-Ⅴ' 선에 따른 사시단면도의 제 2 예를 보여준다. 도 30은 도 4의 Ⅴ-Ⅴ' 선에 따른 단면도의 제 2 예를 보여준다. 도 4, 도 29, 그리고 도 30을 참조하면, 기판과 수직한 방향으로 적층된 하부 필라들(PLa) 및 상부 필라들(PLb)이 제공된다.
하부 필라들(PLa)은 제 3 방향을 따라 절연막들(112, 112a)을 관통하여 기판(111)과 접촉한다. 하부 필라들(PLa)은 하부 채널막들(114a) 및 하부 내부 물질들(115a)을 포함한다. 하부 채널막들(114a)은 기판(111)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 하부 채널막들(114a)은 제 1 내지 제 4 도전 물질들(CM1~CM4)의 수직 바디로 동작한다. 하부 내부 물질들(115a)은 절연 물질을 포함한다.
하부 필라들(PLa) 상에 상부 필라들(PLb)이 제공된다. 상부 필라들(PLb)은 제 3 방향을 따라 절연막들(112)을 관통하여, 하부 필라들(PLa)의 상부면과 접촉한다. 상부 필라들(PLb)은 상부 채널막들(114b) 및 상부 내부 물질들(115b)을 포함한다. 상부 채널막들(114b)은 하부 채널막들(114a)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 상부 채널막들(114b)은 제 5 내지 제 8 도전 물질들(CM5~CM8)의 수직 바디로 동작한다. 상부 내부 물질들(115b)은 절연 물질을 포함한다.
하부 채널막들(114a) 및 상부 채널막들(114b)은 서로 연결되어 수직 방향의 바디로 동작한다. 예시적으로, 하부 필라들(PLa)의 상부에 반도체 패드(SP)가 제공될 수 있다. 반도체 패드(SP)는 하부 채널막들(114a)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 하부 채널막들(114a) 및 상부 채널막들(114b)은 반도체 패드(SP)를 통해 결합될 수 있다.
예시적으로, 제 1 내지 제 8 도전 물질들(CM1~CM8) 중 반도체 패드(SP)와 인접한 도전 물질들은 더미 워드 라인들 및 더미 메모리 셀들을 구성할 수 있다. 예를 들면, 반도체 패드(SP)와 인접한 제 4 도전 물질들(CM4), 제 5 도전 물질들(CM5), 또는 제 4 및 제 5 도전 물질들(CM4, CM5)은 더미 워드 라인들 및 더미 메모리 셀들을 구성할 수 있다.
도 4, 도 29, 그리고 도 30을 참조하여 설명된 메모리 블록의 등가 회로는 도 8을 참조하여 설명된 등가 회로(BLKa1)와 동일할 수 있다.
도 31은 도 4, 도 29, 그리고 도 30의 메모리 블록의 프로그램 시에 공급되는 전압들을 보여주는 타이밍도이다. 예시적으로, 제 1 내지 제 6 워드 라인들(WL1~WL6)에 각각 대응하는 타이밍도들은 제 1 내지 제 6 워드 라인들(WL1~WL6)이 각각 선택된 때에 제 1 내지 제 6 워드 라인들(WL1~WL6)에 각각 공급되는 전압들을 보여준다. 예시적으로, 각 워드 라인에 대응하는 하나의 프로그램 루프가 도 31에 도시되어 있다.
도 29 및 도 30에 도시된 바와 같이, 필라들(PLa, PLb)의 단면적은 기판(111)과의 거리가 감소할수록 점차적으로 감소하고, 증가하고 그리고 다시 점차적으로 감소한다. 인가 시간 제어기(160)는 필라들(PLa, PLb)의 단면적들에 따라 프로그램 전압(Vpgm)의 인가 시간을 제어할 수 있다. 예를 들어, 워드 라인들(WL1~WL6)과 기판(111) 사이의 거리가 감소할수록, 인가 시간 제어기(160)는 프로그램 전압(Vpgm)의 전압 인가 시간을 점차적으로 감소시키고, 증가시키고, 그리고 다시 점차적으로 감소시킬 수 있다.
예시적으로, 제 6 워드 라인(WL6)의 프로그램 전압(Vpgm)의 전압 인가 시간은 제 6 시간(T6)일 수 있다. 제 5 워드 라인(WL5)의 프로그램 전압(Vpgm)의 전압 인가 시간은 제 5 시간(T5)일 수 있다. 제 5 시간(T5)은 제 6 시간(T6)보다 짧을 수 있다. 제 4 워드 라인(WL4)의 프로그램 전압(Vpgm)의 전압 인가 시간은 제 4 시간(T4)일 수 있다. 제 4 시간(T4)은 제 5 시간(T5)보다 짧을 수 있다.
제 3 워드 라인(WL3)의 프로그램 전압(Vpgm)의 전압 인가 시간은 제 6 시간(T6)일 수 있다. 제 2 워드 라인(WL2)의 프로그램 전압(Vpgm)의 전압 인가 시간은 제 5 시간(T5)일 수 있다. 제 1 워드 라인(WL1)의 프로그램 전압(Vpgm)의 전압 인가 시간은 제 4 시간(T4)일 수 있다.
예시적으로, 제 1 워드 라인(WL1)의 전압 인가 시간은 제 4 워드 라인(WL4)의 전압 인가 시간과 동일하고, 제 2 워드 라인(WL2)의 전압 인가 시간은 제 5 워드 라인(WL5)의 전압 인가 시간과 동일하고, 그리고 제 3 워드 라인(WL3)의 전압 인가 시간은 제 6 워드 라인(WL6)의 전압 인가 시간과 동일할 수 있다.
도 14를 참조하여 설명된 바와 같이, 워드 라인 별로 프로그램 루프의 시간이 서로 다를 수 있다. 도 15를 참조하여 설명된 바와 같이, 워드 라인 별로 프로그램 전압(Vpgm)의 증분이 서로 다를 수 있다.
도 32는 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKb)의 일부를 보여주는 제 2 예에 따른 평면도이다. 도 33은 도 32의 ⅩⅩⅩⅢ-ⅩⅩⅩⅢ' 선에 따른 사시단면도를 보여준다. 도 34는 도 32의 ⅩⅩⅩⅢ-ⅩⅩⅩⅢ' 선에 따른 단면도를 보여준다.
도 4 내지 도 7을 참조하여 설명된 메모리 블록(BLKa)과 비교하면, 제 1 방향을 따라 신장되는 스트링 선택 라인 컷(SSL Cut)과 워드 라인 컷들(WL Cut)이 제 2 방향을 따라 교대로 제공된다. 워드 라인 컷들(WL Cut)에 의해 노출된 기판(111)의 부분들에 공통 소스 영역들(CSR)이 제공된다.
인접한 두 개의 공통 소스 영역들(CSR), 즉 인접한 두 개의 워드 라인 컷들(WL Cut) 사이에 제 1 방향을 따라 두 줄의 필라들(PL)이 형성된다. 두 줄의 필라들(PL)의 사이에, 스트링 선택 라인 컷(SSL Cut)이 형성된다. 스트링 선택 라인 컷(SSL Cut)은 스트링 선택 트랜지스터들(SST)을 구성하는 제 8 도전 물질들(CM8)을 분리한다. 둘 이상의 높이의 도전 물질들이 스트링 선택 트랜지스터들(SST)을 구성할 때, 스트링 선택 라인 컷(SSL Cut)은 둘 이상의 높이의 도전 물질들을 분리할 수 있다.
예시적으로, 도 29 및 도 30을 참조하여 설명된 바와 같이, 필라들(PL)은 하부 필라들 및 상부 필라들로 구성될 수 있다.
도 32의 평면도의 일 부분(EC)은 제 1 내지 제 7 예에 따른 등가 회로들(BLKa1~BLKa7) 중 하나에 대응할 수 있다. 메모리 셀들(MC)은 도 11 내지 도 16, 또는 도 31을 참조하여 설명된 방법에 따라 프로그램될 수 있다. 메모리 셀들(MC)은 도 21 내지 도 25를 참조하여 설명된 방법에 따라 소거될 수 있다.
도 35는 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKc)의 일부를 보여주는 제 3 예에 따른 평면도이다. 도 36은 도 35의 ⅩⅩⅩⅥ-ⅩⅩⅩⅥ' 선에 따른 사시단면도를 보여준다. 도 37은 도 35의 ⅩⅩⅩⅥ-ⅩⅩⅩⅥ' 선에 따른 단면도를 보여준다.
도 4 내지 도 7을 참조하여 설명된 메모리 블록(BLKa)과 비교하면, 인접한 공통 소스 영역들 사이에 제공되는 필라들은 제 1 방향을 따라 지그재그 형태로 배치된다.
예시적으로, 도 29 및 도 30을 참조하여 설명된 바와 같이, 필라들(PL)은 하부 필라들 및 상부 필라들로 구성될 수 있다. 도 32 내지 도 34를 참조하여 설명된 바와 같이, 스트링 선택 라인 컷(SSL Cut)이 제공될 수 있다. 인접한 워드 라인 컷(WL Cut)과 스트링 선택 라인 컷(SSL Cut)의 사이에, 제 1 방향을 따라 지그재그 형태로 배치되는 한 줄의 필라들이 제공될 수 있다.
도 35의 평면도의 일 부분(EC)은 제 1 내지 제 7 예에 따른 등가 회로들(BLKa1~BLKa7) 중 하나에 대응할 수 있다. 메모리 셀들(MC)은 도 11 내지 도 16, 또는 도 31을 참조하여 설명된 방법에 따라 프로그램될 수 있다. 메모리 셀들(MC)은 도 21 내지 도 25를 참조하여 설명된 방법에 따라 소거될 수 있다.
도 38은 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKd)의 일부를 보여주는 제 4 예에 따른 평면도이다. 도 39는 도 38의 ⅩⅩⅩⅨ-ⅩⅩⅩⅨ' 선에 따른 사시단면도를 보여준다. 도 38의 ⅩⅩⅩⅨ-ⅩⅩⅩⅨ' 선에 따른 단면도는 도 6에 도시된 단면도와 동일하다. 따라서, 단면도는 생략된다.
도 4 내지 도 6을 참조하여 설명된 메모리 블록(BLKa)과 비교하면, 메모리 블록(BLKd)에서 사각 기동 형태의 필라들(PL)이 제공된다. 인접한 공통 소스 영역들(CSR) 사이에서 제 1 방향을 따라 한 줄로 배치된 필라들의 사이에, 절연 물질들(IM)이 제공된다. 절연 물질들(IM)은 제 3 방향을 따라 신장되어 기판(111)과 접촉한다.
필라들(PL)은 채널막들(114) 및 내부 물질들(115)을 포함한다. 예시적으로, 채널막들(114)은 필라들(PL) 각각의 네 측면들 중 도전 물질들(CM1~CM8)과 인접한 두 측면들에 제공될 수 있다.
각 필라의 한 측면의 채널막은 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 하나의 셀 스트링을 구성할 수 있다. 각 필라의 다른 한 측면의 채널막은 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 다른 하나의 셀 스트링을 구성할 수 있다. 즉, 하나의 필라는 두 개의 셀 스트링들을 구성할 수 있다.
예시적으로, 도 29 및 도 30을 참조하여 설명된 바와 같이, 필라들(PL)은 하부 필라들 및 상부 필라들로 구성될 수 있다. 도 32 내지 도 34를 참조하여 설명된 바와 같이, 스트링 선택 라인 컷(SSL Cut)이 제공될 수 있다. 도 35 내지 도 37을 참조하여 설명된 바와 같이, 필라들(PL)은 제 1 방향을 따라 지그재그 형태로 배치될 수 있다.
도 38의 평면도의 일 부분(EC)은 제 1 내지 제 7 예에 따른 등가 회로들(BLKa1~BLKa7) 중 하나에 대응할 수 있다. 메모리 셀들(MC)은 도 11 내지 도 16, 또는 도 31을 참조하여 설명된 방법에 따라 프로그램될 수 있다. 메모리 셀들(MC)은 도 21 내지 도 25를 참조하여 설명된 방법에 따라 소거될 수 있다.
도 40은 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKe)의 일부를 보여주는 제 5 예에 따른 평면도이다. 도 41은 도 40의 ⅩⅩⅩⅩⅠ-ⅩⅩⅩⅩⅠ' 선에 따른 사시단면도를 보여준다. 도 42는 도 40의 ⅩⅩⅩⅩⅠ-ⅩⅩⅩⅩⅠ' 선에 따른 단면도를 보여준다.
도 40 내지 도 42를 참조하면, 기판(111) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 상부 도전 물질들(CMU1~CMU4)과 제 5 내지 제 8 상부 도전 물질들(CMU5~CMU8)이 제공된다. 제 1 내지 제 4 상부 도전 물질들(CMU1~CMU4)은 기판(111)과 수직한 방향으로 적층되고, 기판(111)과 수직한 방향으로 서로 이격된다. 제 5 내지 제 8 상부 도전 물질들(CMU5~CMU8)은 기판(111)과 수직한 방향으로 적층되고, 기판(111)과 수직한 방향으로 서로 이격된다. 제 1 내지 제 4 상부 도전 물질들(CMU1~CMU4)과 제 5 내지 제 8 상부 도전 물질들(CMU5~CMU8)은 제 2 방향을 따라 서로 이격된다.
제 1 내지 제 4 상부 도전 물질들(CMU1~CMU4)과 제 5 내지 제 8 상부 도전 물질들(CMU5~CMU8) 사이에, 제 1 방향을 따라 신장되는 제 1a 및 제 1b 하부 도전 물질들(CMD1a, CMD1b), 그리고 제 2 내지 제 4 하부 도전 물질들(CMD2~CMD4)이 제공된다. 제 2 내지 제 4 하부 도전 물질들(CMD2~CMD4)은 기판(111)과 수직한 방향으로 적층되고, 기판(111)과 수직한 방향으로 서로 이격된다. 제 2 하부 도전 물질(CMD2) 위에, 제 1a 및 제 1b 하부 도전 물질들(CMD1a, CMD1b)이 제공된다. 제 1a 및 제 1b 하부 도전 물질들(CMD1a, CMD1b)은 제 2 방향을 따라 서로 이격된다.
기판(111)과 수직한 방향으로 제 1 내지 제 4 상부 도전 물질들(CMU1~CMU4), 또는 제 5 내지 제 8 상부 도전 물질들(CMU5~CMU8)을 관통하여 기판(111)과 접촉하는 복수의 상부 필라들(PLU)이 형성된다. 제 1 상부 도전 물질(CMU1)에서, 상부 필라들은 제 1 방향을 따라 한 줄로 배치되고, 제 1 방향을 따라 서로 이격된다. 제 8 상부 도전 물질(CMU8)에서, 상부 필라들은 제 1 방향을 따라 한 줄로 배치되고, 제 1 방향을 따라 서로 이격된다.
복수의 상부 필라들(PLU)은 정보 저장막들(116) 및 채널막들(114)을 포함한다. 정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다. 정보 저장막들(116)은 터널링 절연막, 전하 포획막, 그리고 블로킹 절연막을 포함할 수 있다.
채널막들(114)은 복수의 상부 필라들(PLU)의 수직 바디로 동작할 수 있다. 채널막들(114)은 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 채널막들(114)은 기판(111)과 동일한 도전형(예를 들면, P 도전형)을 갖는 반도체를 포함할 수 있다.
기판(111)과 수직한 방향으로 제 2 내지 제 4 하부 도전 물질들(CMD2~CMD4), 그리고 제 1a 또는 제 1b 하부 도전 물질(CMD1a 또는 CMD1b)을 관통하여 기판(111)과 접촉하는 복수의 하부 필라들(PLD)이 형성된다. 제 1a 하부 도전 물질(CMD1a)에서, 하부 필라들은 제 1 방향을 따라 한 줄로 배치되고, 제 1 방향을 따라 서로 이격된다. 제 1b 하부 도전 물질(CMD1b)에서, 하부 필라들은 제 1 방향을 따라 한 줄로 배치되고, 제 1 방향을 따라 서로 이격된다.
복수의 하부 필라들(PLD)은 정보 저장막들(116) 및 채널막들(114)을 포함한다. 정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다. 정보 저장막들(116)은 터널링 절연막, 전하 포획막, 그리고 블로킹 절연막을 포함할 수 있다.
채널막들(114)은 복수의 하부 필라들(PLD)의 수직 바디로 동작할 수 있다. 채널막들(114)은 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 채널막들(114)은 기판(111)과 동일한 도전형(예를 들면, P 도전형)을 갖는 반도체를 포함할 수 있다.
기판(111)에 복수의 파이프라인 콘택들(PC)이 제공된다. 파이프라인 콘택들(PC)은 비트 라인들(BL)의 방향으로 신장되어, 제 1 상부 도전 물질(CMU1)에 형성된 상부 필라들의 하부면들, 그리고 제 1a 하부 도전 물질(CMD1a)에 형성된 하부 필라들(PLD)의 하부면들을 서로 연결한다. 파이프라인 콘택들(PC)은 비트 라인들(BL)의 방향으로 신장되어, 제 8 상부 도전 물질(CMU8)에 형성된 상부 필라들의 하부면들, 그리고 제 1b 하부 도전 물질(CMD1b)에 형성된 하부 필라들(PLD)의 하부면들을 서로 연결한다.
예시적으로, 파이프라인 콘택들(PC)은 채널막들(114) 및 정보 저장막들(116)을 포함할 수 있다. 파이프라인 콘택들(PC)의 채널막들(114)은 상부 필라들(PLU)의 채널막들(114)과 하부 필라들(PLD)의 채널막들을 서로 연결할 수 있다. 파이프라인 콘택들(PC)의 정보 저장막들(116)은 상부 필라들(PLU)의 정보 저장막들(116)과 하부 필라들(PLD)의 정보 저장막들(116)을 서로 연결할 수 있다.
하부 필라들(PLD)의 위에, 제 1 방향을 따라 신장되는 공통 소스 영역(CSR)이 제공될 수 있다. 공통 소스 영역(CSR)은 제 1 방향을 따라 신장되어 복수의 하부 필라들(PLD)에 연결될 수 있다. 공통 소스 영역(CSR)은 공통 소스 라인(CSL)을 형성할 수 있다. 공통 소스 영역(CSR)은 금속 물질을 포함할 수 있다. 공통 소스 영역(CSR)은 기판(111)과 다른 도전형을 가질 수 있다.
상부 필라들(PLU)의 위에 드레인들(320)이 제공될 수 있다. 드레인들(320)은 기판(111)과 다른 도전형(예를 들면, N 도전형)을 갖는 반도체 물질을 포함할 수 있다. 드레인들(320)의 위에 비트 라인들(BL)이 형성된다. 비트 라인들(BL)은 제 1 방향을 따라 서로 이격된다. 비트 라인들(BL)은 제 2 방향을 따라 신장되어, 복수의 드레인들(320)에 연결된다.
예시적으로, 비트 라인들(BL)과 드레인들(320), 그리고 공통 소스 영역(CSR)과 하부 필라들(PLD)은 콘택 플러그들을 통해 연결될 수 있다.
하나의 파이프 라인 콘택을 통해 연결된 하나의 하부 필라와 하나의 상부 필라는 하나의 셀 스트링을 구성할 수 있다.
예시적으로, 도 35 내지 도 37을 참조하여 설명된 바와 같이, 상부 필라들(PLU) 및 하부 필라들(PLD)은 제 1 방향을 따라 지그재그 형태로 배치될 수 있다.
도 40의 평면도의 일 부분(EC)은 제 1 내지 제 7 예에 따른 등가 회로들(BLKa1~BLKa7) 중 하나에 대응할 수 있다. 메모리 셀들(MC)은 도 21 내지 도 25를 참조하여 설명된 방법에 따라 소거될 수 있다.
도 43은 도 40 내지 도 42의 메모리 블록의 프로그램 시에 공급되는 전압들을 보여주는 타이밍도이다. 예시적으로, 제 1 내지 제 6 워드 라인들(WL1~WL6)에 각각 대응하는 타이밍도들은 제 1 내지 제 6 워드 라인들(WL1~WL6)이 각각 선택된 때에 제 1 내지 제 6 워드 라인들(WL1~WL6)에 각각 공급되는 전압들을 보여준다. 예시적으로, 각 워드 라인에 대응하는 하나의 프로그램 루프가 도 43에 도시되어 있다.
도 41 및 도 42에 도시된 바와 같이, 필라들(PLU, PLD)의 단면적은 기판(111)과의 거리가 감소할수록 점차적으로 감소한다. 필라들(PLU, PLD)의 단면적은 공통 소스 라인(CSL)과의 사이가 감소할수록 점차적으로 감소한 후 점차적으로 증가할 수 있다. 인가 시간 제어기(160)는 필라들(PLU, PLD)의 단면적들에 따라 프로그램 전압(Vpgm)의 인가 시간을 제어할 수 있다. 예를 들어, 워드 라인들(WL1~WL6)과 기판(111) 사이의 거리가 감소할수록, 인가 시간 제어기(160)는 프로그램 전압(Vpgm)의 전압 인가 시간을 점차적으로 감소시킬 수 있다. 공통 소스 라인(CSL)과의 거리가 감소할수록, 인가 시간 제어기(160)는 프로그램 전압(Vpgm)의 전압 인가 시간을 점차적으로 감소시킨 후 점차적으로 증가시킬 수 있다.
예시적으로, 제 6 워드 라인(WL6)의 프로그램 전압(Vpgm)의 전압 인가 시간은 제 6 시간(T6)일 수 있다. 제 5 워드 라인(WL5)의 프로그램 전압(Vpgm)의 전압 인가 시간은 제 5 시간(T5)일 수 있다. 제 5 시간(T5)은 제 6 시간(T6)보다 짧을 수 있다. 제 4 워드 라인(WL4)의 프로그램 전압(Vpgm)의 전압 인가 시간은 제 4 시간(T4)일 수 있다. 제 4 시간(T4)은 제 5 시간(T5)보다 짧을 수 있다.
제 3 워드 라인(WL3)의 프로그램 전압(Vpgm)의 전압 인가 시간은 제 4 시간(T4)일 수 있다. 제 2 워드 라인(WL2)의 프로그램 전압(Vpgm)의 전압 인가 시간은 제 5 시간(T5)일 수 있다. 제 1 워드 라인(WL1)의 프로그램 전압(Vpgm)의 전압 인가 시간은 제 6 시간(T6)일 수 있다.
예시적으로, 제 1 워드 라인(WL1)의 전압 인가 시간은 제 6 워드 라인(WL6)의 전압 인가 시간과 동일하고, 제 2 워드 라인(WL2)의 전압 인가 시간은 제 5 워드 라인(WL5)의 전압 인가 시간과 동일하고, 그리고 제 3 워드 라인(WL3)의 전압 인가 시간은 제 4 워드 라인(WL4)의 전압 인가 시간과 동일할 수 있다.
도 14를 참조하여 설명된 바와 같이, 워드 라인 별로 프로그램 루프의 시간이 서로 다를 수 있다. 도 15를 참조하여 설명된 바와 같이, 워드 라인 별로 프로그램 전압(Vpgm)의 증분이 서로 다를 수 있다.
도 44는 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKf)의 일부를 보여주는 제 6 예에 따른 평면도이다. 도 45는 도 44의 ⅩⅩⅩⅩⅤ-ⅩⅩⅩⅩⅤ' 선에 따른 사시단면도의 제 1 예를 보여준다. 도 46은 도 44의 ⅩⅩⅩⅩⅤ-ⅩⅩⅩⅩⅤ' 선에 따른 단면도의 제 1 예를 보여준다.
도 44 내지 도 46을 참조하면, 기판(111)에 공통 소스 영역(CSR)이 형성된다. 예시적으로, 공통 소스 영역(CSR)은 하나의 도핑 영역일 수 있다. 공통 소스 영역(CSR)은 공통 소스 라인(CSL)을 구성할 수 있다.
공통 소스 영역(CSR) 상에, 기판(111)과 수직한 방향으로 적층되고, 기판(111)과 수직한 방향으로 서로 이격된 제 1 내지 제 8 도전 물질들(CM1~CM8)이 형성된다. 제 1 내지 제 8 도전 물질들(CM1~CM8) 중 스트링 선택 트랜지스터들(SST)을 구성하는 도전 물질들은 스트링 선택 라인 컷들(SSL Cut)에 의해 분리될 수 있다. 스트링 선택 라인 컷들(SSL Cut)은 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격될 수 있다. 스트링 선택 트랜지스터들(SST)을 구성하지 않는 도전 물질들은 공통 소스 영역(CSR) 상에서 제 1 및 제 2 방향들을 따라 신장되는 플레이트(plate) 형태를 가질 수 있다.
예시적으로, 제 1 내지 제 7 도전 물질들(CM1~CM7)은 플레이트 형태를 갖고, 제 8 도전 물질들(CM8)은 스트링 선택 라인 컷들(SSL Cut)에 의해 분리될 수 있다. 제 8 도전 물질들(CM8)은 공통 소스 영역(CSR) 상에서 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격될 수 있다.
제 1 내지 제 8 도전 물질들(CM1~CM8)에서, 기판(111)과 수직한 방향으로 제 1 내지 제 8 도전 물질들(CM1~CM8)을 관통하여 공통 소스 영역(CSR)과 접촉하는 복수의 필라들(PL)이 제공된다. 제 8 도전 물질들(CM8) 중 하나의 도전 물질에서, 제 1 방향을 따라 한 줄의 필라들(PL)이 제공될 수 있다. 필라들(PL)은 정보 저장막들(116), 채널막들(114), 그리고 내부 물질들(115)을 포함할 수 있다.
정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다. 정보 저장막들(116)은 터널링 절연막, 전하 포획막, 그리고 블로킹 절연막을 포함할 수 있다. 채널막들(114)은 복수의 필라들(PL)의 수직 바디로 동작할 수 있다. 채널막들(114)은 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 채널막들(114)은 기판(111)과 동일한 도전형(예를 들면, P 도전형)을 갖는 반도체를 포함할 수 있다. 내부 물질들(115)은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
예시적으로, 도 29 및 도 30을 참조하여 설명된 바와 같이, 필라들(PL)은 하부 필라들 및 상부 필라들로 구성될 수 있다. 도 35 내지 도 37을 참조하여 설명된 바와 같이, 필라들(PL)은 제 1 방향을 따라 지그재그 형태로 배치될 수 있다.
도 44의 평면도의 일 부분(EC)의 제 1 예에 따른 등가 회로(BLKf1)가 도 47에 도시되어 있다. 도 44 내지 도 47을 참조하면, 필라들(PL)과 기판(111) 사이에 공통 소스 영역(CSR)이 형성된다.
채널막들(114)은 P 도전형을 가질 수 있고, 공통 소스 영역(CSR)은 N 도전형을 가질 수 있다. 채널막들(114) 중 접지 선택 트랜지스터들(GST)에 대응하는 부분은 P 도전형을 가질 수 있고, 공통 소스 영역(CSR)은 N 도전형을 가질 수 있다. 즉, 채널막들(114)과 공통 소스 영역(CSR)은 PN 접합을 형성할 수 있다. 따라서, 필라들(PL)에 의해 구성되는 셀 스트링들(CS11, CS12, CS21, CS22)과 공통 소스 영역(CSR)에 의해 구성되는 공통 소스 라인(CSL) 사이에 다이오드들(D)이 형성될 수 있다. 다이오드들(D)이 제공되는 것을 제외하면, 등가 회로(BLKf1)는 도 8을 참조하여 설명된 등가 회로(BLKa1)와 동일하다.
등가 회로(BLKf1)는 제 2 내지 제 7 예에 따른 등가 회로들(BLKa2~BLKa7)과 같이 응용될 수 있다. 메모리 셀들(MC)은 도 11 내지 도 16, 또는 도 31을 참조하여 설명된 방법에 따라 프로그램될 수 있다.
도 48은 도 44의 ⅩⅩⅩⅩⅧ-ⅩⅩⅩⅩⅧ' 선에 따른 사시단면도의 제 2 예를 보여준다. 도 49는 도 44의 ⅩⅩⅩⅩⅧ-ⅩⅩⅩⅩⅧ' 선에 따른 단면도의 제 2 예를 보여준다.
도 44, 도 48, 그리고 도 49를 참조하면, 제 1 내지 제 8 도전 물질들(CM1~CM8) 중 접지 선택 트랜지스터들(GST)을 구성하는 도전 물질들은 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격될 수 있다. 접지 선택 트랜지스터들(GST)을 구성하는 도전 물질들은 스트링 선택 트랜지스터들(SST)을 구성하는 도전 물질들과 동일한 구조를 가질 수 있다. 예시적으로, 제 1 도전 물질들(CM1)은 제 8 도전 물질들(CM8)과 동일한 구조를 가질 수 있다.
도 44의 평면도의 일 부분(EC)의 제 2 예에 따른 등가 회로(BLKf2)가 도 50에 도시되어 있다. 도 44, 도 48 내지 도 50을 참조하면, 셀 스트링들(CS11, CS12, CS21, CS22)과 공통 소스 라인(CSL) 사이에 다이오드들(D)이 형성된다. 접지 선택 트랜지스터들(GST)은 복수의 접지 선택 라인들(GSL1, GSL2)에 연결된다. 예시적으로, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들은 제 1 접지 선택 라인(GSL1)에 연결되고, 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들은 제 2 접지 선택 라인(GSL2)에 연결된다.
등가 회로(BLKf2)는 제 2 내지 제 7 예에 따른 등가 회로들(BLKa2~BLKa7)과 같이 응용될 수 있다. 메모리 셀들(MC)은 도 11 내지 도 16, 또는 도 31을 참조하여 설명된 방법에 따라 프로그램될 수 있다.
도 51은 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치(200)를 보여주는 블록도이다. 도 51을 참조하면, 불휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240), 그리고 전압 발생기(250)를 포함한다.
도 2에 도시된 불휘발성 메모리 장치(100)와 비교하면, 인가 시간 제어기(260)는 전압 발생기(250)에 제공될 수 있다. 인가 시간 제어기(260)에 의해 결정된 전압 인가 시간 동안, 전압 발생기(250)는 프로그램 전압(Vpgm) 또는 소거 전압(Vers)을 출력할 수 있다.
인가 시간 제어기(260)는 외부로부터 수신되는 어드레스(ADDR)에 응답하여 전압 인가 시간을 결정할 수 있다. 인가 시간 제어기(260)는 어드레스 디코더(220)로부터 수신되는 어드레스에 응답하여 전압 인가 시간을 결정할 수 있다. 예를 들어, 인가 시간 제어기(260)는 어드레스 디코더(220)에 의해 디코딩된 행 어드레스, 행 어드레스, 또는 블록 어드레스에 응답하여 전압 인가 시간을 결정할 수 있다.
도 52는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다. 도 52를 참조하면, S410 단계에서 커맨드(CMD) 및 어드레스(ADDR)가 수신된다. 커맨드(CMD)는 프로그램 커맨드 또는 소거 커맨드일 수 있다. 어드레스(ADDR)는 프로그램될 메모리 셀들 또는 소거될 메모리 셀들을 가리킬 수 있다.
S420 단계에서, 전압 인가 시간과 전압 레벨이 결정된다. 예를 들어, S410 단계에서 수신된 커맨드(CMD) 및 어드레스(ADDR)에 따라 전압 인가 시간 및 전압 레벨이 결정될 수 있다.
S430 단계에서, 특정 전압이 메모리 셀들에 인가된다. 예를 들어, S410 단계에서 수신된 어드레스(ADDR)에 대응하는 메모리 셀들에, S420 단계에서 결정된 전압 인가 시간 및 전압 레벨을 갖는 전압이, S410 단계에서 수신된 커맨드(CMD)에 응답하여 인가될 수 있다. 수신된 커맨드(CMD)가 프로그램 커맨드일 때, 특정 전압은 프로그램 전압일 수 있고, 수신된 어드레스(ADDR)에 대응하는 메모리 셀들은 프로그램될 수 있다. 수신된 커맨드(CMD)가 소거 커맨드일 때, 특정 전압은 소거 전압일 수 있고, 수신된 어드레스(ADDR)에 대응하는 메모리 셀들은 소거될 수 있다.
도 53은 본 발명의 제 3 실시 예에 따른 불휘발성 메모리 장치(300)를 보여주는 블록도이다. 도 53을 참조하면, 불휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 어드레스 디코더(320), 읽기 및 쓰기 회로(330), 제어 로직(340), 그리고 전압 발생기(350)를 포함한다.
제어 로직(340)에 인가 시간 및 레벨 제어기(360)가 제공되는 것을 제외하면, 불휘발성 메모리 장치(300)는 도 1을 참조하여 설명된 불휘발성 메모리 장치(100)와 동일하다. 따라서, 중복되는 구성에 대한 설명은 생략된다.
인가 시간 및 레벨 제어기(360)는 특정 전압의 전압 인가 시간 및 전압 레벨을 결정할 수 있다. 인가 시간 및 레벨 제어기(360)는 제어 로직(340)의 제어에 따라 프로그램 전압 또는 소거 전압의 인가 시간과 레벨을 제어할 수 있다.
프로그램 속도가 증가할수록, 프로그램되는 메모리 셀에 인가되는 전기장의 세기가 증가할수록, 그리고 프로그램되는 메모리 셀의 터널링 전류가 증가할수록, 필라들(PL)의 폭들이 감소할수록, 수신된 어드레스(ADDR)의 워드 라인 주소가 감소 또는 증가할수록, 수신된 어드레스(ADDR)에 대응하는 메모리 셀들(MC)과 기판(111) 사이에 적층된 메모리 셀들(MC)의 수가 감소할수록, 인가 시간 및 레벨 제어기(360)는 프로그램 전압(Vpgm)의 전압 인가 시간 및 전압 레벨을 감소시킬 수 있다.
도 54는 전압 인가 시간 및 레벨을 달리하여 프로그램을 수행하는 제 1 예를 보여주는 타이밍도이다. 도 13의 타이밍도와 비교하면, 워드 라인들(WL1~WL6)에 서로 다른 레벨을 갖는 프로그램 전압들(Vpgm1~Vpgm6)이 인가된다. 프로그램 속도가 증가할수록, 프로그램되는 메모리 셀에 인가되는 전기장의 세기가 증가할수록, 그리고 프로그램되는 메모리 셀의 터널링 전류가 증가할수록, 필라들(PL)의 폭들이 감소할수록, 수신된 어드레스(ADDR)의 워드 라인 주소가 감소 또는 증가할수록, 수신된 어드레스(ADDR)에 대응하는 메모리 셀들(MC)과 기판(111) 사이에 적층된 메모리 셀들(MC)의 수가 감소할수록, 프로그램 전압의 레벨은 감소할 수 있다. 프로그램 전압의 인가 시간 및 레벨이 변화해도, 하나의 프로그램 루프가 수행되는 시간, 즉 프로그램 전압이 인가되기 시작한 후 검증 전압이 인가되기 시작할 때까지의 시간은 유지될 수 있다.
도 55는 전압 인가 시간 및 레벨을 달리하여 프로그램을 수행하는 제 2 예를 보여주는 타이밍도이다. 도 14의 타이밍도와 비교하면, 워드 라인들(WL1~WL6)에 서로 다른 레벨을 갖는 프로그램 전압들(Vpgm1~Vpgm6)이 인가된다. 프로그램 속도가 증가할수록, 프로그램되는 메모리 셀에 인가되는 전기장의 세기가 증가할수록, 그리고 프로그램되는 메모리 셀의 터널링 전류가 증가할수록, 필라들(PL)의 폭들이 감소할수록, 수신된 어드레스(ADDR)의 워드 라인 주소가 감소 또는 증가할수록, 수신된 어드레스(ADDR)에 대응하는 메모리 셀들(MC)과 기판(111) 사이에 적층된 메모리 셀들(MC)의 수가 감소할수록, 프로그램 전압의 레벨 및 인가 시간은 감소할 수 있다. 프로그램 전압의 인가 시간 및 레벨의 변화에 따라, 하나의 프로그램 루프에 소요되는 시간은 변할 수 있다. 예를 들어, 프로그램 전압의 인가가 종료된 후 검증 전압이 인가되기 시작할 때까지의 시간은 일정하게 유지될 수 있다.
도 56은 전압 인가 시간 및 레벨을 달리하여 프로그램을 수행하는 제 3 예를 보여주는 타이밍도이다. 도 15의 타이밍도와 비교하면, 워드 라인들(WL1~WL6)에 서로 다른 레벨을 갖는 프로그램 전압들(Vpgm1~Vpgm6)이 인가된다. 프로그램 속도가 증가할수록, 프로그램되는 메모리 셀에 인가되는 전기장의 세기가 증가할수록, 그리고 프로그램되는 메모리 셀의 터널링 전류가 증가할수록, 필라들(PL)의 폭들이 감소할수록, 수신된 어드레스(ADDR)의 워드 라인 주소가 감소 또는 증가할수록, 수신된 어드레스(ADDR)에 대응하는 메모리 셀들(MC)과 기판(111) 사이에 적층된 메모리 셀들(MC)의 수가 감소할수록, 프로그램 전압의 레벨, 인가 시간, 그리고 프로그램 전압의 증분(increments)은 감소할 수 있다. 프로그램 전압의 인가 시간 및 레벨의 변화에 따라, 프로그램 루프의 수가 변할 수 있다. 예를 들어, 하나의 프로그램 루프에 소요되는 시간이 감소할수록, 프로그램 루프의 수는 증가할 수 있다.
도 57은 워드 라인 그룹들의 다른 예를 보여주는 테이블이다. 도 16의 테이블과 비교하면, 워드 라인 그룹들에 서로 다른 프로그램 전압이 공급될 수 있다. 프로그램 속도가 증가할수록, 프로그램되는 메모리 셀에 인가되는 전기장의 세기가 증가할수록, 그리고 프로그램되는 메모리 셀의 터널링 전류가 증가할수록, 필라들(PL)의 폭들이 감소할수록, 수신된 어드레스(ADDR)의 워드 라인 주소가 감소 또는 증가할수록, 수신된 어드레스(ADDR)에 대응하는 메모리 셀들(MC)과 기판(111) 사이에 적층된 메모리 셀들(MC)의 수가 감소할수록, 워드 라인 그룹들에 공급되는 프로그램 전압의 레벨 및 인가 시간은 감소할 수 있다.
도 58은 전압 인가 시간 및 레벨을 달리하여 프로그램을 수행하는 제 4 예를 보여주는 타이밍도이다. 도 31의 타이밍도와 비교하면, 워드 라인들(WL1~WL6)에 서로 다른 레벨을 갖는 프로그램 전압들(Vpgm1~Vpgm3)이 인가된다. 프로그램 속도가 증가할수록, 프로그램되는 메모리 셀에 인가되는 전기장의 세기가 증가할수록, 그리고 프로그램되는 메모리 셀의 터널링 전류가 증가할수록, 필라들(PLa, PLb)의 폭들이 감소할수록, 수신된 어드레스(ADDR)의 워드 라인 주소가 감소 또는 증가할수록, 수신된 어드레스(ADDR)에 대응하는 메모리 셀들(MC)과 기판(111) 사이에 적층된 메모리 셀들(MC)의 수가 감소할수록, 프로그램 전압의 레벨 및 인가 시간은 감소할 수 있다.
프로그램 전압의 인가 시간 및 레벨의 변화에 따라, 프로그램 루프의 시간, 그리고 프로그램 루프의 수가 변할 수 있다. 예를 들어, 하나의 프로그램 루프에 소요되는 시간이 감소할수록, 프로그램 루프의 수는 증가할 수 있다.
도 59는 전압 인가 시간 및 레벨을 달리하여 프로그램을 수행하는 제 5 예를 보여주는 타이밍도이다. 도 43의 타이밍도와 비교하면, 워드 라인들(WL1~WL6)에 서로 다른 레벨을 갖는 프로그램 전압들(Vpgm1~Vpgm3)이 인가된다. 프로그램 속도가 증가할수록, 프로그램되는 메모리 셀에 인가되는 전기장의 세기가 증가할수록, 그리고 프로그램되는 메모리 셀의 터널링 전류가 증가할수록, 필라들(PLU, PLD)의 폭들이 감소할수록, 수신된 어드레스(ADDR)의 워드 라인 주소가 감소 또는 증가할수록, 수신된 어드레스(ADDR)에 대응하는 메모리 셀들(MC)과 기판(111) 사이에 적층된 메모리 셀들(MC)의 수가 감소할수록, 프로그램 전압의 레벨 및 인가 시간은 감소할 수 있다.
프로그램 전압의 인가 시간 및 레벨의 변화에 따라, 프로그램 루프의 시간, 그리고 프로그램 루프의 수가 변할 수 있다. 예를 들어, 하나의 프로그램 루프에 소요되는 시간이 감소할수록, 프로그램 루프의 수는 증가할 수 있다.
도 60은 전압 인가 시간 및 레벨을 달리하여 소거를 수행하는 제 1 예를 보여주는 타이밍도이다. 도 23의 타이밍도와 비교하면, 서브 블록들에 서로 다른 레벨을 갖는 소거 전압들(Vers1, Vers2)이 인가된다. 소거 속도가 증가할수록, 소거되는 메모리 셀에 인가되는 전기장의 세기가 증가할수록, 그리고 소거되는 메모리 셀의 터널링 전류가 증가할수록, 필라들(PL)의 폭들이 감소할수록, 수신된 어드레스(ADDR)의 워드 라인 주소가 감소 또는 증가할수록, 수신된 어드레스(ADDR)에 대응하는 메모리 셀들(MC)과 기판(111) 사이에 적층된 메모리 셀들(MC)의 수가 감소할수록, 소거 전압의 레벨 및 인가 시간은 감소할 수 있다.
도 61은 전압 인가 시간 및 레벨을 달리하여 소거를 수행하는 제 2 예를 보여주는 타이밍도이다. 도 24의 타이밍도와 비교하면, 서브 블록들에 서로 다른 레벨을 갖는 소거 전압들(Vers1, Vers2)이 인가된다. 소거 속도가 증가할수록, 소거되는 메모리 셀에 인가되는 전기장의 세기가 증가할수록, 그리고 소거되는 메모리 셀의 터널링 전류가 증가할수록, 필라들(PL)의 폭들이 감소할수록, 수신된 어드레스(ADDR)의 워드 라인 주소가 감소 또는 증가할수록, 수신된 어드레스(ADDR)에 대응하는 메모리 셀들(MC)과 기판(111) 사이에 적층된 메모리 셀들(MC)의 수가 감소할수록, 소거 전압의 레벨 및 인가 시간은 감소할 수 있다. 소거 전압의 인가 시간 및 레벨의 변화에 따라, 하나의 소거 루프에 소요되는 시간은 변할 수 있다. 예를 들어, 소거 전압의 인가가 종료된 후 검증 전압이 인가되기 시작할 때가지의 시간은 일정하게 유지될 수 있다.
도 62는 전압 인가 시간 및 레벨을 달리하여 소거를 수행하는 제 3 예를 보여주는 타이밍도이다. 도 25의 타이밍도와 비교하면, 서브 블록들에 서로 다른 레벨을 갖는 소거 전압들(Vers1, Vers2)이 인가된다. 소거 속도가 증가할수록, 소거되는 메모리 셀에 인가되는 전기장의 세기가 증가할수록, 그리고 소거되는 메모리 셀의 터널링 전류가 증가할수록, 필라들(PL)의 폭들이 감소할수록, 수신된 어드레스(ADDR)의 워드 라인 주소가 감소 또는 증가할수록, 수신된 어드레스(ADDR)에 대응하는 메모리 셀들(MC)과 기판(111) 사이에 적층된 메모리 셀들(MC)의 수가 감소할수록, 소거 전압의 레벨 및 인가 시간은 감소할 수 있다. 소거 전압의 인가 시간 및 레벨의 변화에 따라, 소거 루프의 수가 변할 수 있다. 예를 들어, 하나의 소거 루프에 소요되는 시간이 감소할수록, 소거 루프의 수는 증가할 수 있다.
도 63은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 63을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 메모리 장치(1100)는 본 발명의 실시 예에 따른 불휘발성 메모리 장치들(100, 200, 300) 중 하나와 동일한 구조를 가질 수 있다. 즉, 불휘발성 메모리 장치(1100)는 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 수신된 커맨드 및 어드레스에 따라, 불휘발성 메모리 장치(1100)는 특정 전압의 전압 인가 시간, 또는 전압 인가 시간과 전압 레벨을 조절할 수 있다. 특정 전압은 프로그램 전압(Vpgm) 또는 소거 전압(Vers)일 수 있다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 컨트롤러(1200)로부터 제공되는 제어 신호(CTRL) 및 어드레스(ADDR)에 응답하여, 불휘발성 메모리 장치(1100)는 읽기, 쓰기, 그리고 소거 동작을 수행하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다. 오류 정정 블록은 불휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 64는 도 63의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 64를 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들을 형성한다. 복수의 불휘발성 메모리 칩들의 그룹들 각각은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
불휘발성 메모리 칩들 각각은 본 발명의 실시 예에 따른 불휘발성 메모리 장치들(100, 200, 300) 중 하나와 동일한 구조를 가지며, 동일하게 동작할 수 있다. 즉, 불휘발성 메모리 칩들 각각은 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 수신된 커맨드 및 어드레스에 따라, 불휘발성 메모리 칩들 각각은 특정 전압의 전압 인가 시간, 또는 전압 인가 시간과 전압 레벨을 조절할 수 있다. 특정 전압은 프로그램 전압(Vpgm) 또는 소거 전압(Vers)일 수 있다.
도 64에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있다.
도 65는 도 64를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 65를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 65에서, 불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 65에서, 도 64를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 63을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적으로, 컴퓨팅 시스템(3000)은 도 63 및 도 64를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200; 불휘발성 메모리 장치 110, 210; 메모리 셀 어레이
120, 220; 어드레스 디코더 130, 230; 읽기 및 쓰기 회로
140, 240; 제어 로직 150, 250; 전압 발생기
160, 260; 인가 시간 제어기 BLK1~BLKz; 메모리 블록들
111; 기판 112, 112a; 절연 물질들
PL, PLa, PLb; 필라들 114, 114a, 114b; 채널막들
115, 115a, 115b; 내부 물질들 116; 정보 저장막들
117~119; 제 1 내지 제 3 서브 절연막들
CM1~CM8; 제 1 내지 제 8 도전 물질들
CT; 셀 트랜지스터들 WL Cut; 워드 라인 컷
CSR; 공통 소스 영역들 320; 드레인들
BL, BL1, BL2; 비트 라인들 CS11, CS12, CS21, CS22; 셀 스트링들
GST, GSTa, GSTb; 접지 선택 트랜지스터들
GSL, GSL1, GSL2; 접지 선택 라인 MC1~MC6; 메모리 셀들
WL1~WL6; 워드 라인들 CSL; 공통 소스 라인
SST, SSTa, SSTb; 스트링 선택 트랜지스터들
SSL1, SSL2, SSL1a, SSL1b, SSL2a, SSL2b; 스트링 선택 라인들
BLKa1~BLK7; 등가 회로들 IM; 절연 물질들
CMU1~CMU8; 상부 도전 물질들
CMD1a, CMD1b, CMD2~CMD4; 하부 도전 물질들
PLU; 상부 필라들 PLD; 하부 필라들
D; 다이오드들 1000, 2000; 메모리 시스템

Claims (10)

  1. 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 적어도 하나의 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    커맨드 및 어드레스를 수신하는 단계;
    상기 수신된 커맨드 및 어드레스에 응답하여, 전압 인가 시간을 결정하는 단계; 그리고
    상기 결정된 전압 인가 시간 동안, 상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들에 특정 전압을 인가하는 단계를 포함하고,
    상기 전압 인가 시간을 결정하는 단계는, 상기 수신된 어드레스 중 상기 복수의 셀 스트링들의 메모리 셀들에 연결된 복수의 워드 라인들을 가리키는 워드 라인 어드레스가 감소할수록, 상기 전압 인가 시간을 점차적으로 감소시키는 단계를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 수신된 커맨드가 프로그램 커맨드일 때, 상기 특정 전압을 인가하는 단계는 상기 결정된 전압 인가 시간 동안 상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하는 단계를 포함하는 동작 방법.
  3. 제 1 항에 있어서,
    상기 특정 전압을 인가하는 단계가 수행된 후에, 상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들에 검증 전압을 인가하는 단계; 그리고
    상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들 중 페일된 메모리 셀이 검출될 때, 상기 결정된 전압 인가 시간 동안 상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들에 상기 특정 전압을 다시 인가하는 단계를 더 포함하는 동작 방법.
  4. 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 적어도 하나의 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    커맨드 및 어드레스를 수신하는 단계;
    상기 수신된 커맨드 및 어드레스에 응답하여, 전압 인가 시간을 결정하는 단계; 그리고
    상기 결정된 전압 인가 시간 동안, 상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들에 특정 전압을 인가하는 단계를 포함하고,
    상기 복수의 셀 스트링들은 상기 기판과 접촉하고 상기 기판과 수직한 방향으로 신장된 복수의 필라들을 각각 포함하고,
    상기 전압 인가 시간을 결정하는 단계는,
    상기 수신된 어드레스에 대응하는 상기 셀 스트링들의 메모리 셀들에 대응하는 필라들의 단면적이 감소할수록, 상기 전압 인가 시간을 점차적으로 감소시키는 단계를 포함하는 동작 방법.
  5. 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 적어도 하나의 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    커맨드 및 어드레스를 수신하는 단계;
    상기 수신된 커맨드 및 어드레스에 응답하여, 전압 인가 시간을 결정하는 단계; 그리고
    상기 결정된 전압 인가 시간 동안, 상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들에 특정 전압을 인가하는 단계를 포함하고,
    상기 복수의 셀 스트링들의 복수의 메모리 셀들에 연결된 복수의 워드 라인들은 복수의 워드 라인 그룹들을 형성하고,
    상기 전압 인가 시간을 결정하는 단계는,
    상기 수신된 어드레스가 상기 복수의 워드 라인 그룹들 중 어느 워드 라인 그룹에 대응하는지에 따라 상기 전압 인가 시간을 결정하는 단계를 포함하는 동작 방법.
  6. 삭제
  7. 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 적어도 하나의 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    커맨드 및 어드레스를 수신하는 단계;
    상기 수신된 커맨드 및 어드레스에 응답하여, 전압 인가 시간을 결정하는 단계; 그리고
    상기 결정된 전압 인가 시간 동안, 상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들에 특정 전압을 인가하는 단계를 포함하고,
    상기 전압 인가 시간이 변화하여도, 상기 특정 전압이 한번 인가되기 시작한 후에 다음 전압이 후속하여 인가되기 시작할 때까지의 시간은 일정하게 유지되는 동작 방법.
  8. 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 적어도 하나의 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    커맨드 및 어드레스를 수신하는 단계;
    상기 수신된 커맨드 및 어드레스에 응답하여, 전압 인가 시간을 결정하는 단계; 그리고
    상기 결정된 전압 인가 시간 동안, 상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들에 특정 전압을 인가하는 단계를 포함하고,
    상기 전압 인가 시간이 변화하여도, 상기 특정 전압의 인가가 중지된 후 다음 전압이 후속하여 인가되기 시작할 때까지의 시간은 일정하게 유지되는 동작 방법.
  9. 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 적어도 하나의 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    커맨드 및 어드레스를 수신하는 단계;
    상기 수신된 커맨드 및 어드레스에 응답하여, 전압 인가 시간을 결정하는 단계; 그리고
    상기 결정된 전압 인가 시간 동안, 상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들에 특정 전압을 인가하는 단계를 포함하고,
    상기 수신된 커맨드가 소거 커맨드일 때, 상기 특정 전압을 인가하는 단계는 상기 결정된 전압 인가 시간 동안 상기 기판을 통해 상기 수신된 어드레스에 대응하는 셀 스트링들의 메모리 셀들에 소거 전압을 인가하는 단계를 포함하는 동작 방법.
  10. 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 적어도 하나의 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    복수의 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들의 복수의 스트링 선택 트랜지스터들에 연결되고, 복수의 워드 라인들을 통해 상기 복수의 셀 스트링들의 복수의 메모리 셀들에 연결되고, 접지 선택 라인을 통해 상기 복수의 셀 스트링들의 복수의 접지 선택 트랜지스터들에 연결되는 어드레스 디코더;
    복수의 비트 라인들을 통해 상기 복수의 셀 스트링들의 복수의 스트링 선택 트랜지스터들에 연결되는 읽기 및 쓰기 회로;
    복수의 전압들을 발생하도록 구성되는 전압 발생기; 그리고
    상기 전압 발생기에서 발생되는 전압이 상기 메모리 셀 어레이의 복수의 메모리 셀들에 인가되는 전압 인가 시간을 조절하도록 구성되는 제어 로직을 포함하고,
    상기 제어 로직은 상기 복수의 워드 라인들 중 선택된 워드 라인과 상기 기판 사이의 거리가 감소할수록 상기 선택된 워드 라인에 상기 전압이 인가되는 상기 전압 인가 시간을 감소시키는 불휘발성 메모리 장치.
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