KR102154620B1 - 비휘발성 메모리 장치의 소거 방법 및 그것을 포함하는 저장 장치 - Google Patents

비휘발성 메모리 장치의 소거 방법 및 그것을 포함하는 저장 장치 Download PDF

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Abstract

본 발명에 따른 기판에 수직한 방향으로 형성되고 어느 하나의 비트라인에 연결된 복수의 스트링들을 갖는 메모리 블록들을 포함하는 비휘발성 메모리 장치의 소거 방법은: 소거 명령을 입력 받는 단계; 상기 소거 명령에 응답하여 상기 메모리 블록들 중 선택된 메모리 블록의 소거 동작을 수행하는 단계; 및 상기 선택된 메모리 블록에 포함된 스트링들을 선택하는 적어도 하나의 선택 라인에 연결된 선택 트랜지스터의 문턱전압 변경을 체크하면서 상기 선택된 메모리 블록의 소거 동작이 제대로 수행되었는 지를 판별하는 소거 검증 동작을 수행하는 단계를 포함한다.

Description

비휘발성 메모리 장치의 소거 방법 및 그것을 포함하는 저장 장치{ERASE METHOF OF NONVOLATILE MEMORY DEVICE AND STORAGE DEVICE HAVING THE SAME}
본 발명은 비휘발성 메모리 장치의 소거 방법 및 그것을 포함하는 저장 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
본 발명의 목적은 데이터의 신뢰성을 향상시키는 비휘발성 메모리 장치의 소거 방법 및 그것을 포함하는 저장 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 기판에 수직한 방향으로 형성되고 어느 하나의 비트라인에 연결된 복수의 스트링들을 갖는 메모리 블록들을 포함하는 비휘발성 메모리 장치의 소거 방법은: 소거 명령을 입력 받는 단계; 상기 소거 명령에 응답하여 상기 메모리 블록들 중 선택된 메모리 블록의 소거 동작을 수행하는 단계; 및 상기 선택된 메모리 블록에 포함된 스트링들을 선택하는 적어도 하나의 선택 라인에 연결된 선택 트랜지스터의 문턱전압 변경을 체크하면서 상기 선택된 메모리 블록의 소거 동작이 제대로 수행되었는 지를 판별하는 소거 검증 동작을 수행하는 단계를 포함한다.
실시 예에 있어서, 상기 소거 동작은 ISPE(incremental step pulse erase) 방식으로 수행된다.
실시 예에 있어서, 상기 복수의 스트링들 각각은, 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 및 적어도 하나의 접지 선택 트랜지스터로 구성되고, 상기 적어도 하나의 선택 라인은 상기 적어도 하나의 스트링 선택 트랜지스터 혹은 상기 접지 선택 트랜지스터에 연결된 선택 라인이다.
실시 예에 있어서, 상기 소거 검증 동작에서 상기 선택 트랜지스터에 인가되는 소거 검증 읽기 패스 전압은 읽기 동작에서 상기 선택 트랜지스터에 인가되는 읽기 패스 전압보다 낮다.
실시 예에 있어서, 상기 소거 동작에서 상기 선택된 메모리 블록의 스트링들에 연결된 워드라인들로 워드라인 소거 전압이 인가되고, 상기 소거 검증 동작에서 상기 선택된 메모리 블록의 스트링들에 연결된 상기 워드라인들로 상기 워드라인 소거 전압이 인가되고, 상기 워드라인 소거 전압은 접지 전압보다 크고 전원 전압보다 낮다.
실시 예에 있어서, 상기 소거 동작을 수행하기 전에 상기 선택 트랜지스터의 문턱전압 변경을 체크하는 이니셜 검증 동작을 수행하는 단계를 더 포함한다.
실시 예에 있어서, 상기 이니셜 검증 동작에서, 상기 선택된 메모리 블록의 스트링들에 연결된 워드라인들로 읽기 패스 전압이 인가되고 상기 적어도 하나의 선택 라인으로 상기 읽기 패스 전압보다 낮은 소거 검증 읽기 패스 전압이 인가된다.
실시 예에 있어서, 상기 소거 검증 동작이 실패할 때, 상기 선택된 메모리 블록에 배드 마크를 설정하는 단계를 더 포함한다.
실시 예에 있어서, 상기 소거 검증 동작이 패스될 때, 상기 선택된 메모리 블록에 클린 마크를 설정하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 저장 장치는, 기판에 수직한 방향으로 형성되고 어느 하나의 비트라인에 연결된 복수의 스트링들을 갖고, 상기 복수의 스트링들 각각은 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 및 적어도 하나의 접지 선택 트랜지스터로 구성되는 메모리 블록들을 포함하는 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 메모리 제어기는 상기 복수의 메모리 블록들 중 어느 하나의 소거 동작시 적어도 하나의 스트링 선택 트랜지스터 혹은 적어도 하나의 접지 선택 트랜지스터의 문턱전압 변경을 체크하고, 상기 체크된 결과에 따라 상기 어느 하나의 메모리 블록에 배드 마크를 설정하고, 상기 설정된 배드 마크 정보를 상기 적어도 하나의 비휘발성 메모리 장치의 일부 영역에 저장시키는 배드 마크 관리 유닛을 포함한다.
실시 예에 있어서, 상기 적어도 하나의 비휘발성 메모리 장치는 상기 소거 동작이 수행하기 전에 이니셜 검증 동작을 수행하고, 상기 이니셜 검증 동작에서 상기 어느 하나의 메모리 블록에 상기 소거 동작이 수행되기 전에, 상기 어느 하나의 메모리 블록의 워드라인들로 상기 소거 검증 읽기 패스 전압보다 높은 읽기 패스 전압을 인가하고, 그리고 상기 적어도 하나의 스트링 선택 트랜지스터에 연결된 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 트랜지스터에 연결된 접지 선택 라인으로 소거 검증 읽기 패스 전압을 인가된다.
실시 예에 있어서, 상기 이니셜 검증 동작은 상기 메모리 제어기로부터 전송된 선택 라인 체크 정보에 근거로 하여 수행된다.
실시 예에 있어서, 상기 문턱전압의 변경을 체크하는 동작은 상기 소거 동작에 대한 소거 검증 동과 함께 수행된다.
실시 예에 있어서,상기 배드 마크 정보에 의거하여 상기 선택된 메모리 블록을 동작하기 위한 바이어스가 조정된다.
실시 예에 있어서, 상기 소거 동작시 상기 적어도 하나의 스트링 선택 트랜지스터에 연결된 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 트랜지스터에 연결된 접지 선택 라인에 인가되는 소거 검증 읽기 패스 전압은, 읽기 동작시 상기 스트링 선택 라인 및 상기 접지 선택 라인에 인가되는 읽기 패스 전압과 다르다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치는, 소거 동작시 선택 라인에 연결된 선택 트랜지스터의 문턱전압 체킹 동작을 수행함으로써 데이터의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 개념을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 비휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 도 1에 도시된 메모리 블록을 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다.
도 5는 도 4에 도시된 메모리 블록의 등가 회로도이다.
도 6은 본 발명의 실시 예에 따른 소거 검증 동작과 동시에 선택 라인에 연결된 선택 트랜지스터의 문턱전압을 체킹하는 것을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 소거 검증 동작시 선택 라인에 연결된 선택 트랜지스터의 문턱전압 체킹을 위한 바이어스 윈도우를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 소거 동작에 대한 제 1 실시 예를 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 소거 검증 동작 전에 선택 라인에 연결된 선택 트랜지스터의 문턱전압을 체킹하는 것을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 소거 동작에 대한 제 2 실시 예를 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 소거 동작 전에 선택 라인에 연결된 선택 트랜지스터의 문턱전압을 체킹하는 것과 소거 검증 동작과 동시에 선택 라인에 연결된 선택 트랜지스터의 문턱전압을 체킹하는 것을 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 소거 동작에 대한 제 3 실시 예를 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 저장 장치의 구동 방법을 예시적으로 보여주는 흐름도이다.
도 14 내지 도 17은 본 발명의 응용 예들을 보여주는 도면들이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
도 1은 본 발명의 개념을 설명하기 위한 도면이다. 도 1를 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(100) 및 그것을 제어하는 메모리 제어기(200)를 포함한다.
비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND;VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치(100)이 수직형 낸드 플래시 메모리 장치(VNAND)라고 하겠다.
또한, 비휘발성 메모리 장치(100)는 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수)을 포함한다.
메모리 제어기(200)는 메모리 블록들(BLK1 ~ BLKz) 각각의 적어도 하나의 선택 라인(GSL 혹은 SSL, 도 2 참조)에 연결된 선택 트랜지스터의 문턱전압 변경 여부를 체크하고, 이러한 체킹 결과에 따라 해당 메모리 블록에 배드 마크(bad mark) 혹은 클린 마크(clean mark)을 설정/결정/지시하는 배드 마크 관리 유닛(220)을 포함한다. 여기서 설정된 클린/배드 마크 정보는 비휘발성 메모리 장치(100)의 소정의 영역에 저장될 수 있다.
실시 예에 있어서, 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작은 비휘발성 메모리 장치(100)의 프로그램 동작, 소거 동작 및 읽기 동작 중 적어도 하나의 동작 중에 수행될 수 있다.
실시 예에 있어서, 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작 결과로써 선택 트랜지스터의 문턱전압이 변경될 경우, 선택 트랜지스터의 문턱전압이 조정된 후에 프로그램/소거/읽기 동작이 수행될 수 있다.
실시 예에 있어서, 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작 결과로써 선택 트랜지스터의 문턱전압이 변경될 경우 곧바로 해당하는 메모리 블록에 배드 마크가 설정될 수 있다.
다른 실시 예에 있어서, 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작 결과로써 선택 트랜지스터의 문턱전압이 변경될 경우, 선택 트랜지스터의 문턱전압이 조정된 후에 적어도 한번의 프로그램/소거/읽기 동작이 수행되고, 그 후에 메모리 블록에 배드 마크가 설정될 수 있다.
다른 실시 예에 있어서, 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작은 저장 장치(10)의 환경 정보에 따라 발생된 메모리 제어기(200)의 요청에 의거하여 옵션적으로 수행될 수 있다. 여기서 저장 장치(10)의 환경 정보는 저장 장치(10)의 온도, 데이터 입출력의 에러율, 메모리 블록에 처음 쓰기 동작을 수행한 시각과 관련된 시간 정보, 프로그램/소거/읽기 동작과 관련된 동작 회수 등 될 수 있다. 예를 들어, 메모리 제어기(200)는 환경 정보에 의거하여 선택 라인 체크 정보를 발생하고, 비휘발성 메모리 장치(100)는 선택 라인 체크 정보를 근거로 하여 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작을 수행할 수 있다. 이러한 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작의 수행 시기는 펌웨어적으로 처리될 수 있다.
본 발명에 실시 예에 따른 저장 장치(10)는 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 변경 여부를 체킹 및 관리함으로써, 불량 발생 전에 데이터 손실을 방지할 수 있다.
도 2는 도 1에 도시된 비휘발성 메모리 장치(100)를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 입출력 회로(130), 및 제어 로직(140)을 포함한다.
메모리 셀 어레이(110)는 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트라인들(BLs)을 통해 입출력 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수)을 포함한다.
복수의 메모리 블록들(BLK1 ~ BLKz) 각각은 기판 상에서 제 1 방향 및 제 2 방향(제 1 방향과 다름)에 따라 배열되고, 제 3 방향(제 1 방향과 제 2 방향으로 형성된 평면에 수직한 방향)으로 배열되는 3차원 구조의 복수의 스트링들(strings)을 포함한다. 여기서 복수의 스트링들 각각은, 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터들로 기판에 수직한 방향으로 직렬로 구성된다. 여기서 복수의 메모리 셀들 각각은 적어도 한 비트를 저장할 수 있다. 실시 예에 있어서, 적어도 하나의 스트링 선택 트랜지스터 및 복수의 메모리 셀들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다. 다른 실시 예에 있어서, 복수의 메모리 셀들과 적어도 하나의 접지 선택 트랜지스터들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다.
어드레스 디코더(120)는 어드레스에 응답하여 복수의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택할 수 있다. 또한, 어드레스 디코더(120)는 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 디코딩된 로우(row) 어드레스를 이용하여 워드라인들(WLs), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 선택한다. 또한, 어드레스 디코더(120)는 입력된 어드레스(ADDR) 중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스(DCA)는 입출력 회로(130)에 전달될 것이다. 실시 예에 있어서, 어드레스 디코더(120)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 것이다.
입출력 회로(130)는 비트라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결된다. 입출력 회로(130)는 어드레스 디코더(120)로부터 디코딩된 컬럼 어드레스(DCA)를 입력 받도록 구현될 것이다. 입출력 회로(130)는 디코딩된 컬럼 어드레스(DCA)를 이용하여 비트라인들(BLs)을 선택할 것이다.
입출력 회로(130)는 외부로부터(예를 들어, 메모리 제어기(200), 도 1 참조) 데이터를 입력 받고, 입력된 데이터를 메모리 셀 어레이(110)에 저장한다. 또한, 입출력 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽혀진 데이터를 외부로 출력할 것이다. 한편, 입출력 회로(130)는 메모리 셀 어레이(110)의 제 1 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(110)의 제 2 영역으로 저장할 수도 있다. 예를 들어, 입출력 회로(130)는 카피-백(copy-back)을 수행하도록 구현될 수 있다.
제어 로직(140)은 비휘발성 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어한다. 제어 로직(140)은 외부로부터 입력된 제어 신호들(CTRL) 혹은 명령에 응답하여 동작할 수 있다.
또한, 제어 로직(140)은 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터들(GST/SST)의 문턱전압(Vth) 변경을 체킹하도록 내부 구성 요소들(어드레스 버퍼(120), 입출력 회로(130) 등)을 제어할 수 있다.
실시 예에 있어서, 제어 로직(140)은 소거 동작 중에 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 변경 여부를 체킹할 수 있다.
실시 예에 있어서, 제어 로직(140)은 소거 명령을 입력 받은 후, 입력된 소거 명령에 따라 소거 동작을 수행하기 전에 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 변경 여부를 체킹할 수 있다. 즉, 메모리 셀들을 제외한 선택 트랜지스터의 검증 동작이 수행될 수 있다.
다른 실시 예에 있어서, 제어 로직(140)은 소거 명령에 따라 소거 동작을 수행한 뒤에 소거 검증 동작 수행할 때 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 변경을 체킹할 수 있다. 즉, 다른 말로, 메모리 셀들과 선택 트랜지스터의 검증 동작이 동시에 수행될 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 소거 동작 중에 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압(Vth) 변경 여부를 체킹함으로써, 데이터의 신뢰성을 향상시킬 수 있다. 한편, 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압(Vth) 체킹 동작은 소거 동작에 제한되지 않고, 다른 동작들(예를 들어, 프로그램 동작, 읽기 동작 등)에 적용될 수도 있다.
도 3은 도 1에 도시된 메모리 블록(BLK)을 예시적으로 보여주는 도면이다. 도 3을 참조하면, 기판(111) 위에 4개의 서브 블록들이 형성된다. 각각의 서브 블록들은 기판 위에 워드라인 컷들 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리된다.
실시 예에 있어서, 접지 선택 라인(GSL)과 워드라인들(WLs) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층되거나, 워드라인들(WLs)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층될 수 있다.
각각의 워드라인 컷들은, 도시되지 않았지만 공통 소스 라인(Common Source Line: CSL)을 포함한다. 실시 예에 있어서, 각각의 워드라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다. 비트라인에 연결된 필라(113)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성된다.
도 3에서는 워드라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.
본 발명의 실시 예에 따른 블록(BLK)은 두 개의 워드라인들이 하나로 병합된 구조, 다른 말로 워드라인 병합 구조(merged wordline structure)로 구현될 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 4를 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성된다. 기판(SUB)에는 n+ 도핑 영역이 형성된다.
기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다. 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(pillar)의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1 ~ WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인들(BL1 ~ BL3)과 연결될 수 있다. 도 3에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1 ~ WL8), 그리고 3개의 비트 라인(BL1 ~ BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 5는 도 4에 도시된 메모리 블록(BLK1)의 등가 회로도이다. 도 5를 참조하면, 비트 라인들(BL1 ~ BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CS11 ~ CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 ~ MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; String Selection Line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1 ~ SSL3)으로 분리되어 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링의 접지 선택 라인(GSL)은 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결된다.
복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결된다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부른다. 메모리 블록(BLK1)은 복수의 페이지로 구성된다. 또한, 하나의 워드 라인에는 복수의 페이지들이 연결될 수 있다. 도 4를 참조하면, 공통 소스 라인(CSL)으로부터 동일 높이의 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 연결되어 있다.
한편, 각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; single level cell) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; multi level cell) 또는 멀티-비트 셀(multi bit cell)이라 부른다. 2비트 MLC의 경우에는 하나의 물리적 페이지에 2개의 페이지 데이터가 저장된다. 따라서 제 4 워드 라인(WL4)에 연결된 메모리 셀에는 6개의 페이지 데이터가 저장될 수 있다.
비휘발성 메모리 장치가 차지 트랩형 플래시(charge trap flash; CTF)로 구현될 수 있다. 이때, 프로그램 된 CTF에 트랩 되어 있던 전하들이 시간이 지나면서 재분포되고 유실되는 IVS(initial verify shift)가 발생될 수 있다. 이러한 산포 열화 현상을 극복하기 위하여 재프로그래밍을 수행할 수 있다.
도 6은 본 발명의 실시 예에 따른 소거 검증 동작과 동시에 선택 라인에 연결된 선택 트랜지스터의 문턱전압을 체킹하는 것을 예시적으로 보여주는 도면이다. 도 6에서는 설명의 편의를 위하여, 선택된 스트링에 관련된 접지 선택 라인(GSL), 제 1 더미 워드라인(DMY), 워드라인들(WL1 ~ WL24), 제 2 더미 워드라인(DMY2), 스트링 선택 라인(SSL)이 존재한다고 가정하겠다. 한편, 워드라인의 개수, 더미 워드라인의 개수 및 존재 유무, 접지 선택 라인(GSL)의 개수, 스트링 선택 라인(SSL)의 개수는 도 6에 제한되지 않을 것이다.
도 6을 참조하면, 소거 검증 동작시 접지 선택 라인(GSL) 및 스트링 선택 라인(GSL)으로 소거 검증 패스 전압(Vread_e)을 인가함으로써 선택 라인에 연결된 선택 트랜지스터의 문턱전압 체킹 동작이 동시에 수행될 수 있다. 이때 더미 워드라인들(DMY1, DMY2) 및 워드라인들(WL1 ~ WL24)로는 소거 워드라인 전압(Vers_w)이 인가된다. 여기서 소거 워드라인 전압(Vers_w)은 0V 이거나, OV 보다 크고 소거 검증 패스 전압(Vread_e) 보다 작은 전압일 수 있다.
실시 예에 있어서, 소거 검증 패스 전압(Vread_e)은 읽기 동작시 인가되는 읽기 패스 전압(Vread)보다 작은 전압일 수 있다. 도 6에서는 소거 검증 동작의 바이어스와 읽기 동작의 바이어스가 다르다는 것을 보여준다.
본 발명의 실시 예에 따른 소거 검증 동작은, 읽기 동작시 사용되는 읽기 패스 전압(Vread)을 사용하지 않고, 읽기 패스 전압(Vread)보다 낮은 소거 검증 패스 전압(Vread_e)을 이용함으로써, 선택 라인에 연결된 선택 트랜지스터의 문턱전압 변경 여부를 체킹할 수 있다. 그 결과로써, 본 발명은 별도의 시간 없이 메인 셀과 동시에 선택 라인(GSL/SSL)의 불량 수준을 파악할 수 있다.
도 7은 본 발명의 실시 예에 따른 소거 검증 동작시 선택 라인에 연결된 선택 트랜지스터의 문턱전압 체킹을 위한 바이어스 윈도우(bias window)를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 선택 라인에 연결된 선택 트랜지스터의 문턱전압 체킹을 위한 바이어스 윈도우는 최소값 (Vers_w, "워드라인 소거 전압") 보다 크고 최대값(Vread. "읽기 패스 전압") 보다 작다. 도 7에서, 제 1 구간(①)은 소거 셀(E)이 열화되는 구간이고, 제 2 구간(②)은 접지 선택 라인(GSL)의 열화를 검출할 수 있는 검출 마진이고, 제 3 구간(③)은 접지 선택 라인(GSL)의 열화 마진이다. 여기서 제 2 구간(②)이 제 1 구간(①)보다 높게 설정된다.
한편, 메모리 셀의 열화 정도와 GSL에 연결된 접지 선택 트랜지스터의 열화 정도가 다르다. 예를 들어, 도 7에 도시된 바와 같이, 메모리 셀의 열화 정도(①)가 접지 선택 트랜지스터의 열화 정도(②)보다 작다. 이는 메모리 셀의 열화는 복수의 메모리 셀들에 대한 중심선의 이동에 관련된 것이고, 접지 선택 트랜지스터의 열화는 테일(tail)에 관련된 것이기 때문이다. 따라서, 온도 등과 같은 열화 보상 정도도 메모리 셀과 접지 선택 트랜지스터는 다르게 설정될 수 있다.
도 8은 본 발명의 실시 예에 따른 소거 동작에 대한 제 1 실시 예를 예시적으로 보여주는 도면이다. 도 6 내지 도 8을 참조하면, 소거 동작은 다음과 같이 수행된다.
비휘발성 메모리 장치(100, 도 1 참조)에 메모리 블록에 대한 소거 명령이 입력된다(S110). 소거 명령에 의거하여 메모리 블록에 소거 동작이 수행된다(S130). 실시 예에 있어서, 소거 동작은 ISPE(incremental step pulse erase) 방식으로 진행될 수 있다. 소거 동작 후에, 소거 동작이 제대로 되었는지 소거 검증 동작이 수행된다. 이때, 소거 검증 동작과 동시에 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작이 동시에 수행된다(S140). 여기서 소거 검증 동작은 도 7에 설명된 바와 동일하게 구현될 수 있다. 한편, 소거 동작이 ISPE로 진행된다면, 소거 검증 동작이 실패하더라도 소거 동작을 수행한 루프 회수가 최대 값보다 작을 경우에는 소거 동작이 반복될 수 있다.
만일, 소거 검증 동작이 패스(성공)하면, 메모리 블록에 대하여 클린 마크가 설정될 것이다(S150). 다른 실시 예에 있어서, 소거 검증 동작이 패스되더라도, 클린 마크가 설정되지 않을 수도 있다.
반면에, 소거 검증 동작이 실패하면, 메모리 블록에 대하여 배드 마크가 설정될 것이다(S155). 예를 들어, ISPE로 진행된 소거 동작에서 소거 동작을 수행한 루프 회수가 최대 값 이상이면서 소거 검증 동작에서 실패하면, 메모리 블록에 배드 마크가 설정될 수 있다. 한편, 도 8에서는 소거 검증 동작이 실패하면, 곧바로 배드 마크가 설정된다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 소거 검증 동작이 실패하면, 선택 트랜지스터의 문턱전압을 조정하여 다시 한번 소거 동작이 수행될 수 있다. 만일, 다시 수행된 소거 동작에서 소거 검증 동작이 실패하면 그 후에 배드 마크가 설정될 수 있다. 설정된 배드 마크는 비휘발성 메모리 장치(100)의 소정의 영역에 저장될 수 있다. 이로써 소거 동작이 완료된다.
본 발명의 실시 예에 따른 소거 동작은, 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 변경을 체킹하면서 동시에 소거 검증 동작을 수행할 수 있다.
한편, 본 발명은 소거 동작 전에 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작을 수행할 수도 있다.
도 9는 본 발명의 실시 예에 따른 소거 검증 동작 전에 선택 라인에 연결된 선택 트랜지스터의 문턱전압을 체킹하는 것을 예시적으로 보여주는 도면이다. 아래에서는 소거 동작 전에 수행되는 문턱전압 체킹 동작은 이니셜 검증 동작(initial verify)이라고 불릴 것이다. 도 8을 참조하면, 소거 동작 전에 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)으로 소거 검증 패스 전압(Vread_e)이 인가되고, 더미 워드라인들(DMY1, DMY2) 및 워드라인들(WL1 ~ WL24)로는 읽기 패스 전압(Vread)이 인가됨으로써, 이니셜 검증 동작이 수행된다. 이러한 이니셜 검증 동작으로 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 변경 유무가 체킹될 수 있다. 이후, 소거 동작이 수행된다.
소거 동작 수행 후에, 접지 선택 라인(GSL) 및 스트링 선택 라인(GSL)으로 읽기 패스 전압(Vread)이 인가되고, 더미 워드라인들(DMY1, DMY2) 및 워드라인들(WL1 ~ WL24)로는 소거 워드라인 전압(Vers_w)이 인가됨으로써, 소거 검증 동작이 수행될 수 있다.
본 발명의 실시 예에 따른 소거 동작은, 소거 동작 전에 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작을 수행하는 이니셜 검증 동작을 수행할 수 있다.
도 10은 본 발명의 실시 예에 따른 소거 동작에 대한 제 2 실시 예를 예시적으로 보여주는 도면이다. 도 9 및 도 10을 참조하면, 소거 동작은 다음과 같이 수행된다.
비휘발성 메모리 장치(100, 도 1 참조)에 메모리 블록에 대한 소거 명령이 입력된다(S210). 이후, 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작이 수행된다(S220). 여기서 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작은 도 9에 도시된 이니셜 검증 동작처럼 수행될 수 있다. 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작 결과로써, 검증이 실패하면, 해당 메모리 블록은 배드 마크가 설정될 것이다(S255). 반면에 검증이 성공하면, 소거 명령에 의거하여 메모리 블록에 소거 동작이 수행된다(S230). 소거 동작 후에, 소거 동작이 제대로 되었는지 소거 검증 동작이 수행된다. 만일, 소거 검증 동작이 성공하면, 메모리 블록에 대하여 클린 마크가 설정될 것이다(S250), 반면에 소거 검증 동작이 실패하면, 메모리 블록에 대하여 배드 마크가 설정될 것이다(S255). 이로써 소거 동작이 완료된다.
본 발명의 실시 예에 따른 소거 동작은, 소거 동작 전에 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 변경을 체킹할 수 있다.
한편, 본 발명은 소거 동작 전에 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작을 수행하고, 또한 소거 검증 동작과 동시에 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작할 수도 있다.
도 11은 본 발명의 실시 예에 따른 소거 동작 전에 선택 라인에 연결된 선택 트랜지스터의 문턱전압을 체킹하는 것과 소거 검증 동작과 동시에 선택 라인에 연결된 선택 트랜지스터의 문턱전압을 체킹하는 것을 예시적으로 보여주는 도면이다. 도 11을 참조하면, 소거 동작의 바이어스 조건은 도 8에 도시된 그것과 비교하여, 소거 검증 동작시 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)으로 소거 검증 패스 전압(Vread_e)이 인가되는 것을 제외하고는 동일하다.
본 발명의 실시 예에 따른 소거 동작은, 소거 동작 전에 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작을 수행하고, 소거 검증 동작과 동시에 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작을 수행할 수 있다.
도 12는 본 발명의 실시 예에 따른 소거 동작에 대한 제 3 실시 예를 예시적으로 보여주는 도면이다. 도 11 및 도 12를 참조하면, 소거 동작은 다음과 같이 수행된다.
비휘발성 메모리 장치(100, 도 1 참조)에 메모리 블록에 대한 소거 명령이 입력된다(S310). 이후, 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작이 수행된다(S320). 여기서 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작은 도 9에 도시된 이니셜 검증 동작처럼 수행될 수 있다. 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹 동작 결과로써, 검증이 실패하면, 해당 메모리 블록은 배드 마크가 설정될 것이다(S355). 반면에 검증이 성공하면, 소거 명령에 의거하여 메모리 블록에 소거 동작이 수행된다(S330). 소거 동작 후에, 소거 동작이 제대로 되었는지 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 체킹하면서 동시에 소거 검증 동작이 수행된다. 여기서 소거 검증 동작은 도 6에 도시된 바와 같이 진행될 것이다. 만일, 소거 검증 동작이 성공하면, 메모리 블록에 대하여 클린 마크가 설정될 것이다(S250), 반면에 소거 검증 동작이 실패하면, 메모리 블록에 대하여 배드 마크가 설정될 것이다(S355). 이로써 소거 동작이 완료된다.
본 발명의 실시 예에 따른 소거 동작은, 소거 동작 전 및 후에 선택 라인(GSL/SSL)에 연결된 선택 트랜지스터의 문턱전압 변경을 체킹할 수 있다.
한편, 저장 장치(10)는 배드 마크된 메모리 블록을 사용하지 않도록 구현될 수 있다. 하지만 본 발명이 여기에 제한될 필요는 없다. 본 발명의 저장 장치(10)는 바이어스 조건을 변경하여 배드 마크된 메모리 블록을 사용할 수도 있다.
도 13은 본 발명의 실시 예에 따른 저장 장치의 구동 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지도 13을 참조하면, 저장 장치(10)의 구동 방법은 다음과 같다. 메모리 제어기(200, 도 1 참조)는 구동에 사용될 메모리 블록에 대한 블록 정보를 확인한다(S410). 블록 정보를 근거로 하여 해당 메모리 블록이 배드 마크가 되었는 지가 판별될 것이다(S420). 만일, 메모리 블록이 배드 마크 되었다면, 구동에 필요한 바이어스 조건이 변경될 것이다(S430). 메모리 제어기(200)는 구동 조건을 변경하라는 바이어스 변경 정보를 비휘발성 메모리 장치(100)으로 전송한다. 비휘발성 메모리 장치(100)는 변경된 바이어스 조건에 따라 메모리 블록을 구동시킨다(S440). 반면에, 메모리 블록이 배드 마크 되지 않았다면, 비휘발성 메모리 장치(100)는 변경되지 않은 디폴트 바이어스 조건에 따라 메모리 블록을 구동 시킨다(S445).
본 발명의 실시 예에 따른 저장 장치(10)는 배드 마크/클린 마크 정보를 근거로 하여 메모리 블록의 바이어스 조건을 변경할 수 있다.
본 발명은 SSD(solid state drive)에 적용 가능하다.
도 14는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 14를 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 13에서 설명된 바와 같이 선택 라인에 연결된 선택 트랜지스터의 문턱전압 변경 여부를 체킹하도록 구현될 수 있다. SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들(1212)에 다양한 방법으로 맵핑 될 수 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1250)는 낸드 인터페이스일 수 있다.
본 발명의 실시 예에 따른 SSD(1000)는 데이터 신뢰성을 향상시키는 선택 라인에 연결된 선택 트랜지스터의 문턱전압 체킹 동작을 수행할 수 있다.
본 발명은 eMMC(embedded multi media card, moviNAND, iNAND)에도 적용 가능하다.
도 15는 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 15를 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 SDR(single data rate) 낸드 혹은 DDR(double data rate) 낸드일 수 있다. 혹은 낸드 플래시 메모리 장치(2100)는 수직형 낸드 플래시 메모리 장치(vertical NAND; VNAND)로써 선택 라인의 문턱 저압 변경 여부를 체킹할 수 있다. 메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(1100) 및 낸드 인터페이스(1230)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(1200)에 제공된다. 실시 예에 있어서, eMMC(1000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명의 실시 예에 따른 eMMC(2000)는 데이터의 신뢰성 향상을 위하여 소거 동작 전/후에 선택 라인에 대한 문턱전압 변경 여부를 체킹할 수 있다.
본 발명은 UFS(uiversal flash storage)에도 적용 가능하다.
도 16은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 16을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 1에 도시된 저장 장치(10)로 구현될 수 있다.
한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC,SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다.
도 17은 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 17를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)를 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 1 내지 도 13에서 설명된 선택 라인에 연결된 선택 트랜지스터의 문턱전압 변경 여부를 체킹하는 비휘발성 메모리 장치를 포함하도록 구현될 것이다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
본 발명의 실시 예에 따른 모바일 장치(4000)는 데이터 신뢰성을 높이는 저장 장치(4400)를 구비함으로써 시스템적인 성능 향상을 꾀할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
10: 저장 장치
100: 비휘발성 메모리 장치
200: 메모리 제어기
220: 배드 마크 관리 유닛
Vers: 소거 전압
Vers_w: 워드라인 소거 전압
Vread: 읽기 패스 전압
Vread_e: 소거 검증 패스 전압

Claims (10)

  1. 기판에 수직한 방향으로 형성되고 어느 하나의 비트라인에 연결된 복수의 스트링들을 갖는 메모리 블록들을 포함하는 비휘발성 메모리 장치의 소거 방법에 있어서:
    소거 명령을 입력 받는 단계;
    상기 소거 명령에 응답하여 상기 메모리 블록들 중 선택된 메모리 블록의 소거 동작을 수행하는 단계; 및
    상기 선택된 메모리 블록에 포함된 스트링들을 선택하는 적어도 하나의 선택 라인에 연결된 선택 트랜지스터의 문턱전압 변경을 체크하면서 상기 선택된 메모리 블록의 소거 동작이 제대로 수행되었는 지를 판별하는 소거 검증 동작을 수행하는 단계를 포함하되,
    상기 소거 동작을 수행하기 전에 상기 선택 트랜지스터의 문턱전압 변경을 체크하는 이니셜 검증 동작을 수행하는 단계를 더 포함하고,
    상기 이니셜 검증 동작에서, 상기 선택된 메모리 블록의 스트링들에 연결된 워드라인들로 읽기 패스 전압이 인가되고 상기 적어도 하나의 선택 라인으로 상기 읽기 패스 전압보다 낮은 소거 검증 읽기 패스 전압이 인가되는 소거 방법.
  2. 제 1 항에 있어서,
    상기 소거 검증 동작에서 상기 선택 트랜지스터에 인가되는 소거 검증 읽기 패스 전압은 읽기 동작에서 상기 선택 트랜지스터에 인가되는 읽기 패스 전압보다 낮은 소거 방법.
  3. 제 1 항에 있어서,
    상기 소거 동작에서 상기 선택된 메모리 블록의 스트링들에 연결된 워드라인들로 워드라인 소거 전압이 인가되고,
    상기 소거 검증 동작에서 상기 선택된 메모리 블록의 스트링들에 연결된 상기 워드라인들로 상기 워드라인 소거 전압이 인가되고,
    상기 워드라인 소거 전압은 접지 전압보다 크고 전원 전압보다 낮은 소거 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 소거 검증 동작이 실패할 때, 상기 선택된 메모리 블록에 배드 마크를 설정하는 단계를 더 포함하는 소거 방법.
  6. 기판에 수직한 방향으로 형성되고 어느 하나의 비트라인에 연결된 복수의 스트링들을 갖고, 상기 복수의 스트링들 각각은 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 및 적어도 하나의 접지 선택 트랜지스터로 구성되는 메모리 블록들을 포함하는 적어도 하나의 비휘발성 메모리 장치; 및
    상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고,
    상기 메모리 제어기는 상기 복수의 메모리 블록들 중 어느 하나의 소거 동작시 적어도 하나의 스트링 선택 트랜지스터 혹은 적어도 하나의 접지 선택 트랜지스터의 문턱전압 변경을 체크하고, 상기 체크된 결과에 따라 상기 어느 하나의 메모리 블록에 배드 마크를 설정하고, 상기 설정된 배드 마크 정보를 상기 적어도 하나의 비휘발성 메모리 장치의 일부 영역에 저장시키는 배드 마크 관리 유닛을 포함하되,
    상기 적어도 하나의 비휘발성 메모리 장치는 상기 소거 동작이 수행하기 전에 이니셜 검증 동작을 수행하고,
    상기 이니셜 검증 동작에서 상기 어느 하나의 메모리 블록에 상기 소거 동작이 수행되기 전에, 상기 어느 하나의 메모리 블록의 워드라인들로 소거 검증 읽기 패스 전압보다 높은 읽기 패스 전압을 인가하고, 그리고 상기 적어도 하나의 스트링 선택 트랜지스터에 연결된 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 트랜지스터에 연결된 접지 선택 라인으로 소거 검증 읽기 패스 전압을 인가되는 저장 장치.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 이니셜 검증 동작은 상기 메모리 제어기로부터 전송된 선택 라인 체크 정보에 근거로 하여 수행되는 저장 장치.
  9. 제 6 항에 있어서,
    상기 배드 마크 정보에 의거하여 상기 선택된 메모리 블록을 동작하기 위한 바이어스가 조정되는 저장 장치.
  10. 제 6 항에 있어서,
    상기 소거 동작시 상기 적어도 하나의 스트링 선택 트랜지스터에 연결된 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 트랜지스터에 연결된 접지 선택 라인에 인가되는 소거 검증 읽기 패스 전압은, 읽기 동작시 상기 스트링 선택 라인 및 상기 접지 선택 라인에 인가되는 읽기 패스 전압과 다른 저장 장치.
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