KR102401254B1 - 비휘발성 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

비휘발성 메모리 장치의 동작 방법에서, 소거 커맨드에 응답하여 복수의 메모리 블록들 중 제1 메모리 블록에 소거 동작을 수행하고, 상기 제1 메모리 블록의 메모리 셀들에 대하여 소거 검증 동작을 수행하고, 상기 제1 메모리 블록의 적어도 일부 비트라인들에 연결되는 셀 스트링들 각각의 메모리 셀들에 연결되는 적어도 하나의 스트링 선택 트랜지스터들에 대하여, 복수의 센싱 스킴들 중 선택된 제1 센싱 스킴에 기초한 제1 센싱 동작을 수행하고, 상기 제1 센싱 동작의 결과에 적어도 기초하여 상기 제1 메모리 블록이 페일 블록인지 여부를 판단한다.

Description

비휘발성 메모리 장치 및 이의 동작 방법{NON-VOLATILE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 비휘발성 반도체 메모리 장치(Nonvolatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 비휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
비휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 전자 기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다.
최근 들어 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티-비트 플래시 메모리 장치가 보편화되고 있다.
본 발명의 일 목적은 성능을 소거 루프에 필요한 시간을 감소시킬 수 있는 비휘발성 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 동작 방법을 구현하는 비휘발성 메모리 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 복수의 비트라인들 각각에 연결되며, 기판위에 수직한 방향으로 형성되는 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 동작 방법에서, 소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 제1 메모리 블록에 소거 동작을 수행하고, 상기 제1 메모리 블록의 메모리 셀들에 대하여 소거 검증 동작을 수행하고, 상기 제1 메모리 블록의 적어도 일부 비트라인들에 연결되는 셀 스트링들 각각의 메모리 셀들에 연결되는 적어도 하나의 스트링 선택 트랜지스터들에 대하여, 복수의 센싱 스킴들 중 선택된 제1 센싱 스킴에 기초한 제1 센싱 동작을 수행하고, 상기 제1 센싱 동작의 결과에 적어도 기초하여 상기 제1 메모리 블록이 페일 블록인지 여부를 판단한다.
예시적인 실시예에 있어서, 상기 제1 센싱 동작의 결과에 기초하여 선택적으로 상기 셀 스트링들 각각의 메모리 셀들에 연결되는 적어도 하나의 접지 선택 트랜지스터들에 대하여, 상기 복수의 센싱 스킴들 중 선택된 제2 센싱 스킴에 기초한 제2 센싱 동작을 더 수행할 수 있다.. 상기 제2 센싱 동작이 수행되는 경우, 상기 제1 메모리 블록이 상기 페일 블록인지 여부는 상기 제2 센싱 동작의 결과에 기초하여 더 판단될 수 있다.
상기 제1 센싱 스킴은 상기 적어도 하나의 스트링 선택 트랜지스터들의 특성에 따라 선택되고, 상기 제1 센싱 동작은 적어도 하나의 센싱 전압을 사용하여 상기 적어도 하나의 스트링 선택 트랜지스터들에 동시에 수행될 수 있다.
상기 셀 스트링들 각각은 상기 메모리 셀들에 연결되는 제1 스트링 선택 트랜지스터와 제1 접지 선택 트랜지스터를 포함할 수 있다. 상기 제1 센싱 동작을 수행하기 위하여, 상기 제1 스트링 선택 트랜지스터들에 제1 센싱 전압을 동시에 인가하고, 상기 제1 스트링 선택 트랜지스터들에 상기 제1 센싱 전압과는 다른 제2 센싱 전압을 동시에 인가할 수 있다. 상기 제1 센싱 전압은 타겟 레벨보다 낮은 레벨을 가지고 상기 제2 센싱 전압은 상기 타겟 레벨을 가질 수 있다.
상기 제2 센싱 전압에 의한 센싱 동작 시에는 상기 제1 센싱 전압에 의하여 오프-상태로 식별된 제1 스트링 선택 트랜지스터들이 센싱될 수 있다.
상기 제2 센싱 스킴은 상기 적어도 하나의 접지 선택 트랜지스터들의 특성에 따라 선택되고, 상기 제2 센싱 동작은 상기 적어도 하나의 센싱 전압을 사용하여 상기 적어도 하나의 스트링 선택 트랜지스터들에 동시에 수행될 수 있다. 상기 제2 센싱 동작을 수행하기 위하여, 상기 제1 접지 선택 트랜지스터들에 상기 제1 센싱 전압을 동시에 인가하고, 상기 제1 접지 선택 트랜지스터들에 상기 제2 센싱 전압을 동시에 인가할 수 있다. 상기 제2 센싱 동작은 상기 제1 센싱 동작에 의하여 상기 제1 스트링 선택 트랜지스터들이 오프-상태인 것으로 판단되는 경우에 선택적으로 수행될 수 있다.
상기 셀 스트링들 각각은 상기 메모리 셀들에 연결되는 제1 스트링 선택 트랜지스터와 제1 접지 선택 트랜지스터를 포함할 수 있다. 상기 제1 센싱 동작을 수행하기 위하여 상기 제1 스트링 선택 트랜지스터들에 타겟 레벨을 가지는 센싱 전압을 동시에 인가할 수 있다. 상기 제2 센싱 스킴은 상기 적어도 하나의 접지 선택 트랜지스터들의 특성에 따라 선택되고, 상기 제2 센싱 동작은 상기 적어도 하나의 센싱 전압을 사용하여 상기 적어도 하나의 스트링 선택 트랜지스터들에 동시에 수행될 수 있다. 상기 제2 센싱 동작을 수행하기 위하여 상기 제1 접지 선택 트랜지스터들에 상기 센싱 전압을 동시에 인가할 수 있다. 상기 제2 센싱 동작은 상기 제1 센싱 동작에 의하여 상기 제1 스트링 선택 트랜지스터들이 오프-상태인 것으로 판단되는 경우에 선택적으로 수행될 수 있다.
상기 제1 센싱 동작은 상기 제1 메모리 블록의 모든 비트라인들에 연결되는 셀 스트링들에 대하여 수행될 수 있다.
상기 제1 센싱 동작은 상기 제1 메모리 블록의 일부 비트라인들을 선택적으로 프리차지하고, 상기 프리차지된 비트라인들에 연결된 셀 스트링들에 대하여 수행될 수 있다.
상기 방법에서는 상기 제2 센싱 동작의 결과에 기초하여 선택적으로 상기 셀 스트링들 각각의 메모리 셀들에 대하여 워드라인 단위로 적어도 하나의 셀 센싱 전압을 사용하는 셀 센싱 동작을 동시에 더 수행할 수 있다. 상기 셀 센싱 동작이 수행되는 경우, 상기 제1 메모리 블록이 상기 페일 블록인지 여부는 상기 셀 센싱 동작의 결과에 더 기초하여 판단될 수 있다.
상기 제1 센싱 스킴은 상기 적어도 하나의 스트링 선택 트랜지스터들의 특성에 따라 선택되고, 상기 제1 센싱 동작은 하나의 센싱 전압을 사용하여 상기 적어도 하나의 스트링 선택 트랜지스터들에 순차적으로 수행될 수 있다.
상기 제2 센싱 스킴은 상기 적어도 하나의 접지 선택 트랜지스터들의 특성에 따라 선택되고, 상기 제2 센싱 동작은 상기 하나의 센싱 전압을 사용하여 상기 적어도 하나의 접지 선택 트랜지스터들에 순차적으로 수행될 수 있다. 상기 제2 센싱 동작이 수행되는 경우, 상기 제1 메모리 블록이 상기 페일 블록인지 여부는 상기 제2 센싱 동작의 결과에 더 기초하여 판단될 수 있다.
상기 제1 센싱 스킴은 상기 적어도 하나의 스트링 선택 트랜지스터들의 특성에 따라 선택되고, 상기 제1 센싱 동작은 적어도 하나의 센싱 전압을 사용하여 상기 적어도 하나의 스트링 선택 트랜지스터들에 동시에 수행되고, 상기 제2 센싱 스킴은 상기 적어도 하나의 접지 선택 트랜지스터들의 특성에 따라 선택되고, 상기 제2 센싱 동작은 하나의 센싱 전압을 사용하여 상기 적어도 하나의 접지 선택 트랜지스터들에 순차적으로 수행될 수 있다.
상술한 본 발명의 목적을 달성하기 위하여 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 전압 생성기, 어드레스 디코더, 페이지 버퍼 회로 및 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 복수의 비트라인들 각각에 연결되며, 기판위에 수직한 방향으로 형성되는 복수의 셀 스트링들을 포함한다. 상기 전압 생성기는 제어 신호들에 기초하여 워드라인 전압들을 생성한다. 상기 어드레스 디코더는 어드레스 신호에 기초하여 상기 워드라인 전압들을 상기 메모리 셀 어레이에 제공한다. 상기 페이지 버퍼 회로는 비트라인들을 통하여 상기 메모리 셀 어레이에 연결된다. 상기 제어 회로는 상기 전압 생성기 및 상기 페이지 버퍼 회로를 제어한다. 상기 제어 회로는 소거 명령에 응답하여 상기 복수의 메모리 블록들 중 선택된 제1 메모리 블록에 대하여 소거 동작과 소거 검증 동작을 수행한다. 상기 제어 회로는 상기 전압 생성기와 상기 페이지 버퍼 회로를 제어하여 상기 제1 메모리 블록의 적어도 일부 비트라인들에 연결되는 셀 스트링들 각각의 메모리 셀들에 연결되는 적어도 하나의 스트링 선택 트랜지스터들에 대하여, 복수의 센싱 스킴들 중 선택된 제1 센싱 스킴에 기초한 제1 센싱 동작이 수행되도록 하고, 상기 제1 센싱 동작의 결과에 기초하여 선택적으로 상기 메모리 셀들에 연결되는 적어도 하나의 접지 선택 트랜지스터들에 대하여, 상기 복수의 센싱 스킴들 중 선택된 제2 센싱 스킴에 기초한 제2 센싱 동작이 수행되도록 한다.
예시적인 실시예에 있어서, 상기 제1 센싱 스킴은 상기 적어도 하나의 스트링 선택 트랜지스터들의 특성에 따라 선택되고, 상기 제1 센싱 동작은 적어도 하나의 센싱 전압을 사용하여 상기 적어도 하나의 스트링 선택 트랜지스터들에 동시에 수행되고, 상기 제2 센싱 스킴은 상기 적어도 하나의 접지 선택 트랜지스터들의 특성에 따라 선택되고, 상기 제2 센싱 동작은 상기 적어도 하나의 센싱 전압을 사용하여 상기 적어도 하나의 스트링 선택 트랜지스터들에 동시에 수행된다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법에 따르면, 메모리 셀들에 대한 소거 검증 동작 후에, 적어도 하나의 센싱 전압을 사용하는 센싱 동작을 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들에 동시에 또는 순차적으로 수행하여 해당 메모리 블록이 페일 블록인지 여부를 판단함으로써 소거 루프에 걸리는 시간을 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 나타내는 블록도이다.
도 4는 도 3의 메모리 블록들 중 하나를 나타내는 사시도이다.
도 5는 도 4의 메모리 블록의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 6은 도 4 및 도 5를 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 7은 본 발명의 실시예에 따른 도 2의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 8은 본 발명의 실시예에 따른 도 1의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 9는 본 발명의 일 실시예에 따른 도 3의 비휘발성 메모리 장치에서 페이지 버퍼 회로에 포함되는 페이지 버퍼들 중 하나를 나타내는 회로도이다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 11은 도 6의 메모리 블록에서 셀 스트링들 각각에 포함되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 문턱 전압 분포를 나타낸다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법이 적용되는 메모리 블록의 일부를 나타낸다.
도 13은 도 10의 비휘발성 메모리 장치의 동작 방법에서 제1 센싱 동작이 수행되는 일 예를 나타낸다.
도 14는 도 10의 비휘발성 메모리 장치의 동작 방법에서 제2 센싱 동작이 수행되는 일 예를 나타낸다.
도 15는 도 10의 비휘발성 메모리 장치의 동작 방법을 개략적으로 나타낸다.
도 16은 도 15의 제1 센싱 동작과 제2 센싱 동작을 나타내는 타이밍도이다.
도 17은 도 10의 비휘발성 메모리 장치의 동작 방법에서 제1 센싱 동작이 수행되는 일 예를 나타낸다.
도 18은 도 10의 비휘발성 메모리 장치의 동작 방법에서 제2 센싱 동작이 수행되는 일 예를 나타낸다.
도 19는 도 10의 비휘발성 메모리 장치의 동작 방법을 개략적으로 나타낸다.
도 20은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법이 적용되는 메모리 블록의 일부를 나타낸다.
도 21은 본 발명의 실시예들에 따른 동작 방법이 도 20의 메모리 블록에 적용되는 경우, 도 10에서 선택 트랜지스터들에 센싱 동작을 수행하는 단계를 상세히 나타낸다.
도 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 23은 도 22의 비휘발성 메모리 장치의 동작 방법을 개략적으로 나타낸다.
도 24a는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 24b는 도 24a에서 제1 센싱 동작과 제2 센싱 동작으로서 채용될 수 있는 센싱 스킴들의 다양한 조합을 나타낸다.
도 25는 도 2를 참조하여 설명된 비휘발성 메모리 장치의 구조를 보여주는 사시도이다.
도 26은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 27은 본 발명의 실시예들에 따른 임베디드 멀티 미디어 카드(eMMC: embedded multimedia card)를 나타내는 블록도이다.
도 28은 본 발명의 실시예들에 따른 유니버셜 플래시 스토리지(UFS: universal flash storage)를 나타내는 블록도이다.
도 29는 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(또는 비휘발성 메모리 시스템, 10)은 메모리 컨트롤러(20) 및 적어도 하나의 비휘발성 메모리 장치(30)를 포함할 수 있다.
도 1에 도시된 메모리 시스템(10)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(30)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 비휘발성 메모리 장치(30)는 전원 라인을 통해 전원(PWR)을 제공받을 수 있다. 커맨드(CMD)는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(CE/), 기입 인에이블(WE/), 독출 인에이블(RE/) 등이 포함될 수 있다.
비휘발성 메모리 장치(30)는 복수의 메모리 블록들로 구성되는 메모리 셀 어레이를 포함할 수 있고, 메모리 블록들 중 성능이 열화된 적어도 하나의 셀 스트링을 포함하는 페일 블록에 관한 페일 블록 정보(FBI)를 메모리 컨트롤러(20)에 제공할 수 있다. 메모리 컨트롤러(20)는 블록 관리 모듈(25)를 포함할 수 있고, 블록 관리 모듈(25)은 페일 블록 정보(FBI)를 수신하고, 외부의 호스트가 페일 블록을 액세스하고자 하는 경우, 페일 블록의 어드레스를 노멀 블록의 어드레스로 대체할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이(100), 어드레스 디코더(430), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(500) 및 전압 생성기(600)를 포함한다.
메모리 셀 어레이(100)는 적어도 하나의 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다.
메모리 셀 어레이(100)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(100)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 셀 스트링들을 포함할 수 있다. 삼차원 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
도 3은 도 2의 메모리 셀 어레이를 나타내는 블록도이다.
도 3을 참조하면, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 실시예에 있어서, 메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(430)에 의해 선택된다. 예를 들면, 어드레스 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 하나(BLKa)를 보여주는 사시도이다. 도 5는 도 4의 메모리 블록(BLKa)의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 4 및 도 5를 참조하면, 메모리 블록(BLKb)은 제1 내지 제3 방향(D1~D3)들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제1 타입(예를 들면, 제1 도전형(conductive type))을 갖는 웰(well) 일 것이다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 p 웰일 것이다. 예를 들면, 기판(111)은 n 웰 내에 제공되는 포켓 p 웰 일 것이다. 이하에서, 기판(111)은 p 타입웰(또는 p 타입 포켓 웰)인 것으로 가정한다. 그러나, 기판(111)의 도전형은 p 타입인 것으로 한정되지 않는다.
기판(111) 상에, 제1 방향(D1)을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑영역들(311~314)은 기판(111)과 상이한 제2 타입(예를 들면, 제 2 도전형(conductive type))을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n 타입을 가질 것이다. 이하에서, 제1 내지 제4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제1 내지 제4 도핑 영역들(311~314)의 도전형은 n 타입으로 한정되지 않는다.
제1 및 제2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제1 방향(D1)을 따라 신장되는 복수의 절연 물질들(112)이 제2 방향(D2)을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 제2 방향(D2)을 따라 특정 거리 만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 산화막과 같은 절연 물질을 포함할 것이다.
제1 및 제2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제1 방향(D1)을 따라 순차적으로 배치되며 제2 방향(D2)을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 것이다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 채널막(114)은 제1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 채널막(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 채널막(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 채널막(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부 물질(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부 물질(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부 물질(115)은 에어 갭(air gap)을 포함할 수 있다.
제1 및 제2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제2 방향(D2)을 따라 마지막 절연 물질(112)의 제2 방향(D2) 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다. 제1 및 제2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 제1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제1 방향(D1)을 따라 신장되는 제1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제1 방향으로 신장되는 제1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질의 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제1 방향(D1)을 따라 신장되는 제1 도전 물질이 제공된다. 다시 말하면, 절연 물질들(112) 사이에 제1 방향(D1)으로 신장되는 복수의 제1 도전 물질들(221~281)이 제공되되, 절연 물질들(112) 및 제1 도전 물질들(221~281) 사이에 절연막(116)이 제공되는 것으로 이해될 수 있다. 예시적으로, 제1 도전 물질들(211~291)은 금속 물질을 포함할 것이다. 예시적으로, 제1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질을 포함할 것이다.
제2 및 제3 도핑 영역들(312, 313) 사이의 영역에서, 제1 및 제2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향(D1)으로 신장되는 복수의 절연 물질들(112), 제 1 방향(D1)을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향(D1)을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다. 제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들([0211] 311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향(D1)으로 신장되는 복수의 절연 물질들(112), 제 1 방향(D1)을 따라 순차적으로 배치되며 제 3 방향(D3)을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향(D1)을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 이하에서, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 한정되지 않는다.
예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부에 패드 형태로 제공될 수 있다. 예시적으로, 각 드레인(320)은 대응하는 필라(113)의 채널막(114)의 일부까지 연장될 수 있다.
드레인들(320) 상에, 제 3 방향(D3)으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향(D1)을 따라 특정 거리만큼 이격되어 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향(D3)으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들을 포함할 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들을 포함할 것이다.
이하에서, 제 1 도전 물질들(211~291, 212~292, 213~293)의 높이가 정의된다. 제 1 도전 물질들(211~291, 212~292, 213~293)은 기판(111)으로부터 순차적으로 제 1 내지 제 9 높이를 갖는 것으로 정의된다. 즉, 기판(111)과 인접한 제 1 도전 물질들(211~213)은 제 1 높이를 갖는다. 제 2 도전 물질들(331~333)과 인접한 제1 도전 물질들(291~293)은 제9 높이를 갖는다. 제 1 도전 물질들(211~291, 212~292, 213~293) 중 특정 도전 물질의 기판(111)으로부터의 순서가 증가할수록, 제 1 도전 물질의 높이는 증가한다.
도 4 및 도 5에서, 필라들(113)은 절연막(116) 및 복수의 제 1 도전 물질들(211~291, 212~292, 213~293)과 함께 낸드 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 도전 물질들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다.
도 6은 도 4 및 도 5를 참조하여 설명된 메모리 블록(BLKa)의 등가 회로를 보여주는 회로도이다.
도 6에 도시된 메모리 블록(BLKa)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKa)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 6을 참조하면, 메모리 블록(BLKa)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 8에는 복수의 메모리 셀 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 비트 라인들(BL1, BL2, BL3)은 상응하는 페이지 버퍼(PB1, PB2, PB3)에 연결될 수 있다.
도 6에서는 복수의 메모리 셀 스트링들(NS11~NS33) 각각이 하나의 스트링 선택 트랜지스터(SST)와 하나의 접지 선택 트랜지스터(GST)를 포함하는 것으로 도시되었으나, 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 두 개 이상의 스트링 선택 트랜지스터들과 두 개 이상의 접지 선택 트랜지스터들을 포함할 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 6에는 메모리 블록(BLKb)이 여덟 개의 워드 라인들(WL1, WL2, ..., WL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
다시 도 2를 참조하면, 제어 회로(500)는 외부 장치(예를 들면, 메모리 컨트롤러)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작 소거 검증 동작 및 적어도 1회의 센싱 동작을 포함할 수 있다.
예를 들어, 제어 회로(500)는 커맨드 신호(CMD)에 기초하여 전압 생성기(600)를 제어하기 위한 제어 신호들(CTLs)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(500)는 로우 어드레스(R_ADDR)를 어드레스 디코더(200)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(400)에 제공할 수 있다.
어드레스 디코더(430)는 적어도 하나의 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(500)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WLs) 중의 하나를 선택 워드라인인 제1 워드라인으로 결정하고, 복수의 워드 라인들(WLs) 중에서 제1 워드라인을 제외한 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성기(600)는 제어 회로(500)로부터 제공되는 제어 신호들(CTLs)에 기초하여 비휘발성 메모리 장치(10)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성기(600)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(600)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(600)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다. 적어도 1회의 센싱 동작시, 전압 생성기(600)는 메모리 블록의 적어도 일부의 비트라인에 연결된 셀 스트링들에 연결되는 적어도 하나의 스트링 선택 라인과 접지 선택 라인에 센싱 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(600)는 제1 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성기(600)는 제1 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 독출 동작 시, 전압 생성기(600)는 제1 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(410)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(420)는 외부 장치(예를 들면, 메모리 컨트롤러)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(500)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(420)는 제어 회로(500)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 외부 장치에 제공할 수 있다.
또한, 페이지 버퍼 회로(410)와 데이터 입출력 회로(420)는 메모리 셀 어레이(100)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(100)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(410)와 데이터 입출력 회로(420)는 카피-백(copy-back) 동작을 수행할 수 있다.
도 7은 본 발명의 실시예에 따른 도 2의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 7을 참조하면, 제어 회로(500)는 커맨드 디코더(510), 어드레스 버퍼(520) 및 제어 신호 생성기(530)를 포함할 수 있다. 제어 회로(500)는 실시예에 따라 프로그램/소거 카운터(540)를 더 포함할 수 있다.
커맨드 디코더(510)는 커맨드 신호(CMD)를 디코딩하여 디코딩된 커맨드(D_CMD)를 제어 신호 생성기(530)에 제공할 수 있고, 디코딩된 커맨드(D_CMD)가 소거 커맨드 또는 프로그램 커맨드인 경우에 상기 디코딩된 커맨드(D_CMD)를 프로그램/소거 사이클 카운터(540)에 제공할 수 있다.
어드레스 버퍼(520)는 어드레스 신호(ADDR)를 수신하고, 어드레스 신호(ADDR) 중 로우 어드레스(R_ADDR)는 프로그램/소거 사이클 카운터(540)와 어드레스 디코더(430)에 제공하고 컬럼 어드레스(C_ADDR)는 데이터 입출력 회로(420)에 제공할 수 있다.
프로그램/소거 사이클 카운터(540)는 디코딩된 커맨드(D_CMD) 및 로우 어드레스(R_ADDR)에 기초하여 선택된 메모리 셀들에 대한 프로그램/소거사이클 횟수를 카운팅하고, 카운팅된 프로그램/소거 사이클 횟수를 나타내는 카운팅 값(CV)을 제어 신호 생성기(530)에 제공할 수 있다. 프로그램/소거 사이클 카운터(540)의 카운팅 값(CV)은 소거 동작 시에 메모리 셀 어레이(100)의 특정 메모리 블록의 메모리 셀들이 소거된 후 프로그램된 횟수를 나타낼 수 있다.
제어 신호 생성기(530)는 디코딩된 커맨드(D_CMD)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작에 기초하여 제어 신호들(CTLs)을 생성하여 전압 생성기(600)에 제공할 수 있다. 또한 제어 신호 생성기(530)는 제어 신호들(CTLs)를 생성함에 있어, 카운팅 값(CV)을 수신하고, 선택된 메모리 셀들에 대한 프로그램/소거사이클 횟수에 기초하여 제어 신호들(CTLs)을 생성할 수도 있다.
도 8은 본 발명의 실시예에 따른 도 1의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 8을 참조하면, 전압 생성기(600)는 고전압 생성기(610) 및 저전압 생성기(630)를 포함할 수 있다. 실시예에 있어서, 전압 생성기(600)는 음전압(negative voltage) 생성기(650)를 더 포함할 수 있다.
고전압 생성기(610)는 제1 제어 신호(CTL1)에 응답하여 디코딩된 커맨드(D_CMD)가 지시하는 동작에 따라 프로그램 전압(VPGM), 프로그램 패스 전압(VPPASS), 검증 패스 전압(VVPASS), 독출 패스 전압(VRPASS) 및 소거 전압(VRES)을 생성할 수 있다. 프로그램 전압(VPGM)은 제1 워드라인에 인가되고, 프로그램 패스 전압(VPPASS), 프로그램 검증 패스 전압(VVPASS), 독출 패스 전압(VRPASS)은 비선택 워드라인들에 인가되고, 소거 전압(VRES)은 메모리 블록의 기판에 인가될 수 있다. 제1 제어 신호(CTL1)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
저전압 생성기(630)는 제2 제어 신호(CTL2)에 응답하여 디코딩된 커맨드(D_CMD)가 지시하는 동작에 따라 프로그램 검증 전압(VPV), 독출 전압(VRD) 소거 검증 전압(VEV), 제1 센싱 전압(SV1) 및 제2 센싱 전압(SV2)을 생성할 수 있다. 프로그램 검증 전압(VPV), 독출 전압(VRD) 및 소거 검증 전압(VEV)은 동작에 따라 제1 워드라인에 인가될 수 있다. 제1 센싱 전압(SV1) 및 제2 센싱 전압(SV2)은 적어도 하나의 스트링 선택 라인 및 적어도 하나의 접지 선택 라인에 인가될 수 있다. 제2 제어 신호(CTL2)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
음전압 생성기(650)는 제3 제어 신호(CTL3)에 응답하여 디코딩된 커맨드(D_CMD)가 지시하는 동작에 따라 음의 레벨을 가지는 프로그램 검증 전압(VPV'), 독출 전압(VRD') 및 소거 검증 전압(VEV')을 생성할 수 있다. 제3 제어 신호(CTL3)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
도 9는 본 발명의 일 실시예에 따른 도 3의 비휘발성 메모리 장치에서 페이지 버퍼 회로에 포함되는 페이지 버퍼들 중 하나를 나타내는 회로도이다.
도 9에서는 도 6에서 비트라인(BL1)에 연결되는 페이지 버퍼(PB1)의 구성을 나타낸다.
도 9를 참조하면, 페이지 버퍼(PB1)는 프리차지 회로(411), 스위치 회로(412) 및 감지 및 래치 회로(413)를 포함할 수 있다.
페이지 버퍼(PB1)의 프리차지 회로(411), 스위치 회로(413) 및 감지 및 래치 회로(413)는 제어 회로(500)의 제어 신호(PBC)에 응답하여 동작한다. 제어 신호(PBC)는 로드 신호(LOAD), 비트 라인 전압 제어 신호(BLSHF), 비트 라인 선택 신호(BLSLT) 및 실드 신호(SHLD) 등을 포함한다.
프리차지 회로(411)는 감지 노드(SO)에 프리차지 전압(Vdd)을 공급한다. 프리차지 회로는 로드 신호(LOAD)에 응답하여 온오프 되는 프리차지 트랜지스터(TPR)를 포함할 수 있다.
스위치 회로(412)는 트랜지스터들(M1, M2, M3)을 포함할 수 있다. 트랜지스터(M1)는 비트 라인 전압 제어 신호(BLSHF)에 응답하여 소정의 전압 레벨로 비트 라인(BL1)을 프리차지한다. 트랜지스터(M2)는 비트 라인 선택 신호(BLSLT)에 응답하여 비트 라인(BL1)을 선택한다. 트랜지스터(M3)는 실드 신호(SHLD)에 응답하여 비트 라인(BL1)을 방전한다.
감지 및 래치 회로(413)는 감지 노드(SO)의 전압 레벨을 검출한다. 검출된 센싱 노드(SO)의 전압 레벨에 따라 데이터가 래치될 것이다. 감지 및 래치 회로는 래치(414) 및 트랜지스터들(T1~T4)을 포함할 수 있다. 래치(414)는 인버터들(INV1, INV2)을 포함할 수 있다. 트랜지스터(T1)의 게이트에는 세트 신호(SET)가 인가되고, 트랜지스터(T2)의 게이트에는 리셋 신호(RST)가 인가되고, 트랜지스터(T3)의 게이트에는 리프레쉬 신호(REF)가 인가되고, 트랜지스터(T4)의 게이트는 감지 노드(SO)에 연결될 수 있다. 감지 및 래치 회로(413)는 제어 신호(PBC)에 포함되는 제어 신호들(SET, RST, REF)에 응답하여 동작한다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 10의 동작 방법은 도 2의 비휘발성 메모리 장치(30)를 통해 수행될 수 있다.
도 1 내지 도 10을 참조하면, 비휘발성 메모리 장치(30)가 메모리 컨트롤러(20)로부터 소거 명령을 수신하는 경우, 전압 생성기(600)는 제어 회로(500)의 제어에 따라 복수의 메모리 블록들(BLK1~BLKz) 중 선택된 제1 메모리 블록에 소거 전압(VERS)을 인가하여 제1 메모리 블록에 대하여 소거 동작을 수행한다(S100). 비휘발성 메모리 장치(30)는 제1 메모리 블록의 메모리 셀들이 연결되는 워드라인들에 대하여 소거 검증 전압을 인가하여 소거 검증 동작을 수행한다(S200).
비휘발성 메모리 장치(30)는 제1 메모리 블록의 적어도 일부 비트라인들에 연결되는 셀 스트링들 각각의 메모리 셀들에 연결되는 적어도 하나의 스트링 선택 트랜지스터(SST) 각각에 대하여 적어도 하나의 센싱 전압을 사용하는 제1 센싱 동작을 동시에 수행한다(S300). 적어도 하나의 스트링 선택 트랜지스터(SST)들이 제1 센싱 동작의 결과 오프-상태인지 여부를 판단한다(S400). 적어도 하나의 스트링 선택 트랜지스터(SST)들이 오프-상태인 것으로 판단되면(S400에서 YES), 셀 스트링들 각각의 메모리 셀들에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST) 각각에 대하여 적어도 하나의 센싱 전압을 사용하는 제2 센싱 동작을 동시에 수행한다(S500). 제1 센싱의 결과와 제2 센싱의 결과에 기초하여 상기 제1 메모리 블록이 페일 블록인지 여부를 판단한다(S600). 적어도 하나의 스트링 선택 트랜지스터(SST)들 중 적어도 하나가 오프-상태가 아닌 것으로 판단되면(S400에서 NO), 제1 센싱 동작의 결과에 의하여 상기 제1 메모리 블록을 페일 블록으로 판단할 수 있다(S600).
도 10에서 단계들(S300, S400, S500)은 선택 트랜지스터들에 대하여 센싱 동작을 수행하는 단계(S250)를 구성할 수 있다.
비휘발성 메모리 장치(30)는 적어도 상기 제1 센싱 동작의 결과에 기초하여 상기 제1 메모리 블록이 페일 블록인지 여부를 판단하고, 상기 제1 메모리 블록이 페일 블록인 경우, 이를 나타내는 페일 블록 정보(FBI)를 메모리 컨트롤러(20)의 블록 관리 모듈(25)에 제공할 수 있다.
도 10의 동작 방법은 하나의 메모리 블록의 모든 비트라인들에 연결되는 셀 스트링들에 대하여 수행되거나 하나의 메모리 블록의 일부 비트라인들을 선택적으로 프리차지하고 프리차지된 비트라인들에 연결된 셀 스트링들에 대하여 수행될 수 있다.
도 11은 도 6의 메모리 블록에서 셀 스트링들 각각에 포함되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 문턱 전압 분포를 나타낸다.
도 11을 참조하면, 스트링 선택 트랜지스터(SST) 또는 접지 선택 트랜지스터(GST)는 정상 상태에서는 참조 번호(711)와 같은 문턱 전압 분포를 갖고, 프로그램/소거 횟수가 증가되어, 그 특성이 열화되어 차지가 손실되면 참조 번호(712)와 같은 문턱 전압 분포를 가질 수 있다. 또한 스트링 선택 트랜지스터(SST) 또는 접지 선택 트랜지스터(GST)는 오버-프로그램되면 참조 번호(713)와 같은 문턱 전압 분포를 가질 수 있다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법이 적용되는 메모리 블록의 일부를 나타내고, 도 13은 도 10의 비휘발성 메모리 장치의 동작 방법에서 제1 센싱 동작이 수행되는 일 예를 나타내고, 도 14는 도 10의 비휘발성 메모리 장치의 동작 방법에서 제2 센싱 동작이 수행되는 일 예를 나타낸다.
도 15는 도 10의 비휘발성 메모리 장치의 동작 방법을 개략적으로 나타낸다.
도 12 내지 도 15에서는 도 6의 메모리 블록에서 비트라인(BL1)에 연결되는 셀 스트링들(NS11~NS31) 각각이 하나의 스트링 선택 트랜지스터와 하나의 접지 선택 트랜지스터들을 포함되는 경우를 가정한다.
도 6 및 도 11 내지 도 15를 참조하면, 제1 메모리 블록의 모든 비트라인들(BL1~BL3)을 프리차지한다(S311). 프리차지된 비트라인들(BL1~BL3)에 연결된 셀 스트링들(NS11~NS33)의 스트링 선택 트랜지스터들(SST1~SST3)에 동시에 제1 센싱 전압(VS1)을 인가하는 코어스 센싱(C)을 수행(S313)한 후에 스트링 선택 트랜지스터들(SST1~SST3)에 제1 센싱 전압과는 다른 제2 센싱 전압(VS2)을 동시에 인가하는 파인(F) 센싱 동작을 수행한다(S315, 721). 여기서 제1 센싱 전압(VS1)은 스트링 선택 트랜지스터들(SST1~SST3)의 정상 상태에서의 문턱 전압 분포의 하한을 센싱하기 위한 타겟 레벨(TL)보다 낮은 레벨을 가질 수 있고, 제2 센싱 전압(VS2)은 상기 타겟 레벨(TL)을 가질 수 있다.
여기서, 제1 센싱 전압(VS1)을 사용하는 코어스 센싱(C)에 의하여 센싱된 스트링 선택 트랜지스터들(SST1~SST3) 중에서 오프-상태의 스트링 선택 트랜지스터들이 선택되고, 오프-상태의 스트링 선택 트랜지스터들에 대하여 제2 센싱 전압(VS2)을 사용하는 파인 센싱(F)이 수행된다. 이 때, 워드라인들(WL1~WL8)과 접지 선택 라인들(GSL1~GSL3)에는 전압 생성기(500)로부터 독출 패스 전압(VRPASS)이 인가될 수 있다.
스트링 선택 트랜지스터들(SST1~SST3) 중 적어도 하나가 제1 센싱 동작을 패스하지 못하면, 페이지 버퍼(PB1)의 센싱 노드(SO)의 전압 레벨이 변화하게 되므로 제1 메모리 블록을 페일 블록으로 판단한다.
스트링 선택 트랜지스터들(SST1~SST3) 모두가 제1 센싱 동작을 패스하면, 제1 메모리 블록의 모든 비트라인들(BL1~BL3)을 다시 프리차지한다(S511). 셀 스트링들(NS11~NS33)의 접지 선택 트랜지스터들(GST1~GST3)에 동시에 제1 센싱 전압(VS1)을 인가하는 코어스 센싱(C)을 수행(S513)한 후에 접지 선택 트랜지스터들(GST1~GST3)에 동시에 제2 센싱 전압(VS2)을 인가하는 파인 센싱(F)을 수행한다(S515, 723). 이 때, 스트링 선택 라인들(SSL1~SSL3)과 워드라인들(WL1~WL8)에는 전압 생성기(600)로부터 독출 패스 전압(VRPASS)이 인가될 수 있다. 즉 접지 선택 트랜지스터들(GST1~GST3)에 대한 제2 센싱 동작은 스트링 선택 트랜지스터들(SST1~SST3)에 대한 제1 센싱 동작의 결과에 따라 선택적으로 수행될 수 있다.
예를 들어, 셀 스트링(NS31)에 포함되는 스트링 선택 트랜지스터(SST3)와 접지 선택 트랜지스터(GST3)가 프로그램/소거 사이클의 증가에 따라 참조 번호(712)와 같은 문턱 전압 분포를 가지게 되면, 비트라인(BL1)이 프리차지된 후에 코어스(C)-파인(F) 센싱 동작이 수행되므로 페이지 버퍼(PB1)로부터 셀 스트링(NS31)을 통하여 공통 소스 라인(CSL)으로 전류가 흐르게 된다. 따라서 페이지 버퍼(PB1)의 센싱 노드(SO)의 전압 레벨이 변화하게 되므로, 페이지 버퍼(PB1)는 센싱 노드(SO)의 전압 레벨의 변화로 셀 스트링들(NS11, NS21, NS31) 중 적어도 하나의 스트링 선택 트랜지스터와 접지 선택 트랜지스터의 온-상태인지 여부를 판단할 수 있다.
도 16은 도 15의 제1 센싱 동작과 제2 센싱 동작을 나타내는 타이밍도이다.
도 16을 참조하면, 서로 다른 제1 센싱 전압(VS1) 및 제2 센싱 전압(VS2)을 사용하는 코어스-파인 센싱은 코어스 센싱(Coarse Sensing)과 파인 센싱(Fine Sensing)을 포함한다.
코어스 센싱 동작 및 파인 센싱 동작은 각각 비트 라인 프리차지 단계(BLs_PRCH), 디벨럽 단계(Develop), 그리고 래치 단계(Latch)를 포함한다. 코어스 센싱 동작에서, 모든 비트 라인들은 프리차지 시간(t11) 동안 프리차지된다. 그리고 프리차지된 비트 라인들의 전압이 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 문턱 전압 상태에 따라 디벨럽 시간(t12) 동안 변화한다. 그리고, 래치 시간(t13) 동안에 비트 라인의 전압 변화가 감지되고, 페이지 버퍼(PB1)에 래치된다. 코어스 센싱을 통해서 래치된 데이터를 참조하여 오프-상태의 선택 트랜지스터들이 선별된다. 그리고 선별된 선택 트랜지스터들에 대하여 파인 센싱이 수행될 것이다.
파인 센싱 동작에서, 코어스 센싱에 의해서 선별된 선택 트랜지스터들의 비트 라인들이 선택된다. 그리고, 선택된 비트 라인들이 프리차지 시간(t21) 동안 프리차지된다. 그리고 프리차지된 비트 라인들의 전압이 선택 트랜지스터들의 문턱 전압 상태에 따라 디벨럽 시간(t22) 동안 변화한다. 그리고, 래치 시간(t23) 동안에 비트 라인(BL1)의 전압 변화가 감지되고, 페이지 버퍼(PB1)에 래치된다. 파인 센싱을 통해서 래치된 데이터를 참조하여 온-상태의 선택 트랜지스터들이 존재하는지 여부가 판단된다.
도 14에서 접지 선태 트랜지스터(GST1~GST3))에 대하여 제2 센싱 동작이 수행되기 전에 메모리 셀들(MC11~MC18, MC21~MC28, MC31~MC38)에 대한 적어도 하나의 셀 센싱 전압을 사용하는 셀 센싱 동작이 수행될 수 있다. 메모리 셀들(MC11~MC18, MC21~MC28, MC31~MC38)의 문턱 전압 상태를 확인하기 위하여 워드라인(WL1~WL8) 단위로 타겟 레벨보다 낮은 레벨의 제3 센싱 전압을 동시에 인가한 후에 타겟 레벨을 갖는 제4 센싱 전압을 동시에 인가할 수 있다(S480).
메모리 셀들(MC11~MC18, MC21~MC28, MC31~MC38)이 상기 셀 센싱 동작에 의하여 오프 상태인지 여부를 판단(S490)할 수 있다. 메모리 셀들(MC11~MC18, MC21~MC28, MC31~MC38)이 상기 센싱 동작에 의하여 오프 상태이면(S490에서 YES), 제2 센싱 동작을 수행하고(S490), 메모리 셀들(MC11~MC18, MC21~MC28, MC31~MC38)이 상기 센싱 동작에 의하여 오프 상태이면(S490에서 YES) 중 적어도 하나가 상기 센싱 동작에 의하여 온 상태이면, 단계(S600)에서와 같이 제1 메모리 블록을 페일 블록으로 판다할 수 있다.
또한 도 14에서 상기 셀 센싱 동작(S480, S490)은 제1 센싱 동작 후가 아닌 제2 센싱 동작 후에 수행될 수 있다. 즉, 제2 센싱 동작에 의하여 접지 선택 트랜지스터들(GST1~GST3)이 오프-상태인 경우에 상술한 셀 센싱 동작이 메모리 셀들에 수행될 수 있다.
도 17은 도 10의 비휘발성 메모리 장치의 동작 방법에서 제1 센싱 동작이 수행되는 일 예를 나타내고, 도 18은 도 10의 비휘발성 메모리 장치의 동작 방법에서 제2 센싱 동작이 수행되는 일 예를 나타내고, 도 19는 도 10의 비휘발성 메모리 장치의 동작 방법을 개략적으로 나타낸다.
도 6, 도 11, 도 12 및 도 17 내지 도 19를 참조하면, 제1 메모리 블록의 모든 비트라인들(BL1~BL3)을 프리차지한다(S321). 프리차지된 비트라인들(BL1~BL3)에 연결된 셀 스트링들(NS11~NS33)의 스트링 선택 트랜지스터들(SST1~SST3)에 동시에 하나의 센싱 전압(VS2)을 인가하는 파인 센싱(F)을 수행(731)한다(S323).
스트링 선택 트랜지스터들(SST1~SST3) 중 적어도 하나가 제1 센싱 동작을 패스하지 못하면, 페이지 버퍼(PB1)의 센싱 노드(SO)의 전압 레벨이 변화하게 되므로 제1 메모리 블록을 페일 블록으로 판단한다.
스트링 선택 트랜지스터들(SST1~SST3) 모두가 제1 센싱 동작을 패스하면, 제1 메모리 블록의 모든 비트라인들(BL1~BL3)을 다시 프리차지한다(S521). 셀 스트링들(NS11~NS33)의 접지 선택 트랜지스터들(GST1~GST3)에 동시에 하나의 센싱 전압(VS2)을 인가하는 파인 센싱(F)을 수행(733)한다(S523). 접지 선택 트랜지스터들(GST1~GST3)에 대한 제2 센싱 동작은 스트링 선택 트랜지스터들(SST1~SST3)에 대한 제1 센싱 동작의 결과에 따라 선택적으로 수행될 수 있다.
도 20은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법이 적용되는 메모리 블록의 일부를 나타낸다.
도 21은 본 발명의 실시예들에 따른 동작 방법이 도 20의 메모리 블록에 적용되는 경우, 도 10에서 선택 트랜지스터들에 센싱 동작을 수행하는 단계를 상세히 나타낸다.
도 20 및 도 21에서는 비트라인(BL1)에 연결되는 셀 스트링들(NS11'~NS31') 각각이 두 개의 스트링 선택 트랜지스터들과 두 개의 접지 선택 트랜지스터들을 포함되는 경우를 가정한다.
도 6, 도 11, 도 20 및 도 21을 참조하면, 선택 트랜지스터들에 센싱 동작을 수행하기 위하여(S250a), 셀 스트링들(NS11'~NS31')의 제1 스트링 선택 트랜지스터들(SST11~SST31)에 대하여 동시에 제1 센싱 동작을 수행한다(S300). 여기서 제1 센싱 동작은 도 15를 참조하여 설명한 바와 같이 제1 센싱 전압(VS1)과 제2 센싱 전압(VS2)을 사용하는 코어스-파인 센싱 동작일 수 있다. 또한 제1 센싱 동작은 도 19를 참조하여 설명한 바와 같이 제2 센싱 전압(VS2)을 사용하는 파인 센싱 동작일 수 있다.
제1 스트링 선택 트랜지스터들(SST11~SST31)이 제1 센싱 동작에 의하여 오프 상태인지 여부를 판단한다(S400). 제1 스트링 선택 트랜지스터들(SST11~SST31) 중 적어도 하나가 제1 센싱 동작에 의하여 오프 상태가 아니면(S400에서 NO), 제1 메모리 블록을 페일 블록으로 판단한다(S600).
제1 스트링 선택 트랜지스터들(SST11~SST31)이 제1 센싱 동작에 의하여 오프 상태이면(S400에서 YES), 셀 스트링들(NS11'~NS31')의 제2 스트링 선택 트랜지스터들(SST12~SST32)에 대하여 동시에 적어도 하나의 센싱 전압을 사용하는 제3 센싱 동작을 수행한다(S420). 제2 스트링 선택 트랜지스터들(SST12~SST32)이 제3 센싱 동작에 의하여 오프 상태인지 여부를 판단한다(S440). 제2 스트링 선택 트랜지스터들(SST12~SST32) 중 적어도 하나가 오프 상태가 아니면(S440에서 NO), 제1 메모리 블록을 페일 블록으로 판단한다.
제2 스트링 선택 트랜지스터들(SST12~SST32)이 오프 상태이면(S440에서 YES), 셀 스트링들(NS11'~NS31')의 제1 접지 선택 트랜지스터들(GST11~GST31)에 대하여 동시에 상술한 제2 센싱 동작을 수행한다(S550). 제1 접지 선택 트랜지스터들(GST11~GST31)이 제2 센싱 동작에 의하여 오프 상태인지 여부를 판단한다(S550). 제1 접지 선택 트랜지스터들(GST11~GST31) 중 적어도 하나가 오프 상태가 아니면(S550에서 NO), 제1 메모리 블록을 페일 블록으로 판단한다.
제1 접지 선택 트랜지스터들(GST11~GST31)이 오프 상태이면(S550에서 YES), 셀 스트링들(NS11'~NS31')의 제2 접지 선택 트랜지스터들(GST12~GST32)에 대하여 동시에 적어도 하나의 센싱 전압을 사용하는 제4 센싱 동작을 수행한다(S570). 제2 접지 선택 트랜지스터들(GST12~GST32)이 오프 상태인지 여부에 의하여 제1 메모리 블록을 선택적으로 페일 블록으로 판단한다(S600).
도 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 23은 도 22의 비휘발성 메모리 장치의 동작 방법을 개략적으로 나타낸다.
도 22의 동작 방법은 도 2의 비휘발성 메모리 장치(30)를 통해 수행될 수 있다. 또한 도 23은 도 6의 메모리 블록에서 비트라인(BL1)에 연결되는 셀 스트링들(NS11~NS31) 각각이 도 12에서와 같이 하나의 스트링 선택 트랜지스터와 하나의 접지 선택 트랜지스터들을 포함되는 경우를 가정한다.
도 2, 도 6, 도 11, 도 12, 도 22 및 도 23을 참조하면, 비휘발성 메모리 장치(30)가 메모리 컨트롤러(20)로부터 소거 명령을 수신하는 경우, 전압 생성기(600)는 제어 회로(500)의 제어에 따라 복수의 메모리 블록들(BLK1~BLKz) 중 선택된 제1 메모리 블록에 소거 전압(VERS)을 인가하여 제1 메모리 블록에 대하여 소거 동작을 수행한다(S100). 비휘발성 메모리 장치(30)는 제1 메모리 블록의 메모리 셀들이 연결되는 워드라인들에 대하여 소거 검증 전압을 인가하여 소거 검증 동작을 수행한다(S200).
비휘발성 메모리 장치(30)는 제1 메모리 블록의 적어도 일부 비트라인들에 연결되는 셀 스트링들 각각의 메모리 셀들에 연결되는 적어도 하나의 스트링 선택 트랜지스터(SST) 각각에 대하여 타겟 레벨을 가지는 하나의 센싱 전압(VS2)을 사용하는 제1 센싱 동작을 순차적으로 수행(741)한다(S300). 적어도 하나의 스트링 선택 트랜지스터(SST)들이 제1 센싱 동작의 결과 오프-상태인지 여부를 판단한다(S400'). 적어도 하나의 스트링 선택 트랜지스터(SST)들이 오프-상태인 것으로 판단되면(S400'에서 YES), 셀 스트링들 각각의 메모리 셀들에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST) 각각에 대하여 하나의 센싱 전압을 사용하는 제2 센싱 동작을 순차적으로 수행(743)한다(S500'). 제1 센싱의 결과와 제2 센싱의 결과에 기초하여 상기 제1 메모리 블록이 페일 블록인지 여부를 판단한(S600'). 적어도 하나의 스트링 선택 트랜지스터(SST)들 중 적어도 하나가 오프-상태가 아닌 것으로 판단되면(S400'에서 NO), 제1 센싱 동작의 결과에 의하여 상기 제1 메모리 블록을 페일 블록으로 판단할 수 있다(S600').
비휘발성 메모리 장치(30)는 적어도 상기 제1 센싱 동작의 결과에 기초하여 상기 제1 메모리 블록이 페일 블록인지 여부를 판단하고, 상기 제1 메모리 블록이 페일 블록인 경우, 이를 나타내는 페일 블록 정보(FBI)를 메모리 컨트롤러(20)의 블록 관리 모듈(25)에 제공할 수 있다.
도 22의 동작 방법은 하나의 메모리 블록의 모든 비트라인들에 연결되는 셀 스트링들에 대하여 수행되거나 하나의 메모리 블록의 일부 비트라인들을 선택적으로 프리차지하고 프리차지된 비트라인들에 연결된 셀 스트링들에 대하여 수행될 수 있다.
도 1 내지 도 23을 참조하여 설명된 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치는 도 11에서 참조 번호(712)와 같은 문턱 전압 분포를 가지는 선택 트랜지스터들을 체크(언더-체크)하기 위함이나, 도 11에서 참조 번호(713)와 같은 문턱 전압을 가지는 선택 트랜지스터들을 체크(어퍼-체크)하기 위하여 유사하게 적용될 수 있다.
도 24a는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 24b는 도 24a에서 제1 센싱 동작과 제2 센싱 동작으로서 채용될 수 있는 센싱 스킴들의 다양한 조합을 나타낸다.
도 1 내지 도 24b를 참조하면, 비휘발성 메모리 장치(30)가 메모리 컨트롤러(20)로부터 소거 명령을 수신하는 경우, 전압 생성기(600)는 제어 회로(500)의 제어에 따라 복수의 메모리 블록들(BLK1~BLKz) 중 선택된 제1 메모리 블록에 소거 전압(VERS)을 인가하여 제1 메모리 블록에 대하여 소거 동작을 수행한다(S710). 비휘발성 메모리 장치(30)는 제1 메모리 블록의 메모리 셀들이 연결되는 워드라인들에 대하여 소거 검증 전압을 인가하여 소거 검증 동작을 수행한다(S720).
비휘발성 메모리 장치(30)는 제1 메모리 블록의 적어도 일부 비트라인들에 연결되는 셀 스트링들 각각의 메모리 셀들에 연결되는 적어도 하나의 스트링 선택 트랜지스터(SST) 각각에 대하여 복수의 센싱 스킴들 중 선택된 제1 센싱 스큼에 따라 제1 센싱 동작을 수행한다(S730). 적어도 하나의 스트링 선택 트랜지스터(SST)들이 제1 센싱 동작의 결과 오프-상태인지 여부를 판단한다(S740). 적어도 하나의 스트링 선택 트랜지스터(SST)들이 오프-상태인 것으로 판단되면(S740에서 YES), 셀 스트링들 각각의 메모리 셀들에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST) 각각에 대하여 복수의 센싱 스킴들 중 선택된 제2 센싱 스킴에 따라 제2 센싱 동작을 수행한다(S750). 제1 센싱의 결과와 제2 센싱의 결과에 기초하여 상기 제1 메모리 블록이 페일 블록인지 여부를 판단한다(S760). 적어도 하나의 스트링 선택 트랜지스터(SST)들 중 적어도 하나가 오프-상태가 아닌 것으로 판단되면(S740에서 NO), 제1 센싱 동작의 결과에 의하여 상기 제1 메모리 블록을 페일 블록으로 판단할 수 있다(S760).
도 24b를 참조하면, 적어도 하나의 스트링 선택 트랜지스터(SST)에 대하여 수행될 수 있는 제1 센싱 동작(750)과 적어도 하나의 접지 선택 트랜지스터(GST)에 대하여 수행될 수 있는 제2 센싱 동작(760) 각각으로서 선택될 수 있는 다양한 센싱 스킴들(P, Q, R)의 조합이 나타나 있다.
여기서 센싱 스킴(P)은 도 15와 도 16을 참조하여 설명한 바와 같이, 제1 센싱 전압(C)과 제2 센싱 전압(F)을 사용하면서, 센싱 동작을 동시에 수행하는 것이다. 센싱 스킴(Q)는 도 19를 참조하여 설명한 바와 같이, 하나의 센싱 전압(F)을 사용하면서, 센싱 동작을 동시에 수행하는 것이다. 센싱 스킴(R)은 도 23을 참조하여 설명한 바와 같이, 하나의 센싱 전압(F)을 사용하면서, 센싱 동작을 순차적으로 수행하는 것이다.
센싱 스킴들(P, Q, R) 중 하나가 적어도 하나의 스트링 선택 트랜지스터(SST)의 특성에 따라 제1 센싱 스킴으로 선택되어 제1 센싱 동작에 채용될 수 있고, 센싱 스킴들(P, Q, R) 중 하나가 적어도 하나의 접지 선택 트랜지스터(GST)의 특성에 따라 제2 센싱 스킴으로 선택되어 제2 센싱 동작에 채용될 수 있다.
예를 들어, 제1 센싱 스킴으로 센싱 스킴(P)이 선택될 수 있고, 제2 센싱 스킴으로 센싱 스킴(R)이 선택될 수 있다. 제1 센싱 동작(750)과 제2 센싱 동작(760)의 조합은 도 24b에 나타난 바와 같이 9 가지가 가능할 것이다. 도 24a 동작 방법은 도 1 내지 도 23을 참조한 설명과 유사하므로 상세한 설명은 생략한다.
도 25는 도 2를 참조하여 설명된 비휘발성 메모리 장치의 구조를 보여주는 사시도이다.
도 225를 참조하면, 비휘발성 메모리 장치(30)는 3차원 메모리 셀 어레이(100) 및 평면 주변 회로들(410, 420, 430, 500, 600)을 포함할 수 있다.
도 4 내지 도 6을 참조하여 설명된 바와 같이, 메모리 셀 어레이(100)는 기판(111)과 교차하는 방향으로 적층된 메모리 셀들을 포함한다. 즉, 메모리 셀 어레이(100)는 메모리 셀들이 3차원 구조로 배열된 3차원 구조를 갖는다. 반면, 주변 회로들(410, 420, 430, 500, 600)은 기판 상에 단일 층으로 제공되는 소자들로 구성될 수 있다. 즉, 주변 회로들(410, 420, 430, 500, 600)은 평면 구조를 갖는 소자들에 의해 구성될 수 있다.
예시적으로, 3차원 메모리 셀 어레이(100)의 일 측면에 평면 주변 회로들(410, 420, 430, 500, 600)이 제공되는 것으로 도시되어 있다. 하지만, 3차원 메모리 셀 어레이(100) 및 평면 주변 회로들(410, 420, 430, 500, 600) 사이의 위치 관계 및 수는 한정되지 않는다.
예를 들면, 3차원 메모리 셀 어레이(100)의 적어도 두 개의 측면들에 평면 주변 회로들(410, 420, 430, 500, 600)이 제공될 수 있다. 또한, 적어도 두 개의 3차원 메모리 셀 어레이들(100)이 제공되고, 적어도 두 개의 3차원 메모리 셀 어레이들(100) 각각의 적어도 하나의 측면에 평면 주변 회로들(410, 420, 430, 500, 600)이 제공될 수 있다.
도 26은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 26을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 도 2의 비휘발성 메모리 장치(20)로 구현될 수 있다. 따라서 비휘발성 메모리 장치들(1100) 각각은 메모리 셀들에 대한 소거 검증 동작 후에, 적어도 하나의 센싱 전압을 사용하는 센싱 동작을 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들에 동시에 또는 순차적으로 수행하여 해당 메모리 블록이 페일 블록인지 여부를 판단함으로써 소거 루프에 걸리는 시간을 감소시킬 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 쓰기 요청시 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 도 19에서 버퍼 메모리(1220)는 SSD 제어기(1200) 내부에 존재하지만, 반드시 여기에 제한되지 않을 것이다. 버퍼 메모리는 SSD 제어기(1200)의 외부에 별도로 존재할 수도 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
도 27은 본 발명의 실시예들에 따른 임베디드 멀티 미디어 카드(eMMC: embedded multimedia card)를 나타내는 블록도이다.
도 27을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 전술한 도 1의 비휘발성 메모리 장치(30)로 구현될 수 있다. 낸드 플래시 메모리 장치(2100)는 메모리 셀들에 대한 소거 검증 동작 후에, 적어도 하나의 센싱 전압을 사용하는 센싱 동작을 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들에 동시에 또는 순차적으로 수행하여 해당 메모리 블록이 페일 블록인지 여부를 판단함으로써 소거 루프에 걸리는 시간을 감소시킬 수 있다.
메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다.
실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공된다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
도 28은 본 발명의 실시예들에 따른 유니버셜 플래시 스토리지(UFS: universal flash storage)를 나타내는 블록도이다.
도 28을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 2의 비휘발성 메모리 장치(30)로 구현될 수 있다. 따라서 UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 메모리 셀들에 대한 소거 검증 동작 후에, 적어도 하나의 센싱 전압을 사용하는 센싱 동작을 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들에 동시에 또는 순차적으로 수행하여 해당 메모리 블록이 페일 블록인지 여부를 판단함으로써 소거 루프에 걸리는 시간을 감소시킬 수 있다.
한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
도 29는 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 29를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)를 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 수 있다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 수 있다.
저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 2의 비휘발성 메모리 장치(30)로 구현될 수 있다. 따라서 저장 장치(4400)는 메모리 셀들에 대한 소거 검증 동작 후에, 적어도 하나의 센싱 전압을 사용하는 센싱 동작을 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들에 동시에 또는 순차적으로 수행하여 해당 메모리 블록이 페일 블록인지 여부를 판단함으로써 소거 루프에 걸리는 시간을 감소시킬 수 있다.
모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
본 발명의 실시 예에 따른 메모리 장치 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명은 비휘발성 메모리 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 비휘발성 메모리 장치를 구비하는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 비휘발성 메모리 장치 100: 메모리 셀 어레이
430: 어드레스 디코더 410: 페이지 버퍼 회로
420: 데이터 입출력 회로 500: 제어 회로
600: 전압 생성기

Claims (10)

  1. 복수의 메모리 블록들을 포함하는 비휘발성 메모리 장치의 동작 방법으로서, 상기 복수의 메모리 블록들 각각은 복수의 비트라인들 각각에 연결되며, 기판위에 수직한 방향으로 형성되는 복수의 셀 스트링들을 포함하고,
    상기 방법은
    소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 제1 메모리 블록에 소거 동작을 수행하는 단계;
    상기 제1 메모리 블록의 메모리 셀들에 대하여 소거 검증 동작을 수행하는 단계;
    상기 제1 메모리 블록의 적어도 일부 비트라인들에 연결되는 셀 스트링들 각각의 메모리 셀들에 연결되는 적어도 하나의 스트링 선택 트랜지스터들에 대하여, 복수의 센싱 스킴들 중 선택된 제1 센싱 스킴에 기초한 제1 센싱 동작을 수행하는 단계; 및
    상기 제1 센싱 동작의 결과에 적어도 기초하여 상기 제1 메모리 블록이 페일 블록인지 여부를 판단하는 단계를 포함하고,
    상기 제1 센싱 동작을 수행하는 단계는
    상기 적어도 하나의 스트링 선택 트랜지스터들에 제1 센싱 전압을 동시에 인가하는 단계; 및
    상기 적어도 하나의 스트링 선택 트랜지스터들에 상기 제1 센싱 전압과는 다른 제2 센싱 전압을 동시에 인가하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제1 센싱 동작의 결과에 기초하여 선택적으로 상기 셀 스트링들 각각의 메모리 셀들에 연결되는 적어도 하나의 접지 선택 트랜지스터들에 대하여, 상기 복수의 센싱 스킴들 중 선택된 제2 센싱 스킴에 기초한 제2 센싱 동작을 수행하는 단계를 더 포함하고,
    상기 제2 센싱 동작이 수행되는 경우, 상기 제1 메모리 블록이 상기 페일 블록인지 여부는 상기 제2 센싱 동작의 결과에 기초하여 더 판단되는 비휘발성 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 제1 센싱 스킴은 상기 적어도 하나의 스트링 선택 트랜지스터들의 특성에 따라 선택되고, 상기 제1 센싱 동작은 적어도 하나의 센싱 전압을 사용하여 상기 적어도 하나의 스트링 선택 트랜지스터들에 동시에 수행되고,
    상기 셀 스트링들 각각은 상기 메모리 셀들에 연결되는 제1 스트링 선택 트랜지스터와 제1 접지 선택 트랜지스터를 포함하고,
    상기 제1 센싱 동작을 수행하는 단계는
    상기 제1 스트링 선택 트랜지스터들에 상기 제1 센싱 전압을 동시에 인가하는 단계; 및
    상기 제1 스트링 선택 트랜지스터들에 상기 제2 센싱 전압을 동시에 인가하는 단계를 포함하고,
    상기 제1 센싱 전압은 타겟 레벨보다 낮은 레벨을 가지고 상기 제2 센싱 전압은 상기 타겟 레벨을 가지고,
    상기 제2 센싱 전압에 의한 센싱 동작 시에는 상기 제1 센싱 전압에 의하여 오프-상태로 식별된 제1 스트링 선택 트랜지스터들이 센싱되는 비휘발성 메모리 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 제2 센싱 스킴은 상기 적어도 하나의 접지 선택 트랜지스터들의 특성에 따라 선택되고, 상기 제2 센싱 동작은 상기 적어도 하나의 센싱 전압을 사용하여 상기 적어도 하나의 스트링 선택 트랜지스터들에 동시에 수행되고, 상기 제2 센싱 동작을 수행하는 단계는,
    상기 제1 접지 선택 트랜지스터들에 상기 제1 센싱 전압을 동시에 인가하는 단계; 및
    상기 제1 접지 선택 트랜지스터들에 상기 제2 센싱 전압을 동시에 인가하는 단계를 포함하고,
    상기 제2 센싱 동작은 상기 제1 센싱 동작에 의하여 상기 제1 스트링 선택 트랜지스터들이 오프-상태인 것으로 판단되는 경우에 선택적으로 수행되는 비휘발성 메모리 장치의 동작 방법.
  5. 제2항에 있어서,
    상기 셀 스트링들 각각은 상기 메모리 셀들에 연결되는 제1 스트링 선택 트랜지스터와 제1 접지 선택 트랜지스터를 포함하고,
    상기 제1 센싱 동작을 수행하는 단계는,
    상기 제1 스트링 선택 트랜지스터들에 타겟 레벨을 가지는 센싱 전압을 동시에 인가하는 단계를 포함하고,
    상기 제2 센싱 스킴은 상기 적어도 하나의 접지 선택 트랜지스터들의 특성에 따라 선택되고, 상기 제2 센싱 동작은 상기 적어도 하나의 센싱 전압을 사용하여 상기 적어도 하나의 스트링 선택 트랜지스터들에 동시에 수행되고,
    상기 제2 센싱 동작을 수행하는 단계는,
    상기 제1 접지 선택 트랜지스터들에 상기 센싱 전압을 동시에 인가하는 단계를 포함하고,
    상기 제2 센싱 동작은 상기 제1 센싱 동작에 의하여 상기 제1 스트링 선택 트랜지스터들이 오프-상태인 것으로 판단되는 경우에 선택적으로 수행되는 비휘발성 메모리 장치의 동작 방법.
  6. 제2항에 있어서,
    상기 제1 센싱 동작은 상기 제1 메모리 블록의 모든 비트라인들에 연결되는 셀 스트링들에 대하여 수행되거나 상기 제1 메모리 블록의 일부 비트라인들을 선택적으로 프리차지하고, 상기 프리차지된 비트라인들에 연결된 셀 스트링들에 대하여 수행되는 비휘발성 메모리 장치의 동작 방법.
  7. 제2항에 있어서,
    상기 제1 센싱 스킴은 상기 적어도 하나의 스트링 선택 트랜지스터들의 특성에 따라 선택되고,
    상기 제1 센싱 동작은 적어도 하나의 센싱 전압을 사용하여 상기 적어도 하나의 스트링 선택 트랜지스터들에 순차적으로 수행되고,
    상기 제2 센싱 스킴은 상기 적어도 하나의 접지 선택 트랜지스터들의 특성에 따라 선택되고, 상기 제2 센싱 동작은 상기 하나의 센싱 전압을 사용하여 상기 적어도 하나의 접지 선택 트랜지스터들에 순차적으로 수행되고,
    상기 제2 센싱 동작이 수행되는 경우, 상기 제1 메모리 블록이 상기 페일 블록인지 여부는 상기 제2 센싱 동작의 결과에 더 기초하여 판단되는 비휘발성 메모리 장치의 동작 방법.
  8. 제2항에 있어서,
    상기 제1 센싱 스킴은 상기 적어도 하나의 스트링 선택 트랜지스터들의 특성에 따라 선택되고,
    상기 제1 센싱 동작은 적어도 하나의 센싱 전압을 사용하여 상기 적어도 하나의 스트링 선택 트랜지스터들에 동시에 수행되고,
    상기 제2 센싱 스킴은 상기 적어도 하나의 접지 선택 트랜지스터들의 특성에 따라 선택되고,
    상기 제2 센싱 동작은 하나의 센싱 전압을 사용하여 상기 적어도 하나의 접지 선택 트랜지스터들에 순차적으로 수행되는 비휘발성 메모리 장치의 동작 방법.
  9. 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 복수의 비트라인들 각각에 연결되며, 기판위에 수직한 방향으로 형성되는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이;
    제어 신호들에 기초하여 워드라인 전압들을 생성하는 전압 생성기;
    어드레스 신호에 기초하여 상기 워드라인 전압들을 상기 메모리 셀 어레이에 제공하는 어드레스 디코더;
    비트라인들을 통하여 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로; 및
    상기 전압 생성기를 제어하는 제어 회로를 포함하고,
    상기 제어 회로는,
    소거 명령에 응답하여 상기 복수의 메모리 블록들 중 선택된 제1 메모리 블록에 대하여 소거 동작과 소거 검증 동작을 수행하고,
    상기 전압 생성기와 상기 페이지 버퍼 회로를 제어하여
    상기 제1 메모리 블록의 적어도 일부 비트라인들에 연결되는 셀 스트링들 각각의 메모리 셀들에 연결되는 적어도 하나의 스트링 선택 트랜지스터들에 대하여, 복수의 센싱 스킴들 중 선택된 제1 센싱 스킴에 기초한 제1 센싱 동작이 수행되도록 하고,
    상기 제1 센싱 동작의 결과에 기초하여 선택적으로 상기 메모리 셀들에 연결되는 적어도 하나의 접지 선택 트랜지스터들에 대하여, 상기 복수의 센싱 스킴들 중 선택된 제2 센싱 스킴에 기초한 제2 센싱 동작이 수행되도록 하고,
    상기 제어 회로는
    상기 적어도 하나의 스트링 선택 트랜지스터들에 제1 센싱 전압을 동시에 인가되도록 하고, 상기 적어도 하나의 스트링 선택 트랜지스터들에 상기 제1 센싱 전압과는 다른 제2 센싱 전압을 동시에 인가되도록 하여 상기 제1 센싱 동작이 수행되도록 하는 비휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 센싱 스킴은 상기 적어도 하나의 스트링 선택 트랜지스터들의 특성에 따라 선택되고, 상기 제1 센싱 동작은 적어도 하나의 센싱 전압을 사용하여 상기 적어도 하나의 스트링 선택 트랜지스터들에 동시에 수행되고,
    상기 제2 센싱 스킴은 상기 적어도 하나의 접지 선택 트랜지스터들의 특성에 따라 선택되고, 상기 제2 센싱 동작은 상기 적어도 하나의 센싱 전압을 사용하여 상기 적어도 하나의 스트링 선택 트랜지스터들에 동시에 수행되는 비휘발성 메모리 장치.
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