KR101702356B1 - 전하 트랩형 플래시 메모리 장치 및 그것의 소거 방법 - Google Patents

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Abstract

본 발명의 전하 트랩형 플래시 메모리 장치의 소거 방법은, 온도 감지 결과를 받아들이는 단계, 그리고 상기 온도 감지 결과를 근거로 하여 노말 소거 동작과 변형 소거 동작을 선택적으로 실행하는 단계를 포함하며, 상기 변형 소거 동작은 소거 실행 구간 동안 워드라인들로 인가되는 워드라인 전압의 레벨, 상기 소거 실행 구간과 소거 검증 구간 사이의 지연 시간의 길이, 및 상기 지연 시간 동안 상기 워드라인들로 인가되는 상기 워드라인 전압의 레벨 중 적어도 하나를 가변시킬 수 있다.

Description

전하 트랩형 플래시 메모리 장치 및 그것의 소거 방법{CHARGE TRAP FLASH MEMORY DEVICE AND ERASING METHOD THEREOF}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 좀 더 구체적으로는 절연막을 전하(charge) 저장층으로 이용하는 전하 트랩형 플래시 메모리 장치 및 그것의 소거 방법에 관한 것이다.
플래시 메모리는 절연막으로 차단된 전도성 부유게이트(Floating Gate)에 전하를 주입하여 비트 정보를 저장할 수 있다. 그러나, 메모리 셀 간 또는 메모리 셀과 선택 트랜지스터(SSL, GSL) 간 존재하는 용량성 커플링(Capacitive Coupling) 문제로 인해, 전도성 부유 게이트 구조가 고집적화에 물리적 한계를 가진 구조로서 인식되고 있다. 전도성 부유 게이트 간의 용량성 커플링 문제를 해결하기 위한 대안으로, 기존의 전도성 부유 게이트 대신에 Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 전하 저장층, 특히 전하 포획 사이트를 가질 수 있는 막을 이용한 구조가 대두되고 있다. 이러한 막을 전하 저장층으로 이용하는 플래시 메모리 구조를 전하 트랩형 플래시(Charge Trap Flash, "CTF"라 불림) 메모리라 부른다.
전하 트랩형 플래시 메모리는, 프로그램 또는 소거 동작을 위해 프로그램 또는 소거 전압이 인가되고 나면, 전하 저장층으로/로부터의 전자(또는 홀)의 주입/방출 없이 전하 저장층 내의 전자/홀이 에너지적으로 안정화되는 천이 특성(transient characteristic)을 갖는다. 이러한 전하 트랩형 플래시 메모리의 천이 특성에 따르면, 전하 트랩형 플래시 메모리에 프로그램 또는 소거 전압이 인가된 시점으로부터 소정 시간이 경과 한 이후에 비로소 메모리 셀의 문턱 전압(Vth)이 안정화될 수 있게 된다.
전하 트랩형 플래시 메모리의 천이 특성은 온도, 습도, 압력, 전자기력 등과 같은 외부 환경에 의해 바뀔 수 있다. 특히, 전하 트랩형 플래시 메모리의 천이 특성은 온도의 변화에 따라 달라지는 온도 의존적인 특성을 갖는다. 그러므로, 전하 저장층 내에서의 전자/홀들의 안정화에 걸리는 시간은, 프로그램 및 소거 동작에 소요되는 시간 및 에러 발생 여부와 밀접한 관련이 있다.
예를 들면, 전하 트랩형 플래시 메모리가 검증된 온도의 범위를 벗어나 저온에서 동작하면(즉, 소정의 기준 전압 보다 낮을 경우), 전하 트랩형 플래시 메모리의 전하 저장층 내에서의 전자/홀들이 안정화되는데 걸리는 시간이 기존과 달라지게 된다. 따라서, 안정화가 보장되지 않은 상태에서 소거 검증 동작이 수행되고, 그로 인해 소거 동작의 에러 발생 빈도가 증가하게 된다. 이는, 전하 트랩형 플래시 메모리에서 오동작을 유발할 수 있고 데이터의 신뢰도를 떨어뜨릴 수 있다. 증가된 소거 동작의 에러 발생 빈도는, 소거 루프의 반복 횟수를 증가시키고, 그로 인해 전하 트랩형 플래시 메모리로 인가되는 고전압 스트레스가 증가하게 된다. 전하 트랩형 플래시 메모리로 인가되는 고전압 스트레스의 증가는, 전하 트랩형 플래시 메모리의 수명을 단축시키는 원인이 된다.
본 발명의 목적은 저온의 동작 환경에서 높은 소거 정확도와 안정된 성능을 보장할 수 있는 전하 트랩형 플래시 메모리 장치 및 그것의 소거 방법을 제공하는 데 있다.
본 발명의 다른 목적은 저온의 동작 환경에서 소거 동작시 인가되는 스트레스를 줄이고, 칩의 수명 단축을 방지할 수 있는 전하 트랩형 플래시 메모리 장치 및 그것의 소거 방법을 제공하는 데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 전하 트랩형 플래시 메모리 장치의 소거 방법은, 온도 감지 결과를 받아들이는 단계; 그리고 상기 온도 감지 결과를 근거로 하여 노말 소거 동작과 변형 소거 동작을 선택적으로 실행하는 단계를 포함하며, 상기 변형 소거 동작은 소거 실행 구간 동안 워드라인들로 인가되는 워드라인 전압의 레벨, 상기 소거 실행 구간과 소거 검증 구간 사이의 지연 시간의 길이, 및 상기 지연 시간 동안 상기 워드라인들로 인가되는 상기 워드라인 전압의 레벨 중 적어도 하나를 가변시킬 수 있다.
이 실시예에 있어서, 상기 노말 소거 동작과 상기 변형 소거 동작을 선택적으로 수행하는 단계는, 상기 온도 감지 결과가 기준 전압 보다 낮을 경우 상기 지연 시간의 길이를 증가시키는 단계를 포함할 수 있다.
이 실시예에 있어서, 상기 온도 감지 결과가 낮아질수록 상기 지연 시간의 길이가 길어질 수 있다.
이 실시예에 있어서, 상기 노말 소거 동작과 상기 변형 소거 동작을 선택적으로 수행하는 단계는, 상기 온도 감지 결과가 기준 전압 보다 낮을 경우 상기 지연 시간 동안 상기 워드라인들로 카운터 펄스를 인가하는 단계를 포함할 수 있다.
이 실시예에 있어서, 상기 카운터 펄스의 인가 시간 및 전압 레벨은 상기 온도 감지 결과에 따라 가변될 수 있다.
이 실시예에 있어서, 상기 온도 감지 결과가 낮아질수록 상기 카운터 펄스의 인가 시간이 길어질 수 있다.
이 실시예에 있어서, 상기 온도 감지 결과가 낮아질수록 상기 카운터 펄스의 전압 레벨이 높아질 수 있다.
이 실시예에 있어서, 상기 카운터 펄스는 상기 소거 실행 구간에서 형성된 전계와 반대 방향의 전계를 형성할 수 있다.
이 실시예에 있어서, 상기 노말 소거 동작과 상기 변형 소거 동작을 선택적으로 수행하는 단계는, 상기 온도 감지 결과가 기준 전압 보다 낮을 경우 상기 소거 실행 구간 동안 상기 워드라인들로 음의 전압을 인가하는 단계를 포함할 수 있다.
이 실시예에 있어서, 상기 음의 전압의 인가 시간 및 전압 레벨은 상기 온도 감지 결과에 따라 가변될 수 있다.
이 실시예에 있어서, 상기 온도 감지 결과가 낮아질수록 상기 음의 전압의 인가 시간이 길어질 수 있다.
이 실시예에 있어서, 상기 온도 감지 결과가 낮아질수록 상기 음의 전압이 음의 방향으로 증가할 수 있다.
이 실시예에 있어서, 상기 노말 소거 동작은, 상기 온도 감지 결과가 상온일 때를 기준으로 설정된 소거 동작 조건을 따라 수행될 수 있다.
이 실시예에 있어서, 상기 온도 감지 결과는 상기 전하 트랩형 플래시 메모리 장치에서 발생될 수 있다.
이 실시예에 있어서, 상기 온도 감지 결과는 상기 전하 트랩형 플래시 메모리 장치 외부로부터 입력될 수 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 전하 트랩형 플래시 메모리 장치는, 절연막을 전하 저장층으로 이용하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 그리고 온도 감지 결과에 응답해서 상기 메모리 셀들에 대해 노말 소거 동작과 변형 소거 동작이 선택적으로 수행되도록 제어하는 제어 로직을 포함하며, 상기 변형 소거 동작은 소거 실행 구간 동안 소거될 메모리 셀들에 접속된 워드라인들로 인가되는 워드라인 전압의 레벨, 상기 소거 실행 구간과 소거 검증 구간 사이의 지연 시간의 길이, 및 상기 지연 시간 동안 상기 워드라인들로 인가되는 상기 워드라인 전압의 레벨 중 적어도 하나가 가변될 수 있다.
이 실시예에 있어서, 상기 제어 로직은, 상기 온도 감지 결과가 기준 전압 보다 낮을 경우 상기 지연 시간의 길이가 증가되도록 제어할 수 있다.
이 실시예에 있어서, 상기 제어 로직은, 상기 온도 감지 결과가 기준 전압 보다 낮을 경우 상기 지연 시간 동안 상기 워드라인들로 카운터 펄스가 인가되도록 제어하며,
상기 카운터 펄스는 상기 소거 실행 구간에서 형성된 전계와 반대 방향의 전계를 형성할 수 있다.
이 실시예에 있어서, 상기 제어 로직은, 상기 온도 감지 결과가 기준 전압 보다 낮을 경우 상기 소거 실행 구간 동안 상기 워드라인들로 음의 전압이 인가되도록 제어할 수 있다.
이 실시예에 있어서, 상기 메모리 셀 어레이는, 복수의 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나를 가질 수 있다.
본 발명에 따르면, 온도의 변화에 따라 소거 동작 조건을 선택적으로 가변시킬 수 있다. 따라서, 저온에서의 소거 동작시 전자/홀들의 안정화가 충분히 이루어진 후에 소거 검증 동작이 수행될 수 있게 된다. 그 결과, 저온의 동작 환경에서 높은 소거 정확도와 안정된 성능을 보장할 수 있고, 전하 트랩형 플래시 메모리 장치의 수명 단축을 방지할 수 있게 된다.
도 1은 본 발명에 따른 플래시 메모리 장치의 개략적인 구성을 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이의 구성을 예시적으로 보여주는 회로도이다.
도 3은 본 발명의 실시예에 따른 소거 방법을 예시적으로 보여주는 흐름도이다.
도 4는 본 발명에 따른 소거 방법을 설명하기 위한 도면이다.
도 5는 도 4에 도시된 소거 동작 시 적용되는 바이어스 조건을 보여주는 도면이다.
도 6은 본 발명에 따른 소거 방법을 설명하기 위한 도면이다.
도 7 및 도 8은 도 6에 도시된 소거 동작 시 적용되는 바이어스 조건을 보여주는 도면이다.
도 9 및 도 10은 도 7 및 도 8에 도시된 소거 방법에서 메모리 셀에 가해지는 전계를 보여주는 도면이다.
도 11은 본 발명에 따른 소거 방법을 설명하기 위한 도면이다.
도 12 및 도 13은 도 11에 도시된 소거 동작 시 적용되는 바이어스 조건을 보여주는 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 셀 어레이의 구조를 보여주는 도면이다.
도 15는 본 발명의 다른 실시예에 따른 메모리 셀 어레이의 구조를 보여주는 도면이다.
도 16은 도 1에 도시된 본 발명의 플래시 메모리 장치를 포함하는 메모리 시스템의 개략적인 구성을 보여주는 도면이다.
도 17은 도 1에 도시된 본 발명의 플래시 메모리 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 보여주는 도면이다.
본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다. 아래에서 설명될 본 발명의 전하 트랩형 플래시 메모리 장치의 구성 및 동작은 예를 들어 설명한 것으로, 본 발명의 전하 트랩형 플래시 메모리 장치는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다. 예를 들면, 본 발명에서는 소정의 기준 전압 보다 낮은 저온 환경 하에서의 전하 트랩형 플래시 메모리 장치의 소거 동작에 대해 설명될 것이다. 그러나, 본 발명에 따른 전하 트랩형 플래시 메모리 장치 및 그것의 소거 방법은 특정 저온의 동작 환경에만 국한되지 않고 다양한 종류의 저온의 동작 환경(예를 들면, 극저온의 동작 환경)에도 적용될 수 있다.
본 발명의 플래시 메모리 장치는 온도 감지 결과에 응답해서, 소거 동작 조건(예를 들면, 지연 시간의 길이, 카운터 펄스, 소거 동작시 인가되는 워드라인 전압의 레벨 등)을 선택적으로 변경한다. 그 결과, 저온의 동작 환경에서 전자/홀들의 안정화 시간이 변경되더라도, 소거 검증 에러를 줄일 수 있고, 높은 소거 정확도와 안정된 성능을 보장할 수 있게 된다. 소거 검증 에러의 감소는 소거 루프의 반복 횟수를 줄일 수 있고, 소거 동작 시 인가되는 고전압 스트레스를 줄일 수 있다. 따라서, 전하 트랩형 플래시 메모리 장치의 수명 단축을 방지할 수 있게 된다. 뿐만 아니라, 본 발명에 따른 소거 동작 조건의 변경은, 온도 감지 결과가 소정의 전압 이하일 경우에만 선택적으로 수행되기 때문에, 플래시 메모리 장치를 최적의 속도로 동작시킬 수 있게 된다.
도 1은 본 발명에 따른 플래시 메모리 장치(1000)의 개략적인 구성을 보여주는 블록도이다. 그리고, 도 2는 도 1에 도시된 메모리 셀 어레이(100)의 구성을 예시적으로 보여주는 회로도이다. 본 발명에 따른 플래시 메모리 장치(1000)는, 예를 들면, Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 전하 저장층으로 이용하는 차지 트랩형 플래시(CTF) 메모리이다. 하지만, 여기에 개시된 본 발명의 특징은 차지 트랩형 플래시에만 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 1 및 도 2를 참조하면, 본 발명의 플래시 메모리 장치(1000)는 N-비트 데이터 정보(N은 1 보다 크거나 같은 정수)를 저장하기 위한 메모리 셀 어레이(100)를 포함한다. 메모리 셀 어레이(100)는 일반 데이터를 저장하기 위한 메인 영역과, 메인 영역 및 일반 데이터와 관련된 부가 정보(예를 들면, 메타 데이터(meta data) 등)를 저장하기 위한 스페어 영역으로 구분될 수 있다. 메모리 셀 어레이(100)는 복수의 행들(또는 워드 라인들)과 복수의 열들(또는 비트 라인들)로 배열된 메모리 셀들을 포함한다. 메모리 셀 어레이(100)에 포함된 복수의 메모리 셀들은 복수의 메모리 블록들(MB)을 구성한다. 도 2에는 메모리 셀 어레이(100)에 포함된 복수의 메모리 블록들(MB) 중 하나의 구성이 도시되어 있다.
각각의 메모리 블록(MB)에 포함된 메모리 셀들은 도 2에 도시된 바와 같이 낸드(NAND) 스트링 구조를 가질 수 있고, 노어(NOR) 구조(미 도시됨)를 가질 수 있다. 설명을 간단히 하기 위해, 본 발명에서는 NAND 스트링 구조를 가지는 차지 트랩형 플래시 메모리가 예시적으로 설명될 것이다.
도 2를 참조하면, 하나의 메모리 블록(MB)에는 복수의 열들 또는 비트 라인들(BL0∼BLn-1)에 각각 대응하는 복수의 스트링(101)이 포함된다. 각 스트링(101)에는 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(M0∼Mm-1), 그리고 접지 선택 트랜지스터(GST)가 포함된다. 각 스트링(101)에 있어서, 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트 라인에 연결되고, 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(CSL)에 연결된다. 그리고, 스트링 선택 트랜지스터(SST)의 소오스와 접지 선택 트랜지스터(GST)의 드레인 사이에는 복수의 메모리 셀들(M0∼Mm-1)이 직렬 연결된다. 동일 행에 배열된 메모리 셀들의 제어 게이트들은 대응되는 워드라인(WL0-WLn-1)과 공통으로 연결된다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)을 통해 인가되는 전압에 의해 제어되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)을 통해 인가되는 전압에 의해 제어된다. 그리고, 메모리 셀들(M0∼Mm-1)은, 대응하는 워드 라인(WL0∼WLm-1)을 통해 인가되는 전압에 의해서 제어된다. 각각의 워드 라인(WL0∼WLm-1)에 접속된 메모리 셀들은 한 페이지 또는 복수의 페이지에 해당되는 데이터를 저장한다.
여기서, 각 스트링(101)에 포함된 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)의 개수와, 종류는 다양하게 변경 가능하다. 예를 들면, 각 스트링(101)에는 적어도 2개 이상의 스트링 선택 트랜지스터(SST)와, 적어도 2개 이상의 접지 선택 트랜지스터(GST)가 구비될 수 있다. 그리고, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 메모리 셀과 동일한 종류의 트랜지스터로 구성될 수도 있고, 다른 종류의 트랜지스터로 구성될 수 있다. 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)를 구성하는 트랜지스터의 종류에 따라, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 더미 메모리 셀로서의 역할을 수행할 수도 있다.
다시 도 1을 참조하면, 행 선택 회로(200)는 제어 로직(700)의 제어에 따라서, 메모리 셀 어레이(100)의 메모리 블록들 중 하나를 선택하는 동작과, 선택된 메모리 블록의 워드 라인들 중 하나를 선택하는 동작을 수행한다.
전압 발생 회로(300)는 제어 로직(700)의 제어에 따라서, 동작 모드에 따라 워드 라인들에 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 읽기 전압, 패스 전압, 등)을 발생한다. 전압 발생 회로(300)는, 또한, 제어 로직(700)의 제어에 따라서, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)에 공급될 벌크 전압을 발생하도록 구성된다. 행 선택 회로(200)(도 2에 X-Selector로 표시됨)는 제어 로직(700)의 제어에 따라서, 전압 발생 회로(300)로부터 공급되는 워드 라인 전압들을 선택된 워드 라인 및 비선택된 워드 라인들을 각각 구동한다.
페이지 버퍼 회로(400)는 제어 로직(700)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작한다. 예를 들면, 검증/정상 읽기 동작의 경우, 페이지 버퍼 회로(400)는 메모리 셀 어레이(100)로부터 데이터를 읽기 위한 감지 증폭기로서 동작한다. 프로그램 동작의 경우, 페이지 버퍼 회로(400)는 메모리 셀 어레이(100)에 저장될 데이터에 따라 비트 라인들을 구동하기 위한 기입 드라이버로서 동작한다. 페이지 버퍼 회로(400)는 열들(또는 비트 라인들)에 각각 대응하는 페이지 버퍼들(미도시됨), 또는 열 쌍(또는 비트 라인 쌍들)에 각각 대응하는 페이지 버퍼들로 구성될 수 있다. 각각의 페이지 버퍼들과 비트라인들간의 접속은 특정 형태에 국한되지 않고, 다양한 형태로 구성 가능하다.
열 선택 회로(500)는 제어 로직(700)의 제어에 따라서, 플래시 메모리 칩 외부(예를 들면, 메모리 컨트롤러)와 페이지 버퍼 회로(400) 사이의 데이터 전송 경로를 제공하도록 구성된다. 또한, 열 선택 회로(500)는 제어 로직(700)의 제어에 따라서, 패스/페일 점검 회로(600)와 페이지 버퍼 회로(400) 사이의 데이터 전송 경로를 제공하도록 구성된다. 전자의 기능은, 정상 읽기/프로그램 동작 동안 열 선택 회로(500)에서 수행된다. 그리고, 후자의 기능은 프로그램/소거 동작의 패스/페일 검증 동작 동안 열 선택 회로(500)에서 수행된다.
패스/페일 점검 회로(600)는 프로그램/소거 동작의 패스/페일 검증 동작 동안 열 선택 회로(500)를 통해 전달된 데이터 비트들 모두가 패스 데이터를 갖는 지의 여부를 판별하도록 구성될 수 있다. 예를 들면, 열 선택 회로(500)를 통해 전달된 데이터 비트들 모두가 패스 데이터인 것으로 판별되면, 패스/페일 점검 회로(600)는 제어 로직(700)으로 패스 정보를 출력한다. 열 선택 회로(500)를 통해 전달된 데이터 비트들 중 적어도 하나가 페일 데이터로 판별되면, 패스/페일 점검 회로(600)는 제어 로직(700)으로 페일 정보를 출력한다.
본 발명에 따른 플래시 메모리 장치(1000)에서 수행되는 프로그램 동작은 복수의 프로그램 로프들로 구성될 수 있다. 본 발명에 따른 플래시 메모리 장치(1000)에서 수행되는 소거 동작 또한 복수의 소거 루프들로 구성될 수 있다. 그리고, 프로그램/소거 루프들 각각은 프로그램/소거 실행 구간, 지연 시간 구간, 그리고 검증 구간을 포함할 수 있다.
제어 로직(700)은 본 발명에 따른 플래시 메모리의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어하도록 구성된다. 제어 로직(700)은 패스/페일 점검 회로(600)로부터 제공된 패스/페일 정보를 근거로 하여, 프로그램/소거 루프들의 반복 수행 여부와, 각각의 프로그램/소거 루프에서 인가되는 전압의 레벨 및 인가 시간 등을 제어할 수 있다.
본 발명의 실시예에 있어서, 제어 로직(700)은 온도 감지 결과(Temp)에 응답해서, 소거 동작 조건(예를 들면, 지연 시간의 길이, 카운터 펄스, 소거 동작시 인가되는 워드라인 전압의 레벨 등)을 선택적으로 변경할 수 있다. 온도 감지 결과(Temp)는 온도 감지 센서, 또는 온도의 변화에 따른 전류 내지 저항의 변화를 측정하는 수단을 통해 감지될 수 있다. 온도 감지 센서의 종류와, 온도 감지 센서가 장착되는 위치는 특정 형태에 국한되지 않고 다양하게 변경될 수 있다. 예를 들면, 온도 감지 센서는 플래시 메모리 칩 외부(호스트 또는 컨트롤러)에 구비될 수 있고, 플래시 메모리 칩 내부에 구비될 수도 있다.
온도 감지 결과(Temp)를 이용한 본 발명의 소거 방법에 따르면, 저온의 동작 환경에서 전자/홀들이 안정화되는 속도가 느려지더라도, 느려진 안정화 속도를 고려하여 소거 검증을 수행하거나, 또는 느려진 안정화 속도가 빨라질 수 있도록 전자/홀들의 이동을 가속화시킬 수 있다. 그 결과, 소거 검증 동작시 에러 발생 비율이 줄어들게 되고, 높은 소거 정확도와 안정된 성능을 보장할 수 있게 된다. 또한, 본 발명에 따른 소거 동작 조건의 변경은, 온도 감지 결과(Temp)가 소정의 전압 이하일 경우에만 선택적으로 수행되기 때문에, 플래시 메모리 장치(1000)를 온도에 따라 최적의 속도로 동작시킬 수 있게 된다.
도 3은 본 발명의 실시예에 따른 소거 방법을 예시적으로 보여주는 흐름도이다.
도 3을 참조하면, 본 발명의 플래시 메모리는 소거 동작을 수행하기 위해, 소거 커멘드가 입력되었는지 여부를 판별한다(S1000 블록). 소거 커멘드는 플래시 메모리 칩 외부(호스트, 또는 메모리 컨트롤러)로부터 제어 로직(700)으로 제공될 수 있다.
S1000 블록에서의 판별 결과, 소거 커멘드가 입력되었으면, 제어 로직(700)은, 온도 감지 결과(Temp)가 저온(cold temperature)인지 여부(즉, 소정의 기준 전압 보다 낮은지 여부)를 판별한다(S1100 블록). 예시적인 실시예에 있어서, 온도 감지 결과(Temp)는 소정의 온도 구간(예를 들면, 저온 구간, 상온(room temperature) 구간, 및 고온(hot temperature) 구간)에 각각 대응될 수 있다. 또한, 각각의 온도 구간은 적어도 하나 이상의 서브 구간으로 세분화될 수 있다. 이 경우, 온도 감지 결과(Temp)는 각각의 서브 구간에 대응될 수 있다. 본 발명에서 온도 감지 결과(Temp)와 이에 대응되는 온도 구간은, 특정 형태에 국한되지 않고 다양한 형태로 구성 가능하다.
S1100 블록에서의 판별 결과, 온도 감지 결과(Temp)가 저온 구간에 대응되지 않는 경우, 플래시 메모리는 제어 로직(700)의 제어에 의해 노말 소거 동작을 수행할 수 있다(S1200 블록). 본 발명에서, 노말 소거 동작은, 복수의 소거 루프들로 구성될 수 있고, 각각의 소거 루프는 소거 실행 구간, 지연 시간 구간, 그리고 검증 구간으로 구성될 수 있다. 노말 소거 동작시, 소거 동작 조건(예를 들면, 지연 시간의 길이, 카운터 펄스, 소거 동작시 인가되는 워드라인 전압의 레벨 등)은 변경되지 않고, 플래시 메모리의 출고시 설정되어 있는 소거 동작 조건이 그대로 유지된다. 노말 소거 동작에 적용되는 소거 동작 조건은, 플래시 메모리가 상온에서 동작하는 것을 기준으로 하여 설정될 수 있다.
그리고, S1100 블록에서의 판별 결과, 온도 감지 결과(Temp)가 저온 구간에 대응되는 경우, 플래시 메모리는 제어 로직(700)의 제어에 의해 소거 동작 조건을 변경하여, 변형된 소거 동작을 수행할 수 있다(S1300 내지 S1600 블록). 변형된 소거 동작은, 노말 소거 동작과 마찬가지로 복수의 소거 루프들로 구성될 수 있고, 각각의 소거 루프는 소거 실행 구간, 지연 시간 구간, 그리고 검증 구간으로 구성될 수 있다. 변형된 소거 동작은, 소거 실행 구간, 지연 시간 구간, 및 검증 구간 중 적어도 하나에 적용되는 소거 동작 조건(예를 들면, 지연 시간의 길이, 카운터 펄스, 소거 동작시 인가되는 워드라인 전압의 레벨 등)이 변형된 것을 의미한다. 도 3에 도시된 바와 같이, 본 발명에서 수행되는 변형된 소거 동작은, 소거 동작 조건에 따라 크게 3가지 타입(A 타입, B 타입, C 타입)으로 구분될 수 있다. 그러나, 이는 본 발명이 적용되는 일 예에 불과하며, 소거 동작 조건의 다양한 변형을 통해 소거 동작이 다양한 형태로 변형될 수 있다.
저온의 동작 환경에서 본 발명의 소거 동작을 수행하기 위해서는, 먼저, 소거 동작에 적용될 변형 타입이 결정될 수 있다(S1300 블록).
S1300 블록에서 A 타입의 변형 소거 동작이 결정된 경우, 제어 로직(700)은 지연 시간 구간의 길이, 즉 지연 시간의 길이를 변형하여 소거 동작을 수행한다(S1400 블록). 예시적인 실시예에 있어서, A 타입의 변형 소거 동작에서는, 노말 소거 동작보다 지연 시간의 길이를 길게 설정하여 소거 동작을 수행한다. A 타입의 변형 소거 동작에서 적용되는 지연 시간의 길이는, 예를 들면 0.1ms 보다 크게 설정될 수 있다. 또한, A 타입의 변형 소거 동작에서 적용되는 지연 시간의 길이는 특정 값으로 고정되지 않고, 온도 감지 결과(Temp)와 이에 대응되는 온도 구간에 따라 가변 될 수 있다. 예시적인 실시예에 있어서, 플래시 메모리 장치가 동작하는 온도 조건이 저온으로 내려갈수록, A 타입의 변형 소거 동작에서 적용되는 지연 시간의 길이는 길어지게 된다. 온도 감지 결과(Temp)에 따라 가변되는 지연 시간의 길이는, 제어 로직(700)의 제어 동작의 효율성을 높이기 위해, 소정의 데이터 형태, 예를 들면 테이블 형태로 저장되어 있을 수 있다. 온도 감지 결과(Temp)에 따라 가변되는 지연 시간의 길이를 결정하는 방법은, 특정 형태에 국한되지 않고 다양하게 구성 가능하다. 이와 같은 구성에 따르면, 메모리 셀의 문턱 전압(Vth)이 충분히 안정화된 이후에 소거 검증 동작이 수행될 수 있게 되어, 저온 동작 환경에서의 소거 에러 발생 가능성이 줄어들게 된다.
S1300 블록에서 B 타입의 변형 소거 동작이 결정된 경우, 제어 로직(700)은 소거 루프의 지연 시간 구간 동안, 소정의 전압 레벨을 갖는 카운터 펄스를 워드라인으로 인가할 수 있다(S1500 블록). 아래에서 상세히 설명되겠지만, 전하 트랩형 플래시 메모리로 소거 전압이 인가되고 나면, 지연 시간 구간 동안 전하 저장층 내의 전자/홀이 에너지적으로 안정화되는 방향으로 천이를 하게 된다. 이때, 소거 전압에 의해 형성된 전계와 반대 방향의 전계를 갖도록 카운터 펄스를 워드라인으로 인가하면, 메모리 셀의 문턱 전압(Vth)이 안정화되는 방향으로 전자/홀의 이동이 가속화될 수 있다. 그 결과, 메모리 셀의 문턱 전압(Vth)이 안정화된 이후에 소거 검증 동작이 수행될 수 있게 되어, 저온 동작 환경에서의 소거 에러 발생 가능성이 줄어들게 된다.
그리고, S1300 블록에서 C 타입의 변형 소거 동작이 결정된 경우, 제어 로직(700)은 소거 루프의 소거 구간 동안, 소정의 음의 전압을 워드라인으로 인가할 수 있다(S1600 블록). 소거 구간 동안, 플래시 메모리의 벌크 영역으로는 소거 전압이 인가된다. S1600 블록에서 워드라인으로 인가되는 음의 전압은, 벌크 영역으로 인가되는 소거 전압과 병렬로 인가될 수 있다. 여기서, 음의 전압이 인가되는 구간의 길이와, 인가되는 전압의 크기는 다양하게 구성 가능하다. 예를 들면, 플래시 메모리 장치가 동작하는 온도 조건이 저온으로 내려갈수록, C 타입의 변형 소거 동작에서 음의 전압이 인가되는 길이가 증가되도록 구성될 수 있다. 그리고, 플래시 메모리 장치가 동작하는 온도 조건이 저온으로 내려갈수록, C 타입의 변형 소거 동작에서 인가되는 음의 전압의 레벨이 증가되도록 구성될 수 있다.
이와 같은 구성에 따르면, 소거 전압의 레벨을 증가시키지 않고도 소거 구간 동안 벌크로 가해지는 전계의 크기가 효과적으로 증가될 수 있다. 증가된 전계의 크기는, 지연 시간 구간에서 메모리 셀의 문턱 전압(Vth)이 안정화되는 속도를 가속화시킬 수 있다. 따라서, 저온 동작 환경에서의 소거 에러 발생 가능성이 줄어들게 된다.
이상에서 설명된 본 발명의 소거 방법은, 온도 감지 결과(Temp)에 따라서 A 타입, B 타입, 및 C 타입 중 하나의 방식으로 가변될 수 있다. 다른 실시예에 있어서, 본 발명의 소거 방법은, 온도 감지 결과(Temp)에 따라서 A 타입, B 타입, 및 C 타입 중 적어도 둘 이상의 방식이 결합된 형태로 가변될 수 있다. 본 발명의 소거 방법에 적용될 수 있는 가변 소거 방식은, 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태로 변경 및 변형 가능하다.
도 4는 본 발명에 따른 소거 방법을 설명하기 위한 도면이고, 도 5는 도 4에 도시된 소거 동작 시 적용되는 바이어스 조건을 보여주는 도면이다. 이하, 도 3에 도시된 A 타입의 변형 소거 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 4를 참조하면, 본 발명에 따른 플래시 메모리 장치의 소거 방법은 복수의 소거 루프들(LOOP0∼LOOPi)로 구성될 수 있다. 각각의 소거 루프(LOOP0∼LOOPi)는, 소거 실행 구간(P1), 지연 시간 구간(P2/P2'), 그리고 검증 구간(P3)으로 구성될 수 있다. 소거 실행 구간(P1) 동안, 제어 로직(700)은 행 선택 회로(200) 및 전압 발생 회로(300)를 제어하여, 선택된 메모리 블록의 워드라인들로 0V 보다 크거나 같고 전원 전압(Vdd)보다 작은 워드 라인 전압이 인가되고, 메모리 셀들이 형성되어 있는 벌크로 소거 전압(Verase) (예를 들면, 20V)이 인가되도록 한다. 이러한 바이어스 조건 하에서 선택된 메모리 블록의 메모리 셀들이 소거된다.
지연 시간 구간(P2/P2') 동안 플래시 메모리의 전하 저장층 내의 전자/홀이 에너지적으로 안정화되고, 메모리 셀의 문턱 전압(Vth)이 소거 레벨로 안정화된다. 일 실시예에 있어서, 지연 시간 구간(P2/P2') 동안 플래시 메모리는 소정 시간 동안 방전 바이어스 조건(예를 들면, 워드 라인 및 벌크에 0V의 전압이 인가된 상태)에 놓일 수 있다. 본 발명의 소거 방법은, 특히 A 타입의 변형 소거 동작의 경우, 온도 감지 결과(Temp)에 따라서 지연 시간 구간이 P2로 표시된 지연 시간 구간(이하, 제 1 지연 시간 구간이라 칭함)과 P2'로 표시된 지연 시간 구간(이하, 제 2 지연 시간 구간이라 칭함) 중 하나가 선택적으로 적용될 수 있다.
도 4에 도시된 제 1 지연 시간 구간(P2)은 노말 소거 동작에 적용되는 지연 시간 구간을 의미한다. 예시적인 실시예에 있어서, 제 1 지연 시간 구간(P2)의 길이는, 1㎲보다 크거나 같고 0.1㎳ 보다 작거나 같은 범위 내에서 정의될 수 있다. 노말 소거 동작은, 온도 감지 결과(Temp)가 상온 또는 고온의 구간에 대응될 때 제어 로직(700)의 제어에 의해 수행될 수 있다.
도 4에 도시된 제 2 지연 시간 구간(P2')은 변형된 소거 동작(도 3의 A 타입의 변형 소거 동작)에 적용되는 지연 시간 구간을 의미한다. 제 1 지연 시간 구간(P2)과 제 2 지연 시간 구간(P2')은 소정 시간(△T) 만큼의 차이를 갖는다. 제 2 지연 시간 구간(P2')은 제 1 지연 시간 구간(P2)을 소정 시간(△T) 만큼 추가적으로 지연시킨 것에 해당될 수 있다.
예시적인 실시예에 있어서, 제 2 지연 시간 구간(P2')의 길이는, 0.1㎳ 보다 큰 값으로 정의될 수 있다. 변형된 소거 동작은, 온도 감지 결과(Temp)가 저온의 구간에 대응될 때 제어 로직(700)의 제어에 의해 수행될 수 있다. 제 2 지연 시간 구간(P2')의 길이는 특정 값으로 고정되지 않고, 온도 감지 결과(Temp)와 이에 대응되는 온도 구간에 따라 다양한 형태로 가변될 수 있다. 예를 들면, 플래시 메모리 장치가 동작하는 온도 조건이 저온으로 내려갈수록 제 2 지연 시간 구간(P2')의 길이는 길어질 수 있다. 온도 감지 결과(Temp)에 따라 가변되는 제 2 지연 시간 구간(P2')의 길이는 소정의 데이터 형태, 예를 들면 테이블 형태로 저장된 지연 시간 구간 설정 정보에 따라서 결정될 수도 있고, 제어 로직(700) 또는 외부(컨트롤러 또는 호스트)로부터 제공되는 제어 신호에 의해 결정될 수도 있다. 온도 감지 결과(Temp)에 따라서 제 2 지연 시간 구간(P2')의 길이를 결정하는 방법은, 특정 형태에 국한되지 않고 다양하게 구성 가능하다.
이어서, 검증 구간(P3) 동안, 행 선택 회로(200) 및 전압 발생 회로(300)는 제어 로직(700)의 제어에 응답해서, 선택된 메모리 블록의 워드 라인들로 소정의 검증 전압을 인가한다. 도 5에 도시된 바와 같이, 검증 구간(P3)에서 워드 라인들로 공급되는 검증 전압(Vverify)은 1-비트 데이터가 메모리 셀에 저장되는 경우와 N-비트 데이터(N은 2보다 크거나 같은 정수)가 메모리 셀에 저장되는 경우에 따라 다르게 설정될 수 있다.
페이지 버퍼 회로(400)는 제어 로직(700)의 제어에 응답해서 대응되는 비트 라인들의 전압 변화를 감지한다. 페이지 버퍼 회로(400)의 전압 감지 결과, 즉 페이지 버퍼 회로(400)를 통해 읽혀진 데이터 중 일부(예를 들면, x8, x16, x32, 등)는 제어 로직(700)의 제어에 따라 열 선택 회로(500)를 통해 패스/페일 점검 회로(600)로 전달될 수 있다. 이를 열 스캔 동작이라 한다. 패스/페일 점검 회로(600)는, 패스/페일 점검 회로(600)로 전달된 데이터 비트들이 모두 패스 데이터인지의 여부를 검증한다.
패스/페일 점검 회로(600)로 전달된 데이터 비트들 모두 패스 데이터인 것으로 판별되면, 제어 로직(700)은 페이지 버퍼 회로(400)를 통해 읽혀진 데이터 중 나머지 일부가 열 선택 회로(500)를 통해 패스/페일 점검 회로(600)로 전달되게 제어한다. 반면에, 입력된 데이터 비트들 중 적어도 하나가 페일 데이터인 것으로 판별되면, 제어 로직(700)은 열 스캔 동작을 중지시키고, 다음의 소거 루프가 수행되도록 제어한다.
다음의 소거 루프는 앞서 설명된 소거 실행 구간(P1), 지연 시간 구간(P2/P2'), 그리고 검증 구간(P3)에서의 동작과 동일한 방식으로 수행된다. 따라서, 그것에 대한 설명은 이하 생략된다. 소거 루프는 정해진 횟수 내에서 반복될 것이다. 소거 루프의 실행 횟수는 소거 검증 동작시 검출된 페일의 개수가 증가할수록 증가하게 될 것이다.
만일 온도의 변화에 따라 지연 시간 구간(P2/P2')이 가변 되지 않는다면, 저온의 동작 환경에서 전자/홀들이 충분히 안정화되기 이전에 검증 구간(P3)이 실행될 것이다. 소거 동작시 전자/홀들의 안정화가 충분히 수행되지 않은 상태에서 메모리 셀로부터 읽혀진 데이터는, 소거 검증 동작시 페일 데이터로 판별된다. 이는 소거 루프의 수행 횟수를 증가시키고, 메모리 셀로 인가되는 고전압 스트레스(예를 들면, 20V의 소거 전압)를 증가시키는 원인이 된다.
이와 같은 문제를 방지하기 위해, 본 발명의 소거 방법은 온도의 변화에 따라 지연 시간 구간(P2/P2')을 가변할 수 있다. 그 결과, 저온의 동작 환경에서 전자/홀들이 안정화되는 속도가 느려지더라도, 느려진 안정화 속도를 고려하여 제 1 지연 시간 구간(P2)이 제 2 지연 시간 구간(P2')으로 △T 만큼 가변될 수 있다. 그 결과, 소거 검증 동작시 에러 발생 비율이 줄어들게 되고, 높은 소거 정확도와 안정된 성능을 보장할 수 있게 된다. 또한, 본 발명에 따른 소거 동작 조건의 변경(예를 들면, 지연 시간 구간(P2/P2')의 변경)은, 온도 감지 결과(Temp)가 소정의 전압 이하일 경우에만 선택적으로 수행되기 때문에, 플래시 메모리 장치를 온도에 따라 최적의 속도로 동작시킬 수 있게 된다.
도 6은 본 발명에 따른 소거 방법을 설명하기 위한 도면이고, 도 7 및 도 8은 도 6에 도시된 소거 동작시 적용되는 바이어스 조건을 보여주는 도면이다. 이하, 도 3에 도시된 B 타입의 변형 소거 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 6을 참조하면, 본 발명에 따른 플래시 메모리 장치의 소거 방법은 복수의 소거 루프들(LOOP0∼LOOPi)로 구성될 수 있다. 각각의 소거 루프(LOOP0∼LOOPi)는, 소거 실행 구간(P11), 지연 시간 구간(P12), 그리고 검증 구간(P13)으로 구성될 수 있다. 도 6의 소거 실행 구간(P11)은 도 4의 소거 실행 구간(P1)과 동일하게 구성될 수 있고, 도 6의 소거 검증 구간(P13)은 도 4의 검증 구간(P3)과 동일하게 구성될 수 있다. 따라서, 중복되는 설명을 피하기 위해, 소거 실행 구간(P11) 및 소거 검증 구간(P13)에 대한 상세 설명은 이하 생략하기로 한다.
소거 실행 구간(P11) 소거된 플래시 메모리의 전하 저장층 내의 전자/홀은, 지연 시간 구간(P12) 동안 에너지적으로 안정화되고, 메모리 셀의 문턱 전압(Vth)이 소거 레벨로 안정화된다. 본 발명의 소거 방법은, 특히 플래시 메모리가 저온의 동작 환경에 있을 때 수행되는 B 타입의 변형 소거 동작의 경우, 지연 시간 구간(P12) 동안 카운터 펄스(counter pulse; CP)가 소거될 메모리 블록의 워드라인들로 인가될 수 있다.
도 6에서, 지연 시간 구간(P12)에 DT로 표시된 것은, 카운터 펄스(CP)가 인가되지 않는 노말 소거 동작에 적용되는 지연 시연 구간을 의미한다. 노말 소거 동작의 경우, 플래시 메모리는 지연 시간 구간(P12) 동안 방전 바이어스 조건(예를 들면, 워드 라인 및 벌크에 0V의 전압이 인가된 상태)에 놓일 수 있다. 노말 소거 동작은, 온도 감지 결과(Temp)가 상온 또는 고온의 구간에 대응될 때 제어 로직(700)의 제어에 의해 수행될 수 있다.
그리고, 도 6에서 지연 시간 구간(P12)에 CP로 표시된 것은, 변형된 소거 동작(도 3의 B 타입의 변형 소거 동작)에 적용되는 지연 시간 구간을 의미한다. B 타입의 변형 소거 동작의 경우, 소거된 메모리 블록의 워드라인들로는 지연 시간 구간(P12) 동안 소정의 전압 레벨을 갖는 카운터 펄스(Vcp)가 인가될 수 있다. 지연 시간 구간(P12) 동안 인가된 카운터 펄스(Vcp)는, 플래시 메모리의 전하 저장층 내에서의 전자/홀의 에너지가 안정화되는 방향으로 이동하는 것을 가속화한다. 그 결과, 플래시 메모리의 동작 온도가 낮아질 때 메모리 셀의 문턱 전압(Vth)이 안정화되는 속도가 개선될 수 있게 되어, 저온 동작 환경에서의 소거 에러 발생 가능성이 줄어들게 된다. 지연 시간 구간(P12) 동안 인가되는 카운터 펄스(Vcp)의 예시적인 형태는 도 7 및 도 8에 도시되어 있다.
지연 시간 구간(P12) 동안 인가되는 카운터 펄스(Vcp)의 폭(ΔP)은, 도 7에 도시된 바와 같이 다양하게 설정 가능하다. 카운터 펄스(Vcp)의 폭(ΔP)은 온도 감지 결과(Temp)에 따라 달라지도록 구성될 수 있다. 예를 들면, 감지된 온도가 낮아질수록 카운터 펄스(Vcp)의 폭(ΔP)이 넓어지도록 구성될 수 있다.
또한, 지연 시간 구간(P12) 동안 인가되는 카운터 펄스(Vcp)의 전압 레벨(ΔV)은, 도 8에 도시된 바와 같이 다양하게 설정 가능하다. 카운터 펄스(Vcp)의 전압 레벨(ΔV)은 온도 감지 결과(Temp)에 따라 달라지도록 구성될 수 있다. 예를 들면, 감지된 온도가 낮아질수록 카운터 펄스(Vcp)의 전압 레벨(ΔV)이 증가되도록 구성될 수 있다. 카운터 펄스(Vcp)의 전압 레벨(ΔV)은, 0V 보다 높고 프로그램 전압(Vpgm) 보다 낮은 범위 내에서 다양하게 설정 및 변경 가능하다.
한편, 도 7 및 도 8에 도시되어 있지는 않으나, 본 발명의 소거 방법에 따르면, 지연 시간 구간(P12) 동안 인가될 수 있는 카운터 펄스(Vcp)의 인가 횟수는, 1 보다 크거나 같도록 구성될 수도 있다. 예시적인 실시예에 있어서, 카운터 펄스(Vcp)의 인가 횟수는 온도 감지 결과(Temp)에 따라 달라지도록 구성될 수 있다. 예를 들면, 감지된 온도가 낮아질수록 인가되는 카운터 펄스(Vcp)의 인가 횟수가 증가되도록 구성될 수 있다. 이상에서 설명한 카운터 펄스(Vcp)의 폭, 전압 레벨, 인가 횟수 등은 특정 형태에 국한되지 않고, 다양한 형태로 변경 및 변형 가능하다.
도 9 및 도 10은 도 7 및 도 8에 도시된 소거 방법에서 메모리 셀에 가해지는 전계를 보여주는 도면이다.
도 9를 참조하면, 도 7 및 도 8에 도시된 바이어스 조건에 따라 소거 실행 구간(P11)에서 소거 전압이 인가되고 나면, 플래시 메모리의 벌크에서 제어 게이트 방향으로 전계가 형성된다(실선 참조). 그리고 나서, 지연 시간 구간(P12) 동안 전하 저장층 내의 전자/홀이 에너지적으로 안정화되는 방향으로 천이를 하게 된다. 이때, 전하 저장층 내의 전자/홀은, 소거 실행 구간(P11)에서 형성된 전계와 반대 방향으로 이동하게 된다(점선 참조).
이러한 상태에서, 도 10에 도시된 바와 같이 지연 시간 구간(P12) 동안 카운터 펄스(Vcp)가 인가될 수 있다(실선 참조). 본 발명에서 지연 시간 구간(P12) 동안 인가되는 카운터 펄스(Vcp)에 의해 플래시 메모리에 형성되는 전계는, 소거 실행 구간(P11)에서 형성되었던 전계와는 반대 방향을 갖는다. 따라서, 카운터 펄스(Vcp)에 의해 플래시 메모리에 형성되는 전계는, 전자/홀의 이동 방향(점선 참조)과 동일한 방향으로 형성된다. 이와 같은 본 발명의 소거 방법에 따르면, 지연 시간 구간(P12) 동안 인가되는 카운터 펄스(Vcp)에 의해 전하 저장층 내의 전자/홀의 이동이 가속화되고, 그로 인해 전하 저장층 내의 전자/홀의 재배열/재결합이 가속화 된다. 따라서, 저온 동작 환경에서의 소거 에러 발생 가능성이 줄어들게 된다.
도 11은 본 발명에 따른 소거 방법을 설명하기 위한 도면이고, 도 12 및 도 13은 도 11에 도시된 소거 동작 시 적용되는 바이어스 조건을 보여주는 도면이다. 이하, 도 3에 도시된 C 타입의 변형 소거 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 11을 참조하면, 본 발명에 따른 플래시 메모리 장치의 소거 방법은 복수의 소거 루프들(LOOP0∼LOOPi)로 구성될 수 있다. 각각의 소거 루프(LOOP0∼LOOPi)는, 소거 실행 구간(P11), 지연 시간 구간(P22), 그리고 검증 구간(P23)으로 구성될 수 있다. 도 11의 지연 시간 구간(P22)은 도 4의 시간 지연 구간(P2)과 동일하게 구성될 수 있고, 도 11의 소거 검증 구간(P23)은 도 4의 검증 구간(P3)과 동일하게 구성될 수 있다. 따라서, 중복되는 설명을 피하기 위해, 지연 시간 구간(P22) 및 소거 검증 구간(P23)에 대한 상세 설명은 이하 생략하기로 한다.
소거 실행 구간(P21) 동안, 제어 로직(700)은 행 선택 회로(200) 및 전압 발생 회로(300)를 제어하여, 선택된 메모리 블록의 워드라인들로 0V 보다 낮은 음의 전압(Negative Voltage; NV)을 인가하고, 메모리 셀들이 형성되어 있는 벌크로 소거 전압(Verase) (예를 들면, 20V)이 인가되도록 한다. 이러한 바이어스 조건 하에서 선택된 메모리 블록의 메모리 셀들이 소거된다.
도 12에 도시된 바와 같이, 소거 실행 구간(P21)에서 워드라인으로 인가되는 음의 전압이 인가되는 구간의 길이(△NP)는 특정 값에 국한되지 않고 다양하게 변경 가능하다. 예를 들면, 플래시 메모리 장치가 동작하는 온도 조건이 저온으로 내려갈수록, C 타입의 변형 소거 동작에서 적용되는 음의 전압(NV)이 인가되는 구간의 길이(△NP)가 커지도록 구성될 수 있다.
또한, 도 13에 도시된 바와 같이, 소거 실행 구간(P21)에서 워드라인으로 인가되는 음의 전압의 레벨(△NV) 역시 특정 값에 국한되지 않고 다양하게 변경 가능하다. 예를 들면, 플래시 메모리 장치가 동작하는 온도 조건이 저온으로 내려갈수록, C 타입의 변형 소거 동작에서 적용되는 음의 전압의 레벨(△NV)이 음의 방향으로 증가하도록 구성될 수 있다.
이와 같은 구성에 따르면, 소거 전압의 레벨을 증가시키지 않고도 소거 구간 동안 벌크로 가해지는 전계의 크기가 효과적으로 증가될 수 있다. 증가된 전계의 크기는, 지연 시간 구간(P22)에서 메모리 셀의 문턱 전압(Vth)이 안정화되는 속도를 가속화시킬 수 있다. 따라서, 저온 동작 환경에서의 소거 에러 발생 가능성이 줄어들게 된다.
이상에서 설명된 본 발명의 소거 방법은, 온도 감지 결과(Temp)에 따라서 A 타입, B 타입, 및 C 타입 중 하나의 방식으로 가변될 수 있다. 다른 실시예에 있어서, 본 발명의 소거 방법은, 온도 감지 결과(Temp)에 따라서 A 타입, B 타입, 및 C 타입 중 적어도 둘 이상의 방식이 결합된 형태로 가변될 수 있다. 본 발명의 소거 방법에 적용될 수 있는 가변 소거 방식은, 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태로 변경 및 변형 가능하다.
예시적인 실시예에 있어서, 본 발명의 플래시 메모리는 Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 전하 저장층으로 이용하는 차지 트랩형 플래시(CTF) 메모리로 구성될 수 있다. 또한, 본 발명의 플래시 메모리는 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 셀 어레이의 구조를 보여주는 도면이다. 도 14에는 스택 플래시 구조의 셀 어레이(100_1)가 예시적으로 도시되어 있다.
도 14를 참조하면, 본 발명에 따른 플래시 메모리 장치는 입체적으로 배열된 메모리 셀들을 구비할 수 있다. 메모리 셀들은, MOS 트랜지스터 형성을 위한 반도체 기판으로 사용되는 적층된 복수개의 반도체층들에 형성될 수 있다. 도 14에는 설명의 편의를 위해 두 개의 반도체층들(즉, 제 1 반도체층(10') 및 제 2 반도체층(20'))이 도시되었지만, 반도체층의 수는 2 이상일 수 있다.
예시적인 실시예에 있어서, 제 1 반도체층(10')은 단결정 실리콘 웨이퍼일 수 있고, 제 2 반도체층(20')은 제 1 반도체층(10')(즉, 웨이퍼)를 씨드층으로 사용하는 에피택시얼 공정을 통해 형성된 단결정 실리콘 에피택시얼층일 수 있다. 일 실시예에 있어서, 반도체층들(10', 20') 각각은 실질적으로 동일한 구조를 갖는 셀 어레이를 구비할 수 있으며, 상기 메모리 셀들은 다층의 셀 어레이((100_1))를 구성할 수 있다.
반도체층들(10', 20') 각각은, 잘 알려진 소자분리막 패턴들(15)에 의해 한정되는, 활성영역들을 구비할 수 있다. 상기 활성영역들은 일 방향을 따라 서로 평행하게 형성될 수 있다. 상기 소자분리막 패턴들(15)은, 실리콘 산화막을 포함하는 절연성 물질들로 만들어지며, 상기 활성영역들을 전기적으로 분리시킬 수 있다.
반도체층들(10', 20') 각각의 상부에는, 상기 활성영역들을 가로지르는, 한 쌍의 선택 라인들(selection lines)(GSL, SSL) 및 M개의 워드라인들(WL)로 구성된 게이트 구조체가 배치될 수 있다. 게이트 구조체의 일 측에는 소오스 플러그들(50')이 배치되고, 게이트 구조체의 타 측에는 비트라인 플러그들(40')이 배치될 수 있다. 비트라인 플러그들(40')은, 워드라인들(WL)을 가로지르는, N개의 비트라인들(BL)에 각각 접속될 수 있다. 이때, 비트라인들(BL)은 최상부 반도체층(예를 들면, 도 14에서 제 2 반도체층(20'))의 상부에서 워드라인들(WL)을 가로지르도록 형성될 수 있다. 비트라인(BL)의 수 N은 1보다 큰 정수일 수 있으며, 바람직하게는 8의 배수들 중 한가지일 수 있다.
워드라인들(WL)은 선택 라인들(GSL, SSL) 사이에 배치되며, 일 게이트 구조체를 구성하는 워드라인들(WL)의 수 M은 1보다 큰 정수이다. 바람직하게는, 정수 M은 8의 배수들 중의 한가지일 수 있다. 선택 라인들(GSL, SSL) 중의 하나는 공통 소오스 라인(CSL)과 메모리 셀들의 전기적 연결을 제어하는 접지 선택 라인(Ground selection line, GSL)으로 사용될 수 있다. 그리고, 선택 라인들 중의 다른 하나는 비트 라인들과 메모리 셀들의 전기적 연결을 제어하는 스트링 선택 라인(String selection line, SSL)으로 사용될 수 있다.
선택 라인들 및 워드 라인들 사이의 활성영역 내에는 불순물 영역들이 형성될 수 있다. 이때, 접지 선택 라인(GSL)의 일 측에 형성되는 불순물 영역들(11S, 21S)은, 공통 소오스 라인(CSL)에 의해 연결되는 소오스 전극들로 사용될 수 있고, 스트링 선택 라인(SSL)의 일 측에 형성되는 불순물 영역들(11D, 21D)은 비트라인 플러그들(40')을 통해 비트라인들(BL)에 연결되는 드레인 전극들로 사용될 수 있다. 또한, 워드라인들(WL)의 양측에 형성되는 불순물 영역들(11I, 21I)은, 메모리 셀들을 직렬로 연결시키는 내부 불순물 영역들로 사용될 수 있다.
본 발명에 따르면, 소오스 플러그들(50')은 상기 제 1 및 제 2 반도체층들(10', 20')에 형성되어 소오스 전극으로 사용되는 불순물 영역들(11S, 21S)(이하, 제 1 및 제 2 소오스 영역들)을 반도체층들(10', 20')에 전기적으로 연결시킬 수 있다. 그 결과, 제 1 및 제 2 소오스 영역들(11S, 21S)이 반도체층들(10', 20')과 등전위(equipotential)를 구성하게 된다. 이러한 전기적 연결을 위해, 본 발명의 일 실시예에 따르면, 소오스 플러그들(50')이 제 2 반도체층(20') 및 제 2 소오스 영역(21S)을 관통하여 제 1 소오스 영역(11S)에 연결될 수 있다. 이때, 소오스 플러그(50')는 제 2 반도체층(20') 및 제 2 소오스 영역(21S)의 내벽에 직접 접촉될 수 있다.
도 14에 도시된 스택 플래시 구조의 플래시 메모리 역시 앞에서 설명된 본 발명의 소거 방법이 적용될 수 있다. 이 외에도, 본 발명의 소거 방법은, 메모리 셀들이 3차원적으로 형성된 3차원 플래시 메모리 셀 구조에도 적용될 수 있다. 3차원 플래시 메모리 장치의 제조 기술은 메모리 셀들을 2차원적으로 형성하는 단계를 반복하는 방법에 기초한 것이 아니라, 활성영역을 정의하기 위한 패터닝 공정을 이용하여 워드라인들 또는 워드라인 평면들을 형성하기 때문에, 비트당 제조 비용이 크게 절감될 수 있다.
도 15는 본 발명의 다른 실시예에 따른 메모리 셀 어레이의 구조를 보여주는 도면이다. 도 15에는 3차원 플래시 구조의 셀 어레이(100_2)가 예시적으로 도시되어 있다.
도 15를 참조하면, 본 발명의 플래시 메모리의 셀 어레이(100_2)는, 전기적으로 분리된 복수 개의 워드라인 평면들(wordline plates; WL_PT)과, 복수 개의 워드라인 평면들을 가로질러 배열된 복수 개의 활성 기둥들(PL)(또는 활성 영역들)을 포함할 수 있다. 그리고, 반도체기판은 웰 영역(Well) 및 소오스 영역(S)을 포함할 수 있다. 소오스 영역(S)은 웰 영역(Well)과 다른 도전형을 갖도록 형성될 수 있다. 예를 들면, 웰 영역(Well)은 p-형 실리콘으로 구성되고, 소오스 영역(S)은 n-형 실리콘으로 구성될 수 있다. 예시적인 실시예에 있어서, 웰 영역(Well)은, 상기 웰 영역(Well)과 다른 도전형을 갖는 적어도 하나의 또 다른 웰 영역(도시하지 않음)에 의해 둘러싸임으로써, 포켓 웰 구조(pocket well structure) 또는 삼중 웰 구조(triple well structure)를 구성할 수도 있다.
각각의 워드라인 평면(WL_PT)은, 등전위(equipotential)를 갖도록 공면(coplanar) 상에서 전기적으로 연결된 복수 개의 국소 워드라인들(LWL)로 구성될 수 있다. 워드라인 평면들(WL_PT) 각각은 층간절연막(미 도시됨)으로써 전기적으로 분리될 수 있다. 워드라인 평면들(WL_PT) 각각은 워드라인 콘택들(WL_CT)을 통해 전기적으로 분리된 전역워드라인들(global word line; GWL) 각각에 연결될 수 있다. 워드라인 콘택들(WL_CT)은 메모리 셀 어레이 또는 어레이 블록들의 가장자리에 형성될 수 있으며, 워드라인 평면들(WL_PT)의 넓이 및 워드라인 콘택들(WL_CT)이 배치된 위치 등은 다양한 형태로 구성될 수 있다.
각각의 활성 기둥(PL)은 웰 영역(Well)에 인접하는 몸체부(B)와, 상부 선택 라인(upper selection lone; USLi)(i는 N 보다 작거나 같은 정수)에 인접하는 드레인 영역(D)을 포함할 수 있다. 몸체부(B)는 웰 영역(Well)과 동일한 도전형으로 구성될 수 있고, 드레인 영역(D)은 웰 영역(Well)과 다른 도전형으로 구성될 수 있다. 복수의 활성 기둥들(PL)은 복수의 워드라인 평면들(WL_PT)을 관통하는 방향의 장축들을 가질 수 있다. 복수의 워드라인 평면들(WL_PT)과 복수의 활성 기둥들(PL) 사이의 교점들은 3차원적으로 분포될 수 있다. 즉, 3차원 메모리의 메모리 셀들(MC) 각각은 3차원적으로 분포된 교점들에 의해 형성될 수 있다. 워드라인 평면(WL_PT)과 활성 기둥(PL) 사이에는 게이트 절연막(GI)이 배치될 수 있다. 예시적인 실시예에 있어서, 상기 게이트 절연막(GI)은 다층막일 수 있으며, 예를 들어 ONO의 적층일 수 있다. 게이트 절연막의 일부막은 정보 저장을 위한 박막(즉, 전하저장막 또는 전하저장층)으로 사용될 수 있다.
활성 기둥들(PL)의 일단들은 웰 영역(Well)에 공통적으로 연결될 수 있고, 이들의 타단들은 복수 개의 비트라인들(BL)에 연결될 수 있다. 하나의 비트라인(BL)에는 복수 개(예를 들면, N개)의 활성 기둥들(PL)이 연결될 수 있다. 그러므로, 하나의 비트라인(BL)에는 복수 개(예를 들면, N개)의 셀 스트링들(CSTR)이 연결될 수 있다. 그리고, 하나의 활성 기둥(PL)에는 하나의 셀 스트링(CSTR)이 구성될 수 있다. 하나의 셀 스트링(CSTR)에는 복수의 워드라인 평면들(WL_PT)에 형성된 복수의 메모리 셀들(MCs)이 포함될 수 있다. 하나의 메모리 셀(MC)은 하나의 활성기둥(PL)과 하나의 국소워드라인(LWL) 또는 워드라인 평면(WL_PT)에 의해 정의될 수 있다.
각각의 메모리 셀(MC)을 프로그램하고, 프로그램된 데이터를 읽기 위해서는 하나의 셀 스트링(CSTR)(즉, 하나의 활성 기둥(PL))을 독립적으로 선택할 수 있어야 한다. 이를 위해, 비트라인들(BL)과 최상위 워드라인 평면(WL_PT) 사이에는, 복수의 상부 선택 라인들(USLi)이 배치될 수 있다. 상부 선택 라인들(USLi)은 비트라인들(BL)과 교차하도록 배치될 수 있다. 비트라인들(BL)은 소정의 플러그를 통해 드레인 영역(D)에 전기적으로 연결될 수 있고, 드레인 영역(D)에 직접 접촉될 수도 있다.
복수의 비트라인들(BL)과 복수의 상부 선택 라인들(USLi)의 교차 영역에는 대응되는 활성 기둥(PL)과 대응되는 비트 라인(BL) 사이의 전기적 연결을 제어하는 복수의 상부 선택 트랜지스터(upper selection transistor)가 형성될 수 있다. 각각의 상부 선택 트랜지스터의 게이트 전극(upper selection gate ; USGi)은 대응되는 상부 선택 라인(USLi)에 각각 접속될 수 있다. 그 결과, 하나의 활성 기둥(PL)(즉, 하나의 셀 스트링(CSTR))은 하나의 비트라인(BL)과 하나의 상부 선택 라인(USLi)에 의해 독립적으로 선택될 수 있게 된다.
도 15에 도시된 바와 같이, 웰 영역(Well) 내에는 비트라인(BL)으로/로부터의 전하 경로를 형성하는 소오스 영역(S)이 형성될 수 있다. 소오스 영역(S)은 공통 소오스 라인(common source line; CSL)에 전기적으로 연결될 수 있다. 공통 소오스 라인(CSL)과 소오스 영역(S) 사이에는 상기 워드라인 평면들(WL_PT)을 관통하는 소오스 콘택 플러그(S_CT)가 개재될 수 있다. 공통 소오스 라인(CSL)은 소오스 콘택 플러그(S_CT)를 통해 비트라인들(BL)의 상부에 배치될 수 있으며, 금속성 물질로 형성될 수 있다. 그러나, 이는 공통 소오스 라인(CSL)의 일 구성 예에 해당하는 것으로, 공통 소오스 라인(CSL)은 다양한 형태로 구성 가능하다.
비트라인(BL)으로/로부터의 전하 경로를 제어하기 위해, 웰 영역(Well)과 최하위 워드라인 평면(WL_PT) 사이에는, 활성 기둥들(PL)과 웰 영역(Well) 사이의 전기적 연결을 제어하는 복수의 하부 선택 라인들(lower selection lines ; LSL)이 배치될 수 있다. 예시적인 실시예에 있어서, 복수의 하부 선택 라인들(LSL)은 전기적으로 등전위를 갖는 하부 선택 평면(lower selection plate ; LS_PT)을 구성할 수 있다. 각각의 하부 선택 라인들(LSL)은 대응되는 하부 선택 트랜지스터(lower selection transistor)의 게이트 전극(lower selection gate; LSGi)으로 각각 인가되어, 대응되는 활성 기둥(PL)과 웰 영역(Well) 사이의 전기적 연결을 제어할 수 있다. 이상에서 설명된 3차원 구조의 플래시 메모리 역시 앞에서 설명된 본 발명의 소거 방법이 적용될 수 있다.
도 16은 도 1에 도시된 본 발명의 플래시 메모리 장치(1000)를 포함하는 메모리 시스템의 개략적인 구성을 보여주는 도면이다. 본 발명의 플래시 메모리 장치(1000)는 도 2에 도시된 메모리 셀 어레이(100) 구조를 가질 수 있으며, 상기 메모리 셀 어레이(100)에는 도 14에 도시된 스택 플래시 구조(100_1), 도 15에 도시된 3차원 플래시 구조(100_2), 소오스-드레인이 없는 플래시 구조(미 도시됨), 핀-타입 플래시 구조(미 도시됨) 등이 적용될 수 있다.
도 16을 참조하면, 본 발명에 따른 메모리 시스템은 플래시 메모리 장치(1000)와 메모리 컨트롤러(2000)를 포함할 수 있다. 플래시 메모리 장치(1000)의 구성은 도 1에 도시된 것과 실질적으로 동일하다. 그러므로, 그것에 대한 중복되는 설명은 이하 생략된다. 메모리 컨트롤러(2000)는 플래시 메모리 장치(1000)를 제어하도록 구성될 수 있다. 플래시 메모리 장치(1000) 내부에는 온도 감지 결과(Temp)에 응답해서 플래시 메모리 장치(1000)의 제반 동작을 제어하는 제어 로직(700)이 구비될 수 있다.
제어 로직(700)은 온도 감지 결과(Temp)에 응답해서, 소거 동작 조건(예를 들면, 지연 시간의 길이, 카운터 펄스, 소거 동작시 인가되는 워드라인 전압의 레벨 등)을 선택적으로 변경할 수 있다. 온도 감지 결과(Temp)는 온도 감지 센서, 또는 온도의 변화에 따른 전류 내지 저항의 변화를 측정하는 수단을 통해 감지될 수 있다. 온도 감지 센서의 종류와, 온도 감지 센서가 장착되는 위치는 특정 형태에 국한되지 않고 다양하게 변경될 수 있다. 예를 들면, 온도 감지 센서는 플래시 메모리 장치(1000) 외부(호스트 또는 컨트롤러)에 구비될 수 있고, 플래시 메모리 장치(1000) 내부에 구비될 수도 있다.
온도 감지 결과(Temp)를 이용한 본 발명의 소거 방법에 따르면, 저온의 동작 환경에서 전자/홀들이 안정화되는 속도가 느려지더라도, 느려진 안정화 속도를 고려하여 소거 검증을 수행하거나, 또는 느려진 안정화 속도를 가속화시킬 수 있게 된다. 그 결과, 소거 검증 동작시 에러 발생 비율이 줄어들게 되고, 높은 소거 정확도와 안정된 성능을 보장할 수 있게 된다. 또한, 본 발명에 따른 소거 동작 조건의 변경은, 온도 감지 결과(Temp)가 소정의 전압 이하일 경우에만 선택적으로 수행되기 때문에, 플래시 메모리 장치(1000)를 온도에 따라 최적의 속도로 동작시킬 수 있게 된다.
도 16에 도시된 플래시 메모리 시스템은 메모리 카드 및/또는 메모리 카드 시스템을 구성할 수 있다. 이러한 경우, 메모리 컨트롤러(2000)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다. 잘 알려져 있는 바와 같이, 플래시 메모리 장치(1000)는 전력 공급이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 이와 같은 특성 때문에 플래시 메모리 장치(1000)는 데이터 스토리지 뿐만 아니라 전원 공급에 상관없이 보존되어야 할 내용을 기억시키는 코드 스토리지로서 보다 널리 사용될 수 있다. 이와 같은 특성을 갖는 플래시 메모리 장치(1000)는 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들에 사용될 수 있고, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에도 사용될 수 있다.
도 17은 본 발명에 따른 플래시 메모리 장치(1000)를 포함하는 컴퓨팅 시스템의 개략적인 구성을 보여주는 도면이다.
도 17을 참조하면, 본 발명에 따른 컴퓨팅 시스템은 버스(1400)에 전기적으로 연결된 플래시 메모리 장치(1000), 메모리 컨트롤러(2000), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(1300), 사용자 인터페이스(600), 및 마이크로프로세서(1900)를 포함할 수 있다.
도 17에 도시된 플래시 메모리 장치(1000)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 수 있다. 본 발명의 플래시 메모리 장치(1000)는 도 2에 도시된 메모리 셀 어레이(100) 구조를 가질 수 있으며, 상기 메모리 셀 어레이(100)에는 도 14에 도시된 스택 플래시 구조(100_1), 도 15에 도시된 3차원 플래시 구조(100_2), 소오스-드레인이 없는 플래시 구조(미 도시됨), 핀-타입 플래시 구조(미 도시됨) 등이 적용될 수 있다.
메모리 컨트롤러(2000)는 플래시 메모리 장치(1000)를 제어하도록 구성될 수 있다. 플래시 메모리 장치(1000)에는 마이크로프로세서(1900)에 의해서 처리된/처리될 M-비트 데이터(M은 1 보다 크거나 같은 정수)가 메모리 컨트롤러(2000)를 통해 페이지 단위로 저장될 수 있다. 그리고, 플래시 메모리 장치(1000)에 저장된 데이터는 메모리 컨트롤러(2000)의 제어에 따라, 복수의 페이지로 구성된 블록 단위로 소거될 수 있다.
플래시 메모리 장치(1000) 내부에는 온도 감지 결과(Temp)에 응답해서 플래시 메모리 장치(1000)의 제반 동작을 제어하는 제어 로직(700)가 구비될 수 있다. 제어 로직(700)은 온도 감지 결과(Temp)에 응답해서, 소거 동작 조건(예를 들면, 지연 시간의 길이, 카운터 펄스, 소거 동작시 인가되는 워드라인 전압의 레벨 등)을 선택적으로 변경할 수 있다.
온도 감지 결과(Temp)를 이용한 본 발명의 소거 방법에 따르면, 저온의 동작 환경에서 전자/홀들이 안정화되는 속도가 느려지더라도, 느려진 안정화 속도를 고려하여 소거 검증을 수행하거나, 또는 느려진 안정화 속도를 가속화시킬 수 있게 된다. 그 결과, 소거 검증 동작시 에러 발생 비율이 줄어들게 되고, 높은 소거 정확도와 안정된 성능을 보장할 수 있게 된다. 또한, 본 발명에 따른 소거 동작 조건의 변경은, 온도 감지 결과(Temp)가 소정의 전압 이하일 경우에만 선택적으로 수행되기 때문에, 플래시 메모리 장치(1000)를 온도에 따라 최적의 속도로 동작시킬 수 있게 된다.
본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(1700)가 추가적으로 제공될 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 컨트롤러(2000)와 플래시 메모리 장치(1000)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 플래시 메모리 장치(1000) 그리고/또는 메모리 컨트롤러(2000)는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다. 본 발명의 예시적인 실시예에 있어서, 메모리 셀들은 전하저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하저장층을 갖는 셀 구조는, 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 3차원 플래시 구조 등의 구조에서 어느 하나가 적용될 수 있다.
이상에서와 같이 도면과 명세서에서 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100_1, 100_2 : 메모리 셀 어레이 200 : 행 선택 회로
300 : 전압 발생 회로 400 : 페이지 버퍼 회로
500 : 열 선택 회로 600 : 패스/페일 점검 회로
700 : 제어 로직 1000 : 플래시 메모리 장치
2000 : 메모리 컨트롤러

Claims (10)

  1. 온도 감지 결과를 받아들이는 단계; 그리고
    상기 온도 감지 결과를 근거로 하여 노말 소거 동작과 변형 소거 동작을 선택적으로 실행하는 단계를 포함하며,
    상기 변형 소거 동작은,
    소거 실행 구간 동안 워드라인들로 인가되는 워드라인 전압의 레벨, 상기 소거 실행 구간과 소거 검증 구간 사이의 지연 시간의 길이, 및 상기 지연 시간 동안 상기 워드라인들로 인가되는 상기 워드라인 전압의 레벨 중 적어도 하나를 가변시키는 것을 포함하고,
    상기 온도 감지 결과가 기준 전압 보다 낮을 경우, 상기 지연 시간의 길이는 증가되는 전하 트랩형 플래시 메모리 장치의 소거 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 노말 소거 동작과 상기 변형 소거 동작을 선택적으로 수행하는 단계는,
    상기 온도 감지 결과가 기준 전압 보다 낮을 경우 상기 지연 시간 동안 상기 워드라인들로 카운터 펄스를 인가하는 단계를 포함하는 전하 트랩형 플래시 메모리 장치의 소거 방법.
  4. 제 3 항에 있어서,
    상기 카운터 펄스의 인가 시간 및 전압 레벨은 상기 온도 감지 결과에 따라 가변되는 전하 트랩형 플래시 메모리 장치의 소거 방법.
  5. 제 1 항에 있어서,
    상기 노말 소거 동작과 상기 변형 소거 동작을 선택적으로 수행하는 단계는,
    상기 온도 감지 결과가 기준 전압 보다 낮을 경우 상기 소거 실행 구간 동안 상기 워드라인들로 음의 전압을 인가하는 단계를 포함하는 전하 트랩형 플래시 메모리 장치의 소거 방법.
  6. 제 5 항에 있어서,
    상기 음의 전압의 인가 시간 및 전압 레벨은 상기 온도 감지 결과에 따라 가변되는 전하 트랩형 플래시 메모리 장치의 소거 방법.
  7. 절연막을 전하 저장층으로 이용하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 그리고
    온도 감지 결과에 응답해서 상기 메모리 셀들에 대해 노말 소거 동작과 변형 소거 동작이 선택적으로 수행되도록 제어하는 제어 로직을 포함하며,
    상기 변형 소거 동작은,
    소거 실행 구간 동안 소거될 메모리 셀들에 접속된 워드라인들로 인가되는 워드라인 전압의 레벨, 상기 소거 실행 구간과 소거 검증 구간 사이의 지연 시간의 길이, 및 상기 지연 시간 동안 상기 워드라인들로 인가되는 상기 워드라인 전압의 레벨 중 적어도 하나를 가변시키는 것을 포함하고,
    상기 제어 로직은, 상기 온도 감지 결과가 기준 전압 보다 낮을 경우, 상기 지연 시간의 길이가 증가되도록 제어하는 전하 트랩형 플래시 메모리 장치.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 제어 로직은, 상기 온도 감지 결과가 기준 전압 보다 낮을 경우 상기 지연 시간 동안 상기 워드라인들로 카운터 펄스가 인가되도록 제어하며,
    상기 카운터 펄스는 상기 소거 실행 구간에서 형성된 전계와 반대 방향의 전계를 형성하는 전하 트랩형 플래시 메모리 장치.
  10. 제 7 항에 있어서,
    상기 제어 로직은, 상기 온도 감지 결과가 기준 전압 보다 낮을 경우 상기 소거 실행 구간 동안 상기 워드라인들로 음의 전압이 인가되도록 제어하는 전하 트랩형 플래시 메모리 장치.
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
JP2011164994A (ja) * 2010-02-10 2011-08-25 Toshiba Corp メモリシステム
US8611157B2 (en) * 2011-12-22 2013-12-17 Sandisk Technologies Inc. Program temperature dependent read
US9110824B2 (en) 2012-06-08 2015-08-18 Silicon Motion Inc. Method, controller, and memory device for correcting data bit(s) of at least one cell of flash memory
TWI514405B (zh) * 2012-06-08 2015-12-21 Silicon Motion Inc 修正快閃記憶體之至少一儲存單元之資料位元的方法、控制器及記憶體裝置
JP5814867B2 (ja) 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
TWI484333B (zh) * 2012-07-12 2015-05-11 Phison Electronics Corp 彈性緩衝器模組及傳輸介面之彈性緩衝方法
US9318154B2 (en) * 2012-09-20 2016-04-19 Dell Products L.P. Method and system for preventing unreliable data operations at cold temperatures
KR102031742B1 (ko) 2012-11-01 2019-10-14 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US11733908B2 (en) * 2013-01-10 2023-08-22 Pure Storage, Inc. Delaying deletion of a dataset
US10908835B1 (en) 2013-01-10 2021-02-02 Pure Storage, Inc. Reversing deletion of a virtual machine
US8879330B1 (en) * 2013-04-30 2014-11-04 Freescale Semiconductor, Inc. Non-volatile memory (NVM) with variable verify operations
US9236394B2 (en) * 2013-11-08 2016-01-12 Conversant Intellectual Property Management Inc. Three dimensional nonvolatile memory cell structure with upper body connection
KR102139944B1 (ko) * 2013-11-26 2020-08-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR102116258B1 (ko) * 2013-12-24 2020-06-05 삼성전자주식회사 메모리 시스템 및 그것을 포함하는 유저 장치
KR102190670B1 (ko) * 2014-03-03 2020-12-14 삼성전자주식회사 마이그레이션 관리자를 포함하는 메모리 시스템
US9330790B2 (en) 2014-04-25 2016-05-03 Seagate Technology Llc Temperature tracking to manage threshold voltages in a memory
US9678490B2 (en) * 2014-06-23 2017-06-13 Dell Products L.P. Systems and methods for temperature-based performance optimization of memory devices
KR102235516B1 (ko) * 2014-09-30 2021-04-05 삼성전자주식회사 이레이즈 컨트롤 유닛을 포함하는 메모리 시스템 및 동작 방법
KR102258117B1 (ko) * 2014-11-10 2021-05-31 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 소거 방법
KR102302433B1 (ko) * 2015-06-10 2021-09-16 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 소거 방법
KR102348092B1 (ko) * 2015-09-14 2022-01-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102401254B1 (ko) 2015-11-12 2022-05-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR102449776B1 (ko) * 2016-01-28 2022-10-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9830963B1 (en) * 2016-05-24 2017-11-28 Sandisk Technologies Llc Word line-dependent and temperature-dependent erase depth
KR102621467B1 (ko) 2016-09-05 2024-01-05 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 온도 조절 방법
US9922714B1 (en) 2017-04-10 2018-03-20 Sandisk Technologies Llc Temperature dependent erase in non-volatile storage
US10373697B1 (en) 2018-02-15 2019-08-06 Sandisk Technologies Llc Programming dummy memory cells in erase operation to reduce threshold voltage downshift for select gate transistors
US10365854B1 (en) * 2018-03-19 2019-07-30 Micron Technology, Inc. Tracking data temperatures of logical block addresses
US10636493B2 (en) * 2018-06-27 2020-04-28 Western Digital Technologies, Inc. Relaxed erase parameters for block erasures in non-volatile storage media
US10878862B2 (en) * 2018-09-17 2020-12-29 Micron Technology, Inc. Apparatuses and methods for DRAM wordline control with reverse temperature coefficient delay
US11398815B2 (en) 2018-10-17 2022-07-26 Micron Technology, Inc. Methods and apparatuses for temperature independent delay circuitry
CN111863092A (zh) * 2019-04-29 2020-10-30 北京兆易创新科技股份有限公司 一种控制擦除性能的方法以及装置
CN111863094A (zh) * 2019-04-29 2020-10-30 北京兆易创新科技股份有限公司 一种控制擦除性能的方法以及装置
US11315637B2 (en) * 2020-06-03 2022-04-26 Western Digital Technologies, Inc. Adaptive erase voltage based on temperature
US11335411B1 (en) 2021-03-03 2022-05-17 Sandisk Technologies Llc Erase operation for memory device with staircase word line voltage during erase pulse

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060285408A1 (en) 2005-06-17 2006-12-21 Saifun Semiconductors, Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
US20090303799A1 (en) 2008-06-10 2009-12-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and erasing method thereof
US20100172186A1 (en) 2007-04-25 2010-07-08 Micron Technology, Inc. Programming and/or erasing a memory device in response to its program and/or erase history

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002184192A (ja) 2000-12-19 2002-06-28 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置とその書き換え方法
JP2002367382A (ja) 2001-06-12 2002-12-20 Matsushita Electric Ind Co Ltd 半導体集積回路書き換えシステム
JP4323144B2 (ja) 2002-08-07 2009-09-02 株式会社デンソー 不揮発性半導体メモリのデータ書換方法
KR101504340B1 (ko) * 2008-11-04 2015-03-20 삼성전자주식회사 온도 보상 기능을 가지는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US8098529B2 (en) * 2009-03-11 2012-01-17 Micron Technology, Inc. Memory device having buried boosting plate and methods of operating the same
US8351236B2 (en) * 2009-04-08 2013-01-08 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060285408A1 (en) 2005-06-17 2006-12-21 Saifun Semiconductors, Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
US20100172186A1 (en) 2007-04-25 2010-07-08 Micron Technology, Inc. Programming and/or erasing a memory device in response to its program and/or erase history
US20090303799A1 (en) 2008-06-10 2009-12-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and erasing method thereof

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US8599622B2 (en) 2013-12-03
KR20120021569A (ko) 2012-03-09

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