KR102190670B1 - 마이그레이션 관리자를 포함하는 메모리 시스템 - Google Patents

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Abstract

본 발명에 따른 메모리 시스템은 메인 영역과 버퍼 영역을 갖는 불휘발성 메모리; 및 마이그레이션 관리자를 갖는 메모리 컨트롤러를 포함한다. 상기 마이그레이션 관리자는 상기 버퍼 영역으로부터 상기 메인 영역으로 마이그레이션을 수행하고, 마이그레이션 수행 후 매핑 정보를 관리한다. 상기 마이그레이션 관리자는 마이그레이션 종료 후 IVS 타임이 경과하면 매핑 정보를 이용하여 맵 업데이트를 수행할 수 있다.

Description

마이그레이션 관리자를 포함하는 메모리 시스템{MEMORY SYSTEM INCLUDING MIGRATION MANAGER}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리를 기반으로 하는 메모리 시스템 및 마이그레이션 동작에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, MRAM, 플래시 메모리 등과 같은 불휘발성 메모리 장치로 구분할 수 있다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 갖는다. 따라서 플래시 메모리를 포함하는 메모리 시스템은 데이터 저장 매체로 널리 사용되고 있다.
일반적으로, 플래시 메모리 장치는 절연막으로 차단된 전도성 부유게이트(Floating Gate)에 전하를 주입하여 비트정보를 저장한다. 그러나, 메모리 셀 간 또는 메모리 셀과 선택 트랜지스터(SSL, GSL) 간 존재하는 용량성 커플링(Capacitive Coupling) 문제로 인해 전도성 부유 게이트 구조가 고집적화에 물리적 한계를 가진 구조로서 인식되고 있다. 전도성 부유 게이트 간의 용량성 커플링 문제를 해결하기 위한 대안으로, 기존의 전도성 부유 게이트 대신에 Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 전하 저장층으로 이용하는 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림) 메모리 구조가 제안되고 있다.
차지 트랩형 플래시 메모리 장치는 고집적화의 물리적 한계 극복을 위해 3차원 구조를 갖는 플래시 메모리(3D Flash Memory)장치에도 적용 될 수 있다. 차지 트랩형 플래시 메모리 장치는 절연막을 전하 저장층으로 이용하는 구조적인 특징 때문에, 프로그램 또는 소거 동작 전하 이후에 저장층의 전자 및 홀들이 재배열/재결합되어 플래시 메모리 셀들의 문턱전압들이 변화 되는 문제점이 있다. 이런 문제점은 초기 프로그램 검증 완료 되었던 셀들의 상태가 변경되었다는 의미에서 초기 검증 변동 현상(Initial Verify Shift, 이하 IVS 현상) 이라 한다.
본 발명의 목적은 마이그레이션 동작시 플래시 메모리의 매핑 테이블의 업데이트를 효율적으로 관리하여 IVS 현상으로 발생하는 리드 에러를 줄이는 데 있다. 또한, 본 발명의 다른 목적은 플래시 메모리의 MLC 영역의 일부를 캐시 영역으로 할당함으로, SLC 영역의 사용 공간이 부족한 경우에도 마이그레이션 동작을 효율적으로 수행하는 데 있다.
본 발명은 마이그레이션 관리자를 포함하는 메모리 시스템에 관한 것으로, 메인 영역과 버퍼 영역을 갖는 불휘발성 메모리; 및 마이그레이션 관리자를 갖는 메모리 컨트롤러를 포함하되, 상기 마이그레이션 관리자는 상기 버퍼 영역으로부터 상기 메인 영역으로 마이그레이션을 수행하고, 상기 마이그레이션 수행 후, 매핑정보를 관리하고, 마이그레이션 종료 후 IVS 타임이 경과하면 매핑 정보를 이용하여 맵 업데이트를 수행할 수 있다.
실시 예로서, 상기 마이그레이션 동작은 상기 버퍼 영역의 제1 워드라인에 연결된 메모리 셀들을 리드하고, 생성된 리드 데이터를 상기 메인 영역의 제2 워드라인에 연결된 메모리 셀들에 프로그램할 수 있다. 상기 메모리 컨트롤러는 RAM을 추가로 더 포함하며, 상기 RAM은 상기 맵을 저장할 수 있다. 상기 마이그레이션 관리자는 매핑 정보를 이용하여 상기 RAM에 저장된 맵을 업데이트하고, 맵 업데이트 완료 후, 상기 업데이트된 매핑 정보의 로그를 불휘발성 메모리에 저장할 수 있다.
다른 실시 예로서, 상기 매핑 정보는 LBA와 PBA 및 마이그레이션 타임 로그 정보를 포함할 수 있다. 상기 마이그레이션 타임 로그 정보는 상기 마이그레이션 완료 시간일 수 있다. 상기 매핑 정보는 마이그레이션 마이그레이션 관리자에 저장될 수 있다.
또 다른 실시 예로서, 상기 맵 업데이트는 LBA에 대응 되는 데이터가 저장된 곳의 주소가 버퍼 영역의 PBA에서 마이그레이션이 수행된 메인 영역의 PBA로 변경될 수 있다. 상기 마이그레이션은 불휘발성 메모리가 IDLE 타임이거나, 버퍼 영역의 저장 공간이 부족한 경우에 수행될 수 있다.
또 다른 실시 예로서, 상기 마이그레이션 관리자는, 리드 또는 프로그램이 수행된 시간을 알려 주는 타이머; 마이그레이션에 필요한 리드 또는 프로그램 명령을 생성하는 마이그레이션 컨트롤부; 매핑 정보를 업데이트 하기위한 정보를 관리하는 맵 업데이트 로그부; 및 맵 업데이트를 수행하는 맵 업데이트부를 포함할 수 있다.
또 다른 실시 예로서, 상기 버퍼 영역에는 싱글 비트 데이터가 저장되고, 메인 영역에는 멀티 비트 데이터가 저장될 수 있다. 상기 불휘발성 메모리는 3차원 플래시 메모리일 수 있다. 상기 버퍼 영역에는 싱글 비트 데이터가 저장되고, 메인 영역에는 멀티 비트 데이터가 저장될 수 있다.
본 발명에 따른 메모리 시스템의 동작 방법의 다른 예는 버퍼 영역과 메인 영역 및 마이그레이션 관리자를 포함하는 메모리 시스템의 동작 방법에 있어서, 상기 버퍼 영역으로 부터 상기 메인 역역으로 마이그레이션을 수행하는 단계; 상기 마이그레이션 수행 후, 매핑 정보를 관리하는 단계; 및 상기 마이그레이션 수행 후 IVS 타임이 경과하면 매핑 정보를 이용하여 맵을 업데이트하는 단계를 포함할 수 있다.
실시 예로서, 상기 마이그레이션을 수행하는 단계는, 상기 버퍼 영역의 제1 워드라인에 연결된 메모리 셀들을 리드하는 단계와, 생성된 리드 데이터를 상기 메인 영역의 제2 워드라인에 연결된 메모리 셀들에 프로그램하는 단계를 포함한다.
상기 매핑 정보를 관리하는 단계는, 상기 매핑 정보를 마이그레이션 관리자에 저장 되는 단계를 포함할 수 있다. 상기 매핑 정보는 LBA와 PBA 및 마이그레이션 타임 로그 정보를 포함할 수 있다. 상기 마이그레이션 타임 로그 정보는 상기 마이그레이션 완료 시간일 수 있다.
상기 메모리 시스템은 불휘발성 메모리장치를 포함하되, 상기 맵을 업데이트하는 단계는, 상기 마이그레이션 관리자에 저장된 매핑 정보의 마이그레이션 타임 완료 시간으로부터 IVS타임이 경과 했는지 판단하는 단계; 상기 IVS 타임이 경과된 경우, 맵을 업데이트 하는 단계; 상기 업데이트 된 정보에 대응 되는 업데이트 로그를 저장하는 단계; 및 상기 업데이트 로그를 불휘발성 메모리 장치로 프로그램하는 단계를 포함할 수 있다.
상기 메모리 시스템의 동작 방법은, 상기 IVS 타임의 값을 변경하는 단계를 더 포함할 수 있다. 상기 메모리 시스템의 IVS타임의 값을 변경하는 단계는, 메인 영역을 리드하는 단계; 리드 데이터 에러 여부를 판단하는 단계; 리드 결과 에러가 있는 경우에, 리드 수행 시간과 이전의 프로그램 수행 시간을 이용하여 현재의 IVS 타임을 계산하는 단계; 기준 IVS타임과 현재의 IVS타임을 비교하는 단계; 비교결과 현재 IVS타임이 더 큰 경우, 현재 IVS 타임값으로 기준 IVS타임 값을 수정하는 단계를 포함할 수 있다.
또 다른 실시 예로서, 상기 맵을 업데이트하는 단계는 LBA에 대응되는 데이터가 저장된 곳의 주소를 버퍼 영역의 PBA에서 마이그레이션이 수행된 메인 영역의 PBA로 변경할 수 있다. 상기 마이그레이션은 불휘발성 메모리가 IDLE 타임이거나, 버퍼 영역의 저장 공간이 부족한 경우에 수행될 수 있다. 상기 버퍼 영역에는 싱글 비트 데이터가 저장되고, 메인 영역에는 멀티 비트 데이터가 저장될 수 있다. 상기 불휘발성 메모리는 3차원 플래시 메모리일 수 있다.
본 발명에 의하면, 메모리 시스템은 마이그레이션 관리자를 이용하여, 불휘발성 메모리 장치의 IVS 현상으로 발생하는 리드 에러를 줄일 수 있다. 또한, 본 발명은 플래시 메모리 장치의 MLC 영역의 일부를 캐시 영역으로 할당함으로, SLC 영역의 사용 공간이 부족한 경우에도 마이그레이션 동작을 효율적으로 수행할 수 있다.
도 1은 본 발명에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 컨트롤러를 예시적으로 보여주는 블록도이다.
도 3은 도 1에 도시된 메모리 컨트롤러의 또 다른 실시 예를 보여주는 블록도이다.
도 4는 본 발명에 사용되는 플래시 메모리를 예시적으로 보여주는 블록도이다.
도 5는 도 4에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 6은 도 5에 도시된 메모리 블록(BLK1)의 등가 회로도이다.
도 7은 도 1및 도2에 도시된 마이그레이션 관리자가 버퍼 영역에서 메인 영역으로 마이그레이션을 수행하고 맵을 업데이트 하는 동작을 보여 준다.
도 8 도 7에 도시된 RAM과 메모리 장치의 맵핑 테이블의 구성을 보여준다.
도 9는 도 7에 도시된 RAM과 메모리 장치의 맵 업데이트 동작을 보여준다.
도 10 및 도 13은 본 발명에 따른 마이그레이션 관리자의 동작을 설명 하기 위한 순서도 이다.
도 14는 실시간으로 IVS타임을 계산하고 변경하는 동작을 설명하기 위한 순서도 이다.
도 15 및 도 16은 본 발명에 따른 메모리 시스템의 다양한 적용 예를 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 솔리드 스테이트 드라이브(SSD) 시스템에 적용한 예를 보여주는 블록도이다.
도 19는 도 18에 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템을 전자 장치로 구현한 예를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명에 따른 메모리 시스템을 개략적으로 보여주는 블록도 이다. 도 1을 참조하면, 본 발명에 따른 메모리 시스템(1000)은 메모리 장치(1100), 메모리 컨트롤러(1200) 및 호스트(1300)를 포함한다.
메모리 장치(1100)는 메모리 컨트롤러(1200)에 의해서 제어되며, 메모리 컨트롤러(1200)의 요청에 대응하는 동작들(예를 들면, 읽기 또는 쓰기 동작 등)을 수행할 수 있다. 메모리 장치(1100)는 버퍼 영역(1111)과 메인 영역(1112)을 포함한다.
버퍼 영역(1111)은 셀 당 1-비트 데이터를 저장하는 단일-레벨 셀(Single level cell)로 구성될 수 있다. 메인 영역(1112)은 셀 당 N-비트 데이터(N은 2 또는 그보다 큰 정수)를 저장하는 멀티-레벨 셀(Multi level cell)로 구성될 수 있다. 또는, 버퍼 및 메인 영역(1111, 1112) 각각은 멀티-레벨 셀로 구성될 수 있다. 이러한 경우, 버퍼 영역(1111)의 멀티-레벨 셀은 단일-레벨 셀과 같이 동작하도록 LSB 프로그램 동작만을 수행할 수 있다.
한편, 버퍼 및 메인 영역(1111, 1112) 각각은 단일-레벨 셀로 구성될 수 있다. 메인 영역(1112)과 버퍼 영역(1111)은 하나의 메모리 장치로 구현 되거나, 별도의 메모리 장치로 구현될 수 있다. 버퍼 영역(1111)에 저장된 데이터는 호스트(1300)의 쓰기 요청에 의해 외부로부터 제공된 데이터일 수도 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 호스트(1300) 사이에 연결된다. 메모리 컨트롤러(1200)는 호스트(1300)의 요청에 응답하여 메모리 장치(1100)에 대한 읽기 및 쓰기 동작 들을 제어한다. 메모리 컨트롤러(1200)는 호스트(1300)로부터 호스트 데이터(Data_h)를 입력받고, 메모리 장치(1100)로 데이터(DATA)를 전송할 수 있다. 메모리 컨트롤러(1200)는 메모리 장치(1100)로 커맨드(CMA; command), 어드레스(ADDR; address), 데이터(DATA), 그리고 제어 신호(CTRL)을 제공할 수 있다.
계속해서 도 1을 참조하면, 메모리 컨트롤러(1200)는 마이그레이션 관리자(1250)를 포함한다. 마이그레이션 관리자(1250)는 메모리 장치(1100)의 버퍼 영역(1111)에 저장된 데이터를 메인 영역(1112)으로 옮기는 동작(이하, 마이그레이션 동작)을 관리한다. 또한, 마이그레이션 관리자(1250)는 논리적 주소(Logical Address, 이하, LA)와 물리적 주소(Physical Address, 이하, PA)의 정보를 포함하는 매핑 테이블(Mapping table)을 관리한다.
본 발명의 실시 예에 따른 메모리 시스템(1000)은 마이그레이션 동작을 수행하고 일정 시간이 지난 후에 매인 영역의 매핑 테이블을 업데이트 하는 시점을 관리할 수 있다. 본 발명에 의하면, IVS 현상에 따른 리드 에러를 감소시킬 수 있다.
도 2는 도 1에 도시된 메모리 컨트롤러(1200)를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 메모리 컨트롤러(1200a)는 시스템 버스(1210), 호스트 인터페이스(1220), 컨트롤 유닛(1230), RAM(Random Access Memory, 1240), 마이그레이션 관리자(1250), ECC(Error Correcting Code)부(1260), 메모리 인터페이스(1270)를 포함한다.
시스템 버스(1210)는 호스트 인터페이스(1220), 컨트롤 유닛(1230), RAM(1240), 마이그레이션 관리자(1250), ECC부(1260), 메모리 인터페이스(1270) 사이에 채널을 제공한다.
호스트 인터페이스(1220)는 특정한 통신 규격에 따라 호스트(도 1 참조, 1300)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(1200)은 USB (Universal Serial Bus), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 그리고 파이어와이어(Firewire) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 호스트(도 1 참조, 1300)와 통신할 수 있다.
컨트롤 유닛(1230)은 호스트(1300)로부터 호스트 데이터(Data_h) 및 커맨드를 입력받고, 메모리 컨트롤러(1200)의 제반 동작을 제어할 수 있다.
RAM(1240)은 메모리 컨트롤러(1200)의 내부 동작의 동작 메모리, 캐시 메모리, 또는 버퍼 메모리 중 적어도 하나로 이용될 수 있다.
마이그레이션 관리자(1250)는 도 1에 설명한 바와 같이, 마이그레이션 동작을 관리한다. 또한, 마이그레이션 관리자(1250)는 매핑 테이블 업데이트 관련 정보를 저장하거나 업데이트 시점을 조정할 수 있다. 마이그레이션 관리자(1250)의 동작 원리는 도 7및 도8과 도 11 내지 도15를 참조하여 상세하게 설명될 것이다.
ECC부(1260)는 호스트(1300)로부터 수신되는 데이터를 ECC 인코딩하고 부호화 데이터를 생성한다. 또한 메모리 장치(1100)로부터 수신되는 부호화 데이터를 ECC 디코딩 하고 원본 데이터를 생성한다. 이하에서는, ECC 인코딩 및 ECC 디코딩 동작은 ECC 동작(ECC operation)이라고 한다.
메모리 인터페이스(1270)는 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스(1270)는 낸드 플래시 인터페이스 또는 VNAND(Vertical NAND) 인터페이스 등을 포함한다.
도 3은 도 1에 도시된 메모리 컨트롤러(1200)의 또 다른 실시 예를 보여주는 블록도이다. 도 3을 참조하면 메모리 컨트롤러(1200b)의 구성 요소는 도 2와 동일함으로 중복적인 설명은 생략하도록 한다. 도 3을 참조하면 마이그레이션 관리자(1250)는 RAM(1240)에서 구동될 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 2차원 구조를 갖는 플래시 메모리뿐만 아니라 3차원 구조를 갖는 플래시 메모리(3D Flash Memory)에도 적용될 수 있다.
도 4는 본 발명에 사용되는 메모리 장치(1100)가 3차원 플래시 메모리임을 예시적으로 보여주는 블록도이다. 도 4를 참조하면, 메모리 장치(1100)는 3차원 셀 어레이(1110), 데이터 입출력 회로(1120), 어드레스 디코더(1130), 그리고 제어 로직(1140)을 포함한다.
3차원 셀 어레이(1110)는 버퍼 영역(1111)과 메인 영역(1112)을 포함한다. 3차원 셀 어레이(1110)는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 버퍼 및 메인 영역(1111, 1112) 각각은 복수의 메모리 블록으로 구성될 수 있다. 각각의 메모리 블록은 3차원 구조 (또는 수직 구조)를 가질 수 있다. 2차원 구조 (또는 수평 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수평 방향으로 형성된다. 그러나 3차원 구조를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수직 방향으로 형성된다. 각각의 메모리 블록은 메모리 장치(1100)의 소거 단위를 이룬다.
데이터 입출력 회로(1120)는 복수의 비트 라인(BLs)을 통해 3차원 셀 어레이(1110)와 연결된다. 데이터 입출력 회로(1120)는 외부로부터 데이터(DATA)를 입력받거나, 3차원 셀 어레이(1110)로부터 읽은 데이터(DATA)를 외부로 출력한다. 어드레스 디코더(1130)는 복수의 워드 라인(WLs) 및 선택 라인(GSL, SSL)을 통해 3차원 셀 어레이(1110)와 연결된다. 어드레스 디코더(1130)는 어드레스(ADDR)를 입력받고 워드 라인을 선택한다.
제어 로직(1140)은 메모리 장치(1100)의 프로그램, 읽기, 소거 등의 동작을 제어한다. 예를 들면, 제어 로직(1140)은 프로그램 동작 시에, 어드레스 디코더(1130)를 제어함으로 선택 워드 라인으로 프로그램 전압이 제공되도록 하고, 데이터 입출력 회로(1120)를 제어함으로 데이터가 프로그램되도록 할 수 있다.
도 5는 도 4에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 5를 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)에는 n+ 도핑 영역이 형성된다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다. 그리고 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 전하 저장막(charge storage layer)이 형성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 외곽 부분(O)은 채널 반도체로 구성될 수 있고, 내부(I)는 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다.
계속해서 도 5를 참조하면, 메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)과 연결될 수 있다. 도 18에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 6은 도 5에 도시된 메모리 블록(BLK1)의 등가 회로도이다. 도 6을 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11~NS33)이 연결되어 있다. 각각의 낸드 스트링(예를 들면, NS11)은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC1~MC8), 그리고 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line; SSL1~SSL3)에 연결되어 있다. 복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line; GSL)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결되어 있다.
계속해서 도 6을 참조하면, 동일 높이의 워드 라인(예를 들면, WL1) 및 접지 선택 라인(GSL)은 공통으로 연결되어 있고, 스트링 선택 라인(SSL1~SSL3)은 분리되어 있다. 제 1 워드 라인(WL1)에 연결되어 있고 낸드 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀(이하, 페이지라 함)을 프로그램하는 경우에는, 제 1 워드 라인(WL1)과 제 1 선택 라인(SSL)이 선택된다.
도 7은 도 1에 도시된 메모리 시스템의 마이그레이션 관리자의 동작을 설명하기 위한 블록도 이다. 도 7은 마이그레이션 관리자(1250)가 버퍼 영역(1111)에서 메인 영역(1112)으로 마이그레이션 동작을 수행하고 맵핑 테이블을 업데이트 하는 동작을 보여 준다.
플래시 메모리를 포함하는 메모리 시스템은 파일 데이터를 효율적으로 관리하고 시스템의 성능을 향상하기 위하여, 로그 블록 또는 버퍼 블록을 사용한다. 즉, 메모리 시스템은 파일 데이터를 메인 영역에 저장하기 전에 버퍼 영역에 저장함으로, 머지 동작(merge operation)이나 블록 소거(block erase) 횟수 등을 줄일 수 있다. 메모리 시스템이 버퍼 영역의 데이터를 메인 영역에 저장하는 동작을 마이그레이션 동작이라 한다.
계속해서, 도 7을 참조하면, 메모리 컨트롤러(1200)가 버퍼 영역(1111)에 쓰기 요청 또는 프로그램 커맨드를 전송한다(①). 이때, 버퍼 영역(1111)에 저장되는 데이터는 호스트(1300)에서 전송된 데이터 일 수 있다. 예시적으로, 프로그램 커맨드는 버퍼 프로그램 동작을 가리키는 커맨드 또는 데이터 쓰기 동작을 가리키는 커맨드일 수 있다.
버퍼 영역(1111)에 프로그램이 완료 된 후, 메모리 컨트롤러(1200)는 메모리 시스템이 미리 정해진 상황에 따라 마이그레이션 동작을 요청할 수 있다(②). 예를 들어, 메모리 컨트롤러(1200)는 메모리 시스템이 읽거나 쓰기 상태가 아닌 유휴 상태(이하, IDLE 상태)인 경우 버퍼 영역(1111)에 저장된 데이터를 메인 영역(1112)으로 옮기는 마이그레이션 동작을 수행할 수 있다. 메모리 장치(1100)는 마이그레이션 요청에 응답하여, 버퍼 영역(1111)의 데이터를 리드하고, 리드 데이터를 메인 영역(1112)에 프로그램 한다(③).
마이그레이션 관리자(1250)는 마이그레이션이 동작이 종료되면, 마이그레이션 종료 시간(또는 마이그레이션 타임 로그)을 기록을 수행(이하, 타임 로깅) 한다(④). 마이그레이션 종료 시간은 마이그레이션 관리자의 타이머에서 생성될 수 있다. 타이머는 마이그레이션 종료 시간 및 IVS 경과 시간 정보를 생성할 수 있다. 타이머는 메모리 컨트롤러의 컨트롤 유닛(1230, 도2 참조)에 위치할 수도 있다.
IVS 현상은 일정 시간이 지나면 완화 된다. 예를 들어, 프로그램 완료 후, IVS 현상이 발생 하지만 100ns(nano seconds) 이후에는 더 이상 프로그램 완료된 셀들의 문턱 전압이 변하지 않는다. 이는 다시 말해, 프로그램 완료 후, 100ns 시간 안에 메모리 셀의 전자 재배열 현상이 발생 및 소멸됨을 의미한다. 이렇게 프로그램 완료 후 전자들의 재배열/재결합 현상이 발생하지 않는 상태까지의 시간 간격을 IVS 타임(IVS Time)이라 정의할 수 있다. 메모리 셀들의 IVS 타임은 메모리 셀이 위치한 블록의 위치나 W/L(Word line) 및 B/L(Bit line)의 위치, 또는 P/E 싸이클(Program/Erase Cycle) 횟수에 따라 변동될 수 있다. IVS 현상에 의한 메모리 셀들의 문턱 전압 변화는 리드 마진 감소를 초래하여 리드 데이터의 신뢰성을 감소시킨다. 메모리 시스템이 마이그레이션 동작을 수행 후, 바로 메인 영역의 데이터를 리드하면 IVS 현상으로 인하여 리드 에러가 발생하여 메모리 시스템의 신뢰성이 저하 될수 있다.
메인 영역(1112)의 메모리 셀의 문턱 전압은 마이그레이션 종료 시간으로부터 IVS 타임이 경과하면 변화가 없다. 이에 따라, IVS 타임이 경과한 후에 메모리 컨트롤러(1200)가 메인 영역(1112)을 리드해도 에러가 발생하지 않거나 에러 발생율이 감소 할 수 있다. 따라서, 마이그레이션 관리자(1250)는 마이그레이션 종료 후 IVS 타임이 경과하면 RAM(1240)에 저장된 매핑 테이블(또는 맵)을 업데이트 한다(⑤). 마이그레이션 관리자(1250)는 업데이된 매핑 테이블의 로그를 RAM(1240)에 저장할 수 있다. 마이그레이션 관리자(1250)가 매핑 테이블을 업데이트 하는 것은 도 9 내지 도 10을 참조하여 상세하게 설명될 것이다.
메모리 컨트롤러(1200)는 RAM(1240)에 저장된 매핑 테이블의 정보 중에서 업데이트 된 부분에 대한 정보를 저장한다. 메모리 컨트롤러(1200)는 저장된 업데이트 로그를 메모리 장치(1100)의 매핑 테이블 저장 영역에 프로그램한다(⑥).
도 8은 도 7에 도시된 RAM과 메모리 장치의 맵핑 테이블의 구성을 보여주는 도표이다. 도 8을 참조하면, 매핑 테이블(또는 맵)은 논리적 주소(Logical Address, 이하 LA)와 물리적 주소(Physical Address, 이하 PA) 및 로그 정보를 포함한다. LA는 메모리 컨트롤러(1200)가 데이터를 저장할 때 사용하는 주소이다. PA는 실제 메모리 장치(1100)에 데이터가 저장되는 주소이다. 예를 들어, LA가 1일 때, 메모리 장치의 PA가 0인 곳에 데이터가 쓰였다고 가정하자. PA가 0인 곳이 버퍼 영역(1111)이고, 마이그레이션 동작 후, 데이터가 PA가 2인 메인 영역(1112)으로 옮겨지면 매핑 테이블의 PA도 버퍼 영역의 PA가 0에서 메인 영역의 PA 2로 변경되어야 한다.
계속해서 도 8을 참조하면, 매핑 테이블의 각각의 LA는 각각의 대응되는 PA를 갖는다. 예시적으로 LA1은 PA0에 대응된다. LA2 는 PA1에 대응 된다. LA가 N은 PA는 M과 대응된다.
로그 정보는 마이그레이션 타임 로그 정보 및 마이그레이션 수행 횟수 및 기타 정보를 포함할 수 있다. 예시적으로 LA가 1일 때, LA 1에 해당되는 마이그레이션 타임 로그 정보는 로그 정보의 ML1a로 저장될 수 있다. 또한, LA 1에 해당되는 블록 또는 메모리 셀의 마이그레이션 수행 횟수는 로그 정보의 ML1b로 저장될 수 있다. La가 1에 해당되는 PA에 마이그레이션이 수행되어 PA가 변경되는 경우의 변경 PA에 대한 정보 또한 LA1의 기타 로그 정보에 포함될 수 있다.
또한, LA가 2 또는 N일 때, LA2 또는 N에 해당되는 마이그레이션 타임 로그 정보는 로그 정보의 ML2a 또는 MLna로 저장될 수 일다. 또한, LA2 또는 LAN에 해당되는 블록 또는 메모리 셀의 마이그레이션 수행 횟수는 로그 정보의 ML2b 또는 MLnb로 저장될 수 있다. La가 2 또는 N에 해당되는 PA에 마이그레이션이 수행되어 PA가 변경 되는 경우의 변경 PA에 대한 정보 또한 LA2 또는 LAN의 기타 로그 정보에 포함될 수 있다.
마이그레이션 관리자(1250)는 매핑 정보를 이용하여 RAM에 저장된 맵을 업데이트할 수 있다. 매핑 정보는 LA와 PA 및 마이그레이션 타임 로그 정보를 포함할 수 있다. 마이그레이션 관리자(1250) 맵 업데이트 완료 후, 업데이트된 매핑 정보의 로그를 불휘발성 메모리에 저장할 수 있다.
도 9는 도 7에 도시된 RAM(1240, 도2 참조)과 메모리 장치의 맵 업데이트 동작을 보여주는 개념도이다. 도 9를 참조하면, 매핑 테이블은 RAM(1240)과 메모리 장치(1100, 도 1 참조)에 저장되어 있다.
마이그레이션 관리자(1250, 도 2 참조)가 매핑 테이블 업데이트를 수행하면 RAM(1240)에 저장된 매핑 테이블은 업데이트 된다. RAM(1240)은 데이터를 덮어쓰기가 가능하기 때문에 매핑 테이블의 변경 사항을 즉시 업데이트 할 수 있다.. 반면, 메모리 장치(1100)가 플래시 메모리인 경우에는 새로운 데이터를 쓰기 위해서 기존의 데이터를 소거해야 한다. 따라서, 맵을 업데이트 할 때마다, 메모리 장치의 소거를 수행해야 하는데 이것은 메모리 시스템(1000)의 성능 저하를 유발할 수 있다. 이에, 마이그레이션 관리자(1250)는 RAM(1240)에 저장된 매핑 테이블 업데이트를 수행할 때, 매핑 테이블의 변경사항(도9의 빗금친 곳)에 관한 정보를 RAM(1240)의 다른 공간에 저장한다. 저장된 변경 사항 관한 정보들을 추후 메모리 장치에 기입한다.
예를 들어, 도 9의 RAM에 저장된 매핑 테이블의 빗금 친 두 곳의 매핑 테이블 정보가 변경되었다고 가정하자. 각 각의 변경 사항에 관한 정보를 로그 1(Log1), 로그2(Log2) 라고 하면, 마이그레이션 관리자(1250)는 로그 1과 로그 2를 RAM에 별도로 저장한다. 마이그레이션 관리자(1250)는 저장된 로그들(Log1, Log2)을 모아서 메모리 장치(1100)에 기입한다. 메모리 장치(1100)가 불휘발성 메모리인 경우도 매핑 테이블 변경 로그들만 모아서 메모리 장치(1100)에 기입하면 처음 저장된 매핑 테이블의 소거 없이 매핑 테이블 업데이트를 수행할 수 있다.
도 10 및 도 11은 도 1에 도시된 메모리 컨트롤러(1200) 및 마이그레이션 관리자(1250)의 동작을 설명하기 위한 순서도 이다. 마이그레이션 관리자(1250)는 도 10 및 도 11에 설명된 동작을 선택적으로 수행할 수 있다.
S110 단계에서, 메모리 컨트롤러(1200)는 메모리 장치(1100)로 마이그레이션 동작을 요청한다.
S120 단계에서, 메모리 컨트롤러(1200)는 마이그레이션 동작을 하기 위해 메인 영역(1112)의 빈 공간이 있는지 확인한다. 빈 공간이란, 데이터가 쓰여지지 않은 소거 상태의 셀들이 있는 공간이다. 메인 영역(1112)에 빈 공간이 있다면 S130 단계로 진행되고, 메인 영역에 빈 공간이 없다면 종료된다.
S130 단계에서, 메모리 컨트롤러(1200)는 메모리 장치(1100)의 메인 영역(1112)의 빈 공간에 버퍼 영역(1111)에서 리드한 데이터를 프로그램하도록 메모리 장치를 제어한다.
S140 단계에서, 메모리 컨트롤러(1200)의 마이그레이션 관리자(1250)는 매핑 테이블(또는 맵)을 업데이트 한다.
도 10의 순서도에 따르면, 마이그레이션 관리자(1250)는 마이그레이션 수행 직 후, 매핑 테이블을 업데이트 한다. 매핑 테이블이 업데이트 된 후에 호스트로부터 리드 요청이 오면, 메모리 컨트롤러(1200)는 메모리 장치(1100)의 마이그레이션이 된 메인 영역에서 리드를 수행한다.
도 11은 도 1 및 7의 메모리 컨트롤러(1100)와 마이그레이션 관리자(1250)의 동작을 설명하기 위한 순서도 이다.
S210 단계에서, 메모리 컨트롤러(1200)는 메모리 장치(1100)로 마이그레이션 동작을 요청한다.
S220 단계에서, 메모리 컨트롤러(1200)는 메모리 장치(1100)의 메인 영역(1112, 도1 참조)에 마이그레이션 동작을 수행할 수 있는 빈 공간이 있는지 확인한다. 메모리 컨트롤러(1200)는 메모리 장치(1100)의 메인 영역(1112)에 빈 공간이 남아 있다면 S230 단계를 진행하고, 메인 영역(1112)에 빈 공간이 남아 있지 않다면 종료한다.
S230 단계에서, 메모리 컨트롤러(1200)는 메모리 장치(1100)의 버퍼 영역(1111)에 저장된 데이터를 리드하고, 리드 데이터를 메인 영역(1112)의 빈 공간에 프로그램한다.
S240 단계에서, 마이그레이션 관리자(1250)는 마이그레이션 종료 시간을 저장(이하, 타임 로깅)한다. 마이그레이션 관리자(1250)가 타임 로깅을 하는 이유는 메인 영역에 마이그레이션 수행 후에 메모리 셀에 저장된 전자가 안정적인 상태가 되는 시간을 기다리기 위해서이다. 마이그레이션 관리자(1250)는 메인 영역에 저장된 데이터가 안정적인 상태가 되면 매핑 테이블을 업데이트하고, 메인 영역에서 리드를 수행하여 리드 에러를 방지한다.
S250 단계에서, 마이그레이션 관리자(1250)는 타임 로깅된 시간부터 IVS타임(TIVS)이 경과했는지 판단한다. 마이그레이션 동작 수행 후, IVS타임(TIVS)이 경과되었다면 S260 단계를 수행한다. 마이그레이션 관리자(1250)는 마이그레이션 동작이 수행되고 IVS 타임(TIVS)이 경과되지 않고 호스트(1300)에서 리드 요청이 들어오면, 매핑 테이블이 업데이트 되지 않았기 때문에 메모리 컨트롤러(1200)는 버퍼 영역을 리드한다. 이에, 호스트는 리드 에러 발생 확률이 낮은 버퍼 영역의 리드 데이터를 수신할 수 있다.
S260 단계에서, 마이그레이션 관리자(1250)는 매핑 테이블을 업데이트 한다. 매핑 테이블이 업데이트 되면 이후 호스트에서 요청한 리드는 마이그레이션 동작이 수행된 메인 영역에서 수행된다. 마이그레이션 관리자(1250)가 IVS 타임(TIVS)이 지난 후에 매핑 테이블을 업데이트 하였기 때문에, 메인 영역의 저장 데이터는 안정화 상태에 있다. 따라서 IVS 타임(TIVS) 이후에 메인 영역에서 리드가 발생하더라도, IVS 현상에 의한 리드 에러가 발생활 확률이 낮아진다.
마이그레이션 관리자(1250)는 매핑 테이블을 업데이트 하고, 버퍼 영역(1111)의 메인 영역(1112)과 중복되는 데이터를 소거할 수 있다. 도 12 및 도 13은 도 1에 도시된 메모리 컨트롤러(1200) 및 마이그레이션 관리자(1250)가 쓰기 요청(또는 프로그램)시 버퍼 영역 및 메인 영역을 활용하는 방법에 관한 순서도 이다. 마이그레이션 관리자(1250)는 도 12 및 도 13에 설명된 동작을 선택적으로 수행할 수 있다.
S310 단계에서, 메모리 컨트롤러(1200)는 호스트(1300)로부터 쓰기 (또는 프로그램)동작을 요청받는다.
S320 단계에서, 메모리 컨트롤러(1200)는 버퍼 영역(1111)에 프로그램을 수행할 빈 공간이 있는지 확인한다. 메모리 컨트롤러(1200)는 버퍼 영역(1111)에 빈 공간이 있다면 S330 단계를 수행하고, 버퍼 영역(1111)에 빈 공간이 부족한 경우에는 S340 단계를 수행한다.
S330 단계에서, 메모리 컨트롤러(1200)는 메모리 장치(1100)의 버퍼 영역에 프로그램을 수행한다.
S340 단계에서, 메모리 컨트롤러(1200)는 메모리 장치(1100)의 메인 영역(1112)에 프로그램을 수행한다.
S350 단계에서, 메모리 컨트롤러(1200)의 마이그레이션 관리자(1250)는 매핑 테이블을 업데이트 한다.
도 13은 메모리 컨트롤러가 메모리 장치의 버퍼 영역의 쓰기 공간이 부족한 경우 메인 영역을 이용하는 방법을 보여주는 순서도이다.
S410 단계에서, 메모리 컨트롤러(1200)는 호스트(1300)로부터 쓰기 (또는 프로그램) 동작을 요청받는다.
S420 단계에서, 메모리 컨트롤러(1200)는 버퍼 영역(1111)에 프로그램을 수행할 빈 공간이 있는지 확인한다. 메모리 컨트롤러(1200)는 버퍼 영역(1111)에 빈 공간이 있다면 S430 단계를 수행하고, 버퍼 영역(1111)에 빈 공간이 부족한 경우에는 S440 단계를 수행한다.
S430 단계에서, 메모리 컨트롤러(1200)는 메모리 장치(1100)의 버퍼 영역(1111)에 프로그램을 수행하고, RAM(1240, 도 2 참조)에 저장된 매핑 테이블을 업데이트 한다(S480).
S440 단계에서, 메모리 컨트롤러(1200)는 버퍼 영역(1111)에 저장된 데이터 중 메인 영역(1112)으로 마이그레이션 할 수 있는 데이터가 있는지 확인한다. 버퍼 영역(1111)에 메인 영역(1112)으로 마이그레이션할 데이터가 있다면 S450 단계를 수행하고, 마이그레이션 할 데이터가 없다면 종료한다.
S440 단계에서, 버퍼 영역(1111)의 데이터들 중에서 마이그레이션을 수행할 수 있는 데이터를 판별하는 기준은 다양할 수 있다. 예를 들어, 메모리 장치(1100)의 버퍼 영역(1111)에 데이터를 기입할 때는 SLC 프로그램 방법을 사용하고, 메인 영역(1112)에 프로그램을 수행할 때는 MLC 프로그램 방법을 사용한다고 가정하자. SLC로 프로그램된 버퍼 영역(1111)의 데이터들 중에서 MLC 프로그램을 수행할 수 있는 데이터가 모인 경우 마이그레이션을 수행할 수 있다.
S450 단계에서, 마이그레이션 관리자(1250)는 버퍼 영역(1111)으로부터 메인 영역(1112)으로 데이터를 옮긴다. 즉, 마이그레이션 관리자(1250)는 버퍼 영역(1111)의 마이그레이션 할 데이터를 리드 하고, 메인 영역(1112)에 프로그램한다.
S460 단계에서, 마이그레이션 관리자(1250)는 마이그레이션 시간(migration time)을 기록한다. 즉, 마이그레이션 관리자(1250)는 마이그레이션 완료 시간을 저장한다. 여기에서, 마이그레이션 완료 시간을 저장하는 것을 타임 로깅(time logging)이라고 한다.
S470 단계에서, 마이그레이션 관리자(1250)는 타임 로깅된 시간으로부터 IVS 타임(TIVS)이 경과하였는지 판단한다. 마이그레이션 관리자(1250)는 IVS 타임(TIVS)이 경과 한 경우에 S480 단계를 수행한다. 마이그레이션 관리자(1250)는 IVS 타임(TIVS)이 경과하지 않은 경우에, S470 단계를 반복 수행한다.
도 14는 실시간으로 IVS타임을 계산하고 변경하는 동작을 설명하기 위한 순서도 이다. IVS 타임(TIVS)은 기본 값으로 고정되어 있을 수도 있고, 메모리 시스템(1000)의 환경에 따라 실시간으로 변경할 수도 있다.
S510 단계에서, 메모리 장치(1100)는 입력된 주소에 해당하는 메모리 셀 영역을 리드한다.
S520 단계에서, 메모리 컨트롤러(1200)는 에러가 있는지 확인한다. 에러가 있다면 S530 단계를 수행하고, 에러가 없다면 종료한다.
S530 단계에서, 리드를 수행한 시간과 이전의 프로그램이 완료된 시간을 이용해서 현재의 IVS 타임을 계산한다. 현재 IVS 타임은 현재 리드를 수행한 시간에서 마지막 프로그램을 수행한 시간의 차이로 계산할 수 있다. 예를 들어, 리드 이전에 프로그램을 완료했던 시간이 100ns 이고, 리드를 수행한 시간이 150ns이면, 현재 IVS 타임은 리드를 수행한 시간이 150ns에서 프로그램이 완료된 시간 100ns를 제외하면 현재 IVS 타임은 50ns이다. 현재 IVS 타임 50ns는 프로그램 후에 리드를 수행하는데 시간 간격이 50ns가 걸렸다는 의미이다.
S540 단계에서, 마이그레이션 관리자(1250)는 현재 IVS 타임과 미리 정해진 기준 IVS 타임의 크기를 비교한다. 기준 IVS 타임이 현재 IVS 타임 보다 크면, 발생한 리드 에러의 원인이 IVS 현상이 아니라고 판단하고 종료한다. 기준 IVS 타임이 현재 IVS 타임 보다 작거나 같으면, 현재 리드 에러의 원인이 IVS 현상 일 수 있다. 기준 IVS 타임이 IVS 현상을 안정화하기에는 부족한 시간일 수 있기 때문에, IVS 타임을 변경해 주어야 한다. 따라서, 현재 IVS 타임이 더 큰 경우 S550 단계를 수행한다.
S550 단계에서. 마이그레이션 관리자(1250)는 기준 IVS 타임을 현재 IVS 타임으로 수정한다. S540 단계에서 설명하였듯이, 기준 IVS 타임이 IVS 현상을 극복하기에 부족한 시간일 수 있기 때문에 현재 IVS 타임을 기준 IVS 타임 값으로 재 설정 한다. 이후, 마이그레이션 동작 후, 매핑 테이블을 업데이트 하기 위해 기다리는 시간의 기준은 새로 설정된 기준 IVS 타임이 적용될 수 있다.
도 15 및 도 16은 본 발명에 따른 메모리 시스템의 다양한 적용 예를 보여주는 블록도이다. 도 15 및 도 16를 참조하면, 메모리 시스템(2000a, 2000b)은 저장 장치(2100a, 2100b) 및 호스트(2200a, 2200b)를 포함한다. 저장 장치(2100a, 2100b)는 플래시 메모리(2110a, 2110b) 및 메모리 컨트롤러(2120a, 2120b)를 포함한다.
저장 장치(2100a, 2100b)는 메모리 카드(예를 들면, SD, MMC 등)나 착탈 가능한 이동식 저장 장치(예를 들면, USB 메모리 등)와 같은 저장 매체를 포함한다. 저장 장치(2100a, 2100b)는 호스트(2200a, 2200b)와 연결되어 사용될 수 있다. 저장 장치(2100a, 2100b)는 호스트 인터페이스를 통해 호스트와 데이터를 주고 받는다. 저장 장치(2100a, 2100b)는 호스트(2200a, 2200b)로부터 전원을 공급받아서 내부 동작을 수행할 수 있다.
도 11을 참조하면, 마이그레이션 관리자(2101a)는 플래시 메모리(2110a) 내에 포함될 수 있다. 도 12를 참조하면, 마이그레이션 관리자(2201b)는 호스트(2200b) 내에 포함될 수 있다. 본 발명의 실시 예에 따른 메모리 시스템(2000a, 2000b)은 마이그레이션 관리자를 이용하여, 불휘발성 메모리 장치의 IVS 현상으로 발생하는 리드 에러를 줄일 수 있다. 또한, 본 발명은 플래시 메모리 장치의 MLC 영역의 일부를 캐시 영역으로 할당함으로, SLC 영역의 사용 공간이 부족한 경우에도 마이그레이션 동작을 효율적으로 수행할 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 보여주는 블록도이다. 메모리 카드 시스템(3000)은 호스트(3100)와 메모리 카드(3200)를 포함한다. 호스트(3100)는 호스트 컨트롤러(3110), 호스트 접속 유닛(3120), 그리고 디램(3130)을 포함한다.
호스트(3100)는 메모리 카드(3200)에 데이터를 쓰거나, 메모리 카드(3200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(3110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(3100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(3120)을 통해 메모리 카드(3200)로 전송한다. 디램(3130)은 호스트(3100)의 메인 메모리이다.
메모리 카드(3200)는 카드 접속 유닛(3210), 카드 컨트롤러(3220), 그리고 플래시 메모리(3230)를 포함한다. 카드 컨트롤러(3220)는 카드 접속 유닛(3210)을 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(3220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리(3230)에 저장한다. 플래시 메모리(3230)는 호스트(3100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(3100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
도 13에 도시된 메모리 카드 시스템(3000)은 호스트 컨트롤러(3110), 카드 컨트롤러(3220), 또는 플래시 메모리(3230) 내에 마이그레이션 관리자(도시되지 않음)를 포함할 수 있다. 앞에서 설명한 바와 같이, 본 발명은 플래시 메모리(3230)의 IVS 현상으로 발생하는 리드 에러를 줄일 수 있다. 또한, 본 발명은 플래시 메모리(3230)의 MLC 영역의 일부를 캐시 영역으로 할당함으로, SLC 영역의 사용 공간이 부족한 경우에도 마이그레이션 동작을 효율적으로 수행할 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 솔리드 스테이트 드라이브(SSD) 시스템에 적용한 예를 보여주는 블록도이다. 도 18을 참조하면, SSD 시스템(4000)은 호스트(4100)와 SSD(4200)를 포함한다. 호스트(4100)는 호스트 인터페이스(4111), 호스트 컨트롤러(4120), 그리고 디램(4130)을 포함한다.
호스트(4100)는 SSD(4200)에 데이터를 쓰거나, SSD(4200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(4120)는 커맨드, 어드레스, 제어 신호 등의 신호(SGL)를 호스트 인터페이스(4111)를 통해 SSD(4200)로 전송한다. 디램(4130)은 호스트(4100)의 메인 메모리이다.
SSD(4200)는 호스트 인터페이스(4211)를 통해 호스트(4100)와 신호(SGL)를 주고 받으며, 전원 커넥터(power connector, 4221)를 통해 전원을 입력받는다. SSD(4200)는 복수의 불휘발성 메모리(4201~420n), SSD 컨트롤러(4210), 그리고 보조 전원 장치(4220)를 포함할 수 있다. 여기에서, 복수의 불휘발성 메모리(4201~420n)는 낸드 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등으로 구현될 수 있다.
복수의 불휘발성 메모리(4201~420n)는 SSD(4200)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리(4201~420n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(4210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(4210)는 호스트 인터페이스(4211)를 통해 호스트(4100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(4210)는 호스트(4100)의 커맨드에 따라 해당 불휘발성 메모리에 데이터를 쓰거나 해당 불휘발성 메모리로부터 데이터를 읽어낸다. SSD 컨트롤러(4210)의 내부 구성은 도 19를 참조하여 상세하게 설명된다.
보조 전원 장치(4220)는 전원 커넥터(4221)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4220)는 호스트(4100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(4220)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4220)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
도 19는 도 18에 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다. 도 19를 참조하면, SSD 컨트롤러(4210)는 NVM 인터페이스(4211), 호스트 인터페이스(4212), 마이그레이션 관리자(4213), 제어 유닛(4214), 그리고 에스램(4215)을 포함한다.
NVM 인터페이스(4211)는 호스트(4100)의 메인 메모리로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(4211)는 불휘발성 메모리(4201~420n)로부터 읽은 데이터를 호스트 인터페이스(4212)를 경유하여 호스트(4100)로 전달한다.
호스트 인터페이스(4212)는 호스트(4100)의 프로토콜에 대응하여 SSD(4200)와의 인터페이싱을 제공한다. 호스트 인터페이스(4212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(4100)와 통신할 수 있다. 또한, 호스트 인터페이스(4212)는 호스트(4100)가 SSD(4200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
마이그레이션 관리자(4213)는 앞에서 설명한 바와 같이 불휘발성 메모리(4201~420n)의 마이그레이션 동작을 관리할 수 있다. 제어 유닛(4214)은 호스트(4100)로부터 입력된 신호(SGL)를 분석하고 처리한다. 제어 유닛(4214)은 호스트 인터페이스(4212)나 NVM 인터페이스(4211)를 통해 호스트(4100)나 불휘발성 메모리(4201~420n)를 제어한다. 제어 유닛(4214)은 SSD(4200)을 구동하기 위한 펌웨어에 따라서 불휘발성 메모리(4201~420n)의 동작을 제어한다.
에스램(4215)은 불휘발성 메모리(4201~420n)의 효율적 관리를 위해 사용되는 소프트웨어(S/W)를 구동하는 데 사용될 수 있다. 또한, 에스램(4215)은 호스트(4100)의 메인 메모리로부터 입력받은 메타 데이터를 저장하거나, 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 에스램(4215)에 저장된 메타 데이터나 캐시 데이터는 보조 전원 장치(4220)를 이용하여 불휘발성 메모리(4201~420n)에 저장될 수 있다.
다시 도 19를 참조하면, 본 발명의 실시 예에 따른 SSD 시스템(4000)은 앞에서 설명한 바와 같이, 복수의 불휘발성 메모리(4201~420n)의 IVS 현상으로 발생하는 리드 에러를 줄일 수 있다. 또한, 본 발명은 복수의 불휘발성 메모리(4201~420n)의 MLC 영역의 일부를 캐시 영역으로 할당함으로, SLC 영역의 사용 공간이 부족한 경우에도 마이그레이션 동작을 효율적으로 수행할 수 있다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템을 전자 장치로 구현한 예를 보여주는 블록도이다. 여기에서, 전자 장치(5000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 20을 참조하면, 전자 장치(5000)는 메모리 시스템(5100), 전원 장치(5200), 보조 전원 장치(5250), 중앙처리장치(5300), 디램(5400), 그리고 사용자 인터페이스(5500)를 포함한다. 메모리 시스템(5100)은 플래시 메모리(5110) 및 메모리 컨트롤러(5120)를 포함한다. 메모리 시스템(5100)은 전자 장치(5000)에 내장될 수 있다.
앞에서 설명한 바와 같이, 본 발명에 따른 전자 장치(5000)는 플래시 메모리(5110)의 IVS 현상으로 발생하는 리드 에러를 줄일 수 있다. 또한, 본 발명은 플래시 메모리(5110)의 MLC 영역의 일부를 캐시 영역으로 할당함으로, SLC 영역의 사용 공간이 부족한 경우에도 마이그레이션 동작을 효율적으로 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 1300: 호스트
1210: 시스템 버스 1220: 호스트 인터페이스
1230: 컨트롤 유닛 1240: RAM
1250: 마이그레이션 관리자 1260: ECC부
1270: 메모리 인터페이스 1110: 3차원 셀 어레이
1111: 버퍼 영역 1112: 메인 영역

Claims (24)

  1. 불휘발성 메모리 시스템에 있어서,
    제1 및 제2 영역들을 포함하는 불휘발성 메모리 장치; 및
    맵핑 테이블을 기반으로 상기 제1 및 제2 영역들의 데이터를 관리하고, 상기 제1 영역에 제1 데이터를 상기 제1 영역으로부터 상기 제2 영역으로 이동시키는 마이그레이션 동작을 수행하고, 상기 마이그레이션 동작이 완료된 시점으로부터 소정의 시간이 경과한 이후에 상기 마이그레이션 동작에 따른 맵핑 테이블을 갱신하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 제1 및 제2 영역들 각각은 적어도 하나의 3차원 메모리 블록을 포함하고, 상기 적어도 하나의 3차원 메모리 블록은 비트 라인 및 공통 소스 라인 사이에 연결된 복수의 스트링들을 포함하고, 상기 복수의 스트링들 각각은 직렬 연결된 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 각각은 기판과 수직한 방향으로 적층된 워드라인들과 연결되고,
    상기 메모리 컨트롤러는 상기 맵핑 테이블을 저장하도록 구성된 휘발성 메모리를 포함하고,
    상기 맵핑 테이블은 논리 주소들, 상기 논리 주소들 각각과 대응하는 물리 주소들, 및 상기 논리 주소들 각각과 대응하는 로그 정보를 포함하고,
    상기 로그 정보는 마이그레이션 시간 로그 정보 및 상기 마이그레이션 동작 이후에 상기 제1 데이터가 저장된 상기 제2 영역의 물리 주소를 포함하고,
    상기 맵핑 테이블을 갱신한 경우, 상기 메모리 컨트롤러는 상기 로그 정보를 기반으로 상기 갱신된 맵핑 테이블을 상기 휘발성 메모리의 다른 위치에 저장하고, 상기 휘발성 메모리의 다른 위치로부터 상기 불휘발성 메모리 장치로 상기 갱신된 맵핑 테이블을 복사하도록 구성되고,
    상기 메모리 컨트롤러는 상기 마이그레이션 동작이 완료된 이후에 호스트로부터 수신된 읽기 요청에 응답하여 읽기 동작을 수행하도록 더 구성되고,
    상기 읽기 요청이 상기 소정의 시간이 경과하기 전에 수신된 경우, 상기 맵핑 테이블이 갱신되기 전의 상기 맵핑 테이블을 참조하여 상기 읽기 동작이 수행되고,
    상기 소정의 시간이 경과한 이후에 상기 읽기 요청이 수신된 경우, 상기 갱신된 맵핑 테이블을 참조하여 상기 읽기 동작이 수행되는 불휘발성 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 마이그레이션 동작이 완료된 시점으로부터 상기 소정의 시간이 경과하기 전에 상기 읽기 요청이 수신된 경우, 상기 메모리 컨트롤러는 상기 맵핑 테이블을 기반으로 상기 제1 영역으로부터 상기 제1 데이터를 읽도록 구성되고,
    상기 마이그레이션 동작이 완료된 시점으로부터 상기 소정의 시간이 경과한 이후에 상기 읽기 요청이 수신된 경우, 상기 메모리 컨트롤러는 상기 맵핑 테이블을 기반으로 상기 제2 영역으로부터 상기 제1 데이터를 읽도록 구성되는 불휘발성 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 호스트로부터 쓰기 요청 및 제2 데이터를 수신하고, 상기 수신된 제2 데이터를 상기 제1 영역에 저장하도록 구성되는 불휘발성 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 메모리 컨트롤러는 유휴 구간 동안, 상기 제1 영역의 상기 제2 데이터를 상기 제2 영역으로 이동하도록 구성되는 불휘발성 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 호스트로부터 쓰기 요청 및 제2 데이터를 수신하고, 상기 제1 영역에 상기 제2 데이터를 저장할 공간이 충분한지 판별하고, 상기 판별의 결과를 기반으로 상기 제1 영역 또는 상기 제2 영역에 상기 제2 데이터를 기입하도록 구성되는 불휘발성 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 제1 영역에 상기 제2 데이터를 저장할 공간이 충분한 경우, 상기 메모리 컨트롤러는 상기 제1 영역에 상기 제2 데이터를 저장하도록 구성되고, 상기 제1 영역에 상기 제2 데이터를 저장할 공간이 충분하지 않은 경우, 상기 메모리 컨트롤러는 상기 제2 영역에 상기 제2 데이터를 저장하도록 구성되는 불휘발성 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 제1 영역은 셀 당 N-비트(N은 자연수)를 저장하도록 구성된 제1 메모리 셀들을 포함하고,
    상기 제2 영역은 셀 당 M-비트(M은 상기 N보다 큰 자연수)를 저장하도록 구성된 제2 메모리 셀들을 포함하는 불휘발성 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 제1 데이터가 저장된 상기 제1 영역의 제1 메모리 위치를 가리키는 제1 물리 주소를 상기 제1 데이터가 이동된 상기 제2 영역의 제2 메모리 위치를 가리키는 제2 물리 주소로 변경함으로써, 상기 맵핑 테이블을 갱신하도록 구성되는 불휘발성 메모리 시스템.
  9. 제 1 항에 있어서,
    상기 소정의 시간은 상기 제2 영역의 메모리 셀들의 위치들 및 프로그램 및 소거 사이클 횟수 중 적어도 하나에 기반되는 불휘발성 메모리 시스템.
  10. 제 1 항에 있어서,
    상기 소정의 시간은 상기 제2 영역의 메모리 셀들이 프로그램된 이후에 상기 제2 영역의 상기 메모리 셀들의 문턱 전압 들이 안정화되는 IVS(initial verify shift) 시간인 불휘발성 메모리 시스템.
  11. 메모리 컨트롤러 및 적어도 하나의 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법에 있어서,
    상기 적어도 하나의 불휘발성 메모리 장치는 적어도 하나의 3차원 메모리 블록을 포함하고, 상기 적어도 하나의 3차원 메모리 블록은 비트 라인 및 공통 소스 라인 사이에 연결된 복수의 스트링들을 포함하고, 상기 복수의 스트링들 각각은 직렬 연결된 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 각각은 기판과 수직한 방향으로 적층된 워드라인들과 연결되고,
    상기 동작 방법은:
    상기 적어도 하나의 불휘발성 메모리 장치의 제1 영역에 저장된 제1 데이터를 상기 제1 영역으로부터 상기 적어도 하나의 불휘발성 메모리 장치의 제2 영역으로 마이그레이션하는 단계;
    상기 마이그레이션이 완료된 시점으로부터 소정의 시간이 경과한 이후에 맵핑 테이블을 갱신하는 단계; 및
    상기 마이그레이션이 완료된 이후에 호스트로부터 읽기 요청을 수신하는 단계를 포함하고,
    상기 메모리 컨트롤러는 상기 맵핑 테이블을 기반으로 상기 적어도 하나의 불휘발성 메모리 장치의 상기 제1 영역 및 상기 제2 영역에 저장된 데이터를 관리하도록 구성되고,
    상기 메모리 컨트롤러는 상기 맵핑 테이블을 저장하도록 구성된 휘발성 메모리를 포함하고,
    상기 맵핑 테이블은 논리 주소들, 상기 논리 주소들 각각과 대응하는 물리 주소들, 및 상기 논리 주소들 각각과 대응하는 로그 정보를 포함하고,
    상기 로그 정보는 마이그레이션 시간 로그 정보 및 마이그레이션 동작 이후에 상기 제1 데이터가 저장된 상기 제2 영역의 물리 주소를 포함하고,
    상기 맵핑 테이블을 갱신한 경우, 상기 메모리 컨트롤러는 상기 로그 정보를 기반으로 상기 갱신된 맵핑 테이블을 상기 휘발성 메모리의 다른 위치에 저장하고, 상기 휘발성 메모리의 다른 위치로부터 상기 불휘발성 메모리 장치로 상기 갱신된 맵핑 테이블을 복사하도록 구성되고,
    상기 읽기 요청이 상기 소정의 시간이 경과하기 전에 수신된 경우, 상기 맵핑 테이블이 갱신되기 전의 상기 맵핑 테이블을 참조하여 읽기 동작이 수행되고,
    상기 소정의 시간이 경과한 이후에 상기 읽기 요청이 수신된 경우, 상기 갱신된 맵핑 테이블을 참조하여 상기 읽기 동작이 수행되는 동작 방법.
  12. 제 11 항에 있어서,
    상기 마이그레이션 동작이 완료된 시점으로부터 상기 소정의 시간이 경과하기 전에 상기 읽기 요청이 수신된 경우, 상기 읽기 동작은 상기 제1 영역에 대해 수행되어 상기 제1 데이터가 읽어지고,
    상기 마이그레이션 동작이 완료된 시점으로부터 상기 소정의 시간이 경과한 이후에 상기 읽기 요청이 수신된 경우, 상기 읽기 동작은 상기 제2 영역에 대해 수행되어 상기 제1 데이터가 읽어지는 동작 방법.
  13. 제 11 항에 있어서,
    상기 호스트로부터 쓰기 요청 및 제2 데이터를 수신하는 단계;
    상기 제1 영역에 상기 제2 데이터를 저장할 공간이 충분한지 판별하는 단계; 및
    상기 판별의 결과를 기반으로 상기 제1 영역 또는 상기 제2 영역에 상기 제2 데이터를 저장하는 단계를 포함하는 동작 방법.
  14. 제 13 항에 있어서,
    상기 판별의 결과를 기반으로 상기 제1 영역 또는 상기 제2 영역에 상기 제2 데이터를 저장하는 단계는:
    상기 제1 영역에 공간이 충분한 경우, 상기 제2 데이터를 상기 제1 영역에 저장하는 단계; 및
    상기 제1 영역에 공간이 충분하지 않은 경우, 상기 제1 영역으로부터 데이터를 상기 제2 영역으로 마이그레이션하는 단계를 포함하는 동작 방법.
  15. 제 14 항에 있어서,
    상기 제1 영역에 공간이 충분하지 않은 경우, 상기 제1 영역으로부터 데이터를 상기 제2 영역으로 마이그레이션하는 단계는:
    상기 제1 영역의 데이터 중 마이그레이션될 데이터를 결정하는 단계;
    상기 결정된 데이터를 상기 제1 영역으로부터 상기 제2 영역으로 마이그레이션하는 단계; 및
    상기 결정된 데이터를 마이그레이션하는 것이 완료된 시점으로부터 상기 소정의 시간이 경과한 이후에 상기 맵핑 테이블을 갱신하는 단계를 포함하는 동작 방법.
  16. 제 11 항에 있어서,
    상기 호스트로부터 다른 읽기 요청 및 어드레스를 수신하는 단계;
    상기 수신된 어드레스에 대응하는 데이터를 읽는 단계;
    상기 읽은 데이터에 에러가 존재하는지 판별하는 단계;
    상기 판별 결과를 기반으로 이전 프로그램 실행 시간 및 읽기 실행 시간을 사용하여 IVS(initial verify shift) 시간을 연산하는 단계;
    상기 연산된 IVS 시간을 상기 소정의 시간과 비교하는 단계; 및
    상기 비교의 결과를 기반으로 상기 소정의 시간을 상기 연산된 IVS 시간으로 변경하는 단계를 포함하는 동작 방법.
  17. 저장 장치에 있어서,
    제1 영역 및 제2 영역을 포함하는 적어도 하나의 불휘발성 메모리 장치; 및
    상기 제1 및 제2 영역들에 저장된 데이터를 관리하는데 사용되는 맵핑 테이블을 저장하도록 구성된 휘발성 메모리를 포함하는 메모리 컨트롤러를 포함하고,
    상기 적어도 하나의 불휘발성 메모리 장치들 각각은 적어도 하나의 3차원 메모리 블록을 포함하고, 상기 적어도 하나의 3차원 메모리 블록은 비트 라인 및 공통 소스 라인 사이에 연결된 복수의 스트링들을 포함하고, 상기 복수의 스트링들 각각은 직렬 연결된 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 각각은 기판과 수직한 방향으로 적층된 워드라인들과 연결되고,
    상기 메모리 컨트롤러는 상기 휘발성 메모리의 상기 맵핑 테이블을 사용하여 상기 제1 및 제2 영역들에 저장된 데이터를 관리하고, 상기 제1 영역의 데이터를 상기 제1 영역으로부터 상기 제2 영역으로 마이그레이션하고, 상기 마이그레이션이 완료된 시점으로부터 소정의 시간이 경과한 이후에 상기 맵핑 테이블을 갱신하여 상기 데이터가 상기 제2 영역으로 마이그레이션되었음을 반영하도록 구성되고,
    상기 맵핑 테이블은 논리 주소들, 상기 논리 주소들 각각과 대응하는 물리 주소들, 및 상기 논리 주소들 각각과 대응하는 로그 정보를 포함하고,
    상기 로그 정보는 마이그레이션 시간 로그 정보 및 마이그레이션 동작 이후에 상기 데이터가 저장된 상기 제2 영역의 물리 주소를 포함하고,
    상기 맵핑 테이블을 갱신한 경우, 상기 메모리 컨트롤러는 상기 로그 정보를 기반으로 상기 갱신된 맵핑 테이블을 상기 휘발성 메모리의 다른 위치에 저장하고, 상기 휘발성 메모리의 다른 위치로부터 상기 불휘발성 메모리 장치로 상기 갱신된 맵핑 테이블을 복사하도록 구성되고,
    상기 메모리 컨트롤러는 상기 마이그레이션 동작이 완료된 이후에 호스트로부터 수신된 읽기 요청에 응답하여 읽기 동작을 수행하도록 더 구성되고,
    상기 읽기 요청이 상기 소정의 시간이 경과하기 전에 수신된 경우, 상기 맵핑 테이블이 갱신되기 전의 상기 맵핑 테이블을 참조하여 상기 읽기 동작이 수행되고,
    상기 소정의 시간이 경과한 이후에 상기 읽기 요청이 수신된 경우, 상기 갱신된 맵핑 테이블을 참조하여 상기 읽기 동작이 수행되는 저장 장치.
  18. 제 17 항에 있어서,
    상기 마이그레이션 동작이 완료된 시점으로부터 상기 소정의 시간이 경과하기 전에 상기 읽기 요청이 수신된 경우, 상기 메모리 컨트롤러는 상기 제1 영역에 대하여 상기 읽기 동작을 수행하도록 구성되고,
    상기 마이그레이션 동작이 완료된 시점으로부터 상기 소정의 시간이 경과한 이후에 상기 읽기 요청이 수신된 경우, 상기 메모리 컨트롤러는 상기 제2 영역에 대하여 상기 읽기 동작을 수행하도록 구성되는 저장 장치.

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