KR20210055514A - 스토리지 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 개선된 속도의 마이그레이션 성능을 갖는 스토리지 장치는 제1 메모리 블록, 제2 메모리 블록, 및 제1 메모리 블록 및 제2 메모리 블록에 저장될 데이터를 임시로 저장하는 버퍼 메모리 블록을 포함하는 메모리 장치 및 호스트로부터 수신된 마이그레이션 요청에 응답하여 버퍼 메모리 블록에 저장된 데이터를 제1 메모리 블록에 저장하고, 데이터가 제1 메모리 블록에 저장되는 동안, 마이그레이션 요청과 연관된 동작의 수행이 지연되는지 여부에 따라, 데이터를 저장할 메모리 블록을 제1 메모리 블록에서 제2 메모리 블록으로 변경하도록 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.

Description

스토리지 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 스토리지 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트 폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 개선된 마이그레이션 성능을 갖는 스토리지 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 스토리지 장치는 제1 메모리 블록, 제2 메모리 블록, 및 제1 메모리 블록 및 제2 메모리 블록에 저장될 데이터를 임시로 저장하는 버퍼 메모리 블록을 포함하는 메모리 장치 및 호스트로부터 수신된 마이그레이션 요청에 응답하여 버퍼 메모리 블록에 저장된 데이터를 제1 메모리 블록에 저장하고, 데이터가 제1 메모리 블록에 저장되는 동안, 마이그레이션 요청과 연관된 동작의 수행이 지연되는지 여부에 따라, 데이터를 저장할 메모리 블록을 제1 메모리 블록에서 제2 메모리 블록으로 변경하도록 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는 호스트로부터 수신된 마이그레이션 요청에 응답하여 버퍼 메모리 블록에 저장된 데이터가 제1 메모리 블록 또는 제2 메모리 블록에 저장되도록 메모리 장치를 제어하는 마이그레이션 제어부 및 마이그레이션 요청과 연관된 동작의 수행이 지연되는지 여부에 따라, 제1 메모리 블록 또는 제2 메모리 블록 중 데이터가 저장될 메모리 블록을 결정하는 쓰기 위치 설정부를 포함한다.
본 발명의 실시 예에 따른 스토리지 장치의 동작 방법은 호스트로부터 수신된 마이그레이션 요청에 따라 버퍼 메모리 블록에 저장된 데이터를 제1 메모리 블록에 저장하는 단계 및 데이터가 제1 메모리 블록에 저장되는 동안, 마이그레이션 요청과 연관된 동작의 수행이 지연되는지 여부에 따라, 버퍼 메모리 블록에 저장된 데이터를 제2 메모리 블록에 저장하는 단계를 포함한다.
본 기술에 따른 스토리지 장치 및 그 동작 방법은 개선된 마이그레이션 성능을 제공한다.
도 1은 스토리지 장치를 설명하기 위한 블록도이다.
도 2는 터보 라이트와 노멀 라이트를 설명하기 위한 도면이다.
도 3은 제1 메모리 블록에 데이터를 마이그레이션하는 동작을 설명하는 도면이다.
도 4는 제1 메모리 블록 및 제2 메모리 블록에 데이터를 마이그레이션하는 동작을 설명하기 위한 도면이다.
도 5는 제1 메모리 블록 및 제3 메모리 블록에 데이터를 마이그레이션하는 동작을 설명하기 위한 도면이다.
도 6은 커맨드 큐의 구조 및 마이그레이션 동작을 설명하기 위한 도면이다.
도 7은 일 실시 예에 따른 마이그레이션 동작을 설명하기 위한 도면이다.
도 8은 일 실시 예에 따른 마이그레이션 동작을 설명하기 위한 도면이다.
도 9는 다른 실시 예에 따른 데이터 마이그레이션 동작을 설명하기 위한 도면이다.
도 10은 다른 실시 예에 따른 데이터 마이그레이션 동작을 설명하기 위한 도면이다.
도 11은 실시 예에 따른 스토리지 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 12는 노멀 메모리 블록에 데이터를 마이그레이션하는 과정을 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 메모리 장치(100)를 설명하기 위한 도면이다.
도 14는 도 13의 메모리 블록(BLKi)을 설명하기 위한 도면이다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 스토리지 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다.
스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 스토리지 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 스토리지 장치, PCI(peripheral component interconnection) 카드 형태의 스토리지 장치, PCI-E(PCI express) 카드 형태의 스토리지 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 스토리지 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 복수의 메모리 다이들을 포함할 수 있다. 복수의 메모리 다이들 각각은 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 메모리 셀 어레이 중 수신된 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 선택된 영역을 엑세스 한다는 것은 선택된 영역에 대해서 수신된 커맨드에 해당하는 동작을 수행함을 의미한다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 장치(100)는 복수의 메모리 다이들을 포함할 수 있다. 각 메모리 다이는 적어도 하나의 메모리 셀 어레이를 포함할 수 있다. 복수의 메모리 다이들은 다이 인터리빙(Die Interleaving) 동작, 채널 인터리빙 동작, 웨이 인터리빙 동작 또는 플레인 인터리빙 동작을 통해 제어될 수 있다.
본 발명의 실시 예에서, 메모리 장치(100)는 버퍼 메모리 블록(110) 및 노멀 메모리 블록(120)을 포함할 수 있다. 버퍼 메모리 블록(110)은 메모리 컨트롤러(200)로부터 수신된 데이터를 임시로 저장하는 메모리 블록일 수 있다. 버퍼 메모리 블록(110)에 임시로 저장된 데이터는 노멀 메모리 블록(120)으로 마이그레이션될 수 있다. 버퍼 메모리 블록(110)에 포함된 메모리 셀들은 하나의 데이터 비트를 저장할 수 있다. 노멀 메모리 블록(120)에 포함된 메모리 셀들은 하나 이상의 데이터 비트를 저장할 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 펌웨어(FW)는 호스트(300)로부터 입력된 요청을 수신하거나 호스트(300)로 응답을 출력하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트(300)의 인터페이스와 메모리 장치(100)의 인터페이스 사이의 동작의 관리하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)에 커맨드를 제공하거나, 메모리 장치(100)로부터 응답을 수신하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 어드레스(Logical Address, LA)를 입력 받고, 논리 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(Logical Block Address, LBA)일 수 있고, 물리 어드레스는 물리 블록 어드레스(Physical Block Address, PBA)일 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection), 리드 리클레임(read reclaim) 등의 배경 동작(background operation)을 수행하기 위해 사용되는 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
본 발명의 실시 예에서, 메모리 컨트롤러(200)는 마이그레이션 제어부(210), 쓰기 위치 설정부(220) 및 커맨드 큐(230)를 포함할 수 있다.
마이그레이션 제어부(210)는 호스트(300)로부터 마이그레이션 요청을 수신하고, 버퍼 메모리 블록(110)에 임시로 저장된 데이터가 노멀 메모리 블록(120)으로 마이그레이션되도록 메모리 장치(100)를 제어할 수 있다.
쓰기 위치 설정부(220)는 버퍼 메모리 블록(110)에 임시로 저장된 데이터를 노멀 메모리 블록(120)에 포함된 복수의 메모리 블록들(미도시) 중 어느 메모리 블록에 마이그레이션할 것인지 결정할 수 있다. 쓰기 위치 설정부(220)는 호스트의 마이그레이션 요청과 연관된 동작의 지연 여부를 기반으로, 버퍼 메모리 블록(110)에 임시로 저장된 데이터를 어느 메모리 블록에 마이그레이션할 것인지 결정하고, 저장 위치 정보를 생성할 수 있다. 마이그레이션 제어부(210)는 쓰기 위치 설정부(220)로부터 수신한 저장 위치 정보를 기반으로, 버퍼 메모리 블록(110)에 임시로 저장된 데이터가 노멀 메모리 블록(120)에 마이그레이션되도록 메모리 장치(100)를 제어할 수 있다.
커맨드 큐(230)는 호스트(300)로부터 수신된 요청에 대응하는 커맨드들을 저장할 수 있다. 예를 들어, 호스트(300)로부터 마이그레이션 요청이 수신된 경우, 커맨드 큐(230)는 리드 커맨드 및 프로그램 커맨드들의 그룹을 저장할 수 있다. 마이그레이션 제어부(210)는 커맨드 큐(230)에 저장된 커맨드들을 참조하여 버퍼 메모리 블록(110)에 임시로 저장된 데이터를 리드하고, 노멀 메모리 블록(120)에 프로그램함으로써 마이그레이션을 수행할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 터보 라이트와 노멀 라이트를 설명하기 위한 도면이다.
도 2를 참조하면, 호스트(300)는 메모리 컨트롤러(200)에 터보 라이트 요청 또는 노멀 라이트 요청을 전달할 수 있다. 메모리 컨트롤러(200)는 노멀 라이트 요청을 수신하면, 노멀 라이트 요청에 대응되는 데이터가 노멀 메모리 블록(120)에 저장되도록 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 터보 라이트 요청을 수신하면, 터보 라이트 요청에 대응되는 데이터가 버퍼 메모리 블록(110)에 임시로 저장되도록 메모리 장치(100)를 제어할 수 있다.
호스트(300)는 메모리 컨트롤러(200)에 마이그레이션 요청을 전달할 수 있다. 메모리 컨트롤러(200)는 마이그레이션 요청을 수신하면, 버퍼 메모리 블록(110)에 임시로 저장된 데이터가 노멀 메모리 블록(120)으로 마이그레이션되도록 메모리 장치(100)를 제어할 수 있다.
노멀 메모리 블록(120)은 제1 메모리 블록(121) 및 제2 메모리 블록(122)을 포함할 수 있다. 제1 메모리 블록(121)에 포함된 메모리 셀은 제2 메모리 블록(122)에 포함된 메모리 셀보다 많은 수의 데이터 비트를 저장할 수 있다. 예를 들어, 제1 메모리 블록(121)에 포함된 메모리 셀은 둘 이상의 데이터 비트를 저장할 수 있다. 제2 메모리 블록(122)에 포함된 메모리 셀은 하나의 데이터 비트를 저장할 수 있다.
제2 메모리 블록(122)에 포함된 메모리 셀은 제1 메모리 블록(121)에 포함된 메모리 셀보다 적은 수의 비트를 저장하므로, 프로그램 분포들 간의 분포 간격이 상대적으로 넓을 수 있다. 따라서, 제1 메모리 블록(121)에 포함된 메모리 셀에 데이터를 저장할 때보다 제2 메모리 블록(122)에 포함된 메모리 셀에 데이터를 저장할 때 신뢰성 있는 데이터를 빠르게 저장할 수 있다.
도 3은 제1 메모리 블록에 데이터를 마이그레이션하는 동작을 설명하는 도면이다.
도 3을 참조하면, 버퍼 메모리 블록(110)은 제1 데이터(DATA1) 내지 제4 데이터(DATA4)를 임시로 저장할 수 있다. 즉, 메모리 컨트롤러(200)는 호스트(300)로부터 마이그레이션 요청을 수신하기 전에 호스트(300)로부터 수신된 터보 라이트 요청에 응답하여, 터보 라이트 요청에 대응하는 데이터인 제1 데이터(DATA1) 내지 제4 데이터(DATA4)가 버퍼 메모리 블록(110)에 저장되도록 메모리 장치(100)를 제어할 수 있다.
호스트(300)로부터 마이그레이션 요청이 수신되면, 마이그레이션 제어부(210)는 버퍼 메모리 블록(110)에 저장된 제1 데이터(DATA1) 내지 제4 데이터(DATA4)가 노멀 메모리 블록(120)에 저장되도록 메모리 장치(100)를 제어하는 마이그레이션 동작을 수행할 수 있다.
마이그레이션 제어부(210)는 마이그레이션 요청에 대응하여 커맨드 큐(230)에 저장된 마이그레이션 커맨드에 따라 마이그레이션 동작을 수행할 수 있다. 구체적으로, 마이그레이션 제어부(210)는 커맨드 큐(230)에 저장된 커맨드 정보를 사용하여, 버퍼 메모리 블록(110)에 임시로 저장된 데이터가 리드되고, 리드된 데이터가 노멀 메모리 블록(120)에 프로그램되도록 메모리 장치(100)를 제어하는 마이그레이션 동작을 수행할 수 있다.
쓰기 위치 설정부(220)는 커맨드 큐(230)에 저장된 지연 관련 정보를 기반으로, 제1 데이터(DATA1) 내지 제4 데이터(DATA4)가 제1 메모리 블록(121) 또는 제2 메모리 블록(122) 중 어느 메모리 블록에 저장될 것인지 결정하고, 쓰기 위치 정보를 생성할 수 있다. 지연 관련 정보는 커맨드들의 우선 순위 정보 또는 커맨드의 타임 아웃 정보일 수 있다. 쓰기 위치 정보는 제1 메모리 블록(121) 또는 제2 메모리 블록(122)의 물리 어드레스 정보를 포함할 수 있다.
마이그레이션 제어부(210)는 쓰기 위치 설정부(220)로부터 쓰기 위치 정보를 수신하고, 쓰기 위치 정보를 기반으로 제1 데이터(DATA1) 내지 제4 데이터(DATA4)가 제1 메모리 블록(121) 또는 제2 메모리 블록(122) 중 어느 하나에 저장되도록 메모리 장치(100)를 제어할 수 있다.
제1 데이터(DATA1) 내지 제4 데이터(DATA4)가 제1 메모리 블록(121)에 저장되는 경우, 마이그레이션 시간은 T1일 수 있다. 마이그레이션 시간은 제1 데이터(DATA1) 내지 제4 데이터(DATA4)를 버퍼 메모리 블록(110)에서 리드하는 시간 및 리드한 제1 데이터(DATA1) 내지 제4 데이터(DATA4)를 제1 메모리 블록(121)에 프로그램하는 시간을 포함할 수 있다.
도 4는 제1 메모리 블록 및 제2 메모리 블록에 데이터를 마이그레이션하는 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 마이그레이션 제어부(210)는 호스트(300)로부터 마이그레이션 요청이 수신되면, 버퍼 메모리 블록(110)에 저장된 제1 데이터(DATA1) 내지 제4 데이터(DATA4)가 노멀 메모리 블록(120)에 저장되도록 메모리 장치(100)를 제어하는 마이그레이션 동작을 수행할 수 있다.
쓰기 위치 설정부(220)는 커맨드 큐(230)에 저장된 지연 관련 정보를 기반으로, 커맨드에 대응하는 동작의 수행이 지연되는지 여부를 결정할 수 있다. 쓰기 위치 설정부(220)는 커맨드에 대응하는 동작의 수행이 지연되는지 여부에 따라 제1 데이터(DATA1) 내지 제4 데이터(DATA4)가 제1 메모리 블록(121) 또는 제2 메모리 블록(122) 중 어느 메모리 블록에 저장될 것인지 결정할 수 있다. 지연 관련 정보는 커맨드들의 우선 순위 정보 또는 커맨드의 타임 아웃 정보일 수 있다.
쓰기 위치 설정부(220)는 제1 데이터(DATA1) 내지 제3 데이터(DATA3)가 제1 메모리 블록(121)에 저장된 이후 커맨드에 대응하는 동작의 수행이 지연된다고 결정할 수 있다. 쓰기 위치 설정부(220)는 커맨드에 대응하는 동작의 수행이 지연된다고 결정하고, 제4 데이터(DATA4)를 제2 메모리 블록(122)에 저장되도록 쓰기 위치 정보를 생성할 수 있다.
제1 메모리 블록(121)에 포함된 메모리 셀에 데이터를 저장할 때보다 제2 메모리 블록(122)에 포함된 메모리 셀에 데이터를 저장할 때 신뢰성 있는 데이터를 빠르게 저장할 수 있다. 따라서, 제1 데이터(DATA1) 내지 제4 데이터(DATA4)를 모두 제1 메모리 블록(121)에 마이그레이션할 때의 마이그레이션 시간 T1과 비교하여, 제1 데이터(DATA1) 내지 제3 데이터(DATA3)를 제1 메모리 블록(121)에 마이그레이션할 때의 시간 T2와 제4 데이터(DATA4)를 제2 메모리 블록(122)에 마이그레이션할 때의 시간 T3의 합인 T4가 더 작을 수 있다(T4 < T1).
마이그레이션 제어부(210)는 제1 데이터(DATA1) 내지 제4 데이터(DATA4)가 제1 메모리 블록(121) 또는 제2 메모리 블록(122)에 저장되면, 호스트(300)에게 마이그레이션 완료 정보를 통지할 수 있다.
호스트(300)에게 마이그레이션 완료 정보를 통지한 이후, 메모리 컨트롤러(200)는 유휴 시간에 제2 메모리 블록(122)에 저장된 제4 데이터(DATA4)가 제1 메모리 블록(121)으로 이동되도록 메모리 장치(100)를 제어할 수 있다.
본 발명의 실시 예에는, 버퍼 메모리 블록(110)에 임시로 저장된 데이터를 서로 다른 노멀 메모리 블록에 마이그레이션함으로써 호스트(300)에게 마이그레이션 완료 정보를 통지하는 응답 시간을 줄일 수 있다.
즉, 실시 예에 따른 메모리 스토리지 장치(50)는 커맨드에 대응하는 동작의 수행이 지연되는지 여부에 따라 더 적은 데이터 비트를 저장할 수 있는 메모리 셀을 포함하는 노멀 메모리 블록에 데이터를 마이그레이션함으로써 마이그레이션 시간을 단축시킬 수 있다.
도 5는 제1 메모리 블록 및 제3 메모리 블록에 데이터를 마이그레이션하는 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 노멀 메모리 블록(120)은 제3 메모리 블록(123)을 더 포함할 수 있다. 제3 메모리 블록(123)에 포함된 메모리 셀은 제1 메모리 블록(121)에 포함된 메모리 셀보다 적은 수의 데이터 비트를 저장하고, 제2 메모리 블록(122)에 포함된 메모리 셀보다 많은 수의 데이터 비트를 저장할 수 있다.
제3 메모리 블록(123)에 포함된 메모리 셀은 제1 메모리 블록(121)에 포함된 메모리 셀보다 적은 수의 비트를 저장하므로, 프로그램 분포들 간의 분포 간격이 상대적으로 넓을 수 있다. 따라서, 제1 메모리 블록(121)에 포함된 메모리 셀에 데이터를 저장할 때보다 제3 메모리 블록(123)에 포함된 메모리 셀에 데이터를 저장할 때 신뢰성 있는 데이터를 빠르게 저장할 수 있다.
한편, 제3 메모리 블록(123)에 포함된 메모리 셀은 제2 메모리 블록(122)에 포함된 메모리 셀보다 많은 수의 비트를 저장하므로, 프로그램 분포들 간의 분포 간격이 상대적으로 좁을 수 있다. 따라서, 제3 메모리 블록(123)에 포함된 메모리 셀에 데이터를 저장할 때보다 제2 메모리 블록(122)에 포함된 메모리 셀에 데이터를 저장할 때 신뢰성 있는 데이터를 빠르게 저장할 수 있다.
쓰기 위치 설정부(220)는 제1 데이터(DATA1) 내지 제3 데이터(DATA3)가 제1 메모리 블록(121)에 저장된 이후 커맨드에 대응하는 동작의 수행이 지연된다고 결정할 수 있다. 쓰기 위치 설정부(220)는 커맨드에 대응하는 동작의 수행이 지연된다고 결정하고, 제4 데이터(DATA4)를 제3 메모리 블록(123)에 저장되도록 쓰기 위치 정보를 생성할 수 있다.
제4 데이터(DATA4)를 제3 메모리 블록(123)에 마이그레이션하는 시간 T5는 제4 데이터(DATA4)를 제2 메모리 블록(122)에 마이그레이션하는 시간 T3보다 클 수 있으므로, 도 5에 도시된 총 마이그레이션 시간인 T6은 도 3에 도시된 총 마이그레이션 시간인 T1보다 작고, 도 4에 도시된 총 마이그레이션 시간인 T4보다 클 수 있다.
도4 및 도 5를 참조하면, 실시 예에 따른 스토리지 장치(50)는 버퍼 메모리 블록(110)에 저장된 데이터 중 제1 메모리 블록(121)에 마이그레이션되지 않은 데이터를 제2 메모리 블록(122) 또는 제3 메모리 블록(123)에 선택적으로 마이그레이션할 수 있다. 즉, 실시 예에 따른 스토리지 장치(50)는 마이그레이션 시간 및 메모리 셀의 논리적 저장 공간의 효율적인 활용을 고려하여 데이터를 서로 다른 메모리 블록에 선택적으로 마이그레이션할 수 있다.
도 6은 커맨드 큐의 구조 및 마이그레이션 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 호스트(300)로부터 마이그레이션 요청이 수신되면, 커맨드 큐(230)에 마이그레이션 커맨드들이 생성될 수 있다. 마이그레이션 커맨드들은 버퍼 메모리 블록(110)에 임시로 저장된 데이터를 노멀 메모리 블록(120)으로 마이그레이션하기 위한 커맨드들일 수 있다. 마이그레이션 커맨드는 DATA1에 대한 리드 커맨드, DATA2에 대한 리드 커맨드, DATA3에 대한 리드 커맨드, DATA4에 대한 리드 커맨드, DATA1에 대한 프로그램 커맨드, DATA2에 대한 프로그램 커맨드, DATA3에 대한 프로그램 커맨드 및 DATA4에 대한 프로그램 커맨드를 포함할 수 있다. 마이그레이션 커맨드들은 순차적으로 처리될 수 있다. 설명의 편의를 위해 리드 커맨드들이 모두 처리된 이후 프로그램 커맨드들이 처리되는 것으로 도시하였으나, 리드 커맨드와 프로그램 커맨드의 순서는 이에 제한되지 않는다.
마이그레이션 커맨드들이 생성되면, 마이그레이션 제어부(210)는 커맨드 큐(230)로부터 커맨드 정보를 수신하고, 메모리 장치(100)에 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 전달할 수 있다. 마이그레이션 제어부(210)가 메모리 장치(100)에 프로그램 커맨드를 전달하는 경우, 쓰기 위치 설정부(220)로부터 데이터를 프로그램할 메모리 블록의 위치 정보를 수신하고, 위치 정보를 기반으로 생성된 어드레스를 메모리 장치(100)에 전달할 수 있다.
도 6에 도시된 실시 예에서, 쓰기 위치 설정부(220)는 제1 메모리 블록(121)의 위치 정보를 마이그레이션 제어부(210)에 전달할 수 있다. 마이그레이션 제어부(210)는 커맨드 큐(230)에 저장된 리드 커맨드에 따라 버퍼 메모리 블록(110)에서 데이터를 리드하고, 커맨드 큐(230)에 저장된 프로그램 커맨드에 따라 제1 메모리 블록(121)에 데이터를 프로그램하도록 메모리 장치(100)를 제어할 수 있다.
도 7은 일 실시 예에 따른 마이그레이션 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 제3 데이터(DATA3)에 대한 프로그램 커맨드까지 처리가 완료되고, 호스트(300)의 요청에 따라 또는 스토리지 장치(50)의 내부적인 동작에 따라 후속 커맨드가 커맨드 큐(230)에 생성될 수 있다. 후속 커맨드의 우선순위는 제4 데이터(DATA4)에 대한 프로그램 커맨드보다 우선할 수 있다. 따라서, 제4 데이터(DATA4)에 대한 프로그램 커맨드에 대응하는 동작이 지연될 수 있다.
쓰기 위치 설정부(220)는 커맨드 큐(230)로부터 지연 관련 정보를 획득할 수 있다. 지연 관련 정보는 커맨드들의 우선 순위 정보 또는 커맨드의 타임 아웃 정보를 포함할 수 있다. 쓰기 위치 정보는 제1 메모리 블록(121) 또는 제2 메모리 블록(122)의 물리 어드레스 정보를 포함할 수 있다.
쓰기 위치 설정부(220)는 지연 관련 정보를 기반으로 제4 데이터(DATA4)가 제2 메모리 블록(122)에 프로그램되도록 위치 정보를 생성할 수 있다. 예를 들어, 쓰기 위치 설정부(220)는 우선 순위 정보를 기반으로 제4 데이터(DATA 4)에 대한 프로그램 커맨드보다 우선순위가 높은 커맨드의 개수를 판단하고, 우선순위가 높은 커맨드의 개수가 제1 임계 개수 이상인 경우 제4 데이터(DATA4)가 제2 메모리 블록(122)에 프로그램되도록 위치 정보를 생성할 수 있다. 또는, 쓰기 위치 설정부(220)는 타임 아웃 정보를 기반으로 제4 데이터(DATA4)에 대한 프로그램 커맨드에 대응하는 동작의 대기 시간을 판단하고, 대기 시간이 제1 임계 시간 이상인 경우 제4 데이터(DATA4)가 제2 메모리 블록(122)에 프로그램되도록 위치 정보를 생성할 수 있다.
도 8은 일 실시 예에 따른 마이그레이션 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 마이그레이션 커맨드인 프로그램 커맨드가 후속 커맨드들보다 먼저 생성될 수 있으나, 우선순위에 따라 후속 커맨드들이 먼저 처리될 수 있다. 이 경우, 쓰기 위치 설정부(220)는 프로그램 커맨드에 대응하는 동작이 지연되는 것으로 판단하고, 프로그램 커맨드를 빠르게 처리하기 위하여 상대적으로 적은 데이터 비트를 저장하는 메모리 셀을 포함하는 메모리 블록에 버퍼 메모리 블록(110)에 저장된 데이터를 마이그레이션할 수 있다.
구체적으로, 쓰기 위치 설정부(220)는 마이그레이션 커맨드인 프로그램 커맨드보다 우선순위가 높은 커맨드의 개수가 제1 임계 개수보다 큰 경우 또는 프로그램 커맨드의 지연 시간이 제1 임계 시간을 초과하는 경우, 버퍼 메모리 블록(110)에 저장된 데이터가 마이그레이션되는 노멀 메모리 블록이, 상대적으로 적은 데이터 비트를 저장하는 메모리 셀을 포함하는 메모리 블록이 되도록 쓰기 위치를 변경할 수 있다.
도 9는 다른 실시 예에 따른 데이터 마이그레이션 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 마이그레이션 커맨드들이 전부 처리되기 전에, 마이그레이션 커맨드들보다 우선순위가 낮은 후속 커맨드들이 커맨드 큐(230)에 생성될 수 있다. 복수의 후속 커맨드들이 동시에 생성되는 경우, 우선순위가 상대적으로 낮은 후속 커맨드에 대응하는 동작이 수행되기까지 긴 지연 시간이 발생할 수 있다.
쓰기 위치 설정부(220)는 커맨드 큐(230)로부터 지연 관련 정보를 획득할 수 있다. 지연 관련 정보는 커맨드들의 우선 순위 정보 또는 커맨드의 타임 아웃 정보를 포함할 수 있다. 쓰기 위치 정보는 제1 메모리 블록(121) 또는 제2 메모리 블록(122)의 물리 어드레스 정보를 포함할 수 있다.
쓰기 위치 설정부(220)는 지연 관련 정보를 기반으로 제4 데이터(DATA4)가 제2 메모리 블록(122)에 프로그램되도록 위치 정보를 생성할 수 있다. 예를 들어, 쓰기 위치 설정부(220)는 우선 순위 정보를 기반으로 후속 커맨드들 중 우선순위가 가장 낮은 커맨드보다 우선순위가 높은 커맨드의 개수를 판단하고, 우선순위가 높은 커맨드의 개수가 제2 임계 개수 이상인 경우 제4 데이터(DATA4)가 제2 메모리 블록(122)에 프로그램되도록 위치 정보를 생성할 수 있다. 또는, 쓰기 위치 설정부(220)는 타임 아웃 정보를 기반으로 가장 우선순위가 낮은 후속 커맨드에 대응하는 동작의 대기 시간을 판단하고, 대기 시간이 제2 임계 시간 이상인 경우 제4 데이터(DATA4)가 제2 메모리 블록(122)에 프로그램되도록 위치 정보를 생성할 수 있다.
우선순위가 높은 마이그레이션 커맨드를 빠르게 수행함으로써 후속 커맨드에 대응하는 동작이 대기하는 시간을 단축시킬 수 있다.
도 10은 다른 실시 예에 따른 데이터 마이그레이션 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 마이그레이션 커맨드들이 처리되는 동안, 후속 커맨드들이 커맨드 큐(230)에 생성될 수 있다. 후속 커맨드들은 마이그레이션 커맨드들보다 우선순위가 낮을 수 있다. 따라서, 후속 커맨드들은 마이그레이션 커맨드들이 처리될 때까지 지연될 수 있다. 후속 커맨드들이 동시에 생성되더라도, 우선순위가 상대적으로 낮은 후속 커맨드는 우선순위가 상대적으로 높은 후속 커맨드보다 처리될 때까지 더 오래 지연될 수 있다. 이 경우, 쓰기 위치 설정부(220)는 후속 커맨드의 처리 시간을 보장하기 위하여, 마이그레이션을 위한 프로그램 동작 시, 상대적으로 적은 데이터 비트를 저장하는 메모리 셀을 포함하는 메모리 블록에 버퍼 메모리 블록(110)에 저장된 데이터를 마이그레이션할 수 있다.
구체적으로, 쓰기 위치 설정부(220)는 가장 후속 커맨드들 중 우선순위가 가장 낮은 커맨드보다 우선순위가 높은 커맨드의 개수가 제2 임계 개수 이상인 경우 버퍼 메모리 블록(110)에 저장된 데이터가 마이그레이션되는 노멀 메모리 블록이, 상대적으로 적은 데이터 비트를 저장하는 메모리 셀을 포함하는 메모리 블록이 되도록 쓰기 위치를 변경할 수 있다. 또는, 쓰기 위치 설정부(220)는 우선순위가 가장 낮은 후속 커맨드에 대응하는 동작의 대기 시간이 제2 임계 시간 이상인 경우 제4 데이터(DATA4)가 제2 메모리 블록(122)에 프로그램되도록 위치 정보를 생성할 수 있다.
도 11은 실시 예에 따른 스토리지 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 11을 참조하면, S1101 단계에서, 스토리지 장치(50)는 호스트(300)로부터 라이트 요청을 수신할 수 있다. 스토리지 장치(50)는 라이트 요청과 함께 어드레스 정보 또는 데이터 정보를 수신할 수도 있다.
S1103 단계에서, 호스트(300)로부터 수신된 라이트 요청이 터보 라이트 요청인 경우 S1105 단계로 이동하고, 터보 라이트 요청이 아닌 경우 S1113 단계로 이동한다.
S1113 단계에서, 스토리지 장치(50)는 호스트(300)로부터 수신된 데이터를 노멀 메모리 블록(120)에 저장할 수 있다. 스토리지 장치(50)는 노멀 메모리 블록(120)에 포함된 제1 메모리 블록(121), 제2 메모리 블록(122) 및 제3 메모리 블록(123) 각각에 포함된 메모리 셀이 저장할 수 있는 데이터 비트의 개수 또는 메모리 셀에 데이터가 저장되는 속도를 고려하여, 호스트(300)로부터 수신된 데이터가 저장될 메모리 블록을 선택할 수 있다.
S1115 단계에서, 스토리지 장치(50)는 노멀 메모리 블록(120)에 데이터를 저장한 이후, 호스트(300)에게 쓰기 완료를 통지할 수 있다.
S1105 단계에서, 스토리지 장치(50)는 호스트(300)로부터 수신한 데이터를 버퍼 메모리 블록(110)에 저장할 수 있다. 버퍼 메모리 블록(110)에 포함된 메모리 셀은 하나의 데이터 비트를 저장할 수 있다. 버퍼 메모리 블록(110)에 저장된 데이터가 나타내는 문턱 전압 분포들 간의 분포 간격이 상대적으로 넓을 수 있다. 따라서, 버퍼 메모리 블록(110)에 데이터를 저장하는 속도가 노멀 메모리 블록(120)에 데이터를 저장하는 속도보다 빠를 수 있다.
S1107 단계에서, 스토리지 장치(50)는 호스트(300)에게 쓰기 완료를 통지할 수 있다. 스토리지 장치(50)는 노멀 메모리 블록(120)에 데이터를 저장한 이후보다 더 빠르게 쓰기 완료를 통지할 수 있다.
S1109 단계에서, 스토리지 장치(50)가 호스트(300)로부터 마이그레이션 요청을 수신하는 경우 S1111 단계로 이동하고, 수신하지 않는 경우 마이그레이션 요청이 수신될 때까지 대기할 수 있다. 또는, 스토리지 장치(50)의 내부에서 마이그레이션 동작을 트리거하는 상황이 발생할 수 있다. 예를 들어, 버퍼 메모리 블록(110)에 저장된 데이터의 크기가 기준 값 이상인 경우, 버퍼 메모리 블록(110)에 저장된 데이터는 노멀 메모리 블록(120)으로 마이그레이션될 수 있다.
도 12는 노멀 메모리 블록에 데이터를 마이그레이션하는 과정을 설명하기 위한 도면이다.
도 12를 참조하면, S1201 단계에서, 스토리지 장치(50)는 버퍼 메모리 블록(110)에 저장된 데이터를 제1 메모리 블록(121)에 마이그레이션할 수 있다. 제1 메모리 블록(121)에 포함된 메모리 셀은 둘 이상의 데이터 비트를 저장할 수 있다.
S1203 단계에서, 스토리지 장치(50)는 마이그레이션 요청과 관련된 동작이 지연되는지 여부를 판단할 수 있다. 일 실시 예에서, 스토리지 장치(50)는 마이그레이션 요??에 대응하는 동작이 지연되는지 여부를 판단할 수 있다. 예를 들어, 마이그레이션 요청에 대응하여 커맨드 큐(230)에 생성된 마이그레이션 커맨드보다 우선순위가 높은 커맨드의 개수를 판단하고, 우선순위가 높은 커맨드의 개수가 제1 임계 개수 이상인 경우, 마이그레이션 요청에 대응하는 동작이 지연된다고 판단할 수 있다. 또는, 커맨드 큐(230)에 생성된 마이그레이션 커맨드에 대응하는 동작의 대기 시간을 판단하고, 대기 시간이 제1 임계 시간 이상인 경우 마이그레이션 요??에 대응하는 동작이 지연된다고 판단할 수 있다.
다른 실시 예에서, 스토리지 장치(50)는 마이그레이션 요청 이후에 수신된 후속 요청에 대응하는 동작이 지연되는지 여부를 판단할 수 있다. 예를 들어, 후속 요청에 대응하여 커맨드 큐(230)에 생성된 후속 커맨드들 중 우선순위가 가장 낮은 커맨드보다 우선순위가 높은 커맨드의 개수를 판단하고, 우선순위가 높은 커맨드의 개수가 제2 임계 개수 이상인 경우 후속 요청에 대응하는 동작이 지연된다고 판단할 수 있다. 또는, 우선순위가 가장 낮은 후속 커맨드에 대응하는 동작의 대기 시간을 판단하고, 대기 시간이 제2 임계 시간 이상인 경우 후속 요청에 대응하는 동작이 지연된다고 판단할 수 있다.
스토리지 장치(50)는 마이그레이션 요??과 관련된 동작이 지연된다고 판단한 경우, S1205 단계로 이동하고, 지연되지 않는다고 판단한 경우 S1211 단계로 이동할 수 있다.
S1211 단계에서, 스토리지 장치(50)는 버퍼 메모리 블록(110)에 저장된 데이터 중 제1 메모리 블록(121)에 마이그레이션된 데이터를 제외한 잔여 데이터를, 제1 메모리 블록(121)에 마이그레이션할 수 있다.
S1205 단계에서, 스토리지 장치(50)는 버퍼 메모리 블록(110)에 저장된 데이터 중 제1 메모리 블록(121)에 마이그레이션된 데이터를 제외한 잔여 데이터를 제2 메모리 블록(122)에 마이그레이션할 수 있다. 다른 실시 예에서, 스토리지 장치(50)는 잔여 데이터를 제3 메모리 블록(123)에 마이그레이션할 수 있다. 제3 메모리 블록(123)에 포함된 메모리 셀은 제2 메모리 블록(122)에 포함된 메모리 셀보다 더 많은 수의 데이터 비트를 저장할 수 있다.
S1207 단계에서, 스토리지 장치(50)는 호스트(300)에게 마이그레이션이 완료되었다는 통지를 할 수 있다.
S1209 단계에서, 스토리지 장치(50)는 버퍼 메모리 블록(110)을 리셋할 수 있다. 구체적으로, 스토리지 장치(50)는 버퍼 메모리 블록(110)에 저장된 데이터를 소거하거나, 버퍼 메모리 블록(110)에 저장된 데이터를 무효 처리할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 장치(100)를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 다이는 메모리 셀 어레이(1310), 주변 회로(1320) 및 제어 로직(1330)을 포함할 수 있다.
메모리 셀 어레이(1310)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(1321)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(1323)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(1310)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(1320)는 제어 로직(1330)의 제어에 따라 메모리 셀 어레이(1310)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(1320)는 메모리 셀 어레이(1310)를 구동할 수 있다. 예를 들어, 주변 회로(1320)는 제어 로직(1330)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(1320)는 로우 디코더(1321), 전압 생성부(1322), 페이지 버퍼 그룹(1323), 컬럼 디코더(1324) 및 입출력 회로(1325)를 포함할 수 있다.
로우 디코더(1321)는 행 라인들(RL)을 통해 메모리 셀 어레이(1310)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(1321)는 제어 로직(1330)의 제어에 응답하여 동작하도록 구성된다. 로우 디코더(1321)는 제어 로직(1330)으로부터 로우 어드레스(RADD)를 수신한다.
로우 디코더(1321)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(1321)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(1321)는 디코딩된 어드레스에 따라 전압 생성부(1322)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(1321)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(1321)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(1321)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 다이의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(1321)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(1321)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(1322)는 제어 로직(1330)의 제어에 응답하여 동작한다. 전압 생성부(1322)는 메모리 장치에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(1322)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(1322)는 제어 로직(1330)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(1322)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(1322)에서 생성된 내부 전원 전압은 메모리 다이의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(1322)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(1322)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(1330)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(1321)에 의해 메모리 셀 어레이(1310)에 공급될 수 있다.
페이지 버퍼 그룹(1323)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(1310)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(1330)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(1325)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(1324)의 제어에 따라 데이터 입출력 회로(1325)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(1324)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(1325)와 페이지 버퍼 그룹(1323) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(1324)는 데이터 라인들(Dl)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(1325)와 데이터를 주고받을 수 있다.
입출력 회로(1325)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(1330)에 전달하거나, 데이터(DATA)를 컬럼 디코더(1324)와 주고받을 수 있다.
센싱 회로(1326)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(1323)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(1330)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로들(1320)을 제어할 수 있다. 또한, 제어 로직(1330)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 14는 도 13의 메모리 블록(BLKi)을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 블록(BLKi)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
또한 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 16을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 17을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 10 내지 도 13을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따르면, 버퍼 메모리 블록(110)에 저장된 데이터를 제1 메모리 블록(121)에 마이그레이션하는 도중, 아직 제1 메모리 블록(121)에 마이그레이션되지 않은 데이터를 제2 메모리 블록(122)에 마이그레이션함으로써, 마이그레이션의 속도를 향상시킬 수 있다.
50: 스토리지 장치
100: 메모리 장치
110: 버퍼 메모리 블록
120: 노멀 메모리 블록
200: 메모리 컨트롤러
210: 마이그레이션 제어부
220: 쓰기 위치 설정부
230: 커맨드 큐
300: 호스트

Claims (20)

  1. 제1 메모리 블록, 제2 메모리 블록, 및 상기 제1 메모리 블록 및 상기 제2 메모리 블록에 저장될 데이터를 임시로 저장하는 버퍼 메모리 블록을 포함하는 메모리 장치; 및
    호스트로부터 수신된 마이그레이션 요청에 응답하여 상기 버퍼 메모리 블록에 저장된 데이터를 상기 제1 메모리 블록에 저장하고, 상기 데이터가 상기 제1 메모리 블록에 저장되는 동안, 상기 마이그레이션 요청과 연관된 동작의 수행이 지연되는지 여부에 따라, 상기 데이터가 저장될 메모리 블록을 상기 제1 메모리 블록에서 상기 제2 메모리 블록으로 변경하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러;를 포함하는 스토리지 장치.
  2. 제1항에 있어서, 상기 메모리 컨트롤러는,
    상기 마이그레이션 요청에 대응하는 동작의 지연 시간이 제1 임계 시간을 초과하는지 여부에 따라, 상기 데이터를 저장할 메모리 블록을 상기 제1 메모리 블록에서 상기 제2 메모리 블록으로 변경하도록 상기 메모리 장치를 제어하는 스토리지 장치.
  3. 제1항에 있어서, 상기 메모리 컨트롤러는,
    상기 마이그레이션 요청이 수신된 이후에 수신된 후속 요청에 대응하는 후속 커맨드들의 개수가 제1 임계 개수를 초과하는지 여부에 따라, 상기 데이터를 저장할 메모리 블록을 상기 제1 메모리 블록에서 상기 제2 메모리 블록으로 변경하도록 상기 메모리 장치를 제어하는 스토리지 장치.
  4. 제1항에 있어서, 상기 메모리 컨트롤러는,
    상기 마이그레이션 요청이 수신된 이후에 수신된 후속 요청에 대응하는 동작의 지연 시간이 제2 임계 시간을 초과하는지 여부에 따라, 상기 데이터를 저장할 메모리 블록을 상기 제1 메모리 블록에서 상기 제2 메모리 블록으로 변경하도록 상기 메모리 장치를 제어하는 스토리지 장치.
  5. 제1항에 있어서, 상기 메모리 컨트롤러는,
    상기 데이터 중 상기 제1 메모리 블록에 저장된 데이터를 제외한 잔여 데이터가 상기 제2 메모리 블록에 저장되도록 상기 메모리 장치를 제어하는 스토리지 장치.
  6. 제1항에 있어서, 상기 메모리 컨트롤러는,
    상기 제2 메모리 블록에 상기 데이터가 저장된 이후, 마이그레이션의 완료를 나타내는 정보를 상기 호스트에 통지하는 스토리지 장치.
  7. 제1항에 있어서,
    상기 제1 메모리 블록에 포함된 메모리 셀은 상기 제2 메모리 블록에 포함된 메모리 셀보다 많은 수의 데이터 비트를 저장하는 스토리지 장치.
  8. 제1 메모리 블록, 제2 메모리 블록, 및 상기 제1 메모리 블록 및 상기 제2 메모리 블록에 저장될 데이터를 임시로 저장하는 버퍼 메모리 블록을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
    호스트로부터 수신된 마이그레이션 요청에 응답하여 상기 버퍼 메모리 블록에 저장된 데이터가 상기 제1 메모리 블록 또는 상기 제2 메모리 블록에 저장되도록 상기 메모리 장치를 제어하는 마이그레이션 제어부; 및
    상기 마이그레이션 요청과 연관된 동작의 수행이 지연되는지 여부에 따라, 상기 제1 메모리 블록 또는 상기 제2 메모리 블록 중 상기 데이터가 저장될 메모리 블록을 결정하는 쓰기 위치 설정부;를 포함하는 메모리 컨트롤러.
  9. 제8항에 있어서, 상기 쓰기 위치 설정부는,
    상기 마이그레이션 요청에 대응하는 동작의 지연 시간이 제1 임계 시간을 초과하는지 여부에 따라, 상기 데이터가 저장될 메모리 블록을 결정하는 메모리 컨트롤러.
  10. 제8항에 있어서, 상기 쓰기 위치 설정부는,
    상기 마이그레이션 요청이 수신된 이후에 수신된 요청에 대응하는 커맨드들의 개수가 임계 개수를 초과하는지 여부에 따라, 상기 데이터가 저장될 메모리 블록을 결정하는 메모리 컨트롤러.
  11. 제10항에 있어서,
    상기 호스트로부터 수신된 요청에 응답하여 생성되고, 상기 메모리 장치에 전달되는 커맨드들을 저장하는 커맨드 큐;를 더 포함하고,
    상기 쓰기 위치 설정부는,
    상기 커맨드 큐에 저장된 커맨드들의 개수를 기반으로 상기 데이터가 저장될 메모리 블록을 결정하는 메모리 컨트롤러.
  12. 제8항에 있어서, 상기 쓰기 위치 설정부는,
    상기 마이그레이션 요청이 수신된 이후에 수신된 후속 요청에 대응하는 동작의 지연 시간이 제2 임계 시간을 초과하는지 여부에 따라, 상기 데이터가 저장될 메모리 블록을 결정하는 메모리 컨트롤러.
  13. 제8항에 있어서, 상기 마이그레이션 제어부는,
    상기 데이터 중 상기 제1 메모리 블록에 저장된 데이터를 제외한 잔여 데이터가 상기 제2 메모리 블록에 저장되도록 상기 메모리 장치를 제어하는 메모리 컨트롤러.
  14. 제8항에 있어서,
    상기 제1 메모리 블록에 포함된 메모리 셀은 상기 제2 메모리 블록에 포함된 메모리 셀보다 많은 수의 데이터 비트를 저장하는 메모리 컨트롤러.
  15. 제1 메모리 블록, 제2 메모리 블록, 및 상기 제1 메모리 블록 및 상기 제2 메모리 블록에 저장될 데이터를 임시로 저장하는 버퍼 메모리 블록을 포함하는 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서,
    호스트로부터 수신된 마이그레이션 요청에 따라 상기 버퍼 메모리 블록에 저장된 데이터를 상기 제1 메모리 블록에 저장하는 단계; 및
    상기 데이터가 상기 제1 메모리 블록에 저장되는 동안, 상기 마이그레이션 요청과 연관된 동작의 수행이 지연되는지 여부에 따라, 상기 버퍼 메모리 블록에 저장된 데이터를 상기 제2 메모리 블록에 저장하는 단계;를 포함하는 스토리지 장치의 동작 방법.
  16. 제15항에 있어서, 상기 제2 메모리 블록에 저장하는 단계는,
    상기 마이그레이션 요청에 대응하는 동작의 지연 시간이 제1 임계 시간을 초과하는지 여부에 따라, 상기 버퍼 메모리 블록에 저장된 데이터를 상기 제2 메모리 블록에 저장하는 스토리지 장치의 동작 방법.
  17. 제15항에 있어서, 상기 제2 메모리 블록에 저장하는 단계는,
    상기 마이그레이션 요청이 수신된 이후에 수신된 요청에 대응하는 커맨드들의 개수가 임계 개수를 초과하는지 여부에 따라, 상기 버퍼 메모리 블록에 저장된 데이터를 상기 제2 메모리 블록에 저장하는 스토리지 장치의 동작 방법.
  18. 제15항에 있어서, 상기 제2 메모리 블록에 저장하는 단계는,
    상기 데이터 중 상기 제1 메모리 블록에 저장된 데이터 이외의 잔여 데이터를 상기 제2 메모리 블록에 저장하는 스토리지 장치의 동작 방법.
  19. 제15항에 있어서,
    상기 데이터를 상기 제2 메모리 영역에 저장한 이후, 마이그레이션의 완료를 나타내는 정보를 상기 호스트에 통지하는 단계;를 더 포함하는 스토리지 장치의 동작 방법.
  20. 제15항에 있어서,
    상기 제1 메모리 블록에 포함된 메모리 셀은 상기 제2 메모리 블록에 포함된 메모리 셀보다 많은 수의 데이터 비트를 저장하는 스토리지 장치의 동작 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210049619A (ko) * 2019-10-25 2021-05-06 에스케이하이닉스 주식회사 분산 저장 시스템의 스토리지 노드 및 그 동작 방법
US11137943B2 (en) * 2020-03-04 2021-10-05 Micron Technology, Inc. Internal commands for access operations
KR20220022332A (ko) 2020-08-18 2022-02-25 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR20220041593A (ko) * 2020-09-25 2022-04-01 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR20220127067A (ko) * 2021-03-10 2022-09-19 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8078794B2 (en) * 2000-01-06 2011-12-13 Super Talent Electronics, Inc. Hybrid SSD using a combination of SLC and MLC flash memory arrays
KR20130060791A (ko) 2011-11-30 2013-06-10 삼성전자주식회사 마모도 제어 로직을 포함하는 메모리 시스템, 데이터 저장 장치, 메모리 카드, 그리고 솔리드 스테이트 드라이브
KR101959567B1 (ko) 2012-05-14 2019-03-18 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR102190670B1 (ko) * 2014-03-03 2020-12-14 삼성전자주식회사 마이그레이션 관리자를 포함하는 메모리 시스템
JP6991084B2 (ja) * 2018-03-22 2022-01-12 キオクシア株式会社 不揮発性メモリデバイス及び制御方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11681462B2 (en) 2021-01-18 2023-06-20 SK Hynix Inc. Memory system, operating method thereof and computing system

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