KR20210062476A - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

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Abstract

본 기술에 따른 메모리 컨트롤러는 제1 메모리 블록들에 대한 정보를 기반으로 호스트로부터 수신된 제1 유형 논리 어드레스에 대응되는 물리 어드레스를 생성하는 제1 FTL, 제2 메모리 블록들에 대한 정보를 기반으로 호스트로부터 수신된 제2 유형 논리 어드레스에 대응되는 물리 어드레스를 생성하는 제2 FTL 및 제1 유형 논리 어드레스에 대응되는 물리 어드레스 또는 제2 유형 논리 어드레스에 대응되는 물리 어드레스에 대한 동작을 수행하도록 제1 메모리 영역 또는 제2 메모리 영역을 제어하는 메모리 제어부를 포함하고, 제1 FTL은, 제2 메모리 블록들의 사용을 요청하는 블록 요청 정보를 제2 FTL에게 제공하고, 제2 FTL이 제공한 블록 할당 정보를 기반으로 호스트로부터 수신된 제1 유형 논리 어드레스에 대응되는 물리 어드레스를 생성한다.

Description

메모리 컨트롤러 및 그 동작 방법{MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트 폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 향상된 예비 블록 관리 성능을 갖는 메모리 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는 제1 메모리 블록들에 대한 정보를 기반으로 호스트로부터 수신된 제1 유형 논리 어드레스에 대응되는 물리 어드레스를 생성하는 제1 FTL, 제2 메모리 블록들에 대한 정보를 기반으로 호스트로부터 수신된 제2 유형 논리 어드레스에 대응되는 물리 어드레스를 생성하는 제2 FTL 및 제1 유형 논리 어드레스에 대응되는 물리 어드레스 또는 제2 유형 논리 어드레스에 대응되는 물리 어드레스에 대한 동작을 수행하도록 제1 메모리 영역 또는 제2 메모리 영역을 제어하는 메모리 제어부를 포함하고, 제1 FTL은, 제2 메모리 블록들의 사용을 요청하는 블록 요청 정보를 제2 FTL에게 제공하고, 제2 FTL이 제공한 블록 할당 정보를 기반으로 호스트로부터 수신된 제1 유형 논리 어드레스에 대응되는 물리 어드레스를 생성한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는 호스트로부터 수신된 제1 유형 논리 어드레스에 대한 요청을 처리하는 제1 FTL, 호스트로부터 수신된 제2 유형 논리 어드레스에 대한 요청을 처리하는 제2 FTL, 제1 타입 논리 어드레스에 대응되는 배드 블록을 대체할 제1 유형 예비 블록들에 관한 정보를 포함하는 제1 유형 예비 블록 정보 저장부 및 제2 타입 논리 어드레스에 대응되는 배드 블록을 대체할 제2 유형 예비 블록들에 관한 정보를 포함하는 제2 유형 예비 블록 정보 저장부를 포함하고, 제1 FTL는, 제1 타입 예비 블록들의 개수에 따라, 상기 제2 유형 예비 블록들의 사용을 요청하는 예비 블록 요청 정보를 제2 FTL에 제공하고, 제2 FTL로부터 수신한 타겟 예비 블록에 관한 정보를 제1 유형 예비 블록 정보 저장부에 저장하고, 제2 FTL은, 타겟 예비 블록에 관한 정보를 상기 제2 예비 블록 정보 저장부에서 제거한다.
본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법은 제1 FTL이 제1 메모리 장치에서 발생한 배드 블록을 감지하는 단계 및 제1 FTL이 제2 FTL로부터 제2 메모리 장치에 포함된 타겟 예비 블록에 대한 정보를 수신하고, 배드 블록을 상기 타겟 예비 블록으로 교체하는 단계를 포함하고, 타겟 예비 블록으로 교체하는 단계는, 제1 FTL이 상기 제1 예비 블록들의 개수를 기초로 제2 FTL에게 제2 메모리 장치에 포함된 제2 예비 블록들의 사용을 요청하는 예비 블록 요청 정보를 제공하는 단계, 제2 FTL이 제2 예비 블록들의 개수를 기초로 제1 FTL에게 제2 예비 블록들 중 타겟 예비 블록에 관한 예비 블록 할당 정보를 제공하는 단계 및 제1 FTL이 배드 블록에 대응되는 논리 어드레스를 타겟 예비 블록의 물리 어드레스에 맵핑하는 단계를 포함한다.
본 기술에 따른 메모리 컨트롤러 및 그 동작 방법은 향상된 예비 블록 관리 성능을 제공한다.
도 1은 스토리지 장치를 설명하기 위한 블록도이다.
도 2는 일 실시 예에 따른 메모리 컨트롤러 및 메모리 장치를 설명하기 위한 블록도이다.
도 3은 다른 실시 예에 메모리 장치를 설명하기 위한 블록도이다.
도 4는 본 발명의 실시 예에 따른 배드 블록 교체 과정을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 6은 예비 블록 요청 정보와 예비 블록 할당 정보를 설명하기 위한 도면이다.
도 7은 배드 블록 교체 과정을 설명하기 위한 도면이다.
도 8은 예비 블록 할당 과정을 설명하기 위한 도면이다.
도 9는 일 실시 예에 따른 예비 블록 할당 방법을 설명하기 위한 도면이다.
도 10은 인터리빙 성능을 고려한 예비 블록 할당 방법을 설명하기 위한 도면이다.
도 11은 각 메모리 다이에 포함된 예비 블록의 개수를 고려한 예비 블록 할당 방법을 설명하기 위한 도면이다.
도 12는 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 13은 실시 예에 따른 메모리 컨트롤러의 동작 방법을 상세하게 설명하기 위한 순서도이다.
도 14는 메모리 다이를 설명하기 위한 도면이다.
도 15는 도 14의 메모리 블록(BLKi)을 설명하기 위한 도면이다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 스토리지 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다.
스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 스토리지 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 스토리지 장치, PCI(peripheral component interconnection) 카드 형태의 스토리지 장치, PCI-E(PCI express) 카드 형태의 스토리지 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 스토리지 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 실시 예에서, 메모리 장치(100)는 제1 메모리 영역(110) 및 제2 메모리 영역(120)을 포함할 수 있다. 제1 메모리 영역(110) 및 제2 메모리 영역(120) 각각은 복수의 메모리 다이들을 포함할 수 있다. 복수의 메모리 다이들 각각은 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 제1 메모리 영역(110)은 제1 프로세서(210)의 제어에 응답하여 동작할 수 있다. 제1 프로세서(210)의 제어에 의해, 제1 메모리 영역(110)에 포함된 예비 블록은 제1 메모리 영역(110)에 포함된 배드 블록과 교체될 수 있다. 제1 메모리 영역(110)에 포함된 예비 블록의 개수가 기준 개수 이하인 경우, 제1 프로세서(210)의 제어에 의해, 제2 메모리 영역(120)에 포함된 예비 블록은 제1 메모리 영역(110)에 포함된 배드 블록과 교체될 수 있다.
실시 예에서, 제2 메모리 영역(120)은 제2 프로세서(220)의 제어에 응답하여 동작할 수 있다. 제2 프로세서(220)의 제어에 의해, 제2 메모리 영역(120)에 포함된 예비 블록은 제2 메모리 영역(120)에 포함된 배드 블록과 교체될 수 있다. 제2 메모리 영역(120)에 포함된 예비 블록의 개수가 기준 개수 이하인 경우, 제2 프로세서(220)의 제어에 의해, 제1 메모리 영역(110)에 포함된 예비 블록은 제2 메모리 영역(120)에 포함된 배드 블록과 교체될 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 메모리 셀 어레이 중 수신된 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 선택된 영역을 엑세스 한다는 것은 선택된 영역에 대해서 수신된 커맨드에 해당하는 동작을 수행함을 의미한다. 예를 들면, 메모리 장치(100)는 쓰기 동작(프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 제1 프로세서(210), 제2 프로세서(220), 제1 버퍼 메모리(230) 및 제2 버퍼 메모리(240)를 포함할 수 있다.
제1 프로세서(210)는 호스트(300)로부터 논리 어드레스(Logical Address, LA)를 입력 받고, 논리 어드레스를 제1 메모리 영역(110)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(Logical Block Address, LBA)일 수 있고, 물리 어드레스는 물리 블록 어드레스(Physical Block Address, PBA)일 수 있다. 제1 프로세서(210)는 호스트(300)로부터 홀수 논리 어드레스(odd LA)를 입력 받을 수 있다. 제1 메모리 영역(110)에 포함된 예비 블록의 개수가 기준 개수보다 적은 경우, 제1 프로세서(210)는 논리 어드레스를 제2 메모리 영역(120)에 포함된 메모리 셀들의 주소를 나타내는 물리 어드레스로 변환할 수 있다. 제1 프로세서(210)는 제1 버퍼 메모리(230)에 저장된 제1 맵 정보(미도시)를 참조하여 논리 어드레스를 물리 어드레스로 변환할 수 있다.
제2 프로세서(220)는 호스트(300)로부터 논리 어드레스(Logical Address, LA)를 입력 받고, 논리 어드레스를 제2 메모리 영역(120)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(Logical Block Address, LBA)일 수 있고, 물리 어드레스는 물리 블록 어드레스(Physical Block Address, PBA)일 수 있다. 제2 프로세서(220)는 호스트(300)로부터 짝수 논리 어드레스(even LA)를 입력 받을 수 있다. 제2 메모리 영역(120)에 포함된 예비 블록의 개수가 기준 개수보다 적은 경우, 제2 프로세서(220)는 논리 어드레스를 제1 메모리 영역(110)에 포함된 메모리 셀들의 주소를 나타내는 물리 어드레스로 변환할 수 있다. 제2 프로세서(220)는 제2 버퍼 메모리(240)에 저장된 제2 맵 정보(미도시)를 참조하여 논리 어드레스를 물리 어드레스로 변환할 수 있다.
제1 프로세서(210)는 제1 메모리 영역(110)에 포함된 메모리 블록들 중에서 배드 블록이 발생하면, 제1 메모리 영역(110)에 포함된 예비 블록과 배드 블록을 교체할 수 있다. 구체적으로, 제1 프로세서(210)는 배드 블록의 물리 어드레스와 대응되던 논리 어드레스가 예비 블록의 물리 어드레스와 대응되도록 제1 버퍼 메모리(230)에 저장된 제1 맵 정보(미도시)를 갱신할 수 있다.
배드 블록은 상태 정보를 기반으로 결정될 수 있다. 상태 정보는 P/E(program/erase) 카운트, E/W(erase/write) 카운트, 소거 카운트, 프로그램 카운트 또는 리드 카운트일 수 있다. 예를 들어, 노멀 블록의 소거 카운트가 기준 카운트 이상인 경우 노멀 블록은 배드 블록으로 결정될 수 있다.
배드 블록은 동작 실패 정보를 기반으로 결정될 수 있다. 동작 실패 정보는 프로그램 동작, 리드 동작 또는 소거 동작이 정상적으로 수행되지 않았다는 정보를 나타낼 수 있다. 동작 실패 정보는 에러 비트 초과 정보, 검증 동작을 통한 패스/페일 정보 등을 기반으로 결정될 수 있다. 예를 들어, 노멀 블록에 대한 리드 동작 시, 에러 비트의 개수가 기준 비트 개수를 초과하는 경우, 노멀 블록은 배드 블록으로 결정될 수 있다.
일 실시 예에서, 제1 프로세서(210)는 제1 메모리 영역(110)에 포함된 예비 블록의 개수가 기준 개수보다 적은 경우, 제2 프로세서(220)에게 예비 블록을 요청할 수 있다. 제2 프로세서(220)는 제2 메모리 영역(120)에 포함된 예비 블록의 개수가 기준 개수보다 많은지 여부를 판단하고, 제1 프로세서(210)에게 예비 블록을 할당할 수 있다. 제1 프로세서(210)는 배드 블록의 물리 어드레스와 대응되던 논리 어드레스가 제2 프로세서(220)로부터 할당받은 예비 블록의 물리 어드레스와 대응되도록 제1 버퍼 메모리(230)에 저장된 제1 맵 정보(미도시)를 갱신할 수 있다.
제1 프로세서(210)를 기준으로 설명하였으나, 제2 프로세서(220)도 동일한 방법으로 제2 맵 정보(미도시)를 갱신할 수 있다.
기준 개수는 메모리 장치(100)의 수명을 고려하여 결정될 수 있다. 제1 메모리 영역(110) 및 제2 메모리 영역(120) 중 어느 하나에 포함된 예비 블록의 개수가 미리 설정된 임계 값보다 적어지면, 메모리 장치(100) 전체적으로 수명 종료 상태(End of Life)가 될 수 있다. 예를 들어, 제1 메모리 영역(110)에 포함된 예비 블록의 개수가 임계 값보다 적어지면 제1 메모리 영역(110) 뿐만 아니라 제2 메모리 영역(120)도 수명 종료 상태가 될 수 있다. 따라서, 제2 메모리 영역(120)에 포함된 예비 블록의 개수가 임계 값보다 많더라도, 제1 메모리 영역(110)에 의해 제2 메모리 영역(120)의 사용이 불가능해지는 상황이 발생할 수 있다.
임계 값은 메모리 장치(100)가 읽기 전용 모드로 전환되는 기준일 수 있다. 예를 들어, 제1 메모리 영역(110) 및 제2 메모리 영역(120) 중 어느 하나에 포함된 예비 블록의 개수가 임계 값보다 적어지면, 메모리 장치(100)는 전체적으로 읽기 전용 모드로 전환될 수 있다. 따라서, 제2 메모리 영역(120)에 포함된 예비 블록의 개수가 임계 값보다 많더라도, 제1 메모리 영역(110)에 의해 제2 메모리 영역(120)에 데이터를 프로그램할 수 없는 상황이 발생할 수 있다.
기준 개수는 제1 메모리 영역(110) 또는 제2 메모리 영역(120)이 수명 종료 상태로 변경되는 기준 또는 읽기 전용 모드로 전환되는 기준인 임계 값보다 크게 설정될 수 있다. 기준 개수는 환경 정보에 따라 동적으로 변경될 수 있다. 환경 정보는 동작에 필요한 메모리 블록의 개수 정보, 예비 블록의 개수 정보, 발생한 배드 블록의 개수 정보, 배드 블록을 교체하기 위해 소요되는 시간 정보 및 예비 블록을 할당 받는 데 소요되는 시간 정보 중 적어도 하나를 포함할 수 있다.
본 발명에 따르면, 제1 메모리 영역(110)에 포함된 예비 블록의 개수가 기준 개수보다 적으면, 제1 메모리 영역(110)에서 발생한 배드 블록을 제2 메모리 영역(120)에 포함된 예비 블록과 교체함으로써 메모리 장치(100)의 전체적인 수명을 증가시킬 수 있다.
제1 메모리 영역(110)에서 발생한 배드 블록이 제1 프로세서(210)에 의해 교체되는 과정을 설명하였으나, 제2 메모리 영역(120)에서 발생한 배드 블록도 제2 프로세서(220)에 의해 동일한 방법으로 교체될 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 일 실시 예에 따른 메모리 컨트롤러 및 메모리 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 메모리 컨트롤러(200)는 호스트 인터페이스(250), 제1 프로세서(210), 제2 프로세서(220), 제1 버퍼 메모리(230), 제2 버퍼 메모리(240) 및 메모리 인터페이스(260)를 포함할 수 있다.
호스트 인터페이스(250)는 호스트(300)로부터 수신된 논리 어드레스(logical address, LA)를 미리 설정된 기준에 따라 제1 프로세서(210) 및 제2 프로세서(220)에 전달할 수 있다. 예를 들어, 호스트 인터페이스(250)는 호스트(300)로부터 수신된 논리 어드레스 중 홀수를 나타내는 논리 어드레스(odd LA)를 제1 프로세서(210)에 전달할 수 있다. 호스트 인터페이스(250)는 호스트(300)로부터 수신된 논리 어드레스 중 짝수를 나타내는 논리 어드레스(even LA)를 제2 프로세서(220)에 전달할 수 있다.
제1 프로세서(210)는 제1 버퍼 메모리(230)에 저장된 제1 맵 정보(미도시)를 참조하여, 호스트 인터페이스(250)로부터 수신된 논리 어드레스를 물리 어드레스로 변환할 수 있다. 제2 프로세서(220)는 제2 버퍼 메모리(240)에 저장된 제2 맵 정보(미도시)를 참조하여, 호스트 인터페이스(250)로부터 수신된 논리 어드레스를 물리 어드레스로 변환할 수 있다. 제1 프로세서(210) 및 제2 프로세서(220)는 변환된 물리 어드레스를 메모리 인터페이스(260)에 전달할 수 있다. 제1 프로세서(210) 및 제2 프로세서(220)는 호스트 인터페이스(250)로부터 커맨드 및 데이터를 입력 받고, 메모리 인터페이스(260)에 전달할 수 있다.
메모리 인터페이스(260)는 제1 프로세서(210) 또는 제2 프로세서(220)로부터 수신된 물리 어드레스, 커맨드 또는 데이터를 메모리 장치(100)에 전달할 수 있다. 구체적으로, 메모리 인터페이스(260)는 수신된 물리 어드레스가 제1 메모리 영역(110_1)에 대한 물리 어드레스이면, 커맨드, 물리 어드레스 및 데이터를 제1 메모리 영역(110_1)에 전달할 수 있다. 메모리 인터페이스(260)는 수신된 물리 어드레스가 제2 메모리 영역(120_1)에 대한 물리 어드레스이면, 커맨드, 물리 어드레스 및 데이터를 제2 메모리 영역(120_1)에 전달할 수 있다.
메모리 장치(100)는 제1 메모리 영역(110_1) 및 제2 메모리 영역(120_1)을 포함할 수 있다. 제1 메모리 영역(110_1) 및 제2 메모리 영역(120_1)은 서로 다른 채널을 통해 메모리 인터페이스(260)와 연결될 수 있다. 예를 들어, 제1 메모리 영역(110_1)은 채널 0(CH 0)을 통해 메모리 인터페이스(260)와 연결될 수 있다. 제2 메모리 영역(120_1)은 채널 1(CH 1)을 통해 메모리 인터페이스(260)와 연결될 수 있다.
제1 메모리 영역(110_1) 및 제2 메모리 영역(120_1) 각각은 복수의 메모리 다이들을 포함할 수 있다. 제1 메모리 영역(110_1)에 포함된 복수의 메모리 다이들은 서로 다른 웨이(미도시)에 의해 채널 0(CH 0)과 연결될 수 있다. 제2 메모리 영역(120_1)에 포함된 복수의 메모리 다이들(DIE 10 내지 DIE 12)은 서로 다른 웨이(미도시)에 의해 채널 1(CH 1)과 연결될 수 있다.
제1 메모리 영역(110_1) 및 제2 메모리 영역(120_1)에 포함된 메모리 다이의 개수는 본 발명의 실시 예에 제한되지 않는다.
도 3은 다른 실시 예에 메모리 장치를 설명하기 위한 블록도이다.
도 3을 참조하면, 메모리 장치(100)는 제1 메모리 영역(110_2) 및 제2 메모리 영역(120_2)을 포함할 수 있다. 제1 메모리 영역(110_2) 및 제2 메모리 영역(120_2)은 각각 복수의 메모리 다이들을 포함할 수 있다.
도 2의 제1 메모리 영역(110_1) 및 제2 메모리 영역(120_1)과 달리, 도 3의 제1 메모리 영역(110_2) 및 제2 메모리 영역(120_2)은 동일한 채널을 통해 메모리 인터페이스(260)와 연결될 수 있다. 예를 들어, 메모리 인터페이스(260)는 채널(CH 0)을 통해 제1 메모리 영역(110_2) 및 제2 메모리 영역(120_2)에 연결될 수 있다.
제1 메모리 영역(110_2)에 포함된 복수의 메모리 다이들과 제2 메모리 영역(120_2)에 포함된 복수의 메모리 다이들은 복수의 웨이들(WAY 0 내지 WAY 2)을 통해 연결될 수 있다. 예를 들어, 제1 메모리 영역(110_2)의 메모리 다이 0(DIE 0)은 제2 메모리 영역(120_2)의 메모리 다이 0(DIE 0)과 웨이 0(WAY 0)을 통해 공통 연결될 수 있다. 제1 메모리 영역(110_2)의 메모리 다이 1(DIE 1)은 제2 메모리 영역(120_2)의 메모리 다이 1(DIE 1)과 웨이 1(WAY 1)을 통해 공통 연결될 수 있다. 제1 메모리 영역(110_2)의 메모리 다이 2(DIE 2)는 제2 메모리 영역(120_2)의 메모리 다이 2(DIE 2)와 웨이 2(WAY 2)를 통해 연결될 수 있다. 제1 메모리 영역(110_2)의 메모리 다이 3(DIE 3)은 제2 메모리 영역(120_2)의 메모리 다이 3(DIE 3)과 웨이 3(WAY 3)을 통해 연결될 수 있다.
제1 메모리 영역(110_2)에 포함된 메모리 다이들은 채널 0(CH 0)을 통해 인터리빙 동작을 수행할 수 있다. 제2 메모리 영역(120_2)에 포함된 메모리 다이들은 채널 0(CH 0)을 통해 인터리빙 동작을 수행할 수 있다. 서로 다른 웨이(WAY)와 연결된 메모리 다이들은 채널 0(CH 0)을 통해 인터리빙 동작을 수행할 수 있다. 즉, 제1 메모리 영역(110_2) 및 제2 메모리 영역(120_2)의 구분 없이, 웨이 0(WAY 0)과 연결된 메모리 다이, 웨이 1(WAY 1)과 연결된 메모리 다이, 웨이 2(WAY 2)와 연결된 메모리 다이 및 웨이 3(WAY 3)과 연결된 메모리 다이는 채널 0(CH 0)을 통해 인터리빙 동작을 수행할 수 있다.
따라서, 동일한 웨이와 공통으로 연결된 제1 메모리 영역(110_2)의 메모리 다이와 제2 메모리 영역(120_2)의 메모리 다이 간에 배드 블록과 예비 블록이 교체되면 인터리빙 성능이 유지될 수 있다.
도 4는 본 발명의 실시 예에 따른 배드 블록 교체 과정을 설명하기 위한 도면이다.
도 4를 참조하면, 제1 메모리 영역(110) 및 제2 메모리 영역(120)은 노멀 블록 및 예비 블록을 포함할 수 있다. 노멀 블록은 호스트로부터 수신된 데이터를 저장하는 메모리 블록일 수 있다. 노멀 블록은 시스템 영역에 포함된 메모리 블록일 수 있다. 노멀 블록은 배드 블록이 아닌 메모리 블록일 수 있다. 예비 블록은 배드 블록으로 결정된 노멀 블록과 교체될 수 있는 메모리 블록일 수 있다. 설명의 편의를 위하여, 노멀 블록과 예비 블록을 구분하였으나, 예비 블록은 노멀 블록들 중 배드 블록으로 결정된 노멀 블록을 제외한 노멀 블록일 수 있다.
제1 FTL(510) 및 제2 FTL(520)은 배드 블록을 교체하기 위해 동작하는 펌웨어일 수 있다. 제1 FTL(510) 및 제2 FTL(520)은 제1 프로세서(210) 및 제2 프로세서(220)에 의해 구동되는 펌웨어일 수 있다.
제1 FTL(510)은 제1 메모리 영역(110)에 포함된 예비 블록의 개수가 기준 개수보다 많은 경우, 제1 메모리 영역(110)에서 발생한 배드 블록을 제1 메모리 영역(110)에 포함된 예비 블록과 교체할 수 있다. 구체적으로, 제1 프로세서(210)는 제1 버퍼 메모리(230)에 저장된 제1 맵 정보(미도시) 상에서, 배드 블록의 물리 어드레스와 대응되던 논리 어드레스가, 제1 메모리 영역(110)에 포함된 예비 블록의 물리 어드레스와 대응되도록 제1 맵 정보(미도시)를 갱신할 수 있다.
제1 FTL(510)은 제1 메모리 영역(110)에 포함된 예비 블록의 개수가 기준 개수보다 적거나 같은 경우, 제2 FTL(520)에게 예비 블록을 요청할 수 있다. 제2 프로세서(220)는 제1 프로세서(210)로부터 요청을 받고, 제2 메모리 영역(120)에 포함된 예비 블록의 개수가 기준보다 많은 경우, 제1 프로세서(210)에게 예비 블록을 할당할 수 있다.
제1 FTL(510)은 제2 FTL(520)로부터 할당 받은 예비 블록을 사용하여 제1 메모리 영역(110)에서 발생한 배드 블록을 교체할 수 있다. 구체적으로, 제1 FTL(510)은 제1 버퍼 메모리(230)에 저장된 제1 맵 정보(미도시) 상에서, 배드 블록의 물리 어드레스와 대응되던 논리 어드레스가, 제2 메모리 영역(120)에 포함된 예비 블록의 물리 어드레스와 대응되도록 제1 맵 정보(미도시)를 갱신할 수 있다.
메모리 인터페이스(260)는 제1 프로세서(210) 또는 제2 프로세서(220)로부터 커맨드, 물리 어드레스 또는 데이터를 전달받고, 제1 메모리 영역(110) 또는 제2 메모리 영역(120)을 제어할 수 있다.
제1 메모리 영역(110) 및 제2 메모리 영역(120) 중 어느 하나에 포함된 예비 블록의 개수가 임계 값보다 적어지면, 메모리 장치(100) 전체적으로 수명 종료 상태(End of Life)가 될 수 있다. 예를 들어, 제1 메모리 영역(110)에 포함된 예비 블록의 개수가 임계 값보다 적어지면 제1 메모리 영역(110) 뿐만 아니라 제2 메모리 영역(120)도 수명 종료 상태가 될 수 있다. 따라서, 제2 메모리 영역(120)에 포함된 예비 블록의 개수가 임계 값보다 많더라도, 제1 메모리 영역(110)에 의해 제2 메모리 영역(120)의 사용이 불가능해지는 상황이 발생할 수 있다.
기준 개수는 제1 메모리 영역(110) 또는 제2 메모리 영역(120)이 수명 종료 상태로 변경되는 기준인 임계 값보다 크게 설정될 수 있다. 본 발명에 따르면, 제1 메모리 영역(110)에 포함된 예비 블록의 개수가 기준 개수보다 적거나 같으면, 제1 메모리 영역(110)에서 발생한 배드 블록을 제2 메모리 영역(120)에 포함된 예비 블록과 교체함으로써 메모리 장치(100)의 전체적인 수명을 증가시킬 수 있다.
도 5는 본 발명의 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 컨트롤러(200)는 제1 FTL(510), 제2 FTL(520), 제1 버퍼 메모리(230), 제2 버퍼 메모리(240) 및 메모리 제어부(530)를 포함할 수 있다.
제1 FTL(510)는 도 2 내지 도 4에서 설명된 제1 프로세서(210)에 의해 구동되는 펌웨어일 수 있다. 제2 FTL(520)는 도 2내지 도 4에서 설명된 제2 프로세서(220)에 의해 구동되는 펌웨어일 수 있다. 메모리 제어부(530)는 도 2내지 도 4에서 설명된 메모리 인터페이스(260), 제1 프로세서(210) 및 제2 프로세서(220)에 의해 구동되는 펌웨어일 수 있다. 제1 버퍼 메모리(230)는 제1 맵 정보(231), 제1 예비 블록 정보(232) 및 제1 배드 블록 정보(233)를 포함할 수 있다. 제2 버퍼 메모리(240)는 제2 맵 정보(241), 제2 예비 블록 정보(242) 및 제2 배드 블록 정보(243)를 포함할 수 있다.
제1 맵 정보(231)는 호스트(300)로부터 수신된 홀수 논리 어드레스(odd LBA)와 메모리 장치(100)에 포함된 저장 영역의 물리 어드레스 간의 대응 정보를 포함할 수 있다. 제2 맵 정보(241)는 호스트(300)로부터 수신된 짝수 논리 어드레스(odd LBA)와 메모리 장치(100)에 포함된 저장 영역의 물리 어드레스 간의 대응 정보를 포함할 수 있다.
제1 예비 블록 정보(232)는 제1 메모리 영역(110)에서 발생한 배드 블록과 교체될 수 있는 예비 블록에 대한 정보를 포함할 수 있다. 제1 예비 블록 정보(232)는 제1 메모리 영역(110)에 포함된 예비 블록에 대한 정보 또는 제2 FTL(520)로부터 전달 받은 제2 메모리 영역(120)에 포함된 예비 블록에 대한 정보를 포함할 수 있다. 제2 예비 블록 정보(242)는 제2 메모리 영역(120)에서 발생한 배드 블록과 교체될 수 있는 예비 블록에 대한 정보를 포함할 수 있다. 제2 예비 블록 정보(242)는 제2 메모리 영역(120)에 포함된 예비 블록에 대한 정보 또는 제1 FTL(510)로부터 전달 받은 제1 메모리 영역(110)에 포함된 예비 블록에 대한 정보를 포함할 수 있다.
제1 배드 블록 정보(233)는 제1 메모리 영역(110)에서 발생한 배드 블록에 대한 정보를 포함할 수 있다. 제2 배드 블록 정보(243)는 제2 메모리 영역(120)에서 발생한 배드 블록에 대한 정보를 포함할 수 있다.
제1 FTL(510)는 호스트(300)로부터 홀수 논리 어드레스(odd LBA)를 수신하고, 제1 맵 정보(231)를 참조하여 물리 어드레스로 변환할 수 있다. 제2 FTL(520)는 호스트(300)로부터 짝수 논리 어드레스(even LBA)를 수신하고, 제2 맵 정보(241)를 참조하여 물리 어드레스로 변환할 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 제1 FTL(510) 및 제2 FTL(520)는 미리 설정된 기준에 따라 서로 다른 유형의 논리 어드레스를 수신할 수 있다.
메모리 제어부(530)는 제1 FTL(510) 또는 제2 FTL(520)로부터 물리 어드레스를 수신하고, 대응하는 동작 제어 정보를 생성할 수 있다. 동작 제어 정보는 커맨드, 데이터 또는 물리 어드레스를 포함할 수 있다. 메모리 제어부(530)는 제1 메모리 영역(110) 또는 제2 메모리 영역(120)에 동작 제어 정보를 제공하고, 동작 페일 정보를 수신할 수 있다. 동작 페일 정보는 동작 제어 정보에 대응하는 동작, 예를 들어, 프로그램 동작, 리드 동작 또는 소거 동작이 페일되었다는 정보를 포함할 수 있다. 동작 제어 정보에 대응하는 동작이 프로그램 동작 또는 소거 동작인 경우, 메모리 제어부(530)는 상태 읽기 커맨드(status read command)를 메모리 장치(100)에 전달하고, 메모리 장치(100)로부터 동작 페일 정보를 수신할 수 있다. 동작 제어 정보에 대응하는 동작이 리드 동작인 경우, 동작 페일 정보는 오류 정정 체크(Error Correction Check) 동작이 완료된 이후에 생성될 수 있다.
메모리 제어부(530)는 물리 어드레스를 어느 FTL로부터 수신했는지에 따라, 동작 페일 정보를 제1 FTL(510) 또는 제2 FTL(520)에 전달할 수 있다.
이하에서, 메모리 제어부(530)가 동작 페일 정보를 제1 FTL(510)에 전달하는 것을 가정하여 설명한다. 또한, 제1 FTL(510)가 동작 페일 정보에 응답하여 배드 블록을 교체하는 내용을 설명한다. 다만, 본 발명의 실시 예는 이에 제한되지 않으며, 메모리 제어부(530)는 동작 페일 정보를 제2 FTL(520)에 전달할 수 있고, 제2 FTL(520)는 제1 FTL(510)와 동일한 방법으로 배드 블록을 교체할 수 있다.
제1 FTL(510)는 제1 어드레스 변환부(511), 제1 배드 블록 관리부(512) 및 제1 예비 블록 관리부(513)를 포함할 수 있다.
제1 어드레스 변환부(511)는 호스트(300)로부터 홀수 논리 어드레스(odd LBA)를 수신하고, 제1 버퍼 메모리(230)에 저장된 제1 맵 정보(231)를 참조하여 물리 어드레스로 변환할 수 있다. 제1 어드레스 변환부(511)는 변환된 물리 어드레스를 메모리 제어부(530)에 전달할 수 있다.
제1 FTL(510)가 메모리 제어부(530)로부터 동작 페일 정보를 수신하면, 제1 어드레스 변환부(511)는 홀수 논리 어드레스(odd LA)에 대응되는 물리 어드레스를 변경할 수 있다. 구체적으로, 동작이 페일된 메모리 블록인 배드 블록의 물리 어드레스를 예비 블록의 물리 어드레스로 변경할 수 있다. 제1 어드레스 변환부(511)는 제1 예비 블록 정보(232)를 참조하여 배드 블록과 교체될 예비 블록에 대한 정보를 획득할 수 있다.
제1 배드 블록 관리부(512)는 제1 배드 블록 정보(233)에 배드 블록의 물리 어드레스를 포함시킬 수 있다.
제1 예비 블록 관리부(513)는 제1 예비 블록 정보(232)에 포함된 예비 블록의 개수를 카운트할 수 있다. 제1 예비 블록 관리부(513)는 제1 예비 블록 정보(232)를 참조하여, 예비 블록의 개수와 기준 개수를 비교할 수 있다. 제1 예비 블록 관리부(513)는 제1 예비 블록 정보(232)에 포함된 예비 블록의 개수가 기준 개수보다 많은 경우, 현재 제1 예비 블록 정보(232)의 상태를 유지시킬 수 있다.
제1 예비 블록 관리부(513)는 제1 예비 블록 정보(232)에 포함된 예비 블록의 개수가 기준 개수 이하인 경우, 제1 예비 블록 정보(232)에 새로운 예비 블록을 추가할 수 있다. 구체적으로, 제2 예비 블록 관리부(523)에게 예비 블록 요청 정보를 전달할 수 있다. 예비 블록 요청 정보는 제2 예비 블록 정보(242)에 포함된 예비 블록의 물리 어드레스를 요청하는 정보일 수 있다.
제2 예비 블록 관리부(523)는 제1 예비 블록 관리부(513)로부터 예비 블록 요청 정보를 수신하고, 예비 블록 할당 정보를 제1 예비 블록 관리부(513)에 전달할 수 있다. 제2 예비 블록 관리부(523)는 제2 예비 블록 관리부(523)는 제2 예비 블록 정보(242)에 포함된 예비 블록의 개수와 기준 개수를 비교하고, 비교 결과를 기반으로 예비 블록 할당 정보를 생성할 수 있다. 예비 블록 할당 정보는 제2 예비 블록 정보(242)에 포함된 예비 블록에 대한 정보일 수 있다. 예비 블록 할당 정보는 할당 가능한 예비 블록이 존재하지 않는다는 정보일 수 있다.
제2 예비 블록 관리부(523)는 제2 예비 블록 정보(242)에 포함된 예비 블록의 개수가 기준 개수보다 많은 경우, 제2 예비 블록 정보(242)에 포함된 예비 블록에 대한 정보를 제1 예비 블록 관리부(513)에 전달할 수 있다. 제1 예비 블록 관리부(513)는 전달 받은 예비 블록에 대한 정보를 제1 예비 블록 정보(232)에 추가할 수 있다. 제1 어드레스 변환부(511)는 제1 예비 블록 정보(232)에 추가된 예비 블록의 물리 어드레스와 배드 블록의 물리 어드레스를 변경할 수 있다. 즉, 제1 어드레스 변환부(511)는 배드 블록의 물리 어드레스와 대응되던 논리 어드레스가 제1 예비 블록 관리부(513)로부터 전달 받은 예비 블록의 물리 어드레스와 대응되도록 제1 맵 정보(231)를 갱신할 수 있다.
제2 예비 블록 관리부(523)는 제2 예비 블록 정보(242)에 포함된 예비 블록의 개수가 기준 개수 이하인 경우, 할당 가능한 예비 블록이 존재하지 않는다는 할당 불가 정보를 제1 예비 블록 관리부(513)에 전달할 수 있다. 제1 어드레스 변환부(511)는 제1 예비 블록 정보(232)에 기존에 존재하던 예비 블록의 물리 어드레스와 배드 블록의 물리 어드레스를 변경할 수 있다. 즉, 제1 어드레스 변환부(511)는 배드 블록의 물리 어드레스와 대응되던 논리 어드레스가 제1 예비 블록 정보(232)에 기존에 존재하던 예비 블록의 물리 어드레스와 대응되도록 제1 맵 정보(231)를 갱신할 수 있다.
메모리 제어부(530)는 배드 블록에 저장된 데이터를 배드 블록과 교체된 예비 블록에 카피할 수 있다. 예를 들어, 동작 제어 정보에 대응하는 동작이 리드 동작인 경우, 메모리 제어부(530)는 리드할 데이터를 포함하는 페이지 이외의 페이지들에 저장된 데이터를 예비 블록에 카피할 수 있다.
메모리 제어부(530)는 배드 블록에 저장될 데이터를 배드 블록과 교체된 예비 블록에 저장할 수 있다. 예를 들어, 동작 제어 정보에 대응하는 동작이 프로그램 동작인 경우, 메모리 제어부(530)는 데이터를 예비 블록에 프로그램할 수 있다.
제1 FTL(510)와 마찬가지로, 제2 FTL(520)는 제2 어드레스 변환부(521), 제2 배드 블록 관리부(522) 및 제2 예비 블록 관리부(523)를 포함할 수 있다. 제2 어드레스 변환부(521), 제2 배드 블록 관리부(522) 및 제2 예비 블록 관리부(523)는 각각 제1 어드레스 변환부(511), 제1 배드 블록 관리부(512) 및 제1 예비 블록 관리부(513)와 대응될 수 있다. 제2 버퍼 메모리(240)는 제2 맵 정보(241), 제2 예비 블록 정보(242) 및 제2 배드 블록 정보(243)를 포함할 수 있다. 제2 맵 정보(241), 제2 예비 블록 정보(242) 및 제2 배드 블록 정보(243)는 각각 제1 맵 정보(231), 제1 예비 블록 정보(232) 및 제1 배드 블록 정보(233)에 대응될 수 있다.
제1 메모리 영역(110) 및 제2 메모리 영역(120)에 포함된 메모리 블록들을 미리 결정된 슈퍼 메모리 블록 단위로 관리될 수 있다. 슈퍼 메모리 블록은 메모리 블록들의 집합일 수 있다. 슈퍼 메모리 블록에 포함된 메모리 블록들은 노멀 블록일 수 있다. 슈퍼 메모리 블록에 포함된 복수의 메모리 블록들은 서로 다른 메모리 다이에 포함될 수 있다. 예를 들어, 제1 메모리 다이 내지 제3 메모리 다이에 포함된 메모리 블록들은 슈퍼 메모리 블록을 형성할 수 있다.
슈퍼 메모리 블록에 포함된 복수의 메모리 블록들 중 배드 블록이 발생한 경우, 제1 예비 블록 관리부(513)는 배드 블록과 교체될 예비 블록을 제2 예비 블록 관리부(523)에 요청할 수 있다. 또는, 제1 예비 블록 관리부(513)는 배드 블록 뿐만 아니라 슈퍼 메모리 블록에 포함된 노멀 블록들과 교체될 예비 블록을 제2 예비 블록 관리부(523)에 요청할 수 있다.
제2 예비 블록 관리부(523)는 제2 예비 블록 정보(242)를 참조하여 슈퍼 메모리 블록을 구성하는 메모리 블록들을 제1 예비 블록 관리부(513)에 할당할 수 있다.
제1 예비 블록 관리부(513)는 할당받은 슈퍼 메모리 블록이 배드 블록을 포함하는 슈퍼 메모리 블록과 교체되도록 제1 맵 정보(231)를 갱신할 수 있다.
배드 블록을 포함하는 슈퍼 메모리 블록에 포함된 노멀 블록들은 제1 예비 블록 정보(232)에 추가되고, 이후 배드 블록 발생 시, 배드 블록과 교체될 수 있는 예비 블록으로 사용될 수 있다.본 발명에 따르면, 제1 예비 블록 정보(232)에 포함된 예비 블록의 개수가 기준 개수보다 적으면, 제1 메모리 영역(110)에서 발생한 배드 블록을 제2 예비 블록 정보(242)에 포함된 예비 블록과 교체함으로써 메모리 장치(100)의 전체적인 수명을 증가시킬 수 있다.
도 6은 예비 블록 요청 정보와 예비 블록 할당 정보를 설명하기 위한 도면이다.
도 6을 참조하면, 제1 예비 블록 관리부(513)는 예비 블록 요청 정보(610)를 생성할 수 있다. 예비 블록 요청 정보(610)는 배드 블록 위치 정보 및 요청 개수 정보를 포함할 수 있다.
배드 블록 위치 정보는 동작이 페일된 메모리 블록의 물리 어드레스 정보를 포함할 수 있다. 배드 블록 위치 정보는 배드 블록이 포함된 메모리 장치, 메모리 다이 또는 플레인에 대한 정보를 포함할 수 있다.
요청 개수 정보는 배드 블록을 교체하기 위해 필요한 예비 블록의 개수 정보를 포함할 수 있다. 따라서, 요청 개수 정보는 배드 블록의 개수와 동일할 수 있다. 요청 개수 정보는 배드 블록이 될 것으로 예상되는 메모리 블록의 개수를 기반으로 생성될 수 있다. 예를 들어, 소거 카운트, 리드 카운트 또는 프로그램 카운트가 미리 설정된 값보다 높은 메모리 블록의 개수를 기반으로 요청 개수 정보가 생성될 수 있다. 따라서, 요청 개수 정보는 현재 발생한 배드 블록의 개수보다 클 수 있다.
제2 예비 블록 관리부(523)는 예비 블록 할당 정보(620)를 생성할 수 있다. 예비 블록 할당 정보(620)는 할당 허용 정보 및 예비 블록 어드레스 정보를 포함할 수 있다.
할당 허용 정보는 예비 블록의 할당이 가능한지 여부에 대한 정보를 포함할 수 있다. 제2 메모리 영역(120) 또는 제2 예비 블록 정보(242)에 포함된 예비 블록의 개수가 기준 개수보다 많은 경우, 할당 허용 정보는 예비 블록의 할당이 가능하다는 할당 가능 정보를 포함할 수 있다. 예를 들어, 할당 가능 정보는 “1”을 나타내는 비트일 수 있다. 메모리 장치 또는 예비 블록 정보에 포함된 예비 블록의 개수가 기준 개수 이하인 경우, 할당 허용 정보는 예비 블록의 할당이 불가능하다는 할당 불가 정보를 포함할 수 있다. 예를 들어, 할당 불가 정보는 “0”을 나타내는 비트일 수 있다.
예비 블록 어드레스 정보는 제2 메모리 영역(120) 또는 제2 예비 블록 정보(242)에 포함된 적어도 하나의 예비 블록의 물리 어드레스에 대한 정보를 포함할 수 있다. 예비 블록 어드레스 정보는 예비 블록이 포함된 메모리 장치, 메모리 다이 또는 플레인에 대한 정보를 포함할 수 있다.
제2 예비 블록 관리부(523)는 제1 예비 블록 관리부(513)로부터 수신한 배드 블록 위치 정보를 기반으로, 제1 예비 블록 관리부(513)에 할당한 예비 블록과 교체되는 배드 블록의 물리 어드레스를 관리할 수 있다.
또는, 제2 예비 블록 관리부(523)는 인터리빙 성능을 향상시키기 위해 배드 블록 위치 정보를 참조할 수 있다. 구체적으로, 제2 예비 블록 관리부(523)는 배드 블록의 위치를 참조하여, 배드 블록과 교체되어도 인터리빙 성능이 유지될 수 있는 예비 블록을 제1 예비 블록 관리부(513)에 할당할 수 있다.
도 7은 배드 블록 교체 과정을 설명하기 위한 도면이다.
도 7을 참조하면, 제1 맵 정보(231)는 논리 어드레스 1(LA 1), 논리 어드레스 3(LA 3) 및 논리 어드레스 5(LA 5)가 각각 물리 어드레스 1(PA 1), 물리 어드레스 21(PA 21) 및 물리 어드레스 35(PA 35)에 대응되는 정보를 포함할 수 있다. 물리 어드레스 1(PA 1), 물리 어드레스 21(PA 21) 및 물리 어드레스 35(PA 35)는 제1 메모리 영역(110)에 포함된 메모리 블록들에 대응될 수 있다.
제1 배드 블록 정보(233)는 배드 블록으로 결정된 메모리 블록에 대한 정보를 포함할 수 있다. 실시 예에서, 제1 배드 블록 정보(233)는 배드 블록들의 어드레스인 물리 어드레스 132(PA 132), 물리 어드레스 161(PA 161) 및 물리 어드레스 13(PA 13)을 포함할 수 있다. 배드 블록들은 제1 메모리 영역(110)에 포함된 메모리 블록들일 수 있다.
제1 예비 블록 정보(232)는 배드 블록과 교체될 수 있는 예비 블록에 대한 정보를 포함할 수 있다. 실시 예에서, 예비 블록들의 어드레스인 물리 어드레스 100(PA 100), 물리 어드레스 101(PA 101) 및 물리 어드레스 102(PA 102)를 포함할 수 있다. 예비 블록들은 제1 메모리 영역(110)에 포함된 메모리 블록들일 수 있다.
실시 예에서, 물리 어드레스(PA 1)에 대응하는 메모리 블록이 배드 블록으로 결정될 수 있다. 제1 배드 블록 관리부(512)는 배드 블록으로 결정된 메모리 블록을 제1 배드 블록 정보(233)에 추가할 수 있다. 제1 어드레스 변환부(511)는 제1 예비 블록 정보(232)에 포함된 예비 블록과 배드 블록을 교체할 수 있다. 예를 들어, 제1 어드레스 변환부(511)는 배드 블록의 물리 어드레스 1(PA 1)과 대응되는 논리 어드레스 1(LA 1)이 제1 예비 블록 정보(232)의 인덱스 1(index 1)에 대응하는 예비 블록의 물리 어드레스 100(PA 100)와 대응되도록 제1 맵 정보(231)를 갱신할 수 있다.
배드 블록이 교체된 이후, 제1 맵 정보(231)는 논리 어드레스 1(LA 1), 논리 어드레스 3(LA 3) 및 논리 어드레스 5(LA 5)가 각각 물리 어드레스 100(PA 100), 물리 어드레스 21(PA 21) 및 물리 어드레스 35(PA 35)과 대응되는 정보를 포함할 수 있다.
제1 배드 블록 정보(233)는 배드 블록으로 결정된 메모리 블록에 대한 정보를 포함할 수 있다. 예를 들어, 제1 배드 블록 정보(233)는 배드 블록의 어드레스인 물리 어드레스 132(PA 132), 물리 어드레스 161(PA 161), 물리 어드레스 13(PA 13) 및 물리 어드레스 1(PA 1)을 포함할 수 있다.
제1 예비 블록 정보(232)는 배드 블록과 교체된 예비 블록을 제외한 예비 블록들에 대한 정보를 포함할 수 있다. 예를 들어, 제1 예비 블록 정보(232)는 배드 블록과 교체된 예비 블록의 물리 어드레스 100(PA 100)을 제외한 물리 어드레스 101(PA 101) 및 물리 어드레스 102(PA 102)를 포함할 수 있다.
제1 예비 블록 정보(232)에서 물리 어드레스 100(PA 100)에 대응하는 메모리 블록이 배드 블록과 교체되었으므로, 제1 예비 블록 정보(232)에 포함된 예비 블록의 개수는 K개에서 K-1개로 감소할 수 있다. 편의 상 예비 블록이 1개 감소한 것으로 설명하였으나, 제1 예비 블록 정보(232)에 포함된 예비 블록의 개수는 발생한 배드 블록의 개수에 따라 달라질 수 있다. 62(PA 62) 및 물리 어드레스 99(PA 99)에 대응되는 예비 블록은 제2 메모리 영역(120)에 포함될 수 있다.
도 8은 예비 블록 할당 과정을 설명하기 위한 도면이다.
도 8을 참조하면, 제1 예비 블록 정보(232)에 포함된 예비 블록의 개수 K-1개는 기준 개수 이하일 수 있다. 제1 메모리 영역(110)에서 배드 블록이 발생하면, 제1 예비 블록 관리부(513)는 제2 예비 블록 관리부(523)에게 예비 블록의 사용을 요청할 수 있다. 제2 예비 블록 관리부(523)는 제2 예비 블록 정보(242)에 포함된 예비 블록의 개수를 카운트할 수 있다. 제2 예비 블록 관리부(523)는 제2 예비 블록 정보(242)에 포함된 예비 블록의 개수인 M개가 기준 개수보다 많은 경우, 제1 예비 블록 관리부(513)에게 예비 블록을 할당할 수 있다. 예를 들어, 제2 예비 블록 관리부(523)는 물리 어드레스 62(PA 62) 및 물리 어드레스 99(PA 99)에 대응되는 예비 블록을 제1 예비 블록 관리부(513)에게 할당할 수 있다. 도 8에서는 2개의 예비 블록이 할당되는 것으로 설명되었으나, 할당되는 예비 블록의 개수는 제1 예비 블록 관리부(513)의 요청에 따라 달라질 수 있다. 제1 어드레스 변환부(511)는 제1 메모리 영역(110)에서 발생한 배드 블록을 제1 예비 블록 정보(232)에 할당된 예비 블록과 교체할 수 있다.
도 9는 일 실시 예에 따른 예비 블록 할당 방법을 설명하기 위한 도면이다.
도 9를 참조하면, 제1 예비 블록 관리부(513)는 제1 예비 블록 정보(232)에 포함된 예비 블록의 개수가 기준 개수 이하인 경우, 제2 예비 블록 관리부(523)로부터 예비 블록을 할당 받을 수 있다. 제2 예비 블록 관리부(523)는 제2 예비 블록 정보(242)에 포함된 예비 블록을 제1 예비 블록 관리부(513)에 할당할 수 있다. 제1 예비 블록 정보(232)에 포함된 예비 블록은 제1 메모리 영역(110)에 포함되고, 제2 예비 블록 정보(242)에 포함된 예비 블록은 제2 메모리 영역(120)에 포함될 수 있다.
제1 예비 블록 관리부(513)는 제2 예비 블록 정보(242)에 포함된 예비 블록을 할당 받고, 제1 예비 블록 정보(232)에 추가할 수 있다. 제1 예비 블록 정보(232)에 예비 블록이 할당되면, 제1 예비 블록 정보(232)에 포함된 예비 블록의 개수는 기준 개수보다 많아질 수 있다.
본 발명에 따르면, 제1 FTL(510) 및 제2 FTL(520)가 제1 예비 블록 정보(232) 및 제2 예비 블록 정보(242)에 포함된 예비 블록을 공유함으로써, 메모리 장치(100)의 전체적인 수명을 증가시킬 수 있다.
도 10은 인터리빙 성능을 고려한 예비 블록 할당 방법을 설명하기 위한 도면이다.
본 실시 예에 따른 예비 블록 할당 방법은 제1 메모리 영역(110)에 포함된 메모리 다이와 제2 메모리 영역(120)에 포함된 메모리 다이가 공통된 버스를 통해 연결된 경우에 사용될 수 있다. 예를 들어, 본 실시 예에 따른 예비 블록 할당 방법은 복수의 메모리 다이들이 도 3에 도시된 바와 같이 채널 및 웨이와 연결된 경우에 사용될 수 있다.
도 10을 참조하면, 제1 예비 블록 정보(232) 및 제2 예비 블록 정보(242)는 복수의 메모리 다이들(DIE 00 내지 DIE 13) 각각에 할당된 예비 블록의 개수에 대한 정보를 포함할 수 있다. 메모리 다이 00(DIE 00), 메모리 다이 01(DIE 01), 메모리 다이 02(DIE 02) 및 메모리 다이 03(DIE 03)은 각각 메모리 다이 10(DIE 10), 메모리 다이 11(DIE 11), 메모리 다이 12(DIE 12) 및 메모리 다이 13(DIE 13)과 동일한 버스, 즉 동일한 웨이를 통해 연결될 수 있다.
제1 예비 블록 관리부(513)는 제1 예비 블록 정보(232)에 포함된 예비 블록의 총 개수와 기준 개수를 비교할 수 있다. 제1 예비 블록 관리부(513)는 예비 블록의 총 개수가 기준 개수 이하인 경우, 제2 예비 블록 관리부(523)에 예비 블록의 사용을 요청할 수 있다.
예비 블록의 사용을 요청받은 제2 예비 블록 관리부(523)는 제2 예비 블록 정보(242)에 포함된 예비 블록의 총 개수와 기준 개수를 비교할 수 있다. 예비 블록의 총 개수가 기준 개수보다 큰 경우, 제2 예비 블록 관리부(523)는 배드 블록이 발생한 메모리 다이인 메모리 다이 00(DIE 00)와 하나의 버스에 공통적으로 연결된 메모리 다이 10(DIE 10)에 포함된 예비 블록을 제1 예비 블록 관리부(513)에 할당할 수 있다.
메모리 다이 00(DIE 00)과 메모리 다이 10(DIE 10)은 동일한 버스를 통해 연결되어 있으므로, 메모리 다이 00(DIE 00)에 포함된 예비 블록을 메모리 다이 10(DIE 10)에 포함된 예비 블록과 교체하더라도, 인터리빙 성능이 유지될 수 있다.
도 11은 각 메모리 다이에 포함된 예비 블록의 개수를 고려한 예비 블록 할당 방법을 설명하기 위한 도면이다.
도 11을 참조하면, 예비 블록의 사용을 요청받은 제2 예비 블록 관리부(523)는 제2 예비 블록 정보(242)에 포함된 예비 블록의 총 개수와 기준 개수를 비교할 수 있다. 예비 블록의 총 개수가 기준 개수보다 큰 경우, 제2 예비 블록 관리부(523)는 각각의 메모리 다이에 포함된 예비 블록의 개수를 카운트하고, 가장 많은 개수의 예비 블록을 포함하고 있는 메모리 다이에 포함된 예비 블록들을 제1 예비 블록 관리부(513)에 할당할 수 있다.
이러한 방법을 통해 제2 예비 블록 정보(242)에 포함된 어느 하나의 메모리 다이에 포함된 예비 블록만 제1 예비 블록 관리부(513)에 할당되는 상황을 방지할 수 있다.
도 12는 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 12를 참조하면, S1201 단계에서, 제1 FTL(510)는 제1 메모리 영역(110)에서 발생한 배드 블록을 감지할 수 있다. 구체적으로, 제1 FTL(510)는 메모리 제어부(530)로부터 동작 페일 정보를 수신하고, 동작이 페일된 메모리 블록인 배드 블록에 대한 물리 어드레스를 획득할 수 있다.
S1203 단계에서, 제1 FTL(510)는 제1 메모리 영역(110) 및 제2 메모리 영역(120)에 포함된 예비 블록의 개수를 기반으로, 제1 메모리 영역(110)에 포함된 예비 블록 또는 제2 메모리 영역(120)에 포함된 예비 블록 중 어느 하나와 배드 블록을 교체할 수 있다.
도 13은 실시 예에 따른 메모리 컨트롤러의 동작 방법을 상세하게 설명하기 위한 순서도이다.
도 13을 참조하면, S1301 단계에서, 제1 FTL(510)는 제1 메모리 영역(110)에서 발생한 배드 블록을 감지할 수 있다. 구체적으로, 제1 FTL(510)는 메모리 제어부(530)로부터 동작 페일 정보를 수신하고, 동작이 페일된 메모리 블록인 배드 블록에 대한 물리 어드레스를 획득할 수 있다.
S1303 단계에서, 제1 FTL(510)는 제1 메모리 장치에 포함된 예비 블록의 개수와 기준 개수를 비교할 수 있다. 메모리 컨트롤러(200)는 예비 블록의 개수가 기준 개수보다 적으면 S1307 단계를 진행하고, 예비 블록의 개수가 기준 개수보다 크면 S1305 단계를 진행할 수 있다.
S1305 단계에서, 제1 FTL(510)는 제 메모리 영역(110)에 포함된 예비 블록과 배드 블록을 교체할 수 있다. 제1 FTL(510)는 배드 블록을 제1 배드 블록 정보(233)에 추가하고, 배드 블록과 교체된 예비 블록에 대한 정보를 제1 예비 블록 정보(232)에서 제거할 수 있다. 제1 FTL(510)는 배드 블록의 물리 어드레스와 대응되던 논리 어드레스가 예비 블록의 물리 어드레스와 대응되도록 제1 맵 정보(231)를 갱신할 수 있다.
S1307 단계에서, 제1 FTL(510)는 제2 메모리 영역(120)에 포함된 예비 블록의 사용을 요청하는 예비 블록 요청 정보를 제2 FTL(520)에게 제공할 수 있다. 예비 블록 요청 정보는 도 6에서 설명한 것과 동일할 수 있다.
S1309 단계에서, 제2 FTL(520)는 제2 메모리 영역(120)에 포함된 예비 블록의 개수와 기준 개수를 비교할 수 있다. 메모리 컨트롤러(200)는 예비 블록의 개수가 기준 개수보다 많으면 S1313 단계를 진행하고, 예비 블록의 개수가 기준 개수 이하이면 S1311 단계를 진행할 수 있다.
S1311 단계에서, 제2 FTL(520)는 제1 FTL(510)에게 할당 불가 정보를 전달할 수 있다. 할당 불가 정보는 도 6에서 설명한 예비 블록 할당 정보에 포함된 정보일 수 있다. 예를 들어, 할당 불가 정보는 도 6에서 설명한 할당 허용 정보의 비트가 “0”일 때의 정보일 수 있다.
S1313 단계에서, 제2 FTL(520)는 제1 FTL(510)에게 예비 블록에 대한 정보를 전달할 수 있다. 제2 FTL(520)는 인터리빙 성능을 유지하기 위해, 배드 블록을 포함하는 메모리 다이와 동일한 채널을 통해서 연결된 메모리 다이에 포함되는 예비 블록에 대한 정보를 제1 FTL(510)에게 전달할 수 있다.
도 14는 메모리 다이를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 다이는 메모리 셀 어레이(1410), 주변 회로(1420) 및 제어 로직(1430)을 포함할 수 있다.
메모리 셀 어레이(1410)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(1421)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 페이지 버퍼 그룹(1423)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 비휘발성 메모리 셀들이다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(1410)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(1420)는 제어 로직(1430)의 제어에 따라 메모리 셀 어레이(1410)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(1420)는 메모리 셀 어레이(1410)를 구동할 수 있다. 예를 들어, 주변 회로(1420)는 제어 로직(1430)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(1420)는 로우 디코더(1421), 전압 생성부(1422), 페이지 버퍼 그룹(1423), 컬럼 디코더(1424) 및 입출력 회로(1425)를 포함할 수 있다.
로우 디코더(1421)는 행 라인들(RL)을 통해 메모리 셀 어레이(1410)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(1421)는 제어 로직(1430)의 제어에 응답하여 동작하도록 구성된다. 로우 디코더(1421)는 제어 로직(1430)으로부터 로우 어드레스(RADD)를 수신한다.
로우 디코더(1421)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(1421)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(1421)는 디코딩된 어드레스에 따라 전압 생성부(1422)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(1421)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(1421)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(1421)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(1421)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(1421)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(1422)는 제어 로직(1430)의 제어에 응답하여 동작한다. 전압 생성부(1422)는 메모리 장치에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(1422)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(1422)는 제어 로직(1430)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(1422)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(1422)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(1422)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(1422)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(1430)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(1421)에 의해 메모리 셀 어레이(1410)에 공급될 수 있다.
페이지 버퍼 그룹(1423)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(1410)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직 (1430)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(1425)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(1424)의 제어에 따라 데이터 입출력 회로(1425)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(1424)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(1425)와 페이지 버퍼 그룹(1423) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(1424)는 데이터 라인들(Dl)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(1425)와 데이터를 주고받을 수 있다.
입출력 회로(1425)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(1430)에 전달하거나, 데이터(DATA)를 컬럼 디코더(1424)와 주고받을 수 있다.
센싱 회로(1426)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(1423)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(1430) 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로들(1420)을 제어할 수 있다. 또한, 제어 로직(1430)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 15는 도 14의 메모리 블록(BLKi)을 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 블록(BLKi)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 17을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터 및 맵 데이터를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 18은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 18을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Division Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 제1 프로세서
220: 제2 프로세서
300: 호스트
510: 제1 FTL
520: 제2 FTL
530: 메모리 제어부

Claims (20)

  1. 제1 메모리 블록들을 포함하는 제1 메모리 영역 및 제2 메모리 블록들을 포함하는 제2 메모리 영역를 제어하는 메모리 컨트롤러에 있어서,
    상기 제1 메모리 블록들에 대한 정보를 기반으로 호스트로부터 수신된 제1 유형 논리 어드레스에 대응되는 물리 어드레스를 생성하는 제1 FTL;
    상기 제2 메모리 블록들에 대한 정보를 기반으로 상기 호스트로부터 수신된 제2 유형 논리 어드레스에 대응되는 물리 어드레스를 생성하는 제2 FTL; 및
    상기 제1 유형 논리 어드레스에 대응되는 물리 어드레스 또는 제2 유형 논리 어드레스에 대응되는 물리 어드레스에 대한 동작을 수행하도록 상기 제1 메모리 영역 또는 제2 메모리 영역을 제어하는 메모리 제어부;를 포함하고,
    상기 제1 FTL은, 상기 제2 메모리 블록들의 사용을 요청하는 블록 요청 정보를 상기 제2 FTL에게 제공하고, 상기 제2 FTL이 제공한 블록 할당 정보를 기반으로 상기 호스트로부터 수신된 제1 유형 논리 어드레스에 대응되는 물리 어드레스를 생성하는 메모리 컨트롤러.
  2. 제1항에 있어서, 상기 제1 FTL은,
    상기 제1 메모리 영역에 포함된 배드 블록에 관한 정보를 기초로 상기 블록 요청 정보를 생성하는 제1 예비 블록 관리부; 및
    상기 블록 할당 정보에 따라, 상기 제2 메모리 블록들 중 선택된 메모리 블록을 나타내는 물리 어드레스를 상기 제1 유형 논리 어드레스에 대응되는 물리 어드레스로 결정하는 어드레스 변환부;를 포함하는 메모리 컨트롤러.
  3. 제2항에 있어서, 상기 메모리 제어부는,
    상기 배드 블록에 저장된 데이터를 상기 선택된 메모리 블록으로 카피하도록 상기 제1 메모리 영역 및 제2 메모리 영역를 제어하는 메모리 컨트롤러.
  4. 제1항에 있어서, 상기 블록 요청 정보는,
    상기 제1 메모리 영역에 포함된 배드 블록의 물리 어드레스에 관한 배드 블록 위치 정보 및 상기 제1 FTL이 상기 제2 FTL에 사용을 요청하는 상기 제2 메모리 블록들의 개수 정보를 포함하는 메모리 컨트롤러.
  5. 제4항에 있어서, 상기 제1 메모리 영역은,
    복수의 메모리 다이들을 포함하고,
    상기 배드 블록 위치 정보는,
    상기 복수의 다이들 중 상기 배드 블록이 포함된 다이에 관한 정보를 포함하는 메모리 컨트롤러.
  6. 제4항에 있어서, 상기 제2 메모리 블록들의 개수 정보는,
    상기 배드 블록의 개수보다 크거나 같은 메모리 블록의 개수를 나타내는 메모리 컨트롤러.
  7. 제1항에 있어서, 상기 블록 할당 정보는,
    상기 제2 메모리 블록들의 사용을 허용할지 여부에 관한 정보인 할당 허용 정보 및 상기 제2 메모리 블록들 중 상기 제1 FTL의 사용을 허용할 제2 메모리 블록의 어드레스 정보를 포함하는 메모리 컨트롤러.
  8. 제7항에 있어서, 상기 할당 허용 정보는,
    상기 제2 메모리 블록들의 개수에 따라 결정되는 메모리 컨트롤러.
  9. 제7항에 있어서, 상기 할당 허용 정보는,
    상기 제2 메모리 블록들의 개수가 기준 개수보다 크면, 상기 제2 메모리 블록들의 사용을 허용하는 할당 가능 정보를 포함하는 메모리 컨트롤러.
  10. 제7항에 있어서, 상기 할당 허용 정보는,
    상기 제2 메모리 블록들의 개수가 기준 개수 이하이면, 상기 제2 메모리 블록들의 사용을 금지하는 할당 불가 정보를 포함하는 메모리 컨트롤러.
  11. 제10항에 있어서, 상기 제1 FTL은,
    상기 할당 불가 정보를 포함하는 상기 할당 허용 정보에 응답하여, 상기 제1 메모리 블록들의 물리 어드레스를 상기 제1 유형 논리 어드레스에 대응되는 물리 어드레스로 결정하는 메모리 컨트롤러.
  12. 제7항에 있어서, 상기 제1 메모리 영역 및 제2 메모리 영역은 각각 복수의 메모리 다이들을 포함하고,
    상기 제2 메모리 블록의 어드레스 정보는,
    상기 제1 메모리 영역에 포함된 복수의 메모리 다이들 중 배드 블록이 포함된 메모리 다이 이외의 메모리 다이들과 인터리빙 방식으로 동작 가능한 선택된 메모리 다이에 포함된 메모리 블록의 물리 어드레스를 포함하고,
    상기 선택된 메모리 다이는 상기 제2 메모리 영역에 포함된 메모리 컨트롤러.
  13. 제7항에 있어서, 상기 제1 메모리 영역 및 제2 메모리 영역은 각각 복수의 메모리 다이들을 포함하고,
    상기 제2 메모리 블록의 어드레스 정보는,
    상기 제2 메모리 영역에 포함된 복수의 메모리 다이들 중 상대적으로 많은 개수의 메모리 블록을 포함하는 메모리 다이에 포함된 메모리 블록의 물리 어드레스를 포함하는 메모리 컨트롤러.
  14. 제1항에 있어서, 상기 제1 유형 논리 어드레스는 오드(odd) 논리 어드레스이고, 제2 유형 논리 어드레스는 이븐(even) 논리 어드레스인 메모리 컨트롤러.
  15. 호스트로부터 수신된 제1 유형 논리 어드레스에 대한 요청을 처리하는 제1 FTL;
    상기 호스트로부터 수신된 제2 유형 논리 어드레스에 대한 요청을 처리하는 제2 FTL;
    상기 제1 유형 논리 어드레스에 대응되는 배드 블록을 대체할 제1 유형 예비 블록들에 관한 정보를 포함하는 제1 유형 예비 블록 정보 저장부; 및
    상기 제2 유형 논리 어드레스에 대응되는 배드 블록을 대체할 제2 유형 예비 블록들에 관한 정보를 포함하는 제2 유형 예비 블록 정보 저장부;를 포함하고,
    상기 제1 FTL는,
    상기 제1 유형 예비 블록들의 개수에 따라, 상기 제2 유형 예비 블록들의 사용을 요청하는 예비 블록 요청 정보를 상기 제2 FTL에 제공하고, 상기 제2 FTL로부터 수신한 타겟 예비 블록에 관한 정보를 상기 제1 유형 예비 블록 정보 저장부에 저장하고,
    상기 제2 FTL은,
    상기 타겟 예비 블록에 관한 정보를 상기 제2 유형 예비 블록 정보 저장부에서 제거하는 메모리 컨트롤러.
  16. 제 15항에 있어서, 상기 제1 FTL은,
    상기 제1 유형 예비 블록들의 개수가 미리 설정된 기준 개수를 초과하면, 상기 배드 블록을 제1 유형 예비 블록들 중 어느 하나의 예비 블록으로 대체하는 메모리 컨트롤러.
  17. 제15항에 있어서, 상기 제1 FTL은,
    상기 제1 유형 예비 블록들의 개수가 미리 설정된 기준 개수 이하이면, 상기 예비 블록 요청 정보를 상기 제2 FTL에 제공하는 메모리 컨트롤러.
  18. 제15항에 있어서, 상기 타겟 예비 블록에 관한 정보는,
    상기 제2 유형 예비 블록들 중 선택된 예비 블록의 물리 어드레스에 관한 정보를 포함하는 메모리 컨트롤러.
  19. 제18항에 있어서, 상기 제1 FTL은,
    상기 배드 블록을 상기 선택된 예비 블록으로 대체하는 메모리 컨트롤러.
  20. 제1 메모리 장치에 포함된 제1 예비 블록들을 관리하는 제1 FTL 및 제2 메모리 장치에 포함된 제2 예비 블록들을 관리하는 제2 FTL를 포함하는 메모리 컨트롤러의 동작 방법에 있어서,
    상기 제1 FTL이 상기 제1 메모리 장치에서 발생한 배드 블록을 감지하는 단계; 및
    상기 제1 FTL이 상기 제2 FTL로부터 상기 제2 메모리 장치에 포함된 타겟 예비 블록에 대한 정보를 수신하고, 상기 배드 블록을 상기 타겟 예비 블록으로 교체하는 단계;를 포함하고,
    상기 타겟 예비 블록으로 교체하는 단계는,
    상기 제1 FTL이 상기 제1 예비 블록들의 개수를 기초로 상기 제2 FTL에게 상기 제2 메모리 장치에 포함된 상기 제2 예비 블록들의 사용을 요청하는 예비 블록 요청 정보를 제공하는 단계;
    상기 제2 FTL이 상기 제2 예비 블록들의 개수를 기초로 상기 제1 FTL에게 상기 제2 예비 블록들 중 상기 타겟 예비 블록에 관한 예비 블록 할당 정보를 제공하는 단계; 및
    상기 제1 FTL이 상기 배드 블록에 대응되는 논리 어드레스를 상기 타겟 예비 블록의 물리 어드레스에 맵핑하는 단계를 포함하는 메모리 컨트롤러의 동작 방법.
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