KR20220028332A - 저장 장치 및 그 동작 방법 - Google Patents

저장 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20220028332A
KR20220028332A KR1020200109188A KR20200109188A KR20220028332A KR 20220028332 A KR20220028332 A KR 20220028332A KR 1020200109188 A KR1020200109188 A KR 1020200109188A KR 20200109188 A KR20200109188 A KR 20200109188A KR 20220028332 A KR20220028332 A KR 20220028332A
Authority
KR
South Korea
Prior art keywords
buffer
zone
memory
data
size
Prior art date
Application number
KR1020200109188A
Other languages
English (en)
Inventor
노정기
양순열
오태진
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200109188A priority Critical patent/KR20220028332A/ko
Priority to US17/189,007 priority patent/US11481146B2/en
Priority to CN202110427379.4A priority patent/CN114115708A/zh
Publication of KR20220028332A publication Critical patent/KR20220028332A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1081—Address translation for peripheral access to main memory, e.g. direct memory access [DMA]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G06F2212/1044—Space efficiency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1056—Simplification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7204—Capacity control, e.g. partitioning, end-of-life degradation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices

Abstract

본 기술은 저장 장치에 관한 것으로, 본 기술에 따른 저장 장치는 호스트로부터 제공되는 연속된 논리 어드레스들의 그룹들에 각각 대응되는 복수의 메모리 영역들을 포함하는 메모리 장치, 상기 복수의 메모리 영역들에 각각 대응되는 존 버퍼들 및 공통 버퍼를 포함하는 버퍼 메모리, 및 상기 호스트로부터 제공된 논리 어드레스에 대응되는 쓰기 데이터의 크기가 상기 존 버퍼들 중 상기 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하는지 여부에 따라, 상기 쓰기 데이터를 상기 프로그램 요청에 대응되는 논리 어드레스에 대응되는 존 버퍼 및 상기 공통 버퍼 중 어느 하나에 임시로 저장하도록 상기 버퍼 메모리를 제어하는 메모리 컨트롤러를 포함할 수 있다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 개선된 버퍼 메모리 관리 방법을 제공하는 저장 장치 및 그의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 저장 장치는 호스트로부터 제공되는 연속된 논리 어드레스들의 그룹들에 각각 대응되는 복수의 메모리 영역들을 포함하는 메모리 장치, 상기 복수의 메모리 영역들에 각각 대응되는 존 버퍼들 및 공통 버퍼를 포함하는 버퍼 메모리, 및 상기 호스트로부터 제공된 논리 어드레스에 대응되는 쓰기 데이터의 크기가 상기 존 버퍼들 중 상기 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하는지 여부에 따라, 상기 쓰기 데이터를 상기 논리 어드레스에 대응되는 존 버퍼 및 상기 공통 버퍼 중 어느 하나에 임시로 저장하도록 상기 버퍼 메모리를 제어하는 메모리 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른, 호스트가 제공할 논리 어드레스들의 그룹들에 각각에 대응되는 복수의 메모리 영역들을 포함하는 메모리 장치 및 상기 복수의 메모리 영역들에 각각 대응되는 존 버퍼들 및 공통 버퍼를 포함하는 버퍼 메모리를 제어하는 메모리 컨트롤러의 동작 방법은, 호스트로부터 논리 어드레스 및 상기 논리 어드레스에 대응되는 쓰기 데이터를 수신하는 단계, 상기 쓰기 데이터의 크기가 상기 존 버퍼들 중 상기 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하는지 여부를 결정하는 단계; 상기 쓰기 데이터의 크기가 상기 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기 이하인 것에 응답하여, 상기 쓰기 데이터를 상기 논리 어드레스에 대응되는 존 버퍼에 저장하도록 상기 버퍼 메모리를 제어하는 단계, 및 상기 쓰기 데이터의 크기가 상기 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하는 것에 응답하여, 상기 쓰기 데이터를 상기 공통 버퍼에 저장하도록 상기 버퍼 메모리를 제어하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치는 호스트로부터 제공되는 연속된 논리 어드레스들의 그룹들에 각각 대응되는 복수의 메모리 영역들을 포함하는 메모리 장치, 상기 복수의 메모리 영역들에 각각 대응되고, 상기 논리 어드레스들의 그룹들에 각각 대응되는 데이터를 각각 저장하는 존 버퍼들, 및 상기 존 버퍼들 중 상기 호스트로부터 제공된 논리 어드레스에 대응되는 존 버퍼에 상기 논리 어드레스에 대응되는 데이터를 저장하도록 상기 버퍼 메모리를 제어하는 메모리 컨트롤러를 포함할 수 있다.
본 기술에 따르면, 개선된 버퍼 메모리 관리 방법을 제공하는 저장 장치 및 그의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4는 일 실시 예에 따른, 존 네임 스페이스가 적용된 저장 장치의 동작 방법을 설명하기 위한 도면이다.
도 5는 메모리 컨트롤러의 구조를 설명하기 위한 도면이다.
도 6은 도 5의 버퍼 상태 저장부에 저장된 버퍼 상태 정보를 설명하기 위한 도면이다.
도 7은 일 실시 예에 따른, 프로그램 동작을 설명하기 위한 도면이다.
도 8은 일 실시 예에 따른, 버퍼 메모리 프로그램 동작을 설명하기 위한 도면이다.
도 9는 일 실시 예에 따른, 메모리 장치 프로그램 동작을 설명하기 위한 도면이다.
도 10은 일 실시 예에 따른, 프로그램 동작을 설명하기 위한 도면이다.
도 11은 일 실시 예에 따른, 버퍼 메모리 동작 방법을 설명하기 위한 도면이다.
도 12는 일 실시 예에 따른, 프로그램 동작을 설명하기 위한 도면이다.
도 13은 일 실시 예에 따른, 리드 동작을 설명하기 위한 도면이다.
도 14는 실시 예에 따른 저장 장치의 동작 방법을 나타낸 순서도이다.
도 15는 일 실시 예에 따른, 존 버퍼들에 대한 동작 방법을 나타낸 순서도이다.
도 16은 일 실시 예에 따른 공통 버퍼에 대한 동작 방법을 나타낸 순서도이다.
도 17은 도 1의 메모리 컨트롤러의 일 실시 예를 나타낸 도면이다.
도 18은 본 발명의 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 19는 본 발명의 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 20은 본 발명의 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트(400)와의 통신 방식인 호스트(400) 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다.
메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(400)와 메모리 장치(100) 간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.
호스트(400)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 요청에 따라 메모리 장치(100)에 저장될 데이터를 임시로 저장하도록 버퍼 메모리(300)를 제어할 수 있다. 버퍼 메모리(300)에 저장되는 데이터는, 논리 어드레스에 따라 버퍼 메모리(300)내 미리 할당된 영역(미도시)에 저장될 수 있다.
한 번의 프로그램 동작으로 메모리 장치에 입력되는 데이터의 크기는 프로그램 단위로 언급될 수 있다. 호스트(400)로부터 수신한 프로그램 요청에 따라 입력되는 데이터의 크기와 메모리 장치(100)의 프로그램 단위는 상이할 수 있다. 따라서, 메모리 컨트롤러(200)는 호스트(400)의 프로그램 요청에 따라 수신되는 데이터를 버퍼 메모리(300)에 저장할 수 있다. 이후, 메모리 컨트롤러(200)는 버퍼 메모리(300)에 저장된 데이터의 크기가 프로그램 단위가 되면 메모리 장치(100)에 프로그램 하도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다.
버퍼 메모리(300)는 휘발성 메모리 장치일 수 있다. 따라서, 전원이 차단되면, 버퍼 메모리(300)에 저장된 데이터는 유지되지 않을 수 있다.
도 1을 참조하면, 버퍼 메모리(300)는 저장 장치(50)에 포함되면서, 메모리 컨트롤러(200)의 외부에 위치한 것으로 도시되어 있으나, 다양한 실시 예에서, 메모리 컨트롤러(200) 내부에 위치할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(121)는 선택된 워드라인에 전압 생성부(122)로부터 공급받은 동작 전압(Vop)을 인가할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 칼럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 칼럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 칼럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.
전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 더미 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제1 내지 제m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(ADDR), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 어드레스(ADDR)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3을 참조하면, 제1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m, (m은 양의 정수))을 포함할 수 있다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 드레인 선택 트랜지스터(DST), 직렬로 연결된 드레인 더미 셀(DDMC), 직렬 연결된 복수의 메모리 셀들(MC1~MCk, (k는 양의 정수)), 직렬로 연결된 소스 더미 셀 (SDMC) 및 소스 선택 트랜지스터(SST)를 포함한다.
제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 드레인 선택 트랜지스터(DST)의 게이트 단자는 드레인 선택 라인(DSL)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 드레인 더미 셀(DDMC)의 게이트 단자는 드레인 더미 워드라인(DDWL)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 제1 내지 제k 메모리 셀들(MC1~MCk)의 게이트 단자 각각은 제1 내지 제k 워드라인들(WL_1~WL_k)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 소스 더미 셀(SDMC)의 게이트 단자는 소스 더미 워드라인(SDWL)에 연결되고, 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 소스 선택 트랜지스터(SST)의 게이트 단자는 소스 선택 라인(SSL)에 연결된다.
설명의 편의를 위해 복수의 셀 스트링들(CS1_1~CS1_m) 중 제1 셀 스트링(CS1_1)을 기준으로 셀 스트링의 구조를 설명한다. 하지만 나머지 셀 스트링들(CS1_2~CS1_m) 각각도 제1 셀 스트링(CS1_1)과 마찬가지로 구성될 수 있다.
제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 드레인 단자는 제1 비트 라인(BL1)에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 소스 단자는 제1 셀 스트링(CS1_1)에 포함된 드레인 더미 셀(DDMC)의 드레인 단자에 연결된다. 제1 내지 제k 메모리 셀들(MC1~MCk)은 서로 직렬로 연결된다. 드레인 더미 셀(DDMC)과 제k 메모리 셀(MCk)은 직렬로 연결되고, 제1 메모리 셀(MC1)은 소스 더미 셀(SDMC)과 직렬로 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 드레인 단자는 제1 셀 스트링(CS1_1)에 포함된 소스 더미 셀(SDMC)의 소스 단자에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 소스 단자는 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL), 드레인 더미 워드라인(DDWL), 제1 내지 제k 워드라인들(WL_1~WL_k), 소스 더미 워드라인(SDWL) 및 소스 선택 라인(SSL)은 도 2의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL), 드레인 더미 워드라인(DDWL), 제1 내지 제k 워드라인들(WL_1~WL_k), 소스 더미 워드라인(SDWL) 및 소스 선택 라인(SSL)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(130)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
도 4는 일 실시 예에 따른, 존 네임 스페이스가 적용된 저장 장치의 동작 방법을 설명하기 위한 도면이다.
도 4를 참조하면, 버퍼 메모리(300)는 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN, N=1보다 큰 자연수) 및 공통 버퍼(Common)의 공간을 미리 할당 할 수 있다. 메모리 셀 어레이(110)는 도2 를 참조하여 설명된 제1 내지 제z 메모리 블록들(BLK1~BLKz) 중 적어도 하나 이상의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들은 제1 내지 제N 존들(Zone1~ZoneN, N=1보다 큰 자연수)중 어느 하나의 존에 할당될 수 있다. 각 존 별로 포함한 블록의 개수는 상이할 수 있다. 일 실시 예에서, 존은 호스트로부터 제공된 연속적인 논리 어드레스들에 대응되는 데이터가 저장되는 메모리 영역일 수 있다.
호스트로부터 입력되는 데이터는 논리 어드레스에 따라, 제1 내지 제N 존들(Zone1~ZoneN) 중 어느 존에 저장될지 결정될 수 있다. 구체적으로, 도 1을 참조하여 설명된 메모리 컨트롤러(200)는 호스트로부터 입력되는 논리 어드레스의 범위에 따라 대응되는 존을 결정할 수 있다. 예를 들면, 호스트로부터 입력되는 논리 어드레스들은 범위에 따라 복수개의 논리 어드레스 그룹들로 구분 지어질 수 있다. 이때, 논리 어드레스 그룹들은 각각 연속되는 논리 어드레스들을 포함할 수 있다. 복수개의 논리 어드레스 그룹들은 각각 제1 내지 제N 존들(Zone1~ZoneN) 중 어느 하나의 존에 대응될 수 있다.
예를 들어, 호스트로부터 입력되는 논리 어드레스의 범위가 LBA1부터 LBA50인 경우, LBA1부터 LBA10은 제1 논리 어드레스 그룹으로, 제1 존(Zone1)에 대응될 수 있다. LBA11부터 LBA20은 제2 논리 어드레스 그룹으로, 제2 존(Zone2)에 대응될 수 있다. LBA21부터 LBA30은 제3 논리 어드레스 그룹으로, 제3 존(Zone3)에 대응될 수 있다. LBA31부터 LBA40은 제4 논리 어드레스 그룹으로, 제4 존(Zone4)에 대응될 수 있고, LBA41부터 LBA50은 제5 논리 어드레스 그룹으로, 제5 존(Zone5)에 대응될 수 있다. 만약, 호스트로부터 입력되는 데이터와 이에 대응되는 논리 어드레스가 LBA3인 경우, 제1 논리 어드레스 그룹에 해당하므로, 제1 존(Zone1)에 대응될 수 있다. 따라서, 데이터는 제1 존(Zone1)에 저장될 수 있다.
버퍼 메모리(300)의 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN)은 호스트로부터 입력되는 논리 어드레스의 그룹들에 각각 대응될 수 있다. 예를 들어, 제1 내지 제5 존 버퍼(b_Zone1~b_Zone5)는 제1 내지 제5 논리 어드레스 그룹들에 각각 대응될 수 있다. 또한, 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN)은 제1 내지 제N 존들(Zone1~ZoneN)에 각각 대응될 수 있다. 예를 들어, 호스트로부터 입력되는 데이터와 이에 대응되는 논리 어드레스가 LBA32인 경우, 제4 논리 어드레스 그룹에 해당하므로, 데이터는 제4 존 버퍼(b_Zone4)에 임시로 저장될 수 있다. 이후, 제4 존 버퍼(b_Zone4)에 저장되어 있는 데이터는 제4 존(Zone4)에 프로그램 될 수 있다.
실시 예에서, 버퍼 메모리(300)의 공통 버퍼(Common)는 논리 어드레스들의 그룹에 관계없이 데이터를 저장할 수 있다. 구체적으로, 호스트로부터 반복적인 프로그램 요청에 의해, 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN)에 더 이상 데이터를 저장할 수 있는 공간이 없을 수 있다. 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN)에 저장될 수 있는 데이터의 크기를 초과하는 데이터가 입력되면, 초과 데이터를 공통 버퍼(Common)에 저장 하도록 버퍼 메모리(300)를 제어할 수 있다. 따라서, 공통 버퍼(Common)는 호스트로부터 입력된 논리 어드레스의 논리 어드레스 그룹에 관계 없이, 초과 데이터를 저장할 수 있다.
실시 예에서, 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN)의 각각의 사이즈는 저장 장치의 프로그램 단위의 크기와 동일할 수 있다. 예를 들어, 호스트로부터 프로그램 요청된 데이터의 사이즈는 4KB이고, 메모리 장치의 프로그램 단위는 16Kbyte일 수 있다. 이때, 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN)의 사이즈는 16Kbyte일 수 있다. 이때, 제1 존 버퍼(b_Zone1)에 16Kbyte 데이터가 저장되면, 메모리 컨트롤러는 제1 존 버퍼(b_Zone1)에 저장된 데이터를 제1 존(Zone1)으로 프로그램 할 수 있다. 제1 존 버퍼(b_Zone1)에 16Kbyte 데이터가 저장된 것은 더 이상 데이터를 저장할 수 있는 공간이 없다는 것을 의미할 수 있다.
또 다른 실시 예에서, 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN)의 각각의 사이즈는 저장 장치의 프로그램 단위의 정수 배 일 수 있다. 예를 들어, 호스트로부터 프로그램 요청된 데이터의 사이즈는 4Kbyte이고, 메모리 장치의 프로그램 단위는 16Kbyte일 수 있다. 이때, 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN)의 사이즈는 32Kbyte일 수 있다. 제1 존 버퍼(b_Zone1)에 16Kbyte 데이터가 저장되면, 메모리 컨트롤러는 제1 존 버퍼(b_Zone1)에 저장된 데이터를 메모리 셀 어레이(110)의 제1 존(Zone1)으로 프로그램 할 수 있다.
실시 예에서, 버퍼 메모리(300)의 공통 버퍼(Common)의 사이즈는 저장 장치의 프로그램 단위의 정수 배 일 수 있다. 예를 들어, 메모리 장치의 프로그램 단위는 16Kbyte일 수 있다. 이때, 공통 버퍼(Common)의 사이즈는 32Kbyte일 수 있다.
또 다른 실시 예에서, 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN) 및 공통 버퍼(Common)는 각각 독립적으로 동작할 수 있다.
도 5는 메모리 컨트롤러의 구조를 설명하기 위한 도면이다.
도 5를 참조하면, 도 1을 참조하여 설명된 메모리 컨트롤러(200)는 버퍼 상태 저장부(210), 데이터 크기 비교부(220) 및 동작 제어부(230)를 포함할 수 있다.
버퍼 상태 저장부(210)는 도 4를 참조하여 설명된 제1 내지 제 N 존 버퍼들(b_Zone1~b_ZoneN)에 관련된 존 버퍼 상태 정보 및 공통 버퍼에 관련된 공통 버퍼 상태 정보를 저장할 수 있다.
실시 예에서, 존 버퍼 상태 정보는 도 4를 참조하여 설명된 제1 내지 제 N 존 버퍼들(b_Zone1~b_ZoneN) 각각에 저장된 데이터의 크기 정보를 포함할 수 있다. 존 버퍼 상태 정보는 각 존 버퍼에 데이터를 저장할 잔여 공간이 있는지 나타내는 존 버퍼 잔여 공간 정보를 포함할 수 있다. 존 버퍼 상태 정보는 각 존 버퍼에 저장된 데이터의 논리 어드레스 정보를 포함할 수 있다. 공통 버퍼 상태 정보는 도 4를 참조하여 설명된 공통 버퍼(Common)에 저장된 데이터의 크기 정보, 공통 버퍼에 데이터를 저장할 잔여 공간이 있는 있는지 나타내는 공통 버퍼 잔여 공간 정보, 공통 버퍼에 저장된 데이터에 대응되는 존 아이디 관련 주소 정보를 포함할 수 있다.
데이터 크기 비교부(220)는 호스트로부터 제공된 논리 어드레스에 대응되는 쓰기 데이터와 존 버퍼들 중 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 비교할 수 있다.
실시 예에서, 데이터 크기 비교부(220)는 쓰기 데이터의 크기와 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 비교한 결과에 따라, 쓰기 데이터의 크기가 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하는지 여부를 결정할 수 있다.
구체적으로, 데이터 크기 비교부(220)는 버퍼 상태 저장부(210)에 저장된 존 버퍼 상태 정보를 기초로 쓰기 데이터의 크기와 존 버퍼에 저장될 수 있는 데이터의 크기를 비교할 수 있다. 또한, 데이터 크기 비교부(220)는 쓰기 데이터의 크기와 존 버퍼에 저장될 수 있는 데이터의 크기를 비교한 결과에 따라 존 버퍼에 쓰기 데이터를 저장할 잔여 공간이 존재하는지 여부를 결정할 수 있다. 예를 들어, 쓰기 데이터의 크기가 존 버퍼에 저장될 수 있는 데이터의 크기 이하이면, 데이터 크기 비교부(220)는 존 버퍼에 쓰기 데이터를 저장할 잔여 공간이 존재하는 것으로 결정할 수 있다. 다른 예로, 쓰기 데이터의 크기가 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하면, 데이터 크기 비교부(220)는 존 버퍼에 쓰기 데이터를 저장할 잔여 공간이 존재하지 않는 것으로 결정할 수 있다.
또한, 데이터 크기 비교부(220)는 존 버퍼에 쓰기 데이터를 저장할 잔여 공간이 있는지를 나타내는 존 버퍼 잔여 공간 정보를 생성할 수 있다. 데이터 크기 비교부는(220)는 존 버퍼 잔여 공간 정보를 버퍼 상태 저장부(210) 및 동작 제어부(230)에 제공할 수 있다. 버퍼 상태 저장부(210)는 데이터 크기 비교부(220)로부터 제공받은 존 버퍼 잔여 공간 정보를 저장할 수 있다. 동작 제어부(230)는 데이터 크기 비교부(220)로부터 제공받은 존 버퍼 잔여 공간 정보를 기초로 논리 어드레스에 대응되는 존 버퍼 및 공통 버퍼(Common) 중 어느 하나에 쓰기 데이터를 저장하도록 버퍼 메모리(300)를 제어할 수 있다.
동작 제어부(230)는 호스트의 요청을 수신하고, 요청에 따라 프로그램 동작, 리드 동작, 소거 동작 등을 수행하도록 메모리 장치(100) 및 버퍼 메모리(300)를 제어할 수 있다. 또한, 동작 제어부(230)는 도 4를 참조하여 설명된 제1 내지 제N 존들(Zone1~ZoneN)에 대응되는 논리 어드레스 그룹들에 대한 정보를 포함할 수 있다. 또한, 동작 제어부(230)는 버퍼 메모리(300)의 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN)에 대응되는 논리 어드레스 그룹들에 대한 정보를 포함할 수 있다. 논리 어드레스에 대응되는 제1 내지 제N 존들(Zone1~ZoneN) 중 어느 하나의 존과 버퍼 메모리(300)의 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN) 중 어느 하나의 존 버퍼에 대한 정보는 존 아이디(Zone_ID)로 언급할 수 있다.
동작 제어부(230)는 호스트로부터 제공된 프로그램 요청에 대응되는 쓰기 데이터 및 프로그램 요청에 대응되는 논리 어드레스를 입력받을 수 있다. 동작 제어부(230)는 프로그램 될 쓰기 데이터와 논리 어드레스를 호스트로부터 입력 받고, 논리 어드레스에 대응되는 미리 설정된 존 아이디를 확인할 수 있다.
동작 제어부(230)는 데이터 크기 비교부(220)에서 결정된 존 버퍼의 잔여 공간 존재 여부를 기초로 논리 어드레스에 대응되는 존 버퍼 및 공통 버퍼(Common) 중 쓰기 데이터를 저장할 버퍼를 결정할 수 있다.
실시 예에서, 동작 제어부(230)는 호스트로부터 제공된 논리 어드레스에 대응되는 쓰기 데이터의 크기가 존 버퍼들 중 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하는지 여부에 따라, 쓰기 데이터를 논리 어드레스에 대응되는 존 버퍼 및 공통 버퍼 중 하나에 저장하도록 버퍼 메모리(300)를 제어할 수 있다.
실시 예에서, 동작 제어부(230)는 쓰기 데이터의 크기가 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기 이하이면, 쓰기 데이터를 논리 어드레스에 대응되는 존 버퍼에 저장하도록 버퍼 메모리를 제어할 수 있다. 구체적으로, 동작 제어부(230)는 데이터 크기 비교부(220)로부터 존 아이디에 대응되는 존 버퍼 잔여 공간 정보를 제공받을 수 있다. 존 버퍼에 데이터를 저장할 잔여 공간이 있는 경우, 동작 제어부(230)는 논리 어드레스에 대응되는 존 버퍼에 쓰기 데이터를 저장하도록 버퍼 메모리(300)를 제어할 수 있다.
실시 예에서, 동작 제어부(230)는 쓰기 데이터의 크기가 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하면, 쓰기 데이터를 공통 버퍼(Common)에 저장하도록 버퍼 메모리(300)를 제어할 수 있다. 예를 들어, 존 버퍼에 쓰기 데이터를 저장할 잔여 공간이 없는 경우, 동작 제어부(230)는 버퍼 상태 저장부(210)로부터 공통 버퍼 잔여 공간 정보를 제공받을 수 있다. 동작 제어부(230)는 공통 버퍼에 잔여 공간이 있는 경우, 공통 버퍼(Common)에 데이터를 저장하도록 버퍼 메모리(300)를 제어할 수 있다.
실시 예에서, 동작 제어부(230)는 쓰기 데이터의 크기가 논리 어드레스에 대응되는 존 버퍼 및 공통 버퍼 각각에 저장될 수 있는 데이터의 크기를 초과하면, 호스트(400)에 대기 신호를 제공할 수 있다. 예를 들어, 데이터 크기 비교부(220)는 쓰기 데이터의 크기와 공통 버퍼(Common)에 저장될 수 있는 데이터의 크기를 비교한 결과를 기초로 공통 버퍼(Common)에 쓰기 데이터를 저장할 잔여 공간이 존재하는지 여부를 결정할 수 있다. 공통 버퍼(Common)에도 데이터를 저장할 잔여 공간이 없는 경우, 동작 제어부(230)는 호스트로 대기 신호를 출력할 수 있다. 버퍼 상태 저장부(210)는 호스트로부터 수신된 프로그램 요청에 따라, 버퍼 메모리(300)의 상태가 변경되었으므로, 저장된 버퍼 상태 정보를 업데이트할 수 있다.
동작 제어부(230)는 존 아이디와 버퍼 상태 저장부(210)에 포함된 존 버퍼 상태 정보와 공통 버퍼 상태 정보를 기초로, 존 버퍼들 및 공통 버퍼에 저장된 데이터를 복수의 메모리 영역들에 저장하는 프로그램 동작을 수행하도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다.
실시 예에서, 동작 제어부(230)는 존 버퍼들 중 어느 하나의 존 버퍼에 할당된 크기만큼의 데이터가 어느 하나의 존 버퍼에 저장되면, 복수의 메모리 영역들 중 어느 하나의 존 버퍼에 대응되는 메모리 영역에 어느 하나의 존 버퍼에 저장된 데이터를 저장하도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다. 예를 들어, 버퍼 메모리(300)에 포함된 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN) 중 미리 설정된 크기 또는 존 버퍼에 할당된 크기의 데이터를 저장한 존 버퍼에 대해서 프로그램 동작이 수행될 수 있다. 이때, 미리 설정된 크기는 메모리 장치(100)의 프로그램 단위 일 수 있다. 존 버퍼에 할당된 크기는 존 버퍼의 용량에 대응되는 크기를 나타낼 수 있다. 구체적으로, 동작 제어부(230)는 존 버퍼에 저장된 데이터의 크기가 메모리 장치(100)의 프로그램 단위가 되면, 존 버퍼에 저장된 데이터들을 메모리 장치(100)로 프로그램 하도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다. 또한, 동작 제어부(230)는 존 버퍼에 저장된 데이터의 크기가 존 버퍼에 할당된 크기와 동일하면, 존 버퍼에 저장된 데이터들을 메모리 장치(100)로 프로그램 하도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다. 동작 제어부(230)는 존 버퍼에 대한 프로그램 동작 수행 후, 공통 버퍼(Common)에 저장된 데이터 중 해당 존 버퍼에 대응되는 데이터를 이동시키도록 버퍼 메모리(300)를 제어할 수 있다.
실시 예에서, 동작 제어부(230)는 공통 버퍼(Common)에 미리 설정된 크기와 동일한 크기를 갖는 데이터가 저장되면, 복수의 메모리 영역들 중 미리 설정된 크기와 동일한 크기를 갖는 데이터의 논리 어드레스에 대응되는 메모리 영역에 미리 설정된 크기와 동일한 크기를 갖는 데이터를 저장하도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다. 구체적으로, 공통 버퍼(Common)에 저장된 데이터 중 동일한 존에 저장될 데이터의 크기가 미리 설정된 크기가 되면 공통 버퍼(Common)에 대해서 프로그램 동작이 수행될 수 있다. 예를 들어, 공통 버퍼(Common)에 저장된 데이터 중 동일한 존에 저장될 데이터의 크기가 프로그램 단위에 대응되는 크기와 동일할 수 있다. 이 경우, 동작 제어부(230)는 메모리 장치(100)에 프로그램 단위와 동일한 크기를 가진 데이터를 프로그램하도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다.
도 6은 도 5의 버퍼 상태 저장부에 저장된 버퍼 상태 정보를 설명하기 위한 도면이다.
도 6을 참조하면, 버퍼 상태 저장부(210)는 존 버퍼 상태 정보 및 공통 버퍼 상태 정보를 포함할 수 있다. 구체적으로, 존 버퍼 상태 정보는 도 4를 참조하여 설명된 각 존 버퍼들(b_Zone1~b_ZoneN)에 대응되는 존 버퍼 상태 정보를 포함할 수 있다. 예를 들어, 존 버퍼 상태 정보는 제1 내지 제N 존 버퍼 상태 정보(Zone1_inf~ZoneN_inf)를 포함할 수 있다.
존 버퍼 상태 정보는 각각 존 버퍼에 저장된 데이터의 크기를 나타내는 정보(Data Size), 존에 데이터를 저장할 수 있는 잔여 공간이 없는지 여부를 나타내는 정보(Full) 및 존에 저장된 데이터의 논리 어드레스 정보(LBA)를 포함할 수 있다. 예를 들어, 제1 존 버퍼 상태 정보(Zone1_inf)는, 제1 존 버퍼에 저장된 데이터의 크기를 나타내는 제1 존 버퍼 데이터 크기(Z1_data_Size), 제1 존 버퍼에 데이터를 저장할 수 있는 잔여 공간이 없는지 나타내는 제1 풀 존 정보(Full_Zone1) 및 제1 존 버퍼에 저장된 데이터의 논리 어드레스들을 나타내는 제1 존 버퍼 논리 어드레스(Z1_LBA)를 포함할 수 있다. 제2 내지 제N 존 버퍼 상태 정보(Zone2_inf~ZoneN_inf)도 제1 존 버퍼 상태 정보(Zone1_inf)와 동일한 형태로 존 버퍼에 대한 정보를 포함할 수 있다.
존 버퍼들은 각각 존 버퍼의 저장 공간을 일정 크기 단위로 나눈 슬롯들로 관리할 수 있다. 따라서, 존 버퍼에 저장된 데이터의 크기를 슬롯의 개수에 대응시켜 나타낼 수 있다. 즉, 각 존 버퍼 상태 정보들에 포함된 제1 내지 제N 존 버퍼 데이터 크기들(Z1_data_Size~ZN_data_Size)의 값은 슬롯의 개수에 대응될 수 있다. 제1 내지 제N 풀 존 정보(Full_Zone1~Full_ZoneN)는 각각 존 버퍼에 데이터를 저장할 수 있는 잔여 공간이 없는지 나타낼 수 있다. 따라서, 제1 내지 제N 풀 존 정보(Full_Zone1~Full_ZoneN)는 각각 참 또는 거짓 값을 가질 수 있다. 예를 들어, 제1 존 버퍼에 더 이상 데이터를 저장할 수 있는 공간이 없는 경우, 제1 풀 존 정보(Full_Zone1)의 값은 참일 수 있다. 제1 내지 제N 존 버퍼 논리 어드레스들(Z1_LBA~ZN_LBA)의 값은 논리 어드레스로 표현될 수 있다.
버퍼 상태 저장부(210)는 도 4를 참조하여 설명된 공통 버퍼에 대한 정보인 공통 버퍼 상태 정보를 포함할 수 있다. 공통 버퍼 상태 정보는 공통 버퍼에 저장된 데이터의 크기를 나타내는 정보, 공통 버퍼에 데이터를 저장할 수 있는 잔여 공간이 없는지 나타내는 정보, 공통 버퍼에 저장된 데이터에 대응되는 존을 나타내는 정보를 포함할 수 있다.
구체적으로, 공통 버퍼 상태 정보는 공통 버퍼에 저장된 데이터의 크기를 나타내는 정보인 공통 버퍼 데이터 크기(C_data_Size)를 포함할 수 있다. 공통 버퍼는 공통 버퍼의 저장 공간을 일정 크기 단위로 나눈 슬롯들로 관리할 수 있다. 따라서, 공통 버퍼에 저장된 데이터의 크기를 슬롯의 개수에 대응시켜 나타낼 수 있다. 즉, 공통 버퍼 데이터 크기(C_data_Size)의 값은 슬롯의 개수에 대응될 수 있다. 공통 버퍼 상태 정보는 공통 버퍼에 데이터를 저장할 수 있는 잔여 공간이 없는지 나타내는 풀 공통 버퍼 정보(Full_Common)를 포함할 수 있다. 따라서, 풀 공통 버퍼 정보(Full_Common)는 참 또는 거짓 값을 가질 수 있다. 예를 들어, 공통 버퍼에 더 이상 데이터를 저장할 수 있는 공간이 없는 경우, 풀 공통 버퍼 정보(Full_Common)의 값은 참일 수 있다. 공통 버퍼에 데이터를 저장할 수 있는 공간이 있는 경우, 풀 공통 버퍼 정보(Full_Common)의 값은 거짓일 수 있다.
공통 버퍼 상태 정보는 공통 버퍼에 저장된 데이터에 대응되는 존을 나타내는 정보인 제1 내지 제N 존 데이터 정보(C_Zone_1~C_Zone_N)를 포함할 수 있다. 구체적으로, 제1 존 데이터 정보(C_Zone_1)는 공통 버퍼에 저장된 데이터 중 도 4를 참조하여 설명된 제1 존 버퍼(b_Zone1)에 대응되는 데이터의 정보를 포함할 수 있다. 이와 동일하게, 제2 내지 제N 존 데이터 정보(C_Zone_2~C_Zone_N)는 공통 버퍼에 저장된 데이터 중 각 존에 대응되는 데이터의 정보를 포함할 수 있다. 이때, 제1 내지 제N 존 데이터 정보(C_Zone_1~C_Zone_N)는 각각 링크드 리스트(linked list) 형태로 관리될 수 있다. 따라서, 공통 버퍼에 데이터가 저장될 때마다, 저장된 데이터에 대응되는 제1 내지 제N 존 데이터 정보(C_Zone_1~C_Zone_N)중 어느 하나의 존 데이터 정보는 업데이트 될 수 있다.
도 7은 일 실시 예에 따른, 프로그램 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 프로그램 동작 시, 메모리 컨트롤러(200)는 호스트(400)로부터 데이터와 논리 어드레스를 입력 받을 수 있다. 메모리 셀 어레이(110)는 도 4를 참조하여 설명된 메모리 셀 어레이(110)와 동일한 구조일 수 있다. 버퍼 메모리(300)는 도 4를 참조하여 설명된 버퍼 메모리(300)와 동일한 구조일 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 버퍼 메모리(300)의 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN)에 저장된 데이터를 메모리 장치(100)에 프로그램 하도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다. 이때, 버퍼 메모리(300)의 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN)에 저장된 데이터의 크기는 메모리 장치(100)에 프로그램 할 수 있는 크기일 수 있다. 이 경우, 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN)에 저장된 데이터는 각 존 버퍼에 대응되는 제1 내지 제N 존들(Zone1~ZoneN)에 각각 저장될 수 있다.
예를 들어, 버퍼 메모리(300)의 제1 존 버퍼(b_Zone1)에는 제1 존(Zone1)에 저장될 데이터가 저장될 수 있다. 메모리 컨트롤러(200)는 제1 존 버퍼(b_Zone1)에 저장된 데이터의 크기가 프로그램 단위의 크기가 되면 프로그램 동작을 수행하도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 제1 존 버퍼(b_Zone1)에 저장된 데이터를 제1 존(Zone1)에 프로그램 하도록 버퍼 메모리(300)및 메모리 장치를 제어할 수 있다. 설명의 편의를 위해, 제1 존(Zone1)에 대해서만 설명하였지만, 제2 내지 제N 존들(Zone2~ZoneN)에 대한 프로그램 동작도 동일할 수 있다.
실시 예에서, 제1 내지 제N 존 버퍼들(b_Zone1~b_Zone_N) 중 공통 버퍼(Common)에 저장된 데이터에 대응되는 존 버퍼에 데이터를 저장할 수 있는 잔여 공간이 생길 수 있다. 이 경우, 메모리 컨트롤러(200)는 공통 버퍼(Common)에 저장된 데이터를 대응되는 잔여 공간이 생긴 존 버퍼로 이동시키도록 버퍼 메모리(300)를 제어할 수 있다. 예를 들어, 버퍼 메모리(300)는 제1 존 버퍼(b_Zone1)에 데이터를 저장할 잔여 공간이 없으면, 공통 버퍼(Common)에 제1 존(Zone1)에 대응되는 데이터를 저장할 수 있다. 이 후, 제1 존 버퍼(b_Zone1)에 대한 프로그램 동작을 수행함으로써, 제1 존 버퍼(b_Zone1)에 데이터를 저장할 수 있는 잔여 공간이 생길 수 있다. 이 경우, 메모리 컨트롤러(200)는 공통 버퍼(Common)에 저장된, 제1 존(Zone1)에 대응되는 데이터를 제1 존 버퍼(b_Zone1)로 이동시키도록 버퍼 메모리(300)를 제어할 수 있다.
실시 예에서, 제1 내지 제N 존 버퍼들(b_Zone1~b_Zone_N)에 저장된 데이터의 크기가 프로그램 단위의 크기와 동일할 수 있다. 이 경우, 메모리 컨트롤러(200)는 프로그램 단위만큼의 데이터를 저장한 존 버퍼에 저장된 데이터에 대한 프로그램 동작을 수행하도록 메모리 장치(100) 및 버퍼 메모리(300)를 제어할 수 있다. 프로그램 동작에 의해, 프로그램 단위만큼의 데이터를 저장한 존 버퍼에 저장 된 데이터는 제1 내지 제N 존들(Zone1~ZoneN) 중 대응되는 존에 저장된다. 또한, 공통 버퍼(Common)에 저장된 데이터 중 동일한 존에 저장될 데이터의 크기가 프로그램 단위의 크기와 동일할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동일한 존에 저장될 데이터에 대한 프로그램 동작을 수행하도록 메모리 장치(100) 및 버퍼 메모리(300)를 제어할 수 있다. 프로그램 동작에 의해, 공통 버퍼(Common)에 저장된 데이터 중 동일한 존에 저장될 데이터는 제1 내지 제N 존들(Zone1~ZoneN) 중 대응되는 존에 저장된다. 자세한 프로그램 방법은 도 8 내지 도 12를 통해 설명된다.
도 8은 일 실시 예에 따른, 버퍼 메모리 프로그램 동작을 설명하기 위한 도면이다.
도 9는 일 실시 예에 따른, 메모리 장치 프로그램 동작을 설명하기 위한 도면이다.
도 8 및 도 9를 참조하면, 메모리 컨트롤러(200)는 호스트(400)의 프로그램 요청에 따라 프로그램 동작을 수행하도록 버퍼 메모리(300), 및 메모리 셀 어레이(110)를 포함하는 메모리 장치(100)를 제어할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터 쓰기 데이터(data)와 논리 어드레스(LBA)를 입력 받을 수 있다. 메모리 컨트롤러(200)는 제1 내지 제N 존들(Zone1~ZoneN) 중 쓰기 데이터(data)가 저장될 존을 논리 어드레스(LBA)를 기초로 결정할 수 있다. 이때, 호스트로부터 입력되는 논리 어드레스들은 범위에 따라 복수개의 논리 어드레스 그룹들로 구분 지어질 수 있다. 각 논리 어드레스 그룹들에 대응되는 제1 내지 제N 존들(Zone1~ZoneN)은 미리 결정될 수 있다. 쓰기 데이터(data)가 저장될 존에 대한 정보를 존 아이디(미도시)로 언급할 수 있다.
예를 들어, 논리 어드레스(LBA)가 제1 내지 제N 존들(Zone1~ZoneN) 중 제1 존(Zone1)에 대응될 수 있다. 이 경우, 쓰기 데이터(data)에 대응되는 존 아이디는 제1 존(Zone1)을 나타낼 수 있다. 따라서, 쓰기 데이터의 존 아이디가 제1 존(Zone1)을 나타내므로, 메모리 컨트롤러(200)는 호스트(400)로부터 프로그램 요청된 쓰기 데이터(data)를 제1 존 버퍼(b_Zone1)에 저장하도록 버퍼 메모리(300)를 제어할 수 있다.
메모리 컨트롤러(200)는 호스트(400)로부터 쓰기 데이터와 논리 어드레스를 입력 받을 때 마다 상술한 방식과 동일한 방식으로 버퍼 메모리(300)를 제어할 수 있다. 따라서, 버퍼 메모리(300)는 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN) 중 논리 어드레스에 대응되는 존 버퍼에 쓰기 데이터를 저장할 수 있다.
도 9를 참조하면, 실시 예에서, 메모리 컨트롤러(200)는 존 버퍼들 중 어느 하나의 존 버퍼에 할당된 크기만큼의 데이터가 어느 하나의 존 버퍼에 저장되면, 복수의 메모리 영역들 중 어느 하나의 존 버퍼에 대응되는 메모리 영역에 어느 하나의 존 버퍼에 저장된 데이터를 저장하도록 버퍼 메모리(300)를 제어할 수 있다. 예를 들어, 호스트(400)의 반복적인 프로그램 요청으로 인하여, 제1 존(Zone1)에 대응되는 제1 존 버퍼(b_Zone1)에 더 이상 데이터를 저장할 잔여 공간이 존재하지 않을 수 있다. 이 경우, 메모리 컨트롤러(200)는 제1 존 버퍼(b_Zone1)에 저장된 데이터(Z1_data)를 제1 존(Zone1)으로 프로그램 하도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다.
다른 실시 예에서, 호스트(400)의 반복적인 프로그램 요청으로 인하여, 제1 존(Zone1)에 대응되는 제1 존 버퍼(b_Zone1)에 프로그램 단위와 동일한 크기의 데이터가 저장될 수 있다. 이 경우, 메모리 컨트롤러(200)는 제1 존 버퍼(b_Zone1)에 저장된 데이터(Z1_data)를 제1 존(Zone1)으로 프로그램 하도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다. 설명의 편의를 위해, 제1 존(Zone1) 및 제1 존 버퍼(b_Zone1)에 대한 프로그램 동작만을 설명하였다. 하지만, 제2 내지 제N 존(Zone2~ZoneN) 및 제2 내지 제N 존 버퍼들(b_Zone2~b_ZoneN)에 대한 프로그램 동작도 동일할 수 있다.
도 10은 일 실시 예에 따른, 프로그램 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 컨트롤러(200)는 호스트(400)로부터 제1 내지 제N 존들(Zone1~ZoneN) 중 제1 존(Zone1)에 대응되는 논리 어드레스(LBA)와 데이터(data)를 입력 받을 수 있다. 이후, 메모리 컨트롤러(200)는 쓰기 데이터(data)를 제1 존 버퍼(b_Zone1)에 저장하도록 버퍼 메모리(300)를 제어할 수 있다. 이때, 이전에 호스트(400)로부터 입력 받은 프로그램 요청으로, 제1 존 버퍼(b_Zone1)에 데이터를 저장할 잔여 공간이 부족할 수 있다. 메모리 컨트롤러(200)는 쓰기 데이터(data)가 저장될 존 버퍼에 잔여 공간이 없는 경우, 쓰기 데이터(data)를 공통 버퍼(Common)에 저장하도록 버퍼 메모리(300)를 제어할 수 있다. 즉, 반복적인 프로그램 요청에 의해, 호스트(400)로부터 입력 받은 논리 어드레스(LBA)에 대응되는 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN) 중 하나의 존 버퍼는 잔여 공간이 없을 수 있다. 메모리 컨트롤러(200)는 잔여 공간이 없는 존 버퍼에 대응하는 쓰기 데이터(data)가 호스트(400)로부터 입력되면, 공통 버퍼(Common)에 쓰기 데이터(data)를 저장하도록 버퍼 메모리(300)를 제어할 수 있다. 결과적으로, 공통 버퍼(Common)는 제1 내지 제N 존(Zone1~ZoneN)에 각각 대응되는 다양한 데이터를 저장할 수 있다.
도 11은 일 실시 예에 따른, 버퍼 메모리 동작 방법을 설명하기 위한 도면이다.
도 11을 참조하면, 버퍼 메모리(300)는 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN) 및 공통 버퍼(Common)를 포함할 수 있다. 이때, 호스트로부터 반복적인 프로그램 요청을 받아, 제2 존 버퍼 및 제3 존 버퍼(b_Zone2, b_Zone3)는 더 이상 데이터를 저장할 수 있는 공간이 없을 수 있다.
실시 예에서, 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN) 및 공통 버퍼(Common)는 저장 공간을 슬롯 단위로 구분하여 데이터를 저장할 수 있다. 또한, 공통 버퍼(Common)는 도 4를 참조하여 설명된 제1 내지 제N 존(Zone1~ZoneN)에 각각 대응되는 다양한 데이터를 저장할 수 있다. 예를 들면, 공통 버퍼(Common)는 제1 내지 제3 존들(Zone1~Zone3)에 각각 대응되는 데이터를 저장할 수 있다. 도 11은, 공통 버퍼(Common)에 제1 존(Zone1)에 대응되는 데이터가 슬롯 3개, 제2 내지 제3 존들(Zone2~Zone3)에 각각 대응되는 데이터는 슬롯 1개로 구분되어 저장된 것을 나타낸다.
실시 예에서, 메모리 컨트롤러(200)는 어느 하나의 존 버퍼에 대응되는 메모리 영역에 어느 하나의 존 버퍼에 저장된 데이터를 저장한 뒤, 공통 버퍼(Common)에 저장된 데이터들 중 어느 하나의 존 버퍼에 대응되는 메모리 영역에 대응되는 데이터를 어느 하나의 존 버퍼로 이동시키도록 버퍼 메모리(300)를 제어할 수 있다. 예를 들어, 제1 존 버퍼(b_Zone1)에 저장된 데이터를 이에 대응되는 존에 프로그램 하면, 제1 존 버퍼(b_Zone1)는 데이터를 저장할 수 있는 잔여 공간을 가질 수 있다. 이 경우, 도 9를 참조하여 설명된 메모리 컨트롤러(200)는 공통 버퍼(Common)에 저장된 데이터 중 제1 존 버퍼(b_Zone1)에 대응되는 데이터를 제1 존 버퍼(b_Zone1)로 이동시키도록 버퍼 메모리(300)를 제어할 수 있다. 공통 버퍼(Common)에 저장된 데이터를 제1 존 버퍼(b_Zone1)로 이동시킬 때, 메모리 컨트롤러(200)는 공통 버퍼(Common)에 저장된 순서대로 데이터를 이동시키도록 버퍼 메모리(300)를 제어할 수 있다.
도 12는 일 실시 예에 따른, 프로그램 동작을 설명하기 위한 도면이다.
도 12를 참조하면, 공통 버퍼(Common)에는 제1 내지 제N 존들(Zone1~ZoneN) 중 어느 하나에 대응되는 데이터가 순차적으로 저장될 수 있다.
실시 예에서, 공통 버퍼(Common)에 제1 내지 제N 존들(Zone1~ZoneN) 중 제1 존(Zone1)에 대응되는 데이터가 순차적으로 저장될 수 있다. 이때, 공통 버퍼(Common)에 순차적으로 저장된 제1 존(Zone1)에 대응되는 데이터의 크기가 메모리 장치(100)의 프로그램 단위일 수 있다. 이 경우, 메모리 컨트롤러(200)는 공통 버퍼(Common)에 저장된 제1 존(Zone1)에 대응되는 데이터를 제1 존(Zone1)에 프로그램 하도록 메모리 장치(100) 및 버퍼 메모리(300)를 제어할 수 있다. 공통 버퍼(Common)에 저장된 제1 존(Zone1)에 대응되는 데이터는 공통 버퍼(Common)에 저장된 순서대로 제1 존(Zone1)에 저장될 수 있다. 설명의 편의를 위해 공통 버퍼(Common)에 저장된 데이터가 제1 존(Zone1)에 대응되는 경우만을 설명하였지만, 본 발명은 이에 제한되지 않는다.
또 다른 실시 예에서, 공통 버퍼(Common)에는 제1 내지 제N 존들(Zone1~ZoneN) 각각에 대응되는 데이터가 저장될 수 있다. 이때, 공통 버퍼(Common)의 저장 공간은 저장 공간을 일정 크기 단위로 나눈 슬롯들로 관리될 수 있다. 호스트(400)로부터 입력되는 데이터는 슬롯 단위로 공통 버퍼(Common)에 저장될 수 있다. 예를 들면, 공통 버퍼(Common)에 제1 존(Zone1)에 대응되는 데이터가 4개의 슬롯만큼 저장되어 있고, 제2 존 내지 제3 존(Zone2~Zone3)에 대응되는 데이터가 각각 1개의 슬롯만큼 저장되어 있을 수 있다.
실시 예에서, 공통 버퍼(Common)에 저장된 데이터 중 제1 존(Zone1)에 대응되는 데이터의 크기가 프로그램 단위일 수 있다. 예를 들면, 도 12의 저장 장치(50)의 프로그램 단위는 공통 버퍼(Common)의 4개 슬롯에 대응될 수 있다. 이 경우, 메모리 컨트롤러(200)는 공통 버퍼(Common)에 저장된 데이터 중 동일한 존에 대응되는 4개 슬롯 크기의 데이터를 제1 존(Zone1)에 프로그램 하도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 공통 버퍼(Common)에 데이터가 저장된 순서대로 프로그램 될 수 있도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 공통 버퍼(Common)에 데이터가 저장된 순서대로, 제1 존(Zone1)에 대응되는 데이터 슬롯을 골라 프로그램 할 수 있도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 제1 존(Zone1)에 대응되는 데이터에 대한 정보를 도 6을 참조하여 설명된, 버퍼 상태 저장부(210)를 통해 획득할 수 있다.
도 13은 일 실시 예에 따른, 리드 동작을 설명하기 위한 도면이다.
도 13을 참조하면, 호스트(400)로부터 리드 요청을 받으면, 메모리 컨트롤러(200)는 리드 요청을 수행하도록 메모리 장치(100) 및 버퍼 메모리(300)를 제어할 수 있다. 메모리 컨트롤러(200)는 리드 요청에 따라, 호스트(400)로부터 논리 어드레스(LBA)를 입력 받을 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 메모리 장치(100)에 논리 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장된 메모리 셀들의 주소를 나타내는 물리 어드레스로 변환할 수 있다. 또한, 논리 어드레스(LBA)에 대응되는 메모리 셀 어레이(110)의 제1 내지 제N 존들(Zone1~ZoneN) 중 어느 하나의 존에 대한 정보는 존 아이디로 언급될 수 있다. 메모리 컨트롤러(200)는 논리 어드레스(LBA)에 대응되는 존 아이디를 기초로, 리드 동작을 수행하도록 메모리 장치(100) 및 버퍼 메모리(300)를 제어할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는, 메모리 장치(100)의 리드 동작 수행 전, 버퍼 메모리(300)가 리드 동작을 수행하도록 제어할 수 있다. 저장 장치(50)는 호스트(400)로부터 리드 요청된 논리 어드레스에 대응되는 데이터가 버퍼 메모리(300)에 저장되어 있는지, 버퍼 메모리(300)에 대한 리드 동작을 먼저 수행할 수 있다. 이후, 저장 장치(50)는 메모리 장치(100)에 대한 리드 동작을 수행할 수 있다.
구체적으로, 메모리 컨트롤러(200)는 버퍼 리드 커맨드 및 논리 어드레스(LBA)를 버퍼 메모리(300)에 제공할 수 있다. 이 경우, 버퍼 메모리(300)는 제1 내지 제N 존 버퍼들(b_Zone1~b_ZoneN) 중 논리 어드레스(LBA)에 대응되는 데이터가 저장되어 있는지 해당 존 버퍼를 탐색할 수 있다. 예를 들면, 호스트(400)로부터 입력된 논리 어드레스(LBA)의 존 아이디가 제2 존(Zone2)을 나타낼 수 있다. 이 경우, 버퍼 메모리(300)는 논리 어드레스(LBA)에 대응되는 데이터가 제2 존 버퍼(b_Zone2)에 저장되어 있는지, 제2 존 버퍼(b_Zone2)만을 탐색할 수 있다.
본 실시 예를 통해, 호스트(400)로부터 리드 요청된 논리 어드레스(LBA)에 대응되는 데이터가 버퍼 메모리(300)에 저장 되어 있는지 전부 탐색하지 않고, 일부분만 탐색함으로써, 리드 동작의 효율을 높일 수 있다.
도 14는 실시 예에 따른 저장 장치의 동작 방법을 나타낸 순서도이다.
도 14를 참조하면, S1401 단계에서, 동작 제어부(230)는 호스트(400)로부터 프로그램 요청을 수신할 수 있다. 동작 제어부(230)는 호스트(400)로부터 쓰기 데이터와 논리 어드레스를 입력 받을 수 있다. 메모리 장치(100)에 포함된 메모리 셀 어레이는 도 4를 참조하여 설명된 메모리 셀 어레이(110)와 동일한 구조를 가질 수 있다. 버퍼 메모리(300)는 도 4를 참조하여 설명된 버퍼 메모리(300)와 동일한 구조를 가질 수 있다.
S1403단계에서, 데이터 크기 비교부(220)는 쓰기 데이터의 크기가 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하는지 여부를 결정할 수 있다. 예를 들어, 데이터 크기 비교부(220)는 쓰기 데이터의 크기와 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 비교한 결과를 기초로, 논리 어드레스에 대응되는 존 버퍼에 잔여 공간이 존재하는지 판단할 수 있다. 이때, 쓰기 데이터의 크기가 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하는 경우, 데이터 크기 비교부(220)는 논리 어드레스에 대응되는 존 버퍼에 잔여 공간이 존재하는지 않는 것으로 결정할 수 있다. 존 버퍼에 쓰기 데이터를 저장할 수 있는 잔여 공간이 없으면 S1405단계를 진행할 수 있다.
S1405단계에서, 데이터 크기 비교부(220)는 버퍼 상태 저장부(210)로부터 공통 버퍼 상태 정보를 제공받을 수 있다. 공통 버퍼 상태 정보는 공통 버퍼에 저장된 데이터의 크기 정보, 공통 버퍼에 데이터를 저장할 수 있는 잔여 공간이 있는지에 대한 정보, 공통 버퍼에 저장된 데이터 중 존에 대응되는 데이터에 대한 정보를 포함할 수 있다.
S1407 단계에서, 데이터 크기 비교부(220)는 버퍼 상태 저장부(210)로부터 제공받은 정보를 기초로 쓰기 데이터의 크기가 공통 버퍼에 저장될 수 있는 데이터의 크기를 초과하는지 여부를 결정할 수 있다. 예를 들어, 데이터 크기 비교부(220)는 쓰기 데이터의 크기와 공통 버퍼에 저장될 수 있는 데이터의 크기를 비교한 결과를 기초로 공통 버퍼에 쓰기 데이터를 저장할 잔여 공간이 존재하는지 여부를 결정할 수 있다. 이때, 쓰기 데이터의 크기가 공통 버퍼에 저장될 수 있는 데이터의 크기를 초과하는 경우, 데이터 크기 비교부(220)는 공통 버퍼에 잔여 공간이 존재하는지 않는 것으로 결정할 수 있다. 동작 제어부(230)는 공통 버퍼에 쓰기 데이터를 저장할 수 있는 잔여 공간이 없으면, 호스트로 대기 신호를 출력할 수 있다.
S1407단계에서의 판단 결과에 따라 쓰기 데이터의 크기가 공통 버퍼에 저장될 수 있는 데이터의 크기를 초과하지 않으면, S1409 단계에서, 동작 제어부(230)는 호스트(400)로부터 입력 받은 쓰기 데이터를 공통 버퍼에 저장하도록 버퍼 메모리(300)를 제어할 수 있다. 이후, 동작 제어부(230)는 버퍼 상태 저장부(210)에 저장된 공통 버퍼 상태 정보를 업데이트 하도록 버퍼 상태 저장부(210)를 제어할 수 있다.
한편, S1403 단계에서의 판단 결과에 따라 쓰기 데이터의 크기가 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하지 않으면, S1411단계에서, 동작 제어부(230)는 호스트(400)로부터 입력 받은 쓰기 데이터를 존 버퍼에 저장하도록 버퍼 메모리(300)를 제어할 수 있다. 또한, 동작 제어부(230)는 버퍼 상태 저장부(210)에 저장된 존 버퍼 상태 정보를 업데이트 하도록 버퍼 상태 저장부(210)를 제어할 수 있다.
도 15는 일 실시 예에 따른, 존 버퍼들에 대한 동작 방법을 나타낸 순서도이다.
도 15를 참조하면, S1501 단계에서, 동작 제어부(230)는 호스트(400)로부터 입력 받은 쓰기 데이터를 논리 어드레스에 대응되는 존 버퍼에 저장할 수 있다. 또한, 동작 제어부(230)는 존 버퍼 상태 정보를 업데이트 하도록 버퍼 상태 저장부(210)를 제어할 수 있다.
S1503 단계에서, 동작 제어부(230)는 쓰기 데이터가 저장된 존 버퍼에 데이터를 저장할 수 있는 잔여 공간이 존재하는지 여부를 판단할 수 있다.
존 버퍼에 데이터를 저장할 수 있는 잔여 공간이 존재하는 경우, 단계는 종료될 수 있다.
이와 달리, 존 버퍼에 데이터를 저장할 수 있는 잔여 공간이 없는 경우, S1505 단계에서, 동작 제어부(230)는 프로그램 동작을 수행하도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다. 구체적으로, 동작 제어부(230)는 프로그램 단위로 채워진 존 버퍼의 데이터를 존 버퍼에 대응되는 메모리 장치(100) 내 존에 프로그램 하도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다.
S1507 단계에서, 존 버퍼에 대한 프로그램 동작이 수행된 후, 동작 제어부(230)는 존 버퍼에 대한 정보를 업데이트 할 수 있도록 버퍼 상태 저장부(210)를 제어할 수 있다.
도 16은 일 실시 예에 따른 공통 버퍼에 대한 동작 방법을 나타낸 순서도이다.
도 16을 참조하면, S1601 단계에서, 동작 제어부(230)는 공통 버퍼에 저장된 데이터 중 동일한 존 아이디를 갖는 데이터들의 크기를 확인할 수 있다. 예를 들어, 동작 제어부(230)는 공통 버퍼에 저장된 데이터에 대한 정보를 버퍼 상태 저장부(210)로부터 제공받을 수 있다. 이때, 버퍼 상태 저장부(210)는 공통 버퍼에 저장된 데이터 중 동일한 존 아이디를 가진 데이터의 크기 정보를 제공할 수 있다.
S1603 단계에서, 동작 제어부(230)는 동일한 존 아이디를 갖는 데이터의 크기가 프로그램 단위와 일치하는지 여부를 판단할 수 있다. 공통 버퍼에 저장된 데이터 중 동일한 존 아이디를 갖는 데이터의 크기가 프로그램 단위와 일치하면, 동작 제어부(230)는 S1611단계를 수행할 수 있다. 공통 버퍼에 저장된 데이터 중 동일한 존 아이디를 갖는 데이터의 크기가 프로그램 단위와 일치하지 않으면, 동작 제어부(230)는 S1605단계를 수행한다.
S1611 단계에서, 동작 제어부(230)는 공통 버퍼에 저장된 데이터 중 동일한 존 아이디를 갖는 데이터를 메모리 장치(100)에 포함된 존 아이디에 대응되는 존에 프로그램 동작을 수행하도록 버퍼 메모리(300) 및 메모리 장치(100)를 제어할 수 있다.
S1605 단계에서, 동작 제어부(230)는 존 아이디에 대응되는 존 버퍼에 데이터를 저장할 수 있는 잔여 공간이 있는지 여부를 판단할 수 있다.
존 아이디에 대응되는 존 버퍼에 더 이상 데이터를 저장할 수 있는 공간이 없는 경우, S1607 단계에서, 동작 제어부(230)는 존 버퍼에 저장된 데이터의 프로그램 동작이 수행될 때까지 대기하도록 버퍼 메모리(300)를 제어할 수 있다.
이후, 존 버퍼에 저장된 데이터에 대한 프로그램 동작을 수행하여 존 버퍼에 잔여 공간이 발생한 경우, S1609 단계에서, 동작 제어부(230)는 공통 버퍼에 저장된 데이터가 존 아이디에 대응되는 존 버퍼로 이동하도록 버퍼 메모리(300)를 제어할 수 있다.
또한, S1605 단계에서의 판단 결과에 따라 존 아이디에 대응되는 존 버퍼에 데이터를 저장할 수 있는 공간이 있는 경우, S1609 단계에서, 동작 제어부(230)는 공통 버퍼에 저장된 데이터가 존 아이디에 대응되는 존 버퍼로 이동하도록 버퍼 메모리(300)를 제어할 수 있다.
S1613 단계에서, 동작 제어부(230)는 S1609단계 또는 S1611단계 후 변경된 공통 버퍼의 상태를 반영하여, 공통 버퍼 상태 정보를 업데이트 하도록 버퍼 상태 저장부(210)를 제어할 수 있다.
도 17은 도 1의 메모리 컨트롤러의 일 실시 예를 나타낸 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 17을 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼(1020) 및 버퍼 컨트롤러(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 18은 본 발명의 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 18을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque-Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 19는 본 발명의 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 19를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 20은 본 발명의 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 20을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
300: 버퍼 메모리
400: 호스트

Claims (22)

  1. 호스트로부터 제공되는 연속된 논리 어드레스들의 그룹들에 각각 대응되는 복수의 메모리 영역들을 포함하는 메모리 장치;
    상기 복수의 메모리 영역들에 각각 대응되는 존 버퍼들 및 공통 버퍼를 포함하는 버퍼 메모리; 및
    상기 호스트로부터 제공된 논리 어드레스에 대응되는 쓰기 데이터의 크기가 상기 존 버퍼들 중 상기 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하는지 여부에 따라, 상기 쓰기 데이터를 상기 논리 어드레스에 대응되는 존 버퍼 및 상기 공통 버퍼 중 어느 하나에 임시로 저장하도록 상기 버퍼 메모리를 제어하는 메모리 컨트롤러;를 포함하는 저장 장치.
  2. 제 1 항에 있어서, 상기 메모리 컨트롤러는,
    상기 쓰기 데이터의 크기와 상기 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 비교한 결과에 따라, 상기 쓰기 데이터의 크기가 상기 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하는지 여부를 결정하는 데이터 크기 비교부; 및
    상기 쓰기 데이터의 크기가 상기 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하는지 여부에 따라, 상기 쓰기 데이터를 상기 논리 어드레스에 대응되는 존 버퍼 및 상기 공통 버퍼 중 어느 하나에 임시로 저장하도록 상기 버퍼 메모리를 제어하는 동작 제어부;를 포함하는 저장 장치.
  3. 제 2 항에 있어서, 상기 동작 제어부는,
    상기 쓰기 데이터의 크기가 상기 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기 이하이면, 상기 쓰기 데이터를 상기 논리 어드레스에 대응되는 존 버퍼에 저장하도록 상기 버퍼 메모리를 제어하는 저장 장치.
  4. 제 2 항에 있어서, 상기 동작 제어부는,
    상기 쓰기 데이터의 크기가 상기 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하면, 상기 쓰기 데이터를 상기 공통 버퍼에 저장하도록 상기 버퍼 메모리를 제어하는 저장 장치.
  5. 제 2 항에 있어서, 상기 메모리 컨트롤러는,
    상기 존 버퍼들에 관련된 존 버퍼 상태 정보 및 상기 공통 버퍼에 관련된 공통 버퍼 상태 정보를 저장하는 버퍼 상태 저장부를 더 포함하는 저장 장치.
  6. 제 5 항에 있어서, 상기 존 버퍼 상태 정보는,
    상기 존 버퍼들에 저장된 데이터의 크기에 관한 정보, 상기 존 버퍼들 각각에 추가로 데이터를 저장할 수 있는지 여부를 나타내는 존 잔여 공간에 관한 정보 및 상기 존 버퍼들에 저장된 데이터의 논리 어드레스에 관한 정보를 포함하는 저장 장치.
  7. 제 5 항에 있어서, 상기 공통 버퍼 상태 정보는,
    상기 공통 버퍼에 저장된 데이터의 크기에 관한 정보 및 상기 공통 버퍼에 저장된 데이터의 논리 어드레스에 대응되는 존 버퍼를 나타내는 존 아이디 정보를 포함하는 저장 장치.
  8. 제 5 항에 있어서, 상기 동작 제어부는,
    상기 존 버퍼 상태 정보 및 상기 공통 버퍼 상태 정보를 기초로 상기 존 버퍼들 및 공통 버퍼에 저장된 데이터를 상기 복수의 메모리 영역들에 저장하는 프로그램 동작을 수행하도록 상기 버퍼 메모리 및 상기 메모리 장치를 제어하는 저장 장치.
  9. 제 8 항에 있어서, 상기 동작 제어부는,
    상기 존 버퍼 상태 정보를 기초로 상기 존 버퍼들 중 어느 하나의 존 버퍼에 할당된 크기만큼의 데이터가 상기 어느 하나의 존 버퍼에 저장되면, 상기 복수의 메모리 영역들 중 상기 어느 하나의 존 버퍼에 대응되는 메모리 영역에 상기 어느 하나의 존 버퍼에 저장된 데이터를 저장하도록 상기 버퍼 메모리 및 상기 메모리 장치를 제어하는 저장 장치.
  10. 제 9 항에 있어서, 상기 동작 제어부는,
    상기 어느 하나의 존 버퍼에 대응되는 메모리 영역에 상기 어느 하나의 존 버퍼에 저장된 데이터를 저장한 뒤, 상기 공통 버퍼에 저장된 데이터들 중 상기 어느 하나의 존 버퍼에 대응되는 메모리 영역에 대응되는 데이터를, 상기 어느 하나의 존 버퍼로 이동시키도록 상기 버퍼 메모리를 제어하는 저장 장치.
  11. 제 8 항에 있어서, 상기 동작 제어부는,
    상기 공통 버퍼 상태 정보를 기초로 상기 공통 버퍼에 미리 설정된 크기와 동일한 크기를 갖는 데이터가 저장되면, 상기 복수의 메모리 영역들 중 상기 미리 설정된 크기와 동일한 크기를 갖는 데이터의 논리 어드레스에 대응되는 메모리 영역에, 상기 미리 설정된 크기와 동일한 크기를 갖는 데이터를 저장하도록 상기 버퍼 메모리 및 상기 메모리 장치를 제어하는 저장 장치.
  12. 제 11 항에 있어서, 상기 미리 설정된 크기는,
    한번의 프로그램 동작으로 상기 메모리 장치에 저장될 수 있는 데이터의 크기인 프로그램 단위에 대응되는 크기인 저장 장치.
  13. 제 2 항에 있어서, 상기 동작 제어부는,
    상기 쓰기 데이터의 크기가 상기 논리 어드레스에 대응되는 존 버퍼 및 상기 공통 버퍼 각각에 저장될 수 있는 데이터의 크기를 초과하면, 상기 호스트에 대기 신호를 제공하는 저장 장치.
  14. 제 13 항에 있어서, 상기 동작 제어부는,
    상기 논리 어드레스에 대응되는 존 버퍼에 저장된 데이터 및 상기 공통 버퍼에 저장된 데이터의 일부를 상기 복수의 메모리 영역들 중 상기 논리 어드레스에 대응되는 존 버퍼에 대응되는 메모리 영역에 저장하도록 상기 버퍼 메모리 및 상기 메모리 장치를 제어하는 저장 장치.
  15. 호스트가 제공할 논리 어드레스들의 그룹들에 각각에 대응되는 복수의 메모리 영역들을 포함하는 메모리 장치 및 상기 복수의 메모리 영역들에 각각 대응되는 존 버퍼들 및 공통 버퍼를 포함하는 버퍼 메모리를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    호스트로부터 논리 어드레스 및 상기 논리 어드레스에 대응되는 쓰기 데이터를 수신하는 단계;
    상기 쓰기 데이터의 크기가 상기 존 버퍼들 중 상기 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하는지 여부를 결정하는 단계;
    상기 쓰기 데이터의 크기가 상기 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기 이하인 것에 응답하여, 상기 쓰기 데이터를 상기 논리 어드레스에 대응되는 존 버퍼에 저장하도록 상기 버퍼 메모리를 제어하는 단계; 및
    상기 쓰기 데이터의 크기가 상기 논리 어드레스에 대응되는 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하는 것에 응답하여, 상기 쓰기 데이터를 상기 공통 버퍼에 저장하도록 상기 버퍼 메모리를 제어하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  16. 제 15 항에 있어서,
    상기 메모리 컨트롤러에 상기 존 버퍼들 각각에 추가로 데이터를 저장할 수 있는지 여부를 나타내는 존 잔여 공간 정보, 상기 존 버퍼들에 저장된 데이터의 크기에 관한 정보 및 상기 존 버퍼들에 저장된 상기 프로그램 데이터의 논리 어드레스에 관한 정보를 저장하는 단계; 및
    상기 메모리 컨트롤러에 상기 공통 버퍼에 저장된 데이터의 크기에 관한 정보 및 상기 공통 버퍼에 저장된 데이터의 논리 어드레스에 대응되는 존 버퍼를 나타내는 존 아이디 정보를 저장하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법.
  17. 제 16 항에 있어서,
    상기 존 잔여 공간 정보 및 상기 존 버퍼들에 저장된 데이터의 크기에 관한 정보를 기초로, 상기 존 버퍼들 중 어느 하나의 존 버퍼에 대응되는 메모리 영역에, 상기 어느 하나의 존 버퍼에 저장된 데이터를 저장하도록 상기 버퍼 메모리 및 상기 메모리 장치를 제어하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법.
  18. 제 17 항에 있어서,
    상기 어느 하나의 존 버퍼에 대응되는 메모리 영역에 상기 어느 하나의 존 버퍼에 저장된 데이터가 저장된 뒤, 상기 공통 버퍼에 저장된 데이터들 중 상기 어느 하나의 존 버퍼에 대응되는 메모리 영역에 대응되는 데이터를, 상기 어느 하나의 존 버퍼에 이동시키도록 상기 버퍼 메모리를 제어하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법.
  19. 제 16 항에 있어서,
    상기 공통 버퍼에 저장된 데이터의 크기에 관한 정보 및 상기 존 아이디 정보를 기초로, 상기 복수의 메모리 영역들 중 상기 공통 버퍼에 저장된 데이터의 논리 어드레스에 대응되는 메모리 영역에, 상기 공통 버퍼에 저장된 데이터를 저장하도록 상기 버퍼 메모리 및 상기 메모리 장치를 제어하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법.
  20. 제 15 항에 있어서,
    상기 쓰기 데이터의 크기가 상기 논리 어드레스에 대응되는 존 버퍼 및 상기 공통 버퍼 각각에 저장될 수 있는 데이터의 크기를 초과하는지 여부에 따라, 상기 호스트에 대기 신호를 출력하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법.
  21. 호스트로부터 제공되는 연속된 논리 어드레스들의 그룹들에 각각 대응되는 복수의 메모리 영역들을 포함하는 메모리 장치;
    상기 복수의 메모리 영역들에 각각 대응되고, 상기 논리 어드레스들의 그룹들에 각각 대응되는 데이터를 각각 저장하는 존 버퍼들; 및
    상기 존 버퍼들 중 상기 호스트로부터 제공된 논리 어드레스에 대응되는 존 버퍼에 상기 논리 어드레스에 대응되는 데이터를 저장하도록 상기 버퍼 메모리를 제어하는 메모리 컨트롤러를 포함하는 저장 장치.
  22. 제 21 항에 있어서,
    상기 존 버퍼들 중 둘 이상의 존 버퍼들에 대응되는 데이터를 포함하는 공통 버퍼를 더 포함하고,
    상기 메모리 컨트롤러는,
    상기 호스트로부터 상기 존 버퍼들 중 어느 하나의 존 버퍼에 저장될 수 있는 데이터의 크기를 초과하는 초과 데이터가 입력되면, 상기 초과 데이터를 상기 공통 버퍼에 저장하도록 상기 공통 버퍼를 제어하는 저장 장치.
KR1020200109188A 2020-08-28 2020-08-28 저장 장치 및 그 동작 방법 KR20220028332A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200109188A KR20220028332A (ko) 2020-08-28 2020-08-28 저장 장치 및 그 동작 방법
US17/189,007 US11481146B2 (en) 2020-08-28 2021-03-01 Storage device including a buffer memory having a common buffer for storing over-sized write data, and operating method thereof
CN202110427379.4A CN114115708A (zh) 2020-08-28 2021-04-21 存储装置及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200109188A KR20220028332A (ko) 2020-08-28 2020-08-28 저장 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20220028332A true KR20220028332A (ko) 2022-03-08

Family

ID=80356881

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200109188A KR20220028332A (ko) 2020-08-28 2020-08-28 저장 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US11481146B2 (ko)
KR (1) KR20220028332A (ko)
CN (1) CN114115708A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220104511A (ko) * 2021-01-18 2022-07-26 에스케이하이닉스 주식회사 컨트롤러 및 이를 포함하는 메모리 시스템
US20240078015A1 (en) * 2022-09-01 2024-03-07 Western Digital Technologies, Inc. Handling write data burst for improved performance and resource usage

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005166147A (ja) * 2003-12-01 2005-06-23 Yamaha Corp 光ディスクドライブ、光ディスク装置およびおよび光ディスクデバイスドライバプログラム
KR101083673B1 (ko) 2008-10-01 2011-11-16 주식회사 하이닉스반도체 반도체 스토리지 시스템 및 그 제어 방법
US8205063B2 (en) * 2008-12-30 2012-06-19 Sandisk Technologies Inc. Dynamic mapping of logical ranges to write blocks
US9690695B2 (en) * 2012-09-20 2017-06-27 Silicon Motion, Inc. Data storage device and flash memory control method thereof
KR102074329B1 (ko) 2013-09-06 2020-02-06 삼성전자주식회사 데이터 저장 장치 및 그것의 데이터 처리 방법
KR20180047402A (ko) 2016-10-31 2018-05-10 삼성전자주식회사 멀티 네임스페이스를 관리하는 스토리지 장치 및 상기 스토리지 장치의 동작 방법
KR20190087217A (ko) * 2018-01-16 2019-07-24 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR20200008273A (ko) * 2018-07-16 2020-01-28 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
KR20200010934A (ko) * 2018-07-23 2020-01-31 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR102585883B1 (ko) * 2018-09-18 2023-10-10 에스케이하이닉스 주식회사 메모리 시스템의 동작 방법 및 메모리 시스템
KR102520412B1 (ko) * 2018-09-19 2023-04-12 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR20200046495A (ko) * 2018-10-24 2020-05-07 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR20200076946A (ko) * 2018-12-20 2020-06-30 삼성전자주식회사 스토리지 장치의 데이터 기입 방법 및 이를 수행하는 스토리지 장치

Also Published As

Publication number Publication date
CN114115708A (zh) 2022-03-01
US20220066692A1 (en) 2022-03-03
US11481146B2 (en) 2022-10-25

Similar Documents

Publication Publication Date Title
US11543984B2 (en) Memory controller, storage device and operating method thereof
US20210173785A1 (en) Storage device and method of operating the same
US11531492B2 (en) Device and method of operating the same
US10846002B2 (en) Memory controller to adjust the size of write data, operating method therof and storage device including the same
KR20200088713A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20210017912A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20200114009A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20210062476A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20200145199A (ko) 저장 장치 및 그 동작 방법
KR20210090439A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20220059259A (ko) 메모리 시스템 및 그 동작 방법
KR20210014412A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20200088709A (ko) 저장 장치 및 그 동작 방법
KR20200077276A (ko) 저장 장치 및 그 동작 방법
KR20220030090A (ko) 저장 장치 및 그 동작 방법
US11481146B2 (en) Storage device including a buffer memory having a common buffer for storing over-sized write data, and operating method thereof
KR20200099882A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20210120240A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20210128780A (ko) 메모리 컨트롤러 및 이를 포함하는 저장 장치
KR20210079104A (ko) 저장 장치 및 그 동작 방법
US11366725B2 (en) Storage device and method of operating the same
KR20220064101A (ko) 저장 장치 및 그 동작 방법
KR20220053973A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20220048864A (ko) 저장 장치 및 그 동작 방법
KR20210131618A (ko) 저장 장치 및 그 동작 방법