KR20210017912A - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

Info

Publication number
KR20210017912A
KR20210017912A KR1020190097809A KR20190097809A KR20210017912A KR 20210017912 A KR20210017912 A KR 20210017912A KR 1020190097809 A KR1020190097809 A KR 1020190097809A KR 20190097809 A KR20190097809 A KR 20190097809A KR 20210017912 A KR20210017912 A KR 20210017912A
Authority
KR
South Korea
Prior art keywords
memory
die
information
logical addresses
data chunks
Prior art date
Application number
KR1020190097809A
Other languages
English (en)
Inventor
이석준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190097809A priority Critical patent/KR20210017912A/ko
Priority to CN201911407775.XA priority patent/CN112346652A/zh
Priority to US16/736,985 priority patent/US11036632B2/en
Publication of KR20210017912A publication Critical patent/KR20210017912A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0607—Interleaved addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/0644—Management of space entities, e.g. partitions, extents, pools
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0615—Address space extension
    • G06F12/0623—Address space extension for memory modules
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/202—Non-volatile memory
    • G06F2212/2022—Flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 리드 인터리빙 및 쓰기 인터리빙 성능을 갖는 메모리 컨트롤러는 희생 영역에서 리드한 데이터 청크들을 임시로 저장하는 버퍼 메모리, 복수의 메모리 다이들과 호스트로부터 제공되는 논리 어드레스들 간의 대응 정보를 기반으로 결정되는, 복수의 메모리 다이들 각각에 대응되는 데이터 청크들의 논리 어드레스 개수에 따라 데이터 청크들 각각이 저장될 메모리 다이들에 관한 정보인 타겟 다이 정보를 생성하는 타겟 다이 정보 관리부 및 타겟 다이 정보에 따라 버퍼 메모리에 저장된 데이터 청크들이 복수의 메모리 다이들에 저장되도록 복수의 메모리 다이들을 제어하는 쓰기 동작 제어부를 포함할 수 있다.

Description

메모리 컨트롤러 및 그 동작 방법{MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트 폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 향상된 리드 인터리빙 성능 및 쓰기 인터리빙 성능을 갖는 메모리 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는, 희생 영역에서 리드한 데이터 청크들을 임시로 저장하는 버퍼 메모리, 복수의 메모리 다이들과 호스트로부터 제공되는 논리 어드레스들 간의 대응 정보를 기반으로 결정되는, 복수의 메모리 다이들 각각에 대응되는 데이터 청크들의 논리 어드레스 개수에 따라 데이터 청크들 각각이 저장될 메모리 다이들에 관한 정보인 타겟 다이 정보를 생성하는 타겟 다이 정보 관리부 및 타겟 다이 정보에 따라 버퍼 메모리에 저장된 데이터 청크들이 복수의 메모리 다이들에 저장되도록 복수의 메모리 다이들을 제어하는 쓰기 동작 제어부를 포함한다.
본 발명의 실시 예에 따른 스토리지 장치는 복수의 메모리 다이들, 복수의 메모리 다이들 중 적어도 하나의 메모리 다이에 포함되는 희생 영역에 저장된 복수의 데이터 청크들을 임시로 저장하는 버퍼 메모리 및 복수의 메모리 다이들 각각에 대응되는 복수의 데이터 청크 그룹들이 형성되도록 복수의 데이터 청크들을 복수의 메모리 다이들과 매핑하고, 복수의 데이터 청크 그룹들 각각에 포함된 데이터 청크 들의 개수를 기초로 복수의 데이터 청크 그룹들 중 적어도 하나 이상의 데이터 청크 그룹에 포함된 데이터 청크가 다른 데이터 청크 그룹에 포함되도록 재매핑하고, 복수의 데이터 청크 그룹들 각각으로부터 하나씩 선택된 데이터 청크들을 포함하는 스트라이프를 복수의 메모리 다이들에 저장하도록 복수의 메모리 다이들을 제어하는 메모리 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법은 희생 영역에서 상기 데이터 청크들을 리드하는 단계, 복수의 메모리 다이들과 호스트로부터 제공되는 논리 어드레스들 간의 대응 정보를 기반으로 데이터 청크들의 논리 어드레스들 중 복수의 메모리 다이들 각각에 대응되는 논리 어드레스들의 개수를 카운트하는 단계, 논리 어드레스들의 개수를 기반으로 데이터 청크들 각각이 저장될 메모리 다이들에 관한 정보인 타겟 다이 정보를 생성하는 단계 및 타겟 다이 정보에 따라 버퍼 메모리에 저장된 상기 데이터 청크들이 복수의 메모리 다이들에 인터리빙 방식으로 저장되도록 복수의 메모리 다이들을 제어하는 단계를 포함한다.
본 기술에 따른 메모리 컨트롤러 및 그 동작 방법은 향상된 리드 인터리빙 성능 및 쓰기 인터리빙 성능을 제공한다.
도 1은 스토리지 장치를 설명하기 위한 블록도이다.
도 2는 복수의 메모리 다이들을 제어하는 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 3은 비-인터리빙 방식의 동작 시간를 설명하기 위한 도면이다.
도 4는 인터리빙 방식의 동작 시간을 설명하기 위한 도면이다.
도 5는 리드 인터리빙 속도를 향상시키기 위한 논리 어드레스와 메모리 다이 간의 대응 정보를 설명하기 위한 도면이다.
도 6은 쓰기 인터리빙 방식을 설명하기 위한 도면이다.
도 7은 대응 정보에 따라 복수의 메모리 다이들에 배치된 논리 어드레스들을 설명하기 위한 도면이다.
도 8은 논리 어드레스들의 배치가 변경된 상황을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 데이터 마이그레이션 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시 예에 따른 데이터 마이그레이션 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예에 따른 유효 데이터 청크의 리드 과정을 설명하기 위한 도면이다.
도 12는 본 발명의 실시 예에 따른 후보 다이 정보의 생성 과정을 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 타겟 다이 정보의 생성 과정을 설명하기 위한 도면이다.
도14는 본 발명의 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 15는 타겟 다이 정보 관리부(230)를 설명하기 위한 도면이다.
도 16은 본 발명의 실시 예에 따른 마이그레이션 방법을 설명하기 위한 순서도이다.
도 17은 타겟 다이 정보를 생성하는 과정을 설명하기 위한 순서도이다.
도 18은 논리 어드레스의 개수를 기반으로 타겟 다이 정보를 생성하는 과정을 설명하기 위한 순서도이다.
도 19는 본 발명의 실시 예에 따른 메모리 다이를 설명하기 위한 도면이다.
도 20은 도 19의 메모리 블록(BLKi)을 설명하기 위한 도면이다.
도 21은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 23은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 스토리지 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다.
스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 스토리지 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 스토리지 장치, PCI(peripheral component interconnection) 카드 형태의 스토리지 장치, PCI-E(PCI express) 카드 형태의 스토리지 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 스토리지 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 복수의 메모리 다이들을 포함할 수 있다. 복수의 메모리 다이들 각각은 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 메모리 셀 어레이 중 수신된 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 선택된 영역을 엑세스 한다는 것은 선택된 영역에 대해서 수신된 커맨드에 해당하는 동작을 수행함을 의미한다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 장치(100)는 복수의 메모리 다이들을 포함할 수 있다. 각 메모리 다이는 적어도 하나의 메모리 셀 어레이를 포함할 수 있다. 복수의 메모리 다이들은 다이 인터리빙(Die Interleaving) 동작, 채널 인터리빙 동작, 웨이 인터리빙 동작 또는 플레인 인터리빙 동작을 통해 제어될 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 펌웨어(FW)는 호스트(300)로부터 입력된 요청을 수신하거나 호스트(300)로 응답을 출력하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트(300)의 인터페이스와 메모리 장치(100)의 인터페이스 사이의 동작의 관리하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)에 커맨드를 제공하거나, 메모리 장치(100)로부터 응답을 수신하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 어드레스(Logical Address, LA)를 입력 받고, 논리 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(Logical Block Address, LBA)일 수 있고, 물리 어드레스는 물리 블록 어드레스(Physical Block Address, PBA)일 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection), 리드 리클레임(read reclaim) 등의 배경 동작(background operation)을 수행하기 위해 사용되는 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)는 희생 영역에 저장된 유효 데이터 청크를 다른 영역으로 이동시키는 마이그레이션(migration) 동작을 수행할 수 있다. 웨어 레벨링, 가비지 컬렉션, 리드 리클레임 등의 배경 동작은 마이그레이션(migration) 동작을 포함할 수 있다. 희생 영역은 이동될 데이터 청크들이 저장되어 있는 영역일 수 있다. 메모리 컨트롤러(200)는 메모리 블록이 저장하고 있는 유효 데이터 청크들의 개수를 기반으로 희생 영역을 선택할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 유효 데이터 청크의 개수가 가장 적은 메모리 블록을 희생 영역으로 선택할 수 있다. 메모리 컨트롤러(200)는 리드된 횟수를 기준으로 희생 영역을 선택할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 리드된 횟수가 가장 많은 메모리 블록을 희생 영역으로 선택할 수 있다. 메모리 컨트롤러(200)는 소거된 횟수를 기준으로 희생 영역을 선택할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 소거된 횟수가 가장 많은 메모리 블록을 희생 영역으로 선택할 수 있다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)는 마이그레이션 동작을 수행하기 위해 버퍼 메모리(210), 쓰기 동작 제어부(220) 및 타겟 다이 정보 관리부(230)를 포함할 수 있다.
버퍼 메모리(210)는 메모리 장치(100)에서 리드한 데이터 청크를 임시로 저장하는 리드 버퍼, 메모리 장치(100)에 프로그램할 데이터 청크를 임시로 저장하는 쓰기 버퍼를 포함할 수 있다. 도 1에서 버퍼 메모리(210)가 메모리 컨트롤러(200) 내부에 위치하는 것으로 도시하였으나, 버퍼 메모리(210)는 메모리 컨트롤러(200) 외부에 위치할 수 있다.
쓰기 동작 제어부(220)는 버퍼 메모리(210)에 임시로 저장된 데이터 청크들이 메모리 장치(100)에 프로그램되도록 버퍼 메모리(210) 및 메모리 장치(100)를 제어할 수 있다. 쓰기 동작 제어부(220)는 타겟 다이 정보 관리부(230)로부터 타겟 다이 정보를 수신하고, 버퍼 메모리(210)에 임시로 저장된 데이터 청크들을 타겟 다이 정보에 따라 메모리 장치(100)에 포함된 복수의 메모리 다이들에 분산 저장할 수 있다.
타겟 다이 정보 관리부(230)는 버퍼 메모리(210)에 임시로 저장된 데이터 청크들 각각이 저장될 메모리 다이들에 대한 정보인 타겟 다이 정보를 생성할 수 있다. 타겟 다이 정보는 희생 영역에 포함된 데이터 청크들을 복수의 메모리 다이들에 분산 저장할 때의 쓰기 시간 및 복수의 메모리 다이들에 분산 저장된 데이터 청크들을 리드할 때의 리드 시간을 고려하여 생성될 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 복수의 메모리 다이들을 제어하는 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 복수의 메모리 다이들(DIE 00 내지 DIE 13)을 포함할 수 있다. 메모리 컨트롤러(200)는 제0 채널(CH 0) 및 제1 채널(CH 1)을 통해 메모리 장치(100)가 포함하는 복수의 메모리 다이들(DIE 00 내지 DIE 13)과 연결될 수 있다. 채널의 개수 또는 각 채널에 연결되는 메모리 다이의 개수는 본 실시 예에 제한되지 않는다.
제0 채널(CH 0)에는 메모리 다이 00(DIE 00), 메모리 다이 01(DIE 01), 메모리 다이 02(DIE 02) 및 메모리 다이 03(DIE 03)가 공통 연결될 수 있다. 메모리 다이 00(DIE 00), 메모리 다이 01(DIE 01), 메모리 다이 02(DIE 02) 및 메모리 다이 03(DIE 03)는 제0 채널(CH 0)을 통해 메모리 컨트롤러(200)와 통신할 수 있다.
메모리 다이 00(DIE 00), 메모리 다이 01(DIE 01), 메모리 다이 02(DIE 02) 및 메모리 다이 03(DIE 03)는 제0 채널(CH 0)에 공통 연결되어 있으므로, 한번에 하나의 메모리 다이만 메모리 컨트롤러(200)와 통신할 수 있다. 반면, 메모리 다이 00(DIE 00), 메모리 다이 01(DIE 01), 메모리 다이 02(DIE 02) 및 메모리 다이 03(DIE 03)의 내부 동작은 동시에 수행될 수 있다.
제1 채널(CH 1)에는 메모리 다이 10(DIE 10), 메모리 다이 11(DIE 11), 메모리 다이 12(DIE 12) 및 메모리 다이 13(DIE 13)가 공통 연결될 수 있다. 제1 채널(CH 1)에는 메모리 다이 10(DIE 10), 메모리 다이 11(DIE 11), 메모리 다이 12(DIE 12) 및 메모리 다이 13(DIE 13)는 제1 채널(CH 1)을 통해 메모리 컨트롤러(200)와 통신할 수 있다.
메모리 다이 10(DIE 10), 메모리 다이 11(DIE 11), 메모리 다이 12(DIE 12) 및 메모리 다이 13(DIE 13)는 제1 채널(CH 1)에 공통 연결되어 있으므로, 한번에 하나의 메모리 다이만 메모리 컨트롤러(200)와 통신할 수 있다. 반면, 메모리 다이 10(DIE 10), 메모리 다이 11(DIE 11), 메모리 다이 12(DIE 12) 및 메모리 다이 13(DIE 13)의 내부 동작은 동시에 수행될 수 있다.
복수의 메모리 다이들(DIE 00 내지 DIE 13)을 포함하는 메모리 장치(100)는 메모리 컨트롤러(200)와 인터리빙 방식으로 데이터를 주고 받을 수 있다.
인터리빙 방식은 각각의 웨이에 연결된 메모리 다이에 대한 입출력 동작은 연속되게 수행하고, 각각의 메모리 다이의 내부 동작은 적어도 일부 구간에서 중첩되도록 수행하는 방식을 의미할 수 있다. 인터리빙 방식은 각각의 메모리 다이에 병렬적으로 접근하는 방식 중 하나일 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제0 채널(CH 0)을 통해 메모리 다이 00(DIE 00)로 프로그램 커맨드, 어드레스 및 데이터를 전송할 수 있다. 메모리 다이 00(DIE 00)에 전송된 데이터가 메모리 셀 어레이에 프로그램되는 동안, 메모리 컨트롤러(200)는 메모리 다이 01(DIE 01)로 프로그램 커맨드, 어드레스 및 데이터를 전송할 수 있다. 메모리 다이 01(DIE 01)에 전송된 데이터가 메모리 셀 어레이에 프로그램되는 동안, 메모리 컨트롤러(200)는 메모리 다이 02(DIE 02)로 프로그램 커맨드, 어드레스 및 데이터를 전송할 수 있다. 같은 방식으로, 메모리 컨트롤러(200)는 메모리 다이 03(DIE 03) 내지 메모리 다이 13(DIE 13)에 데이터를 프로그램할 수 있다.
메모리 컨트롤러(200)는 인터리빙 방식으로 각 채널(CH 0 및 CH 1)에 연결되는 메모리 다이들(DIE 00 내지 DIE 13)에 병렬적으로 접근하기 위하여, 메모리 컨트롤러(200)는 연속적인 논리 어드레스들을 복수의 웨이들(WAY 00 내지 WAY 13)에 분산하여 할당할 수 있다.
도 2에서, 복수의 메모리 다이들은 4개의 웨이들에 연결될 수 있다. 예를 들어, 메모리 다이 00 내지 메모리 다이 03(DIE 00 내지 DIE 03)은 각각 웨이 00 내지 03(WAY 00 내지 WAY 03)과 연결될 수 있다. 메모리 다이 10 내지 메모리 다이 13(DIE 10 내지 DIE 13)은 각각 웨이 10 내지 13(WAY 10 내지 WAY 13)과 연결될 수 있다. 각 채널(CH 0 및 CH 1)은 해당 채널에 연결된 메모리 다이들이 공유하여 사용하는 신호들의 버스(Bus)일 수 있다.
도 2에서는 2채널/4웨이 구조에서의 인터리빙을 설명하였으나, 채널과 웨이의 개수는 본 실시 예에 제한되지 않는다.
도 3은 비-인터리빙 방식의 동작 시간를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 컨트롤러(200)는 논리 어드레스 0 내지 3(LA 0 내지 3)에 대응하는 데이터 청크들에 대해서 비-인터리빙 방식으로 동작(operation)이 수행되도록 복수의 메모리 다이들(DIE 0 내지 3)을 제어할 수 있다.
비-인터리빙 방식은 하나의 메모리 다이에 저장된 데이터 청크들을 리드하거나, 데이터 청크들을 하나의 메모리 다이에 프로그램하는 동작일 수 있다. 예를 들어, 메모리 컨트롤러(200)는 논리 어드레스 0 내지 3(LA 0 내지 3)에 대응하는 데이터 청크들이 메모리 다이 0(DIE 0)에 비-인터리빙 방식으로 프로그램되도록 복수의 메모리 다이들을 제어할 수 있다. 메모리 컨트롤러(200)는 메모리 다이 0(DIE 0)에 저장된 논리 어드레스 0 내지 3(LA 0 내지 3)에 대응하는 데이터 청크들이 비-인터리빙 방식으로 리드되도록 복수의 메모리 다이들을 제어할 수 있다. 이하에서, 쓰기 동작을 예로 들어 설명한다.
메모리 컨트롤러(200)는 논리 어드레스 0(LA 0)에 대응하는 데이터 청크를 메모리 다이 0(DIE 0)에 프로그램하기 위해, 입출력 인터페이스(I/O)를 통해서 프로그램 커맨드, 물리 어드레스 및 데이터 청크를 메모리 다이 0(DIE 0)에 전달할 수 있다. 입출력 인터페이스(I/O)를 통해 프로그램 커맨드, 물리 어드레스 및 데이터 청크를 전달하는 동작은 채널 0(CH 0) 및 웨이 0(WAY 0)을 통해서 프로그램 커맨드, 물리 어드레스 및 데이터 청크를 전달하는 동작을 포함할 수 있다. 메모리 다이(DIE 0)에 전달된 데이터 청크는 프로그램 시간(tOPER) 동안 메모리 셀 어레이에 프로그램될 수 있다.
논리 어드레스 0(LA 0)에 대응하는 데이터 청크가 메모리 셀 어레이에 프로그램이 완료되면, 메모리 컨트롤러(200)는 논리 어드레스 1(LA 1)에 대응하는 데이터 청크를 프로그램하기 위해, 입출력 인터페이스(I/O)를 통해서 프로그램 커맨드, 물리 어드레스 및 데이터 청크를 메모리 다이 0(DIE 0)에 전달할 수 있다. 전달된 데이터 청크는 메모리 다이 0(DIE 0)에 포함된 메모리 셀 어레이에 프로그램 시간(tOPER) 동안 프로그램될 수 있다. 동일한 방식으로, 논리 어드레스 2 및 3(LA 2 및 3)에 대응하는 데이터 청크가 순차적으로 메모리 다이 0(DIE 0)에 프로그램될 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는 논리 어드레스 0 내지 3(LA 0 내지 3)에 대응하는 데이터 청크들을 한 번에 메모리 다이 0(DIE 0)에 전달할 수 있다. 구체적으로, 메모리 다이 0(DIE 0)에 구비된 캐시 버퍼에 논리 어드레스 0 내지 3(LA 0 내지 3)에 대응하는 데이터 청크들을 한 번에 전달할 수 있다. 메모리 다이 0(DIE 0)에 전달된 논리 어드레스 0 내지 3(LA 0 내지 3)에 대응하는 데이터 청크들은 캐시 프로그램 방식으로 메모리 셀에 순차적으로 프로그램될 수 있다.
메모리 다이에 포함된 페이지 버퍼의 크기는 논리 어드레스에 대응하는 데이터 청크의 크기와 동일하다고 가정한다. 예를 들어, 메모리 다이에 포함된 페이지 버퍼의 크기와 데이터 청크의 크기는 4kB일 수 있다. 페이지 버퍼의 크기는 프로그램 및 리드 동작의 대상이 되는 데이터의 크기일 수 있다. 따라서, 메모리 다이에 포함된 메모리 셀 어레이에는 한 번에 한 개의 데이터 청크만 프로그램될 수 있다.
논리 어드레스 0 내지 3(LA 0 내지 3)에 대응하는 데이터 청크들이 비-인터리빙 방식으로 메모리 다이 0에 프로그램되는 프로그램 동작 시간은 Ta일 수 있다.
도 4는 인터리빙 방식의 동작 시간을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 컨트롤러(200)는 논리 어드레스 0 내지 3(LA 0 내지 LA 3)에 대응하는 데이터 청크들에 대해서 인터리빙 방식으로 동작이 수행되도록 복수의 메모리 다이들을 제어할 수 있다. 인터리빙 방식은 각각의 웨이에 연결된 메모리 다이에 대한 입출력 동작은 연속되게 수행하고, 각각의 메모리 다이의 내부 동작은 적어도 일부 구간에서 중첩되도록 수행하는 방식을 의미할 수 있다.
예를 들어, 메모리 컨트롤러(200)는 논리 어드레스 0 내지 3(LA 0 내지 LA 3)에 대응하는 데이터 청크들이 복수의 메모리 다이들(DIE 0 내지 3)에 인터리빙 방식으로 프로그램되도록 복수의 메모리 다이들을 제어할 수 있다. 메모리 컨트롤러(200)는 메모리 다이 0(DIE 0)에 저장된 논리 어드레스 0 내지 3(LA 0 내지 LA 3)에 대응하는 데이터 청크들이 인터리빙 방식으로 리드되도록 복수의 메모리 다이들을 제어할 수 있다. 이하에서, 프로그램 동작을 예로 들어 설명한다.
메모리 컨트롤러(200)는 논리 어드레스 0(LA 0)에 대응하는 데이터 청크를 메모리 다이 0에 프로그램 하기 위해, 채널 0(CH 0) 및 웨이 0(WAY 0)을 통해 프로그램 커맨드, 물리 어드레스 및 데이터 청크를 메모리 다이 0(DIE 0)에 전달할 수 있다. 전달된 데이터 청크는 메모리 다이 0(DIE 0)에 포함된 메모리 셀 어레이에 프로그램 시간(tOPER) 동안 프로그램될 수 있다.
논리 어드레스 0(LA 0)에 대응하는 데이터 청크가 메모리 셀 어레이에 프로그램되는 동안, 메모리 컨트롤러(200)는 논리 어드레스 1(LA 1)에 대응하는 데이터 청크를 프로그램하기 위해, 채널 0(CH 0) 및 웨이 1(WAY 1)을 통해 프로그램 커맨드, 물리 어드레스 및 데이터 청크를 메모리 다이 1(DIE 1)에 전달할 수 있다. 전달된 데이터 청크는 메모리 다이 1(DIE 1)에 포함된 메모리 셀 어레이에 프로그램 시간(tOPER) 동안 프로그램될 수 있다. 동일한 방식으로, 논리 어드레스 2 및 3(LA 2 및 LA 3)에 대응하는 데이터 청크가 각각 메모리 다이 2(DIE 2) 및 메모리 다이 3(DIE 3)에 프로그램될 수 있다.
논리 어드레스 0 내지 3(LA 0 내지 3)에 대응하는 데이터 청크들이 인터리빙 방식으로 메모리 다이 0 내지 3(DIE 0 내지 3)에 프로그램되는 프로그램 동작 시간은 Tb일 수 있다.
인터리빙 방식의 경우, 메모리 셀 어레이에 데이터 청크가 프로그램되는 동안, 채널 0(CH 0)을 통해 다른 메모리 다이에 프로그램 커맨드, 물리 어드레스 및 데이터 청크가 전달될 수 있다. 따라서, 인터리빙 방식의 프로그램 동작 시간(Tb)은 도 3에서 설명한 비-인터리빙 방식의 프로그램 동작 시간(Ta)보다 짧을 수 있다.
도 5는 리드 인터리빙 속도를 향상시키기 위한 논리 어드레스와 메모리 다이 간의 대응 정보를 설명하기 위한 도면이다.
도 5를 참조하면, 대응 정보(500)는 논리 어드레스와 메모리 다이 간의 대응 관계를 나타낼 수 있다. 대응 정보(500)는 순차적인 논리 어드레스들에 대해 리드 인터리빙 동작이 가능하도록 결정될 수 있다. 예를 들어, 논리 어드레스 0 내지 3(LA 0 내지 3)은 각각 메모리 다이 0 내지 3(DIE 0 내지 3)에 대응되고, 논리 어드레스 4 내지 7(LA 4 내지 7)은 각각 메모리 다이 0 내지 3(DIE 0 내지 3)에 대응될 수 있다. 논리 어드레스 8 내지 11(LA 8 내지 11)은 각각 메모리 다이 0 내지 3(DIE 0 내지 3)에 대응되고, 논리 어드레스 12 내지 15(LA12 내지 15)은 각각 메모리 다이 0 내지 3(DIE 0 내지 3)에 대응될 수 있다.
도 3에서 설명한 바와 같이, 순차적인 논리 어드레스들에 대응되는 데이터 청크들이 복수의 메모리 다이에 분산 저장되면, 메모리 컨트롤러(200)는 순차적인 논리 어드레스들에 대응되는 데이터 청크들을 인터리빙 방식으로 리드할 수 있다. 즉, 메모리 셀 어레이에서 데이터 청크가 리드되는 동안, 다른 메모리 다이에 리드 커맨드, 어드레스를 전달할 수 있으므로 리드 속도가 향상될 수 있다.
도 6은 쓰기 인터리빙 방식을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 컨트롤러(200)는 버퍼 메모리(210)에 임시로 저장된 데이터 청크들이 메모리 장치(100)에 프로그램되는 쓰기 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 쓰기 동작이 수행되기 전에 타겟 다이 정보(603)를 생성할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 각 데이터 청크들이 저장될 메모리 다이들을 나타내는 타겟 다이 정보(603)를 생성하고, 타겟 다이 정보(603)에 따라 쓰기 동작이 수행되도록 버퍼 메모리(210) 및 메모리 장치(100)를 제어할 수 있다. 타겟 다이 정보(603)는 논리 어드레스와 메모리 다이 간에 미리 결정된 대응 정보에 따라 결정될 수 있다.
예를 들어, 메모리 컨트롤러(200)는 논리 어드레스 11, 9 및 10(LA 11, 9 및 10)에 대응하는 데이터 청크가 메모리 다이 00(DIE 00)에 저장되도록 타겟 다이 정보(603)를 생성할 수 있다. 메모리 컨트롤러(200)는 논리 어드레스 0 및 13(LA 0 및 13)에 대응하는 데이터 청크가 메모리 다이 01(DIE 01)에 저장되도록 타겟 다이 정보(603)를 생성할 수 있다. 메모리 컨트롤러(200)는 논리 어드레스 3, 1 및 14(LA 3, 1 및 14)에 대응하는 데이터 청크가 메모리 다이 02(DIE 02)에 저장되도록 타겟 다이 정보(603)를 생성할 수 있다. 메모리 컨트롤러(200)는 논리 어드레스 7 및 5(LA 7 및 5)에 대응하는 데이터 청크가 메모리 다이 03(DIE 03)에 저장되도록 타겟 다이 정보(603)를 생성할 수 있다.
타겟 다이 정보(603)는 복수의 스트라이프들을 포함할 수 있다. 예를 들어, 타겟 다이 정보(603)는 제1 스트라이프 내지 제3 스트라이프를 포함할 수 있다. 스트라이프는 복수의 메모리 다이들 각각에 하나의 데이터 청크를 저장하는 인터리빙 동작을 1회 수행하기 위해 필요한 데이터 청크들 집합을 나타내는 단위일 수 있다. 인터리빙 동작은 스트라이프 단위로 수행될 수 있다. 스트라이프는 각 다이 별로 할당된 엔트리를 포함할 수 있다. 메모리 컨트롤러(200)는 스트라이프에 포함된 모든 엔트리가 데이터 청크로 채워지면 인터리빙 방식으로 해당 스트라이프에 대해 쓰기 동작이 수행되도록 복수의 메모리 다이들을 제어할 수 있다.
예를 들어, 메모리 컨트롤러(200)는 논리 어드레스 11, 0, 3 및 7(LA 11, 0, 3 및 7)에 대응하는 유효 데이터 청크들을 포함하는 제1 스트라이프에 대해 인터리빙 방식으로 쓰기 동작이 수행되도록 버퍼 메모리(210) 및 복수의 메모리 다이들을 제어할 수 있다. 논리 어드레스 11, 0, 3 및 7(LA 11, 0, 3 및 7)에 대응하는 데이터 청크들은 각각 메모리 다이 00 내지 03(DIE 00 내지 03)에 저장될 수 있다. 같은 방식으로, 메모리 컨트롤러(200)는 논리 어드레스 9, 13, 1 및 5(LA 9, 13, 1 및 5)에 대응하는 유효 데이터 청크들을 포함하는 제2 스트라이프에 대해 인터리빙 방식으로 쓰기 동작이 수행되도록 버퍼 메모리(210) 및 복수의 메모리 다이들을 제어할 수 있다. 논리 어드레스 9, 13, 1 및 5(LA 9, 13, 1 및 5)에 대응하는 데이터 청크들은 각각 메모리 다이 00 내지 03(DIE 00 내지 03)에 저장될 수 있다.
반면, 스트라이프가 빈 엔트리를 포함하는 경우, 메모리 컨트롤러(200)는 해당 스트라이프에 대해 미리 설정된 기준 시간 동안 대기한 뒤 쓰기 동작을 수행할 수 있다. 즉, 쓰기 동작이 미리 설정된 기준 시간만큼 지연될 수 있다. 예를 들어, 제3 스트라이프에는 메모리 다이 01 및 03(DIE 01 및 03)에 할당된 엔트리가 비어있으므로, 메모리 컨트롤러(200)는 제3 스트라이프에 대해 미리 설정된 기준 시간 대기하도록 제어할 수 있다. 즉, 제3 스트라이프에 대해 미리 설정된 기준 시간만큼 쓰기 동작이 지연되도록 제어할 수 있다.
미리 설정된 기준 시간이 초과한 경우, 메모리 컨트롤러(200)는 스트라이프에 존재하는 데이터 청크들이 메모리 장치(100)에 저장되도록 메모리 장치(100) 및 버퍼 메모리(210)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제3 스트라이프에 포함된 논리 어드레스 10 및 14(LA 10 및 14)에 대응되는 유효 데이터 청크들이 각각 메모리 다이 00 및 02(DIE 00 및 02)에 저장되도록 버퍼 메모리(210) 및 복수의 메모리 다이들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 빈 엔트리에 더미 데이터가 저장되도록 타겟 다이 정보(603)를 생성하고, 타겟 다이 정보(603)에 따라 인터리빙 방식으로 쓰기 동작이 수행되도록 제어할 수 있다. 즉, 제3 스트라이프에 대해 쓰기 인터리빙이 수행되면, 메모리 다이 00 및 02(DIE 00 및 02)에는 각각 논리 어드레스 10 및 14(LA 10 및 14)에 대응되는 데이터 청크들이 저장되고, 메모리 다이 01 및 03(DIE 01 및 03)에는 더미 데이터가 저장될 수 있다.
도 7은 대응 정보에 따라 복수의 메모리 다이들에 배치된 논리 어드레스들을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 컨트롤러(200)는 미리 결정된 대응 정보(500)에 따라 논리 어드레스 0 내지 15(LA 0 내지 15)에 대응되는 데이터 청크들이 복수의 메모리 다이들(DIE 0 내지 DIE 3)에 저장되는 쓰기 동작이 수행되도록 복수의 메모리 다이들을 제어할 수 있다. 쓰기 동작 수행 결과, 논리 어드레스 0 내지 15(LA 0 내지 15)에 대응하는 데이터 청크들은 대응 정보(500)에 따라 복수의 메모리 다이들에 분산되어 저장될 수 있다. 즉, 대응 정보에 따라 순차적인 논리 어드레스들이 복수의 메모리 다이들에 배치될 수 있다.
도 5에서 설명한 바와 같이, 대응 정보(500)는 순차적인 논리 어드레스들에 대해 리드 인터리빙 동작이 가능하도록 결정된 논리 어드레스와 메모리 다이 간의 대응 관계일 수 있다.
대응 정보(500)에 따라서, 논리 어드레스 0, 4, 8 및 12(LA 0, 4, 8 및 12)에 대응되는 데이터 청크들은 DIE 0에 저장되고, 논리 어드레스 1, 5, 9 및 13(LA 1, 5, 9 및 13)에 대응되는 데이터 청크들은 DIE 1에 저장되고, 논리 어드레스 2, 6, 10 및 14(LA 2, 6, 10 및 14)에 대응되는 데이터 청크들은 DIE 2에 저장되고, 논리 어드레스 3, 7, 11 및 15(LA 3, 7, 11 및 15)에 대응되는 데이터 청크들은 DIE 3에 저장될 수 있다.
도 8은 논리 어드레스들의 배치가 변경된 상황을 설명하기 위한 도면이다.
도 8을 참조하면, 도 7에서 설명한 논리 어드레스들의 배치는 이미 프로그램된 데이터와 대응되는 논리 어드레스를 사용하여 다시 프로그램을 수행하는 오버 라이트 동작에 따라 변경될 수 있다. 구체적으로, 제1 저장 영역과 대응되는 논리 어드레스는 오버 라이트 동작에 따라 제2 저장 영역과 대응될 수 있다.
또는, 논리 어드레스들의 배치는 웨어 레벨링, 리드 리클레임 및 가비지 컬렉션 등과 같은 백그라운드 동작들에 따라 변경될 수 있다. 구체적으로, 웨어 레벨링, 리드 리클레임 및 가비지 컬렉션 등과 같은 백그라운드 동작들은 데이터 청크들의 이동인 마이그레이션 동작을 수반한다. 따라서, 데이터 청크들과 대응되는 논리 어드레스들의 배치가 변경될 수 있다.
구체적으로, 논리 어드레스들은 오버 라이트 동작 또는 마이그레이션 동작으로 인하여 복수의 메모리 다이들에 랜덤하게 분산되기 때문에 도 7에 도시된 논리 어드레스들의 배치와 달라질 수 있다. 따라서, 순차적인 논리 어드레스들에 대한 리드 속도가 현저히 낮아질 수 있다.
예를 들어, 논리 어드레스 0, 1, 5, 9, 13, 2, 6, 3, 7 및 11(LA 0, 1, 5, 9, 13, 2, 6, 3, 7 및 11)에 대응되는 데이터 청크들은 각각 도 7에서 설명한 메모리 다이와 상이한 다이에 저장될 수 있다. 예를 들어, 논리 어드레스 0(LA 0)에 대응하는 데이터 청크는 메모리 다이 0(DIE 0)에서 메모리 다이 2(DIE 2)로 이동할 수 있고, 논리 어드레스 1, 5, 9 및 13(LA 1, 5, 9 및 13)에 대응하는 데이터 청크들은 메모리 다이 1(DIE 1)에서 메모리 다이 2(DIE 2)로 이동할 수 있고, 논리 어드레스 2 및 6(LA 2 및 6)에 대응하는 데이터 청크들은 메모리 다이 2(DIE 2)에서 메모리 다이 0(DIE 0)으로 이동할 수 있고, 논리 어드레스 3, 7 및 11(LA 3, 7 및 11)에 대응하는 데이터 청크들은 메모리 다이 3(DIE 3)에서 메모리 다이 2(DIE 2)로 이동할 수 있다.
결과적으로, 메모리 다이 0(DIE 0)에는 논리 어드레스 0(LA 0)에 대응하는 무효 데이터 청크가 포함될 수 있다. 메모리 다이 0(DIE 0)에는 논리 어드레스 4, 8, 12, 2 및 6(LA 4, 8, 12, 2 및 6)에 대응하는 유효 데이터 청크들이 포함될 수 있다. 논리 어드레스 2 및 6(LA 2 및 6)에 대응하는 유효 데이터 청크들은 도 7에서 설명한 레이아웃과 상이한 레이아웃이 형성되도록 복수의 메모리 다이들에 저장된다.
메모리 다이 1(DIE 1)에는 논리 어드레스 1, 5, 9 및 13(LA 1, 5, 9 및 13)에 대응하는 무효 데이터 청크들이 포함될 수 있다.
메모리 다이 2(DIE 2)에는 논리 어드레스 2 및 6(LA 2 및 6)에 대응하는 무효 데이터 청크들이 포함될 수 있다. 메모리 다이 2(DIE 2)에는 논리 어드레스 10, 14, 1, 5, 9, 13, 3, 7, 11 및 0 (LA 10, 14, 1, 5, 9, 13, 3, 7, 11 및 0)에 대응하는 유효 데이터 청크들이 포함될 수 있다. 논리 어드레스 1, 5, 9, 13, 3, 7, 11 및 0(LA 1, 5, 9, 13, 3, 7, 11 및 0)에 대응하는 유효 데이터 청크들은 도 7에서 설명한 레이아웃과 상이한 레이아웃이 형성되도록 복수의 메모리 다이들에 저장된다.
메모리 다이 3(DIE 3)에는 논리 어드레스 3, 7 및 11(LA 3, 7 및 11)에 대응하는 무효 데이터 청크들이 포함될 수 있다. 메모리 다이 3(DIE 3)에는 논리 어드레스 15 (LA 15)에 대응하는 유효 데이터 청크가 포함될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 데이터 마이그레이션 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 컨트롤러(200)는 복수의 메모리 다이들(DIE 0 내지 DIE 3)에 걸쳐 존재하는 희생 영역을 선택할 수 있다. 희생 영역은 이동될 데이터 청크들이 저장되어 있는 영역일 수 있다. 희생 영역은 메모리 다이들의 동일한 위치에 존재하는 메모리 블록들의 그룹인 슈퍼 블록들 중에서 선택될 수 있다. 예를 들어, 메모리 다이 0(DIE 0), 메모리 다이 1(DIE 1), 메모리 다이 2(DIE 2) 및 메모리 다이 3(DIE 3) 각각의 첫 번째 메모리 블록들의 그룹인 슈퍼 블록이 희생 영역으로 선택될 수 있다.
메모리 컨트롤러(200)는 슈퍼 블록이 저장하고 있는 유효 데이터들의 개수를 기반으로 희생 영역을 선택할 수 있다. 예를 들어, 유효 데이터 청크의 개수가 가장 적은 슈퍼 블록을 희생 영역으로 선택할 수 있다.
메모리 컨트롤러(200)는 희생 영역에 포함된 유효 데이터 청크들은 다른 영역으로 이동시키는 마이그레이션 동작을 수행할 수 있다. 마이그레이션 동작은 희생 영역에 저장된 유효 데이터 청크들을 메모리 버퍼로 리드하는 리드 과정, 리드한 유효 데이터들 각각이 저장될 메모리 다이들에 대한 정보인 타겟 다이 정보를 생성하는 타겟 다이 정보 생성 과정 및 메모리 버퍼에 임시로 저장된 유효 데이터 청크들을 타겟 다이 정보에 따라 복수의 메모리 다이들에 저장하는 쓰기 과정을 포함할 수 있다.
본 발명의 일 실시 예에 따른 마이그레이션 동작은 순차적인 논리 어드레스들이 복수의 메모리 다이들에 랜덤하게 분산되는 정도를 감소시킬 뿐만 아니라, 마이그레이션 동작 시의 쓰기 과정에 소요되는 시간을 감소시킬 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 데이터 마이그레이션 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 컨트롤러(200)는 복수의 메모리 다이들(DIE 0 내지 DIE 3) 중 어느 한 메모리 다이(DIE 2)에 존재하는 희생 영역을 선택할 수 있다. 희생 영역은 이동될 데이터 청크들이 저장되어 있는 영역일 수 있다. 희생 영역은 복수의 페이지들을 포함하는 메모리 블록일 수 있다. 메모리 컨트롤러(200)는 메모리 블록이 저장하고 있는 유효 데이터들의 개수를 기반으로 희생 영역을 선택할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 유효 데이터 청크의 개수가 가장 적은 메모리 블록을 희생 영역으로 선택할 수 있다. 메모리 컨트롤러(200)는 리드된 횟수를 기준으로 희생 영역을 선택할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 리드된 횟수가 가장 많은 메모리 블록을 희생 영역으로 선택할 수 있다. 메모리 컨트롤러(200)는 소거된 횟수를 기준으로 희생 영역을 선택할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 소거된 횟수가 가장 많은 메모리 블록을 희생 영역으로 선택할 수 있다.
희생 영역은 여러 메모리 다이들에 대응되는 논리 어드레스들을 포함할 수 있다. 예를 들어, 희생 영역은 메모리 다이 2(DIE 2)에서 선택되었으나, 희생 영역에는 메모리 다이 0(DIE 0)에 대응되는 논리 어드레스 0(LA 0)의 데이터 청크가 포함될 수 있다. 희생 영역에는 메모리 다이 1(DIE 1)에 대응되는 논리 어드레스 1, 5, 9 및 13(LA 1, 5, 9 및 13)의 데이터 청크들이 포함될 수 있다. 희생 영역에는 메모리 다이 2(DIE 2)에 대응되는 논리 어드레스 10 및 14(LA 10 및 14)의 데이터 청크들이 포함될 수 있다. 희생 영역에는 메모리 다이 3(DIE 3)에 대응되는 논리 어드레스 3, 7 및 11(LA 3, 7 및 11)의 데이터 청크들이 포함될 수 있다.
마이그레이션 동작은 희생 영역에서 버퍼 메모리(210)로 유효 데이터 청크들을 리드하는 리드 과정, 리드한 유효 데이터들 각각이 저장될 메모리 다이들에 대한 정보인 타겟 다이 정보를 생성하는 타겟 다이 정보 생성 과정 및 메모리 버퍼에 임시로 저장된 유효 데이터 청크들을 타겟 다이 정보에 따라 복수의 메모리 다이들에 저장하는 쓰기 과정을 포함할 수 있다.
본 발명의 일 실시 예에 따른 마이그레이션 동작은 순차적인 논리 어드레스들이 복수의 메모리 다이들에 랜덤하게 분산되는 정도를 감소시킬 뿐만 아니라, 마이그레이션 동작 시의 쓰기 과정에 소요되는 시간을 감소시킬 수 있다.
이하에서, 도 10에서 설명한 바와 같이, 메모리 다이 2(DIE 2)에 포함된 희생 영역에 저장된 유효 데이터 청크들에 대한 마이그레이션 동작을 설명한다.
도 11은 본 발명의 실시 예에 따른 유효 데이터 청크의 리드 과정을 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 컨트롤러(200)는 희생 영역에 저장된 유효 데이터 청크들을 메모리 버퍼로 리드하는 리드 과정을 수행할 수 있다. 리드된 유효 데이터 청크들은 논리 어드레스 2, 6, 10, 14, 1, 5, 9, 13, 3, 7, 11 및 0(LA 2, 6, 10, 14, 1, 5, 9, 13, 3, 7, 11 및 0)에 대응될 수 있다. 유효 데이터 청크들은 메모리 셀 어레이에서 리드된 순서에 따라 유효 데이터 청크들을 버퍼 메모리(210)에 저장할 수 있다. 리드되는 순서는 무작위일 수 있다.
도 12는 본 발명의 실시 예에 따른 후보 다이 정보의 생성 과정을 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 컨트롤러(200)는 미리 결정된 대응 정보(500)에 따라, 후보 다이 정보(602)를 생성할 수 있다. 후보 다이 정보(602)는 메모리 다이 별로 정렬된 논리 어드레스들에 대한 정보를 포함할 수 있다. 후보 다이 정보(602)에 따르면, 제1 스트라이프는 논리 어드레스 0, 1, 10 및 3(LA 0, 1, 10 및 3)에 대응하는 유효 데이터 청크들을 포함할 수 있다. 제2 스트라이프는 논리 어드레스 5, 14 및 7(LA 5, 14 및 7)에 대응하는 유효 데이터 청크들을 포함할 수 있다. 제3 스트라이프는 논리 어드레스 9 및 11(LA 9 및 11)에 대응하는 유효 데이터 청크들을 포함할 수 있다. 제4 스트라이프는 논리 어드레스 13(LA 13)에 대응하는 유효 데이터 청크을 포함할 수 있다. 후보 다이 정보(602)에 따라 유효 데이터 청크들을 복수의 메모리 다이들(DIE 0 내지 DIE 3)에 저장하면, 리드 인터리빙 성능을 유지할 수 있다.
후보 다이 정보(602)는 유효 데이터 청크들이 복수의 메모리 다이들에 매핑된 정보를 포함할 수 있다. 후보 다이 정보(602)는 상기 복수의 메모리 다이들 각각에 대응되는 복수의 데이터 청크 그룹들에 대한 정보를 포함할 수 있다. 데이터 청크 그룹은 메모리 다이와 매핑되는 유효 데이터 청크들을 포함할 수 있다. 예를 들어, 메모리 다이 1(DIE 1)에 대응되는 데이터 청크 그룹은 논리 어드레스 1, 5, 9 및 13(LA 1, 5, 9 및 13)에 대응하는 유효 데이터 청크를 포함할 수 있다. 즉, 메모리 컨트롤러(200)는 상기 복수의 데이터 청크들을 복수의 메모리 다이들에 매핑함으로써 복수의 메모리 다이들 각각에 대응되는 복수의 데이터 청크 그룹들을 형성할 수 있다.
후보 다이 정보(602)에 따라 데이터 청크들을 복수의 메모리 다이들(DIE 0 내지 DIE 3)에 저장하는 경우, 제2 스트라이프 내지 제 4스트라이프에 대해서 미리 설정된 기준 시간 동안 대기한 뒤 쓰기 동작이 수행될 수 있다. 즉, 미리 설정된 기준 시간 동안 제2 스트라이프 내지 제 4 스트라이프에 대한 쓰기 동작이 지연될 수 있다. 구체적으로, 제2 내지 제4 스트라이프의 경우, 빈 엔트리를 포함하기 때문에 미리 설정된 기준 시간 동안 대기한 뒤 쓰기 동작이 수행될 수 있다. 결과적으로, 3개의 스트라이프에 대한 기준 시간만큼 쓰기 속도가 느려지는 문제가 발생할 수 있다.
따라서, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)는 쓰기 속도를 고려하여 타겟 다이 정보를 생성하고, 타겟 다이 정보에 따라 유효 데이터 청크들을 복수의 메모리 다이들에 프로그램하는 과정을 수행할 수 있다.
도 13은 본 발명의 실시 예에 따른 타겟 다이 정보의 생성 과정을 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 컨트롤러(200)는 메모리 다이 별 논리 어드레스의 개수에 따라 타겟 다이 정보(603)를 생성할 수 있다.
후보 다이 정보(602)에 따르면, 메모리 다이 0(DIE 0), 메모리 다이 1(DIE 1), 메모리 다이 2(DIE 2) 및 메모리 다이 3(DIE 3)에 대응되는 논리 어드레스의 개수는 각각 1개, 4개, 2개 및 3개일 수 있다.
메모리 컨트롤러(200)는 다이 별 논리 어드레스의 개수를 기반으로 타겟 다이 정보(603)를 생성할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 복수의 메모리 다이들 중 가장 많은 개수의 논리 어드레스들과 대응되는 제1 메모리 다이에 대응되는 논리 어드레스의 유효 데이터 청크가 제1 메모리 다이와 상이한 메모리 다이에 저장되도록 타겟 다이 정보(603)를 생성할 수 있다. 또는, 메모리 컨트롤러(200)는 가장 적은 개수의 논리 어드레스들과 대응되는 제2 메모리 다이에, 제2 메모리 다이와 상이한 메모리 다이에 대응 되는 논리 어드레스의 유효 데이터 청크가 저장되도록 타겟 다이 정보(603)를 생성할 수 있다.
메모리 컨트롤러(200)는 각 메모리 다이에 저장될 유효 데이터 청크들의 개수가 동일하거나, 각 메모리 다이에 저장될 유효 데이터 청크들의 개수들의 차이가 최소가 되도록 타겟 다이 정보(603)를 생성할 수 있다.
타겟 다이 정보(603)는 복수의 데이터 청크 그룹들 중 적어도 하나 이상의 데이터 청크 그룹에 포함된 유효 데이터 청크가 다른 데이터 청크 그룹에 포함되도록 재매핑된 정보를 포함할 수 있다. 타겟 다이 정보(603)는 후보 다이 정보(602)에 포함된 데이터 청크 그룹들이 포함하는 유효 데이터 청크의 개수를 기반으로, 복수의 메모리 다이들과 복수의 유효 데이터 청크들이 재매핑된 정보를 포함할 수 있다. 예를 들어, 도 13의 후보 다이 정보(602)에 도시된 바와 같이, 메모리 다이 0, 1, 2 및 3(DIE 0, 1, 2 및 3)이 포함하는 유효 데이터 청크의 개수는 1개, 4개, 2개 및 3개일 수 있다. 즉, 메모리 다이 1(DIE 1)에 대응되는 데이터 청크 그룹이 가장 많은 유효 데이터 청크를 포함하고 있으므로, 메모리 컨트롤러(200)는 메모리 다이 1(DIE 1)에 대응되는 데이터 청크 그룹에 포함된 유효 데이터 청크들 중 논리 어드레스 13(LA 13)에 대응하는 유효 데이터 청크를 다른 데이터 청크 그룹에 포함되도록 재매핑할 수 있다. 메모리 컨트롤러(200)는 가장 적은 유효 데이터 청크를 포함하고 있는 메모리 다이 0(DIE 0)에 대응되는 데이터 청크 그룹에 논리 어드레스 13(LA13)에 대응하는 유효 데이터 청크가 포함되도록 재매핑할 수 있다.
타겟 다이 정보(603)에 따르면, 제1 스트라이프는 논리 어드레스 0, 1, 10 및 3(LA 0, 1, 10 및 3)에 대응하는 유효 데이터 청크들을 포함할 수 있다. 제2 스트라이프는 LA 13, LA 5, LA 14 및 LA 7에 대응하는 유효 데이터 청크들을 포함할 수 있다. 제3 스트라이프는 LA 9 및 LA 11에 대응하는 유효 데이터 청크들을 포함할 수 있다.
타겟 다이 정보에 따르면, 제1 스트라이프 및 제2 스트라이프의 경우 빈 엔트리를 포함하지 않으므로 인터리빙 방식으로 쓰기 동작을 수행할 수 있다. 제3 스트라이프의 경우 메모리 다이 0(DIE 0) 및 메모리 다이 2(DIE 2)에 해당하는 엔트리가 비어있으므로 기준 시간 동안 대기한 뒤 쓰기 동작이 수행될 수 있다. 즉, 제3 스트라이프에 대한 쓰기 동작은 지연 시간 만큼 지연될 수 있다.
후보 다이 정보에 따른 쓰기 동작 시, 제2 스트라이프 내지 제4 스트라이프 각각에 대해 기준 시간을 대기한 이후에 쓰기 동작이 수행되지만, 타겟 다이 정보에 따른 쓰기 동작 시 제3 스트라이프에 대해서만 기준 시간을 대기하면 되므로, 쓰기 속도가 향상될 수 있다.
결과적으로, 본 발명의 일 실시 예에 따른 마이그레이션 동작은 미리 설정된 대응 정보에 따라 후보 다이 정보를 생성함으로써 순차적인 논리 어드레스들이 복수의 메모리 다이들에 랜덤하게 분산되는 정도를 감소시킬 수 있다. 또한, 복수의 메모리 다이들 각각에 대응되는 논리 어드레스들의 개수를 기반으로 타겟 다이 정보를 생성함으로써 마이그레이션 동작 시 쓰기 과정에 소요되는 시간을 감소시킬 수 있다.
도14는 본 발명의 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 14에 따르면, 메모리 컨트롤러(200)는 버퍼 메모리(210), 쓰기 동작 제어부(220) 및 타겟 다이 정보 관리부(230)를 포함할 수 있다. 메모리 장치(100)는 복수의 메모리 다이들을 포함할 수 있다.
버퍼 메모리(210)는 메모리 장치(100)의 희생 영역에서 리드한 유효 데이터 청크들을 임시로 저장할 수 있다. 버퍼 메모리(210)에 저장된 유효 데이터 청크들은 쓰기 동작 시, 타겟 다이 정보에 따라 메모리 장치(100)에 포함된 복수의 메모리 다이들에 저장될 수 있다.
타겟 다이 정보 관리부(230)는 버퍼 메모리(210)에 저장된 유효 데이터 청크들 각각이 저장될 메모리 다이들에 대한 정보인 타겟 다이 정보 생성하고, 타겟 다이 정보를 쓰기 동작 제어부(220)에 전달할 수 있다.
타겟 다이 정보 관리부(230)는 리드 인터리빙 및 쓰기 인터리빙을 모두 고려하여 타겟 다이 정보를 생성할 수 있다. 타겟 다이 정보 관리부(230)는 미리 설정된 대응 정보에 따라 후보 다이 정보를 생성함으로써 리드 인터리빙을 고려할 수 있다. 타겟 다이 정보 관리부(230)는 후보 다이 정보에 나타난 복수의 메모리 다이들 각각에 대응되는 논리 어드레스의 개수를 기반으로 타겟 다이 정보를 생성함으로써 쓰기 시간을 고려할 수 있다.
쓰기 동작 제어부(220)는 타겟 다이 정보에 따라 메모리 장치(100)에 유효 데이터 청크들을 전달하도록 버퍼 메모리(210)를 제어할 수 있다. 쓰기 동작 제어부(220)는 메모리 장치(100)에 전달된 유효 데이터 청크들이 메모리 장치(100)에 포함된 복수의 메모리 다이들에 저장되도록 복수의 메모리 다이들을 제어할 수 있다.
도 15는 타겟 다이 정보 관리부(230)를 설명하기 위한 도면이다.
도 15를 참조하면, 타겟 다이 정보 관리부(230)는 타겟 다이 정보 생성부(231), 대응 정보 저장부(232) 및 어드레스 카운터(233)를 포함할 수 있다.
대응 정보 저장부(232)는 호스트로부터 수신될 논리 어드레스와 복수의 메모리 다이들 간의 미리 결정된 대응 정보를 저장할 수 있다. 대응 정보는 순차적인 논리 어드레스들에 대해 리드 인터리빙 동작이 수행되도록 미리 결정될 수 있다. 대응 정보 저장부(232)는 타겟 다이 정보 생성부(231)에 대응 정보를 전달할 수 있다.
타겟 다이 정보 생성부(231)는 대응 정보를 기반으로 후보 다이 정보를 생성할 수 있다. 후보 다이 정보는 버퍼 메모리(210)에 저장된 유효 데이터 청크들 각각에 대응되는 메모리 다이들에 대한 정보일 수 있다. 타겟 다이 정보 생성부(231)는 후보 다이 정보를 어드레스 카운터(233)에 전달할 수 있다.
어드레스 카운터(233)는 후보 다이 정보를 통해 복수의 메모리 다이들 각각에 대응되는 논리 어드레스들의 개수를 카운트하고 어드레스 개수 정보를 생성할 수 있다. 어드레스 카운터(233)는 논리 어드레스 개수 정보를 타겟 다이 정보 생성부(231)에 전달할 수 있다.
타겟 다이 정보 생성부(231)는 어드레스 개수 정보를 수신하고, 복수의 메모리 다이들 각각에 대응되는 논리 어드레스의 개수들 간의 차이를 계산할 수 있다. 타겟 다이 정보 생성부(231)는 논리 어드레스의 개수들 간의 차이가 1개 이하인 경우, 후보 다이 정보를 타겟 다이 정보로서 사용할 수 있다. 논리 어드레스의 개수들 간의 차이가 1개 초과인 경우, 타겟 다이 정보 생성부(231)는 타겟 다이 정보를 생성할 수 있다.
타겟 다이 정보 생성부(231)는 버퍼 메모리(210)에 저장된 유효 데이터 청크들 각각이 저장될 메모리 다이들에 대한 정보인 타겟 다이 정보를 생성할 수 있다. 타겟 다이 정보 생성부(231)는 복수의 메모리 다이들 각각에 대응되는 논리 어드레스의 개수들 간의 차이가 1개 이하가 되도록 후보 다이 정보를 변경함으로써 타겟 다이 정보를 생성할 수 있다.
구체적으로, 타겟 다이 정보 생성부(231)는 대응되는 논리 어드레스의 개수가 가장 큰 제1 메모리 다이에 대응되는 논리 어드레스의 유효 데이터 청크가 제1 메모리 다이와 상이한 메모리 다이에 저장되도록 타겟 다이 정보를 생성할 수 있다.
또는, 타겟 다이 정보 생성부(231)는 대응되는 논리 어드레스의 개수가 가장 작은 제2 메모리 다이에, 제2 메모리 다이와 상이한 메모리 다이와 대응되는 논리 어드레스의 유효 데이터 청크가 저장되도록 타겟 다이 정보를 생성할 수 있다.
결과적으로, 타겟 다이 정보 생성부(231)는 복수의 메모리 다이들 각각에 대응되는 논리 어드레스의 개수들 간의 차이가 1개 이하가 되도록 후보 다이 정보를 변경함으로써 타겟 다이 정보를 생성할 수 있다. 타겟 다이 정보 생성부(231)는 쓰기 동작 제어부(220)에 타겟 다이 정보를 전달할 수 있다.
쓰기 동작 제어부(220)는 버퍼 메모리(210)에 제어 신호를 전달하고, 버퍼 메모리(210)에 저장된 유효 데이터 청크들이 메모리 장치(100)에 전달되도록 버퍼 메모리(210)를 제어할 수 있다. 쓰기 동작 제어부(220)는 쓰기 커맨드, 물리 어드레스를 메모리 장치(100)에 전달할 수 있다. 쓰기 동작 제어부(220)는 유효 데이터 청크들이 타겟 다이 정보에 따라 복수의 메모리 다이들에 저장되도록 복수의 메모리 다이들을 제어할 수 있다.
도 16은 본 발명의 실시 예에 따른 마이그레이션 방법을 설명하기 위한 순서도이다.
도 16을 참조하면, S1601 단계에서, 메모리 컨트롤러(200)는 복수의 메모리 다이들 중 적어도 하나에 포함된 희생 영역을 선택할 수 있다. 희생 영역을 이동될 데이터 청크들을 저장하고 있는 영역일 수 있다. 희생 영역은 저장된 유효 데이터 청크의 개수를 기반으로 선택될 수 있다. 예를 들어, 복수의 메모리 다이들이 포함하는 복수의 저장 영역들 중 저장하고 있는 유효 데이터 청크의 개수가 가장 적은 저장 영역이 희생 영역으로 선택될 수 있다.
S1603 단계에서, 메모리 컨트롤러(200)는 희생 영역에 저장된 유효 데이터 청크들을 버퍼 메모리(210)에 리드하는 리드 과정을 수행할 수 있다. 메모리 컨트롤러(200)는 인터리빙 방식 또는 논-인터리빙 방식으로 유효 데이터 청크들을 리드할 수 있고, 리드된 유효 데이터 청크들을 버퍼 메모리(210)에 임시로 저장할 수 있다.
S1605 단계에서, 메모리 컨트롤러(200)는 유효 데이터 청크들 각각이 저장될 메모리 다이들에 대한 정보인 타겟 다이 정보를 생성할 수 있다. 메모리 컨트롤러(200)는 미리 결정된 대응 정보를 기반으로 후보 다이 정보를 생성하고, 복수의 메모리 다이들 각각에 대응되는 논리 어드레스들의 개수를 기반으로 타겟 다이 정보를 생성할 수 있다.
S1607 단계에서, 메모리 컨트롤러(200)는 타겟 다이 정보에 따라 유효 데이터 청크들이 복수의 메모리 다이들에 저장되도록 복수의 메모리 다이들 및 버퍼 메모리(210)를 제어하는 쓰기 과정을 수행할 수 있다. 메모리 컨트롤러(200)는 스트라이프 단위로 쓰기 인터리빙 동작이 수행되도록 복수의 메모리 다이들 및 버퍼 메모리(210)를 제어할 수 있다.
도 17은 타겟 다이 정보를 생성하는 과정을 설명하기 위한 순서도이다.
도 17을 참조하면, S1701 단계에서, 메모리 컨트롤러(200)는 미리 결정된 대응 정보를 기반으로 후보 다이 정보를 생성할 수 있다. 미리 결정된 대응 정보는 논리 어드레스와 복수의 메모리 다이들 간의 대응 관계를 포함할 수 있다. 대응 정보는 리드 인터리빙 성능을 향상시키기 위해 미리 결정된 정보일 수 있다. 후보 다이 정보에 나타나는 유효 데이터 청크들의 논리 어드레스들과 복수의 메모리 다이들 간의 대응 정보일 수 있다.
S1703 단계에서, 메모리 컨트롤러(200)는 복수의 메모리 다이들 각각에 대응되는 논리 어드레스의 개수를 카운트할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 후보 다이 정보에 나타나는 유효 데이터 청크들의 논리 어드레스들과 복수의 메모리 다이들 간의 대응 정보를 기반으로, 복수의 메모리 다이들 각각에 대응되는 논리 어드레스의 개수를 카운트할 수 있다.
S1705 단계에서, 메모리 컨트롤러(200)는 복수의 메모리 다이들 각각에 대응되는 논리 어드레스의 개수들 간의 차이가 1개 이하인지 판단할 수 있다. 논리 어드레스의 개수들 간의 차이가 1개 이하인 경우 메모리 컨트롤러(200)는 S1709 단계를 수행하고, 논리 어드레스의 개수들 간의 차이가 1개 초과인 경우, 메모리 컨트롤러(200)는 S1707 단계를 수행할 수 있다.
S1709 단계에서, 메모리 컨트롤러(200)는 후보 다이 정보를 타겟 다이 정보로 사용할 수 있다. 후보 다이 정보에 나타나는 복수의 메모리 다이들과 논리 어드레스들 간의 대응 관계에서, 복수의 메모리 다이들 각각에 대응되는 논리 어드레스의 개수들 간의 차이가 1개 이하인 경우, 후보 다이 정보에는 빈 엔트리를 포함하는 스트라이프가 최대 1개 존재할 수 있다.
구체적으로, 복수의 메모리 다이들 각각에 대응되는 논리 어드레스의 개수들 간의 차이가 0개인 경우, 후보 다이 정보에는 빈 엔트리를 포함하는 스트라이프가 존재하지 않을 수 있다. 따라서, 모든 스트라이프들에 대해 인터리빙 방식으로 쓰기 동작이 수행될 수 있다.
복수의 메모리 다이들 각각에 대응되는 논리 어드레스의 개수들 간의 차이가 1개인 경우, 후보 다이 정보에는 빈 엔트리를 포함하는 스트라이프가 1개 포함될 수 있다. 따라서, 1개의 스트라이프를 제외한 나머지 스트라이프들에 대해 인터리빙 방식으로 쓰기 동작이 수행될 수 있다.
S1707 단계에서, 메모리 컨트롤러(200)는 복수의 메모리 다이들 각각에 대응되는 논리 어드레스의 개수를 기반으로 타겟 다이 정보를 생성할 수 있다. 후보 다이 정보에 나타나는 복수의 메모리 다이들과 논리 어드레스들 간의 대응 관계에서, 복수의 메모리 다이들 각각에 대응되는 논리 어드레스의 개수들 간의 차이가 1개 초과인 경우, 후보 다이 정보에는 빈 엔트리를 포함하는 스트라이프가 최소 2개 존재할 수 있다. 따라서, 빈 엔트리를 포함하는 스트라이프를 줄이기 위하여 타겟 다이 정보를 생성할 수 있다. 타겟 다이 정보는 유효 데이터 청크들 각각이 저장될 메모리 다이들에 대한 정보일 수 있다. 타겟 다이 정보는 복수의 메모리 다이들 각각에 대응되는 논리 어드레스의 개수들 간의 차이가 1개 이하가 되도록 결정될 수 있다.
도 18은 논리 어드레스의 개수를 기반으로 타겟 다이 정보를 생성하는 과정을 설명하기 위한 순서도이다.
도 18을 참조하면, S1801 단계에서, 메모리 컨트롤러(200)는 후보 다이 정보에 나타나는 복수의 메모리 다이들과 논리 어드레스들 간의 대응 관계에서, 복수의 메모리 다이들 중 가장 많은 개수의 논리 어드레스들과 대응되는 제1 타겟 다이를 선택할 수 있다.
S1803 단계에서, 메모리 컨트롤러(200)는 후보 다이 정보에 나타나는 복수의 메모리 다이들과 논리 어드레스들 간의 대응 관계에서, 복수의 메모리 다이들 중 가장 적은 개수의 논리 어드레스들과 대응되는 제2 타겟 다이를 선택할 수 있다.
S1805 단계에서, 메모리 컨트롤러(200)는 제1 타겟 다이에 대응되는 논리 어드레스들 중 하나가 제2 타겟 다이에 대응되도록 후보 다이 정보를 변경할 수 있다.
S1807 단계에서, 메모리 컨트롤러(200)는 후보 다이 정보에 나타나는 복수의 메모리 다이들과 논리 어드레스들 간의 대응 관계에서, 복수의 메모리 다이들 각각에 대응되는 논리 어드레스의 개수들 간의 차이가 1개 이하인지 판단할 수 있다. 논리 어드레스의 개수들 간의 차이가 1개 이하인 경우, 메모리 컨트롤러(200)는 S1809 단계를 수행하고, 논리 어드레스의 개수들 간의 차이가 1개 초과인 경우, 메모리 컨트롤러(200)는 S1801 단계를 수행할 수 있다.
S1801 단계 내지 S1807 단계에서, 메모리 컨트롤러(200)는 변경된 후보 다이 정보를 사용하여 각 단계를 수행할 수 있다.
S1809 단계에서, 메모리 컨트롤러(200)는 타겟 다이 정보를 생성할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 복수의 메모리 다이들 각각에 대응되는 논리 어드레스의 개수들 간의 차이가 1개 이하임을 나타내는 후보 다이 정보를 타겟 다이 정보로 사용할 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 다이를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 다이는 메모리 셀 어레이(1910), 주변 회로(1920) 및 제어 로직(1930)을 포함할 수 있다.
메모리 셀 어레이(1910)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(1921)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(1923)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(1910)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(1920)는 제어 로직(1930)의 제어에 따라 메모리 셀 어레이(1910)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(1920)는 메모리 셀 어레이(1910)를 구동할 수 있다. 예를 들어, 주변 회로(1920)는 제어 로직(1930)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(1920)는 로우 디코더(1921), 전압 생성부(1922), 페이지 버퍼 그룹(1923), 컬럼 디코더(1924) 및 입출력 회로(1925)를 포함할 수 있다.
로우 디코더(1921)는 행 라인들(RL)을 통해 메모리 셀 어레이(1910)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(1921)는 제어 로직(1930)의 제어에 응답하여 동작하도록 구성된다. 로우 디코더(1921)는 제어 로직(1930)으로부터 로우 어드레스(RADD)를 수신한다.
로우 디코더(1921)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(1921)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(1921)는 디코딩된 어드레스에 따라 전압 생성부(1922)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(1921)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(1921)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(1921)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 다이의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(1921)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(1921)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(1922)는 제어 로직(1930)의 제어에 응답하여 동작한다. 전압 생성부(1922)는 메모리 장치에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(1922)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(1922)는 제어 로직(1930)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(1922)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(1922)에서 생성된 내부 전원 전압은 메모리 다이의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(1922)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(1922)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(1930)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(1921)에 의해 메모리 셀 어레이(1910)에 공급될 수 있다.
페이지 버퍼 그룹(1923)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(1910)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직 (1930)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(1925)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(1924)의 제어에 따라 데이터 입출력 회로(1925)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(1924)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(1925)와 페이지 버퍼 그룹(1923) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(1924)는 데이터 라인들(Dl)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(1925)와 데이터를 주고받을 수 있다.
입출력 회로(1925)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(1930)에 전달하거나, 데이터(DATA)를 컬럼 디코더(1924)와 주고받을 수 있다.
센싱 회로(1926)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(1923)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130) 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로들(1920)을 제어할 수 있다. 또한, 제어 로직(1930)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 20은 도 19의 메모리 블록(BLKi)을 설명하기 위한 도면이다.
도 20을 참조하면, 메모리 블록(BLKi)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
또한 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 21은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 21을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 22는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 22를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 23은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 23을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 10 내지 도 13을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따르면, 마이그레이션(migration) 동작 시 쓰기 속도를 향상시킬 수 있다. 또한, 마이그레이션 동작이 완료된 이후 리드 속도가 향상될 수 있다.
50: 스토리지 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 버퍼 메모리
220: 쓰기 동작 제어부
230: 타겟 다이 관리부
300: 호스트

Claims (20)

  1. 복수의 메모리 다이들 중 적어도 하나의 메모리 다이에 포함된 희생 영역에 저장된 데이터 청크들을 상기 희생 영역과 다른 영역으로 이동시키는 메모리 컨트롤러에 있어서,
    상기 희생 영역에서 리드한 상기 데이터 청크들을 임시로 저장하는 버퍼 메모리;
    상기 복수의 메모리 다이들과 호스트로부터 제공되는 논리 어드레스들 간의 대응 정보를 기반으로 결정되는, 상기 복수의 메모리 다이들 각각에 대응되는 상기 데이터 청크들의 논리 어드레스 개수에 따라, 상기 데이터 청크들 각각이 저장될 메모리 다이들에 관한 정보인 타겟 다이 정보를 생성하는 타겟 다이 정보 관리부; 및
    상기 타겟 다이 정보에 따라 상기 버퍼 메모리에 저장된 상기 데이터 청크들이 상기 복수의 메모리 다이들에 저장되도록 상기 복수의 메모리 다이들을 제어하는 쓰기 동작 제어부;를 포함하는 메모리 컨트롤러.
  2. 제 1항에 있어서, 상기 타겟 다이 정보 관리부는,
    상기 대응 정보를 저장하는 대응 정보 저장부;
    상기 데이터 청크들의 논리 어드레스들 중 상기 복수의 메모리 다이들 각각에 대응되는 논리 어드레스들의 개수를 생성하는 어드레스 카운터; 및
    상기 논리 어드레스들의 개수를 기초로 상기 타겟 다이 정보를 생성하는 타겟 다이 정보 생성부;를 포함하는 메모리 컨트롤러.
  3. 제2항에 있어서, 상기 타겟 다이 정보 생성부는,
    상기 대응 정보를 기반으로 상기 데이터 청크들 각각에 대응되는 메모리 다이들에 관한 정보를 나타내는 후보 다이 정보를 생성하고, 상기 논리 어드레스들의 개수와 상기 후보 다이 정보를 기반으로 상기 타겟 다이 정보를 생성하는 메모리 컨트롤러.
  4. 제3항에 있어서, 상기 타겟 다이 정보 생성부는,
    상기 복수의 메모리 다이들의 논리 어드레스의 개수들 간의 차이가 1개 이하이면 상기 후보 다이 정보를 상기 타겟 다이 정보로 사용하는 메모리 컨트롤러.
  5. 제2항에 있어서, 상기 타겟 다이 정보 생성부는,
    상기 복수의 메모리 다이들 중 가장 큰 논리 어드레스들의 개수를 갖는 제1 메모리 다이에 대응되는 논리 어드레스의 데이터 청크가, 상기 제1 메모리 다이 이외의 메모리 다이에 저장되도록 상기 타겟 다이 정보를 생성하는 메모리 컨트롤러.
  6. 제2항에 있어서, 상기 타겟 다이 정보 생성부는,
    상기 복수의 메모리 다이들 중 가장 작은 논리 어드레스들의 개수를 갖는 제2 메모리 다이에, 상기 제2 메모리 다이 이외의 메모리 다이와 대응되는 논리 어드레스의 데이터 청크가 저장되도록 상기 타겟 다이 정보를 생성하는 메모리 컨트롤러.
  7. 제2항에 있어서, 상기 타겟 다이 정보 생성부는,
    상기 복수의 메모리 다이들의 논리 어드레스들의 개수들 간의 차이가 1개를 초과하면, 상기 복수의 메모리 다이들의 논리 어드레스들의 개수들 간의 차이가 1개 이하가 되도록 상기 타겟 다이 정보를 생성하는 메모리 컨트롤러.
  8. 제1항에 있어서, 상기 대응 정보는,
    연속하는 논리 어드레스들이 상기 복수의 메모리 다이들 중 서로 다른 메모리 다이에 대응되는 정보인 메모리 컨트롤러.
  9. 제1항에 있어서, 상기 희생 영역은,
    상기 희생 영역에 저장된 유효 데이터 청크들의 개수, 상기 희생 영역에 대한 리드 횟수 또는 상기 희생 영역에 대한 소거 횟수를 기반으로 선택되는 메모리 컨트롤러.
  10. 제1항에 있어서, 상기 쓰기 동작 제어부는,
    상기 타겟 다이 정보에 따라 상기 데이터 청크들이 인터리빙 방식으로 상기 복수의 메모리 다이들에 저장되도록 상기 복수의 메모리 다이들을 제어하는 메모리 컨트롤러.
  11. 복수의 메모리 다이들;
    상기 복수의 메모리 다이들 중 적어도 하나의 메모리 다이에 포함되는 희생 영역에 저장된 복수의 데이터 청크들을 임시로 저장하는 버퍼 메모리; 및
    상기 복수의 메모리 다이들 각각에 대응되는 복수의 데이터 청크 그룹들이 형성되도록 상기 복수의 데이터 청크들을 상기 복수의 메모리 다이들과 매핑하고, 상기 복수의 데이터 청크 그룹들 각각에 포함된 데이터 청크 들의 개수를 기초로 상기 복수의 데이터 청크 그룹들 중 적어도 하나 이상의 데이터 청크 그룹에 포함된 데이터 청크가 다른 데이터 청크 그룹에 포함되도록 재매핑하고, 상기 복수의 데이터 청크 그룹들 각각으로부터 하나씩 선택된 데이터 청크들을 포함하는 스트라이프를 상기 복수의 메모리 다이들에 저장하도록 상기 복수의 메모리 다이들을 제어하는 메모리 컨트롤러;를 포함하는 스토리지 장치.
  12. 제11항에 있어서, 상기 메모리 컨트롤러는,
    가장 많은 데이터 청크들을 포함하는 제1 데이터 청크 그룹에 포함된 데이터 청크를 상기 제1 데이터 청크 그룹 이외의 데이터 청크 그룹과 재매핑하는 스토리지 장치.
  13. 제11항에 있어서, 상기 메모리 컨트롤러는,
    가장 적은 데이터 청크들을 포함하는 제2 데이터 청크 그룹과, 상기 제2 데이터 청크 그룹과 상이한 데이터 청크 그룹에 포함된 데이터 청크를 재매핑하는 스토리지 장치.
  14. 제11항에 있어서, 상기 메모리 컨트롤러는,
    상기 데이터 청크 그룹들에 포함된 데이터 청크들의 개수 간의 차이가 1개 이하가 되도록 상기 데이터 청크들과 상기 복수의 데이터 청크들을 재매핑하는 스토리지 장치.
  15. 복수의 메모리 다이들 중 적어도 하나의 메모리 다이에 포함된 희생 영역에 저장된 데이터 청크들을 상기 희생 영역과 다른 영역으로 이동시키는 메모리 컨트롤러의 동작 방법에 있어서,
    상기 희생 영역에서 상기 데이터 청크들을 리드하는 단계;
    상기 복수의 메모리 다이들과 호스트로부터 제공되는 논리 어드레스들 간의 대응 정보를 기반으로 상기 데이터 청크들의 논리 어드레스들 중 상기 복수의 메모리 다이들 각각에 대응되는 논리 어드레스들의 개수를 카운트하는 단계;
    상기 논리 어드레스들의 개수를 기반으로 상기 데이터 청크들 각각이 저장될 메모리 다이들에 관한 정보인 타겟 다이 정보를 생성하는 단계; 및
    상기 타겟 다이 정보에 따라 상기 리드된 상기 데이터 청크들이 상기 복수의 메모리 다이들에 인터리빙 방식으로 저장되도록 상기 복수의 메모리 다이들을 제어하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  16. 제15항에 있어서, 상기 타겟 다이 정보를 생성하는 단계는,
    상기 대응 정보를 기반으로 상기 데이터 청크들 각각에 대응되는 메모리 다이들에 관한 정보를 나타내는 후보 다이 정보를 생성하는 단계; 및
    상기 논리 어드레스들의 개수와 상기 후보 다이 정보를 기반으로 상기 타겟 다이 정보를 생성하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  17. 제16항에 있어서, 상기 타겟 다이 정보를 생성하는 단계는,
    상기 복수의 메모리 다이들의 논리 어드레스들의 개수들 간의 차이가 1개 이하이면 상기 후보 다이 정보를 상기 타겟 다이 정보로 사용하는 메모리 컨트롤러의 동작 방법.
  18. 제15항에 있어서, 상기 타겟 다이 정보를 생성하는 단계는,
    상기 복수의 메모리 다이들 중 가장 큰 논리 어드레스들의 개수를 갖는 제1 메모리 다이와 대응되는 논리 어드레스의 데이터 청크가, 상기 제1 메모리 다이 이외의 메모리 다이에 저장되도록 상기 타겟 다이 정보를 생성하는 단계;인 메모리 컨트롤러의 동작 방법.
  19. 제15항에 있어서, 상기 타겟 다이 정보를 생성하는 단계는,
    상기 복수의 메모리 다이들 중 가장 작은 논리 어드레스들의 개수를 갖는 제2 메모리 다이에, 상기 제2 메모리 다이 이외의 메모리 다이와 대응되는 논리 어드레스의 데이터 청크가 저장되도록 상기 타겟 다이 정보를 생성하는 단계;인 메모리 컨트롤러의 동작 방법.
  20. 제15항에 있어서, 상기 타겟 다이 정보를 생성하는 단계는,
    상기 복수의 메모리 다이들의 논리 어드레스들의 개수들 간의 차이가 1개를 초과하면, 상기 복수의 메모리 다이들의 논리 어드레스들의 개수들 간의 차이가 1개 이하가 되도록 상기 타겟 다이 정보을 생성하는 메모리 컨트롤러의 동작 방법.
KR1020190097809A 2019-08-09 2019-08-09 메모리 컨트롤러 및 그 동작 방법 KR20210017912A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190097809A KR20210017912A (ko) 2019-08-09 2019-08-09 메모리 컨트롤러 및 그 동작 방법
CN201911407775.XA CN112346652A (zh) 2019-08-09 2019-12-31 存储器控制器及其操作方法
US16/736,985 US11036632B2 (en) 2019-08-09 2020-01-08 Memory controller and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190097809A KR20210017912A (ko) 2019-08-09 2019-08-09 메모리 컨트롤러 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20210017912A true KR20210017912A (ko) 2021-02-17

Family

ID=74367916

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190097809A KR20210017912A (ko) 2019-08-09 2019-08-09 메모리 컨트롤러 및 그 동작 방법

Country Status (3)

Country Link
US (1) US11036632B2 (ko)
KR (1) KR20210017912A (ko)
CN (1) CN112346652A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110895513B (zh) * 2018-09-12 2024-09-17 华为技术有限公司 一种系统垃圾回收方法和固态硬盘中的垃圾回收方法
KR20200059936A (ko) * 2018-11-22 2020-05-29 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
US11237734B2 (en) * 2019-08-19 2022-02-01 Micron Technology, Inc. High throughput DRAM with distributed column access
CN113360423A (zh) * 2020-03-03 2021-09-07 瑞昱半导体股份有限公司 数据储存系统及操作数据储存系统的方法
CN113641304B (zh) * 2021-07-05 2023-10-20 深圳市宏旺微电子有限公司 用于管理数据块的方法、装置、终端设备及存储介质
KR102385572B1 (ko) * 2021-11-02 2022-04-13 삼성전자주식회사 컨트롤러, 스토리지 장치 및 스토리지 장치의 동작 방법
US20230305807A1 (en) * 2022-02-14 2023-09-28 Memryx Incorporated Core group memory processsing with mac reuse

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101942272B1 (ko) 2011-12-27 2019-01-28 삼성전자주식회사 비휘발성 메모리의 제어방법, 이를 구현한 비휘발성 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
KR101969883B1 (ko) 2012-04-13 2019-04-17 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US9454551B2 (en) * 2014-03-13 2016-09-27 NXGN Data, Inc. System and method for management of garbage collection operation in a solid state drive
US9092362B1 (en) * 2014-03-13 2015-07-28 NXGN Data, Inc. Programmable data write management system and method for operating the same in a solid state drive
US9653184B2 (en) * 2014-06-16 2017-05-16 Sandisk Technologies Llc Non-volatile memory module with physical-to-physical address remapping
US8976609B1 (en) * 2014-06-16 2015-03-10 Sandisk Enterprise Ip Llc Low-test memory stack for non-volatile storage
US9996285B2 (en) * 2016-11-08 2018-06-12 SK Hynix Inc. Cyclically interleaved XOR array for error recovery

Also Published As

Publication number Publication date
US11036632B2 (en) 2021-06-15
CN112346652A (zh) 2021-02-09
US20210042225A1 (en) 2021-02-11

Similar Documents

Publication Publication Date Title
US11036632B2 (en) Memory controller and operating method thereof
KR102535104B1 (ko) 저장 장치 및 그 동작 방법
KR102675307B1 (ko) 저장 장치 및 그 동작 방법
KR102706419B1 (ko) 스토리지 장치 및 그 동작 방법
US11543986B2 (en) Electronic system including host, memory controller and memory device and method of operating the same
KR20210070054A (ko) 저장 장치 및 그 동작 방법
KR102717014B1 (ko) 저장 장치 및 그 동작 방법
KR102714850B1 (ko) 메모리 장치 및 그 동작 방법
KR20220036468A (ko) 저장 장치 및 그 동작 방법
KR20200088713A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20190123094A (ko) 저장 장치 및 그 동작 방법
KR20220082509A (ko) 저장 장치 및 그 동작 방법
KR20210077451A (ko) 저장 장치 및 그 동작 방법
KR20220059259A (ko) 메모리 시스템 및 그 동작 방법
KR20210090439A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20220021796A (ko) 스토리지 장치 및 그 동작 방법
KR20240118051A (ko) 저장 장치 및 그 동작 방법
KR20220028332A (ko) 저장 장치 및 그 동작 방법
KR20220042649A (ko) 저장 장치 및 그 동작 방법
KR20210062343A (ko) 메모리 장치 및 그 동작 방법
KR20210033719A (ko) 메모리 장치 및 그 동작 방법
KR102456175B1 (ko) 저장 장치 및 그 동작 방법
US11836370B2 (en) Storage device and operating method thereof
US11687270B2 (en) Storage device and operating method performing garbage collection of cyclical data
KR102626058B1 (ko) 메모리 컨트롤러 및 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination