KR20210033719A - 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 메타 데이터 관리 성능을 갖는 메모리 장치는 메모리 장치에 전원이 인가되면, 메모리 장치를 제어하는 메모리 컨트롤러와 트레이닝 동작을 수행하는 트레이닝 동작 제어부, 트레이닝 동작 제어부가 트레이닝 동작을 수행하는 동안 사용되는 트레이닝 데이터를 저장하는 트레이닝 버퍼 및 트레이닝 동작이 완료되면, 메모리 컨트롤러의 제어에 따라 노멀 동작을 수행하는 노멀 동작 제어부를 포함하고, 노멀 동작 제어부는, 노멀 동작 시, 메모리 컨트롤러의 요청에 따라 트레이닝 버퍼에 저장된 트레이닝 데이터를 메모리 컨트롤러에 출력한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트 폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 향상된 트레이닝 데이터 활용 성능을 갖는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 트레이닝 동작 및 노멀 동작을 수행하는 메모리 장치는 메모리 장치에 전원이 인가되면, 메모리 장치를 제어하는 메모리 컨트롤러와 트레이닝 동작을 수행하는 트레이닝 동작 제어부, 트레이닝 동작 제어부가 트레이닝 동작을 수행하는 동안 사용되는 트레이닝 데이터를 저장하는 트레이닝 버퍼 및 트레이닝 동작이 완료되면, 메모리 컨트롤러의 제어에 따라 노멀 동작을 수행하는 노멀 동작 제어부를 포함하고, 노멀 동작 제어부는, 노멀 동작 시, 메모리 컨트롤러의 요청에 따라 트레이닝 버퍼에 저장된 트레이닝 데이터를 메모리 컨트롤러에 출력한다.
본 발명의 실시 예에 따른 트레이닝 동작 및 트레이닝 동작에 후속하는 노멀 동작을 수행하는 메모리 장치의 동작 방법은 메모리 장치에 전원이 인가되면, 메모리 장치를 제어하는 메모리 컨트롤러로부터 수신한 트레이닝 커맨드에 응답하여 트레이닝 동작을 수행하는 단계, 트레이닝 동작 시에 메모리 컨트롤러로부터 제공된 트레이닝 데이터를 트레이닝 버퍼에 저장하는 단계 및 트레이닝 동작이 완료되면, 메모리 컨트롤러의 제어 따라 트레이닝 버퍼에 저장된 트레이닝 데이터를 사용하여 노멀 동작을 수행하는 단계를 포함한다.
본 기술에 따른 메모리 장치 및 그 동작 방법은 예는 향상된 트레이닝 데이터 활용 성능을 제공한다.
도 1은 스토리지 장치를 설명하기 위한 블록도이다.
도 2는 트레이닝 동작 및 노멀 동작을 설명하기 위한 도면이다.
도 3은 트레이닝 동작 및 노멀 동작을 수행하는 메모리 장치(100)의 구성을 설명하기 위한 블록도이다.
도 4는 본 발명의 실시 예에 따른 메모리 장치(100)를 설명하기 위한 도면이다.
도 5는 도 4의 메모리 블록(BLKi)을 설명하기 위한 도면이다.
도 6은 트레이닝 데이터에 대한 노멀 동작을 설명하기 위한 타이밍도이다.
도 7은 보안 키 데이터로 트레이닝을 수행하는 스토리지 장치를 설명하기 위한 도면이다.
도 8은 맵 데이터로 트레이닝을 수행하는 스토리지 장치를 설명하기 위한 도면이다.
도 9는 식별 데이터로 트레이닝을 수행하는 스토리지 장치를 설명하기 위한 도면이다.
도 10은 트레이닝 동작과 노멀 동작을 설명하는 순서도이다.
도 11은 트레이닝 동작 이후의 노멀 동작을 설명하는 순서도이다.
도 12는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 스토리지 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다.
스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 스토리지 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 스토리지 장치, PCI(peripheral component interconnection) 카드 형태의 스토리지 장치, PCI-E(PCI express) 카드 형태의 스토리지 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 스토리지 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 메모리 셀 어레이 중 수신된 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 선택된 영역을 엑세스 한다는 것은 선택된 영역에 대해서 수신된 커맨드에 해당하는 동작을 수행함을 의미한다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 메모리 장치(100)는 트레이닝 동작 제어부(110), 노멀 동작 제어부(120) 및 트레이닝 버퍼(130)를 포함할 수 있다.
트레이닝 동작 제어부(110)는 메모리 장치(100)와 메모리 컨트롤러(200) 간의 트레이닝 동작을 수행할 수 있다. 예를 들어, 트레이닝 동작은 DCC(duty cycle correction) 트레이닝 동작, 읽기 트레이닝 동작 또는 쓰기 트레이닝 동작일 수 있다. 트레이닝 동작은 메모리 장치(100)와 메모리 컨트롤러(200)가 정확한 데이터를 교환하기 위해 메모리 장치(100) 및 메모리 컨트롤러(200)가 주고받는 신호의 위상, 진폭 등을 최적화하는 동작일 수 있다. 트레이닝 동작 제어부(110)는 트레이닝 동작 시 메모리 컨트롤러(200)로부터 전달받은 트레이닝 데이터를 트레이닝 버퍼(130)에 저장할 수 있다. 트레이닝 데이터는 트레이닝 동작을 수행하는 도중 또는 트레이닝 동작이 완료된 이후에 트레이닝 버퍼(130)에 저장될 수 있다. 트레이닝(training) 데이터는 DCC(duty cycle correction) 트레이닝 동작, 읽기 트레이닝 동작 또는 쓰기 트레이닝 동작에 사용되는 동기화(synchronization) 데이터 또는 트레이닝 동작이 완료된 후 수행되는 노멀 동작에서 사용되는 노멀(normal) 데이터를 포함할 수 있다. 동기화 데이터는 컨트롤러(200)와 메모리 장치(100) 간의 트레이닝 동작을 위해 필요한 데이터 패턴일 수 있다. 동기화 데이터는 메모리 컨트롤러와 메모리 장치 간에 주고 받는 신호를 동기화시키기 위해 메모리 컨트롤러와 메모리 장치 간에 미리 약속된 데이터 패턴일 수 있다.
노멀 동작 제어부(120)는 트레이닝 동작이 완료된 뒤 노멀 동작을 수행할 수 있다. 노멀 동작은 프로그램 동작, 리드 동작 또는 소거 동작일 수 있다. 노멀 동작 제어부(120)는 트레이닝 버퍼(130)에 저장된 트레이닝 데이터를 대상으로 노멀 동작을 수행할 수 있다. 예를 들어, 트레이닝 데이터의 일부 또는 전부를 메모리 컨트롤러(200)로부터 수신한 다른 데이터로 덮어쓰기하는 프로그램 동작을 수행할 수 있다. 또는, 트레이닝 데이터의 일부 또는 전부를 메모리 컨트롤러(200)로 전달하는 리드 동작을 수행할 수 있다. 또는, 트레이닝 버퍼(130)에 저장된 트레이닝 데이터의 일부 또는 전부를 소거하는 소거 동작을 수행할 수 있다.
노멀 동작 제어부(120)는 메모리 장치(100)에 포함된 메모리 셀 어레이의 셀 동작과 무관하게 트레이닝 버퍼(130)에 저장된 트레이닝 데이터에 대해 노멀 동작을 수행할 수 있다. 노멀 동작 제어부(120)는 메모리 셀 어레이에 프로그램될 데이터 또는 메모리 셀 어레이로부터 리드된 데이터를 임시적으로 저장하는 페이지 버퍼의 동작과 무관하게 트레이닝 버퍼(130)에 저장된 트레이닝 데이터에 대해 노멀 동작을 수행할 수 있다. 구체적으로, 노멀 동작 제어부(120)는 트레이닝 데이터 중 동기화 데이터 또는 노멀 데이터에 대해 노멀 동작을 수행할 수 있다.
트레이닝 버퍼(130)에 트레이닝 데이터를 저장해둠으로써, 트레이닝 동작이 완료된 이후에 페이지 버퍼가 리셋되더라도, 메모리 컨트롤러(200)의 요청에 따라 트레이닝 데이터를 사용할 수 있다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어한다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 펌웨어(FW)는 호스트(300)로부터 입력된 요청을 수신하거나 호스트(300)로 응답을 출력하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트(300)의 인터페이스와 메모리 장치(100)의 인터페이스 사이의 동작의 관리하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)에 커맨드를 제공하거나, 메모리 장치(100)로부터 응답을 수신하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 어드레스(Logical Address, LA)를 입력 받고, 논리 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(Logical Block Address, LBA)일 수 있고, 물리 어드레스는 물리 블록 어드레스(Physical Block Address, PBA)일 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection), 리드 리클레임(read reclaim) 등의 배경 동작(background operation)을 수행하기 위해 사용되는 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
본 발명에 따른 실시 예에서, 메모리 컨트롤러(200)는 트레이닝 관리부(210)를 포함할 수 있다.
트레이닝 관리부(210)는 공정(Process), 전압(Voltage) 및 온도(Temperature)에 따른 변수에 관계없이 메모리 컨트롤러(200)와 메모리 장치(100) 간에 데이터가 정상적으로 이동되도록 트레이닝 동작을 수행할 수 있다. 트레이닝 동작은 메모리 장치(100)와 메모리 컨트롤러(200)가 정확한 데이터를 교환하기 위해 메모리 장치(100) 및 메모리 컨트롤러(200)가 주고받는 신호의 위상, 진폭 등을 최적화하는 동작일 수 있다. 트레이닝 관리부(210)는 트레이닝 데이터를 생성하고, 생성한 트레이닝 데이터를 사용하여 트레이닝 동작을 수행할 수 있다.
트레이닝 관리부(210)는 DCC 트레이닝 동작, 읽기 트레이닝 동작 또는 쓰기 트레이닝 동작을 수행할 수 있다. 트레이닝 관리부(210)는 트레이닝 동작을 수행하는 도중 또는 트레이닝 동작이 완료된 이후에 트레이닝 데이터가 트레이닝 버퍼(130)에 저장되도록 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 트레이닝 동작이 완료되더라도 트레이닝 버퍼(130)에 저장된 트레이닝 데이터를 사용하여 노멀 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 트레이닝 동작 및 노멀 동작을 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)에서 수행되는 동작은 트레이닝 동작 및 노멀 동작으로 구분될 수 있다. 트레이닝 동작은 메모리 장치(100)와 메모리 컨트롤러(200)가 정확한 데이터를 교환하기 위해 메모리 장치(100) 및 메모리 컨트롤러(200)가 주고받는 신호의 위상, 진폭 등을 최적화하는 동작일 수 있다. 트레이닝 동작은 DCC 트레이닝, 읽기 트레이닝 및 쓰기 트레이닝을 포함할 수 있다. 스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 데이터를 원활히 교환하기 위하여 트레이닝 동작을 수행할 수 있다. 노멀 동작은 트레이닝 동작이 완료된 이후에 수행될 수 있다. 노멀 동작은 프로그램 동작, 리드 동작 및 소거 동작을 포함할 수 있다.
DCC(Duty Cycle Correction) 트레이닝 시, 메모리 컨트롤러는 외부 클럭 신호, 내부 클럭 신호, 데이터 스트로브 신호(DQS), 쓰기 인에이블 신호(WE), 리드 인에이블 신호(RE) 또는 데이터 신호(DQ)의 듀티 사이클을 정렬할 수 있다. 예를 들어, 외부 클럭 신호, 내부 클럭 신호, 데이터 스트로브 신호(DQS), 쓰기 인에이블 신호(WE), 읽기 인에이블 신호(RE) 또는 데이터 신호(DQ) 중 적어도 둘의 의 위상 차이가 0°, 45°, 90° 또는 임의의 각도가 되도록 듀티 사이클을 정렬할 수 있다.
읽기 트레이닝은 메모리 장치(100)에 저장된 데이터와 메모리 컨트롤러(200)가 메모리 장치(100)로부터 리드한 데이터가 동일해지도록, 메모리 컨트롤러(200)와 메모리 장치(100)가 교환하는 신호를 최적화하는 트레이닝일 수 있다. 읽기 트레이닝 시, 메모리 컨트롤러(200)는 메모리 장치(100)의 페이지 버퍼로부터 데이터를 읽어오는 동작을 수행할 수 있다. 읽기 트레이닝을 통해, 외부 클럭 신호, 내부 클럭 신호, 데이터 스트로브 신호(DQS), 읽기 인에이블 신호(RE) 또는 데이터 신호(DQ)를 정렬할 수 있다.
쓰기 트레이닝은 메모리 장치(100)에 프로그램한 데이터와 메모리 컨트롤러(200)가 메모리 장치(100)로부터 리드한 데이터가 동일해지도록, 메모리 컨트롤러(200)와 메모리 장치(100)가 교환하는 신호를 최적화하는 트레이닝일 수 있다. 쓰기 트레이닝 시, 트레이닝 관리부(210)는 메모리 장치(100)의 페이지 버퍼에 데이터를 프로그램하는 동작을 수행할 수 있다. 읽기 트레이닝을 통해, 외부 클럭 신호, 내부 클럭 신호, 데이터 스트로브 신호(DQS), 쓰기 인에이블 신호(WE) 또는 데이터 신호(DQ)를 정렬할 수 있다. 쓰기 트레이닝 시, 트레이닝 관리부(210)는 메모리 장치(100)의 페이지 버퍼에 트레이닝 데이터를 쓰고, 다시 읽어오는 동작을 수행할 수 있다. 트레이닝 관리부(210)는 쓰기 트레이닝 시, 트레이닝 데이터를 메모리 장치(100)의 페이지 버퍼에 쓸 수 있다. 트레이닝 데이터는 호스트로부터 수신하거나 메모리 컨트롤러(200)에서 생성될 수 있다. 트레이닝 관리부(210)는 트레이닝 데이터를 메모리 컨트롤러(200)는 페이지 버퍼에 쓴 트레이닝 데이터를 트레이닝 버퍼(130)에 저장할 수 있다.
트레이닝 동작이 완료되면, 메모리 컨트롤러(200)와 메모리 장치(100)는 데이터를 교환하며 노멀 동작을 수행할 수 있다. 노멀 동작은 프로그램 동작, 리드 동작 또는 소거 동작일 수 있다. 노멀 동작 수행 시, 페이지 버퍼로 데이터가 이동할 수 있다. 구체적으로, 메모리 장치(100)에 포함된 메모리 셀 어레이에 프로그램될 데이터가 페이지 버퍼로 이동할 수 있다. 또는, 메모리 셀 어레이로부터 리드한 데이터가 페이지 버퍼로 이동할 수 있다. 데이터가 페이지 버퍼로 이동하기 전에 페이지 버퍼는 리셋될 수 있다. 리셋에 의해 페이지 버퍼에 임시적으로 저장된 트레이닝 데이터는 사용이 불가능해질 수 있다. 이에 반해, 트레이닝 버퍼(130)에 저장된 트레이닝 데이터는 페이지 버퍼가 리셋되더라도 사용이 가능할 수 있다. 따라서, 메모리 컨트롤러(200)는 트레이닝 동작이 완료되더라도 트레이닝 동작 시 사용한 트레이닝 데이터를 사용할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 트레이닝 데이터를 리드할 수 있다. 트레이닝 버퍼(130)가 휘발성 메모리인 경우, 메모리 컨트롤러(200)는 새로운 데이터를 트레이닝 버퍼(130)에 덮어쓸 수 있다.
도 3은 트레이닝 동작 및 노멀 동작을 수행하는 메모리 장치(100)의 구성을 설명하기 위한 블록도이다.
도 3을 참조하면, 메모리 장치(100)는 트레이닝 동작 제어부(110), 노멀 동작 제어부(120) 및 버퍼 그룹(150)을 포함할 수 있다. 버퍼 그룹(150)은 페이지 버퍼(140) 및 트레이닝 버퍼(130)를 포함할 수 있다.
트레이닝 동작 제어부(110)는 메모리 컨트롤러(200)와 정확한 데이터를 교환하기 위해, 메모리 컨트롤러(200)와 주고받는 신호의 위상, 진폭 등을 최적화하는 트레이닝 동작을 수행할 수 있다. 트레이닝 동작은 DCC 트레이닝, 읽기 트레이닝 및 쓰기 트레이닝을 포함할 수 있다.
트레이닝 동작 제어부(110)는 트레이닝 동작 시, 메모리 컨트롤러(200)로부터 수신한 트레이닝 데이터를 페이지 버퍼(140)에 임시적으로 저장할 수 있다. 트레이닝 동작 제어부(110)는 페이지 버퍼(140)에 임시적으로 저장된 트레이닝 데이터를 메모리 컨트롤러(200)에 전달함으로써 트레이닝 동작을 수행할 수 있다.
트레이닝 동작 제어부(110)는 페이지 버퍼(140)에 임시적으로 저장된 트레이닝 데이터를 트레이닝 버퍼(130)에 저장할 수 있다. 트레이닝 동작 제어부(110)는 트레이닝 동작을 수행하는 도중 또는 트레이닝 동작이 완료된 이후에 트레이닝 데이터를 트레이닝 버퍼(130)에 저장할 수 있다.
노멀 동작 제어부(120)는 트레이닝 동작이 완료된 이후 노멀 동작을 수행할 수 있다. 노멀 동작은 프로그램 동작, 리드 동작 또는 소거 동작일 수 있다. 노멀 동작은 페이지 버퍼(140) 또는 트레이닝 버퍼(130)를 대상으로 수행될 수 있다. 예를 들어, 노멀 동작 제어부(120)는 메모리 컨트롤러(200)로부터 수신한 프로그램 데이터를 페이지 버퍼(140)에 임시적으로 저장하고, 임시적으로 저장한 데이터를 메모리 셀 어레이에 프로그램할 수 있다. 노멀 동작 제어부(120)는 메모리 셀 어레이에서 리드한 데이터를 페이지 버퍼(140)에 임시적으로 저장하고, 임시적으로 저장한 리드 데이터를 메모리 컨트롤러(200)에 전달할 수 있다.
노멀 동작은 트레이닝 버퍼(130)를 대상으로 수행될 수 있다. 예를 들어, 노멀 동작 제어부(120)는 트레이닝 버퍼(130)에 저장된 트레이닝 데이터를 메모리 컨트롤러(200)에 전달할 수 있다. 노멀 동작 제어부(120)는 트레이닝 버퍼(130)에 저장된 트레이닝 데이터의 일부 또는 전부를 메모리 컨트롤러(200)로부터 수신한 다른 데이터로 덮어쓰기할 수 있다. 노멀 동작 제어부(120)는 트레이닝 버퍼(130)에 저장된 트레이닝 데이터의 일부 또는 전부를 소거할 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 장치(100)를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 장치는 메모리 셀 어레이(410), 주변 회로(420) 및 제어 로직(430)을 포함할 수 있다.
메모리 셀 어레이(410)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(421)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼(140)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 비휘발성 메모리 셀들이다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(410)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(420)는 제어 로직(430)의 제어에 따라 메모리 셀 어레이(410)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(420)는 메모리 셀 어레이(410)를 구동할 수 있다. 예를 들어, 주변 회로(420)는 제어 로직(430)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(420)는 로우 디코더(421), 전압 생성부(422), 페이지 버퍼(140), 컬럼 디코더(424) 및 입출력 회로(425)를 포함할 수 있다.
로우 디코더(421)는 행 라인들(RL)을 통해 메모리 셀 어레이(410)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(421)는 제어 로직(430)의 제어에 응답하여 동작하도록 구성된다. 로우 디코더(421)는 제어 로직(430)으로부터 로우 어드레스(RADD)를 수신한다.
로우 디코더(421)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(421)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(421)는 디코딩된 어드레스에 따라 전압 생성부(422)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(421)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(421)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(421)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(421)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(421)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(422)는 제어 로직(430)의 제어에 응답하여 동작한다. 전압 생성부(422)는 메모리 장치에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(422)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(422)는 제어 로직(430)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(422)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(422)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(422)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(422)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(430)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(421)에 의해 메모리 셀 어레이(410)에 공급될 수 있다.
버퍼 그룹(150)은 트레이닝 버퍼(130) 및 페이지 버퍼(140)를 포함할 수 있다.
트레이닝 버퍼(130)는 트레이닝 데이터를 저장할 수 있다. 트레이닝 버퍼(130)에 저장된 트레이닝 데이터는 메모리 셀 어레이(410)의 셀 동작과 무관하게 메모리 컨트롤러(200)로 전달될 수 있다. 예를 들어, 페이지 버퍼(140)에 임시적으로 저장된 데이터가 메모리 셀 어레이(410)에 프로그램되는 도중이더라도, 트레이닝 버퍼(130)에 저장된 트레이닝 데이터는 노멀 동작 제어부(120)의 제어에 따라 메모리 컨트롤러(200)에 전달될 수 있다. 트레이닝 버퍼(130)는 휘발성 메모리일 수 있다. 따라서, 전원이 공급된 경우에만 트레이닝 데이터를 저장하고, 전원 공급이 차단되면 저장된 트레이닝 데이터가 소멸될 수 있다. 트레이닝 버퍼(130)는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM) 또는 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM)일 수 있다.
페이지 버퍼(140)는 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)(미도시)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(410)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(430)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(425)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(424)의 제어에 따라 데이터 입출력 회로(425)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(424)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(425)와 페이지 버퍼(140) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(424)는 데이터 라인들(Dl)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(425)와 데이터를 주고받을 수 있다.
입출력 회로(425)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(430)에 전달하거나, 데이터(DATA)를 컬럼 디코더(424)와 주고받을 수 있다. 입출력 회로(425)는 데이터 신호(DQ)를 통해 커맨드, 어드레스 및 데이터를 메모리 컨트롤러(200)로부터 전달받을 수 있다.
센싱 회로(426)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼(140)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(430) 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로들(420)을 제어할 수 있다. 또한, 제어 로직(430)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
제어 로직(430)은 트레이닝 동작 제어부(110) 및 노멀 동작 제어부(120)를 포함할 수 있다. 트레이닝 동작 제어부(110) 및 노멀 동작 제어부(120)는 도 3을 통해 설명한 트레이닝 동작 및 노멀 동작을 수행할 수 있다. 제어 로직(430)은 커맨드 래치 인에이블 신호(Command Latch Enable, CLE) 및 어드레스 래치 인에이블 신호(Address Latch Enable, ALE)를 수신할 수 있다. 커맨드 래치 인에이블 신호(CLE)는 메모리 컨트롤러(200)로부터 데이터 신호(DQ)를 통해 수신되는 정보가 커맨드(CMD)가 되도록 제어할 수 있다. 예를 들어, 커맨드 래치 인에이블 신호(CLE)가 하이(high) 상태이면 데이터 신호(DQ)를 통해 커맨드(CMD)가 수신될 수 있다. 어드레스 래치 인에이블 신호(ALE)는 메모리 컨트롤러(200)로부터 데이터 신호(DQ)를 통해 수신되는 정보가 어드레스(ADDR)가 되도록 제어할 수 있다. 예를 들어, 어드레스 래치 인에이블 신호(ALE)가 하이(high) 상태이면 데이터 신호(DQ)를 통해 어드레스(ADDR)가 수신될 수 있다. 제어 로직(430)은 메모리 셀 어레이(410)의 셀 동작에 따라 레디/비지(Ready/Busy, RB) 신호를 생성할 수 있다. 예를 들어, 메모리 셀 어레이(410)에서 데이터를 리드하고 있는 중인 경우, 제어 로직(430)은 R/B 신호를 생성하고, 메모리 컨트롤러(200)의 요청에 따라 R/B 신호를 전달할 수 있다. 또는, 메모리 셀 어레이(410)에 프로그램 동작을 수행하거나, 소거 동작을 수행하는 중인 경우, 제어 로직(430)은 R/B 신호를 생성하고, 메모리 컨트롤러(200)의 요청에 따라 R/B 신호를 전달할 수 있다.
도 5는 도 4의 메모리 블록(BLKi)을 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 블록(BLKi)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 6은 트레이닝 데이터에 대한 노멀 동작을 설명하기 위한 타이밍도이다.
도 6을 참조하면, R/B 신호가 하이(high)가 되면, 메모리 장치(100)는 페이지 버퍼(140)를 사용하여 노멀 동작을 수행할 수 있다. 구체적으로, 커맨드 래치 인에이블 신호(CLE)가 하이(high)가 되면, 데이터 신호(DQ)를 통해 노멀 커맨드(CMD_n)가 수신될 수 있다. 노멀 커맨드(CMD_n)는 노멀 동작을 수행하도록 메모리 장치(100)를 제어하는 커맨드일 수 있다. 노멀 커맨드(CMD_n)는 프로그램 커맨드, 리드 커맨드 또는 소거 커맨드일 수 있다. 어드레스 래치 인에이블 신호(ALE)가 하이(high)가 되면, 데이터 신호(DQ)를 통해 노멀 어드레스(ADDR_n)가 수신될 수 있다. 노멀 어드레스(ADDR_n)는 메모리 셀 어레이(410)에 포함된 적어도 하나의 메모리 셀의 물리 어드레스를 포함할 수 있다. 데이터 신호(DQ)를 통해 노멀 어드레스(ADDR_n)가 수신된 이후, 데이터(DATA)가 수신될 수 있다. 수신된 데이터(DATA)는 페이지 버퍼(140)에 임시적으로 저장된 이후, 노멀 어드레스(ADDR_n)에 대응하는 메모리 셀에 프로그램될 수 있다. 노멀 동작이 리드 동작 또는 소거 동작인 경우, 데이터(DATA)는 수신되지 않을 수 있다.
트레이닝 동작 도중 또는 트레이닝 동작이 완료된 이후에, 트레이닝 버퍼(130)에는 트레이닝 데이터가 저장될 수 있다. 메모리 장치(100)는 R/B 신호가 로우(low)인 경우, 트레이닝 버퍼(130)를 사용하여 노멀 동작을 수행할 수 있다. 구체적으로, 커맨드 래치 인에이블 신호(CLE)가 하이(high)가 되면, 데이터 신호(DQ)를 통해 노멀 커맨드(CMD_n)가 수신될 수 있다. 노멀 커맨드(CMD_n)는 노멀 동작을 수행하도록 메모리 장치(100)를 제어하는 커맨드일 수 있다. 노멀 커맨드(CMD_n)는 프로그램 커맨드, 리드 커맨드 또는 소거 커맨드일 수 있다. 노멀 커맨드(CMD_n)는 파라미터 획득 커맨드(get parameter command), 또는 특징 획득 커맨드(get feature command)가 될 수 있다.
어드레스 래치 인에이블 신호(ALE)가 하이(high)가 되면, 데이터 신호(DQ)를 통해 트레이닝 어드레스(ADDR_t)가 수신될 수 있다. 트레이닝 어드레스(ADDR_t)는 트레이닝 버퍼(130)에 저장 공간을 나타내는 어드레스일 수 있다. 데이터 신호(DQ)를 통해 트레이닝 어드레스(ADDR_t)가 수신된 이후, 데이터(DATA)가 수신될 수 있다. 수신된 데이터(DATA)는 트레이닝 버퍼(130)에 저장될 수 있다. 노멀 커맨드(CMD_n)가 리드 커맨드인 경우, 데이터(DATA)는 수신되지 않고, 트레이닝 버퍼(130)에 저장된 트레이닝 데이터가 메모리 컨트롤러(200)로 전달될 수 있다. 노멀 커맨드(CMD_n)가 소거 커맨드인 경우, 데이터(DATA)는 수신되지 않고, 트레이닝 버퍼(130)에 저장된 트레이닝 데이터의 일부 또는 전부가 소거될 수 있다.
도 7은 보안 키 데이터로 트레이닝을 수행하는 스토리지 장치를 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 컨트롤러(200)는 보안 키 생성부(710)를 포함할 수 있다. 보안 키 생성부(710)는 메모리 장치(100)에 대한 액세스 가능 여부를 결정하는 보안 키 데이터를 생성할 수 있다. 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 수신한 보안 키 데이터가 메모리 장치(100) 고유의 보안 키 데이터와 상이한 경우, 입력되는 커맨드, 어드레스 또는 데이터를 수신하지 않은 것으로 처리할 수 있다. 보안 키 데이터는 메모리 장치(100)에 입력되는 커맨드, 어드레스 또는 데이터와 함께 전송되는 데이터일 수 있다.
트레이닝 관리부(210)는 보안 키 생성부(710)로부터 보안 키 데이터를 수신하고, 보안 키 데이터를 사용하여 메모리 장치(100)와 트레이닝 동작을 수행할 수 있다. 트레이닝 동작은 도 1 내지 4를 통해 설명하였으므로 생략한다. 트레이닝 동작이 완료된 이후, 트레이닝 버퍼(130)에는 보안 키 데이터가 저장될 수 있다. 노멀 동작 제어부(120)는 트레이닝 버퍼(130)에 저장된 보안 키 데이터를 사용하여 노멀 동작을 수행할 수 있다. 예를 들어, 노멀 동작 제어부(120)는 메모리 컨트롤러(200)로부터 수신한 노멀 커맨드에 따라 보안 키 데이터를 메모리 컨트롤러(200)에 전달할 수 있다. 메모리 장치(100)는 보안 키 비교부(미도시)를 더 포함할 수 있다. 보안 키 비교부는 메모리 컨트롤러(200)로부터 수신한 보안 키 데이터가 트레이닝 버퍼(130)에 저장된 보안 키 데이터와 상이한 경우, 입력되는 커맨드, 어드레스 또는 데이터를 수신하지 않은 것으로 처리할 수 있다.
도 8은 맵 데이터로 트레이닝을 수행하는 스토리지 장치를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 컨트롤러(200)는 맵 데이터 생성부(810)를 포함할 수 있다. 맵 데이터 생성부(810)는 호스트가 요청한 논리 어드레스와 메모리 장치(100)에 저장된 데이터의 물리 어드레스 간의 맵 데이터를 생성할 수 있다. 트레이닝 관리부(210)는 맵 데이터 생성부(810)로부터 맵 데이터를 수신하고, 맵 데이터를 사용하여 메모리 장치(100)와 트레이닝 동작을 수행할 수 있다. 트레이닝 동작은 도 1 내지 4를 통해 설명하였으므로 생략한다.
트레이닝 동작이 완료된 이후, 트레이닝 버퍼(130)에는 맵 데이터가 저장될 수 있다. 노멀 동작 제어부(120)는 트레이닝 버퍼(130)에 저장된 맵 데이터를 사용하여 노멀 동작을 수행할 수 있다. 예를 들어, 노멀 동작 제어부(120)는 메모리 컨트롤러(200)로부터 수신한 노멀 커맨드에 따라 맵 데이터를 메모리 컨트롤러(200)에 전달할 수 있다. 또는, 노멀 동작 제어부(120)는 메모리 컨트롤러(200)로부터 수신한 새로운 맵 데이터를 트레이닝 버퍼(130)에 저장할 수 있다. 또는, 노멀 동작 제어부(120)는 메모리 컨트롤러(200)로부터 수신한 커맨드에 따라 트레이닝 버퍼(130)에 저장된 맵 데이터를 소거할 수 있다.
도 9는 식별 데이터로 트레이닝을 수행하는 스토리지 장치를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 컨트롤러(200)는 식별 데이터 생성부(910)를 포함할 수 있다. 식별 데이터 생성부(910)는 복수의 메모리 장치들 중 특정 메모리 장치를 식별할 수 있는 식별 데이터를 생성할 수 있다. 스토리지 장치(50)는 메모리 장치 식별부(920)를 더 포함할 수 있다. 메모리 장치 식별부(920)는 메모리 컨트롤러(200)로부터 식별 데이터를 수신하고, 복수의 메모리 장치들 중 식별 데이터에 따른 메모리 장치를 식별할 수 있다. 메모리 장치 식별부(920)는 메모리 컨트롤러(200)로부터 수신한 커맨드, 어드레스 또는 데이터를 식별된 메모리 장치(100)에 전달할 수 있다.
트레이닝 관리부(210)는 식별 데이터 생성부(910)로부터 식별 데이터를 수신하고, 식별 데이터를 사용하여 메모리 장치(100)와 트레이닝 동작을 수행할 수 있다. 트레이닝 동작은 도 1 내지 4를 통해 설명하였으므로 생략한다.
트레이닝 동작이 완료된 이후, 트레이닝 버퍼(130)에는 식별 데이터가 저장될 수 있다. 노멀 동작 제어부(120)는 트레이닝 버퍼(130)에 저장된 식별 데이터를 사용하여 노멀 동작을 수행할 수 있다. 예를 들어, 노멀 동작 제어부(120)는 메모리 컨트롤러(200)로부터 수신한 노멀 커맨드에 따라 식별 데이터를 메모리 컨트롤러(200)에 전달할 수 있다.
도 10은 트레이닝 동작과 노멀 동작을 설명하는 순서도이다.
도 10을 참조하면, S1001 단계에서, 메모리 장치(100)에 전원이 인가되면, 트레이닝 동작 제어부(110)는 메모리 컨트롤러(200)로부터 수신한 트레이닝 커맨드에 응답하여 트레이닝 동작을 수행할 수 있다. 예를 들어, 트레이닝 동작은 DCC(duty cycle correction) 트레이닝 동작, 읽기 트레이닝 동작 또는 쓰기 트레이닝 동작일 수 있다. 트레이닝 동작은 메모리 장치(100)와 메모리 컨트롤러(200)가 정확한 데이터를 교환하기 위해 메모리 장치(100) 및 메모리 컨트롤러(200)가 주고받는 신호의 위상, 진폭 등을 최적화하는 동작일 수 있다. 트레이닝 동작은 공정(Process), 전압(Voltage) 및 온도(Temperature)에 따른 변수에 관계없이 메모리 컨트롤러(200)와 메모리 장치(100) 간에 데이터가 정확히 이동되도록 메모리 장치(100) 및 메모리 컨트롤러(200)가 주고받는 신호의 위상, 진폭 등의 파라미터를 최적화하는 동작일 수 있다.
S1003 단계에서, 트레이닝 동작 제어부(110)는 트레이닝 동작 시에 메모리 컨트롤러(200)로부터 수신한 트레이닝 데이터를 트레이닝 버퍼(130)에 저장할 수 있다. 트레이닝 동작 제어부(110)는 트레이닝 동작을 수행하는 도중 또는 트레이닝 동작을 완료한 이후, 트레이닝 데이터를 트레이닝 버퍼(130)에 저장할 수 있다.
S1005 단계에서, 노멀 동작 제어부(120)는 트레이닝 동작이 완료되면, 트레이닝 버퍼(130)에 저장된 트레이닝 데이터를 이용하여 노멀 동작을 수행할 수 있다. 노멀 동작은 프로그램 동작, 리드 동작 또는 소거 동작일 수 있다. 메모리 셀 어레이(410)의 셀 동작이 수행되는 동안 트레이닝 버퍼(130)에 저장된 트레이닝 데이터를 사용한 노멀 동작이 수행될 수 있다. 구체적으로, 메모리 셀 어레이(410)로부터 리드한 데이터가 페이지 버퍼(140)에 임시적으로 저장되는 동안, 트레이닝 버퍼(130)에 저장된 트레이닝 데이터가 메모리 컨트롤러(200)로 전달될 수 있다. 노멀 동작 제어부(120)는 메모리 셀 어레이에 프로그램될 데이터 또는 메모리 셀 어레이로부터 리드된 데이터를 임시적으로 저장하는 페이지 버퍼에 대한 노멀 동작과 동시에 트레이닝 버퍼(130)에 저장된 트레이닝 데이터에 대한 노멀 동작을 수행할 수 있다.
도 11은 트레이닝 동작 이후의 노멀 동작을 설명하는 순서도이다.
도 11을 참조하면, S1101 단계에서, 트레이닝 동작이 완료된 후, 노멀 동작 제어부(120)는 트레이닝 동작에 이용된 트레이닝 데이터를 트레이닝 버퍼(130)에 유지할 수 있다. 즉, 노멀 동작 시, 트레이닝 버퍼(130)에 저장된 트레이닝 데이터를 리셋하지 않을 수 있다. 노멀 동작 제어부(120)는 페이지 버퍼(140)를 리셋하고, 리셋된 페이지 버퍼에 데이터를 임시적으로 저장하고, 임시적으로 저장된 데이터를 메모리 셀 어레이(410)에 프로그램할 수 있다. 노멀 동작 제어부(120)는 메모리 셀 어레이(410)에 저장된 데이터를 리드하여 리셋된 페이지 버퍼(140)에 임시적으로 저장하고, 임시적으로 저장된 데이터를 메모리 컨트롤러(200)에 전달할 수 있다.
S1103 단계에서, 노멀 동작 제어부(120)는 메모리 장치(100)에 포함된 메모리 셀 어레이(410)에 대해 셀 동작을 수행할 수 있다. 구체적으로, 메모리 셀 어레이(410)와 연결된 워드라인 또는 비트라인에 전압을 인가함으로써 페이지 버퍼(140)에 임시적으로 저장된 데이터를 메모리 셀 어레이(410)에 프로그램하거나, 메모리 셀 어레이(410)로부터 데이터를 리드하여 페이지 버퍼(140)에 임시적으로 저장할 수 있다.
S1105 단계에서, 노멀 동작 제어부(120)는 메모리 셀 어레이(410)에 대한 셀 동작이 수행되는 동안, 트레이닝 버퍼(130)에 저장된 트레이닝 데이터를 메모리 컨트롤러(200)로 출력할 수 있다. 구체적으로, 메모리 셀 어레이(410)에 대한 셀 동작으로 인해 R/B 신호가 비지 상태를 나타내는 구간 동안, 트레이닝 버퍼(130)에 저장된 트레이닝 데이터에 대해 노멀 동작을 수행할 수 있다. 예를 들어, 페이지 버퍼(140)에 임시적으로 저장된 데이터가 메모리 셀 어레이(410)에 프로그램되는 동안, 노멀 동작 제어부(120)는 노멀 커맨드(CMD_n), 파라미터 획득 커맨드(get parameter command) 또는 특징 획득 커맨드(get feature command)에 응답하여 트레이닝 버퍼(130)에 저장된 트레이닝 데이터를 메모리 컨트롤러(200)로 출력할 수 있다.
도 12는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 12를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 리드, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 13은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 13을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터 및 맵 데이터를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 14를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Division Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명은 트레이닝 데이터를 저장하는 트레이닝 버퍼를 별도로 구비함으로써 트레이닝이 완료된 이후에도 트레이닝 데이터를 사용할 수 있다.
50: 스토리지 장치
100: 메모리 장치
110: 트레이닝 동작 제어부
120: 노멀 동작 제어부
130: 트레이닝 버퍼
140: 페이지 버퍼
200: 메모리 컨트롤러
210: 트레이닝 관리부
300: 호스트

Claims (20)

  1. 트레이닝 동작 및 노멀 동작을 수행하는 메모리 장치에 있어서,
    상기 메모리 장치에 전원이 인가되면, 상기 메모리 장치를 제어하는 메모리 컨트롤러와 상기 트레이닝 동작을 수행하는 트레이닝 동작 제어부;
    상기 트레이닝 동작 제어부가 상기 트레이닝 동작을 수행하는 동안 사용되는 트레이닝 데이터를 저장하는 트레이닝 버퍼; 및
    상기 트레이닝 동작이 완료되면, 상기 메모리 컨트롤러의 제어에 따라 상기 노멀 동작을 수행하는 노멀 동작 제어부;를 포함하고,
    상기 노멀 동작 제어부는, 상기 노멀 동작 시, 상기 메모리 컨트롤러의 요청에 따라 상기 트레이닝 버퍼에 저장된 상기 트레이닝 데이터를 상기 메모리 컨트롤러에 출력하는 메모리 장치.
  2. 제1항에 있어서, 상기 트레이닝 데이터는,
    상기 트레이닝 동작 시 주기 신호와 데이터 신호를 동기화하기 위해 상기 메모리 컨트롤러로부터 수신되는 동기화 데이터 및 상기 노멀 동작 시 상기 메모리 컨트롤러로부터 수신되는 노멀 데이터를 포함하는 메모리 장치.
  3. 제1항에 있어서,
    상기 메모리 컨트롤러의 제어에 따라 데이터를 저장하는 복수의 비휘발성 메모리 셀들을 포함하는 메모리 셀 어레이;를 더 포함하고,
    상기 노멀 동작 제어부는,
    상기 메모리 셀 어레이에 대한 셀 동작이 수행되는 동안 상기 트레이닝 버퍼에 저장된 상기 트레이닝 데이터를 상기 메모리 컨트롤러로 출력하는 메모리 장치.
  4. 제3항에 있어서,
    노멀 동작 제어부는,
    상기 메모리 셀 어레이에 대한 동작으로 인해 레디 비지 신호가 비지 상태로 유지되는 구간 동안, 상기 트레이닝 버퍼에 저장된 상기 트레이닝 데이터를 상기 컨트롤러로 출력하는 메모리 장치.
  5. 제3항에 있어서,
    상기 메모리 셀 어레이에서 리드된 데이터 또는 상기 메모리 셀 어레이에 저장될 데이터를 임시적으로 저장하는 페이지 버퍼;를 더 포함하고,
    상기 트레이닝 동작 제어부는, 상기 트레이닝 동작이 완료되면, 상기 페이지 버퍼를 리셋하는 메모리 장치.
  6. 제1항에 있어서,
    상기 트레이닝 동작은, DCC(Duty Cycle Correction) 트레이닝 동작, 읽기 트레이닝 동작 또는 쓰기 트레이닝 동작을 포함하고,
    상기 노멀 동작은, 상기 트레이닝 동작이 완료된 이후에 수행되는 메모리 장치.
  7. 제1항에 있어서,
    상기 트레이닝 버퍼는, 상기 메모리 장치에 인가된 전원이 오프될 때까지 상기 트레이닝 데이터를 저장하는 메모리 장치.
  8. 제7항에 있어서,
    상기 트레이닝 버퍼는 휘발성 메모리인 메모리 장치.
  9. 제1항에 있어서,
    상기 트레이닝 데이터는, 상기 메모리 장치에 대한 액세스 가능 여부를 결정하는 보안 키 데이터로 사용되는 메모리 장치.
  10. 제1항에 있어서,
    상기 트레이닝 데이터는, 상기 메모리 장치를 포함하는 복수의 메모리 장치들 중 상기 메모리 장치를 식별하기 위한 식별 데이터로 사용되는 메모리 장치.
  11. 제1항에 있어서,
    상기 트레이닝 데이터는, 호스트가 요청한 논리 어드레스와 상기 메모리 장치에 저장된 데이터의 물리 어드레스 간의 맵 데이터로 사용되는 메모리 장치.
  12. 트레이닝 동작 및 상기 트레이닝 동작에 후속하는 노멀 동작을 수행하는 메모리 장치의 동작 방법에 있어서,
    상기 메모리 장치에 전원이 인가되면, 상기 메모리 장치를 제어하는 메모리 컨트롤러로부터 수신한 트레이닝 커맨드에 응답하여 트레이닝 동작을 수행하는 단계;
    상기 트레이닝 동작 시에 상기 메모리 컨트롤러로부터 제공된 트레이닝 데이터를 트레이닝 버퍼에 저장하는 단계; 및
    상기 트레이닝 동작이 완료되면, 상기 메모리 컨트롤러의 제어 따라 상기 트레이닝 버퍼에 저장된 상기 트레이닝 데이터를 사용하여 노멀 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 노멀 동작을 수행하는 단계는,
    상기 메모리 장치에 포함된 메모리 셀 어레이에 대해 셀 동작을 수행하는 단계; 및
    상기 셀 동작을 수행하는 동안 상기 트레이닝 버퍼에 저장된 상기 트레이닝 데이터를 상기 메모리 컨트롤러로 출력하는 단계;를 포함하는 메모리 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 메모리 컨트롤러로 출력하는 단계는, 상기 메모리 셀 어레이에 대한 셀 동작으로 인해 레디 비지 신호가 비지 상태를 유지하는 구간 동안 상기 트레이닝 버퍼에 저장된 상기 트레이닝 데이터를 상기 컨트롤러로 출력하는 메모리 장치의 동작 방법.
  15. 제13항에 있어서,
    상기 노멀 동작을 수행하는 단계는,
    상기 트레이닝 동작이 완료되면, 상기 메모리 셀 어레이에서 리드된 데이터 또는 상기 메모리 셀 어레이에 저장될 데이터를 임시적으로 저장하는 페이지 버퍼를 리셋하는 단계;를 포함하는 메모리 장치의 동작 방법.
  16. 제12항에 있어서,
    상기 트레이닝 동작은, DCC(Duty Cycle Correction) 트레이닝 동작, 읽기 트레이닝 동작 또는 쓰기 트레이닝 동작을 포함하는 메모리 장치의 동작 방법.
  17. 제12항에 있어서,
    상기 트레이닝 버퍼는, 상기 메모리 장치에 인가된 전원이 오프될 때까지 상기 트레이닝 데이터를 저장하는 메모리 장치의 동작 방법.
  18. 제12항에 있어서,
    상기 트레이닝 데이터는, 상기 메모리 장치에 대한 액세스 가능 여부를 결정하는 보안 키 데이터로 사용되는 메모리 장치의 동작 방법.
  19. 제12항에 있어서,
    상기 트레이닝 데이터는, 상기 메모리 장치를 포함하는 복수의 메모리 장치들 중 상기 메모리 장치를 식별하기 위한 식별 데이터로 사용되는 메모리 장치의 동작 방법.
  20. 제12항에 있어서,
    상기 트레이닝 데이터는, 호스트가 요청한 논리 어드레스와 상기 메모리 장치에 저장된 데이터의 물리 어드레스 간의 맵 데이터로 사용되는 메모리 장치의 동작 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264097B2 (en) 2019-12-27 2022-03-01 SK Hynix Inc. Voltage generation circuit and semiconductor circuit including the voltage generation circuit

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210136480A (ko) * 2020-05-07 2021-11-17 삼성전자주식회사 프로세싱 장치가 실장된 메모리 모듈을 포함하는 컴퓨팅 시스템의 부팅 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7647467B1 (en) * 2006-05-25 2010-01-12 Nvidia Corporation Tuning DRAM I/O parameters on the fly
US7624310B2 (en) * 2007-07-11 2009-11-24 Micron Technology, Inc. System and method for initializing a memory system, and memory device and processor-based system using same
KR20140013893A (ko) 2012-07-25 2014-02-05 삼성전자주식회사 메모리 코어 트레이닝 방법 및 메모리 시스템
US9218575B2 (en) * 2013-09-04 2015-12-22 Intel Corporation Periodic training for unmatched signal receiver
KR20160075094A (ko) * 2014-12-19 2016-06-29 삼성전자주식회사 메모리 컨트롤러와 이를 포함하는 메모리 시스템
US10613995B2 (en) * 2015-03-16 2020-04-07 Rambus Inc. Training and operations with a double buffered memory topology
US10025747B2 (en) * 2015-05-07 2018-07-17 Samsung Electronics Co., Ltd. I/O channel scrambling/ECC disassociated communication protocol
US9570182B1 (en) * 2015-09-02 2017-02-14 Kabushiki Kaisha Toshiba Semiconductor memory device and memory system
KR20180007374A (ko) * 2016-07-12 2018-01-23 삼성전자주식회사 메모리 채널의 소프트웨어 트레이닝을 수행하는 전자 장치 및 그것의 메모리 채널 트레이닝 방법
KR20180083975A (ko) * 2017-01-13 2018-07-24 삼성전자주식회사 트레이닝 동작을 수행하는 메모리 시스템
KR102375695B1 (ko) * 2017-03-14 2022-03-18 에스케이하이닉스 주식회사 데이터 전송 트레이닝 방법 및 이를 수행하는 데이터 저장 장치
KR102273191B1 (ko) * 2017-09-08 2021-07-06 삼성전자주식회사 스토리지 장치 및 그것의 데이터 트레이닝 방법
US10229743B1 (en) * 2017-09-13 2019-03-12 Integrated Silicon Solution, Inc. Memory device read training method
KR102433040B1 (ko) * 2017-12-12 2022-08-18 삼성전자주식회사 메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264097B2 (en) 2019-12-27 2022-03-01 SK Hynix Inc. Voltage generation circuit and semiconductor circuit including the voltage generation circuit

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