KR20140013893A - 메모리 코어 트레이닝 방법 및 메모리 시스템 - Google Patents

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KR20140013893A
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Abstract

메모리 코어 트레이닝 방법은 메모리 컨트롤러와 메모리 소자를 포함하는 메모리 시스템에 있어서, 시스템 부트 업시 메모리 코어 파라미터를 테스트하고, 테스트 결과에 따라 최적의 메모리 코어 파라미터를 결정하고, 결정된 메모리 코어 파리미터를 정상 동작시 적용하기 위하여 저장한다. 따라서 칩 바이 칩 환경에서 메모리 코어 파라미터를 최적화할 수 있다.

Description

메모리 코어 트레이닝 방법 및 메모리 시스템{Method for Training Memory Core at Boot-up and Memory System}
본 발명은 메모리 코어 트레이닝 방법 및 메모리 시스템에 관한 것으로서, 보다 상세하게는 시스템 부트 업시 메모리 코어 파라미터를 트레이닝함으로서 메모리 동작의 시스템 최적화를 구현할 수 있는 방법 및 시스템에 관한 것이다.
다이내믹 랜덤 액세스 메모리(DRAM) 소자는 고집적 대용량화에 따른 공정 미세화로 수율 이슈가 발생되고 있다. 수율을 높이기 위해서 웨이퍼 레벨 테스트, 패키지 레벨 테스트, 실장 테스트 등을 통하여 DRAM의 양/불량을 테스트한다.
또한 다양한 테스트 과정에서 트레이닝 기법을 사용하여 DRAM 소자의 최적화된 동작 파라미터 찾아내고 실제 동작시에는 찾아낸 최적화된 파라미터로 동작 마진을 세팅하고 있다.
종래의 DRAM 트레이닝 기법은 시작 어드레스와 종료 어드레스 사이의 일부 코어만을 이용하여 DRAM 소자의 데이터 인터페이스 최적화를 위한 지연시간 조정, 스큐조정 등이 소개되었다.
그러나 DRAM 소자를 시스템에 실장한 이후에는 데이터 인터페이스뿐만 아니라 DRAM core 내부의 동작 마진에도 영향을 미치게 되므로 이를 최적화하거나 조정할 필요가 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 칩 바이 칩 동작 환경에 따라 메모리 코어의 최적화 및 조정에 필요한 메모리 코어 트레이닝 방법 및 메모리 시스템을 제공하는 것이다.
본 발명의 다른 목적은 시스템 부트 업시 효율적으로 메모리 코어를 트레이닝 할 수 있는 메모리 코어 트레이닝 방법 및 메모리 시스템을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 코어 트레이닝 방법은 메모리 컨트롤러와 메모리 소자를 포함하는 메모리 시스템에 있어서, 시스템 부트 업시 메모리 코어 파라미터를 테스트하고, 테스트 결과에 따라 최적의 메모리 코어 파라미터를 결정하고, 결정된 메모리 코어 파리미터를 정상 동작시 적용하기 위하여 저장한다.
여기서 테스트 단계는 시스템 부트 업시 상기 메모리 소자를 디폴트 메모리 코어 파라미터로 세팅하고, 디폴트 메모리 코어 파라미터로부터 시작하여 동작범위 내에서 메모리 코어 파라미터 값을 가변하면서 메모리 소자의 코어 테스트 결과를 저장한다.
또한 테스트 단계는 메모리 코어의 모든 셀들 중 위크 셀(weak cell)들에 대해서만 테스트하는 것이 트레이닝 시간을 단축시킬 수 있다. 여기서 위크 셀들은 메모리 소자의 위크 셀 정보 저장영역에 저장된 위크 셀 정보로 지정된 셀들이다.
또한 테스트 단계는 테스트 시간을 단축시키기 위하여 병렬 비트 테스트(PBT; Parallel Bits Test) 모드로 코어 내의 모든 셀들을 테스트 할 수도 있다.
일실시예에서 메모리 코어 파라미터는 직류파라미터 또는 교류파리미터를 포함할 수 있다. 여기서 직류파라미터는 예컨대 셀 어레이 동작전압(VINTA) 또는 비트라인 전압(VBL)일 수 있다. 교류 파라미터는 예컨대 로우 커맨드 지연시간(tRCD) 또는 쓰기 회복 지연 시간(tWR)일 수 있다.
일실시예에서 시스템 부트 업시 메모리 코어 파라미터를 테스트하기 전에 상기 메모리 소자의 인터페이스 트레이닝 단계를 더 구비할 수도 있다. 여기서 인터페이스 트레이닝 단계는 어드레스 트레이닝, 클럭 트레이닝, 라이트 트레이닝 및 리드 트레이닝 중 적어도 하나 이상을 포함할 수 있다.
일실시예에서 메모리 코어 테스트는 메모리 컨트롤러 또는 메모리 소자 내부에 구비된 테스트 제어부(BIST: Built In Self Test ) 중 어느 하나에서 수행될 수 있다.
일실시예에서 저장단계는 결정된 최적 메모리 코어 파라미터를 메모리 컨트롤러 또는 메모리 소자 내부에 구비된 파라미터 레지스터 중 어느 하나에 저장할 수 있다.
본 발명의 메모리 시스템은 메모리 컨트롤러와 메모리 소자를 포함하고, 메모리 소자는 메모리 코어 파라미터 트레이닝 프로그램을 수행한다. 메모리 코어 트레이닝 프로그램은 시스템 부트 업시 메모리 코어 파라미터를 테스트하고, 테스트 결과에 따라 최적의 메모리 코어 파라미터를 결정하고, 결정된 메모리 코어 파리미터를 정상 동작시 적용하기 위하여 저장한다.
다른 실시예에서 메모리 소자는 SRAM, 테스트 제어부 및 파라미터 레지스터를 구비할 수 있다. 테스트 제어부는 SRAM에 저장된 위크 셀 정보에 따라 메모리 코어의 위크 셀에 대해서 메모리 코어 파라미터 트레이닝 프로그램을 수행하고 그 결과 최적의 메모리 코어 파라미터를 파라미터 레지스터에 저장한다.
다른 실시예에서 메모리 소자는 테스트 제어부 및 파라미터 레지스터를 구비할 수 있다. 테스트 제어부는 병렬비트 테스트 모드로 메모리 코어의 모든 셀에 대해서 메모리 코어 파라미터 트레이닝 프로그램을 수행하고 그 결과 최적의 메모리 코어 파라미터를 파라미터 레지스터에 저장한다.
상기와 같은 본 발명의 실시예들에 따른 스캔 테스트를 지원하는 반도체 장치 및 이를 포함하는 테스트 시스템에 있어서, 피검사 장치의 스캔 체인을 스캔한 결과인 스캔아웃 패턴을 피드백하여 피드백된 스캔아웃 패턴 및 스캔인 패턴에 대하여 디코딩을 수행함으로써, 테스트 장치로 스캔아웃 패턴을 출력하기 위한 입출력 드라이버 및 입출력 패드와 같은 추가적인 회로 구성을 구비하지 않고 고속의 스캔 테스트를 수행할 수 있다.
다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명에 의한 메모리 시스템(100)의 바람직한 일실시예의 블록도.
도 2는 본 발명에 의한 메모리 트레이닝 메인 프로그램의 바람직한 일실시예를 나타낸 흐름도.
도 3은 도 2의 메모리 코어 트레이닝 단계의 바람직한 일 실시예를 나타낸 흐름도.
도 4는 도 3의 메모리 코어 파라미터 테스트 단계의 바람직한 일실시예를 나타낸 흐름도.
도 5는 본 발명의 일실시예에 따른 메모리 시스템을 포함한 시스템의 일예를 개략적으로 도시한 블록도.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명에 의한 메모리 시스템(100)의 바람직한 일실시예의 블록도를 나타낸다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 컨트롤러(110)와 메모리 소자(120)를 포함한다. 메모리 컨트롤러(110)와 메모리 소자(120)는 I/O 버스(130)를 통해 서로 연결된다.
메모리 컨트롤러(110)는 메모리 소자(120)의 동작 특성에 맞도록 제어하기 위한 메모리 스케줄러(112)를 포함한다. 메모리 스케줄러(112)는 시스템 부트 업시 메모리 소자의 입출력 인터페이스 트레이닝 및 메모리 코어 파라미터 트레이닝 프로그램을 수행할 수 있다. 메모리 코어 파라미터 트레이닝 동작시 테스트 셀을 한정하기 위한 위크 셀 테이블(112a)과 트레이닝에 의해 최적화된 메모리 코어 파라미터를 저장하기 위한 저장 영역(112b)을 포함한다. 위크 셀 테이블(112a)에는 메모리 소자(120)의 패키지 레벨 테스트 단계에서 자동 테스트 장비(ATE)에 의해 검출된 메모리 코어의 위크 셀들의 어드레스 정보를 포함한다.
메모리 소자(120)는 예컨대 다이내믹 랜덤 액세스 메모리(DRAM)로 구성되고, DRAM은 크게 메모리 코어(122)와 주변 회로를 포함한다.
메모리 코어(122)는 메모리 셀 어레이들, 로우 디코더, 칼럼 디코더를 포함한다. 메모리 코어(122)는 테스트 모드신호(TMS)에 응답하여 정상동작모드와 테스트 동작모드로 선택적으로 제어된다. 여기서 테스트 모드신호(TMS)는 메모리 컨트롤러(110) 및 테스트 제어부(126)에서 각각 발생한 테스트 모드제어신호에 응답하여 생성된다.
주변 회로는 I/O 인터페이스(124), 테스트 제어부(126), 멀티 플렉서(128)를 포함한다. 멀티 플렉서(128)는 내부 테스트 모드, 외부 테스트 모드, 정상모드에 응답하여 어드레스신호, 데이터신호, 컨트롤 신호를 멀티 플렉싱한다.
I/O 인터페이스(124)는 I/O 패드들을 통해 입력되는 어드레스신호를 버퍼링하는 어드레스 버퍼, 데이터 출력버퍼, 컨트롤신호들을 디코딩하는 제어로직 등을 포함한다.
테스트 제어부(126)는 비스트(BIST: Built-in Self Test) 회로(126a), 위크 셀 테이블(126b), 메모리 코어 파라미터 저장영역(126c) 및 병렬비트 테스트(PBT; Parallel Bits Test) 회로(126d) 등을 포함할 수 있다. 위크 셀 테이블(126b)은 메모리 소자(120)의 패키지 레벨 테스트 단계에서 자동 테스트 장비(ATE)에 의해 검출된 메모리 코어의 위크 셀들의 어드레스 정보를 포함한다.
메모리 코어 파라미터 저장영역(126c)은 확장된 모드세트 레지스터이거나 별도의 파라미터 레지스터, 또는 불휘발성 메모리, 예컨대 플래시 메모리, EPROM, EEPROM, SRAM 등일 수 있다.
PBT 회로(126d)는 테스트 모드신호(TMS)에 응답하여 인에이블 또는 디스에이블된다. PBT 회로(126d)는 인에이블 상태에서 코어(122)의 복수의 셀 어레이들로부터 각각 병렬로 독출되는 데이터들을 비트 쌍으로 서로 단계적으로 비교함으로써 테스트 결과 데이터의 비트 수를 대폭 줄일 수 있다.
본 발명에서는 메모리 코어 파라미터 트레이닝 동작모드는 내부동작모드와 외부동작모드를 선택적으로 수행할 수 있다.
내부동작모드는 테스트 제어부(126)의 BIST 회로(126a)가 주체가 되어 메모리 코어 파라미터 트레이닝 프로그램을 수행한다. 이 모드에서 멀티플렉서(128)는 비스트 회로(126a)와 코어(122)를 연결한다.
외부동작모드는 메모리 컨트롤러(110)가 주체가 되어 메모리 코어 파라미터 트레이닝 프로그램을 수행한다. 이 모드에서 멀티플렉서(128)는 I/O 인터페이스(124)와 코어(122)를 연결한다.
또한 트레이닝 시간을 단축하기 위하여 위크 셀 테스트 모드와 PBT 모드를 선택적으로 수행할 수 있다.
위크 셀 테스트 모드는 코어(122)의 메모리 코어 파라미터 트레이닝 시에 모든 셀을 대상으로 하지 않고 검색된 위크 셀들만을 대상으로 트레이닝을 수행하고 그 결과를 분석하여 최적 파라미터를 결정한다. 이 모드에서 PBT 회로(126d)는 디스에이블 상태로 코어(122)와 멀티플렉서(128)를 다이렉트로 연결한다.
PBT 모드는 코어(122)의 모든 셀을 대상으로 트레이닝을 수행하고 그 결과를 분석하여 최적 파라미터를 결정한다. 이 모드에서 PBT 회로(126d)는 인에이블 상태로 코어(122)와 멀티플렉서(128)를 PBT 회로(126d) 내부의 비교회로를 통해 연결한다.
상술한 실시예에서 모든 동작모드에 대응하여 구성요소들이 중복되어 있는 것을 가정하여 설명하였으나 위크 셀 테스트 전용방식에서 PBT 회로(126d)는 제거될 수 있다. 역으로 PBT 테스트 전용방식에서 위크 셀 테이블(126b)이 제거될 수 있다.
도 2는 본 발명에 의한 메모리 트레이닝 메인 프로그램의 바람직한 일실시예를 나타낸 흐름도이다. 도 3은 도 2의 메모리 코어 트레이닝 단계의 바람직한 일 실시예를 나타낸 흐름도이다. 도 4는 도 3의 메모리 코어 파라미터 테스트 단계의 바람직한 일실시예를 나타낸 흐름도이다.
도 2를 참조하면, 메모리 트레이닝 메인 프로그램은 시스템 부트 업을 체크하는 단계(S110), 입출력 인터페이스 트레이닝 단계(S120), 메모리 코어 트레이닝 단계(S130), 노말 동작 단계(S140)로 구성된다. 여기서 메모리 코어 트레이닝 단계(S130)를 제외한 나머지 단계들은 일반적인 동작과 동일하므로 구체적인 설명은 생략한다. 즉 본 발명은 메모리 시스템(100)의 전원이 투입된 후 부팅 동작시에 트레이닝 동작을 수행한다. 메모리 코어 트레이닝 단계(S130)는 도 3 및 도 4를 참조하여 상세하게 설명하면 아래와 같다.
먼저 도 3을 참조하면, 메모리 코어 트레이닝 방법은 시스템 부트 업시 메모리 코어 파라미터를 테스트하는 단계(S122), 테스트 결과에 따라 최적의 메모리 코어 파라미터를 결정하는 단계(S124), 결정된 메모리 코어 파리미터를 정상 동작시 적용하기 위하여 저장하는 단계(S126)를 포함한다.
도 4를 참조하면, 테스트 단계(S122)는 시스템 부트 업시 내부 트레이닝 동작모드이면 BIST 회로(126a)에서 메모리 소자(120)의 코어 파라미터값을 디폴트 값으로 초기화 한다(s122a). 이어서 증분변수 델타(delta)를 "0로 초기화 한다.
그리고 테스트 셀들을 지정한다(S122b). 즉 상술한 바와 같이 위크 셀 테스트 모드일 경우에는 TMS 신호를 제1상태, 예컨대 로우상태로 하여 PBT 회로(126d)를 디스에이블 시킨다. 그리고 위크 셀 테이블(126b)을 참조하여 위크 셀 어드레스를 멀티플렉서(128)를 통해 코어(122)의 로우 디코더 및 칼럼 디코더에 제공한다. 이어서 BIST 회로(126a)에서 테스트 패턴 데이터를 발생하여 지정된 위크 셀에 테스트 데이터를 기입한다(S122c). 이어서 지정된 위크 셀로부터 기입된 테스트 데이터를 독출한다(S122d). S122d단계에서 독출된 데이터는 기대치와 비교된다(S122e). 기대치와 일치하면 양호(good) 데이터가 위크 셀의 비교결과 데이터로 BIST 회로(126a)에 저장된다(S122f). S122e단계에서 일치하지 않으면 에러(error) 데이터가 위크 셀의 비교결과 데이터로 BIST 회로(126a)에 저장된다. S122f단계에서 저장이 완료되면 BIST 회로(126a)에서 델타(delta) 값이 max 값에 도달하였는지를 체크한다(S122g). S122g단계에서 max 값이 아니면 max/n을 델타(delta) 값에 합산한다(S122h). 델타 값이 증분된 파라미터 값으로 코어(122)를 동작시킨다. 그리고 델타 값이 max 값과 동일해 질 때까지 S122c~S122g 루프를 반복한다.
한편, 상술한 바와 같이 PBT 테스트 모드일 경우에는 TMS 신호를 제2상태, 예컨대 하이상태로 하여 PBT 회로(126d)를 인에이블 시킨다. 그리고 BIST 회로(126a)에서는 내부 어드레스 카운터를 동작시켜서 코어(122)의 모든 셀들에 테스트 패턴 데이터를 기입하고(S122c), 기입된 셀 어레이들로부터 병렬적으로 데이터를 동시에 독출한다(S122d). 동시 독출된 병렬 데이터들은 PBT 회로(126d)를 통해 비트 쌍들끼리 비교되어 비트 수가 감축된다. BIST 회로(126a)에서는 감축된 비트들을 기대치와 비교한다(S122e).
BIST 회로(126a)에서는 S122g 단계에서 디폴트 메모리 코어 파라미터로부터 시작하여 동작범위 내에서 메모리 코어 파라미터 값을 가변하면서 메모리 소자(120)의 코어(122)의 저장된 테스트 결과를 코어 파라미터 트레이닝 분석 알고리즘에 의해 분석한다(S122i). 그리고 분석결과 데이터를 S124 단계로 전달한다.
S124단계에서는 분석결과 데이터를 참조하여 부스팅 상태에서의 최적 파라미터를 결정한다. 그러므로 매 시스템 부스팅 마다 메모리 코어의 파라미터를 최적 파라미터로 갱신할 수 있다.
S126단계에서는 결정된 최적 파라미터 값을 메모리 소자 내부에 마련된 파라미터 저장영역(126c)에 저장한다. 따라서 트레이닝이 완료된 다음에 정상 동작단계(S140)에서는 저장된 최적화된 코어 파라미터로 세팅된 환경에서 데이터를 기입하거나 독출할 수 있게 된다. 그러므로 오류발생을 최소화 시킬 수 있으므로 메모리 소자의 동작특성의 신뢰성을 높일 수 있고, 수명을 연장시킬 수 있다.
본 발명에서 메모리 코어 파라미터는 직류 파라미터 또는 교류 파리미터를 포함할 수 있다. 여기서 직류 파라미터는 예컨대 셀 어레이 동작전압(VINTA) 또는 비트라인 전압(VBL)일 수 있다. 교류 파라미터는 예컨대 로우 커맨드 지연시간(tRCD) 또는 쓰기 회복 지연 시간(tWR) 등일 수 있다. 이외에도 다양한 코어 파라미터들의 트레이닝이 가능하고, 부스팅 동작시마다 실시간으로 최적의 파라미터로 갱신할 수 있다.
상술한 실시예에서는 BIST 회로(126a)가 트레이닝 주체가 되어 동작하는 과정을 설명하였으나 메모리 소자(120) 외부의 메모리 컨트롤러, 또는 BOST(Built-off Self Test) 회로가 트레이닝 주체로 되어 부스팅 동작시마다 최적 파라미터를 갱신할 수 있다.
예컨대, 메모리 컨트롤러(110)의 메모리 스케줄러(112)가 메모리 코어 파라미터 트레이닝 동작 주체가 될 수 있다.
즉 메모리 스케줄러(112)는 시스템(100)의 부팅 동작시에 메모리 소자(120)의 코어 파라미터 초기화를 명령한다. 이 명령에 응답하여 메모리 소자는 상술한 바와 같이 코어 파라미터 값을 디폴트 값으로 초기화 한다. 이어서 위크 셀 테이블(112a)을 참조하여 위크 셀 어드레스를 발생하여 버스(130)를 통해 메모리 소자(120)에 입력한다. 이어서 테스트 패턴 데이터와 기입 명령 및 독출 명령을 순차적으로 메모리 소자(120)에 전달한다. 이에 메모리 소자(120)에서는 지정된 위크 셀들에 입력된 테스트 패턴 데이터를 기입하고 지정된 위크 셀 데이터를 독출하여 메모리 컨트롤러(120)에 출력한다. 메모리 스케줄러(112)는 메모리 소자(120)로부터 독출된 위크 셀 데이터를 기대치와 비교하여 양호 또는 에러상태를 체크한다.
이와 같이 상술한 바와 유사하게 주어진 코어 파라미터의 디폴트에서 최대 동작 마진까지 스캔하여 셀 동작범위의 양/불량을 체크할 수 있다. 체크된 양/불량정보를 분석하여 메모리 코어 트레이닝 결과 최적 파라미터를 결정할 수 있게 된다. 결정된 최적 파라미터는 메모리 컨트롤러(120) 내의 저장영역(112b)에 저장하거나 메모리 소자(120)의 저장영역(126c)에 저장한다. 그러므로 다음 정상 동작시에 새로 갱신된 최적 파라미터 값에 의해 세팅된 코어의 동작 환경 범위 내에서 정상적인 데이터 기입 및 독출 동작이 가능하게 된다.
상술한 본 발명의 메모리 소자(120)는 단일 메모리 칩 이거나 복수의 메모리 칩들로 이루어진 메모리 모듈일 수 있다.
본 발명의 실시예에 따른 메모리 소자(120) 그리고/또는 메모리 컨트롤러(110)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 실시예에 따른 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded ChipCarrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip OnBoard(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin QuadFlatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 실시예들에 따른 메모리 시스템은 컴퓨팅 시스템(예컨대, 모바일 기기나 데스크 톱 컴퓨터와 같은 시스템)에 장착되어질 수 있다. 이러한 시스템의 일 예가 도 5에 예시되어 있다.
도 5를 참조하면 시스템(200)은 본 발명의 실실예에 따른 메모리 소자(120), 전원(power supply)(210), 중앙 처리장치(CPU)(220), 램(RAM)(230), 유저 인터페이스(User Interface)(240) 들이 시스템 버스(250)를 통해 전기적으로 연결되어 있다. CPU(220)는 시스템(200)의 전체적인 동작을 제어하고, RAM(230)은 시스템(200)의 동작을 위해 필요한 정보들을 저장하고, User Interface(240)는 시스템(200)과 사용자와의 인터페이스를 제공한다. 메모리 소자(120)는 유저 인터페이스(240)를 통해서 제공되거나 또는 중앙 처리 장치(220)에 의해서 처리된/처리될 N-비트데이터(N은 1 또는 그 보다 큰 정수)가 저장된다. 도 5의 예에서는 CPU(220)가 도 1의 메모리 컨트롤러(110)의 기능을 포함할 수 있다. 다른 실시예에서는, CPU(220)와 별도로 메모리 컨트롤러(110)가 더 구비될 수 있다. 비록 도면에는 도시되지 않았지만, 시스템(200)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 본 발명의 내용은 도면에 도시된 일실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 메모리 시스템을 포함하는 임의의 장치에 유용하게 이용될 수 있고, 특히 칩 바이 칩 환경에서 파워 투입시 부팅 동작시에 실시간으로 최적 파라미터를 갱신할 수 있으므로 메모리 소자의 고신뢰성이 요구되는 반도체 메모리 장치, 반도체 칩, 반도체 모듈, 메모리 카드, 메모리 스틱, 식별 카드, 보안 카드 및 이를 채용하는 각종 전자 장치 및 시스템 등에 더욱 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 메모리 컨트롤러와 메모리 소자를 포함하는 메모리 시스템에 있어서,
    시스템 부트 업시 메모리 코어 파라미터를 테스트하는 단계;
    테스트 결과에 따라 최적의 메모리 코어 파라미터를 결정하는 단계; 및
    결정된 메모리 코어 파리미터를 정상 동작시 적용하기 위하여 저장하는 단계를 구비한 것을 특징으로 하는 메모리 코어 트레이닝 방법.
  2. 제1항에 있어서, 상기 테스트 단계는
    시스템 부트 업시 상기 메모리 소자의 메모리 코어 파라미터 값을 디폴트 값으로 초기화하는 단계; 및
    디폴트 값으로부터 시작하여 동작범위 내에서 메모리 코어 파라미터 값을 가변하면서 상기 메모리 소자의 코어의 테스트 결과를 저장하는 단계를 구비한 것을 특징으로 하는 메모리 코어 트레이닝 방법.
  3. 제2항에 있어서, 상기 테스트 단계는
    메모리 코어의 모든 셀들 중 위크 셀(weak cell)들에 대해서만 테스트하는 것을 특징으로 하는 메모리 코어 트레이닝 방법.
  4. 제3항에 있어서, 상기 위크 셀들은
    상기 메모리 소자의 위크 셀 정보 저장영역에 저장된 위크 셀 정보로 지정된 셀들인 것을 특징으로 하는 메모리 코어 트레이닝 방법.
  5. 제1항에 있어서, 상기 테스트 단계는
    병렬 비트 테스트 모드로 테스트 하는 것을 특징으로 하는 메모리 코어 트레이닝 방법.
  6. 제1항에 있어서, 상기 메모리 코어 파라미터는 직류 파라미터 또는 교류 파리미터를 포함하는 것을 특징으로 하는 메모리 코어 트레이닝 방법.
  7. 제6항에 있어서, 상기 직류 파라미터는 셀 어레이 동작전압(VINTA) 또는 비트라인 전압(VBL)을 포함하는 것을 포함하는 것을 특징으로 하는 메모리 코어 트레이닝 방법.
  8. 제6항에 있어서, 상기 교류 파라미터는 로우 커맨드 지연시간(tRCD) 또는 쓰기 회복 지연 시간(tWR)을 포함하는 것을 포함하는 것을 특징으로 하는 메모리 코어 트레이닝 방법.
  9. 제1항에 있어서, 상기 시스템 부트 업시 메모리 코어 파라미터를 테스트하기 전에 상기 메모리 소자의 인터페이스 트레이닝 단계를 더 구비하는 것을 특징으로 하는 메모리 코어 트레이닝 방법.
  10. 메모리 컨트롤러와 메모리 소자를 포함하는 메모리 시스템에 있어서,
    상기 메모리 소자는 메모리 코어 파라미터 트레이닝 프로그램을 수행하고, 상기 메모리 코어 트레이닝 프로그램은
    시스템 부트 업시 메모리 코어 파라미터를 테스트하는 단계;
    테스트 결과에 따라 최적의 메모리 코어 파라미터를 결정하는 단계; 및
    결정된 메모리 코어 파리미터를 정상 동작시 적용하기 위하여 저장하는 단계를 구비한 것을 특징으로 하는 메모리 시스템.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210026956A (ko) * 2019-09-02 2021-03-10 삼성전자주식회사 파워-업 시퀀스 중에 메모리 셀들을 테스트하고 리페어 하는 방법 및 메모리 장치
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