KR100632338B1 - 반도체 장치 및 그 시험 방법 - Google Patents

Abstract

본 발명은 하나의 패키지 내에 복수의 반도체 칩이 혼재되는 장치로서, 간이한 구성이면서, 그 동작 시험에 대해서도 보다 효율적으로 행한다. 이 반도체 장치는 하나의 패키지(11) 내에, 복수의 반도체 칩으로서, 데이터의 처리 기능을 갖는 로직 칩(12) 및 그 로직 칩(12)이 처리했거나, 혹은 처리해야 할 데이터를 기억하는 메모리 칩(13)을 혼재하고 있다. 그리고, 이 반도체 장치에서는, 외부로부터의 명령에 기초하여 메모리 회로(15)로의 데이터 기입을 자동적으로 행하는 자동 재기입 회로(16)와, 상기 메모리 회로(15)에 대한 상기 자동 재기입 회로(16)에 의한 액세스와 로직 회로(14)에 의한 액세스를 선택적으로 전환하는 셀렉터(18)를 구비하고 있다. 그리고, 로직 테스터로서의 외부 시험 장치(17)는 상기 자동 재기입 회로(16)에 시험 개시 명령을 출력한 후, 로직 회로(14)의 동작 시험을 개시한다.

불휘발성 메모리, 로직 칩, 패키지, 셀렉터

Description

반도체 장치 및 그 시험 방법{SEMICONDUCTOR DEVICE AND TEST METHOD THEREOF}

도 1은 본 발명에 따른 반도체 장치의 제1 실시예에 대하여 그 구조를 도시하는 블록도.

도 2는 상기 제1 실시예의 반도체 장치의 주로 자동 재기입 회로의 회로 구성을 도시하는 블록도.

도 3은 상기 제1 실시예의 반도체 장치의 시험 수순을 도시하는 흐름도.

도 4는 본 발명에 따른 반도체 장치의 제2 실시예에 대하여 그 구조를 도시하는 블록도.

도 5는 플래시 메모리의 데이터 재기입 및 판독의 커맨드를 도시하는 도면.

도 6은 플래시 메모리의 소거 동작의 타이밍도.

도 7은 플래시 메모리의 프로그램 동작의 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

11, 21 : 패키지

12, 22 : 로직 칩

12a, 22a : 단자

13, 23 : 메모리 칩

13a : 컨트롤 신호 입력부

13b : 컨트롤 로직

13c : 어드레스 입력부

13d : 어드레스 버퍼·래치

13e : 데이터 입출력부

13f : 입출력 버퍼·데이터 래치

13g : 로우 디코더

13h : 컬럼 디코더

14, 24 : 로직 회로

15, 25 : 메모리 회로

16, 26 : 자동 재기입 회로

16a : 재기입 컨트롤 회로

16b : 카운터 회로

16c : 어드레스 발생 회로

16d : 데이터 패턴 발생 회로

16e : 프로그램/소거 커맨드 발생 회로

17, 27 : 시험 장치

18, 28 : 셀렉터

본 발명은 하나의 패키지 내에 복수의 반도체 칩이 혼재되는, 소위 MCP(멀티칩 패키지)화된 반도체 장치 및 그 시험 방법에 관한 것이다.

종래, 이러한 종류의 반도체 장치로서는, 예를 들면 특허 문헌 1에 기재되어 있는 바와 같은 반도체 장치가 알려져 있다.

즉, 이 반도체 장치는, 하나의 패키지 내에, 예를 들면 데이터의 처리 기능을 갖는 로직 칩(로직 LSI)이나, 그 로직 칩이 처리했거나, 혹은 처리해야 할 데이터를 기억하는 메모리 칩(메모리 LSI) 등을 구비하여 구성된다. 즉, 로직 칩을 구성하는 예를 들면 DSP(디지털 시그널 프로세서)에 소정의 데이터가 입력되면, 그 데이터는 일단, 상기 로직 회로에 의해 적당하게 처리된다. 그리고 통상, 이 처리된 데이터는 상기 메모리 칩에 입력되어, 상기 메모리 칩을 구성하는 예를 들면 플래시 메모리 등으로 이루어진 메모리 회로에 기입되어 기억되게 된다. 또한 반대로, 상기 로직 회로가 처리해야 할 데이터가 상기 메모리 회로에 미리 기입되어 기억되는 경우도 있다. 반도체 장치로서 이러한 구조를 채용함으로써, 패키지 비용의 저감이 도모됨과 함께, 상기 패키지 내에 혼재하는 LSI 등의 조합도 임의로 선택 가능하기 때문에, 시스템 LSI로서의 개발 리스크나 개발 비용의 저감도 함께 도모되게 된다.

특허 문헌 1 : 일본 특개 2003-77296호 공보

그런데, 이러한 반도체 장치도, 그 출하 전에는, 상기 각 칩마다 그 양부(良 否)를 판정하기 위한 시험이 행해진다. 로직 칩과 메모리 칩의 MCP화된 반도체 장치는 일반적으로 핀수가 많다. 그 때문에, 핀수가 적은 패키지밖에 시험할 수 없는 메모리 테스터로서는 시험할 수 없고, 핀수가 많은 패키지도 시험할 수 있는 로직 테스터로 시험하게 된다. 여기서, 로직 테스터는 메모리 테스터보다도 복잡한 시험용 신호를 발생시키거나, 판정할 수 있는 반면, 핀수가 많은 패키지에 대응하기 때문에, 동시에 측정할 수 있는 패키지의 개수가 적다. 그러나, MCP화된 반도체 장치의 메모리 칩으로서 특히, 플래시 메모리 등의 전기적으로 재기입 가능한 불휘발성 메모리가 채용되는 경우에는, 데이터의 기입에 자연히 긴 시간이 요구되어, 동시에 측정할 수 있는 패키지의 개수가 적은 로직 테스터에 의한 시험으로서는 시험 비용이 고가가 되게 된다.

본 발명은, 이러한 실정을 감안하여 이루어진 것으로, 하나의 패키지 내에 복수의 반도체 칩이 혼재되는 장치로서, 간이한 구성이면서, 그 동작 시험에 대해서도 이것을 보다 효율적으로 행할 수 있는 반도체 장치 및 그 시험 방법을 제공하는 것을 목적으로 한다.

이러한 목적을 달성하기 위해서, 본 발명에 따른 반도체 장치에서는, 하나의 패키지 내에, 소정의 데이터를 처리하는 로직 회로를 갖는 로직 칩 및 그 로직 회로가 처리했거나, 혹은 처리해야 할 데이터를 기억하는 전기적으로 재기입 가능한 불휘발성 메모리로 이루어진 메모리 회로를 갖는 메모리 칩을 포함하는 복수의 반도체 칩이 혼재되어 이루어진 반도체 장치로서, 외부로부터의 명령에 기초하여 상 기 메모리 회로에 자동적으로 시험 데이터를 기입하는 자동 재기입 회로와, 상기 메모리 회로에 대한 그 자동 재기입 회로에 의한 액세스와 상기 로직 회로에 의한 액세스를 선택적으로 전환하는 전환 회로를 구비함으로써, 간이한 구성이면서, 그 동작 시험에 대해서도 이것을 보다 효율적으로 행하는 것을 가능하게 한다.

한편, 본 발명에 따른 반도체 장치의 시험 방법으로는, 하나의 패키지 내에, 소정의 데이터를 처리하는 로직 회로를 갖는 로직 칩 및 그 로직 회로가 처리했거나, 혹은 처리해야 할 데이터를 기억하는 전기적으로 재기입 가능한 불휘발성 메모리로 이루어진 메모리 회로를 갖는 메모리 칩을 포함하는 복수의 반도체 칩이 혼재됨과 함께, 외부로부터의 명령에 기초하여 상기 메모리 회로에 자동적으로 시험 데이터를 기입하는 자동 재기입 회로와, 상기 메모리 회로에 대한 상기 자동 재기입 회로에 의한 액세스와 상기 로직 회로에 의한 액세스를 선택적으로 전환하는 전환 회로를 구비하여 이루어진 반도체 장치의 시험 방법으로서,

상기 자동 재기입 회로에 의한 상기 메모리 회로로의 시험 데이터의 자동 기입과 병행하여, 외부의 시험 장치에 의한 상기 로직 회로의 동작 시험을 행함으로써, 반도체 장치로서는 간이한 구성이면서, 그 동작 시험에 대해서도 보다 효율적으로 행하는 것을 가능하게 한다.

<실시예>

(제1 실시예)

이하, 본 발명에 따른 반도체 장치 및 그 시험 방법의 제1 실시예에 대하여, 도 1∼도 3 및 도 5∼도 7을 참조하여 상세히 설명한다.

도 1에 도시된 바와 같이, 이 실시예에 따른 반도체 장치는, 하나의 패키지(11) 내에 복수의 반도체 칩이 혼재되는, 소위 MCP(멀티칩 패키지)화된 장치로서 구성되어 있다. 그리고, 이 반도체 장치에서는, 상기 복수의 반도체 칩으로서, 데이터의 처리 기능을 갖는 로직 칩(12)(로직 LSI), 및 그 로직 칩(12)이 처리했거나, 혹은 처리해야 할 데이터를 기억하는 메모리 칩(13)(메모리 LSI)을 탑재하고 있다.

여기서, 상기 로직 칩(12)은, 예를 들면 DSP(디지털 시그널 프로세서)로 이루어진 로직 회로(14)를 구비하고, 이 로직 회로(14)가 단자(12a)(편의상, 일부만 도시함)를 통하여 입력되는 데이터를 적당히 처리하는 구성으로 되어 있다. 그리고 통상, 이 처리된 데이터 DT는 상기 메모리 칩(13)에 입력되고, 그 메모리 칩(13)을 구성하는 메모리 회로(15)에 기입되어 기억되게 된다. 또한 반대로, 이 로직 회로(14)가 처리해야 할 데이터 DT가 상기 메모리 회로(15)에 미리 기입되어 기억되고 있고, 이 로직 회로(14)를 통하여 처리된 데이터가 상기 단자(12a)를 통하여 외부로 출력되는 경우도 있다. 또, 이 실시예에서, 상기 메모리 회로(15)는, 플래시 메모리로 이루어진 회로이다.

이 실시예의 반도체 장치에서는, 로직 칩(12)으로서, 상기 메모리 회로(15)로의 데이터의 소거 및 프로그램(기입)을 행하는 데이터 재기입의 동작 시험을 자동적으로 행하는 자동 재기입 회로(16)를 구비하는 것으로 한다. 이에 의해, 상기 메모리 회로(15)의 재기입의 동작 시험으로서 이것을, 로직 회로(14)의 시험을 행하는 시간을 이용하여, 즉 로직 회로(14)의 시험과 독립적으로 병행하여 행할 수 있게 된다.

또한, 플래시 메모리로 이루어진 상기 메모리 회로(15)는, 소거, 프로그램(기입) 및 리드(판독)의 3개의 동작을 갖지만, 잘 알려진 바와 같이, 특히 소거 및 프로그램의 2개의 동작에 관해서는 그 동작 속도가 느리다. 이 때문에, 상기 메모리 회로(15)에 대한 소거 및 프로그램의 데이터의 재기입의 동작 시험을, 로직 회로(14)의 동작 시험과 병행하여 행함으로써, 상기 메모리 회로(15)로의 데이터 재기입 시험의 대부분이, 상기 로직 회로(14)의 동작 시험과 병행하여 행해지도록 되고, 나아가서는 이들 시험에 요하는 시간도 단축되도록 된다.

한편, 메모리 회로(15)로부터의 데이터 판독의 동작에 대해서는, 그 동작 속도가 빠르기 때문에, 메모리 회로(15)와 로직 회로(14)를 개별로 동작 시험을 행해도 MCP 패키지(11) 전체로서의 동작 시험을 행하는 데에서의 지연의 요인으로 되기는 어렵다. 그래서, 상기 로직 칩(12)에 탑재하는 자동 재기입 회로(16)로서는, 일반적인 내장 자동 테스트 회로에는 필수인 판정 회로 등, 메모리 회로(15)의 동작 시험을 행하는 데에 있어서 지연의 요인으로는 되기 어려운 기능에 대해서는 이것을 생략하는 구성으로 하고 있다. 이에 의해, 상기 자동 재기입 회로(16)의 회로 규모를 작게 억제할 수 있도록 되어, 반도체 장치로서의 소형화의 요구에도 적합하게 대응할 수 있도록 된다.

여기서, 플래시 메모리의 일반적인 커맨드 체계를 도 5에, 타이밍도를 도 6, 도 7에 도시한다. 플래시 메모리에서는 소거, 기입 및 판독의 동작을 행함에 앞서서, 도 5에 도시한 바와 같은, 소정의 어드레스 및 데이터를 커맨드로서 수사이클 입력한다.

예를 들면, 소거 동작인 경우에는, 도 6에 기재된 6버스 사이클에 대하여 소거용 커맨드 어드레스와 커맨드 데이터를 순차 입력한다. 그리고, 6버스째에 입력된 소거 어드레스(섹터 어드레스) 및 데이터(30h)에 따라 소거 동작이 개시된다.

마찬가지로, 기입 동작의 경우에도, 도 7에 기재된 4버스 사이클에 대하여 기입용 커맨드 어드레스와 커맨드 데이터를 순차 입력한다. 그리고 4버스째에 입력된 기입 어드레스 및 기입 데이터에 기초하여 기입 동작이 개시된다.

상기 자동 재기입 회로(16)는 상기 로직 회로(14)의 동작 시험을 함께 행하는 외부의 시험 장치(17)(로직 테스터)로부터 시험 개시 명령 SS 및 동작 모드 설정 신호 AM(예를 들면 수비트의 신호)이 입력됨으로써, 이것을 트리거로 하여 데이터 재기입에 관한 동작 시험을 개시한다. 여기서, 동작 모드 설정 신호 AM은 프로그램 동작이나 소거 동작의 동작 모드와 함께 프로그램 동작에서의 데이터 패턴(전면 프로그램, 체커 보드 프로그램 등)의 정보를 포함하는 것이다. 그리고, 이 시험 장치(17)는 자동 재기입 회로(16)에 의한 상기 데이터 재기입이 종료하면, 메모리 칩(13)에 대하여 데이터 판독 명령 RS를 발하고, 이에 따라서 메모리 회로(15)로부터 판독되는 데이터 RDT를 취득하여, 시험 장치(17)가 내장된 판정 회로에 의해 그 양부의 판정을 행한다.

또, 도 1에서, 로직 칩(12) 내에 있는 셀렉터(18)(전환 회로)는, 시험 장치(17)에 의한 액세스도 포함하여, 메모리 칩(13)(메모리 회로(15))에 대한 자동 재기입 회로(16)에 의한 액세스와, 통상 사용 시의 로직 회로(14)에 의한 액세스를 전환하는 회로이다. 또한, 이 실시예에서는, 상기 자동 재기입 회로(16) 및 셀렉터(18)는, 모두 상기 로직 칩(12)에 내장되어 있기 때문에, 메모리 칩(13) 자체의 회로 구성이 변경되지는 않는다.

다음으로, 도 2를 참조하여, 이 실시예에서의 주로 상기 자동 재기입 회로(16)의 회로 구성에 대하여 설명한다.

자동 재기입 회로(16)는, 도 2에 그 회로 구성을 블록도로서 도시한 바와 같이, 상기 시험 장치(17)로부터 시험 개시 명령 SS를 입력하는 것에 기초하여, 재기입 컨트롤 신호를 소정의 주기마다 발생하는 재기입 컨트롤 회로(16a)를 구비하고 있다. 또한, 이 자동 재기입 회로(16)는, 상기 발생되는 재기입 컨트롤 신호에 동기하여 카운트 동작하는 카운터 회로(16b) 및 상기 카운트값에 대응한 재기입 어드레스를 발생하는 어드레스 발생 회로(16c)를 구비하고 있다. 또한, 이 자동 재기입 회로(16)는, 동작 모드 설정 신호 AM에 따른 재기입 데이터를 발생하는 데이터 패턴 발생 회로(16d), 및 그 동작 모드 설정 신호 AM에 따른 커맨드를 발생하는 프로그램/소거 커맨드 발생 회로(16e)를 구비하고 있다.

그리고, 이들 재기입 컨트롤 신호, 재기입 어드레스, 재기입 데이터, 프로그램/소거 커맨드는 상기 셀렉터(18)를 통하여 상기 메모리 칩(13)에 입력된다. 이들 각 신호나 커맨드 등이 입력된 메모리 칩(13)에서는, 그 내용에 기초하여, 이하에 설명하는 양태로 메모리 회로(15)로의 데이터 재기입을 실행한다.

즉, 우선 상기 재기입 컨트롤 신호, 예를 들면 칩 인에이블 신호 CE#, 출력인에이블 신호 OE#, 기록 인에이블 신호 WE#은, 메모리 칩(13)의 컨트롤 신호 입력 부(13a)를 통하여 컨트롤 로직(13b)에 입력된다.

한편, 프로그램/소거 커맨드는, 상기 프로그램/소거 커맨드 발생 회로(16e)에 의해, 커맨드 어드레스 신호 및 커맨드 데이터 신호의 2개의 신호로서 생성되어 있다. 이 중, 커맨드 어드레스 신호는, 메모리 칩(13)의 어드레스 입력부(13c)를 통하여, 어드레스 버퍼·래치(13d)에 입력되어 래치된 후, 컨트롤 로직(13b)에 입력된다. 한편, 커맨드 데이터 신호는, 메모리 칩(13)의 데이터 입출력부(13e)를 통하여, 입출력 버퍼·데이터 래치(13f)에 입력되어 래치된 후, 컨트롤 로직(13b)에 입력된다.

그리고, 어드레스 발생 회로(16c)에서 생성된 상기 재기입 어드레스를 어드레스 입력부(13c), 어드레스 버퍼·래치(13d)를 통하여 컨트롤 로직(13b)에 입력함과 함께, 로우 디코더(13g) 및 컬럼 디코더(13h)에 입력한다. 또한, 데이터 패턴 발생 회로(16d)에서 생성된 재기입 데이터에 대해서는 이것을, 데이터 입출력부(13e), 입출력 버퍼·데이터 래치(13f)를 통하여 컨트롤 로직(13b)에 입력함과 함께 컬럼 디코더(13h)에 입력한다.

그리고, 컨트롤 로직(13b)은, 상기 프로그램/소거 커맨드로서의 커맨드 어드레스 신호 및 커맨드 데이터 신호의 조합에 기초하여, 프로그램 및 소거 중 어느 동작인지를 인식함과 함께, 그 인식한 동작에 대응한 동작 모드로 된다.

그리고, 프로그램이나 소거의 동작 모드에 따라, 메모리 회로(15)에 데이터를 재기입하는데 필요한 시간이 경과한 후, 재기입 컨트롤 회로(16a)는, 다음의 재기입 어드레스용 재기입 컨트롤 신호를 발생시킨다. 또, 편의상 도시는 생략하고 있지만, 이 컨트롤 로직(13b)은 메모리 회로(15)에 인가하는 전압을 조정하는 전압 조정 회로와 전기적으로 접속되어 있어, 상기 메모리 회로(15)에 인가하는 전압의 제어를 함께 행하고 있다.

재기입 컨트롤 회로(16a)는, 메모리 회로(15)의 메모리 용량에 맞추어서, 메모리 셀 전면의 재기입이 종료하면, 자동적으로 재기입 컨트롤 신호를 출력하지 않도록 하고 있다. 또한, 어드레스 발생 회로(16c)는 동작 모드 설정 신호 AM에 따라서, 어드레스의 발생의 방법을 바꾼다. 예를 들면, 섹터 소거의 경우에, 섹터 단위에 따른 어드레스분만큼 인크리먼트하고, 체커 보드에 데이터를 기입하는 데이터 패턴의 기입의 경우에, 어드레스를 +2 인크리먼트한다. 그리고 다음으로, 이하에 설명하는 양태로, 상기 재기입된 시험 데이터의 판독 및 그 양부의 판정이 행해진다.

시험 장치(17)는, 판독 컨트롤 신호 및 판독 어드레스를 상기 판독 명령 RS로서 출력한다.

그 중, 판독 컨트롤 신호는 메모리 칩(13)의 컨트롤 신호 입력부(13a)를 통하여 컨트롤 로직(13b)에 입력된다. 또한, 판독 어드레스는 메모리 칩(13)의 어드레스 입력부(13c)를 통하여, 어드레스 버퍼·래치(13d)에 입력되어 래치된 후, 컨트롤 로직(13b)에 입력되고, 로우 디코더(13g) 및 컬럼 디코더(13h)에 입력된다.

이에 의해, 상기 메모리 회로(15)는 디코더(13g, 13h)에 입력된 판독 어드레스에 대응한 메모리 셀에서, 그 셀에 기억되는 시험 데이터의 판독이 행해지게 된다. 그 결과, 판독된 시험 데이터는 컬럼 디코더(13h)를 통하여 입출력 버퍼·데 이터 래치(13f)에 입력되어 래치된 후, 데이터 입출력부(13e)를 통하여 메모리 칩(13)의 외부로 출력되고, 셀렉터(18)를 통하여 시험 장치(17)에 취득되게 된다.

그리고 다음으로, 이 시험 장치(17)는 상기 시험 데이터를 취득하면, 그 시험 데이터에 기초하여 메모리 칩(13)의 양부의 판정을 행한다.

즉, 시험 장치(17)는 그 내부 회로로서, 상기 판독 컨트롤 신호에 동기하여 양부 판정용 데이터를 발생하는 기대 데이터 패턴 발생 회로를 구비하고 있다. 양부 판정용 데이터는 메모리 회로(15)에 기입된 데이터에 따라서 작성되는 측정 프로그램에 의해 발생된다. 그리고, 상기 시험 장치(17)는 판독한 시험 데이터를 상기 양부 판정용 데이터와 비교함으로써 메모리 칩(13)의 양부의 판정을 행한다.

다음으로, 도 3을 참조하여, 이 실시예에 따른 반도체 장치의 시험 수순의 일례를 설명한다.

이 시험 시에, 시험 장치(17)는, 단계 S1의 처리로서, 자동 재기입 회로(16)에 시험 개시 명령 SS 및 동작 모드 설정 신호 AM을 출력하고, 그 후 단계 S2∼S4의 처리로서 상기 로직 회로(14)에 대한 일련의 시험을 실행한다. 한편, 자동 재기입 회로(16)에 대하여 상기 시험 개시 명령 SS가 출력된 것으로(단계 S1), 자동 재기입 회로(16)에서는, 단계 S5의 처리로서, 메모리 회로(15)에 대한 상술한 데이터의 자동 재기입을 개시한다. 그리고, 상기 메모리 회로(15)로의 데이터 재기입이 종료한다(단계 S6). 이에 의해, 시험 장치(17)는 상기 로직 회로(14)에 대한 소정 항목(n)분의 시험을 종료하고 있는 것을 조건으로, 단계 S7의 처리로서, 메모리 회로(15)에 재기입된 시험 데이터의 판독을 개시한다. 그리고, 그 판독한 시험 데이터를 상기 양부 판정용 데이터와 비교함으로써 상기 메모리 회로(15)의 양부의 판정을 행한다.

그 후, 시험 장치(17)는 로직 회로(14)의 동작 시험 또는 메모리 회로(15)의 동작 시험에 대하여 그 모든 시험을 종료할 때까지, 재차 상기 단계 S1∼S7의 처리를 반복하여 실행한다(단계 S8).

이상 설명한 바와 같이, 이 실시예에 따른 반도체 장치 및 그 시험 방법에 따르면, 이하에 기재하는 우수한 효과가 얻어지게 된다.

(1) 이 반도체 장치에서는, 로직 칩부(12)로서, 상기 메모리 회로(15)로의 데이터 재기입에 대하여 이것을 자동적으로 행하는 자동 재기입 회로(16)를 구비하는 것으로 한다. 이 때문에, 상기 메모리 회로(15)의 재기입의 동작 시험을, 로직 회로(14)의 시험과 독립적으로 병행하여 행할 수 있도록 되기 때문에, 반도체 장치로서, 그 동작 시험이 효율적으로 행해지도록 되고, 나아가서는 상기 반도체 장치의 시험 전체에 걸리는 시간도 단축되도록 된다. 또한, 자동 재기입 회로(16)로서의 규모는 작고, 전술한 소형화의 요구에 반하는 경우도 없다.

(2) 자동 재기입 회로(16)를 상기 로직 칩(12)에 내장하는 것으로 했기 때문에, 반도체 장치로서, 상기 자동 재기입 회로(16)를 구비하는 것으로 해도, 메모리 칩(13) 자체의 회로 구성(구조)이 변경되지는 않는다.

(3) 상기 자동 재기입 회로(16)로서, 메모리 회로(15)로의 데이터의 프로그램 또는 소거의 한쪽 기능만을 구비하는 것으로도 할 수 있다. 이에 의해, 자동 재기입 회로(16)의 규모를 더 작게 할 수 있다.

(제2 실시예)

다음으로, 본 발명에 따른 반도체 장치 및 그 시험 방법의 제2 실시예에 대하여, 도 4를 참조하여 설명한다.

이 반도체 장치도, 하나의 패키지(21) 내에 복수의 반도체 칩이 혼재되는, 소위 MCP화된 장치로서 구성되어 있다. 그리고, 이 반도체 장치에서도 마찬가지로, 상기 복수의 반도체 칩으로서, 데이터의 처리 기능을 갖는 로직 칩(22)(로직 LSI) 및 그 로직 칩(22)이 처리했거나, 혹은 처리해야 할 데이터를 기억하는 메모리 칩(23)(메모리 LSI)을 혼재하고 있다.

여기서, 로직 칩(22)은, 앞의 실시예와 마찬가지로, 예를 들면 DSP로서 동작하는 로직 회로(24)를 구비하고, 이 로직 회로(24)가 그 로직 칩(22)의 단자(22a)로부터 입력되는 소정의 데이터를 적절히 처리하는 구성으로 되어 있다. 그리고 통상, 이 처리된 데이터 DT는 상기 메모리 칩(23)에 입력되고, 그 메모리 칩(23)을 구성하는 메모리 회로(25)에 기입되어 기억되게 된다. 또한 반대로, 로직 회로(24)가 처리해야 할 데이터 DT가 상기 메모리 회로(25)에 미리 기입되어 기억되는 경우도 있다. 그리고 이 경우에는, 로직 회로(24)를 통하여 처리된 데이터가, 상기 단자(22a)를 통하여 외부로 출력되는 경우도 있다. 또한, 이 실시예에서도, 상기 메모리 회로(25)는 플래시 메모리로 이루어진 회로이다.

단, 이 반도체 장치에서는 메모리 칩(23) 내에, 상기 메모리 회로(25)에의 데이터 재기입을 자동적으로 행하는 자동 재기입 회로(26)를 구비하는 것으로 한다. 이 때문에, 이 실시예에서는 시험 장치(27)에 의한 액세스도 포함시켜, 메모 리 회로(25)에 대한 자동 재기입 회로(26)에 의한 액세스와, 통상 사용 시의 로직 회로(24)에 의한 액세스를 선택적으로 전환하는 셀렉터(28)로서도 이것을, 메모리 칩(23) 내에 설치하는 것으로 한다.

메모리 칩(23)으로서의 이러한 구성이더라도, 상기 메모리 회로(25)에의 데이터 재기입을, 로직 회로(24)에 대한 동작 시험을 행하는 시간을 이용하여, 즉 로직 회로(24)의 동작 시험과 독립적으로 병행하여 행할 수 있도록 된다. 즉, 반도체 장치로서, 그 동작 시험이 효율적으로 행해지도록 되고, 나아가서는 상기 시험의 전체에 걸리는 시간도 단축되도록 된다.

여기서, 자동 재기입 회로(26)도, 앞의 제1 실시예와 마찬가지로, 상기 로직 회로(24)의 동작 시험을 함께 행하는 외부의 시험 장치(27)(로직 테스터)로부터 시험 개시 명령 SS 및 동작 모드 설정 신호 AM을 입력함으로써, 데이터의 재기입을 개시하는 구성으로 되어 있다. 한편, 앞의 제1 실시예와 다른 점은, 상기 자동 재기입 회로(26)에 의한 메모리 회로(25)로의 데이터 재기입의 종료에 대하여 이것을, 상기 메모리 칩(23)으로부터 종료 신호 ED를 시험 장치(27)에 출력하는 점이다. 그리고, 이 시험 장치(27)는 자동 재기입 회로(26)에 의한 상기 데이터 재기입의 종료를 인식하면, 메모리 칩(23)에 대하여 액세스하고, 상기 메모리 회로(25)가 기억하는 시험 데이터를 판독하여 이것을 취득함과 함께, 내장된 판정 회로에 의해 그 양부의 판정을 행한다.

또한, 이 실시예의 자동 재기입 회로(26)의 회로 구성도, 앞의 도 2에 블록도로서 도시한 것과 거의 동일하며, 그 회로 구성에 기초하는 동작에 대해서도 앞 의 실시예와 거의 마찬가지이다. 단, 컨트롤 로직(13b)은 최종의 재기입 어드레스가 입력되고, 그 어드레스의 데이터 재기입이 종료하면, 시험 장치(17)에 재기입 종료 신호 ED를 출력한다.

또한, 이 반도체 장치의 시험 수순도, 앞의 도 3에 흐름도로서 도시한 바와 같다.

따라서, 이 제2 실시예에 의해서도, 앞의 제1 실시예의 상기 (1), (3)의 효과와 마찬가지로, 혹은 그것에 준한 효과를 얻을 수 있음과 함께, 상기 (2)의 효과에 준한 효과로서, 다음의 효과를 얻을 수 있다.

(2') 자동 재기입 회로(26)를 상기 메모리 칩(23)에 내장하는 것으로 했기 때문에, 반도체 장치로서, 상기 자동 재기입 회로(26)를 구비하는 것으로 해도, 로직 칩(22) 자체의 회로 구성(구조)이 변경되지는 않는다.

(다른 실시예)

또, 상기 각 실시예는, 이하와 같이 변경하여 실시할 수도 있다.

상기 각 실시예에서는, 메모리 회로(15, 25)를, 플래시 메모리로서 구비하였지만, 그 외에도 예를 들면, EEPROM 등, 전기적으로 재기입 가능한 불휘발성 메모리를 채용할 수 있다.

본 발명에 따른 반도체 장치에서는, 데이터를 기억하는 전기적으로 재기입 가능한 불휘발성 메모리 등으로 이루어진 메모리 회로에 대하여, 외부로부터의 명령에 기초하여, 내장된 전환 회로를 통하여 자동적으로 시험 데이터를 재기입하는 것으로 했다. 이에 의해, 간이한 구성이면서, 그 동작 시험에 대해서도 이것을 보다 효율적으로 행하는 것이 가능해진다.

한편, 본 발명에 따른 반도체 장치의 시험 방법에서는, 외부로부터의 명령에 기초하여 행해지는 자동 재기입 회로에 의한 메모리 회로로의 시험 데이터의 자동재기입과 병행하여, 외부의 시험 장치에 의한 로직 회로의 동작 시험을 행하는 것으로 했다. 이에 의해, 반도체 장치로서는 간이한 구성이면서, 그 동작 시험에 대해서도 이것을 보다 효율적으로 행하는 것을 가능하게 한다.

Claims (5)

1. 하나의 패키지 내에, 소정의 데이터를 처리하는 로직 회로를 갖는 로직 칩 및 상기 로직 회로가 처리했거나, 혹은 처리해야 할 데이터를 기억하는 전기적으로 재기입 가능한 불휘발성 메모리로 이루어진 메모리 회로를 갖는 메모리 칩을 포함하는 복수의 반도체 칩이 혼재되어 이루어진 반도체 장치로서,

   외부로부터의 명령에 기초하여 상기 메모리 회로에 자동적으로 시험 데이터를 기입하는 자동 재기입 회로와, 상기 메모리 회로에 대한 상기 자동 재기입 회로에 의한 액세스와 상기 로직 회로에 의한 액세스를 선택적으로 전환하는 전환 회로를 구비하는 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서,

   상기 자동 재기입 회로 및 상기 전환 회로는, 상기 로직 칩에 내장되어 이루어진 반도체 장치.
3. 제1항에 있어서,

   상기 자동 재기입 회로 및 상기 전환 회로는, 상기 메모리 칩에 내장되어 이루어진 반도체 장치.
4. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 자동 재기입 회로는, 상기 메모리 회로에 기입한 시험 데이터를 소거하기 위한 소거 신호를 함께 출력하는 반도체 장치.
5. 하나의 패키지 내에, 소정의 데이터를 처리하는 로직 회로를 갖는 로직 칩 및 상기 로직 회로가 처리했거나, 혹은 처리해야 할 데이터를 기억하는 전기적으로 재기입 가능한 불휘발성 메모리로 이루어진 메모리 회로를 갖는 메모리 칩을 포함하는 복수의 반도체 칩이 혼재됨과 함께, 외부로부터의 명령에 기초하여 상기 메모리 회로에 자동적으로 시험 데이터를 기입하는 자동 재기입 회로와, 상기 메모리 회로에 대한 상기 자동 재기입 회로에 의한 액세스와 상기 로직 회로에 의한 액세스를 선택적으로 전환하는 전환 회로를 구비하여 이루어진 반도체 장치의 시험 방법으로서,

   상기 전환 회로에 의해 상기 메모리 회로와 상기 자동 재기입 회로를 액세스시키고, 상기 자동 재기입 회로에 의한 상기 메모리 회로로의 시험 데이터의 자동 기입을 행하는 메모리 기입 단계와,

   상기 메모리 기입 단계와 병행하여, 외부의 시험 장치에 의한 상기 로직 회로의 동작 시험을 행하는 동작 시험 단계

   를 구비하는 것을 특징으로 하는 반도체 장치의 시험 방법.

Images