JP2000163994A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力データのセットアップ時間及びホールド
時間のテスト時間を削減し、またテストの信頼性を向上
させること。 【解決手段】 アドレスデータはパッド、入力バッファ
を通してアドレスレジスタに取り込まれ、メモリコアの
リード、ライト動作に使用される。セットアップ及びホ
ールド時間のテスト時、制御回路によりマルチプレクサ
がパス側に切り換わり、アドレスレジスタの出力側と出
力レジスタとが接続され、アドレスレジスタに保存され
ているアドレスデータが出力レジスタに直接転送され
る。これにより、出力レジスタのアドレスデータが入出
力パッドを通して外部のテスターなどに読み出され、入
力アドレスデータそのものを正しいかどうかチェックで
きる。直接入力アドレスをチェックするため、上記テス
トを短時間且つ高信頼性で行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期型の半導体記
憶装置に係り、特に入力信号のセットアップ時間とホー
ルド時間をチェックするためのテストの改善に関する。

【０００２】

【従来の技術】従来から同期型の半導体記憶装置（同期
型メモリ）においては、アドレス入力信号、コントロー
ル信号及びデータ入力信号は、外部からの入力クロック
に同期してチップ内部に取り込まれ、レジスタなどの記
憶回路にストアされた上で、その後の動作サイクルにお
いて、チップ内部で読み出し（リード）や書き込み（ラ
イト）動作に用いられる。

【０００３】その際、図７に示したクロックの立ち上が
り（あるいは立ち下がり）のタイミングにおけるアドレ
ス入力或いは、データ入力状態が内部に取り込まれる。
これらの入力信号は、そのタイミングに対して、多少の
時間的マージンをもって、入力されることが必要であ
り、それらの最小値として仕様上規定されるものが、図
７に示されるセットアップ時間（以下ｔＳと称する）、
ホールド時間（以下ｔＨと称する）と呼ばれる。

【０００４】これらは、各入力信号ピン及びクロック信
号の入力回路における動作遅延、及びそのばらつきによ
る誤信号の取り込みを回避するために必要な時間となっ
ている。

【０００５】実際のチップにおいては、各入力信号のタ
イミングをクロックに対してずらしていき、正常な入力
取り込みができなくなるタイミングをテストにより調べ
ることで、ｔＳ、ｔＨをチェックする。この際、正常な
取り込みができなくなったと判定するのは、出力に現れ
るデータをもって判別される。

【０００６】今、アドレスピン入力について考える。出
力に現れるデータは、１か０の２値しかないので、所望
のアドレスが取り込まれていないことを判別するには、
そのアドレスとそれ以外の全てのアドレスに書き込まれ
ているデータを異なるものとした上でチェックしない
と、本当に間違ったアドレスとなってしまっているのか
否かの判別ができない。

【０００７】

【発明が解決しようとする課題】上記のように従来の同
期型の半導体記憶装置のアドレス入力、コントロール入
力のセットアップ時間、ホールド時間のチェックを行う
テストでは、チェックするアドレスセット毎に、データ
の書き換え初期設定をしておく必要がある。当然なが
ら、このようなチェックは全てのアドレスについて振り
ながら行う必要がある。

【０００８】その上、ｔＳ、ｔＨの実力値は、パッドや
回路の配置の具合、信号配線長のばらつきなどからくる
寄生効果の差により、同じアドレスであってもばらつく
ものである。それ故、どのアドレス入力の取り込みに失
敗したのかまでをチェックしようとすると、タイミング
を変えることをアドレスのセットととしてではなく、ひ
とつひとつのアドレス毎に実行することが必要となり、
また、それがアドレスの組み合わせで変化しうるとする
と、全ての組み合わせを網羅するのに、膨大な時間がか
かるテストとなる。しかも、所望のアドレスが取り込ま
れていないことを判別するのに、出力に現れるデータの
値によっているので、判別が間接的であり、その分、信
頼性に欠けるという問題がある。

【０００９】更に、昨今、高速メモリにおいて採用され
ているレイトライト（ｌａｔｅ ｗｒｉｔｅ）を考える
と、更にその複雑さが増してしまう。レイトライトと
は、リードサイクルからライトサイクルへの遷移におい
て必要となる無駄サイクルを減らすために、図８に示す
ように、アドレス取り込みのタイミングと、そのアドレ
スに書かれるデータの取り込みを１サイクルずらす手法
である。

【００１０】この場合、外部からは、図中で示すサイ
クルの始めのクロック立ち上がりでライトの指定がさ
れ、がライトサイクルとして規定されるものの、デー
タが取り込まれるのはサイクルの始めであるために、
実際のメモリコアに書き込まれるのは以降のサイクル
となる。

【００１１】図８では、サイクルもライトであるため
に、サイクルにおいてメモリコアにデータが書き込ま
れている。ここで、のサイクルがリード指定された場
合を考えると、図９のようになる。即ち、書きこみデー
タは、のサイクルの始めで取り込まれるものの、の
サイクルはリードであり、メモリコアはリード状態とな
るために、そのデータの書きこみは、その後に、初めて
ライトとなるサイクルとなる。

【００１２】つまり、サイクルからの前までのサイ
クルにおいては、書きこみデータはチップに取り込まれ
てデータレジスタにストアされているものの、実際にメ
モリコアには書きこみがなされていない状態となってい
るために、メモリコアの該当のアドレスには古いデータ
しか存在しない。よって、リードでそのアドレスのデー
タを読み出そうとしても、最新の書きこみデータが読み
出せないという問題がある。これを回避するには、所望
のデータの書きこみ後に、必要なだけダミーのライトサ
イクルを追加して、所望のデータをメモリコアに書き込
んでおく必要がある。

【００１３】このように、レイトライト仕様の場合、デ
ータをメモリコアに書いておくのに、余計なサイクルが
必要となり、先に述べたｔＳ、ｔＨのテストをますます
複雑化させ、時間がかかる。このレイトライトによる、
書きこみデータとメモリコアデータとの不一致の問題に
対応するために、データコヒーレンシをサポートさせて
いるチップもある。

【００１４】つまり、リード要求アドレスと、内部レラ
イト用レジスタに残っているアドレスとの一致をチェッ
クし、まだメモリコアに書かれていないデータのアドレ
スが読み出し要求の場合は、メモリコアのデータの代り
にレジスタのデータを自動的に読み出すという機能を備
えているものである。逆に、この場合は、アドレスー
致、不一致による読み出しデータのコンパチビリティを
考えておく必要があり、更にテストを複雑化してしま
う。

【００１５】以上、アドレス入力について述べてきた
が、コントロールピンについても同様である。コントロ
ールピンの場合、アドレスと違い、入力の誤取り込みが
あると、動作モードが異なる等して、明らかに誤取り込
みと判別出来ることもあるし、ピン毎に意味つけが異な
るという点では、アドレスほど、テストは複雑ではな
い。しかし、誤取り込みにより起る現象が、テスト結果
に影響しないような場合、あるいは、複合的に発生した
誤取り込みで、それが判別できない場合もありうるの
で、出力データのみから、ｔＳ、ｔＨをテストするに
は、それなりの考慮が必要となる。

【００１６】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、アドレスデータ
入力、コントロールデータ入力のセットアップ時間及び
ホールド時間のテスト時間とテストコストを削減するこ
とができると共に、前記テストの信頼性を向上させるこ
とができる半導体記憶装置を提供することである。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、外部入力クロックに同期して
入力されたアドレスデータを保存するレジスタ群と、デ
ータを外部に出力する出力回路群と、テストモード時、
前記レジスタ群に保存されたアドレスデータを読み出し
て前記出力回路群に直接転送することにより外部に出力
する読み出し手段とを具備したことにある。

【００１８】この第１の発明によれば、テストモード
時、前記レジスタ群に入力されたアドレスデータを直接
出力ピンから読み出してテスターなどでその値をチェッ
クすることができる。

【００１９】第２の発明の特徴は、外部入力クロックに
同期して入力されたコントロールデータを保存するレジ
スタ群と、データを外部に出力する出力回路群と、テス
トモード時、前記レジスタ群に保存されたコントロール
データを読み出して前記出力回路群に直接転送すること
により外部に出力する読み出し手段とを具備したことに
ある。

【００２０】この第２の発明によれば、テストモード
時、前記レジスタ群に入力されたコントロールデータを
直接出力ピンから読み出してテスターなどでその値をチ
ェックすることができる。

【００２１】第３の発明の特徴は、外部入力クロックに
同期して入力されたアドレスデータを保存するレジスタ
群と、データを外部に出力する出力回路群と、前記入力
アドレスデータで指定された場所にデータを記憶するメ
モリ回路と、前記レジスタ群に保存されたアドレスデー
タか、又は前記メモリ回路に記憶されたデータのいずれ
か一方を選択して前記出力回路群に転送する選択手段
と、テストモード時に、前記選択手段が前記レジスタ群
に保存されているアドレスデータを選択して前記出力回
路に転送するように前記選択手段を制御する制御手段と
を具備したことにある。

【００２２】この第３の発明によれば、テストモード時
に、アドレスデータを入力した前記レジスタ群と前記出
力回路群とを直接接続するパスが前記選択手段を介して
形成され、前記レジスタ群に入力されたアドレスデータ
を前記パスを介して直接出力ピンから読み出してテスタ
ーなどでその値をチェックすることができる。

【００２３】第４の発明の特徴は、前記レジスタの数を
ｎ個とし、前記出力回路の数をｍ個とし、ｎ＞ｍの場
合、前記選択手段の前段に、ｍ個の前記レジスタに保存
されているｍ本のアドレスデータを選択して前記選択手
段に出力することを順次ｋ回繰り返し、（ｎ−ｍｋ）≦
ｍになった時、残りの（ｎ−ｍｋ）個の前記レジスタに
保存されている（ｎ−ｍｋ）本のアドレスデータを選択
して前記選択手段に送出する第２の選択手段を設けたこ
とにある。

【００２４】この第４の発明によれば、例えば、前記レ
ジスタの数を８個とし、前記出力回路の数を３個とす
る。まず第１回目に、３個の前記アドレスレジスタに保
存されている３本のアドレスデータを３個の出力回路に
転送し、３個の出力ピンから取り出す。第２回目に、残
りの３個の前記アドレスレジスタに保存されている３本
のアドレスデータを３個の出力ピンから取り出す。これ
により、残りのアドレスデータの数は（８−３×６）＝
２となり、２≦３であるため、この残りの２本のアドレ
スデータを２個の出力ピンから取り出す。これにより、
入力ピンの数に比べて出力ピンの数の方が少ない場合で
も、円滑にアドレスデータを直接出力ピンから取り出す
ことができる。

【００２５】第５の発明の特徴は、外部入力クロックに
同期して入力コントロールデータ群を保存するレジスタ
群と、データを外部に出力する出力回路群と、データを
記憶するメモリ回路と、前記レジスタ群に保存されたコ
ントロールデータか、又は前記メモリ回路に記憶された
データのいずれか一方を選択して前記出力回路群に転送
する選択手段と、テストモード時に、前記選択手段が前
記レジスタ群に保存されているコントロールデータを選
択して前記出力回路に転送するように前記選択手段を制
御する制御手段とを具備したことにある。

【００２６】この第５の発明によれば、テストモード時
に、コントロールデータを入力した前記レジスタ群と前
記出力回路群とを直接接続するパスが前記選択手段を介
して形成され、前記レジスタ群に入力されたコントロー
ルデータを前記パスを介して直接出力ピンから読み出し
てテスターなどでその値をチェックすることができる。

【００２７】第６の発明の特徴は、前記レジスタの数を
ｎ個とし、前記出力回路の数をｍ個とし、ｎ＞ｍの場
合、前記選択手段の前段に、ｍ個の前記レジスタに保存
されているｍ本のコントロールデータを選択して前記選
択手段に出力することを順次ｋ回繰り返し、（ｎ−ｍ
ｋ）≦ｍになった時、残りの（ｎ−ｍｋ）個の前記レジ
スタに保存されている（ｎ−ｍｋ）本のコントロールデ
ータを選択して前記選択手段に送出する第２の選択手段
を設けたことにある。

【００２８】この第６の発明によれば、例えば、前記レ
ジスタの数を８個とし、前記出力回路の数を３個とす
る。まず第１回目に、３個の前記コントロールレジスタ
に保存されている３本のコントロールデータを３個の出
力回路に転送し、３個の出力ピンから取り出す。第２回
目に、残りの３個の前記コントロールレジスタに保存さ
れている３本のコントロールデータを３個の出力ピンか
ら取り出す。これにより、残りのコントロールデータの
数は（８−３×６）＝２となり、２≦３であるため、こ
の残りの２本のコントロールデータを２個の出力ピンか
ら取り出す。これにより、入力ピンの数に比べて出力ピ
ンの数の方が少ない場合でも、円滑にコントロールデー
タを直接出力ピンから取り出すことができる。

【００２９】第７の発明の特徴は、外部入力クロックに
同期して入力されたアドレスデータを保存する第１のレ
ジスタ群と、レライト用にアドレスデータを保存する第
３のレジスタ群と、外部入力クロックに同期して入力さ
れたデータをレライト用に保存する第２のレジスタ群
と、前記入力アドレスデータで指定された場所にデータ
を記憶するメモリ回路と、データを外部に出力する出力
回路群と、書き込み入力データを前記メモリ回路に記憶
する前に一旦保存するデータレジスタ群と、前記第１の
レジスタ群に保存されたアドレスデータと前記第３のレ
ジスタ群に保存されたアドレスデータを比較し、その全
て或いは、一部が一致した場合にヒット信号を発生する
判定手段と、前記第１のレジスタ群に保存されたアドレ
スデータ、又は前記第２のレジスタ群に保存されたデー
タの一方を選択して出力する第１の選択手段と、前記メ
モリ回路に記憶されたデータ、又は前記第１の選択手段
の出力データのいずれか一方を選択して前記出力回路群
に転送する第２の選択手段と、通常モード時、前記第２
の選択手段が前記メモリ回路に記憶されたデータを選択
して前記出力回路に転送するように前記第２の選択手段
を制御すると共に、前記第１の選択手段が前記データレ
ジスタ群に保存されたデータを選択して前記第２の選択
手段に出力するように前記第１の選択手段を制御し且
つ、その際に前記判定手段によりヒット信号が発生され
ると、前記第２の選択手段がその時だけ前記第１の選択
手段の出力データを選択して前記出力回路群に転送する
ように前記第２の選択手段を制御し、テストモード時、
前記第２の選択手段が前記第１の選択手段の出力データ
を選択して前記出力回路群に転送するように前記第２の
選択手段を制御すると共に、前記第１の選択手段が前記
第１のレジスタ群に保存されたアドレスデータを選択し
て前記第２の選択手段に出力するように前記第１の選択
手段を制御する制御手段とを具備したことにある。

【００３０】この第７の発明によれば、テストモード時
に、アドレスデータを入力した第１のレジスタ群と前記
出力回路群とを直接接続するパスが第１の選択手段及び
第２の選択手段を介して形成され、前記レジスタ群に入
力されたアドレスデータを前記パスを介して直接出力ピ
ンから読み出してテスターなどでその値をチェックする
ことができ、しかも、前記メモリ回路と出力回路を接続
するクリティカルパスに新たに選択手段などを付加する
必要がないため、通常読み出し時の性能劣化がない。

【００３１】第８の発明の特徴は、外部入力クロックに
同期して入力されたアドレスデータを保存する第１のレ
ジスタ群と、レライト用にアドレスデータを保存する第
４のレジスタ群と、外部入力クロックに同期して入力さ
れたデータを保存する第２のレジスタ群と、外部入力ク
ロックに同期して入力されたコントロールデータを保存
する第３のレジスタ群と、前記入力アドレスデータで指
定された場所にデータを記憶するメモリ回路と、データ
を外部に出力する出力回路群と、書き込み入力データを
前記メモリ回路に記憶する前に一旦保存するデータレジ
スタ群と、前記第１のレジスタ群に保存されたアドレス
データと前記第４のレジスタ群に保存されたアドレスデ
ータを比較し、その全て或いは、一部が一致した場合に
ヒット信号を発生する判定手段と、前記第１のレジスタ
群に保存されたアドレスデータ、前記第３のレジスタ群
に保存されたコントロールデータ、又は前記第２のレジ
スタ群に保存されたデータのいずれか一つを選択して出
力する第１の選択手段と、前記メモリ回路に記憶された
データ、又は前記第１の選択手段の出力データのいずれ
か一方を選択して前記出力回路群に転送する第２の選択
手段と、通常モード時、前記第２の選択手段が前記メモ
リ回路に記憶されたデータを選択して前記出力回路群に
転送するように前記第２の選択手段を制御すると共に、
前記第１の選択手段が前記データレジスタ群に保存され
たデータを選択して前記第２の選択手段に出力するよう
に前記第１の選択手段を制御し且つ、その際に前記判定
手段によりヒット信号が発生されると、前記第２の選択
手段がその時だけ前記第１の選択手段の出力データを選
択して前記出力回路群に転送するように前記第２の選択
手段を制御し、テストモード時、前記第２の選択手段が
前記第１の選択手段の出力データを選択して前記出力回
路群に転送するように前記第２の選択手段を制御すると
共に、前記第１の選択手段が前記第１のレジスタ群に保
存されたアドレスデータ、又は前記第３のレジスタ群に
保存されたコントロールデータのいずれか一方を選択し
て前記第２の選択手段に出力するように前記第１の選択
手段を制御する制御手段とを具備したことにある。

【００３２】この第８の発明によれば、テストモード時
に、アドレスデータを入力した第１のレジスタ群、又は
コントロールデータを入力した第３のレジスタ群の一方
と前記出力回路群とを直接接続するパスが第１の選択手
段及び第２の選択手段を介して形成され、前記レジスタ
群に入力されたアドレスデータ、又はコントロールデー
タを前記パスを介して直接出力ピンから読み出してテス
ターなどでその値をチェックすることができ、しかも、
前記メモリ回路と出力回路を接続するクリティカルパス
に新たに選択手段などを付加する必要がないため、通常
読み出し時の性能劣化がない。

【００３３】第９の発明の特徴は、通常動作時に、外部
入力クロックに同期して入力されたアドレスデータを保
存する第１のレジスタ群と、第１のテストモード時、外
部入力テストクロックに同期して入力されたデータを保
存する第２のレジスタ群と、前記第２のレジスタ群をシ
リアルに接続してその保存データを順番に読み出す出力
手段と、第２のテストモード時、前記第１のレジスタ群
に保存されたアドレスデータを前記第２のレジスタ群に
転送して保存させる転送手段とを具備し、前記転送手段
により前記第２のレジスタ群に転送されたアドレスデー
タを前記出力手段により外部に順番に読み出すことにあ
る。

【００３４】この第９の発明によれば、例えば、入力デ
ータのセットアップ時間、ホールド時間をテストする第
２のテストモード時、第１のレジスタ群に保存された入
力アドレスデータを第２のレジスタ群に転送して保存し
た後、第２のレジスタ群をシリアルにチェーン状に繋い
で、各レジスタに保存された入力アドレスデータを前記
チェーンを通して順番に外部に取り出す。これにより、
前記第１のレジスタ群に入力されたアドレスデータを直
接出力ピンから読み出してテスターなどでその値をチェ
ックすることができる。

【００３５】第１０の発明の特徴は、通常動作時に、外
部入力クロックに同期して入力されたコントロールデー
タを保存する第１のレジスタ群と、第１のテストモード
時、外部入力テストクロックに同期して入力されたデー
タを保存する第２のレジスタ群と、前記第２のレジスタ
群をシリアルに接続してその保存データを順番に読み出
す出力手段と、第２のテストモード時、前記第１のレジ
スタ群に保存されたコントロールデータを前記第２のレ
ジスタ群に転送して保存させる転送手段とを具備し、前
記転送手段により前記第２のレジスタ群に転送されたコ
ントロールデータを前記出力手段により外部に順番に読
み出すことにある。

【００３６】この第１０の発明によれば、例えば、入力
データのセットアップ時間、ホールド時間をテストする
第２のテストモード時、第１のレジスタ群に保存された
入力コントロールデータを第２のレジスタ群に転送して
保存した後、第２のレジスタ群をシリアルにチェーン状
に繋いで、各レジスタに保存された入力コントロールデ
ータを前記チェーンを通して順番に外部に取り出す。こ
れにより、前記第１のレジスタ群に入力されたコントロ
ールデータを直接出力ピンから読み出してテスターなど
でその値をチェックすることができる。

【００３７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の半導体記憶装置
の第１の実施の形態を示したブロック図である。本例は
アドレスピンから入力されるアドレスデータのテストを
行う例である。アドレスを入力するｎ個の入力回路１
に、データを記憶するメモリ回路２が接続され、このメ
モリ回路２にデータを出力するｍ個の出力回路３が接続
されている。入力回路１はメモリ回路２を迂回するパス
４を介して直接出力回路３に接続されている。ここで、
入力回路１は、アドレス入力用のパッド１１、入力バッ
ファ１２及びアドレスレジスタ１３から成り、メモリ回
路２はデコーダー２１、メモリコアー２２及びセンスア
ンプ２３から成り、出力回路３は入力を選択して切り換
えるマルチプレクサ３１、出力レジスタ３２及び入出力
パッド３３から成っている。更に、出力回路３のマルチ
プレクサ３１の入力選択を切り換える制御信号を発生す
る制御回路５と、この制御回路５にコマンドなどを外部
から入力するパッド６が設けられている。

【００３８】次に本実施の形態の動作を説明する。専用
のテストモードを設け、そのテストモードにおいては、
入力アドレスを保存するアドレスレジスタ１３内部のア
ドレスデータをパス４を通して出力回路３に直接導入す
ることによって外部に出力するようにしている。

【００３９】即ち、制御回路５はパッド６を通して図示
されない外部のテスター等からコマンドが入力される
と、制御信号を発生して、出力回路３のマルチプレクサ
３１の入力をパス４側に切り換える。

【００４０】入力回路１のパッド１１から入力されたア
ドレスはアドレスバッファ１２を通してアドレスレジス
タ１３に保存される。上記テストモード時には、アドレ
スレジスタ１３に保存されたアドレスは読み出され、パ
ス４、マルチプレクサ３１を通って、出力レジスタ３２
に保存される。この保存されたアドレスが入出力パッド
３３から出力ピン（図示せず）を通して外部のテスター
などに入力される。

【００４１】本実施の形態によれば、出力回路３の入力
部にマルチプレクサ３１を設けることによって、テスト
モードにおいては、通常のメモリコア２２からの読み出
しデータの代りに、アドレスレジスタ１３内のアドレス
データを直接出力回路３に転送して出力ピンから取り出
すことができるため、アドレスレジスタ１３に入力され
たアドレスデータを、アドレス毎に直接に確認すること
ができる。

【００４２】これにより、ｔＳ、ｔＨのテストにおい
て、チェックしたいアドレスに応じて、いちいち必要な
データを書きこむ必要がなくなり、従来、アドレス毎に
異なるデータを書きこむために必要だった時間をテスト
時間から削除することができ、テスト時間を大幅に短縮
化することができる。このため、テストにかかるコスト
を低減することができる。また、メモリ回路２に記憶さ
れているデータを出力することにより、アドレスが正し
いか否かを予測するのではなく、アドレスデータの値を
直接チェックできるので、テスト結果の信頼性を向上さ
せることができる。 ここで、アドレスピンの本数をｎ
本、出力ピンの本数をｍ本としたとき、ｎ≦ｍであれ
ば、ｍ本の出力ピンのうちｎ本を用いてアドレスデータ
を直接出力ピンから取り出してチェックすることがで
き、図１に示した構成で対応できる。しかし、ｎ＞ｍの
場合、最初にｍ本の出力端子を用いて、ｍ本のアドレス
データのチェックを行い、その後、（ｎ−ｍ）本の出力
端子を用いて、（ｎ−ｍ）本のアドレスデータのチェッ
クを行なえばよいが、図１の構成ではこのような動作を
行うことができない。

【００４３】尚、マルチプレクサ３１を制御する制御回
路５はチップの内部にあっても、外部にあってもよい。
又、アドレスレジスタ１３をコントロールレジスタに変
え、このコントロールレジスタにコントロールデータを
入力する構成にすれば、上記構成で、コントロールデー
タについても直接出力ピンから取り出すことができ、同
様の効果を得ることができる。

【００４４】図２は、本発明の半導体記憶装置の第２の
実施の形態を示したブロック図である。但し、図１に示
した第１の実施の形態と同一部には同一符号を用い、且
つ、その説明を適宜省略する。本例は、入力回路１と出
力回路３をメモリ回路２を迂回して接続するパス４にマ
ルチプレクサ１４が挿入されている。このマルチプレク
サ１４はｍ個のアドレスレジスタ１３の中のｎ本のアド
レスデータを転送する経路ｍと、残りの（ｍ−ｎ）個の
アドレスレジスタ１３の中の（ｍ−ｎ）本のアドレスデ
ータを転送する経路（ｍ−ｎ）とのいずれか一方を選択
して出力回路３のマルチプレクサ３１に接続する切り換
えを行うもので、この切り換えは制御回路５によって行
われる。他の構成は上記した第１の実施の形態と同様で
ある。

【００４５】次に本実施の形態の動作について説明す
る。テストを行う時、図示されない外部のテスターなど
からパッド６を通して第１のコマンドが制御回路５に入
力されると、制御回路５は出力回路３のマルチプレクサ
３１をパス４側に切り換えて、装置をテストモードにす
ると共に、同テスト信号でマルチプレクサ１４をｍ個の
データを転送する経路ｍ側に切り換える。

【００４６】その後、前記ｍ個のアドレスレジスタ１３
に保存されたｍ本のアドレスデータが読み出されて、パ
ス４、マルチプレクサ１４、３１を通って、ｍ個の出力
レジスタ３２に保存され、ｍ個の入出力パッド３３を通
してｍ個の出力ピンから取り出される。

【００４７】次に、前記テスターなどからパッド７を通
して第３のコマンドが制御回路５に入ると、制御回路５
はマルチプレクサ１４を（ｎ−ｍ）本のデータを転送す
る経路（ｎ−ｍ）側に切り換える。その後、残った（ｎ
−ｍ）個のアドレスレジスタ１３に保存された（ｎ−
ｍ）本のアドレスデータが読み出され、パス４、マルチ
プレクサ１４、３１を通って、（ｎ−ｍ）個の出力レジ
スタ３２に保存され、（ｎ−ｍ）個の入出力パッド３３
を通して（ｎ−ｍ）個の出力ピンから取り出される。

【００４８】本実施の形態によれば、アドレス入力ピン
ｎ個と出力ピンｍ個の関係がｎ＞ｍであっても、円滑に
ｎ本のアドレスデータのチェックを行うことができる。
他の効果は図１に示した第１の実施の形態と同様であ
る。

【００４９】ところで、上記の実施の形態では、ｎ＞２
ｍの場合に対応していない。このような場合は、前記ｍ
個のレジスタ１３に保存されているｍ本のアドレスデー
タを読み出して、パス４、マルチプレクサ１４、３１を
通って、ｍ個の出力レジスタ３２に保存した後、ｍ個の
入出力パッド３３を通してｍ個の出力ピンから取り出す
動作をｋ回繰り返して行い、それにより、（ｎ−ｍｋ）
≦ｍになった時、残りの（ｎ−ｍｋ）個の前記レジスタ
１３に保存されている（ｎ−ｍｋ）本のアドレスデータ
を読み出して、パス４、マルチプレクサ１４、３１を通
って、ｍ個の出力レジスタ３２に保存した後、ｍ個の入
出力パッド３３を通してｍ個の出力ピンから取り出すよ
うにすればよい。

【００５０】尚、マルチプレクサ１４、３１を制御する
制御回路５はチップの内部にあっても、外部にあっても
よい。又、アドレスレジスタ１３をコントロールレジス
タに変え、このコントロールレジスタにコントロールデ
ータを入力する構成にすれば、コントロールレジスタの
数が出力ピンの数より多い場合も、上記と同様の構成
で、コントロールデータについても直接出力ピンから順
次取り出すことができ、同様の効果を得ることができ
る。

【００５１】図３は、本発明の半導体記憶装置の第３の
実施の形態を示したブロック図である。但し、図１に示
した第１の実施の形態と同一部には同一符号を用い、且
つ、その説明を適宜省略する。本例は従来例のところで
述べたデータコヒーレンシをサポートする場合の例であ
る。

【００５２】本例はデータレジスタ９を有し、このデー
タレジスタ９内のデータを出力回路３に入力するための
パス１０と、このパス１０とメモリ回路２との切り換え
を行うために、出力回路３の入力部にマルチプレクサ３
１が設けてある。又、レイライト用のアドレスを保存す
るためのレイライト用のアドレスレジスタ１００がアド
レス入力用のアドレスレジスタ１３の出力側に接続さ
れ、アドレスレジスタ１３とアドレスレジスタ１００の
いずれかのアドレスデータを選択してデコーダ２１及び
パス４に出力するマルチプレクサ１０１が設けられてい
る。更に、データコヒーレンシをサポートするためと、
テスト時にアドレスレジスタ１３内のアドレスデータを
出力回路３に直接転送するパス４と出力回路３を接続す
るためのマルチプレクサ１４がパス１０に挿入されてい
る。他の構成は上記した第１の実施の形態と同様であ
る。

【００５３】次に本実施の形態の動作について説明す
る。レジスタ１３から出力されるアドレスデータはマル
チプレクサ１０１によって選択され、メモリコア２２の
セル選択に用いられる。マルチプレクサ１０１はリード
サイクルかライトサイクルかによって切り替わり、レイ
トライトによるメモリコア２２への書き込み（図９のサ
イクル）において、レジスタ１００に保存されている
アドレスにデータレジスタ９に保存されているデータが
書き込まれることになる。

【００５４】次に、データコヒーレンシのサポートにつ
いて述べる。この場合、マルチプレクサ１４は常にデー
タレジスタ９側に切り替わっているものとする。メモリ
コア２２へは未書きこみで、データレジスタ９に残って
いるデータのリードが起った場合、データレジスタ９内
のデータを出力回路３に転送するために上記パス１０が
存在する。

【００５５】入力アドレスのチェックを行い、レジスタ
１３の入力アドレスデータとレジスタ１００の書き込み
アドレスとが一致した場合には、その一致信号により、
マルチプレクサ３１の入力が制御回路５によりマルチプ
レクサ１４側に切り換わり、メモリコア２２からの読み
出しデータに代り、データレジスタ９内のデータがパス
１０を通して出力回路３に転送される。

【００５６】本例は上記データコヒーレンシのサポート
機能の他に、テスト時に、アドレスデータを出力回路３
に直接転送して読み出すために、データレジスタ９から
出力回路３のマルチプレクサ３１までのパス１０の間に
上記したマルチプレクサ１４が設けてあり、このマルチ
プレクサ１４を制御回路５により切り換えることで、入
力回路１のアドレスレジスタ１３側（パス４側）と、デ
ータレジスタ９側とを切り替えられるようになってい
る。尚、後述するように、テスト時、マルチプレクサ１
０１はアドレスレジスタ１３側を選択するように切り換
えられる。

【００５７】これにより、テストモード時では、図示さ
れない外部のテスタなどからパッド６を通してコマンド
が制御回路５に入力されると、制御回路５はマルチプレ
クサ３１の入力をマルチプレクサ１４側（パス１０側）
に切り換えると共に、マルチプレクサ１４をパス４側に
切り換え、更にマルチプレクサ１０１をアドレスレジス
タ１３側に切り換える。その後、アドレスレジスタ１３
に保存されたアドレスデータが読み出され、マルチプレ
クサ１０１、パス４、マルチプレクサ１４、３１を通っ
て出力レジスタ３２に保存される。この保存されたアド
レスが入出力パッド３３から出力ピン（図示せず）に接
続された外部のテスターなどに入力される。

【００５８】この場合、アドレスデータを直接出力回路
３から取り出して、あるタイミングで取り込んだアドレ
スデータをそのままの状態で確認できるので、レイトラ
イトを考慮して、メモリコア２２への書きこみサイクル
を追加したり、データコヒーレンシをサポートしている
場合に、データがメモリコア２２から読み出されている
のか、データレジスタ９から読み出されているかなどの
場合分けを考慮する必要が全くない。

【００５９】本実施の形態によれば、通常、メモリコア
２２からの読み出しのためのクリティカルパスに、新た
に追加されるものはないことと、データコヒーレンシ動
作時のデータレジスタ９からのデータ転送は、一般にメ
モリコア２２からの読み出しに比べて、時間的余裕があ
るので、転送パス１０にマルチプレクサ１４を追加して
も、通常の読み出し時の特性に何等の悪影響を与えず
に、アドレスデータを直接出力ピンから取り出すことが
できる。しかも、レイトライトやデータコヒーレンシを
意識することなく、図１に示した第１の実施の形態と同
様の効果を得ることができる。尚、マルチプレクサ１
４、３１を制御する制御回路５はチップの内部にあって
も、外部にあってもよい。

【００６０】図４は、本発明の半導体記憶装置の第４の
実施の形態を示したブロック図である。但し、図３に示
した第３の実施の形態と同一部には同一符号を用い、且
つその説明を適宜省略する。本例は、ｎ個の入力回路１
の他に、入力コントロールデータを保存するコントロー
ルレジスタ１５３を有するｌ個の入力回路１５を有し、
マルチプレクサ１４は制御回路５の制御により、アドレ
スレジスタ１３の出力側（正確にはマルチプレクサ１０
１の出力側）、データレジスタ９の出力側に加えてコン
トロールレジスタ１５３の出力側を選択して、パス１６
を選択できるようになっている。他の構成は図３に示し
た第３の実施の形態と同様で、データコーヒーレンシを
サポートすることができる。

【００６１】次に本実施の形態の動作について説明す
る。ｔＳ、ｔＨのテストモード時、パッド６から制御回
路５に入力されるコマンドにより、マルチプレクサ１４
がパス１６を選択するように切り換わると、パッド１５
１から入力バッファ１５２を通してコントロールレジス
タ１５３に保存されている入力コントロールデータをパ
ス１６、マルチプレクサ１４、３１を通して、直接出力
レジスタ３２に転送する。

【００６２】本実施の形態によれば、コントロール信号
についても出力ピンから直接取り出すことにより、コン
トロールレジスタ１３に入力されたコントロールデータ
を直接に確認することができる。このため、ｔＳ、ｔＨ
のテストにおいて、チェックしたいコントロールの種類
に応じて、いちいち必要なデータを書きこむ必要がなく
なり、テスト時間を大幅に短縮化でき、又そのコストを
低減することができると共に、テストの信頼性を向上さ
せることができる。

【００６３】尚、マルチプレクサ１４、３１を制御する
制御回路５はチップの内部にあっても、外部にあっても
よい。

【００６４】図５は、本発明の半導体記憶装置の第５の
実施の形態を示したブロック図である。本例はアドレス
データを入力する複数のパッド５１と、チェーン状にシ
リアルに接続され、パッド５１から入力されたアドレス
データを取り込む複数のＢ／Ｓセル（レジスタ）が設け
られている。

【００６５】図６は図５のａ部の拡大詳細図である。パ
ッド５１に入力バッファ５３を介して入力レジスタ５４
が接続されると共に、Ｂ／Ｓ（Boundary scan cell）セ
ル５２がマルチプレクサ５５の一方の入力を介して接続
されている。マルチプレクサ５５の他方の入力には入力
レジスタ５４の出力側が接続されている。更に、マルチ
プレクサの入力切り換えを制御する制御回路５６が設け
られている。

【００６６】次に本実施の形態の動作について説明す
る。本例は、テスト容易化技術のひとつの技術として、
Ｂ／Ｓセル５２を用いたテスト回路を搭載している。こ
のテストは、チップをボードに実装した際の各ピンの接
触を確認するために、テストモードにおいて各ピンへの
入力データを、各入力ピン毎に設けられた専用のＢ／Ｓ
セル５２と呼ばれるレジスタに取り込めるようにし、そ
の各ピンのＢ／Ｓセル５２をチェーン状にシリアル接続
し、チェーンの一端（ＴＤＯ）からＢ／Ｓセル５２内デ
ータをチップ外部に出力できるようにしてある。

【００６７】上記テストでは、マルチプレクサ５５は入
力バッファ５３の出力側を選択するように制御回路５に
より切り換わっている。これにより、パッド５１から入
力されたデータはＢ／Ｓセル５２へ取り込まれる。その
後、取り込まれたデータはチェーン内でシフトされるこ
とで、各ピンヘの入力データがＴＤＯピンからシリアル
に読み出され、各入力ピンに正しい入力ができているか
の確認が行われる。

【００６８】次にｔＳ、ｔＨのテストモード時では、外
部のテスター等からパッド６を通してコマンドが制御回
路５に入力され、この制御回路５よりマルチプレクサ５
５が入力レジスタ５４の出力側を選択するように切り換
わる。

【００６９】パッド５１から入力バッファ５３を通して
アドレスデータが入力され、入力レジスタに５４に保存
される。その後、この入力レジスタ５４から前記アドレ
スデータを読み出し、それをマルチプレクサ５５を通し
て、Ｂ／Ｓセル５２に転送して保存させる。

【００７０】その後、Ｂ／Ｓチェーンをシフトして行け
ば、アドレスピンからのデータが出てくる順番におい
て、アドレスレジスタ５４に取り込まれたアドレスデー
タを直接にＴＤＯピンから出力させることができ、前記
アドレスデータが各入力ピン毎に正しく入力されている
否かを確認することができる。

【００７１】本実施の形態によれば、各入力ピンからア
ドレスレジスタ５４に入力したアドレスデータをＢ／Ｓ
セル５２に転送した後、Ｂ／Ｓチェーンをシフトして前
記アドレスデータを直接外部に取り出すことができるた
め、図１の実施の形態と同様の効果を得ることができ
る。

【００７２】尚、上記第５の実施の形態で、パッド５１
からコントロールデータを入力すれば、コントロールデ
ータについてＢ／Ｓチェーンをシフトして直接外部に取
り出すことができ、上記と同様の効果を得ることができ
る。

【００７３】

【発明の効果】以上詳細に説明したように、第１、第
３、第４、第９の発明の半導体記憶装置によれば、アド
レスレジスタ群に取り込まれたデータをアドレス毎に直
接に確認できるので、ｔＳ、ｔＨのテストにおいて、チ
ェックしたいアドレスに応じて、いちいち必要なデータ
を書きこむ必要がなくなるため、テスト時間及びそのコ
ストを大幅に削減することができる。また、出力データ
の値によって、アドレスデータが正しいか否かを予測す
るのでなく、アドレスデータの値を直接チェックできる
ので、テスト結果の信頼性を向上させることができる。

【００７４】第２、第５、第６、第１０の発明の半導体
記憶装置によれば、コントロールレジスタ群に取り込ま
れたデータを直接に確認できるので、ｔＳ、ｔＨのテス
トにおいて、コントロールの種類に応じて、いちいち必
要なデータを書きこむ必要がなくなるため、テスト時間
及びそのコストを大幅に削減することができる。また、
出力データの値によって、コントロールデータが正しい
か否かを予測するのでなく、コントロールデータの値を
直接チェックできるので、テスト結果の信頼性を向上さ
せることができる。

【００７５】第７、第８の発明の半導体記憶装置によれ
ば、あるタイミングで取り込んだアドレスデータを、メ
モリ回路に記憶されたデータと無関係にテストできるの
で、レイトライトを考慮して、メモリ回路への書きこみ
サイクルを追加したり、データコヒーレンシをサポート
している場合に、データがメモリ回路から読み出されて
いるのか、データレジスタ群から読み出されているかな
どを場合分けする必要もなくなり、しかも、一回のテス
トで、アドレス毎に、アドレスデータの取り込みの正誤
を確認できるので、アドレスピン毎にｔＳ、ｔＨのマー
ジンの実力チェックができ、各アドレス毎に別々にｔ
Ｓ、ｔＨを振ってテストをする必要が無く、テスト時間
及びそのコストを大幅に削減することができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の第１の実施の形態を
示したブロック図である。

【図２】本発明の半導体記憶装置の第２の実施の形態を
示したブロック図である。

【図３】本発明の半導体記憶装置の第３の実施の形態を
示したブロック図である。

【図４】本発明の半導体記憶装置の第４の実施の形態を
示したブロック図である。

【図５】本発明の半導体記憶装置の第５の実施の形態を
示したブロック図である。

【図６】図５のａ部の拡大詳細図である。

【図７】同期型メモリで仕様上規定されるセットアップ
時間とホールド時間を説明するタイムチャートである。

【図８】同期型メモリにおけるレイトライト動作を説明
するタイムチャートである。

【図９】同期型メモリにおけるレイトライト動作を説明
するタイムチャートである。

【符号の説明】

１、１５ 入力回路 ２ メモリ回路 ３ 出力回路 ４、１０ パス ５、５６ 制御回路 ６、７、１１、５１、５７、１５１ パッド ８、１４、３１、５５、１０１ マルチプレクサ ９ データレジスタ １２、５３、１５２ 入力バッファ １３、１００ アドレスレジスタ ２１ デコーダー ２２ メモリコア ２３ センスアンプ ３２ 出力レジスタ ３３ 入出力パッド ５２ Ｂ／Ｓセル ５４ 入力レジスタ １５３ コントロールレジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３６２Ｓ ３７１Ａ Ｆターム(参考） 2G032 AA07 AC10 AD06 AE07 AE10 AE11 AG02 AG07 AH01 AK14 AK16 AL00 5B015 HH01 HH03 JJ21 KB35 KB43 KB84 KB91 MM07 NN03 RR01 5B024 AA15 BA21 BA29 CA07 EA02 EA04 5L106 DD03 DD12 DD32 EE01 EE03 GG05 9A001 BB04 HH34 JJ45 KZ31 KZ54 LL05

Claims (10)

【特許請求の範囲】
1. 【請求項１】 外部入力クロックに同期して入力された
   アドレスデータを保存するレジスタ群と、 データを外部に出力する出力回路群と、 テストモード時、前記レジスタ群に保存されたアドレス
   データを読み出して前記出力回路群に直接転送すること
   により外部に出力する読み出し手段とを具備したことを
   特徴とする半導体記憶装置。
2. 【請求項２】 外部入力クロックに同期して入力された
   コントロールデータを保存するレジスタ群と、 データを外部に出力する出力回路群と、 テストモード時、前記レジスタ群に保存されたコントロ
   ールデータを読み出して前記出力回路群に直接転送する
   ことにより外部に出力する読み出し手段とを具備したこ
   とを特徴とする半導体記憶装置。
3. 【請求項３】 外部入力クロックに同期して入力された
   アドレスデータを保存するレジスタ群と、 データを外部に出力する出力回路群と、 前記入力アドレスデータで指定された場所にデータを記
   憶するメモリ回路と、 前記レジスタ群に保存されたアドレスデータか、又は前
   記メモリ回路に記憶されたデータのいずれか一方を選択
   して前記出力回路群に転送する選択手段と、 テストモード時に、前記選択手段が前記レジスタ群に保
   存されているアドレスデータを選択して前記出力回路に
   転送するように前記選択手段を制御する制御手段とを具
   備したことを特徴とする半導体記憶装置。
4. 【請求項４】 前記レジスタの数をｎ個とし、前記出力
   回路の数をｍ個とし、ｎ＞ｍの場合、前記選択手段の前
   段に、ｍ個の前記レジスタに保存されているｍ本のアド
   レスデータを選択して前記選択手段に出力することを順
   次ｋ回繰り返し、（ｎ−ｍｋ）≦ｍになった時、残りの
   （ｎ−ｍｋ）個の前記レジスタに保存されている（ｎ−
   ｍｋ）本のアドレスデータを選択して前記選択手段に送
   出する第２の選択手段を設けたことを特徴とする請求項
   ３記載の半導体記憶装置。
5. 【請求項５】 外部入力クロックに同期して入力コント
   ロールデータを保存するレジスタ群と、 データを外部に出力する出力回路群と、 データを記憶するメモリ回路と、 前記レジスタ群に保存されたコントロールデータか、又
   は前記メモリ回路に記憶されたデータのいずれか一方を
   選択して前記出力回路群に転送する選択手段と、 テストモード時に、前記選択手段が前記レジスタ群に保
   存されているコントロールデータを選択して前記出力回
   路に転送するように前記選択手段を制御する制御手段と
   を具備したことを特徴とする半導体記憶装置。
6. 【請求項６】 前記レジスタの数をｎ個とし、前記出力
   回路の数をｍ個とし、ｎ＞ｍの場合、前記選択手段の前
   段に、ｍ個の前記レジスタに保存されているｍ本のコン
   トロールデータを選択して前記選択手段に出力すること
   を順次ｋ回繰り返し、（ｎ−ｍｋ）≦ｍになった時、残
   りの（ｎ−ｍｋ）個の前記レジスタに保存されている
   （ｎ−ｍｋ）本のコントロールデータを選択して前記選
   択手段に送出する第２の選択手段を設けたことを特徴と
   する請求項５記載の半導体記憶装置。
7. 【請求項７】 外部入力クロックに同期して入力された
   アドレスデータを保存する第１のレジスタ群と、 レライト用にアドレスデータを保存する第３のレジスタ
   群と、 外部入力クロックに同期して入力されたデータをレライ
   ト用に保存する第２のレジスタ群と、 前記入力アドレスデータで指定された場所にデータを記
   憶するメモリ回路と、 データを外部に出力する出力回路群と、 書き込み入力データを前記メモリ回路に記憶する前に一
   旦保存するデータレジスタ群と、 前記第１のレジスタ群に保存されたアドレスデータと前
   記第３のレジスタ群に保存されたアドレスデータを比較
   し、その全て或いは、一部が一致した場合にヒット信号
   を発生する判定手段と、 前記第１のレジスタ群に保存されたアドレスデータ、又
   は前記第２のレジスタ群に保存されたデータの一方を選
   択して出力する第１の選択手段と、 前記メモリ回路に記憶されたデータ、又は前記第１の選
   択手段の出力データのいずれか一方を選択して前記出力
   回路群に転送する第２の選択手段と、 通常モード時、前記第２の選択手段が前記メモリ回路に
   記憶されたデータを選択して前記出力回路に転送するよ
   うに前記第２の選択手段を制御すると共に、前記第１の
   選択手段が前記データレジスタ群に保存されたデータを
   選択して前記第２の選択手段に出力するように前記第１
   の選択手段を制御し且つ、その際に前記判定手段により
   ヒット信号が発生されると、前記第２の選択手段がその
   時だけ前記第１の選択手段の出力データを選択して前記
   出力回路群に転送するように前記第２の選択手段を制御
   し、テストモード時、前記第２の選択手段が前記第１の
   選択手段の出力データを選択して前記出力回路群に転送
   するように前記第２の選択手段を制御すると共に、前記
   第１の選択手段が前記第１のレジスタ群に保存されたア
   ドレスデータを選択して前記第２の選択手段に出力する
   ように前記第１の選択手段を制御する制御手段とを具備
   したことを特徴とする半導体記憶装置。
8. 【請求項８】 外部入力クロックに同期して入力された
   アドレスデータを保存する第１のレジスタ群と、 レライト用にアドレスデータを保存する第４のレジスタ
   群と、 外部入力クロックに同期して入力されたデータを保存す
   る第２のレジスタ群と、 外部入力クロックに同期して入力されたコントロールデ
   ータを保存する第３のレジスタ群と、 前記入力アドレスデータで指定された場所にデータを記
   憶するメモリ回路と、 データを外部に出力する出力回路群と、 書き込み入力データを前記メモリ回路に記憶する前に一
   旦保存するデータレジスタ群と、 前記第１のレジスタ群に保存されたアドレスデータと前
   記第４のレジスタ群に保存されたアドレスデータを比較
   し、その全て或いは、一部が一致した場合にヒット信号
   を発生する判定手段と、 前記第１のレジスタ群に保存されたアドレスデータ、前
   記第３のレジスタ群に保存されたコントロールデータ、
   又は前記第２のレジスタ群に保存されたデータのいずれ
   か一つを選択して出力する第１の選択手段と、 前記メモリ回路に記憶されたデータ、又は前記第１の選
   択手段の出力データのいずれか一方を選択して前記出力
   回路群に転送する第２の選択手段と、 通常モード時、前記第２の選択手段が前記メモリ回路に
   記憶されたデータを選択して前記出力回路群に転送する
   ように前記第２の選択手段を制御すると共に、前記第１
   の選択手段が前記データレジスタ群に保存されたデータ
   を選択して前記第２の選択手段に出力するように前記第
   １の選択手段を制御し且つ、その際に前記判定手段によ
   りヒット信号が発生されると、前記第２の選択手段がそ
   の時だけ前記第１の選択手段の出力データを選択して前
   記出力回路群に転送するように前記第２の選択手段を制
   御し、テストモード時、前記第２の選択手段が前記第１
   の選択手段の出力データを選択して前記出力回路群に転
   送するように前記第２の選択手段を制御すると共に、前
   記第１の選択手段が前記第１のレジスタ群に保存された
   アドレスデータ、又は前記第３のレジスタ群に保存され
   たコントロールデータのいずれか一方を選択して前記第
   ２の選択手段に出力するように前記第１の選択手段を制
   御する制御手段とを具備したことを特徴とする半導体記
   憶装置。
9. 【請求項９】 通常動作時に、外部入力クロックに同期
   して入力されたアドレスデータを保存する第１のレジス
   タ群と、 第１のテストモード時、外部入力テストクロックに同期
   して入力されたデータを保存する第２のレジスタ群と、 前記第２のレジスタ群をシリアルに接続してその保存デ
   ータを順番に読み出す出力手段と、 第２のテストモード時、前記第１のレジスタ群に保存さ
   れたアドレスデータを前記第２のレジスタ群に転送して
   保存させる転送手段とを具備し、 前記転送手段により前記第２のレジスタ群に転送された
   アドレスデータを前記出力手段により外部に順番に読み
   出すことを特徴とする半導体記憶装置。
10. 【請求項１０】 通常動作時に、外部入力クロックに同
    期して入力されたコントロールデータを保存する第１の
    レジスタ群と、 第１のテストモード時、外部入力テストクロックに同期
    して入力されたデータを保存する第２のレジスタ群と、 前記第２のレジスタ群をシリアルに接続してその保存デ
    ータを順番に読み出す出力手段と、 第２のテストモード時、前記第１のレジスタ群に保存さ
    れたコントロールデータを前記第２のレジスタ群に転送
    して保存させる転送手段とを具備し、 前記転送手段により前記第２のレジスタ群に転送された
    コントロールデータを前記出力手段により外部に順番に
    読み出すことを特徴とする半導体記憶装置。