JP3736701B2 - 半導体メモリ装置の並列テスト回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置の並列テスト回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置、特にＤＲＡＭの高容量化及び高集積化に伴ってチップサイズ(chip size) は大きくなり、その分テスト時間も長くなってきている。ところで、テストにより検出されるメモリセル不良の多くはシングルビット不良(single bit fail) であるが、このシングルビット不良の有無を検証するためにシングルビットを一つずつ順次にテストするのは、テスト時間及びテスト費用の面で不適当である。従って、短時間で不良チップか否かをチェックできるテスト回路の必要性が大きくなり、これを実現したのがマルチビット並列テスト(multi-bit parallel test) 回路である。この分野で広く知られているように、マルチビット並列テスト回路は、全てのメモリセルに同一のデータを優先的に書き込んだ後、メモリセルに記憶されたデータを一回のアクセスサイクルの間に多数個読み出すと共に、この読み出しデータを比較器で比較し、その結果、状態の異なる読み出しデータを検出することでセル不良を感知できるようになっている。
【０００３】
図１は、ワン・ゼロ比較器（ONE ZERO COMPARATOR）Ｓ２にワン・ゼロ・ハイインピーダンス比較器（ONE ZERO Hi-Z COMPARATOR）Ｓ３がオプション(ＯＰＴＩＯＮ)として追加された一般的な並列テスト回路のデータパスを示すものである。
【０００４】
図１のマルチビット並列テスト回路では、上述のように一回のテスト動作時で多数のシングルビットが同時にテストされる。このマルチビット並列テスト回路は大別して２つに分類できる。その一つは、データ出力バッファの出力が“０”のときに“合格”で“１”のときに“不良”を表すワン・ゼロ比較器Ｓ２であり、他の一つは、データ出力バッファの出力が正常な場合（即ち、“０”或いは“１”のデータのとき）にはその出力データのパターンまで分かるようになっており、不良の場合にはハイインピーダンス（Ｈｉ−Ｚ）が出力されるようになっているワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３である。これら２つの方式のうち、未だに標準的な方式は無くこの２つの方式が状況に応じて設定され用いられているが、現在一般的に採用されているテスト方式としてはワン・ゼロ比較器Ｓ２にワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３をオプションとして追加して使用する図１のような回路構成としているのが実状である。
【０００５】
図１において、メモリアレイは複数のメモリバンクに分割され、各メモリバンクは所定数のメモリブロック（ＡＲＲＡＹ＆ＩＯ）に分けられる。図１では、上下２段で２つのメモリバンクと、４つのメモリブロックとしたメモリアレイの構成を一例として示してある。そして、各メモリブロックには、所定数のデータライン（以下、“ＤＯライン”とする）と、各ＤＯラインと電気的に接続された一つのＤＯラインマルチプレクサ（以下、“ＤＯ ＭＵＸ”とする）Ｓ１と、各ＤＯラインに接続されたワン・ゼロ比較器Ｓ２と、ワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３が接続される。各メモリブロックのＤＯ ＭＵＸＳ１と、ワン・ゼロ比較器Ｓ２と、ワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３の各出力端は、各メモリブロックごとに設けてあるファーストデータバス（以下、“ＦＤＢ”とする）に共通に接続される。図１の回路構成では、メモリブロックの数が４つなので、ＦＤＢも４本となっている。ＦＤＢは、ファーストデータバス比較器（以下、“ＦＤＢ比較器”とする）Ｓ４の入力端と電気的に接続され、ＦＤＢ比較器Ｓ４の出力端はセカンドデータバス（以下、“ＳＤＢ”とする）に接続されている。ＳＤＢは、ＮＡＮＤゲート１を通じて併合データバス（以下、“ＭＤＢ”とする）に接続され、ＭＤＢのバス端はデータバスマルチプレクサ（以下、“ＤＢ ＭＵＸ”とする）Ｓ５の入力端に接続されている。ＤＢ ＭＵＸＳ５の出力端はデータ出力バッファ（以下、“ＤＯＵＴ”とする）Ｓ６の入力端に接続される。なお、図１における下段に示すメモリバンクの構成は、上記のような上段のメモリバンクの構成と同じである。
【０００６】
図２〜図７は図１の並列テスト回路の詳細回路図で、図２は比較器（ワン・ゼロ比較器Ｓ２及びワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３）のイネーブルクロック発生回路、図３は比較器（ワン・ゼロ比較器Ｓ２及びワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３）のイネーブル信号発生回路、図４は比較器（ワン・ゼロ比較器Ｓ２及びワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３）、図５はＦＤＢ比較器Ｓ４、図６はＭＤＢ回路、図７はＤＢ ＭＵＸＳ５をそれぞれ示している。
【０００７】
ここで、上記並列テスト回路の動作説明をすると、ノーマルモード動作時では、アレイから読み出されてＤＯラインに載せられたデータがＤＯ ＭＵＸＳ１を通じてＦＤＢに送られ、ＳＤＢとＭＤＢを経てＤＯＵＴに伝達される。ＤＯＵＴＳ６へ伝達されたデータはチップの外部へ伝送される。
【０００８】
一方、並列テスト動作時では、図１のようにワン・ゼロテスト方式を基本とし、ワン・ゼロ・Ｈｉ−Ｚテスト方式をオプションとして用いる場合に、ＤＯラインに載せられたデータは比較器、即ちワン・ゼロ比較器Ｓ２又はワン・ゼロ・Ｈｉ- Ｚ比較器Ｓ３で１次比較動作が行われ、ワン・ゼロ比較器Ｓ２又はワン・ゼロ・Ｈｉ- Ｚ比較器Ｓ３を通じて出力されるデータはＦＤＢに載せられる。ＦＤＢ上のデータはＦＤＢ比較器Ｓ４で２次比較動作を経てからＳＤＢ、ＮＡＮＤゲート１、ＭＤＢを順に経由し、ＤＢ ＭＵＸＳ５及びＤＯＵＴＳ６を介してチップ外部へ伝送される。メモリセルに記憶されたデータは、上記のような比較器による比較動作を経ることで不良の有無が検証されるようになっている。前記比較器の比較動作は、図４及び図５に示すような排他的論理和回路(exclusive OR)を使用すると、簡単に解決される。
【０００９】
そして、並列テスト動作時に出力データの状態変更を行う際には、オプションとなっている回路を動作させて実行する。まず、図２に示す比較器イネーブル回路に示したＰＦＣＯＭは、並列テストモードの実行を知らせる外部信号ＰＦＴＥが論理“ハイ”で、ローアドレスストローブ信号ＲＡＳＢを受けて同期する信号ＰＹＥが論理“ハイ”で、読出し動作の実行を知らせるＷＥＢバッファの出力ＰＷＲが論理“ロウ”で、カラムアドレスストローブ信号ＣＡＳＢをバッファリングするＣＡＳＢバッファの出力ＰＣが論理“ハイ”である場合に、論理“ハイ”にイネーブルされる。そして、図３で示すワン・ゼロ比較器Ｓ２とワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３のイネーブル回路で、信号ＰＦＣＯＭＤが論理“ハイ”にイネーブルされると、ワン・ゼロ比較器Ｓ２によってワン・ゼロテストモードが実行される。一方、イネーブル信号ＰＨＬＺＥが論理“ハイ”にイネーブルされて信号ＰＦＣＯＭＤＰが論理“ハイ”にイネーブルされると、ワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３によってワン・ゼロ・Ｈｉ−Ｚテストモードが実行される。
【００１０】
以上の回路構成から分かるように、従来技術では各ＤＯラインごとにＤＯ ＭＵＸＳ１と、ワン・ゼロ比較器Ｓ２と、ワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３が全て必要となる。即ち、図４の回路が必ず無ければならない。また、データ経路(data path) の前半部からデータ出力バッファまでのパスを必要に応じて異にしなければならないため、レイアウト及び各回路の制御が相当に複雑となってしまう。さらに、このような従来回路でワン・ゼロテストモード動作やワン・ゼロ・Ｈｉ−Ｚテストモード動作を円滑に行うためには、個々のメモリブロックごとに各モードを実行するための比較器（ワン・ゼロ比較器Ｓ２及びワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３）が全て接続されなければならないし、前記比較器のバスラインが非常に複雑に接続されてレイアウトサイズが相当に大きくなり、制御動作がかなり複雑になる。
【００１１】
【発明が解決しようとする課題】
以上のような従来の並列テスト回路を背景になされたのが本発明であって、その目的は、チップ面積を減少した半導体メモリ装置の並列テスト回路を提供することにある。
【００１２】
また、本発明は、単純な制御により並列テスト動作を高速で実行する半導体メモリ装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
このような目的を達成するために本発明は、メモリアレイを構成する複数のメモリブロックについてメモリセルの不良テストを行う半導体メモリ装置の並列テスト回路について、各メモリブロックについての複数のデータ出力ラインを通じて伝送されるセルデータを比較し一致したときは比較したセルデータに対応するデータを出力し、不一致のときは高インピーダンス状態を出力する第１比較器と、各メモリブロックの第１比較器の出力端が接続され、各第１比較器の出力を比較し一致したときは比較したセルデータに対応するデータを出力し、不一致のときは高インピーダンス状態を出力する第２比較器と、第２比較器の出力をマルチプレクシングするマルチプレクサと、マルチプレクサの出力端と選択的に接続される第１スイッチング手段及び第２スイッチング手段と、第１スイッチング手段又は第２スイッチング手段の何れかの出力端が接続され、第１スイッチング手段又は第２スイッチング手段の出力をバッファリングするデータ出力バッファと、を備えており、所定の第１テストモード動作時には第１スイッチング手段をマルチプレクサと接続させ、所定の第２テストモード動作時には第２スイッチング手段をマルチプレクサと接続させるようにして、２方式のデータテストモードを実行するようになっていることを特徴とする並列テスト回路を提供する。
【００１４】
また、本発明は、メモリアレイを構成する複数のメモリブロックについてメモリセルの不良テストを行う半導体メモリ装置の並列テスト回路について、各メモリブロックについての複数のデータ出力ラインを通じて伝送されるセルデータを比較し一致したときは比較したセルデータに対応するデータを出力し、不一致のときは高インピーダンス状態を出力する第１比較器と、各メモリブロックの第１比較器の出力端が接続され、各第１比較器の出力を比較し一致したときは比較したセルデータに対応するデータを出力し、不一致のときは高インピーダンス状態を出力する第２比較器と、第２比較器の出力をマルチプレクシングするマルチプレクサと、回路内部にマルチプレクサの出力端に接続される第１スイッチング手段及び第２スイッチング手段を有し、マルチプレクサの出力をバッファリングするデータ出力バッファと、を備えており、所定の第１テストモード動作時には第１スイッチング手段をデータ出力バッファに接続させ、所定の第２テストモード動作時には第２スイッチング手段をデータ出力バッファに接続させるようにして、２方式のデータテストモードを実行するようになっていることを特徴とする半導体メモリ装置の並列テスト回路を提供する。
【００１５】
上記のような並列テスト回路については、第１テストモード動作時に所定のテスト動作だけを行うワン・ゼロ方式を行うようにしたり、第２テストモード動作時に所定のテスト動作と前記テストによるデータ状態の検証動作と、を行うワン・ゼロ・ハイインピーダンス方式を行うようにすることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。
【００１７】
図８は、本発明の一実施形態による並列テスト動作時のデータパスを示すものである。同図において、メモリアレイは複数のメモリバンクに分割され、各メモリバンクは所定数のメモリブロックに分けられている。４メガビット或いは１６メガビット容量のメモリ装置のメモリアレイは、通常４個のメモリバンクと１６個のメモリブロックに分割されるが、図８では、便宜上、２個のメモリバンクと４個のメモリブロックのみを示してある。各メモリブロックには、所定数のＤＯラインと、各ＤＯラインに電気的に連結された一つのＤＯ ＭＵＸＳ７と、各ＤＯラインと接続されたワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ８とを備えている。ＤＯ ＭＵＸＳ７の出力端とワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ８の出力端とは共通するＦＤＢに接続される。この図８に示す回路構成では、メモリブロックの個数が４つなので、ＦＤＢの個数も４つである。ＦＤＢは、ＦＤＢ比較器Ｓ９の入力端と電気的に接続される。ＦＤＢ比較器Ｓ９の出力端はＳＤＢに接続され、ＳＤＢはＮＡＮＤゲート１０を介してＭＤＢと接続される。ＭＤＢのバス端は、ＤＢスイッチ（０，１）又はＤＢスイッチ（０，１，Ｈｉ−Ｚ）の何れかに対して選択的に接続される。ＤＢスイッチ（０，１）とＤＢスイッチ（０，１，Ｈｉ−Ｚ）の出力端は、出力バッファＤＯＵＴＳ１２の入力端に接続される。なお、図８における下段に示すメモリバンクの構成は、上記のような上段のメモリバンクの構成と同一である。
【００１８】
このような回路構成が図１の回路構成と相違する点は次に示す通りである。即ち、図８の回路では、図１で各ＤＯラインに接続してあるワン・ゼロ比較器を無くし、ＤＢ ＭＵＸＳ１０とＤＯＵＴＳ１２との間に選択的に接続される２個のスイッチを接続してある。従って、データ不良の有無だけを検証したいとき（ワン・ゼロテストモードのとき）には、ＤＢスイッチ（０，１）Ｓ１１をＤＢ ＭＵＸＳ１０の出力端に接続させるようにする。また、データ不良の有無に加えてデータの状態をも一度のテスト動作で検証したいとき（ワン・ゼロ・Ｈｉ−Ｚテストモードのとき）には、ＤＢスイッチ（０，１，Ｈｉ−Ｚ）Ｓ１１をＤＢ ＭＵＸＳ１０の出力端に接続させる。このような選択接続を行うことによって、図１のワン・ゼロ比較器を無くしても上述したワン・ゼロテストモードとワン・ゼロ・Ｈｉ−Ｚテストモードの二つのテスト方式を選択的に実行することができるようになる。これにより、ＤＯラインにはノーマル動作時に必要なＤＯ ＭＵＸ層とワン・ゼロ・Ｈｉ−Ｚ比較器だけ連結されており、２個のＤＢスイッチにより各モードに該当する動作を選択的に行う。従って、回路のレイアウトサイズを極小化しながら従来と同一の並列テスト動作を行う回路が実現される。
【００１９】
図９は、図８を構成する比較器（ワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ８）のイネーブルクロック発生回路、図１０は図８を構成する比較器（ワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ８）のイネーブル信号発生回路、図１１は図８を構成する比較器（ワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ８）の詳細回路図である。図１２は図８を構成するＦＤＢ比較器Ｓ９の詳細回路図、図１３は図８を構成するＭＤＢ回路の詳細回路図、図１４は図８を構成するＤＢマルチプレクサＳ１０の詳細回路図である。
【００２０】
個々のメモリブロックにそれぞれ接続されるＤＯ ＭＵＸＳ７とワン・ゼロ・Ｈｉ- Ｚ比較器Ｓ８は、図８のようにＤＯラインに接続されている。ＤＯラインを通過したデータはＦＤＢラインに載せられてＦＤＢ比較器Ｓ９を通じてＳＤＢ及びＭＤＢラインに伝達される。このようなデータは、図１４に示す回路構成のＤＢ ＭＵＸＳ７のバス端からワン・ゼロテストモード又はワン・ゼロ・Ｈｉ−Ｚテストモードの何れかのデータパスへ選択的にスイッチングされてからデータ出力バッファＤＯＵＴへ伝達される。
【００２１】
図９の並列テストイネーブル回路では、外部印加信号ＰＦＴＥと、ローアドレスストローブ信号ＲＡＳＢと同期されるＰＹＥと、カラムアドレスストローブ信号ＣＡＳＢをバッファリングするＣＡＳＢバッファの出力ＰＣとが全て論理“ハイ”に印加されると共に、ＷＥＢバッファの出力ＰＷＲが論理“ロウ”であるときに、ＰＦＣＯＭが“ハイ”にイネーブルされる。
【００２２】
図１１はＤＯラインに接続した比較器（ワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ８）の詳細回路図であって、並列テスト時にＤＯラインに載せられたデータが全て論理“ハイ”であれば、ＭＤＯＩは論理“ハイ”、ＭＤＯＩＢは論理“ロウ”になり、ＤＯラインに載せられたデータが論理“ロウ”であれば、ＭＤＯＩは論理“ロウ”、ＭＤＯＩＢは論理“ハイ”になる。一方、ワン・ゼロ・Ｈｉ- ＺテストモードでＤＯラインのデータが異なる場合には、ＭＤＯＩとＭＤＯＩＢは全て論理“ハイ”になる。図１４のＰＨＬＺＥはワン・ゼロ・Ｈｉ−Ｚモードイネーブル信号で、外部から印加される。
【００２３】
図１５は、本発明の他の実施形態による並列テスト動作時のデータパスを示すものである。図８との相違点は、ＤＢラインまではワン・ゼロ・Ｈｉ−Ｚモードで出力データが載せられ、その後データ出力バッファ自体に備えるスイッチでモード選択を決定して出力データが出力されることにある。図１５のような回路構成としても従来の並列テスト回路よりチップサイズのサイズダウン及び動作速度の高速化が実現される。
【００２４】
【発明の効果】
本発明の並列テスト回路によれば、従来回路のようにモードの異なる複数の並列テストを実行するためにメモリブロックごとに必要とされていたＤＯラインに連結されるバスラインと比較器の数を可及的に少なくすることができるので、これにより高集積化を図ることができると共に、その制御動作も簡素化でき動作速度を高速化することができる。
【図面の簡単な説明】
【図１】従来技術による並列テスト時のデータパスを示す図。
【図２】図１を構成する比較器のイネーブルクロック発生回路を示す図。
【図３】図１を構成する比較器のイネーブル信号発生回路を示す図。
【図４】図１を構成する比較器の詳細回路図。
【図５】図１を構成するＦＤＢ比較器の詳細回路図。
【図６】図１を構成するＭＤＢ回路の詳細回路図。
【図７】図１を構成するＤＢマルチプレクサの詳細回路図。
【図８】本発明の一実施形態による並列テスト時のデータパスを示す図。
【図９】図８を構成する比較器のイネーブルクロック発生回路を示す図。
【図１０】図８を構成する比較器のイネーブル信号発生回路を示す図。
【図１１】図８を構成する比較器の詳細回路図。
【図１２】図８を構成するＦＤＢ比較器の詳細回路図。
【図１３】図８を構成するＭＤＢ回路の詳細回路図。
【図１４】図８を構成するＤＢマルチプレクサの詳細回路図。
【図１５】本発明の他の実施形態による並列テスト時のデータ経路を示す図。
【発明の属する技術分野】
本発明は、半導体メモリ装置の並列テスト回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置、特にＤＲＡＭの高容量化及び高集積化に伴ってチップサイズ(chip size) は大きくなり、その分テスト時間も長くなってきている。ところで、テストにより検出されるメモリセル不良の多くはシングルビット不良(single bit fail) であるが、このシングルビット不良の有無を検証するためにシングルビットを一つずつ順次にテストするのは、テスト時間及びテスト費用の面で不適当である。従って、短時間で不良チップか否かをチェックできるテスト回路の必要性が大きくなり、これを実現したのがマルチビット並列テスト(multi-bit parallel test) 回路である。この分野で広く知られているように、マルチビット並列テスト回路は、全てのメモリセルに同一のデータを優先的に書き込んだ後、メモリセルに記憶されたデータを一回のアクセスサイクルの間に多数個読み出すと共に、この読み出しデータを比較器で比較し、その結果、状態の異なる読み出しデータを検出することでセル不良を感知できるようになっている。
【０００３】
図１は、ワン・ゼロ比較器（ONE ZERO COMPARATOR）Ｓ２にワン・ゼロ・ハイインピーダンス比較器（ONE ZERO Hi-Z COMPARATOR）Ｓ３がオプション(ＯＰＴＩＯＮ)として追加された一般的な並列テスト回路のデータパスを示すものである。
【０００４】
図１のマルチビット並列テスト回路では、上述のように一回のテスト動作時で多数のシングルビットが同時にテストされる。このマルチビット並列テスト回路は大別して２つに分類できる。その一つは、データ出力バッファの出力が“０”のときに“合格”で“１”のときに“不良”を表すワン・ゼロ比較器Ｓ２であり、他の一つは、データ出力バッファの出力が正常な場合（即ち、“０”或いは“１”のデータのとき）にはその出力データのパターンまで分かるようになっており、不良の場合にはハイインピーダンス（Ｈｉ−Ｚ）が出力されるようになっているワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３である。これら２つの方式のうち、未だに標準的な方式は無くこの２つの方式が状況に応じて設定され用いられているが、現在一般的に採用されているテスト方式としてはワン・ゼロ比較器Ｓ２にワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３をオプションとして追加して使用する図１のような回路構成としているのが実状である。
【０００５】
図１において、メモリアレイは複数のメモリバンクに分割され、各メモリバンクは所定数のメモリブロック（ＡＲＲＡＹ＆ＩＯ）に分けられる。図１では、上下２段で２つのメモリバンクと、４つのメモリブロックとしたメモリアレイの構成を一例として示してある。そして、各メモリブロックには、所定数のデータライン（以下、“ＤＯライン”とする）と、各ＤＯラインと電気的に接続された一つのＤＯラインマルチプレクサ（以下、“ＤＯ ＭＵＸ”とする）Ｓ１と、各ＤＯラインに接続されたワン・ゼロ比較器Ｓ２と、ワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３が接続される。各メモリブロックのＤＯ ＭＵＸＳ１と、ワン・ゼロ比較器Ｓ２と、ワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３の各出力端は、各メモリブロックごとに設けてあるファーストデータバス（以下、“ＦＤＢ”とする）に共通に接続される。図１の回路構成では、メモリブロックの数が４つなので、ＦＤＢも４本となっている。ＦＤＢは、ファーストデータバス比較器（以下、“ＦＤＢ比較器”とする）Ｓ４の入力端と電気的に接続され、ＦＤＢ比較器Ｓ４の出力端はセカンドデータバス（以下、“ＳＤＢ”とする）に接続されている。ＳＤＢは、ＮＡＮＤゲート１を通じて併合データバス（以下、“ＭＤＢ”とする）に接続され、ＭＤＢのバス端はデータバスマルチプレクサ（以下、“ＤＢ ＭＵＸ”とする）Ｓ５の入力端に接続されている。ＤＢ ＭＵＸＳ５の出力端はデータ出力バッファ（以下、“ＤＯＵＴ”とする）Ｓ６の入力端に接続される。なお、図１における下段に示すメモリバンクの構成は、上記のような上段のメモリバンクの構成と同じである。
【０００６】
図２〜図７は図１の並列テスト回路の詳細回路図で、図２は比較器（ワン・ゼロ比較器Ｓ２及びワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３）のイネーブルクロック発生回路、図３は比較器（ワン・ゼロ比較器Ｓ２及びワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３）のイネーブル信号発生回路、図４は比較器（ワン・ゼロ比較器Ｓ２及びワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３）、図５はＦＤＢ比較器Ｓ４、図６はＭＤＢ回路、図７はＤＢ ＭＵＸＳ５をそれぞれ示している。
【０００７】
ここで、上記並列テスト回路の動作説明をすると、ノーマルモード動作時では、アレイから読み出されてＤＯラインに載せられたデータがＤＯ ＭＵＸＳ１を通じてＦＤＢに送られ、ＳＤＢとＭＤＢを経てＤＯＵＴに伝達される。ＤＯＵＴＳ６へ伝達されたデータはチップの外部へ伝送される。
【０００８】
一方、並列テスト動作時では、図１のようにワン・ゼロテスト方式を基本とし、ワン・ゼロ・Ｈｉ−Ｚテスト方式をオプションとして用いる場合に、ＤＯラインに載せられたデータは比較器、即ちワン・ゼロ比較器Ｓ２又はワン・ゼロ・Ｈｉ- Ｚ比較器Ｓ３で１次比較動作が行われ、ワン・ゼロ比較器Ｓ２又はワン・ゼロ・Ｈｉ- Ｚ比較器Ｓ３を通じて出力されるデータはＦＤＢに載せられる。ＦＤＢ上のデータはＦＤＢ比較器Ｓ４で２次比較動作を経てからＳＤＢ、ＮＡＮＤゲート１、ＭＤＢを順に経由し、ＤＢ ＭＵＸＳ５及びＤＯＵＴＳ６を介してチップ外部へ伝送される。メモリセルに記憶されたデータは、上記のような比較器による比較動作を経ることで不良の有無が検証されるようになっている。前記比較器の比較動作は、図４及び図５に示すような排他的論理和回路(exclusive OR)を使用すると、簡単に解決される。
【０００９】
そして、並列テスト動作時に出力データの状態変更を行う際には、オプションとなっている回路を動作させて実行する。まず、図２に示す比較器イネーブル回路に示したＰＦＣＯＭは、並列テストモードの実行を知らせる外部信号ＰＦＴＥが論理“ハイ”で、ローアドレスストローブ信号ＲＡＳＢを受けて同期する信号ＰＹＥが論理“ハイ”で、読出し動作の実行を知らせるＷＥＢバッファの出力ＰＷＲが論理“ロウ”で、カラムアドレスストローブ信号ＣＡＳＢをバッファリングするＣＡＳＢバッファの出力ＰＣが論理“ハイ”である場合に、論理“ハイ”にイネーブルされる。そして、図３で示すワン・ゼロ比較器Ｓ２とワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３のイネーブル回路で、信号ＰＦＣＯＭＤが論理“ハイ”にイネーブルされると、ワン・ゼロ比較器Ｓ２によってワン・ゼロテストモードが実行される。一方、イネーブル信号ＰＨＬＺＥが論理“ハイ”にイネーブルされて信号ＰＦＣＯＭＤＰが論理“ハイ”にイネーブルされると、ワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３によってワン・ゼロ・Ｈｉ−Ｚテストモードが実行される。
【００１０】
以上の回路構成から分かるように、従来技術では各ＤＯラインごとにＤＯ ＭＵＸＳ１と、ワン・ゼロ比較器Ｓ２と、ワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３が全て必要となる。即ち、図４の回路が必ず無ければならない。また、データ経路(data path) の前半部からデータ出力バッファまでのパスを必要に応じて異にしなければならないため、レイアウト及び各回路の制御が相当に複雑となってしまう。さらに、このような従来回路でワン・ゼロテストモード動作やワン・ゼロ・Ｈｉ−Ｚテストモード動作を円滑に行うためには、個々のメモリブロックごとに各モードを実行するための比較器（ワン・ゼロ比較器Ｓ２及びワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ３）が全て接続されなければならないし、前記比較器のバスラインが非常に複雑に接続されてレイアウトサイズが相当に大きくなり、制御動作がかなり複雑になる。
【００１１】
【発明が解決しようとする課題】
以上のような従来の並列テスト回路を背景になされたのが本発明であって、その目的は、チップ面積を減少した半導体メモリ装置の並列テスト回路を提供することにある。
【００１２】
また、本発明は、単純な制御により並列テスト動作を高速で実行する半導体メモリ装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
このような目的を達成するために本発明は、メモリアレイを構成する複数のメモリブロックについてメモリセルの不良テストを行う半導体メモリ装置の並列テスト回路について、各メモリブロックについての複数のデータ出力ラインを通じて伝送されるセルデータを比較し一致したときは比較したセルデータに対応するデータを出力し、不一致のときは高インピーダンス状態を出力する第１比較器と、各メモリブロックの第１比較器の出力端が接続され、各第１比較器の出力を比較し一致したときは比較したセルデータに対応するデータを出力し、不一致のときは高インピーダンス状態を出力する第２比較器と、第２比較器の出力をマルチプレクシングするマルチプレクサと、マルチプレクサの出力端と選択的に接続される第１スイッチング手段及び第２スイッチング手段と、第１スイッチング手段又は第２スイッチング手段の何れかの出力端が接続され、第１スイッチング手段又は第２スイッチング手段の出力をバッファリングするデータ出力バッファと、を備えており、所定の第１テストモード動作時には第１スイッチング手段をマルチプレクサと接続させ、所定の第２テストモード動作時には第２スイッチング手段をマルチプレクサと接続させるようにして、２方式のデータテストモードを実行するようになっていることを特徴とする並列テスト回路を提供する。
【００１４】
また、本発明は、メモリアレイを構成する複数のメモリブロックについてメモリセルの不良テストを行う半導体メモリ装置の並列テスト回路について、各メモリブロックについての複数のデータ出力ラインを通じて伝送されるセルデータを比較し一致したときは比較したセルデータに対応するデータを出力し、不一致のときは高インピーダンス状態を出力する第１比較器と、各メモリブロックの第１比較器の出力端が接続され、各第１比較器の出力を比較し一致したときは比較したセルデータに対応するデータを出力し、不一致のときは高インピーダンス状態を出力する第２比較器と、第２比較器の出力をマルチプレクシングするマルチプレクサと、回路内部にマルチプレクサの出力端に接続される第１スイッチング手段及び第２スイッチング手段を有し、マルチプレクサの出力をバッファリングするデータ出力バッファと、を備えており、所定の第１テストモード動作時には第１スイッチング手段をデータ出力バッファに接続させ、所定の第２テストモード動作時には第２スイッチング手段をデータ出力バッファに接続させるようにして、２方式のデータテストモードを実行するようになっていることを特徴とする半導体メモリ装置の並列テスト回路を提供する。
【００１５】
上記のような並列テスト回路については、第１テストモード動作時に所定のテスト動作だけを行うワン・ゼロ方式を行うようにしたり、第２テストモード動作時に所定のテスト動作と前記テストによるデータ状態の検証動作と、を行うワン・ゼロ・ハイインピーダンス方式を行うようにすることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。
【００１７】
図８は、本発明の一実施形態による並列テスト動作時のデータパスを示すものである。同図において、メモリアレイは複数のメモリバンクに分割され、各メモリバンクは所定数のメモリブロックに分けられている。４メガビット或いは１６メガビット容量のメモリ装置のメモリアレイは、通常４個のメモリバンクと１６個のメモリブロックに分割されるが、図８では、便宜上、２個のメモリバンクと４個のメモリブロックのみを示してある。各メモリブロックには、所定数のＤＯラインと、各ＤＯラインに電気的に連結された一つのＤＯ ＭＵＸＳ７と、各ＤＯラインと接続されたワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ８とを備えている。ＤＯ ＭＵＸＳ７の出力端とワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ８の出力端とは共通するＦＤＢに接続される。この図８に示す回路構成では、メモリブロックの個数が４つなので、ＦＤＢの個数も４つである。ＦＤＢは、ＦＤＢ比較器Ｓ９の入力端と電気的に接続される。ＦＤＢ比較器Ｓ９の出力端はＳＤＢに接続され、ＳＤＢはＮＡＮＤゲート１０を介してＭＤＢと接続される。ＭＤＢのバス端は、ＤＢスイッチ（０，１）又はＤＢスイッチ（０，１，Ｈｉ−Ｚ）の何れかに対して選択的に接続される。ＤＢスイッチ（０，１）とＤＢスイッチ（０，１，Ｈｉ−Ｚ）の出力端は、出力バッファＤＯＵＴＳ１２の入力端に接続される。なお、図８における下段に示すメモリバンクの構成は、上記のような上段のメモリバンクの構成と同一である。
【００１８】
このような回路構成が図１の回路構成と相違する点は次に示す通りである。即ち、図８の回路では、図１で各ＤＯラインに接続してあるワン・ゼロ比較器を無くし、ＤＢ ＭＵＸＳ１０とＤＯＵＴＳ１２との間に選択的に接続される２個のスイッチを接続してある。従って、データ不良の有無だけを検証したいとき（ワン・ゼロテストモードのとき）には、ＤＢスイッチ（０，１）Ｓ１１をＤＢ ＭＵＸＳ１０の出力端に接続させるようにする。また、データ不良の有無に加えてデータの状態をも一度のテスト動作で検証したいとき（ワン・ゼロ・Ｈｉ−Ｚテストモードのとき）には、ＤＢスイッチ（０，１，Ｈｉ−Ｚ）Ｓ１１をＤＢ ＭＵＸＳ１０の出力端に接続させる。このような選択接続を行うことによって、図１のワン・ゼロ比較器を無くしても上述したワン・ゼロテストモードとワン・ゼロ・Ｈｉ−Ｚテストモードの二つのテスト方式を選択的に実行することができるようになる。これにより、ＤＯラインにはノーマル動作時に必要なＤＯ ＭＵＸ層とワン・ゼロ・Ｈｉ−Ｚ比較器だけ連結されており、２個のＤＢスイッチにより各モードに該当する動作を選択的に行う。従って、回路のレイアウトサイズを極小化しながら従来と同一の並列テスト動作を行う回路が実現される。
【００１９】
図９は、図８を構成する比較器（ワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ８）のイネーブルクロック発生回路、図１０は図８を構成する比較器（ワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ８）のイネーブル信号発生回路、図１１は図８を構成する比較器（ワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ８）の詳細回路図である。図１２は図８を構成するＦＤＢ比較器Ｓ９の詳細回路図、図１３は図８を構成するＭＤＢ回路の詳細回路図、図１４は図８を構成するＤＢマルチプレクサＳ１０の詳細回路図である。
【００２０】
個々のメモリブロックにそれぞれ接続されるＤＯ ＭＵＸＳ７とワン・ゼロ・Ｈｉ- Ｚ比較器Ｓ８は、図８のようにＤＯラインに接続されている。ＤＯラインを通過したデータはＦＤＢラインに載せられてＦＤＢ比較器Ｓ９を通じてＳＤＢ及びＭＤＢラインに伝達される。このようなデータは、図１４に示す回路構成のＤＢ ＭＵＸＳ７のバス端からワン・ゼロテストモード又はワン・ゼロ・Ｈｉ−Ｚテストモードの何れかのデータパスへ選択的にスイッチングされてからデータ出力バッファＤＯＵＴへ伝達される。
【００２１】
図９の並列テストイネーブル回路では、外部印加信号ＰＦＴＥと、ローアドレスストローブ信号ＲＡＳＢと同期されるＰＹＥと、カラムアドレスストローブ信号ＣＡＳＢをバッファリングするＣＡＳＢバッファの出力ＰＣとが全て論理“ハイ”に印加されると共に、ＷＥＢバッファの出力ＰＷＲが論理“ロウ”であるときに、ＰＦＣＯＭが“ハイ”にイネーブルされる。
【００２２】
図１１はＤＯラインに接続した比較器（ワン・ゼロ・Ｈｉ−Ｚ比較器Ｓ８）の詳細回路図であって、並列テスト時にＤＯラインに載せられたデータが全て論理“ハイ”であれば、ＭＤＯＩは論理“ハイ”、ＭＤＯＩＢは論理“ロウ”になり、ＤＯラインに載せられたデータが論理“ロウ”であれば、ＭＤＯＩは論理“ロウ”、ＭＤＯＩＢは論理“ハイ”になる。一方、ワン・ゼロ・Ｈｉ- ＺテストモードでＤＯラインのデータが異なる場合には、ＭＤＯＩとＭＤＯＩＢは全て論理“ハイ”になる。図１４のＰＨＬＺＥはワン・ゼロ・Ｈｉ−Ｚモードイネーブル信号で、外部から印加される。
【００２３】
図１５は、本発明の他の実施形態による並列テスト動作時のデータパスを示すものである。図８との相違点は、ＤＢラインまではワン・ゼロ・Ｈｉ−Ｚモードで出力データが載せられ、その後データ出力バッファ自体に備えるスイッチでモード選択を決定して出力データが出力されることにある。図１５のような回路構成としても従来の並列テスト回路よりチップサイズのサイズダウン及び動作速度の高速化が実現される。
【００２４】
【発明の効果】
本発明の並列テスト回路によれば、従来回路のようにモードの異なる複数の並列テストを実行するためにメモリブロックごとに必要とされていたＤＯラインに連結されるバスラインと比較器の数を可及的に少なくすることができるので、これにより高集積化を図ることができると共に、その制御動作も簡素化でき動作速度を高速化することができる。
【図面の簡単な説明】
【図１】従来技術による並列テスト時のデータパスを示す図。
【図２】図１を構成する比較器のイネーブルクロック発生回路を示す図。
【図３】図１を構成する比較器のイネーブル信号発生回路を示す図。
【図４】図１を構成する比較器の詳細回路図。
【図５】図１を構成するＦＤＢ比較器の詳細回路図。
【図６】図１を構成するＭＤＢ回路の詳細回路図。
【図７】図１を構成するＤＢマルチプレクサの詳細回路図。
【図８】本発明の一実施形態による並列テスト時のデータパスを示す図。
【図９】図８を構成する比較器のイネーブルクロック発生回路を示す図。
【図１０】図８を構成する比較器のイネーブル信号発生回路を示す図。
【図１１】図８を構成する比較器の詳細回路図。
【図１２】図８を構成するＦＤＢ比較器の詳細回路図。
【図１３】図８を構成するＭＤＢ回路の詳細回路図。
【図１４】図８を構成するＤＢマルチプレクサの詳細回路図。
【図１５】本発明の他の実施形態による並列テスト時のデータ経路を示す図。
Claims (4)
- メモリアレイを構成する複数のメモリブロックについてメモリセルの不良テストを行う半導体メモリ装置の並列テスト回路において、
各メモリブロックについての複数のデータ出力ラインを通じて伝送されるセルデータを比較し一致したときは比較したセルデータに対応するデータを出力し、不一致のときは高インピーダンス状態を出力する第１比較器と、
各メモリブロックの第１比較器の出力端が接続され、各第１比較器の出力を比較し一致したときは比較したセルデータに対応するデータを出力し、不一致のときは高インピーダンス状態を出力する第２比較器と、
第２比較器の出力をマルチプレクシングするマルチプレクサと、
マルチプレクサの出力端と選択的に接続される第１スイッチング手段及び第２スイッチング手段と、
第１スイッチング手段又は第２スイッチング手段の何れかの出力端が接続され、第１スイッチング手段又は第２スイッチング手段の出力をバッファリングするデータ出力バッファと、を備えており、
所定の第１テストモード動作時には第１スイッチング手段をマルチプレクサと接続させ、所定の第２テストモード動作時には第２スイッチング手段をマルチプレクサと接続させるようにして、２方式のデータテストモードを実行するようになっていることを特徴とする半導体メモリ装置の並列テスト回路。 - メモリアレイを構成する複数のメモリブロックについてメモリセルの不良テストを行う半導体メモリ装置の並列テスト回路において、
各メモリブロックについての複数のデータ出力ラインを通じて伝送されるセルデータを比較し一致したときは比較したセルデータに対応するデータを出力し、不一致のときは高インピーダンス状態を出力する第１比較器と、
各メモリブロックの第１比較器の出力端が接続され、各第１比較器の出力を比較し一致したときは比較したセルデータに対応するデータを出力し、不一致のときは高インピーダンス状態を出力する第２比較器と、
第２比較器の出力をマルチプレクシングするマルチプレクサと、
回路内部にマルチプレクサの出力端に接続される第１スイッチング手段及び第２スイッチング手段を有し、マルチプレクサの出力をバッファリングするデータ出力バッファと、を備えており、
所定の第１テストモード動作時には第１スイッチング手段をデータ出力バッファに接続させ、所定の第２テストモード動作時には第２スイッチング手段をデータ出力バッファに接続させるようにして、２方式のデータテストモードを実行するようになっていることを特徴とする半導体メモリ装置の並列テスト回路。 - 第１テストモード動作時には、所定のテスト動作だけを行うワン・ゼロ方式を行うようになっている請求項１又は請求項２に記載の並列テスト回路。
- 第２テストモード動作時には、所定のテスト動作と前記テストによるデータ状態の検証動作と、を行うワン・ゼロ・ハイインピーダンス方式を行うようになっている請求項１又は請求項２に記載の並列テスト回路。
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