KR100487180B1

KR100487180B1 - 코어 잡음 테스트 실행 방법, 다이나믹 랜덤 액세스 메모리(ｄｒａｍ) 테스트 방법, ｄｒａｍ, 테스트 시스템, 컴퓨터 시스템 및 ｄｒａｍ 제조 방법

Info

Publication number: KR100487180B1
Application number: KR10-2002-7000186A
Authority: KR
Inventors: 쿠퍼크리스토퍼비.; 브라운브라이언엘.; 마이탄흐케이.
Original assignee: 마이크론 테크놀로지 인코포레이티드
Priority date: 1999-07-06
Filing date: 2000-06-29
Publication date: 2005-05-03
Also published as: KR20020027474A; US6144598A; EP1200963B1; DE60041493D1; JP4524733B2; AU5783400A; US6314036B1; WO2001003139A1; JP2003504777A; ATE422093T1; EP1200963A4; EP1200963A1

Abstract

램버스 DRAM(40)는 행 감지 제어 신호 또는 CAD 제어 신호에 행 어드레스 래치를 선택적으로 결합하는 테스트 제어 회로(44)를 포함한다. 정상 동작 모드에서, 테스트 제어 회로는 행 감지 제어 신호가 행 어드레스를 래치하고 또한 래치된 어드레스에 대응하는 메모리 셀들의 행을 감지하도록 행 감지 제어 신호에 행 어드레스 래치(26)를 결합한다. 코어 잡음 테스트를 행하기 전에, 테스트 제어 회로는 행 어드레스가 CAD 제어 신호에 의해 래치되고 행 감지 제어 신호가 코어 잡음 테스트 동안에, 래치된 행에 대응하는 행을 감지하는 기능만을 행하도록 CAD 제어 신호에 행 어드레스 래치를 결합한다. 메모리는 시간-멀티플렉스되는 데이터/어드레스 버스를 수신하고 동시에 데이터/어드레스 버스의 제1 부분을 내부 데이터 버스에 결합하고 데이터/어드레스 버스의 제2 부분을 내부 어드레스 버스에 결합하는 멀티플렉서(48)를 포함한다.

Description

코어 잡음 테스트 실행 방법, 다이나믹 랜덤 액세스 메모리(ＤＲＡＭ) 테스트 방법, ＤＲＡＭ, 테스트 시스템, 컴퓨터 시스템 및 ＤＲＡＭ 제조 방법{Testing RAMBUS memories}

본 발명은 메모리 디바이스들에 관한 것으로, 특히 램버스(RAMBUS) 메모리 디바이스들에 대해 "코어 잡음(core noise)" 테스트를 효율적으로 실행하기 위한 방법 및 장치에 관한 것이다.

다이나믹 랜덤 액세스 메모리("DRAM들")들과 같은 메모리 디바이스들은 컴퓨터 시스템들 및 그 외 다양한 전자 제품들에서 일반적으로 사용되고 있다. 신뢰성을 보증하기 위해서, DRAM들은 제조 공정의 몇몇 단계에서 철저하게 테스트된다. 예를 들면, DRAM들은 다이 형태(die form)로, 즉, 이들이 아직 웨이퍼의 일부일 때 테스트되며, 패키지된 후에 다시 테스트된다. 제조 환경에서 테스트되어야 하는 대량의 DRAM들에 있어서 이러한 테스트는 자동 테스트 장비를 이용하여 실행될 필요가 있다. 그러나, 테스트 비용을 최소화하고 테스트 수율을 최대화하기 위해서는 가능한 한 신속하게 DRAM들을 테스트하는 것이 중요하다. 종래에, DRAM들이 테스트될 수 있는 속도는 DRAM들에 기입 및 판독되는 데이터를 압축함으로써 증가되었다. 데이터 압축을 사용하여, DRAM에 인가되는 데이터는 단일 메모리 사이클 내에 동시에 또는 순차적으로 몇몇의 메모리 셀들에 기입된다. 이어서 압축된 데이터는 몇몇의 메모리 셀들로부터 데이터 비트를 논리 회로에 동시에 결합함으로써 DRAM으로부터 읽혀지는데, 논리 회로는 메모리 셀들로부터 읽혀진 데이터가 메모리 셀들에 기입된 데이터에 상응하는지 여부를 나타낸다. 데이터 압축은 DRAM을 테스트하는데 필요한 시간을 현저히 감축시킬 수 있는데, 감축은 압축도에 대략 비례한다. 데이터 압축 기술은 비동기식 DRAM들 및 동기식 DRAM들을 포함하는 다양한 DRAM들에 사용되어 왔다.

최근에, 컴퓨터 시스템에 사용에 램버스 DRAM 또는 "RDRAM"으로 알려진 고속 패킷화된 메모리 디바이스가 제시되었다. DRAM(10)과의 인터페이스가 도 1의 블록도로 도시되어 있다. RDRAM(10)은 제1 및 제2의 9비트 시간-멀티플렉스 데이터/어드레스 버스(12, 14)에 결합된다. 각각의 버스들(12, 14)은 RDRAM(10)에 어드레스를 결합하거나 RDRAM(10)에 또는 이로부터 데이터를 결합할 수 있다. RDRAM(10) 내에서, 데이터/어드레스 버스들(12, 14)은 버스들(12, 14) 중 어느 하나를 내부 어드레스 버스(18)나 내부 데이터 버스(20)에 결합하기 위해서, 적합한 회로(도시없음)에 의해 제어되는 멀티플렉서(16)에 결합된다.

RDRAM(10)은 또한 RDRAM(10)의 동작을 제어하기 위해 명령 패킷들(command packets)을 수신하는 8비트 명령 버스(command bus) RQ<7:0>에 결합된다. 이들 라인들 중 하나인 RQ<0>는 이하 기술되는 코어 잡음 테스트 중에 TestBSENSE 신호를 수신한다. 이 TestBSENSE 신호는 두 개의 인버터(22a, 22b)를 통해 결합되어 내부 BSENSE_in 신호와 행 어드레스 래치(RADR_L) 신호를 제공한다. RADR_L 신호는 RDRAM(10)에 인가되는 행 어드레스를 래치하는 행 어드레스 래치 회로(26)에 인가된다. BSENSE_in 신호는 래치된 행 어드레스에 대응하는 메모리 셀들의 행을 감지하는 행 센스 제어 회로(28;Row Sense Control Circuit)에 인가된다.

마지막으로, RDRAM(10)은 명령 "CMD" 라인, 직렬 클럭 "SCK" 라인, 및 한 쌍의 직렬 입력/출력 SIO<1:0> 라인들을 포함하는 복수의 제어 및 상태 라인들에 결합된다. SIO 라인들은 직렬 클럭(SCK)의 매 천이마다, 테스트 옵션("TO") 레지스터(24)를 포함하는 내부 제어 레지스터들에 로딩되는 이를테면 제어 비트들과 같은 직렬 데이터를 수신한다. 물론, RDRAM(10)은 다양한 파워 및 접지 라인들에 결합되는데 이들은 간략하게 하기 위해 생략되었다.

RDRAM(10)은 멀티플렉서(16) 및 TO 레지스터(25) 외에도 매우 많은 회로를 포함함을 이해하여야 한다. 그러나, 이러한 그 외 다른 회로는 RDRAM들에서 통상적인 것이므로 간단하게 하기 위해서 생략되었다.

도 1에 도시한 RDRAM(10)은 구체적으로 말하여 테스트를 용이하도록 적응된 내부 회로를 포함한다. 이들 테스트 모드들 중 "DA 모드"로서 알려진 모드는, 직렬 SIO 포트를 사용하거나 명령 버스(RQ<0:7>)를 통해 명령 CDM를 발행하여 레지스터 내에 한 비트를 셋함으로써 진입될 수 있다. 이들 테스트 모드들을 사용하여, 기지의 데이터가 RDRAM(10)에 기입될 수 있고, 이어서, 제조 중이나 제조 후에 RDRAM(10)의 올바른 동작을 검증하기 위해 읽혀질 수 있다. 코어 잡음 테스트로서 알려진 또 다른 테스트에 의해 RDRAM(10)은 "최악의 경우" 상태로 간주될 수 있는 상태 하에서 테스트된다. 코어 잡음 테스트에서, 세 가지 동작이 동시에 일어난다. 즉, RDRAM(10)의 메모리 뱅크들(도시없음) 중 하나가 프리차지되며, 데이터가 RDRAM(10) 내 메모리 위치로/로부터 기입/읽혀지며, 메모리 뱅크 내 메모리 셀들의 행이 "감지"되는 것, 즉 메모리 셀들이 각각의 디지트 라인들에 결합되며 이들의 각각의 센스 증폭기들이 이에 응답한다. 이들 상황 하에서는 RDRAM(10) 내 여러 라인들의 신호들이 서로 결합되는 것이 가능하다. 코어 잡음 테스트는 전술한 바와 같이 프로그램될 때 TO 레지스터(24)(도 1)에 코어 잡음 비트를 셋함으로써 선택된다. 일단 TO 레지스터(24)가 코어 잡음 테스트를 실행하도록 프로그램되었으면, TO 레지스터(24)에 결합되는 CMD 신호 라인을 토글함으로써 코어 잡음 옵션이 택일적으로 인에이블 및 디저블된다.

DA 테스트 모드에서, RDRAM(10)에 접속되는 라인들 및 버스들에 결합되는 신호들은 다음의 표로 주어진다.

표 1

코어 잡음 테스트를 위한 RDRAM(10)과의 신호 인터페이스를, 도 2의 타이밍도를 참조하여 설명한다. 위에 나타낸 많은 신호들이 여러 가지 DA 모드 테스트들에서 사용되는 것이지만, DA 모드 코어 잡음 테스트에서 사용되는 신호들만이 도 2에 도시되었다. 시간 t₁ 전에, RQ<1> 라인에 인가되는 프리차지 신호(precharge signal)(TestPRECH)는 하이로 천이한다. TestPRECH 신호는 RDRAM(10)로 하여금 DQ/어드레스 버스 라인들(11-16) 상의 어드레스를 래치하게 하며 래치된 어드레스에 의해 지정된 메모리 셀들의 뱅크를 프리차지(precharge)하게 하는 제어 신호이다. 이에 따라, 시간 t₁에서, PBSEL<4:0>에 의해 지정된 뱅크가 프리차지된다.

시간 t₂에서, 5비트 뱅크 어드레스 SBSEL<4:0>는 다시 DQ/어드레스 버스의 라인들 11-16에 인가되고, 11비트 행 어드레스 RADR<10:0>는 다시 DQ/어드레스 버스의 라인 0-10에 인가된다. 뱅크 어드레스 SBSEL<4:0> 및 행 어드레스 RADR<10:0>는 감지될 메모리 셀들의 뱅크 및 행에 각각 대응한다. 메모리 셀들의 행이 감지될 때, 그 행 내의 각각의 메모리 셀은 각각의 디지트 라인(digit line)에 결합되며, 이의 상보 쌍이 각 열마다 제공되어, 각각의 상보 쌍의 디지트 라인들에 결합된 감지 증폭기가 이에 응답한다. 물론 행을 감지하는 것은 그 행 내 메모리 셀들의 선택된 열들로부터 데이터를 읽기 위한 준비이다.

시간 t₂에서, RQ<0> 라인에 인가되는 TestBSENSE 신호는 로우로 천이한다. TestBSENSE 신호는 RDRAM(10)로 하여금 DQ/어드레스 버스의 라인 0-10 및 11-16의 행 및 뱅크 어드레스를 각각 래치하게 하며 래치된 행 및 뱅크 어드레스에 대응하는 뱅크 내 메모리 셀들의 행을 감지하게 하는 제어 신호이다. 이에 따라, 시간 t₂에서, SBSEL<4:0>에 의해 지정된 뱅크 내 RADR<10:0>에 의해 지정된 행이 감지된다.

시간 t₃에서, RQ<7> 라인에 인가된 TestBLKSEL 신호가 하이로 천이한다. 후술되는 바와 같이, TestBLKSEL 신호가 하이일 때, TestPRECH 신호의 기능이 변경된다.

시간 t₄에서, 코어 잡음 테스트가 행해진다. 시간 t₄ 전에, 또 다른 뱅크 어드레스 CBSEL<4:0>이 DQ/어드레스 버스의 라인 11-16에 인가되며, 열 어드레스 CADR<10:0>이 DQ/어드레스 버스의 라인 0-10에 인가된다. 시간 t₄에서, RQ<3> 라인에 인가되는 테스트 열 래치 TestCOLLAT 신호는 하이로 천이한다. TestCOLLAT 신호에 의해서 열 어드레스 CADR<10:0>이 래치되고, 데이터 신호들은 래치된 열 어드레스에 의해 지정된 열로부터 또는 이에 결합된다. 래치된 열 어드레스에 의해 지정된 열로부터 또는 이에 결합되는 데이터 신호들은 위에서 설명된 바와 같이 이전에 시간 t₂에서 감지되었던 행 및 뱅크 내에 있다. 이에 따라 RDRAM(10)은 시간 t₂에 존재하는 행 어드레스 RADR<10:0> 및 뱅크 어드레스 SBSEL<4:0>에 대응하는 행 및 뱅크 내에 시간 t₄에서 존재하는 열 어드레스 CADR<10:0>에 대응하는 열로부터 데이터를 판독하거나 이 열에 데이터를 기록한다.

시간 t₄에서, TestBSENSE 신호는 다시 로우로 천이한다. 전술한 바와 같이, TestBSENSE 신호가 로우로 천이할 때, DQ/어드레스 버스의 라인 11-16 상의 어드레스에 의해 지정된 뱅크 내 DQ/어드레스 버스의 라인 0-10 상의 어드레스에 의해 지정된 행이 감지된다. 그러나, 판독 또는 기록시 액세스할 열을 지정하기 위해서 열 어드레스 CADR<10:0>이 시간 t₄에서 DQ/어드레스 버스의 라인 0-10 상에 있게 하는 것이 필요하기 때문에, TestBSENSE 신호의 천이에 응답하여 행을 감지하기 위한 행 어드레스로서 열 어드레스 CADR<10:0>이 다시 사용된다. 이에 따라, 시간 t₄에서, DQ/어드레스 버스의 라인 11-16 상에 잇는 뱅크 어드레스 CBSEL<4:0>에 의해 지정된 뱅크 내 열 어드레스 CADR<10:0>에 의해 지정된 행이 감지된다. 이에 따라 코어 잡음 테스트 동안에 감지되는 행은 코어 잡음 테스트 동안 액세스되는 열과 동일한 어드레스를 갖게 됨이 명백하다. 이러한 행/열 의존성은, 액세스할 열을 선택할 때 감지할 행을 독립적으로 선택하는 것이 가능하지 않기 때문에 코어 잡음 테스트가 실행될 수 있는 융통성을 제한시킨다. 이러한 의존성이 바람직하지 않을지라도, 코어 잡음 테스트 동안 동시에 RDRAM(10)에 별도의 뱅크, 행, 열 어드레스들을 제공할 어드레스 라인들이 충분하지 않기 때문에 어떠한 해결책도 있을 것 같지는 않아 보인다.

상술한 바와 같이, 코어 잡음 테스트는 세 가지 동작이 동시에 일어날 것으로 필요로한다. 행의 감지 및 메모리의 열에 액세스하는 것에 대해 앞에서 설명하였다. 또한, 메모리의 뱅크가 동시에 프리차지되어야 한다. 위에 설명한 바와 같이, TestPRECH 신호를 하이로 천이시킴으로써 다수 뱅크의 메모리 셀들이 프리차지되게 되고, 이에 이어서, DQ/어드레스 버스의 라인 11-16 상에 있는 뱅크 어드레스를 래치하고 이 래치된 어드레스에 대응하는 뱅크를 프리차지한다. 그러나, 설명한 바와 같이, 시간 t₄에서 DQ/어드레스 버스의 라인 11-16 상에 있는 어드레스는 TestBSENSE 신호가 로우로 천이하는 것에 응답하여 감지되는 뱅크에 상응한다. 이러한 어드레스는 이론적으로는 프리차지할 뱅크를 지정하는 데에 사용될 수도 있을 것이지만(t₄에서 열 어드레스가 행 어드레스를 지정하는 방식과 동일하게), 실제로는 뱅크를 프리차지(precharge) 및 감지하는 것은 가능하지 않다. 이 때문에, TestPRECH 신호의 기능은 언급한 바와 같이 시간 t₃에서 하이로 천이하는 RQ<7> 제어 라인 상의 TestBLKSEL 신호에 응답하여 변경된다. 이 후에, TestPRECH 신호는 여전히 뱅크를 프리차지하는 데에 사용되지만 DQ/어드레스 버스의 라인 11-16 상에 있는 어드레스에 의해 지정된 뱅크를 프리차지하지 않는다. 대신, TestPRECH 신호의 천이는 가장 최근에 프리차지된 뱅크보다 하나 위의 뱅크에 상응하는 뱅크를 프리차지한다. 이에 따라, TestPRECH 신호에 응답하여 시간 t₄에서 프리차지되는 뱅크는 시간 t₁에서 프리차지되는 뱅크보다 하나 위의 뱅크이다. 예를 들면, 뱅크(14)가 시간 t₁에서 프리차지됐다면, 코어 잡음 테스트 동안 시간 t₄에서 뱅크(15)가 프리차지될 것이다.

DQ/어드레스 버스들(12, 14)의 18개의 라인들 중 17는 코어 잡음 테스트 동안 어드레스들을 제공하는 데 사용되는 것이다. 이 때문에, RDRAM(10)에 또는 이로부터 결합된 데이터는 DQ/어드레스 라인들 상에 있는 어드레스들과 시간-멀티플렉스되어야 한다. 어드레스들이 RDRAM(10)에 결합됨과 동시에 RDRAM(10)에 또는 이로부터 데이터를 결합할 수 없다는 것 때문에 RDRAM(10) 테스트에 필요한 시간이 증가된다. RDRAM(10)들이 어드레스됨과 동시에 이들 RDRAM(10)에 또는 이로부터 데이터를 결합하는 것이 바람직할 것이나, 이것은 전술한 행/열 의존성을 제거하는 데에 충분한 DQ/어드레스 라인들조차 없기 때문에 가능하지 않을 것으로 보이지 않는다.

행/열 의존성 문제를 해결할 수 없는 것 또는 RDRAM들이 어드레스됨과 동시에 이들 RDRAM들에/로부터 데이터가 결합하지 못하는 이것은 코어 잡음 테스트 동안 RDRAM들(10)에 또는 이로부터 신호들을 결합하는 데 사용되는 라인들의 수를 줄이고자 하는 어떤 시도에 의해서 더 악화될 것이다. 그러나, 몇 가지 이유로 테스트하는 동안 사용되어야 하는 신호 라인들의 수를 최소화시키는 것이 바람직하다. 예를 들면, 신호 라인 수가 RDRAM보다 적은 DRAM을 테스트하는 데 사용되는 자동 테스트 장비는 RDRAM을 테스트할 수 없다. 그러면, 매우 고가인 이러한 자동 테스트 장비가 무용지물로 될 것이다. RDRAM을 테스트하기 위해서 기존의 자동 테스트 장비를 사용할 수 있는 것이 바람직할 것이다. 그러나, 이와 같이 하는 것은 비록 가능하다 할지라도, 행/열 의존성 문제와 데이터 및 어드레스 신호들을 멀티플렉스할 필요성을 더 악화시킬 뿐이다.

그러므로 데이터 및 어드레스 신호들을 멀티플렉스할 필요성이 없이 그리고 판독이나 기록 액세스가 일어나는 행이, 액세스되는 열에 의존되게 함이 없이 코어 잡음 테스트 동안 RDRAM들에 행해져야 하는 접속 수를 감소시킴으로써 RDRAM을 보다 효율적으로 테스트할 수 있는 필요성이 있다.

도 1은 선택된 내부 구성성분 및 RDRAM과의 신호 인터페이스들을 보인 종래의 RDRAM의 블록도.

도 2는 도 1의 RDRAM의 종래의 코어 잡음 테스트를 보인 타이밍도.

도 3은 도 1의 RDRAM에 결합되는 코어 잡음 테스트 제어 회로를 보인 본 발명에 따른 RDRAM의 일 실시예의 블록도.

도 4는 본 발명의 일 실시예에 따른 도 3의 RDRAM의 코어 잡음 테스트의 일 실시예를 보인 타이밍도.

도 5는 종래의 자동 테스트 장비로 테스트되는 도 3의 RDRAM을 보인 블록도.

도 6은 도 3의 RDRAM을 포함하는 컴퓨터 시스템의 블록도.

발명의 요약

시간-멀티플렉스되는 데이터/어드레스 버스를 구비한 램버스 DRAM("RDRAM")는 데이터/어드레스 버스의 제1 부분을 어드레스들에 사용하고 데이터/어드레스 버스의 제2 부분을 데이터에 사용함으로써 본 발명의 일 면에 따라 테스트된다. 테스트하는 동안, 어드레스들은 데이터가 RDRAM에 또는 이로부터 결합됨과 동시에 RDRAM에 인가된다.

RDRAM은 RDRAM의 정규 동작 동안 행 감지 제어 신호를 수신하도록 결합되는 행 어드레스 래치 회로를 포함한다. 행 감지 제어 신호에 의해 행 어드레스는 래치되고, 래치된 행 어드레스에 대응하는 행이 행 감지 제어 신호로 인해 감지된다. 본 발명의 또 다른 면에서, 행 어드레스 래치 회로는 RDRAM의 코어 잡음 테스트를 행하기에 앞서 행 감지 제어 신호로부터 분리된다. 대신 행 어드레스 래치 회로는 RDRAM의 또 다른 제어 입력에 결합된다. 결국, 코어 잡음 테스트 동안 감지될 행에 대응하는 행 어드레스는 코어 잡음 테스트에 앞서 RDRAM 내에 래치될 수 있고, 행 감지 제어 신호는 코어 잡음 테스트 동안에 인가되어 래치된 어드레스에 대응하는 행을 감지할 수 있다. 행 어드레스 래치가 그 때에 행 감지 제어 신호로부터 분리되기 때문에, 감지된 행의 어드레스와는 다른 어드레스가 코어 잡음 테스트 동안 RDRAM에 인가될 수 있다.

본 발명의 또 다른 면에서, RDRAM은 코어 잡음 테스트 동안 활성화되는 복수의 뱅크들을 지정하는 뱅크 어드레스들을 수신한다. 결국, 코어 잡음 테스트 동안에 복수의 뱅크들에 또는 이들로부터 데이터가 동시에 결합된다. 코어 잡음 테스트 동안 판독 메모리 액세스의 경우, 복수의 뱅크로부터 판독한 데이터는 데이터 압축 회로에 결합된다. 그러면 압축 회로는 모든 뱅크로부터 데이터 판독을 나타내는 데이터를 출력한다.

본 발명에 따른 RDRAM(40)의 일 실시예를 도 3에 도시하였다. RDRAM(40)은 코어 잡음 테스트 제어 회로(core noise test control circuit;44)에 결합되는 도 1의 종래의 RDRAM(10)을 포함한다. 실제로, 종래의 RDRAM(10) 및 코어 잡음 테스트 제어 회로(44)는 단일의 집적회로로서 제조되는 것이 바람직하다. 그러나, 코어 잡음 테스트 제어 회로(44)는 종래의 RDRAM(10)에 결합되는 별도로 집적되거나 또는 집적되지 않는 회로로서 제조될 수도 있다.

이하 상술되는 바와 같이, 코어 잡음 테스트 제어 회로(44)의 기본 기능은 TestBSENSE 신호로부터 행 어드레스 래치 회로(26)를 선택적으로 분리시키는데 사용되므로 TestBSENSE 신호에 의해, 앞서 래치되어 있는 행 어드레스에 대응하는 행이 감지될 수 있다. 결국, 코어 잡음 테스트 동안 감지될 행에 대응하는 행 어드레스는 코어 잡음 테스트 전에 래치될 수 있다. 이어서, 코어 잡음 테스트 동안 인가되는 TestBSENSE 신호에 의해서, 래치된 행 어드레스에 대응하는 행이 감지된다. 감지된 행의 어드레스는 이 때 인가될 필요가 없으므로, 메모리 판독 또는 기록 액세스를 위한 열 어드레스 및 감지할 행이 놓여 있는 뱅크에 대응하는 뱅크 어드레스를 RDRAM(40)에 인가하기 위한 어드레스 라인들을 코어 잡음 테스트 동안에 사용할 수 있다. 반대로, 종래의 RDRAM(10)에서, TestBSENSE 신호에 의해 행 어드레스가 래치되고 래치된 행 어드레스에 대응하는 행이 감지된다. 결국, 감지된 행의 어드레스를 RDRAM(10)에 인가하기 위한 어드레스 라인들이 코어 잡음 테스트 동안에 사용된다.

코어 잡음 테스트 제어 회로(44)는 RDRAM(10)에 인가되는 명령 CMD 신호를 수신하여 이를 인버터(46)를 통해 멀티플렉서(48)의 한 입력에 결합시킨다. 멀티플렉서(48)의 다른 입력은 TestBSENSE 신호를 수신한다. 언급한 바와 같이, 행 감지 제어 회로(28)에 인가되는 내부 BSENSE_in 신호는 RQ<0> 제어 라인을 통해 인가되는 TestBSENSE 신호로부터 도출된다.

멀티플렉서(48)는 테스트 옵션 레지스터(24)로부터의 DFT_en 신호와 인버터(52)를 통해 테스트 옵션 레지스터(24;test option register)로부터의 코어 Noise_sel 신호를 수신하는 NAND 게이트(50)의 출력에 의해 제어된다. 전술한 바와 같이, 테스트 옵션 레지스터(24)는 직렬 클럭 SCK 신호와 동기하여 직렬 I/O 포트 SIO<1:0>을 통해서 프로그램되거나, 명령 버스 RQ<7:0>를 통해 인가되는 명령을 통해 프로그램된다. 테스트 옵션 레지스터(24)는 DFT 테스트 모드들 중 어느 한 모드 동안에 Dft_en 신호를 활성 하이로 되게 하도록 프로그램되며, DFT 테스트 모드들은 종래의 RDRAM(10)에서의 DA 테스트 모드들에 상응한다. 코어 잡음 비트가 테스트 옵션 레지스터(24)에 셋된 후에, 코어 Noise_sel 신호는 TO 레지스터(24)에 결합되는 CMD 신호에 의해 토글(toggled)된다. 후술하는 바와 같이, CMD 신호는 DFT 테스트 모드들 중 하나인 코어 잡음 테스트 동안 코어 Noise_sel을 활성 로우로 토글한다.

코어 잡음 테스트 동안에, 활성 하이(active high)인 Dft_en 신호와 활성 로우인 코어 Noise_sel 신호에 의해서 NAND 게이트(50)는 로우를 출력하고 이 로우에 의해서 멀티플렉서(48)는 이의 출력을 "A" 입력에 결합시킨다. 행 어드레스 래치 RADR_L 신호는 RDRAM(40)에 인가되는 명령 CMD 신호에 대응한다. 결국, 명령 CMD 신호는 코어 잡음 테스트에 앞서 하이로 천이할 수 있고 이에 의해서 행 어드레스 래치 RADR_L 신호가 생성됨으로써 행 어드레스 래치 회로(26)는 이에 의해 RDRAM(40)에 인가되는 행 어드레스를 래치하게 된다. 이어서, 코어 잡음 테스트 동안, TestBSENSE 신호는 래치된 행 어드레스에 상응하는 행을 감지하도록 로우로 천이할 수 있다. 특히, 코어 잡음 테스트 동안에 인가되는 TestBSENSE 신호는 행 어드레스 래치 RADL_L 신호를 발생하지 않으므로 다른 어드레스들은 전술한 바와 같이, 코어 잡음 테스트 동안에 다른 신호들에 의해 래치될 수 있다.

코어 잡음 테스트 이외의 모드들의 동작에서, NADN 게이트(50)의 출력은 하이이고, 그럼으로써 멀티플렉서(48)는 이의 출력을 멀티플렉서(48)의 "B" 입력에 결합하게 된다. 결국, 내부 BSENSE_in 신호는 인버터(22b)의 입력에 결합되므로 행 어드레스 래치 RADR_L 신호가 도 1의 종래의 RDRAM(10)과 같이 TestBSENSE 신호에 의해 발생된다.

코어 잡음 제어 회로(44)는 또한 이 기술에 숙련된 자가 아는 바와 같이 RDRAM(40)에 또는 이로부터 결합되는 데이터를 압축하는 종래의 데이터 압축 회로(56)를 포함한다.

코어 잡음 테스트 동안에, RDRAM(40)에 접속되는 라인들 및 버스들에 결합되는 신호들은 다음의 표에 의해 주어진다.

표 2

코어 잡음 테스트 동안 RDRAM(40)의 동작에 대해 도 4의 타이밍도를 참조하여 설명한다. t₀ 전에, 뱅크 어드레스 PBSE<3, 2, 0>이 DQ/어드레스 버스의 라인 3, 2, 0에 대응하는 어드레스 라인 6-8에 인가된다. RDRAM(10) 내에 32개의 뱅크가 있으므로 한 뱅크를 개별적으로 선택하는데 있어 5개의 어드레스 비트가 필요하다. 그러나, 단지 3비트만을 사용하여 뱅크들을 선택함으로써, 이하 상술되는 바와 같이 복수의 뱅크들이 동시에 선택되어 뱅크 압축이 제공된다. 어드레스 비트 4 및 1은 사용되지 않으므로, 다음의 표3에 명시된 각각의 그룹들에서 뱅크들이 선택된다.

표 3

뱅크들을 선택하는 데에 있어 3개의 어드레스 비트를 선택함으로써, 두 가지 현저한 이점이 달성된다. 첫째, 뱅크들을 선택하는데 사용되어야 하는 어드레스 라인 수가 감소됨으로써, 코어 잡음 테스트를 행하는 데 필요한 어드레스 라인 수가 감소된다. 어드레스 라인 수가 감소되므로 RDRAM(40) 테스트에 기존의 자동 테스트 장비를 사용할 수 있게 된다. 둘째, 단지 3개의 어드레스 비트만을 사용해서 동시에 복수의 뱅크들이 선택됨으로써, 복수의 뱅크들에 또는 이로부터 데이터가 동시에 기록 또는 판독된다. 결국, 각 뱅크로부터의 데이터 비트들이 종래의 압축 회로에서 결합될 수 있으므로 RDRAM(40)에 또는 이로부터 결합되는 데이터 비트 수가 감소된다. 데이터 비트 수 감소됨으로써 어드레스들에 사용할 추가 라인들이 자유롭게 되고(DQ/어드레스 라인들은 시간-멀티플렉스되므로) RDRAM(40) 테스트에 기존의 자동 테스트 장비를 사용할 수 있게 된다.

도 3에서, 어드레스 라인 6-8에 인가되는 뱅크 어드레스 PBSEL<3, 2, 0>는 시간 t₀에서 하이로 천이하는 TestPRECH 신호에 응답하여 프리차지될 4개의 뱅크를 지정하는 데에 사용된다. 이하 설명되는 바와 같이, 이러한 뱅크 어드레스는 다음에 이어 프리차지되는 뱅크들이 시간 t₀에서 존재하는 뱅크 어드레스보다 하나 위인 뱅크 어드레스를 갖기 때문에 코어 잡음 테스트 동안 프리차지될 뱅크들을 또한 지정한다.

시간 t₁에 전에, 제2 뱅크 어드레스 CBSEL<3, 2, 0>은 어드레스 라인 6-8에 인가된다. 이 뱅크 어드레스는 후술되는 바와 같이 코어 잡음 테스트 동안 감지될 뱅크를 지정한다. 뱅크 어드레스 CBSEL<3, 2, 0>은 시간 t₁에서 로우로 천이하는 TestPRECH 신호에 응답하여 RDRAM(40)에 래치된다.

시간 t2 전에, 9비트 행 어드레스 RADR<8:0>은 3개의 개별 그룹들 내 모든 9개의 어드레스 라인들에 인가된다. 즉 RADR<0>은 어드레스 라인 0에, RADR<5:1>은 어드레스 라인 1-5에, RADR<8:6>은 어드레스 라인 6-8에 인가된다. TO 레지스터(24)(도 3)에 코어 잡음 비트가 셋되어 있을지라도, 코어 Noise_sel 신호는 CMD 신호가 그에 이어 천이하여 전술한 바와 같이 레지스터(24)를 토글할 때까지는 비활성 하이 상태에 있게 된다. 그러므로 멀티플렉서(48)(도 3)은 행 어드레스 래치 회로(26)를 TestBSENSE 신호에 계속적으로 결합시키게 된다. 이에 따라, TestBSENSE 신호는 시간 t₂에서 모든 어드레스 라인 상의 어드레스들을 래치한다.

TestBSENSE 신호의 천이로 인해서, 래치된 행 어드레스에 대응하는 행이 시간 t₂에서 감지된다. 언급한 바와 같이, 행을 감지하는 것은 그 행 내 열들로부터 데이터 비트들을 읽기 위한 준비이다. 시간 t₂에서 행을 감지하므로, 다음에 이어지는 코어 잡음 테스트 동안 그 행 내 열로부터 데이터 비트들이 판독된다.

시간 t₃ 전에, 또 다른 뱅크 어드레스 CBSEL<3, 2, 0>이 어드레스 라인 6-8에 인가되고 시간 t₃에서 하이로 천이하는 TestBSENSE 신호에 응답하여 래치된다. 이 뱅크 어드레스는 코어 잡음 테스트 동안 데이터가 판독 또는 기입될 뱅크들을 지정한다. 이에 따라, 시간 t₃에서, 코어 잡음 테스트 동안 액세스될 행 및 뱅크의 어드레스들은 래치되어 있다.

명령 CMD 신호는 시간 t₄에서 하이로 천이함으로써 TO 레지스터(24)(도 3)이 토글되어 코어 Noise_sel 신호가 언급한 바와 같이 활성 로우로 구동이 된다. 이어서 멀티플렉서(48)(도 3)는 행 어드레스 래치 회로(26)를 TestBSENSE 신호로부터 분리시키므로 다음에 이은 TestBSENSE 신호의 천이들에서 행 어드레스는 래치되지 않는다. 시간 t₄ 전에, 9비트 행 어드레스 RADR<8:0>은 3개의 개별 그룹들 내 모든 9개의 어드레스 라인들에 인가된다. 즉 RADR<0>은 어드레스 라인 0에, RADR<5:1>은 어드레스 라인 1-5에, RADR<8:6>은 어드레스 라인 6-8에 인가된다. 시간 t₄에서 하리로 천이하는 명령 CMD 신호는 이들 모든 라인들 상의 어드레스들을 래치한다. 후술하는 바와 같이, t₄에서 래치되는 행 어드레스에 대응하는 행은 코어 잡음 테스트 중에 감지된다.

코어 잡음 테스트는 시간 t₅에서 일어난다. 이 때에, TestPRECH 신호는 하이로 천이하여 RDRAM(40)의 4개의 뱅크를 프리차지한다. 전술한 바와 같이, 프리차지되는 뱅크들은 시간 t0에서 이전에 프리차지된 뱅크들의 뱅크 어드레스들보다 하나 윗 번호의 뱅크 어드레스들을 갖는 뱅크들이다. 따라서, 코어 잡음 테스트 동안에 프리차지될 뱅크들을 지정할 목적으로 RDRAM(40)에 어드레스를 인가하기 위해 어떤 DQ/어드레스 라인들(12, 14)를 사용하는 것은 필요하지 않다.

코어 잡음 테스트 동안 액세스될 행을 지어하는 행 어드레스는 t₂ 시간에 래치되었으며, 액세스할 행들이 포함된 뱅크들을 지정하는 뱅크 어드레스는 시간 t₃에서 래치되었음을 상기한다. 시간 t₅ 전에, 6비트 열 어드레스 CADR<5:0>은 두 개의 그룹으로 어드레스 라인 0 및 어드레스 라인 1-5에 인가된다. 이 열 어드레스는 각각 시간 t₂ 및 t₃에서 지정된 4개의 뱅크의 각 행 내 열을 액세스하는데 사용된다. 열 어드레스 CADR<5:0>은 독립되어 있고 이에 따라 시간 t₂에서 래치된 행 어드레스와는 다를 수 있다는 것에 유의하는 것이 중요하다. 따라서, 도 1의 종래의 RDRAM(10)과는 달리, 도 2에 관련하여 설명한 바와 같이, 코어 잡음 테스트 동안 판독 또는 기입 메모리 액세스를 실행함에 있어 행/열 의존성은 전혀 없다.

코어 잡음 테스트 동안 일어나는 마지막 이벤트는 4 뱅크 내 행들을 감지하는 것이다. 감지할 행을 지정하는 행 어드레스는 시간 t₄에서 래치되었음을 상기한다. 시간 t₅ 전에, 압축된 뱅크 어드레스 CBSEL<3, 2, 0>은 어드레스 라인 6-8에 인가된다. TestBSENSE 신호가 천이될 때, t₅에서 존재하는 압축된 뱅크 어드레스에 대응하는 4개의 뱅크 각각 내의 t₅에서 래치된 행 어드레스에 대응하는 행이 감지된다. 그러나, 종래의 RDRAM(10)과는 달리, TestBSENSE 신호는 멀티플렉서(48)(도 3)이 TestBSENSE 신호로부터 행 어드레스 래치 회로(26)를 분리시켰기 때문에 DQ/어드레스 라인들에 있는 어드레스가 래치되지 않게 한다. 이에 따라, 코어 잡음 테스트 동안 감지될 행에 대응하는 행 어드레스를 인가하기 위한 어떠한 DQ/어드레스 라인들도 필요하지 않다. 결국, 비교적 소수의 신호 라인들을 사용하여 RDRAM(40)에 대해 코어 잡음 테스트를 행하는 것이 가능하고, 그럼으로써 기존의 자동 테스트 장비를 사용하게 되는 것이 가능할 수 있다.

코어 잡음 테스트는 DQ/어드레스 라인들(12, 14) 상의 어드레스들 및 데이터를 멀티플렉스함이 없이 실행됨에 유의한다. 결국, 종래의 RDRAM(10) 테스트에 비해 현저하게 빠른 속도로 테스트가 진행될 수 있다. 더구나, 다수의 신호 라인들이 RDRAM(40)에 인터페이스하는 데 사용될 것을 필요로 함이 없이 어드레스 및 데이터를 멀티플렉스하는 것이 회피된다. 이러한 인터페이스 라인들의 감소는 RDRAM(40) 내에서 일어나는 어드레스 및 데이터 압축 때문에 용이하게 된다.

도 5는 도 3의 RDRAM(40)을 테스트하는 것을 예시한 블록도이다. RDRAM(40)은 종래의 설계의 자동 테스터(60)에 결합된다. 테스터(60)는 RDRAM(40)의 DQA<3:0> 및 DQB<6, 3:0> 라인들에 결합되는 9비트 어드레스 버스 ADR, RDRAM(40)의 DQA<5:4> 및 DQB<5:4> 라인들에 결합되는 4비트 어드레스 버스 ADR, RDRAM(40)의 RQ 라인들에 결합되는 8비트 RQ 버스, RDRAM(40)의 제어 라인들에 결합되는 제어 버스를 포함한다. 테스터(60)는 이를테면 도 4에 도시한 유형의 RDRAM(40)에 적합한 신호들을 인가하고 RDRAM(40)으로부터 데이터를 수신한다. 이어서 테스터(60)는 결함 RDRAM(40)를 나타내는 것인, 데이터가 무효한지 판정하기 위해서 RDRAM(40)으로부터 수신된 데이터를 비교한다.

도 6은 RDRAM(40)을 포함하는 컴퓨터 시스템을 도시한 블록도이다. 컴퓨터 시스템(100)은 이를테면 특정의 계산 또는 타스크를 실행하기 위해 특정의 소프트웨어를 실행하는 등의 여러 가지 계산기능을 실행하기 위한 프로세서(102)를 포함한다. 프로세서(102)는 통상적으로 어드레스 버스(106), 제어 버스(108), 데이터 버스(110)를 포함하는 프로세서 버스(104)를 포함한다. 또한, 컴퓨터 시스템(100)은 예를 들면 키보드나 마우스와 같이, 운영자가 컴퓨터 시스템(100)과 인터페이스할 수 있게 프로세서(102)에 결합되는 하나 또는 그 이상의 입력 장치들(114)을 포함한다. 통상, 컴퓨터 시스템(100)은 프로세서(102)에 결합되는 통상 프린터 또는 비디오 단말인 하나 또는 그 이상의 출력 장치들(116)을 포함한다. 외부 저장 매체(도시없음)로부터 데이터를 저장하거나 데이터를 불러내기 위해서 하나 또는 그 이상의 데이터 저장 장치들(118)이 프로세서(102)에 결합된다. 전형적인 저장 장치들(118)의 예는 하드 및 플로피 디스크, 테이프 카세트, 및 콤팩트 디스크 판독전용 메모리(CD-ROM)을 포함한다. 프로세서(102)는 보통 스태틱 랜덤 액세스 메모리("SRAM")인 캐시 메모리(126)에, 그리고 RDRAM(40)에는 메모리 제어기(130)를 통해 결합된다. 통상 메모리 제어기(130)는 RDRAM(40)에 결합되도록 된 DQ/어드레스 및 RQ 버스(106) 및 신호라인(10)을 포함한다.

본 발명의 여러 가지 실시예 및 이점이 전술한 바에 개시되어 있어도, 상기 개시는 단지 예시적인 것이며, 세부에 걸쳐 변경이 행해질 수 있고 본 발명의 광범한 원리 내에 있음을 알 것이다. 예를 들면, 전술한 많은 구성요소들은 다양한 회로들을 사용하여 구현될 수 있고, 동시에 액세스되는 RDRAM(40)의 뱅크 수와 같은 상세한 것은 원하는 대로 변경될 수 있다. 그러므로, 본 발명은 첨부된 청구범위에 의해서만 한정된다.

Claims

멀티플렉스된 데이터/어드레스 버스 및 행 감지 제어 신호를 포함하는 각각의 제어 신호들을 수신하도록 적응된 복수의 입력 단자들을 갖는 다이나믹 랜덤 액세스 메모리(dynamic random access memory)로서, 상기 DRAM는 상기 행 감지 제어 신호의 제1 천이에 응답하여 상기 데이터/어드레스 버스의 적어도 일부분에 인가되는 행 어드레스를 래치하는 행 어드레스 래치 회로 및 상기 행 감지 제어 신호의 제1 천이에 응답하여, 상기 래치된 행 어드레스에 대응하는 메모리 셀들의 행이 감지되게 하는 행 감지 제어 회로를 포함하는, 상기 DRAM에서 코어 잡음 테스트를 실행하는 방법에 있어서:

상기 코어 잡음 테스트를 실행하기 전에, 상기 행 감지 제어 입력 단자로부터 상기 행 어드레스 래치 회로를 분리(decoupling)하는 단계와;

상기 코어 잡음 테스트를 실행하기 전에, 상기 행 감지 제어 신호가 인가되는 제어 단자 이외의 제1 제어 입력 단자에 상기 행 어드레스 래치 회로를 결합하는 단계와;

상기 코어 잡음 테스트 전에, 상기 DRAM의 데이터/어드레스 버스의 적어도 일부분에서 상기 행 어드레스 래치 회로에 행 어드레스를 인가하는 단계로서, 상기 행 어드레스는 상기 코어 잡음 테스트 동안 감지될 메모리 셀들의 행에 대응하는, 상기 행 어드레스를 인가하는 단계와;

상기 코어 잡음 테스트 동안 감지될 행에 대응하는 상기 행 어드레스가 상기 데이터/어드레스 버스 상에 있는 동안 상기 제1 제어 입력 단자에 제1 제어 신호를 결합하는 단계로서, 상기 제1 제어 신호는 상기 행 어드레스가 상기 행 어드레스 래치에서 래치되게 하는, 상기 제1 제어 신호를 결합하는 단계와;

상기 코어 잡음 테스트 동안에, 상기 DRAM에서 메모리 셀들의 뱅크를 프리차지하는(precharging) 단계와;

상기 코어 잡음 테스트 동안에, 상기 코어 잡음 테스트 전에 감지된 메모리 셀들의 행의 열에서 메모리 셀을 액세스하는 단계로서, 액세스되는 상기 메모리 셀은 상기 DRAM의 데이터/어드레스 버스의 적어도 일부분에 인가되는 열 어드레스에 의해 지정되는, 상기 메모리 셀을 액세스하는 단계와;

상기 코어 잡음 테스트 동안, 상기 DRAM의 제어 입력 단자에 상기 행 감지 제어 신호의 제1 천이를 인가하는 단계로서, 상기 행 감지 제어 신호의 제1 천이는 상기 행 감지 제어 회로가 상기 래치된 행 어드레스에 대응하는 메모리 셀들의 행을 감지하게 하는, 상기 제1 천이를 인가하는 단계를 포함하는, 코어 잡음 테스트 실행 방법.
제1항에 있어서, 상기 코어 잡음 테스트 동안에 액세스되는 상기 메모리 셀의 열을 지정하기 위해서 상기 DRAM의 데이터/어드레스 버스의 적어도 일부분에 어드레스를 인가하는 단계는, 상기 코어 잡음 테스트 동안에 액세스될 상기 메모리 셀을 포함하는 상기 메모리 셀들의 행에 대응하는 상기 행 어드레스와는 다른 상기 DRAM의 데이터/어드레스 버스의 적어도 일부분에 어드레스를 인가하는 단계를 포함하는, 코어 잡음 테스트 실행 방법.
제1항에 있어서, 상기 코어 잡음 테스트 동안에 액세스되는 상기 메모리 셀의 열을 지정하기 위해서 상기 DRAM의 데이터/어드레스 버스의 적어도 일부분에 어드레스를 인가하는 단계는, 상기 코어 잡음 테스트 동안 상기 어드레스를 인가하는 단계를 포함하는, 코어 잡음 테스트 실행 방법.
제1항에 있어서, 상기 코어 잡음 테스트 동안 상기 DRAM의 데이터/어드레스 버스의 적어도 일부분에 뱅크 어드레스를 인가하는 단계를 더 포함하며,

상기 뱅크 어드레스는 상기 코어 잡음 테스트 동안에 감지될 상기 메모리 셀들의 행을 포함하는 뱅크에 대응하는, 코어 잡음 테스트 실행 방법.
제1항에 있어서, 상기 코어 잡음 테스트 전에 상기 DRAM의 데이터/어드레스 버스의 적어도 일부분에 뱅크 어드레스를 인가하는 단계를 더 포함하며,

상기 뱅크 어드레스는 상기 코어 잡음 테스트 동안에 액세스될 상기 메모리 셀을 포함하는 뱅크에 대응하는, 코어 잡음 테스트 실행 방법.
제5항에 있어서, 상기 행 감지 제어 신호의 제2 천이에 응답하여 상기 코어 잡음 테스트 동안에 액세스될 상기 메모리 셀을 포함하는 뱅크에 대응하는 상기 뱅크 어드레스를 래치하는 단계를 더 포함하는, 코어 잡음 테스트 실행 방법.
제6항에 있어서, 상기 행 감지 제어 신호의 제1 천이는 상기 행 감지 제어 신호의 하강 에지(falling edge)를 포함하고, 상기 행 감지 제어 신호의 제2 천이는 상기 행 감지 제어 신호의 상승 에지(rising edge)를 포함하는, 코어 잡음 테스트 실행 방법.
제1항에 있어서, 상기 코어 잡음 테스트 전에 감지된 메모리 셀들의 행의 열에서 메모리 셀을 액세스하는 단계는, 상기 데이터/어드레스 버스의 일부분 상의 상기 DRAM에 또는 이로부터 데이터를 결합함과 동시에 상기 데이터/어드레스 버스의 다른 부분상의 상기 DRAM에 어드레스를 결합하는 단계를 포함하는, 코어 잡음 테스트 실행 방법.
제1항에 있어서, 상기 코어 잡음 테스트 전에 감지된 메모리 셀들의 행의 열에서 메모리 셀을 액세스하는 단계는, 데이터 압축 회로에 상기 DRAM의 복수의 메모리 셀들로부터의 데이터를 결합하는 동시에, 상기 복수의 메모리 셀들로부터 결합된 데이터를 나타내는 상기 압축 회로로부터의 데이터를 상기 데이터 압축 회로에 결합하는 단계를 포함하는, 코어 잡음 테스트 실행 방법.
제1항에 있어서, 상기 데이터/어드레스 버스의 적어도 일부분 상의 상기 DRAM에 뱅크 어드레스들을 인가하는 단계를 더 포함하며,

상기 뱅크 어드레스들은 상기 코어 잡음 테스트 동안에 프리차지되고, 액세스되고 감지되는 메모리 셀들의 뱅크들을 지정하는, 코어 잡음 테스트 실행 방법.
제10항에 있어서, 상기 DRAM에 뱅크 어드레스들을 인가하는 단계는, 메모리 셀들의 복수의 뱅크들이 상기 코어 잡음 테스트 동안에 프리차지되고, 액세스되고 감지되도록 복수의 뱅크들을 지정하는 뱅크 어드레스들을 상기 DRAM에 인가하는 단계를 포함하는, 코어 잡음 테스트 실행 방법.
멀티플렉스되는 데이터/어드레스 버스, 및 각각의 제어 신호들을 수신하도록 적응된 복수의 입력 단자들을 갖는 DRAM로서, 상기 DRAM에서 코어 잡음 테스트를 실행하는 방법에 있어서:

상기 DRAM의 데이터/어드레스 버스의 적어도 일부분에 제1 뱅크 어드레스 및 제1 행 어드레스를 인가하는 단계로서, 상기 제1 행 어드레스는 상기 코어 잡음 테스트 동안에 감지될 상기 제1 뱅크 어드레스에 의해 지정되는 각 뱅크에서 메모리 셀들의 행을 지정하는, 상기 제1 뱅크 어드레스 및 제1 행 어드레스를 인가하는 단계와;

상기 코어 잡음 테스트 동안에, 상기 제1 뱅크 어드레스 및 상기 제1 행 어드레스에 의해 지정된 상기 행들을 감지하는 단계와;

상기 코어 잡음 테스트 동안에, 상기 DRAM에서 메모리 셀들의 적어도 하나의 뱅크를 프리차지하는 단계와;

상기 DRAM의 데이터/어드레스 버스의 적어도 일부분에 제2 뱅크 어드레스, 제2 행 어드레스 및 열 어드레스를 인가하는 단계로서, 상기 제2 뱅크 어드레스는 메모리 셀들의 복수의 뱅크들을 지정하며, 상기 제2 행 어드레스는 상기 코어 잡음 테스트 동안에 액세스될 상기 열 어드레스에 의해 지정되는 열을 포함하는 각 뱅크에서 메모리 셀들의 행을 지정하는, 상기 제2 뱅크 어드레스, 제2 행 어드레스 및 열 어드레스를 인가하는 단계와;

상기 코어 잡음 테스트 동안에, 상기 열 어드레스, 상기 제2 뱅크 어드레스 및 상기 제2 행 어드레스에 의해 지정되는 메모리 셀들을 액세스하는 단계를 포함하는, 코어 잡음 테스트 실행 방법.
제12항에 있어서, 상기 DRAM의 데이터/어드레스 버스의 적어도 일부분에 상기 제1 뱅크 어드레스 및 상기 제1 행 어드레스를 인가하는 단계는, 상기 코어 잡음 테스트 전에 상기 데이터/어드레스 버스에 상기 제1 행 어드레스를 인가하는 단계와, 상기 코어 잡음 테스트 동안 상기 데이터/어드레스 버스에 상기 제1 뱅크 어드레스를 인가하는 단계를 포함하는, 코어 잡음 테스트 실행 방법.
제12항에 있어서, 상기 DRAM의 데이터/어드레스 버스의 적어도 일부분에 상기 제2 뱅크 어드레스, 상기 제2 행 어드레스 및 상기 열 어드레스를 인가하는 단계는, 상기 코어 잡음 테스트 전에 상기 데이터/어드레스 버스에 상기 제2 행 및 상기 제2 뱅크 어드레스를 인가하는 단계와, 상기 코어 잡음 테스트 동안 상기 데이터/어드레스 버스에 상기 열 어드레스를 인가하는 단계를 포함하는, 코어 잡음 테스트 실행 방법.
제12항에 있어서, 상기 데이터/어드레스 버스에 상기 열 어드레스를 인가하는 단계는, 상기 DRAM의 데이터/어드레스 버스에 인가되는 제2 행 어드레스와는 다른 상기 DRAM의 데이터/어드레스 버스에 열 어드레스를 인가하는 단계를 포함하는, 코어 잡음 테스트 실행 방법.
멀티플렉스되는 데이터/어드레스 버스, 및 각각의 제어 신호들을 수신하도록 적응된 복수의 입력 단자들을 갖는 DRAM에서, 상기 DRAM를 테스트하는 방법에 있어서,

상기 데이터/어드레스 버스의 일부분 상의 상기 DRAM에 또는 이로부터 데이터를 결합함과 동시에 상기 데이터/어드레스 버스의 다른 부분상의 상기 DRAM에 어드레스를 결합하는 단계를 포함하는, DRAM 테스트 방법.
제16항에 있어서, 상기 DRAM에 또는 이로부터 데이터를 결합하는 단계는, 메모리 셀들의 행의 열에서 메모리 셀을 액세스하는 단계를 포함하는, DRAM 테스트 방법.
제17항에 있어서, 상기 메모리 셀들의 행의 열에서 메모리 셀을 액세스하는 단계는, 상기 DRAM의 복수의 메모리 셀들로부터의 데이터를 데이터 압축 회로에 결합하는 동시에, 상기 복수의 메모리 셀들로부터 결합된 데이터를 나타내는 상기 압축 회로로부터의 데이터를 상기 데이터 압축 회로에 결합하는 단계를 포함하는, DRAM 테스트 방법.
제16항에 있어서, 상기 데이터/어드레스 버스의 적어도 일부분 상의 상기 DRAM에 뱅크 어드레스들을 인가하는 단계를 더 포함하며,

상기 뱅크 어드레스들은 상기 DRAM의 테스트 동안에 프리차지되고, 액세스되고 감지되는 메모리 셀들의 뱅크들을 지정하는, DRAM 테스트 방법.
제19항에 있어서, 상기 DRAM에 뱅크 어드레스들을 인가하는 단계는, 메모리 셀들의 복수의 뱅크들이 상기 DRAM 테스트 동안에 동시에 프리차지되고, 액세스되고 또는 감지되도록 복수의 뱅크들을 지정하는 상기 DRAM에 뱅크 어드레스들을 인가하는 단계를 포함하는, DRAM 테스트 방법.
DRAM에 있어서:

메모리 셀들의 어레이와;

멀티플렉스된 데이터/어드레스 버스와;

행 감지 제어 신호를 수신하는 제1 입력 단자를 포함하는, 각각의 제어 신호들을 수신하도록 적응된 복수의 입력 단자들과;

상기 입력 단자들중 하나에 인가되는 제어 신호에 응답하여 상기 데이터/어드레스 버스의 적어도 일부분에 인가되는 행 어드레스를 래치하도록 구성된 행 어드레스 래치 회로와;

상기 행 어드레스 래치와 상기 제1 입력 단자에 결합되고, 상기 행 감지 제어 신호에 응답하여 상기 행 어드레스 래치 회로에서 래치된 상기 행 어드레스에 대응하는 어레이에서의 메모리 셀들의 행을 감지하도록 구성된 행 감지 제어 회로와;

상기 데이터/어드레스 버스의 적어도 일부분에 인가되는 열 어드레스에 대응하는 어레이에서의 메모리 셀들의 열에 액세스하도록 구성된 열 감지 회로와;

데이터 버스 포트와 메모리 셀들의 상기 어레이 사이에 데이터를 결합하도록 구성된 데이터 경로 회로와;

상기 행 어드레스 래치를 상기 제1 입력 단자 및 상이한 제어 신호를 수신하도록 적응된 제2 입력 단자에 택일적으로 결합하도록 구성되고, 상기 DRAM의 정규 동작 동안에 상기 제1 입력 단자에 상기 행 어드레스 래치 회로를 결합하도록 구성되고, 코어 잡음 테스트 실행에 앞서 상기 제2 입력 단자에 상기 행 어드레스 래치 회로를 결합하도록 구성된 테스트 제어 회로를 포함하는, DRAM.
제21항에 있어서, 상기 테스트 제어 회로에 결합된 모드 레지스터를 더 포함하며,

상기 모드 레지스터는 상기 테스트 제어 회로가 상기 제2 입력 단자에 상기 행 어드레스 래치를 결합하도록 하기 위해 코어 잡음 테스트를 나타내는 코어 잡음 신호를 생성하는, DRAM.
제21항에 있어서, 상기 제2 입력 단자는 CMD 신호를 수신하도록 적응된 입력 단자를 포함하는, DRAM.
제21항에 있어서, 상기 테스트 제어 회로는:

상기 DRAM의 제1 입력 단자에 결합된 제1 입력, 상기 DRAM의 제2 입력 단자에 결합된 제2 입력, 상기 행 어드레스 래치 회로에 결합된 출력, 및 상기 멀티플렉서가 상기 제1 입력 또는 상기 제2 입력에 상기 출력을 결합하게 하는 제어 신호를 수신하는 제어 입력을 갖는 멀티플렉서와;

상기 멀티플렉서의 제어 입력에 결합되고, 상기 멀티플렉서가 상기 DRAM의 정규 동작 동안 상기 제1 입력에 상기 출력을 결합하게 하고, 상기 코어 잡음 테스트 실행에 앞서 상기 제2 입력에 상기 출력을 결합하게 하는 제어 신호를 생성하는 논리 회로를 포함하는, DRAM.
멀티플렉스된 데이터/어드레스 버스 및 각각의 제어 신호들을 수신하도록 적응된 복수의 입력 단자들을 갖는 DRAM를 테스트하는 테스트 시스템에 있어서:

뱅크, 행, 및 열 어드레스들을 상기 DRAM에 결합하도록 상기 DRAM의 데이터/어드레스 버스의 제1 부분에 결합된 어드레스 버스와;

상기 DRAM에 및 이로부터 데이터를 결합하도록 상기 DRAM의 데이터/어드레스 버스의 제 2 부분에 결합된 데이터 버스로서, 상기 데이터/어드레스 버스의 제 2 부분은 상기 데이터/어드레스 버스의 제1 부분과는 다른, 상기 데이터 버스를 포함하며,

상기 테스트 시스템은 상기 DRAM의 입력 단자들에 제어 신호들을 인가하고, 상기 DRAM에 데이터를 인가하거나 이로부터 데이터를 수신함과 동시에 상기 DRAM에 어드레스들을 인가하도록 구성되는, 테스트 시스템.
제25항에 있어서, 상기 테스트 시스템은 상기 DRAM의 코어 잡음 테스트를 실행하도록 구성되는, 테스트 시스템.
제25항에 있어서, 상기 DRAM는 상기 DRAM로부터 판독되거나 이에 기록되는 데이터를 압축하도록 구성되며, 상기 테스트 시스템은 상기 DRAM의 복수의 뱅크들을 지정하는 상기 DRAM에 뱅크 어드레스들을 인가하도록 구성되는, 테스트 시스템.
컴퓨터 시스템에 있어서:

프로세서 버스를 갖는 프로세서와;

상기 컴퓨터 시스템에 데이터가 입력될 수 있도록 적응된 상기 프로세서 버스를 통해 상기 프로세스에 결합된 입력 장치와;

상기 컴퓨터 시스템으로부터 데이터가 출력될 수 있도록 적응된 상기 프로세서 버스를 통해 프로세스에 결합된 출력 장치와;

데이터가 저장될 수 있도록 적응된 상기 프로세서 버스에 결합된 DRAM를 포함하며,

상기 DRAM는:

메모리 셀들의 어레이와;

멀티플렉스된 데이터/어드레스 버스와;

행 감지 제어 신호를 수신하는 제1 입력 단자를 포함하는, 각각의 제어 신호들을 수신하도록 적응된 복수의 입력 단자들과;

상기 입력 단자들 중 하나에 인가되는 제어 신호에 응답하여 상기 데이터/어드레스 버스의 적어도 일부분에 인가되는 행 어드레스를 래치하도록 구성된 행 어드레스 래치 회로와;

상기 행 어드레스 래치와 상기 제1 입력 단자에 결합된 행 감지 제어 회로로서, 상기 행 감지 제어 회로는 상기 행 감지 제어 신호에 응답하여 상기 행 어드레스 래치 회로에서 래치된 상기 행 어드레스에 대응하는 어레이에서의 메모리 셀들의 행을 감지하도록 구성된, 상기 행 감지 제어 회로와;

상기 데이터/어드레스 버스의 적어도 일부분에 인가되는 열 어드레스에 대응하는 어레이에서의 메모리 셀들의 열에 액세스하도록 구성된 열 감지 회로와;

데이터 버스 포트와 메모리 셀들의 상기 어레이 사이에 데이터를 결합하도록 구성된 데이터 경로 회로와;

상기 행 어드레스 래치를 상기 제1 입력 단자 및 상이한 제어 신호를 수신하도록 적응된 제2 입력 단자에 택일적으로 결합하도록 구성되고, 상기 DRAM의 정규 동작 동안 상기 제1 입력 단자에 상기 행 어드레스 래치 회로를 결합하도록 구성되고, 코어 잡음 테스트 실행에 앞서 상기 제2 입력 단자에 상기 행 어드레스 래치 회로를 결합하도록 구성된 테스트 제어 회로를 포함하는, 컴퓨터 시스템.
제28항에 있어서, 상기 DRAM는 상기 테스트 제어 회로에 결합된 모드 레지스터(mode register)를 더 포함하며,

상기 모드 레지스터는, 상기 테스트 제어 회로가 상기 제2 입력 단자에 상기 행 어드레스 래치를 결합하도록 하기 위해 코어 잡음 테스트를 나타내는 코어 잡음 신호를 생성하는, 컴퓨터 시스템.
제28항에 있어서, 상기 DRAM의 제2 입력 단자는 CMD 신호를 수신하도록 적응된 입력 단자를 포함하는, 컴퓨터 시스템.
제28항에 있어서, 상기 테스트 제어 회로는:

상기 DRAM의 제1 입력 단자에 결합된 제1 입력, 상기 DRAM의 제2 입력 단자에 결합된 제2 입력, 상기 행 어드레스 래치 회로에 결합된 출력, 및 상기 멀티플렉서가 상기 제1 입력 또는 상기 제2 입력에 상기 출력을 결합하도록 하는 제어 신호를 수신하는 제어 입력을 갖는 멀티플렉서와;

상기 멀티플렉서의 제어 입력에 결합되고, 상기 멀티플렉서가 상기 DRAM의 정규 동작 동안 상기 제1 입력에 상기 출력을 결합하도록 하며, 상기 코어 잡음 테스트 실행에 앞서 상기 제2 입력에 상기 출력을 결합하도록 하는 제어 신호를 생성하는 논리 회로를 포함하는, 컴퓨터 시스템.
멀티플레스된 데이터/어드레스 버스를 갖는 DRAM의 테스트를 실행하는 방법에 있어서:

상기 데이터/어드레스 버스의 제 1 일부분을 통해 상기 DRAM의 제1 부분에 대응하는 상기 DRAM에 어드레스를 인가하는 단계와;

상기 DRAM에 어드레스를 인가함과 동시에, 상기 데이터/어드레스 버스의 제2 일부분을 통해 상기 DRAM의 제2 부분에 또는 이로부터 데이터를 결합하는 단계로서, 상기 DRAM의 제2 부분은 상기 제1 부분과는 적어도 부분적으로 다른, 상기 데이터를 결합하는 단계를 포함하는, DRAM 테스트 실행 방법.
제32항에 있어서, 상기 DRAM에 어드레스를 인가하는 단계는, 상기 DRAM의 데이터/어드레스 버스의 적어도 일부분에 제1 뱅크 어드레스 및 제1 행 어드레스를 인가하는 단계를 포함하는, DRAM 테스트 실행 방법.
제33항에 있어서, 상기 제1 뱅크 어드레스 및 제1 행 어드레스를 인가하는 단계는, 상기 테스트 전에 상기 데이터/어드레스 버스에 상기 제1 행 어드레스를 인가하고, 상기 테스트 동안 상기 데이터/어드레스 버스에 상기 제1 뱅크 어드레스를 인가하는 단계를 포함하는, DRAM 테스트 실행 방법.
제32항에 있어서, 상기 DRAM의 데이터/어드레스 버스의 적어도 일부분에 제2 뱅크 어드레스, 제2 행 어드레스 및 열 어드레스를 인가하는 단계를 더 포함하는, DRAM 테스트 실행 방법.
제35항에 있어서, 상기 제2 뱅크 어드레스, 제2 행 어드레스 및 열 어드레스를 인가하는 단계는, 상기 테스트 전에 상기 데이터/어드레스 버스에 상기 제2 행 및 상기 제2 뱅크 어드레스를 인가하고, 상기 테스트 동안 상기 데이터/어드레스 버스에 상기 열 어드레스를 인가하는 단계를 포함하는, DRAM 테스트 실행 방법.
제35항에 있어서, 상기 제 2 뱅크 어드레스, 제 2 행 어드레스 및 열 어드레스를 인가하는 단계는, 상기 DRAM의 데이터/어드레스 버스에 인가되는 상기 제 2 행 어드레스와는 다른 상기 DRAM의 데이터/어드레스 버스에 열 어드레스를 인가하는 단계를 포함하는, DRAM 실행 방법.
멀티플렉스된 데이터/어드레스 버스를 갖는 DRAM의 테스트를 실행하는 방법에 있어서:

신호를 이용하여 상기 메모리의 행 어드레스를 래치하는 단계와;

상기 신호를 이용하여 상기 행 어드레스에 저장된 값을 증폭시키는 단계를 포함하며,

상기 래치하는 단계 및 상기 증폭시키는 단계는 이산 시간들(discrete times)에서 일어나는, DRAM 테스트 실행 방법.
제38항에 있어서, 상기 신호를 이용하여 상기 행 어드레스에 저장된 값을 증폭시키는 단계는, 상기 신호가 상이한 행이 감지되게 하도록 상기 신호로부터 행 어드레스 래치 회로를 선택적으로 분리시키는 단계를 포함하는, DRAM 테스트 실행 방법.
제39항에 있어서, 감지될 상기 상이한 행은 미리 래치된 행 어드레스를 포함하는, DRAM 테스트 실행 방법.
제38항에 있어서, 상기 행 어드레스를 래치하는 단계는, 상기 DRAM의 데이터/어드레스 버스의 적어도 일부분에 제1 뱅크 어드레스 및 제1 행 어드레스를 인가하는 단계를 포함하는, DRAM 테스트 실행 방법.
제41항에 있어서, 상기 제1 뱅크 어드레스 및 제1 행 어드레스를 인가하는 단계는, 상기 테스트 전에 상기 데이터/어드레스 버스에 상기 제1 행 어드레스를 인가하고, 상기 테스트 동안 상기 데이터/어드레스 버스에 상기 제1 뱅크 어드레스를 인가하는 단계를 포함하는, DRAM 테스트 실행 방법.
제38항에 있어서, 상기 행 어드레스를 래치하는 단계는, 상기 DRAM의 데이터/어드레스 버스의 적어도 일부분에 제2 뱅크 어드레스, 제2 행 어드레스 및 열 어드레스를 인가하는 단계를 더 포함하는, DRAM 테스트 실행 방법.
제43항에 있어서, 상기 제2 뱅크 어드레스, 제2 행 어드레스 및 열 어드레스를 인가하는 단계는, 상기 테스트 전에 상기 데이터/어드레스 버스에 상기 제2 행 및 상기 제2 뱅크 어드레스를 인가하고, 상기 테스트 동안 상기 데이터/어드레스 버스에 상기 열 어드레스를 인가하는 단계를 포함하는, DRAM 테스트 실행 방법.
제43항에 있어서, 상기 제2 뱅크 어드레스, 제2 행 어드레스 및 열 어드레스를 인가하는 단계는, 상기 DRAM의 데이터/어드레스 버스에 인가되는 상기 제2 행 어드레스와는 다른 상기 DRAM의 데이터/어드레스 버스에 열 어드레스를 인가하는 단계를 포함하는, DRAM 테스트 실행 방법.
DRAM에 있어서:

데이터/어드레스 버스와;

제어 신호에 응답하여 상기 데이터/어드레스 버스의 적어도 일부분에 인가되는 행 어드레스를 래치하도록 구성된 행 어드레스 래치 회로와;

데이터 버스 포트 및 메모리 셀들의 어레이 사이에 데이터를 결합하도록 구성된 데이터 경로 회로와;

상기 행 어드레스 래치 회로를 상기 DRAM의 정규 동작을 나타내는 제1 제어 신호값에 응답하여 상기 DRAM의 제1 부분, 및 상기 DRAM의 테스트 동작을 나타내는 제2 제어 신호값에 응답하여 상기 DRAM의 제2 부분에 선택적으로 결합하도록 구성된 테스트 제어 회로를 포함하는, DRAM.
제46항에 있어서, 상기 테스트 제어 회로에 결합되고, 상기 테스트 제어 회로가 상기 DRAM의 제2 부분에 상기 행 어드레스 래치를 결합하도록 하기 위해 코어 잡음 테스트를 나타내는 코어 잡음 신호를 생성하는 모드 레지스터를 더 포함하는, DRAM.
제46항에 있어서, 상기 테스트 제어 회로는:

상기 DRAM의 제1 입력 단자에 결합된 제1 입력, 상기 DRAM의 제2 입력 단자에 결합된 제2 입력, 상기 행 어드레스 래치 회로에 결합된 출력, 및 상기 멀티플렉서가 상기 제1 입력 또는 상기 제2 입력에 상기 출력을 선택적으로 결합하도록 하는 제어 신호를 수신하는 제어 입력을 갖는 멀티플렉서와;

상기 멀티플렉서의 제어 입력에 결합되고, 상기 멀티플렉서가 상기 DRAM의 정규 동작 동안 상기 제1 입력에 그의 출력을 결합하도록 하고 상기 코어 잡음 테스트의 실행에 앞서 상기 제2 입력에 그의 출력을 결합하도록 하는 제어 신호를 생성하는 논리 회로를 포함하는, DRAM.
제46항에 있어서, 상기 테스트 제어 회로는 상기 행 래치 회로 또는 상기 데이터 경로 회로중 적어도 하나에 합체되는, DRAM.
DRAM를 제조하는 방법에 있어서:

데이터/어드레스 버스를 형성하는 단계와;

제어 신호에 응답하여 상기 데이터/어드레스 버스의 적어도 일부분에 인가되는 행 어드레스를 래치하도록 적응된 행 어드레스 래치 회로를 형성하는 단계와,

데이터 버스 포트 및 메모리 셀들의 어레이 사이에 데이터를 결합하도록 적응된 데이터 경로 회로를 형성하는 단계와;

상기 DRAM의 정규 동작을 나타내는 제1 제어 신호값에 응답하여 상기 DRAM의 제1 부분 및 상기 DRAM의 테스트 동작을 나타내는 제2 제어 신호값에 응답하여 상기 DRAM의 제2 부분에 상기 행 어드레스 래치 회로를 선택적으로 결합하도록 적응된 테스트 제어 회로를 형성하는 단계를 포함하는, DRAM 제조 방법.
제50항에 있어서, 상기 테스트 제어 회로에 결합되고, 상기 테스트 제어 회로가 상기 DRAM의 제2 부분에 상기 행 어드레스 래치를 결합하도록 하기 위해 코어 잡음 테스트를 나타내는 코어 잡음 신호를 생성하도록 적응되는 모드 레지스터를 형성하는 단계를 더 포함하는, DRAM 제조 방법.
제50항에 있어서, 상기 테스트 제어 회로를 형성하는 단계는:

상기 DRAM의 제1 입력 단자에 결합된 제1 입력, 상기 DRAM의 제2 입력 단자에 결합된 제2 입력, 상기 행 어드레스 래치 회로에 결합된 출력, 상기 멀티플렉서가 상기 제1 입력 또는 상기 제2 입력에 상기 출력을 선택적으로 결합하도록 하는 제어 신호를 수신하는 제어 입력을 갖는 멀티플렉서를 형성하는 단계와;

상기 멀티플렉서의 제어 입력에 결합되고, 상기 멀티플렉서가 상기 DRAM의 정규 동작 동안 상기 제1 입력에 그의 출력을 결합하도록 하고 상기 코어 잡음 테스트의 실행에 앞서 상기 제2 입력에 그의 출력을 결합하도록 하는 제어 신호를 생성하는 논리 회로를 형성하는 단계를 포함하는, DRAM 제조 방법.
제50항에 있어서, 상기 테스트 제어 회로를 형성하는 단계는, 상기 행 래치 회로 또는 상기 데이터 경로 회로중 적어도 하나를 갖는 상기 테스트 제어 회로를 필수적으로 형성하는 단계를 포함하는, DRAM 제조 방법.