JP4524733B2

JP4524733B2 - ラムバスメモリのテスト

Info

Publication number: JP4524733B2
Application number: JP2001508456A
Authority: JP
Inventors: クリストファービー．クーパー，; ブライアンエル．ブラウン，; タンケイ．マイ，
Original assignee: マイクロンテクノロジー，インク．
Priority date: 1999-07-06
Filing date: 2000-06-29
Publication date: 2010-08-18
Anticipated expiration: 2020-06-29
Also published as: DE60041493D1; US6144598A; ATE422093T1; KR20020027474A; WO2001003139A1; EP1200963A1; AU5783400A; EP1200963A4; JP2003504777A; US6314036B1; EP1200963B1; KR100487180B1

Description

【０００１】
（技術分野）
本発明は、メモリデバイスに関し、より詳細には、ラムバスメモリデバイス上で「コアノイズ」テストを効率的に実行する方法および装置に関する。
【０００２】
（発明の背景）
ダイナミックランダムアクセスメモリデバイス（「ＤＲＡＭ」）のようなメモリデバイスは、コンピュータシステムおよび多岐にわたる他の電子製品で通常に使用されている。信頼性を保証するために、ＤＲＡＭは、製造プロセスのいくつかの局面において完璧にテストされる。例えば、ＤＲＡＭは、ダイの形態で、すなわち、まだウェハの一部である時にテストされ、パッケージングされた後に再度テストされる。製造環境においてテストされなければならないＤＲＡＭの量が多いために、自動テスト機器を利用してテストが実行されることが必要である。しかしながら、テストのコストを最小化し、テストのスループットを最大化するために、ＤＲＡＭをできるだけ迅速にテストすることが重要である。過去において、ＤＲＡＭがテストされ得る速度は、ＤＲＡＭに書き込まれ、ＤＲＡＭから読み出されるデータを圧縮することによって増加されてきた。データ圧縮を使用して、ＤＲＡＭに印加されるデータは、いくつかのメモリセルに、１つのメモリアクセスサイクルにおいて同時にまたは連続して書き込まれる。圧縮データは、次いで、いくつかのメモリセルからのデータビットを論理回路に結合することによって、ＤＲＡＭから読み出される。その論理回路は、メモリセルから読み出されたデータが、そのメモリセルに書き込まれたデータと対応するか否かの指示を提供する。データ圧縮は、ＤＲＡＭをテストするために必要な時間をかなり低減し得る。その低減量は、圧縮の度合いにほぼ比例する。データ圧縮技術は、非同期ＤＲＡＭおよび同期ＤＲＡＭを含む種々のＤＲＡＭに使用されてきた。
【０００３】
近年、ラムバスＤＲＡＭまたは「ＲＤＲＡＭ」として知られる高速パケット化メモリデバイスが、コンピュータシステムにおける使用のために提案されてきている。ＲＤＲＡＭ１０へのインタフェースが、図１のブロック図に示されている。ＲＤＲＡＭ１０は、第１および第２の９ビット時間多重化データ／アドレスバス１２、１４に結合されている。バス１２、１４のそれぞれは、アドレスをＲＤＲＡＭ１０に結合するか、または、データをＲＤＲＡＭ１０に、もしくはＲＤＲＡＭ１０から結合し得る。ＲＤＲＡＭ１０の中では、データ／アドレスバス１２、１４は、適切な回路（図示せず）によって制御されるマルチプレクサ１６に結合され、これにより、バス１２、１４の任意の一方が、内部アドレスバス１８または内部データバス２０のいずれかに結合される。
【０００４】
ＲＤＲＡＭ１０はまた、ＲＤＲＡＭ１０の動作を制御するためのコマンドパケットを受け取る８ビットコマンドバスＲＱ＜７：０＞に結合される。これらの線の１つＲＱ＜０＞は、後述するコアノイズテストの間に、ＴｅｓｔＢＳＥＮＳＥ信号を受け取る。このＴｅｓｔＢＳＥＮＳＥ信号は、２つのインバータ２２ａ、ｂを介して、内部のＢＳＥＮＳＥ＿ｉｎ信号およびロウアドレスラッチＲＡＤＲ＿Ｌ信号を提供するように結合される。ＲＡＤＲ＿Ｌ信号は、ＲＤＲＡＭ１０に印加されたロウアドレスをラッチするロウアドレスラッチ回路２６に印加される。ＢＳＥＮＳＥ＿ｉｎ信号は、ラッチされたロウアドレスに対応するメモリセルのロウをセンシングするロウセンス制御回路２８に印加される。
【０００５】
最後に、ＲＤＲＡＭ１０は、複数の制御およびステータス線に結合される。そのような制御およびステータス線は、コマンド「ＣＭＤ」線、シリアルクロック「ＳＣＫ」線および１対のシリアル入力／出力「ＳＩＯ＜１：０＞」線を含む。ＳＩＯ線は、内部制御レジスタ（テストオプション（「ＴＯ」）レジスタ２４を含む）にロードされる制御ビット等の、シリアルクロックＳＣＫの各遷移におけるシリアルデータを受け取る。ＲＤＲＡＭ１０は、もちろん、種々の電源線および接地線にも接続されるが、これらは簡潔化のために省略されている。
【０００６】
ＲＤＲＡＭ１０は、マルチプレクサ１６およびＴＯレジスタ２４に加えて、大量の回路部を含むことが理解される。しかしながら、そのような回路部は従来からＲＤＲＡＭにあるので、この他の回路部は簡潔化および明瞭化のために省略されている。
【０００７】
図１に示されるＲＤＲＡＭ１０は、テストを容易にするために特に適応された内部回路部を含む。「ＤＡモード」として知られるこれらのテストモードの１つは、シリアルＳＩＯポートを使用するか、コマンドバスＲＱ＜０：７＞を介してコマンドＣＭＤを発行して、レジスタ内にビットを設定することによって開始され得る。これらのテストモードを使用して、既知のデータがＲＤＲＡＭ１０に書き込まれ得、次いで、ＲＤＲＡＭ１０の製造中およびその後の正しい動作を確認するために、読み出される。コアノイズテストとして知られる他のテストは、「最悪ケース」条件として考慮され得る条件下でＲＤＲＡＭ１０をテストする。コアノイズテストでは、３つのイベントが同時に発生する。すなわち、ＲＤＲＡＭ１０のメモリバンク（図示せず）の１つがプリチャージされ、ＲＤＲＡＭ１０のメモリ位置へデータが書き込まれまたはメモリ位置からデータが読み出され、メモリバンクの中のメモリセルのロウが「センシング」される（すなわち、メモリセルが各デジット線に結合され、それらの各センス増幅器がそれに応答する）。これらの環境下において、ＲＤＲＡＭ１０における種々の線上の信号が、互いに結合されることが可能になる。コアノイズテストは、ＴＯレジスタ２４が上述したようにプログラミングされる時に、ＴＯレジスタ２４（図１）内でコアノイズビットを設定することによって選択される。いったんＴＯレジスタ２４がコアノイズテストを実行するようにプログラミングされると、コアノイズオプションは、ＴＯレジスタ２４に結合されているＣＭＤ信号線を切り替えることによって、択一的にイネーブルまたはディセーブルされる。
【０００８】
ＤＡテストモードでは、ＲＤＲＡＭ１０に接続された線またはバスに結合される信号は、以下の表によって与えられる。
【０００９】
表１
【００１０】
【表１】

コアノイズテストのためのＲＤＲＡＭ１０への信号インタフェースは、ここで、図２のタイミング図を参照して説明される。上で示した信号の多くが種々のＤＡモードテストにおいて使用されるが、ＤＡモードコアノイズテストにおいて使用される信号のみが図２に示されている。時刻ｔ₁の前に、５ビットのバンクアドレスＰＢＳＥＬ＜４：０＞が、ＤＱ／Ａｄｄｒｅｓｓバス線１１−１６に置かれる。時刻ｔ₁に、ＲＱ＜１＞線に印加されたプリチャージ信号ＴｅｓｔＰＲＥＣＨがハイに遷移する。ＴｅｓｔＰＲＥＣＨ信号は、ＲＤＲＡＭ１０に、ＤＱ／Ａｄｄｒｅｓｓバス線１１−１６に現れるアドレスをラッチさせ、ラッチされたアドレスによって指定されたメモリセルのバンクをプリチャージさせる制御信号である。従って、時刻ｔ₁において、ＰＢＳＥＬ＜４：０＞バンクアドレスによって指定されたバンクが、プリチャージされる。
【００１１】
時刻ｔ₂の前に、５ビットのバンクアドレスＳＢＳＥＬ＜４：０＞が、再度、ＤＱ／Ａｄｄｒｅｓｓバスの線１１−１６上に置かれ、１１ビットのロウアドレスＲＡＤＲ＜１０：０＞が、再度、ＤＱ／Ａｄｄｒｅｓｓバスの線０−１０上に置かれる。バンクアドレスＳＢＳＥＬ＜４：０＞およびロウアドレスＲＡＤＲ＜１０：０＞は、それぞれ、センシングされるべきメモリセルのバンクおよびロウに対応する。メモリセルのロウがセンシングされる時、そのロウの中の各メモリセルは、デジット線の相補的ペアが各カラムに設けられているそれぞれのデジット線に結合され、デジット線の各相補的ペアに結合されたセンス増幅器が、その結合に応答する。ロウのセンシングは、もちろん、そのロウのメモリセルの選択的なカラムからデータを読み出すことの前段階である。
【００１２】
時刻ｔ₂において、ＲＱ＜０＞線に印加されたＴｅｓｔＢＳＥＮＳＥ信号が、ローに遷移する。ＴｅｓｔＢＳＥＮＳＥ信号は、ＲＤＲＡＭ１０に、ＤＱ／Ａｄｄｒｅｓｓバスの線０−１０および１１−１６にそれぞれ現れるロウおよびバンクアドレスをラッチさせ、ラッチされたロウおよびバンクアドレスに対応するバンク中のメモリセルのロウをセンシングさせる制御信号である。従って、時刻ｔ₂において、ＳＢＳＥＬ＜４：０＞によって指定されるバンクの中の、ＲＡＤＲ＜１０：０＞によって指定されるロウが、センシングされる。
【００１３】
時刻ｔ₃において、ＲＱ＜７＞線に印加されたＴｅｓｔＢＬＫＳＥＬ信号が、ハイに遷移する。以下にさらに説明するように、ＴｅｓｔＢＬＫＳＥＬ信号がハイである時には、ＴｅｓｔＰＲＥＣＨ信号の機能が変更される。
【００１４】
時刻ｔ₄において、コアノイズテストが実行される。時刻ｔ₄の前に、他のバンクアドレスＣＢＳＥＬ＜４：０＞が、ＤＱ／ａｄｄｒｅｓｓバスの線１１−１６に置かれ、カラムアドレスＣＡＤＲ＜１０：０＞が、ＤＱ／ａｄｄｒｅｓｓバスの線０−１０に置かれる。時刻ｔ₄において、ＲＱ＜３＞線に印加されたテストカラムラッチＴｅｓｔＣＯＬＬＡＴ信号が、ハイに遷移する。ＴｅｓｔＣＯＬＬＡＴ信号は、カラムアドレスＣＡＤＲ＜１０：０＞をラッチさせ、データ信号を、ラッチされたカラムアドレスによって指定されるカラムに、またはカラムから、結合させる。ラッチされたカラムアドレスによって指定されるカラムに、またはカラムから結合されたデータ信号は、上述したように時刻ｔ₂において以前にセンシングされたロウおよびバンクに現れる。従って、ＲＤＲＡＭ１０は、時刻ｔ₂において現れるロウアドレスＲＡＤＲ＜１０：０＞およびバンクアドレスＳＢＳＥＬ＜４：０＞に対応するロウおよびバンクに時刻ｔ₄において現れるカラムアドレスＣＡＤＲ＜１０：０＞に対応するカラムから、データを読み出し、またはそのカラムにデータを書き込む。
【００１５】
時刻ｔ₄において、ＴｅｓｔＢＳＥＮＳＥ信号は、再度、ローに遷移する。上述したように、ＴｅｓｔＢＳＥＮＳＥ信号がローに遷移する時、ＤＱ／ａｄｄｒｅｓｓバスの線１１−１６上のアドレスによって指定されるバンクの中の、ＤＱ／ａｄｄｒｅｓｓバスの線０−１０上のアドレスによって指定されるロウが、センシングされる。しかしながら、読み出しまたは書き込みにおいてアクセスされるべきカラムを指定するためには、時刻ｔ₄において、カラムアドレスＣＡＤＲ＜１０：０＞が、ＤＱ／ａｄｄｒｅｓｓバスの線０−１０上に現れることが必要なので、カラムアドレスＣＡＤＲ＜１０：０＞もまた、ＴｅｓｔＢＳＥＮＳＥ信号の遷移に応答するロウをセンシングするためのロウアドレスとして使用される。従って、ｔ₄においてＤＱ／ａｄｄｒｅｓｓバスの線１１−１６上に現れるバンクアドレスＣＢＳＥＬ＜４：０＞によって指定されるバンク中の、カラムアドレスＣＡＤＲ＜１０：０＞によって指定されるロウが、時刻ｔ₄においてセンシングされる。従って、コアノイズテストの間にセンシングされるロウが、コアノイズテストの間にアクセスされるカラムと同じアドレスを有さなければならないことは明らかである。アクセスされるべきカラムを選択した時にセンシングされるべきロウを独立して選択することができないので、このロウ／カラム依存性は、コアノイズテストが実行され得る柔軟性を制限する。この依存性は望ましくないけれども、コアノイズテストの間にＲＤＲＡＭ１０に異なるバンク、ロウおよびカラムアドレスを提供するだけの十分なアドレス線がないので、何ら解決策はないようである。
【００１６】
上述したように、コアノイズテストは、３つのイベントが同時に起こることを必要とする。ロウのセンシングと、メモリのカラムのアクセスとは、上述した。さらに、メモリのバンクもまた、同時にプリチャージされなければならない。上述したように、メモリセルのバンクは、ハイに遷移するＴｅｓｔＰＲＥＣＨ信号によってプリチャージされ、ＴｅｓｔＰＲＥＣＨ信号は、次いで、ＤＱ／ａｄｄｒｅｓｓバスの線１１−１６上に現れるバンクアドレスをラッチし、ラッチされたアドレスに対応するバンクをプリチャージする。しかしながら、上述したように、ＤＱ／ａｄｄｒｅｓｓバスの線１１−１６上に時刻ｔ₄において現れるアドレスは、ローに遷移するＴｅｓｔＢＳＥＮＳＥ信号に応答してセンシングされるべきバンクに対応する。このアドレスはまた、論理的には、（時刻ｔ₄におけるカラムアドレスがロウアドレスを指定するのとほとんど同様に）プリチャージされるべきバンクを指定するためにも使用され得るが、実際には、バンクのプリチャージとセンシングとを両方行うことはできない。この理由のために、ＴｅｓｔＰＲＥＣＨ信号の機能は、上で言及したように、時刻ｔ₃においてハイに遷移するＲＱ＜７＞制御線上のＴｅｓｔＢＬＫＳＥＬ信号に応答して、変更される。その後で、ＴｅｓｔＰＲＥＣＨ信号はさらに、バンクをプリチャージするために使用されるが、ＤＱ／ａｄｄｒｅｓｓバスの線１１−１６上に現れるアドレスによって指定されるバンクをプリチャージはしない。そうではなく、ＴｅｓｔＰＲＥＣＨ信号の遷移は、最も新しくプリチャージされたバンクよりも１バンクだけ高いものに対応するバンクをプリチャージする。従って、時刻ｔ₄において、ＴｅｓｔＰＲＥＣＨ信号に応答してプリチャージされるバンクは、時刻ｔ₁においてプリチャージされるバンクよりも１バンク高い。例えば、コアノイズテストの間に、時刻ｔ₁においてバンク１４がプリチャージされる場合、バンク１５が時刻ｔ₄においてプリチャージされる。
【００１７】
ＤＱ／ａｄｄｒｅｓｓバス１２、１４の１８本の線のうち１７本が、コアノイズテストの間にアドレスを提供するために使用されることが留意される。この理由のために、ＲＤＲＡＭ１０に結合される、またはＲＤＲＡＭ１０から結合されるデータは、ＤＱ／ａｄｄｒｅｓｓ線上に現れるアドレスと、時間多重化されるべきである。アドレスがＲＤＲＡＭ１０に結合されるのと同時にデータをＲＤＲＡＭ１０に結合する、またはＲＤＲＡＭ１０から結合することはできないので、ＲＤＲＡＭ１０をテストするのに必要な時間が増加する。ＲＤＲＡＭ１０がアドレス指定されるのと同時にデータをＲＤＲＡＭ１０に結合する、またはＲＤＲＡＭ１０から結合することが好ましいが、上述したように、ロウ／カラム依存性を除去するだけの十分なＤＱ／ａｄｄｒｅｓｓ線さえもないので、これは不可能なようである。
【００１８】
ロウ／カラム依存性の問題を解決することと、ＲＤＲＡＭがアドレス指定されるのと同時にデータをＲＤＲＡＭに結合する、またはＲＤＲＡＭから結合することを可能にすることとがいずれも不可能であるという状況は、コアノイズテストの間に、信号をＲＤＲＡＭ１０に結合する、またはＲＤＲＡＭ１０から結合するために使用される線の数を減らそうとするどんな試みによっても、さらに悪化する。しかしながら、テストの間に使用されなければならない信号線の数を最小化することは、いくつかの理由で好ましい。例えば、ＲＤＲＡＭよりも少ない数の信号線を有するＤＲＡＭをテストするために使用される自動テスト機器は、ＲＤＲＡＭをテストすることができないこともある。そのような自動テスト機器は、非常に高価なのであるが、やがてすたれてしまう。ＲＤＲＡＭをテストするために、古い自動テスト機器が使用できれば好ましい。しかしながら、そうすることは、たとえそれが可能であっても、ロウ／カラム依存性の問題と、データ信号およびアドレス信号を多重化する必要性とを悪化させるだけのようである。
【００１９】
従って、コアノイズテストの間にＲＤＲＡＭになされなければならない接続の数を低減することによって、データ信号およびアドレス信号の多重化を必要とせずに、また、読み出しまたは書き込みアクセスが起こるロウをアクセスされるカラムに依存させることなしに、ＲＤＲＡＭをより効率的にテストすることを可能にする必要がある。
【００２０】
（発明の要旨）
時間多重化されたデータ／アドレスバスを有するラムバスダイナミックランダムアクセスメモリ（「ＲＤＲＡＭ」）が、そのデータ／アドレスバスの第１の部分をアドレスに特化させ、そのデータ／アドレスバスの第２の部分をデータに特化させることによって、本発明の１つの局面に従ってテストされる。テストの間、データのＲＤＲＡＭへの結合またはＲＤＲＡＭからの結合と同時に、アドレスがＲＤＲＡＭに印加される。
【００２１】
ＲＤＲＡＭは、ＲＤＲＡＭの通常動作の間にロウセンス制御信号を受け取るように結合されたロウアドレスラッチ回路を含む。ロウセンス制御信号は、ロウアドレスをラッチさせ、ロウセンス制御信号はまた、ラッチされたロウアドレスに対応するロウをセンシングさせる。本発明の他の局面において、ロウアドレスラッチ回路は、ＲＤＲＡＭのコアノイズテストを実行する前に、ロウセンス制御信号から切り離される。その代わりに、ロウアドレスラッチ回路は、ＲＤＲＡＭの他の制御入力に結合される。その結果、コアノイズテストの間にセンシングされるべきロウに対応するロウアドレスは、コアノイズテストの前にＲＤＲＡＭの中でラッチされ得、ロウセンス制御信号は、ラッチされたアドレスに対応するロウをセンシングするために、コアノイズテストの間、印加され得る。ロウアドレスラッチは、その時点でロウセンス制御信号から切り離されるので、センシングされたロウのアドレスとは異なるアドレスが、コアノイズテストの間、ＲＤＲＡＭに印加され得る。
【００２２】
本発明の他の局面では、ＲＤＲＡＭは、コアノイズテストの間にアクティブである複数のバンクを指定するバンクアドレスを受け取る。その結果、コアノイズテストの間、データが同時に複数のバンクに結合または複数のバンクから結合される。コアノイズテストの間の読み出しメモリアクセスの場合、複数のバンクから読み出されたデータは、データ圧縮回路に結合される。圧縮回路は、次いで、すべてのバンクから読み出されたデータを示すデータを出力する。
【００２３】
（発明の詳細な説明）
本発明に従うＲＤＲＡＭ４０の１つの実施形態が、図３に示されている。ＲＤＲＡＭ４０は、コアノイズテスト制御回路４４に結合された図１の従来のＲＤＲＡＭ１０を含む。実際には、従来のＲＤＲＡＭ１０およびコアノイズテスト制御回路４４は、好適には、１つの集積回路として製造される。しかし、コアノイズテスト制御回路４４は、あるいは、従来のＲＤＲＡＭ１０に結合された別個の集積回路または非集積回路として製造されてもよい。
【００２４】
以下により詳細に説明するように、コアノイズテスト制御回路４４の基本機能は、ロウアドレスラッチ回路２６をＴｅｓｔＢＳＥＮＳＥ信号から選択的に切り離すために使用され、これにより、ＴｅｓｔＢＳＥＮＳＥ信号は、以前にラッチされているロウアドレスに対応するロウをセンシングさせることができる。その結果、コアノイズテストの間にセンシングされるべきロウに対応するロウアドレスは、コアノイズテストの前にラッチされ得る。次いで、コアノイズテストの間に印加されるＴｅｓｔＢＳＥＮＳＥ信号が、ラッチされたロウアドレスに対応するロウのセンシングを引き起こす。センシングされたロウのアドレスはこの時点で印加される必要がないので、コアノイズテストの間、アドレス線は、ＲＤＲＡＭ４０に、メモリ読み出しまたは書き込みアクセスのためのカラムアドレス、および、センシングされるべきロウが位置するバンクに対応するバンクアドレスを印加するために利用可能である。これに反して、従来のＲＤＲＡＭ１０では、ＴｅｓｔＢＳＥＮＳＥ信号は、ロウアドレスをラッチさせ、また、ラッチされたロウアドレスに対応するロウをセンシングさせた。その結果、アドレス線は、コアノイズテストの間、センシングされたロウのアドレスをＲＤＲＡＭ１０に印加するために使用されなければならない。
【００２５】
コアノイズテスト制御回路４４は、ＲＤＲＡＭ１０に印加されるコマンドＣＭＤ信号を受け取り、コマンドＣＭＤ信号をインバータ４６を介してマルチプレクサ４８の１つの入力に結合する。マルチプレクサ４８のもう一方の入力は、ＴｅｓｔＢＳＥＮＳＥ信号を受け取る。上述したように、ロウセンス制御回路２８に印加される内部のＢＳＥＮＳＥ＿ｉｎ信号は、ＲＱ＜０＞制御線を介して印加されるＴｅｓｔＢＳＥＮＳＥ信号から生じる。
【００２６】
マルチプレクサ４８は、ＤＦＴ＿ｅｎ信号をテストオプションレジスタ２４から受け取り、ＣｏｒｅＮｏｉｓｅ＿ｓｅｌ信号をテストオプションレジスタ２４からインバータ５２を介して受け取るＮＡＮＤゲート５０の出力によって制御される。上で説明したように、テストオプションレジスタ２４は、シリアルクロックＳＣＫ信号と同期してシリアルＩ／ＯポートＳＩＯ＜１：０＞を介して、または、コマンドバスＲＱ＜７：０＞を介して印加されるコマンドを介して、プログラミングされる。テストオプションレジスタ２４は、従来のＲＤＲＡＭ１０におけるＤＡテストモードに対応するＤＦＴテストモードのいずれの間でも、Ｄｆｔ＿ｅｎ信号をアクティブハイにするように、プログラミングされる。テストオプションレジスタ２４においてコアノイズビットが設定された後、ＣｏｒｅＮｏｉｓｅ＿ｓｅｌ信号が、ＴＯレジスタ２４に結合されたＣＭＤ信号により切り換えられる。以下に説明するように、ＣＭＤ信号は、ＤＦＴテストモードの１つであるコアノイズテストの間、ＣｏｒｅＮｏｉｓｅ＿ｓｅｌ信号をアクティブローに切り換える。
【００２７】
コアノイズテストの間、アクティブハイのＤｆｔ＿ｅｎ信号およびアクティブローのＣｏｒｅＮｏｉｓｅ＿ｓｅｌ信号は、ＮＡＮＤゲート５０にローを出力させる。このローは、マルチプレクサ４８に、マルチプレクサ４８の出力を入力「Ａ」に結合させる。ロウアドレスラッチＲＡＤＲ＿Ｌ信号は、次いで、ＲＤＲＡＭ４０に印加されるコマンドＣＭＤ信号に対応する。その結果、コマンドＣＭＤ信号は、コアノイズテストの前にハイに遷移し得、これにより、ロウアドレスラッチＲＡＤＲ＿Ｌ信号を生成し、ロウアドレスラッチ回路２６に、ＲＤＲＡＭ４０に印加されるロウアドレスをラッチさせる。次いで、コアノイズテストの間、ＴｅｓｔＢＳＥＮＳＥ信号は、ローに遷移し得、ラッチされたロウアドレスに対応するロウをセンシングする。重要なことには、コアノイズテストの間に印加されるＴｅｓｔＢＳＥＮＳＥ信号は、ロウアドレスラッチＲＡＤＲ＿Ｌ信号を生成せず、これにより、上述したように、コアノイズテストの間、他のアドレスが他の信号によりラッチされ得る。
【００２８】
コアノイズテスト以外の動作モードでは、ＮＡＮＤゲート５０の出力はハイであり、これにより、マルチプレクサ４８に、マルチプレクサ４８の出力をマルチプレクサ４８の「Ｂ」入力に結合させる。その結果、内部のＢＳＥＮＳＥ＿ｉｎ信号は、インバータ２２ｂの入力に結合され、それにより、ロウアドレスラッチＲＡＤＲ＿Ｌ信号が、ＴｅｓｔＢＳＥＮＳＥ信号によって、図１の従来のＲＤＲＡＭ１０におけるのと同様に生成される。
【００２９】
コアノイズテスト制御回路４４はまた、ＲＤＲＡＭ４０に結合される、またはＲＤＲＡＭ４０から結合されるデータを当業者に理解されるように圧縮する、従来のデータ圧縮回路５６を含む。
【００３０】
ノイズテストの間、ＲＤＲＡＭ４０に接続された線およびバスに結合される信号は、以下の表によって与えられる。
【００３１】
表２
【００３２】
【表２】

ここで、コアノイズテストの間のＲＤＲＡＭ４０の動作が、図４のタイミング図を参照して説明される。時刻ｔ₀の前に、バンクアドレスＰＢＳＥ＜３，２，０＞が、ＤＱ／ａｄｄｒｅｓｓバスの線３、２および０に対応するアドレス線６−８印加される。ＲＤＲＡＭ１０には３２個のバンクがあり、従って、バンクを個別に選択するために５つのアドレスビットが必要であることが思い起こされる。しかし、３ビットのみを使用してバンクを選択することにより、複数のバンクが同時に選択され、以下により詳細に説明するように、バンク圧縮が提供される。アドレスビット４および１が使用されないので、バンクは、以下の表３に指定される各グループにおいて選択される。
【００３３】
表３
【００３４】
【表３】

バンクを選択するために３つのアドレスビットを使用することによって、２つの重要な利点が達成される。１つは、バンクを選択するために使用されなければならないアドレス線の数が低減され、これにより、コアノイズテストを実行するために必要なアドレス線の数が低減されることである。アドレス線の数を低減することにより、ＲＤＲＡＭ４０をテストするために古い自動テスト機器を使用することも可能になり得る。第２に、複数のバンクを同時に選択するために３つのアドレスビットのみを使用することにより、データが、本来的に同時に複数のバンクに書き込まれ、または複数のバンクから読み出されることである。その結果、各バンクからのデータビットが従来の圧縮回路部の中で組み合わせられ得るので、ＲＤＲＡＭ４０に結合される、またはＲＤＲＡＭ４０から結合されるデータビットの数が低減される。データビットの数もまた低減されるので、さらなる線がアドレスのために解放され（ＤＱ／ａｄｄｒｅｓｓ線は時間多重化されるから）、古い自動テスト機器がＲＤＲＡＭ４０をテストするために使用されることを可能にし得る。
【００３５】
さらに図３を参照して、アドレス線６−８に印加されるバンクアドレスＰＢＳＥＬ＜３，２，０＞は、時刻ｔ₀においてハイに遷移するＴｅｓｔＰＲＥＣＨに応答してプリチャージされる４つのバンクを指定するために、使用される。以下に説明するように、引き続いてプリチャージされるバンクは時刻ｔ₀において現れるバンクアドレスよりも１だけ高いバンクアドレスを有するので、バンクアドレスＰＢＳＥＬ＜３，２，０＞はまた、コアノイズテストの間にプリチャージされるバンクを指定する。
【００３６】
時刻ｔ₁の前に、第２のバンクアドレスＣＢＳＥＬ＜３，２，０＞が、アドレス線６−８に印加される。このバンクアドレスは、以下にさらに説明するように、コアノイズテストの間にセンシングされるべきバンクを指定する。バンクアドレスＣＢＳＥＬ＜３，２，０＞は、時刻ｔ₁においてローに遷移するＴｅｓｔＰＲＥＣＨ信号に応答して、ＲＤＲＡＭ４０にラッチされる。
【００３７】
時刻ｔ₂の前に、９ビットのロウアドレスＲＡＤＲ＜８：０＞が、３つの別個のグループのすべての９つのアドレス線に印加される。すなわち、アドレス線０上にＲＡＤＲ＜０＞が、アドレス線１−５上にＲＡＤＲ＜５：１＞が、そしてアドレス線６−８上にＲＡＤＲ＜８：６＞が印加される。ＴＯレジスタ２４（図３）におけるコアノイズビットは設定されているが、上述したようにＣＭＤ信号が引き続いてレジスタ２４を切り換えるように遷移するまでは、ＣｏｒｅＮｏｉｓｅ＿ｓｅｌ信号は非アクティブハイのままである。マルチプレクサ４８（図３）は、従って、ロウアドレスラッチ回路２６をＴｅｓｔＢＳＥＮＳＥ信号に結合し続ける。それゆえ、ＴｅｓｔＢＳＥＮＳＥ信号は、時刻ｔ₂において、すべてのアドレス線上のアドレスをラッチする。
【００３８】
ＴｅｓｔＢＳＥＮＳＥ信号の遷移はまた、ラッチされたロウアドレスに対応するロウをその時刻ｔ₂においてセンシングさせる。上述したように、ロウのセンシングは、そのロウの中のカラムについてのデータビットを読み出す前段階である。時刻ｔ₂においてロウをセンシングすることにより、引き続くコアノイズテストの間、データビットをそのロウの中のカラムから読み出すことが可能になる。
【００３９】
時刻ｔ₃の前に、他のバンクアドレスＣＢＳＥＬ＜３，２，０＞が、アドレス線６−８に印加され、時刻ｔ₃においてハイに遷移するＴｅｓｔＢＳＥＮＳＥ信号に応答してラッチされる。このバンクアドレスは、コアノイズテストの間、データが引き続いて読み出されるまたは書き込まれるバンクを指定する。従って、時刻ｔ₃において、コアノイズテストの間にアクセスされるロウおよびバンクのアドレスはラッチされている。
【００４０】
コマンドＣＭＤ信号は、時刻ｔ₄においてハイに遷移し、これにより、上述したように、ＴＯレジスタ２４（図３）を、ＣｏｒｅＮｏｉｓｅ＿ｓｅｌ信号をアクティブローに駆動するように切り換える。マルチプレクサ４８（図３）は、次いで、ロウアドレスラッチ回路２６をＴｅｓｔＢＳＥＮＳＥ信号から切り離し、その結果、引き続くＴｅｓｔＢＳＥＮＳＥ信号の遷移は、ロウアドレスをラッチしない。時刻ｔ₄の前に、９ビットのロウアドレスＲＡＤＲ＜８：０＞が、３つの別個のグループのすべての９つのアドレス線に印加される。すなわち、アドレス線０上にＲＡＤＲ＜０＞が、アドレス線１−５上にＲＡＤＲ＜５：１＞が、そしてアドレス線６−８上にＲＡＤＲ＜８：６＞が印加される。時刻ｔ₄においてハイに遷移するコマンドＣＭＤ信号は、これらのすべての線上のアドレスをラッチする。以下に説明するように、ｔ₄においてラッチされたロウアドレスに対応するロウは、コアノイズテストの間にセンシングされる。
【００４１】
コアノイズテストは、時刻ｔ₅において起こる。この時刻に、ＴｅｓｔＰＲＥＣＨ信号はハイに遷移し、ＲＤＲＡＭ４０の４つのバンクをプリチャージする。上述したように、プリチャージされるバンクは、時刻ｔ₀において以前にプリチャージされたバンクのバンクアドレスよりも１だけ高い数字のバンクアドレスを有するバンクである。従って、コアノイズテストの間、プリチャージされるべきバンクを指定する目的でアドレスをＲＤＲＡＭ４０に印加するために、ＤＱ／ａｄｄｒｅｓｓ線１２、１４のいずれをも使用する必要はない。
【００４２】
コアノイズテストの間にアクセスされるロウを指定するロウアドレスは、時刻ｔ₂においてラッチされ、アクセスされるべきロウを含むバンクを指定するバンクアドレスは、時刻ｔ₃においてラッチされたことが思い起こされる。時刻ｔ₅の前に、６ビットのカラムアドレスＣＡＤＲ＜５：０＞が、アドレス線０とアドレス線１−５とに、２つのグループで印加される。このカラムアドレスは、時刻ｔ₂およびｔ₃にそれぞれ指定された４つのバンクの各ロウの中のカラムにアクセスするために使用される。カラムアドレスＣＡＤＲ＜５：０＞は、時刻ｔ₂においてラッチされたロウアドレスに独立であり、従って、そのロウアドレスから異なり得ることに留意することが重要である。従って、図１の従来のＲＤＲＡＭ１０とは異なり、図２を参照して説明したように、コアノイズテストの間に読み出しまたは書き込みメモリアクセスを実行する際に、ロウ／カラム依存性はない。
【００４３】
コアノイズテストの間に起こる最終的なイベントは、４つのバンクの中のロウをセンシングすることである。センシングされるべきロウを指定するロウアドレスは、時刻ｔ₄においてラッチされたことが思い起こされる。時刻ｔ₅の前に、圧縮されたバンクアドレスＣＢＳＥＬ＜３，２，０＞が、アドレス線６−８に印加される。遷移するＴｅｓｔＢＳＥＮＳＥ信号は、時刻ｔ₅において現れる圧縮されたバンクアドレスに対応する４つのバンクのそれぞれの中の、時刻ｔ₄においてラッチされたロウアドレスに対応するロウのセンシングを引き起こす。しかし、従来のＲＤＲＡＭ１０とは異なり、マルチプレクサ４８（図３）がロウアドレスラッチ回路２６をＴｅｓｔＢＳＥＮＳＥ信号から切り離しているので、ＴｅｓｔＢＳＥＮＳＥ信号は、ＤＱ／ａｄｄｒｅｓｓ線に現れるアドレスをラッチさせないことに留意されたい。従って、どのＤＱ／ａｄｄｒｅｓｓ線も、コアノイズテストの間にセンシングされるべきロウに対応するロウアドレスを印加するために必要ではない。その結果、比較的少ない信号線を使用して、ＲＤＲＡＭ４０上でコアノイズテストを実行することが可能であり、これにより、より古い自動テスト機器を使用することが潜在的に可能になる。
【００４４】
コアノイズテストは、ＤＱ／ａｄｄｒｅｓｓ線１２、１４上のアドレスおよびデータを多重化することなく実行されることにも留意すべきである。その結果、テストは、従来のＲＤＲＡＭ１０をテストすることに比較して、著しく速いペースで進められ得る。さらに、アドレスおよびデータの多重化は、ＲＤＲＡＭ４０とインタフェースするために多くの数の信号線を使用することなく回避される。ＲＤＲＡＭ４０において起こるアドレスおよびデータ圧縮のために、インタフェース線のこの低減が容易になる。
【００４５】
図５は、図３のＲＤＲＡＭ４０のテストを示すブロック図である。ＲＤＲＡＭ４０は、従来の設計の自動テスタ６０に結合されている。テスタ６０は、ＲＤＲＡＭ４０のＤＱＡ＜３：０＞およびＤＱＢ＜６，３：０＞線に結合された９ビットのアドレスバスＡＤＲと、ＲＤＲＡＭ４０のＤＱＡ＜５：４＞およびＤＱＢ＜５：４＞線に結合された４ビットのデータバスＤＱと、ＲＤＲＡＭ４０のＲＱ線に結合された８ビットのＲＱバスとを含み、また、ＲＤＲＡＭ４０の制御線に結合された制御バスを含む。テスタ６０は、図４に示されるタイプのような適切な信号をＲＤＲＡＭ４０に印加し、ＲＤＲＡＭ４０からのデータを受け取る。テスタ６０は、次いで、ＲＤＲＡＭ４０から受け取ったデータを比較し、データが無効であるかどうかを判定する。データが無効であることは、ＲＤＲＡＭ４０の欠陥を示す。
【００４６】
図６は、ＲＤＲＡＭ４０を含むコンピュータシステムを示すブロック図である。コンピュータシステム１００は、特定の計算またはタスクを実行する特定のソフトウェアの実行等の種々の計算機能を実行するプロセッサ１０２を含む。プロセッサ１０２は、プロセッサバス１０４を含む。プロセッサバス１０４は、通常、アドレスバス１０６と、制御バス１０８と、データバス１１０とを含む。さらに、コンピュータシステム１００は、オペレータがコンピュータシステム１００とインタフェースするのを可能にするための、キーボードまたはマウス等の、プロセッサ１０２に結合された１以上の入力デバイス１１４を含む。典型的に、コンピュータシステム１００はまた、プロセッサ１０２に結合された１以上の出力デバイス１１６を含む。そのような出力デバイスは、典型的に、プリンタまたは映像端末である。１以上のデータ格納デバイス１１８もまた、通常、プロセッサ１０２に結合され、データを格納し、または外部格納媒体（図示せず）からデータを検索する。典型的なデータ格納デバイス１１８の例は、ハードディスクおよびフロッピー（登録商標）ディスク、テープカセットおよびコンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）を含む。プロセッサ１０２はまた、典型的に、通常スタティックランダムアクセスメモリ（「ＳＲＡＭ」）であるキャッシュメモリ１２６に結合され、また、メモリコントローラ１３０を介してＲＤＲＡＭ４０に結合される。メモリコントローラ１３０は、通常、ＲＤＲＡＭ４０に結合するように適応されているＤＱ／ＡｄｄｒｅｓｓおよびＲＱバス１０６と、信号線１０８とを含む。
【００４７】
本発明の種々の実施形態および利点が上の説明で述べられてきたものの、上記の開示は例示的に過ぎず、詳細における変更がなされ得、なおかつそのような変更が本発明の幅広い原理の範囲内に留まり得ることが理解される。例えば、上述した構成要素の多くは、種々の回路を使用して実施され得、また、同時にアクセスされるＲＤＲＡＭ４０のバンクの数等の詳細は、所望により変更され得る。従って、本発明は、特許請求の範囲のみによって限定されるべきである。
【図面の簡単な説明】
【図１】選択された内部構成要素およびＲＤＲＡＭへの信号インタフェースを示す、従来のＲＤＲＡＭのブロック図である。
【図２】図１のＲＤＲＡＭの従来のコアノイズテストを示すタイミング図である。
【図３】図１のＲＤＲＡＭに結合されたコアノイズテスト制御回路を示す、本発明に従うＲＤＲＡＭの１つの実施形態のブロック図である。
【図４】本発明の１つの実施形態に従う、図３のＲＤＲＡＭのコアノイズテストの１つの実施形態を示すタイミング図である。
【図５】従来の自動テスト機器でテストされる図３のＲＤＲＡＭを示すブロック図である。
【図６】図３のＲＤＲＡＭを含むコンピュータシステムのブロック図である。

Claims

多重化されたデータ／アドレスバスと、ロウセンス制御信号を含むそれぞれの制御信号を受け取るように適応した複数の入力端子とを有するダイナミックランダムアクセスメモリにおいて、該ダイナミックランダムアクセスメモリは、該ロウセンス制御信号の第１の遷移に応答して該データ／アドレスバスの少なくとも一部に印加されるロウアドレスをラッチするロウアドレスラッチ回路と、該ラッチされたロウアドレスに対応するメモリセルのロウを該ロウセンス制御信号の該第１の遷移に応答してセンシングさせるロウセンス制御回路とを含み、該ダイナミックランダムアクセスメモリにコアノイズテストを実行する方法であって、
該コアノイズテストを実行する前に、該ロウアドレスラッチ回路を該ロウセンス制御入力端子から切り離すステップと、
該コアノイズテストを実行する前に、該ロウアドレスラッチ回路を該ロウセンス制御信号が印加されている制御端子とは別の第１の制御入力端子に結合するステップと、
該コアノイズテストの前に、該ダイナミックランダムアクセスメモリの該データ／アドレスバスの少なくとも一部の上で、該ロウアドレスラッチ回路にロウアドレスを印加するステップであって、該ロウアドレスは、該コアノイズテストの間にセンシングされるべきメモリセルのロウに対応する、ステップと、
該コアノイズテストの間にセンシングされるべき該ロウに対応する該ロウアドレスが該データ／アドレスバス上に現れている間に、第１の制御信号を該第１の制御入力端子に結合するステップであって、該第１の制御信号は、該ロウアドレスを該ロウアドレスラッチの中でラッチさせる、ステップと、
該コアノイズテストの間に、該ダイナミックランダムアクセスメモリの中のメモリセルのバンクをプリチャージするステップと、
該コアノイズテストの間に、該コアノイズテストの前にセンシングされたメモリセルのロウのカラムの中のメモリセルにアクセスするステップであって、アクセスされる該メモリセルは、該ダイナミックランダムアクセスメモリのデータ／アドレスバスの少なくとも一部に印加されるカラムアドレスによって指定される、ステップと、
該コアノイズテストの間に、該ロウセンス制御信号の該第１の遷移を該ダイナミックランダムアクセスメモリの制御入力端子に印加するステップであって、該ロウセンス制御信号の該第１の遷移は、該ロウセンス制御回路に、該ラッチされたロウアドレスに対応するメモリセルのロウをセンシングさせる、ステップと
を包含する、方法。
前記コアノイズテストの間にアクセスされるメモリセルのカラムを指定するために前記ダイナミックランダムアクセスメモリのデータ／アドレスバスの少なくとも一部にアドレスを印加する前記ステップは、前記ダイナミックランダムアクセスメモリのデータ／アドレスバスの少なくとも一部に、該コアノイズテストの間にアクセスされるべきメモリセルを含むメモリセルのロウに対応するロウアドレスとは異なるアドレスを印加するステップを包含する、請求項１に記載の方法。
前記コアノイズテストの間にアクセスされるメモリセルのカラムを指定するために前記ダイナミックランダムアクセスメモリのデータ／アドレスバスの少なくとも一部にアドレスを印加する前記ステップは、該コアノイズテストの間に該アドレスを印加するステップを包含する、請求項１に記載の方法。
前記コアノイズテストの間に前記ダイナミックランダムアクセスメモリのデータ／アドレスバスの少なくとも一部にバンクアドレスを印加するステップをさらに包含し、該バンクアドレスは、該コアノイズテストの間にセンシングされるべきメモリセルのロウを含むバンクに対応する、請求項１に記載の方法。
前記コアノイズテストの前に前記ダイナミックランダムアクセスメモリのデータ／アドレスバスの少なくとも一部にバンクアドレスを印加するステップをさらに包含し、該バンクアドレスは、該コアノイズテストの間にアクセスされるべきメモリセルを含むバンクに対応する、請求項１に記載の方法。
前記ロウセンス制御信号の第２の遷移に応答して、前記コアノイズテストの間にアクセスされるべきメモリセルを含むバンクに対応する前記バンクアドレスをラッチするステップをさらに包含する、請求項５に記載の方法。
前記ロウセンス制御信号の前記第１の遷移は、該ロウセンス制御信号の立ち下がりエッジを含み、該ロウセンス制御信号の前記第２の遷移は、該ロウセンス制御信号の立ち上がりエッジを含む、請求項６に記載の方法。
前記コアノイズテストの前にセンシングされたメモリセルのロウのカラムの中のメモリセルにアクセスする前記ステップは、前記データ／アドレスバスの一部の上のデータを、該データ／アドレスバスの他の部分の上のアドレスを前記ダイナミックランダムアクセスメモリに結合するのと同時に、該ダイナミックランダムアクセスメモリに、または該ＲＤＲＡＭから結合するステップを包含する、請求項１に記載の方法。
前記コアノイズテストの前にセンシングされたメモリセルのロウのカラムの中のメモリセルにアクセスする前記ステップは、同時に、前記ダイナミックランダムアクセスメモリの複数のメモリセルからのデータをデータ圧縮回路に結合し、該データ圧縮回路からの、該複数のメモリセルから結合された該データを示すデータを該データ圧縮回路に結合するステップを包含する、請求項１に記載の方法。
前記データ／アドレスバスの少なくとも一部の上のバンクアドレスを前記ダイナミックランダムアクセスメモリに印加するステップをさらに包含し、該バンクアドレスは、前記コアノイズテストの間にプリチャージされ、アクセスされ、センシングされるメモリセルのバンクを指定する、請求項１に記載の方法。
バンクアドレスを前記ダイナミックランダムアクセスメモリに印加する前記ステップは、複数のバンクを指定するバンクアドレスを該ダイナミックランダムアクセスメモリに印加するステップを包含し、これにより、前記コアノイズテストの間に、メモリセルの複数のバンクがプリチャージされ、アクセスされ、センシングされる、請求項１０に記載の方法。
多重化されたデータ／アドレスバスと、それぞれの制御信号を受け取るように適応した複数の入力端子とを有するダイナミックランダムアクセスメモリにおいて、該ダイナミックランダムアクセスメモリにコアノイズテストを実行する方法であって、
第１のバンクアドレスと第１のロウアドレスとを該ダイナミックランダムアクセスメモリの該データ／アドレスバスの少なくとも一部に印加するステップであって、該第１のロウアドレスは、該コアノイズテストの間にセンシングされるべき、該第１のバンクアドレスによって指定された各バンクにおけるメモリセルのロウを指定する、ステップと、
該コアノイズテストの間に、該第１のバンクアドレスおよび該第１のロウアドレスによって指定される該ロウをセンシングするステップと、
該コアノイズテストの間に、該ダイナミックランダムアクセスメモリの中のメモリセルの少なくとも１つのバンクをプリチャージするステップと、
第２のバンクアドレスと、第２のロウアドレスと、カラムアドレスとを該ダイナミックランダムアクセスメモリの該データ／アドレスバスの少なくとも一部に印加するステップであって、該第２のバンクアドレスはメモリセルの複数のバンクを指定し、該第２のロウアドレスは、該コアノイズテストの間にアクセスされるべき、該カラムアドレスによって指定されるカラムを含む各バンクの中のメモリセルのロウを指定する、ステップと、
該コアノイズテストの間に、該カラムアドレスと、該第２のバンクアドレスと、該第２のロウアドレスとによって指定されたメモリセルにアクセスするステップと
を包含する方法。
前記第１のバンクアドレスおよび前記第１のロウアドレスを前記ダイナミックランダムアクセスメモリの前記データ／アドレスバスの少なくとも一部に印加する前記ステップは、前記コアノイズテストの前に該第１のロウアドレスを該データ／アドレスバスに印加し、該コアノイズテストの間に該第１のバンクアドレスを該データ／アドレスバスに印加するステップを包含する、請求項１２に記載の方法。
前記第２のバンクアドレスと、前記第２のロウアドレスと、前記カラムアドレスとを前記ダイナミックランダムアクセスメモリの前記データ／アドレスバスの少なくとも一部に印加する前記ステップは、前記コアノイズテストの前に該第２のロウおよび該第２のバンクアドレスを該データ／アドレスバスに印加し、該コアノイズテストの間に該カラムアドレスを該データ／アドレスバスに印加するステップを包含する、請求項１２に記載の方法。
前記カラムアドレスを前記データ／アドレスバスに印加する前記ステップは、前記ダイナミックランダムアクセスメモリの該データ／アドレスバスに印加された前記第２のロウアドレスとは異なるカラムアドレスを該ダイナミックランダムアクセスメモリの該データ／アドレスバスに印加するステップを包含する、請求項１２に記載の方法。
ダイナミックランダムアクセスメモリであって、
メモリセルのアレイと、
多重化されたデータ／アドレスバスと、
それぞれの制御信号を受け取るように適応した複数の入力端子であって、該複数の入力端子は、ロウセンス制御信号を受け取る第１の入力端子を含む、複数の入力端子と、
該入力端子の１つに印加された制御信号に応答して、該データ／アドレスバスの少なくとも一部に印加されたロウアドレスをラッチするように構成されたロウアドレスラッチ回路と、
該ロウアドレスラッチおよび該第１の入力端子に結合されたロウセンス制御回路であって、該ロウセンス制御回路は、該ロウセンス制御信号に応答して、該ロウアドレスラッチ回路にラッチされた該ロウアドレスに対応する、該アレイの中のメモリセルのロウをセンシングするように構成された、ロウセンス制御回路と、
該データ／アドレスバスの少なくとも一部に印加されたカラムアドレスに対応する、該アレイの中のメモリセルのカラムにアクセスするように構成されたカラムセンシング回路と、
データバスポートと該メモリセルのアレイとの間でデータを結合するように構成されたデータパス回路と、
該第１の入力端子と、異なる制御信号を受け取るように適応した第２の入力端子とに該ロウアドレスラッチを択一的に結合するように構成されたテスト制御回路であって、該テスト制御回路は、該ダイナミックランダムアクセスメモリの通常動作の間は、該ロウアドレスラッチ回路を該第１の入力端子に結合するように構成され、コアノイズテストを実行する前に、該ロウアドレスラッチ回路を該第２の入力端子に結合するように構成されている、テスト制御回路と
を備えた、ダイナミックランダムアクセスメモリ。
前記テスト制御回路に結合されたモードレジスタをさらに備え、該モードレジスタは、コアノイズ信号を生成し、該コアノイズ信号は、コアノイズテストが、該テスト制御回路に、前記ロウアドレスラッチを前記第２の入力端子に結合させることを示す、請求項１６に記載のダイナミックランダムアクセスメモリ。
前記第２の入力端子は、ＣＭＤ信号を受け取るように適応した入力端子を含む、請求項１６に記載のダイナミックランダムアクセスメモリ。
前記テスト制御回路は、
マルチプレクサであって、前記ダイナミックランダムアクセスメモリの前記第１の入力端子に結合された第１の入力と、該ダイナミックランダムアクセスメモリの前記第２の入力端子に結合された第２の入力と、前記ロウアドレスラッチ回路に結合された出力と、該マルチプレクサに、該出力を該第１の入力または該第２の入力のいずれかに結合させる制御信号を受け取る制御入力とを有する、マルチプレクサと、
該マルチプレクサの該制御入力に結合された論理回路であって、該論理回路は、該マルチプレクサに、該ダイナミックランダムアクセスメモリの通常動作の間は該マルチプレクサの出力を該第１の入力に結合させ、前記コアノイズテストを実行する前に該マルチプレクサの出力を該第２の入力に結合させる制御信号を生成する、論理回路と
を含む、請求項１６に記載のダイナミックランダムアクセスメモリ。
コンピュータシステムであって、
プロセッサバスを有するプロセッサと、
該プロセッサバスを介して該プロセッサに結合され、データが該コンピュータシステムに入力されることを可能にするように適応した入力デバイスと、
該プロセッサバスを介して該プロセッサに結合され、データが該コンピュータシステムから出力されることを可能にするように適応した出力デバイスと、
プロセッサバスに結合され、データが格納されることを可能にするように適応したダイナミックランダムアクセスメモリと
を備え、該ダイナミックランダムアクセスメモリは、
メモリセルのアレイと、
多重化されたデータ／アドレスバスと、
それぞれの制御信号を受け取るように適応した複数の入力端子であって、該複数の入力端子は、ロウセンス制御信号を受け取る第１の入力端子を含む、複数の入力端子と、
該入力端子の１つに印加された制御信号に応答して、該データ／アドレスバスの少なくとも一部に印加されたロウアドレスをラッチするように構成されたロウアドレスラッチ回路と、
該ロウアドレスラッチおよび該第１の入力端子に結合されたロウセンス制御回路であって、該ロウセンス制御回路は、該ロウセンス制御信号に応答して、該ロウアドレスラッチ回路にラッチされた該ロウアドレスに対応する、該アレイの中のメモリセルのロウをセンシングするように構成された、ロウセンス制御回路と、
該データ／アドレスバスの少なくとも一部に印加されたカラムアドレスに対応する、該アレイの中のメモリセルのカラムにアクセスするように構成されたカラムセンシング回路と、
データバスポートと該メモリセルのアレイとの間でデータを結合するように構成されたデータパス回路と、
該第１の入力端子と、異なる制御信号を受け取るように適応した第２の入力端子とに該ロウアドレスラッチを択一的に結合するように構成されたテスト制御回路であって、該テスト制御回路は、該ダイナミックランダムアクセスメモリの通常動作の間は、該ロウアドレスラッチ回路を該第１の入力端子に結合するように構成され、コアノイズテストを実行する前に、該ロウアドレスラッチ回路を該第２の入力端子に結合するように構成されている、テスト制御回路と
を含む、コンピュータシステム。
前記ダイナミックランダムアクセスメモリは、前記テスト制御回路に結合されたモードレジスタをさらに含み、該モードレジスタは、コアノイズ信号を生成し、該コアノイズ信号は、コアノイズテストが、該テスト制御回路に、前記ロウアドレスラッチを前記第２の入力端子に結合させることを示す、請求項２０に記載のコンピュータシステム。
前記ダイナミックランダムアクセスメモリの前記第２の入力端子は、ＣＭＤ信号を受け取るように適応した入力端子を含む、請求項２０に記載のコンピュータシステム。
前記テスト制御回路は、
マルチプレクサであって、前記ダイナミックランダムアクセスメモリの前記第１の入力端子に結合された第１の入力と、該ダイナミックランダムアクセスメモリの前記第２の入力端子に結合された第２の入力と、前記ロウアドレスラッチ回路に結合された出力と、該マルチプレクサに、該出力を該第１の入力または該第２の入力のいずれかに結合させる制御信号を受け取る制御入力とを有する、マルチプレクサと、
該マルチプレクサの該制御入力に結合された論理回路であって、該論理回路は、該マルチプレクサに、該ダイナミックランダムアクセスメモリの通常動作の間は該マルチプレクサの出力を該第１の入力に結合させ、前記コアノイズテストを実行する前に該マルチプレクサの出力を該第２の入力に結合させる制御信号を生成する、論理回路と
を含む、請求項２０に記載のコンピュータシステム。