JPS62250593A - ダイナミツク型ｒａｍ - Google Patents

ダイナミツク型ｒａｍ

Info

Publication number
JPS62250593A
JPS62250593A JP61092056A JP9205686A JPS62250593A JP S62250593 A JPS62250593 A JP S62250593A JP 61092056 A JP61092056 A JP 61092056A JP 9205686 A JP9205686 A JP 9205686A JP S62250593 A JPS62250593 A JP S62250593A
Authority
JP
Japan
Prior art keywords
signal
test
address strobe
strobe signal
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61092056A
Other languages
English (en)
Inventor
Kazuyuki Miyazawa
一幸 宮沢
Katsuhiro Shimohigashi
下東　勝博
Jun Eto
潤 衛藤
Katsutaka Kimura
木村　勝高
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP61092056A priority Critical patent/JPS62250593A/ja
Priority to KR1019870003806A priority patent/KR950004621B1/ko
Priority to US07/041,070 priority patent/US4811299A/en
Publication of JPS62250593A publication Critical patent/JPS62250593A/ja
Priority to US07/319,693 priority patent/US4992985A/en
Priority to US07/648,885 priority patent/US5117393A/en
Priority to US07/887,802 priority patent/US5331596A/en
Priority to US08/277,430 priority patent/US5467314A/en
Priority to KR1019940021372A priority patent/KR950004625B1/ko
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関し、例えば、約４Ｍビットのような
大記憶容量を持つものに利用して有効な技術に関するも
のである。
〔従来の技術〕
半導体技術の進展により、約１Ｍビットのような大記憶
容量を持つダイナミック型ＲＡＭが開発されている。こ
のような大記憶容量化に伴い、そのテスト時間が増加し
てしまう。そこで、ＲＡＭ内部にテスト用回路を設けて
、メモリアレイに×４ビットの単位で同じ信号を書き込
んでおいて、メモリアレイから読み出された×４ビット
の信号のうち、いずか１ビツトでも不一致のものがあれ
ば、出力端子をハイインピーダンス状態にするものであ
る。なお、上記×４ビットの読み出し信号が全てハイレ
ベル又はロウレベルなら、上記出力端子からハイレベル
又はロウレベルの信号を出力させるものである（三菱電
機ｅ１１９８５年発行「三菱枝軸ＪＶＯ１５９，１１ｋ
Ｌ９参照）。
〔発明が解決しようとする問題点〕
上記テスト方式にあっては、１８ビンのパッケージのう
ち、１つの空きピンを利用して、ノーマルモードとテス
トモードの識別を行い、上記テスト回路を動作状態にす
るものである。したがって、約４Ｍビットのような大記
憶容量の記憶容量を持つダイナミック型ＲＡＭを上記１
８ピンのパッケージに実装しようとすると、上記空きピ
ンをアドレス端子として使用することになるため、上記
テスト方式を使用できない。
この発明の目的は、外部端子数を増加させることなく、
テスト時間の短縮化を実現したダイナミック型ＲＡＭを
提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
〔問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
すなわち、ロウアドレスストローブ信号の立ち下がりタ
イミングにおいて、カラムアドレスストローブ信号とラ
イトイネーブル信号がロウレベルにされていることを識
別して、テストモードにするものである。
〔作　用〕
上記した手段によれば、ノーマルアクセスにおいて必要
とされる外部制御信号の組み合わせによって、テストモ
ードとすることができるから、外部端子数を増加させる
ことなくテトス時間の短縮化を図ることができる。
〔実施例〕
第２図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。
この実施例では、特に制限されないが、メモリアレイＭ
ＡＲＹは、×４つからなる。各メモリアレイは、それぞ
れが約１Ｍビットの記憶容量を持つようにされる。した
がって、この実施例のＲＡＭは、全体で約４Ｍビットの
ような大記憶容量を持つようにされる。メモリアレイＭ
−ＡＲＹのカラム系（データ線）信号線は、平行に配置
された一対の相補データ線からなり、特に制限されない
が、上記４つのメモリアレイに対応した４対の相補デー
タ線が一組とされ、同図においては横方向に間かうよう
配置される二交点方式（折り返しピッ）　＆％又はディ
ジット線方式）により構成される。上記４対の相補デー
タ線は、後述のカラム選択信号を受けるカラムスイッチ
回路Ｃ８Ｗを介して、縦方向に平行に走る４対の共通相
補データ線旦旦Ｏ１旦旦１．旦旦２及び旦旦３に結合さ
れる。
なお、同図では、非反転共通データｖＡＣＤＯと反転共
通データ線ＣＤＯとを合わせて共通相補データ線ＣＤＯ
のように表している。
カラムデコーダＣ−ＤＣＲは、後述する内部相補アドレ
ス信号ａｙｏｘａｙｎ−１を解読して、図示しないデー
タ線選択タイミング信号に同期して上記４対の相補デー
タ線を対応する４対の共通データ線旦旦０〜旦旦３に結
合させるカラム選択信号を形成する。なお、上記内部相
補アドレス信号ａｙ（１−ａｙｎ−１は、外部端子から
供給されたアドレス信号と同相の非反転アドレス信号、
これと逆相の反転アドレス信号とからなるものである。
このことは、内部アドレス信号に関し以下の説明及び図
面においても同様である。
ロウ系アドレス選択線（ワード線、ダミーワードＬ’ｉ
りは、上記各メモリアレイＭ−ＡＲＹにおいてに縦方向
に向かうよう配置される。センスアンプＳＡは、書込み
／読み出し動作及びリフレッシュ動作の時には、図示し
ないセンスアンプタイミング信号により動作状態とされ
、ワード線の選択動作によって一方のデータ線に結合さ
れたメモリセルからの微少読み出し電圧を、ダミーワー
ド線の選択動作によって他方のデータ線に結合されたダ
ミーセルからの基準電圧を参照して、相補データ線をハ
イレベル／ロウレベルに増幅する。
ロウアドレスバッファＲ−ＡＤＢは、ロウアドレススト
ローブ信号ＲＡＳに同期して供給されたアドレス信号Ａ
Ｘを受け、内部相補アドレス信号ａｘＯ−ａｘｍを形成
する。上記相補アドレス信号ａ　ｘ　Ｏ％　ａ　ｘ　ｎ
のうち、特定のビット、例えば最上位ビットａｘｎを除
いた相補アドレス信号ａｘ　Ｏｗ　ａ　ｘｎ−１は、次
のロウアドレスデコーダＲ−ＤＣＲに送出される。ロウ
アドレスデコーダＲ−ＤＣＲは、上記相補アドレス信号
ａＸＯ〜ａＸｎ−１を解読して、図示しないワード線選
択タイミング信号に同期して１つのワード線とダミーワ
ード線の選択信号を形成する。
カラムアドレスバッファＣ−ＡＤＢは、カラムアドレス
ストローブ信号ＣＡＳに同期して供給されたアドレス信
号ＡＹを受け、内部相補アドレス信号ａｙＱ”−ａｙｎ
を形成する。上記相補アドレス信号ａｙｏｘａｙｎのう
ち、特定のビット、例えば最上位ビットａｙｎを除いた
相補アドレス信号ａ　ｙ　Ｏ−ａ　ｙｎ−１は、上記カ
ラムアドレスデコーダＣ−０ＣＲに送出される。
上記各最上位ビットのアドレス信号ａｘｎとａｙｎは、
デコーダ回路ＤＥＣに供給される。このデコーダ回路Ｄ
ＥＣは、後述する信号の入力回路と出力回路にそれぞれ
設けられるマルチプレクサＭＰＸに供給する選択信号を
形成する。
カラムスイッチＣ８Ｗは、上記カラムアドレスデコーダ
Ｃ−ＤＣＲによって形成された選択信号を受け、メモリ
アレイＭ−ＡＲＹにおける上記４対の相補データ線を対
応する４対の共通相補データＣＤＯ，旦旦１．旦旦２及
び立旦３にそれぞれ接続する。
上記共通相補データ線旦旦０〜旦旦３は、それぞれメイ
ンアンプＭＡ　Ｏ−ＭＡ　３の入力端子に結合される。
これらのメインアンプＭＡ　Ｏ−ＭＡ　３は、図示しな
いメイアンプタイミング信号によって動作状態にされ共
通相補データ線旦旦０一旦旦３の信号を増幅する。これ
らのメインアンプＭＡ０−ＭＡ３の出力信号は、上記デ
コーダ回路ＤＥＣにより形成される選択信号により制御
されるマルチプレクサＭＰＸを通して択一的にデータ出
力口＊ＤＯＢの入力端子に伝えられる。データ出力回路
ＤＯＢは、ライトイネーブル信号ＷＥがハイレベルにさ
れた睨み出し動作の時に発生されるタイミング信号によ
り動作状態にされ、その入力信号を増幅して外部端子Ｄ
ｏｕＬへ送出させる。これによって、×１ビットの単位
での読み出し動作が行われる。
上記共通相補データ線旦旦Ｏ一旦旦３は、マルチプレク
サＭＰＸを介してデータ入力回路ＤＩＢの出力端子に結
合される。このマルチプレクサＭＰＸは、上記デコーダ
回路ＤＥＣにより形成される選択信号により制御され、
上記データ入力回路ＤＩＢの出力信号を択一的に対応す
る共通相補データ線旦旦Ｏ一旦旦３に伝える。データ入
力回路ＤＩＢは、う・イトイネーブル信号ＷＥがロウレ
ベルの占き込み動作において、特に制限されないが、上
記メインアンプＭＡの動作タイミング信号より遅れて発
生させられるタイミング信号により動作状態にされ、外
部端子Ｄｉｎから供給された書き込み信号を上記マルチ
プレクサＭＰＸを介して対応する一対の共通相補データ
線旦旦０〜旦旦３に伝える。これによって、×１ビット
の単位での書き込み動作が行われる。
タイミング発生回路ＴＧは、３つの外部制御信（ライト
イネーブル信号）を受けて、メモリ動作に必要な上記各
種タイミング信号を形成して送出する。
この実施例では、上記のような大記憶容量からなるダイ
ナミック型ＲＡＭのテスト時間を短縮化するため、上記
データ入力回路ＤＩＢ及びデータ出力回路ＤＯＢには、
テスト用回路が内蔵される。
データ入力回路ＤＩＢに含まれるテスト回路は、それが
動作状態にされるとき、マルチプレクサＭｐｘを全て選
択状態にして外部端子Ｄｉｎから供給　・される書き込
み信号を上記共通相補データ線旦旦０−ＣＤ３に伝える
。これによって、上記メモリアレイＭ−ＡＲＹの選択状
態にされた４つのメモリセルには、同じ信号が同時に書
き込まれる。すなわち、テトスモードの時には、見かけ
上×４ビットの単位で行われる。データ出力回路ＤＯＢ
に含まれるテスト回路は、特に制限されないが、上記各
メイアンプＭＡＯないしＭＡ３の出力信号を受けて、４
ビツトからなる読み出し信号の一敗／不−敗を検出する
回路と、その検出出力に応じた出力信号を形成して外部
端子Ｄｏｕｔへ送出するものである。これによって、見
かけ上×４ビットの単位での読み出し動作を行うことが
できる。特に制限されないが、上記テスト回路は、上記
４ビツトからなる読み出し信号がハイレベル又はロウレ
ベルで一致したなら、ハイレベル又はロウレベルの出力
信号を形成する。上記４ビツトからなる読み出し信号の
うぢ、１ビツトでも不一致のものがあると、前述のよう
に出力端子Ｄｏｕｔをハイインピーダンスにする。この
ようなハイインピーダンスに代えて、上記不一致の場合
の出力信号とじては、読み出しハイレベルのロウレベル
の中間レベルの信号を出力させるものとしてもよい。
上記のようなテスト回路の起動と解除は、タイミング発
生回路ＴＧに含まれる動作モード識別出力により、セッ
ト／リセットが行われるラッチ回路ＦＦの出力から得ら
れるテスト信号ＴＥにより制御される。例えば、テスト
信号ＴＥがハイレベルなら、上記データ入力回路ＤＩＢ
とデータ出力回路ＤＯＢに含まれる各テスト回路が動作
状態にされ、上記テスト信号ＴＥがロウレベルなら、上
記各テスト回路が非動作状態にされる。これによってテ
ストモードとノーマルモードの切り換えが行われる。
上記テストモードの起動／解除を第１図に示したタイミ
ング図を参照して次に説明する。
ロウアドレスストローブ信号ＲＡＳがハイレベルからロ
ウアドレスストローブ信号に立ち下がるタイミングにお
いて、カラムアドレスストローブ信号ＣＡＳとライトイ
ネーブル信号ＷＥをロウレベルにする。タイミング発生
回路ＴＧは、これを識別して１シヨツトパルスをラッチ
回路ＦＦに供給する。これにより、ランチ回路ＦＦのセ
ットが行われ、テスト信号がハイレベルにされる。すな
わち、このメモリサイクルではテストモードの設定のみ
が行われる。例えば、ダイナミック型ＲＡＭがＣＡＳビ
フォワーＲＡ、　Ｓリフレッシュ方式の自動リフレッシ
ュ回路を内蔵する場合、上記アドレスス１−ローブに号
Ｒ／’、　ＳとＣＡ　Ｓとの関係から、上記テストモー
ドの設定と並行して、リフレッシュ動作が行われる。こ
のようなテストモードの設定とりフレッシュモードとが
並行して行われることによって不都合が生じるなら、上
記ライトイネーブル信号Ｗ　Ｅのロウしノベルによって
、上記リフレッシュモードの禁止するものであってもよ
い。
実際のテトスのための書き込み／読み出し動作は、上記
各信号Ｒ、Ａ　Ｓ　、　　ＣＡ　Ｓを一旦ハイレベルに
してＲＡＭをリセット状態にしてから、ノーマルモード
と同様に、図示しないが、ロウアドレスス（・ロープ信
号ＲＡＳをロウレベルにしてロウアドレス１１号ＡＸを
取り込み、次いでカラ１、アドレスストローブ信号ＣＡ
Ｓをロウレベルにしカラムアドレス信号ＡＹを取り込む
ことにより行われる。このとき、ライトイネーブル信号
ＷＥをロウレベルにすると、テスト信号ＴＥのハイレベ
ルによって上記のようにテスト回路が動作状態にされて
いるので、見かけ上×４ビット単位での書き込みが行わ
れる。また、ライトイネーブル信号ＷＥをハイレベルに
すると、テスト信号ＴＥのハイレベルによって上記のよ
うにテスト回路が動作状態にされているので、見かけ上
×４ビット単位での読み出しが行われる。
上記ラッチ回路ＦＦは、特に制服されないが、マスター
／スレーブフリップフロラ１回路ヲ用い、２進のカウン
タ回路により構成される。この場合、再び上記第１図の
ように、ロウアドレスストローブ信号ＲＡＳがハイレベ
ルからロウアドレスストローブ信号に立ち下がるタイミ
ングにおいて、カラムアドレスストローブ信号ＣＡ　Ｓ
とライトイネーブル信号ＷＥをロウレベルにしてタイミ
ング発生回路ＴＧから１シヨツトパルスを供給すること
によって、ラッチ回路ＦＦのリセットが行われる。
これにより、テスト信号ＴＥをロウレベルにできるから
、以後の動作をノーマルモードとすることができる。
また、同図に点線で示すように、上記テスト制御回路Ｔ
Ｃを設け、アドレス端子からの信号を供給する。このテ
スト制御回路ＴＣは、ロウアドレスストローブ信号ＲＡ
Ｓがハイレベルからロウアドレスストローブ信号に立ち
下がるタイミングにおいて、カラムアドレスストローブ
信号ＣＡＳとライトイネーブル信号ＷＥをロウレベルに
してタイミング発生回路ＴＧから１シヨツトパルスの送
出されると、そのときの特定のアドレス端子からの信号
の取り込みを行う。例えば、アドレス端子から供給され
る信号がハイレベルなら、上記テスト回路の起動を行い
、ロウレベルならその解除を行うものである。このよう
なテストモードの起動／解除の他、例えば、データ出力
回路ＤＯＢに含まれるテスト回路において、不一致の出
力信号をハイインピーダンスと、中間レベルの２つの出
力機能を持たせておいて、それを１記アドレス信号に応
じて選択させるようにするものであってもよい。上記出
力機能の選択機能を付加することによって、使用するテ
スターに応じて不一致出力信号の切り換えることができ
る。また、ダイナミ・ツク型ＲＡＭがメモリボードに実
装状態にされた場合には、上記出力端子Ｄｏｕｔがボー
ド上のデータバスによってワイヤードオア構成で接続さ
れる。このデータバスには、前の動作サイクルでの信号
が残っていることから、上記出力ハイインピーダンスに
よって不一致出力を送出したのではその識別が難しくな
る。そこで、上記メモリボード上でのダイナミック型Ｒ
ＡＭのテストでは、上記中間レベル出力に切り換えるよ
うにすればよい。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）ロウアドレスストローブ信号とカラムアドレスス
トローブ信号及びライトイネーブル信号のノーマルモー
ドにない組み合わせによって、外部制御信号数を増加さ
せることなくテストモードの起動／解除を行わせること
ができるという効果が得られる。
（２）上記ｆｌ）により、約４Ｍビットのような大記憶
容量を持つグイナ）ツク型ＲＡＭを１８ピンのパフゲー
ジシこ収めることができる。これによって、テスト機能
を付加しつつ１Ｍビットの記憶容量を持つダイナミック
型ＲＡＭとの整合性を図ることができるという効果が得
られる。
（３）ロウアドレスストローブ信号とカラムアドレスス
トローブ信号及びライトイネーブル信号にアドレス信号
を組み合わせることうこよって、テストモードの起動７
／罫除を面位にできるとともに、複数モードからなるテ
スト機能を付加することができるという効果が得られる
。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定さ相、
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない５例えば、この発明が
適用されるダイナミック型ＲＡＭは、カラムアト１／ス
ストロープ信号に同期して変化される信号により、上記
メモリアレイから複数ビットの単位でパラレルに読み出
した信号をシリアルに出力させるというニブルモード機
能をもつものであってもよい。この場合、第３図のデコ
ーダ回路ＤＥＣに供給されるアドレス信号をシフトレジ
スタ又はアドレスカウンタ回路により変化させればよい
。また、メモリアレイＭ−ＡＲＹの具体的構成は、その
ワード線及び／又はデータ線に結合されるメモリセルの
数を減らして、高速化とメモリセルからの読み出し信号
のレベルマージンを確保する等のために、複数のメモリ
マットから構成されるものであってもよい。
また、メモリアレイのアドレッシングによって選択され
るメモリセルの数、言い喚えるならば、共通相補データ
線の数は、上記４ピッ１−分の他８ビット、１６ビツト
等のように複数ビットであれば何であってもよい。さら
に、この発明を約１Ｍビットや２５６にビットの記憶容
量を持つダイナミック型ＲＡＭに通用して、空きピンが
生じた場合に、それを他の動作モー　ドに使用するもの
であってもよい。
この発明は、テスト回路を内蔵するアドレスマルチ方式
の上記ダイナミック型ＲＡＭに広く利用できる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ロウア５ドレスストローブ信号とカラムア
ドレスストローブ信号及びライトイネーブル信号のノー
マルモードにない組み合わせによって、外部制御信号数
を増加させることなくテストモードの起動／解除を行わ
せることができるものとなる。
【図面の簡単な説明】
第１図は、この発明の一実施例を説明するためのタイミ
ング図、 第２図は、この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示すブロック図である。

Claims (1)

  1. 【特許請求の範囲】 １、ロウアドレスストローブ信号の立ち下がりタイミン
    グにおいて、カラムアドレスストローブ信号とライトイ
    ネーブル信号がロウレベルにされていることを識別して
    、メモリアクセスをテストモードにする機能を具備する
    ことを特徴とするダイナミック型ＲＡＭ。 ２、上記ダイナミック型ＲＡＭは、そのアドレンシング
    によりメモリアレイの複数のメモリセルの選択動作を行
    うアドレス選択回路と、ノーマルモードにおいて上記選
    択された複数のメモリセルの中の１つのメモリセルに対
    して選択的にデータの授受を行う入出力回路と、上記テ
    トスモードにおいて上記複数のメモリセルに同じデータ
    の書き込みを行い、複数のメモリセルの記憶情報の一致
    ／不一致を検出してそれを１つの出力端子から出力させ
    るテスト用入力出力回路とを含むものであることを特徴
    とする特許請求の範囲第１項記載のダイナミック型ＲＡ
    Ｍ。 ３、上記テストモードの識別動作において、アドレス端
    子から供給される情報を受けて、テストモードの設定／
    解除が行われるものであることを特徴とする特許請求の
    範囲第１又は第２項記載のダイナミック型ＲＡＭ。
JP61092056A 1986-04-23 1986-04-23 ダイナミツク型ｒａｍ Pending JPS62250593A (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP61092056A JPS62250593A (ja) 1986-04-23 1986-04-23 ダイナミツク型ｒａｍ
KR1019870003806A KR950004621B1 (ko) 1986-04-23 1987-04-21 다이나믹 ram
US07/041,070 US4811299A (en) 1986-04-23 1987-04-22 Dynamic RAM device having a separate test mode capability
US07/319,693 US4992985A (en) 1986-04-23 1989-03-07 Method for selectively initiating/terminating a test mode in an address multiplexed DRAM and address multiplexed DRAM having such a capability
US07/648,885 US5117393A (en) 1986-04-23 1991-01-31 Method of testing memory cells in an address multiplexed dynamic ram including test mode selection
US07/887,802 US5331596A (en) 1986-04-23 1992-05-26 Address multiplexed dynamic RAM having a test mode capability
US08/277,430 US5467314A (en) 1986-04-23 1994-07-18 Method of testing an address multiplexed dynamic RAM
KR1019940021372A KR950004625B1 (ko) 1986-04-23 1994-08-29 다이나믹 ram의 테스트 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61092056A JPS62250593A (ja) 1986-04-23 1986-04-23 ダイナミツク型ｒａｍ

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP5089694A Division JPH06162798A (ja) 1993-04-16 1993-04-16 ダイナミック型ｒａｍ
JP8315917A Division JPH09185900A (ja) 1996-11-27 1996-11-27 ダイナミック型ｒａｍ

Publications (1)

Publication Number Publication Date
JPS62250593A true JPS62250593A (ja) 1987-10-31

Family

ID=14043839

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61092056A Pending JPS62250593A (ja) 1986-04-23 1986-04-23 ダイナミツク型ｒａｍ

Country Status (3)

Country Link
US (5) US4811299A (ja)
JP (1) JPS62250593A (ja)
KR (1) KR950004621B1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01169800A (ja) * 1987-11-20 1989-07-05 Philips Gloeilampenfab:Nv ランダムアクセス・メモリ・ユニット及びそれを具備するコンピュータ
JPH02206087A (ja) * 1989-02-03 1990-08-15 Mitsubishi Electric Corp 半導体記憶装置
JPH0378200A (ja) * 1989-08-18 1991-04-03 Mitsubishi Electric Corp 半導体記憶装置
JPH03203091A (ja) * 1989-12-28 1991-09-04 Mitsubishi Electric Corp 半導体記憶装置
DE4126474A1 (de) * 1990-08-16 1992-02-20 Mitsubishi Electric Corp Halbleiterspeichereinrichtung mit testmodus
US5111433A (en) * 1989-05-08 1992-05-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with inhibiting test mode cancellation and operating method thereof
US5151881A (en) * 1987-04-24 1992-09-29 Hitachi, Ltd. Semiconductor memory including an arrangement to permit external monitoring of an internal control signal

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5444665A (en) * 1985-06-17 1995-08-22 Hitachi, Ltd. Semiconductor memory device
JPS62250593A (ja) * 1986-04-23 1987-10-31 Hitachi Ltd ダイナミツク型ｒａｍ
JPS63257999A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体記憶装置
KR0127680B1 (ko) * 1987-08-07 1998-04-03 미다 가쓰시게 반도체 기억장치
JPH0690873B2 (ja) * 1987-10-28 1994-11-14 三菱電機株式会社 半導体記憶装置の書き込み方法
US5173878A (en) * 1987-11-25 1992-12-22 Kabushiki Kaisha Toshiba Semiconductor memory including address multiplexing circuitry for changing the order of supplying row and column addresses between read and write cycles
US6304987B1 (en) * 1995-06-07 2001-10-16 Texas Instruments Incorporated Integrated test circuit
JPH0283892A (ja) * 1988-09-20 1990-03-23 Fujitsu Ltd 半導体記憶装置
JP2504137B2 (ja) * 1988-09-27 1996-06-05 日本電気株式会社 メモリ書き込みプロテクト回路
US5353308A (en) * 1990-08-06 1994-10-04 Texas Instruments Incorporated Event qualified test methods and circuitry
JPH07105160B2 (ja) * 1989-05-20 1995-11-13 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
US5258954A (en) * 1989-06-30 1993-11-02 Kabushiki Kaisha Toshiba Semiconductor memory including circuitry for driving plural word lines in a test mode
JP3005250B2 (ja) * 1989-06-30 2000-01-31 テキサス インスツルメンツ インコーポレイテツド バスモニター集積回路
US5128941A (en) * 1989-12-20 1992-07-07 Bull Hn Information Systems Inc. Method of organizing a memory for fault tolerance
US5274648A (en) * 1990-01-24 1993-12-28 International Business Machines Corporation Memory card resident diagnostic testing
ATE133512T1 (de) * 1990-05-31 1996-02-15 Siemens Ag Integrierter halbleiterspeicher
NL9001333A (nl) * 1990-06-13 1992-01-02 Philips Nv Werkwijze voor het besturen van een zelftest in een dataverwerkend systeem en dataverwerkend systeem geschikt voor deze werkwijze.
JP2956145B2 (ja) * 1990-06-28 1999-10-04 日本電気株式会社 半導体集積回路装置
US5297086A (en) * 1990-07-31 1994-03-22 Texas Instruments Incorporated Method for initializing redundant circuitry
DE69126575T2 (de) * 1990-08-06 1997-12-11 Texas Instruments Inc Durch Ereignis befähigte Prüfarchitektur
KR100217536B1 (ko) * 1990-08-06 1999-09-01 윌리엄 비. 켐플러 이벤트 한정 검사 방법 및 회로
JPH04102353A (ja) * 1990-08-22 1992-04-03 Nec Corp 大規模半導体集積回路
US5177745A (en) * 1990-09-26 1993-01-05 Intel Corporation Memory device with a test mode
US5256963A (en) * 1990-11-02 1993-10-26 Micron Technology Inc. Digital testing for high-impedance states in digital electronic circuits
JP3050326B2 (ja) * 1990-11-30 2000-06-12 日本電気株式会社 半導体集積回路
US5974570A (en) * 1990-12-01 1999-10-26 Hitachi, Ltd. Method for managing data processing system and high-reliability memory
JP3084759B2 (ja) * 1991-01-29 2000-09-04 日本電気株式会社 ダイナミックランダムアクセスメモリ装置
JPH05302961A (ja) * 1991-03-27 1993-11-16 Nec Corp Ｌｓｉに於けるテスト信号出力回路
TW200603B (en) * 1991-04-11 1993-02-21 Hitachi Seisakusyo Kk Semiconductor memory device
JPH04322000A (ja) * 1991-04-23 1992-11-11 Hitachi Ltd 半導体記憶装置
JP3992757B2 (ja) * 1991-04-23 2007-10-17 テキサス インスツルメンツ インコーポレイテツド マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム
JPH0614003A (ja) * 1991-07-31 1994-01-21 Nec Corp データ処理回路
US5555249A (en) * 1991-09-18 1996-09-10 Ncr Corporation Non-destructive memory testing in computers
US5235549A (en) * 1991-12-23 1993-08-10 Intel Corporation Semiconductor device with apparatus for performing electrical tests on single memory cells
JPH05249196A (ja) * 1992-03-02 1993-09-28 Hitachi Ltd 半導体記憶装置
US5416908A (en) * 1992-04-28 1995-05-16 Allen-Bradley Company, Inc. Interface between industrial controller components using common memory
US5455517A (en) * 1992-06-09 1995-10-03 International Business Machines Corporation Data output impedance control
JP2977385B2 (ja) * 1992-08-31 1999-11-15 株式会社東芝 ダイナミックメモリ装置
JPH0828913B2 (ja) * 1993-01-13 1996-03-21 日本電気株式会社 時間多重スイッチ
JP2914843B2 (ja) * 1993-03-10 1999-07-05 株式会社東芝 ダイナミック型半導体メモリ
US5522038A (en) * 1993-04-16 1996-05-28 Micron Technology, Inc. Testing mapped signal sources
US7924783B1 (en) * 1994-05-06 2011-04-12 Broadcom Corporation Hierarchical communications system
US5452429A (en) * 1993-11-17 1995-09-19 International Business Machines Corporation Error correction code on add-on cards for writing portions of data words
US5488691A (en) * 1993-11-17 1996-01-30 International Business Machines Corporation Memory card, computer system and method of operation for differentiating the use of read-modify-write cycles in operating and initializaiton modes
SE502576C2 (sv) * 1993-11-26 1995-11-13 Ellemtel Utvecklings Ab Feltolerant kösystem
JPH08153400A (ja) * 1994-11-29 1996-06-11 Mitsubishi Electric Corp Ｄｒａｍ
US5758063A (en) * 1995-05-04 1998-05-26 Micron Technology, Inc. Testing mapped signal sources
US5574692A (en) * 1995-06-07 1996-11-12 Lsi Logic Corporation Memory testing apparatus for microelectronic integrated circuit
JPH0927197A (ja) * 1995-07-10 1997-01-28 Mitsubishi Electric Corp 半導体記憶装置および動作方法
JPH0933615A (ja) * 1995-07-19 1997-02-07 Advantest Corp 半導体メモリ試験装置のメモリ不良解析装置
US5615159A (en) * 1995-11-28 1997-03-25 Micron Quantum Devices, Inc. Memory system with non-volatile data storage unit and method of initializing same
US5822768A (en) * 1996-01-11 1998-10-13 Opti Inc. Dual ported memory for a unified memory architecture
US5749086A (en) * 1996-02-29 1998-05-05 Micron Technology, Inc. Simplified clocked DRAM with a fast command input
US5640361A (en) * 1996-05-01 1997-06-17 Hewlett-Packard Company Memory architecture
US5802395A (en) * 1996-07-08 1998-09-01 International Business Machines Corporation High density memory modules with improved data bus performance
US6392948B1 (en) * 1996-08-29 2002-05-21 Micron Technology, Inc. Semiconductor device with self refresh test mode
US5959935A (en) * 1997-05-30 1999-09-28 Sgs-Thomson Microelectronics S.R.L. Synchronization signal generation circuit and method
AU6645298A (en) * 1998-02-04 1999-08-23 Siemens Aktiengesellschaft An integrated circuit
US6405335B1 (en) 1998-02-25 2002-06-11 Texas Instruments Incorporated Position independent testing of circuits
US6381718B1 (en) * 1998-08-13 2002-04-30 Texas Instruments Incorporated Current controlled multi-state parallel test for semiconductor device
US20020053694A1 (en) 1998-06-10 2002-05-09 Sutcliffe Victor C. Method of forming a memory cell with self-aligned contacts
JP3883087B2 (ja) * 1998-11-09 2007-02-21 富士通株式会社 半導体記憶装置及び半導体メモリ回路
US7058862B2 (en) * 2000-05-26 2006-06-06 Texas Instruments Incorporated Selecting different 1149.1 TAP domains from update-IR state
US6144598A (en) * 1999-07-06 2000-11-07 Micron Technology, Inc. Method and apparatus for efficiently testing rambus memory devices
JP3873532B2 (ja) * 1999-07-14 2007-01-24 富士通株式会社 半導体装置
US6728915B2 (en) 2000-01-10 2004-04-27 Texas Instruments Incorporated IC with shared scan cells selectively connected in scan path
JP2001208798A (ja) * 2000-01-26 2001-08-03 Mitsubishi Electric Corp 半導体回路のテスト方法および装置
US6769080B2 (en) 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter
US6445625B1 (en) * 2000-08-25 2002-09-03 Micron Technology, Inc. Memory device redundancy selection having test inputs
US6799291B1 (en) 2000-11-20 2004-09-28 International Business Machines Corporation Method and system for detecting a hard failure in a memory array
US7020645B2 (en) * 2001-04-19 2006-03-28 Eoriginal, Inc. Systems and methods for state-less authentication
KR100600053B1 (ko) * 2004-07-27 2006-07-13 주식회사 하이닉스반도체 어드레스핀과 데이터핀을 공유하는 의사 에스램
FR2879337A1 (fr) * 2004-12-15 2006-06-16 St Microelectronics Sa Circuit memoire, tel que dram, comportant un mecanisme correcteur d'erreur
US8396998B2 (en) * 2010-12-10 2013-03-12 Kingston Technology Corp. Memory-module extender card for visually decoding addresses from diagnostic programs and ignoring operating system accesses

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5960800A (ja) * 1982-08-30 1984-04-06 シ−メンス・アクチエンゲゼルシヤフト デイジタル半導体回路
JPS59207095A (ja) * 1983-05-09 1984-11-24 Nec Corp 擬似スタテイツク・メモリの試験方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4347589A (en) * 1979-05-15 1982-08-31 Mostek Corporation Refresh counter test
US4414665A (en) * 1979-11-21 1983-11-08 Nippon Telegraph & Telephone Public Corp. Semiconductor memory device test apparatus
US4482985A (en) * 1981-04-17 1984-11-13 Hitachi, Ltd. Semiconductor integrated circuit
US4541090A (en) * 1981-06-09 1985-09-10 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
US4507761A (en) * 1982-04-20 1985-03-26 Mostek Corporation Functional command for semiconductor memory
JPH0670880B2 (ja) * 1983-01-21 1994-09-07 株式会社日立マイコンシステム 半導体記憶装置
US4672583A (en) * 1983-06-15 1987-06-09 Nec Corporation Dynamic random access memory device provided with test circuit for internal refresh circuit
DE3588121T2 (de) * 1984-05-31 1997-01-16 Fujitsu Ltd Halbleiterintegrierte Schaltung mit einer Ersatzredundanzschaltung
US4654827A (en) * 1984-08-14 1987-03-31 Texas Instruments Incorporated High speed testing of semiconductor memory devices
US4653030B1 (en) * 1984-08-31 1997-08-26 Texas Instruments Inc Self refresh circuitry for dynamic memory
JPH079751B2 (ja) * 1985-06-17 1995-02-01 株式会社日立製作所 半導体記憶装置
JPS62250593A (ja) * 1986-04-23 1987-10-31 Hitachi Ltd ダイナミツク型ｒａｍ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5960800A (ja) * 1982-08-30 1984-04-06 シ−メンス・アクチエンゲゼルシヤフト デイジタル半導体回路
JPS59207095A (ja) * 1983-05-09 1984-11-24 Nec Corp 擬似スタテイツク・メモリの試験方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5151881A (en) * 1987-04-24 1992-09-29 Hitachi, Ltd. Semiconductor memory including an arrangement to permit external monitoring of an internal control signal
JPH01169800A (ja) * 1987-11-20 1989-07-05 Philips Gloeilampenfab:Nv ランダムアクセス・メモリ・ユニット及びそれを具備するコンピュータ
JPH02206087A (ja) * 1989-02-03 1990-08-15 Mitsubishi Electric Corp 半導体記憶装置
US5111433A (en) * 1989-05-08 1992-05-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with inhibiting test mode cancellation and operating method thereof
JPH0378200A (ja) * 1989-08-18 1991-04-03 Mitsubishi Electric Corp 半導体記憶装置
JPH03203091A (ja) * 1989-12-28 1991-09-04 Mitsubishi Electric Corp 半導体記憶装置
DE4126474A1 (de) * 1990-08-16 1992-02-20 Mitsubishi Electric Corp Halbleiterspeichereinrichtung mit testmodus
US5204837A (en) * 1990-08-16 1993-04-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having test mode

Also Published As

Publication number Publication date
US4811299A (en) 1989-03-07
US5117393A (en) 1992-05-26
US5467314A (en) 1995-11-14
KR950004621B1 (ko) 1995-05-03
US5331596A (en) 1994-07-19
US4992985A (en) 1991-02-12
KR870010551A (ko) 1987-11-30

Similar Documents

Publication Publication Date Title
JPS62250593A (ja) ダイナミツク型ｒａｍ
US6680869B2 (en) Semiconductor device
JPH0572039B2 (ja)
US20070242553A1 (en) Multi-port memory device with serial input/output interface and control method thereof
KR970012155A (ko) 로우 핀 카운트-와이드 메모리 장치와 시스템 및 방법
JPS60136086A (ja) 半導体記憶装置
JP2007287305A (ja) 半導体メモリ素子
JPH0378200A (ja) 半導体記憶装置
JPS63211198A (ja) 半導体記憶装置
US4669064A (en) Semiconductor memory device with improved data write function
JP2003187600A (ja) 半導体集積回路装置
US6295620B1 (en) Memory test facilitation circuit using stored test data repeatedly
GB2327272A (en) Integrated circuit with means for outputting data from a number of internal data channels via a lower number of ouput contact pads
US7664908B2 (en) Semiconductor memory device and operating method of the same
CN105654982A (zh) 解码器电路、存储器装置以及多值保险丝电路
US5986953A (en) Input/output circuits and methods for testing integrated circuit memory devices
TW349226B (en) A test method of high speed memory devices in which limit conditions for the clock signals are defined
US7821855B2 (en) Multi-port memory device
JP3820006B2 (ja) 半導体装置
US6504767B1 (en) Double data rate memory device having output data path with different number of latches
JP2602225B2 (ja) ダイナミツクｒａｍ
JPH09185900A (ja) ダイナミック型ｒａｍ
JPH06162798A (ja) ダイナミック型ｒａｍ
JP3179791B2 (ja) 半導体記憶装置
JPH08161883A (ja) 半導体記憶装置