JPH03203091A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03203091A JPH03203091A JP1340228A JP34022889A JPH03203091A JP H03203091 A JPH03203091 A JP H03203091A JP 1340228 A JP1340228 A JP 1340228A JP 34022889 A JP34022889 A JP 34022889A JP H03203091 A JPH03203091 A JP H03203091A
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- strobe signal
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- input circuit
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- 238000012360 testing method Methods 0.000 abstract description 40
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- TVEXGJYMHHTVKP-UHFFFAOYSA-N 6-oxabicyclo[3.2.1]oct-3-en-7-one Chemical compound C1C2C(=O)OC1C=CC2 TVEXGJYMHHTVKP-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
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- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＤＲＡＭ等の半導体記憶装置に関するもので
ある。
ある。
第３図は従来のＤＲＡＭの全体構成を示すブロック図で
ある。同図において、１はメモリセルアレイであり、メ
モリセル（図示せず）がマトリクス状に配置され、行単
位にワード線（図示せず）、列単位にビット線（図示せ
ず）に接続されている。
ある。同図において、１はメモリセルアレイであり、メ
モリセル（図示せず）がマトリクス状に配置され、行単
位にワード線（図示せず）、列単位にビット線（図示せ
ず）に接続されている。
ワード線の選択はロウデコーダ２．ビット線の選択はコ
ラムデコーダ３により行われる。ロウデコーダ２はアド
レスバッファ４から取込んだ行アドレス信号ＲＡＯ−Ｒ
Ａ９に基づき、ＲＡＳ入力回路１０より得られる内部行
アドレスストローブ信号１ｎｔＲＡｓのタイミングでワ
ード線の選択を行う。一方、コラムデコーダ３は列アド
レス信号ＣＡ Ｏ−ＣＡ ９に基づき、ＣＡＳ入力回路
１２より得られる内部列アドレスストローブ信号１ｎｔ
ＣＡＳのタイミングでＩ１０ゲート５を選択的にオンさ
せ、入力バッファ６あるいは出力バッファ７とビット線
とを電気的に接続する。
ラムデコーダ３により行われる。ロウデコーダ２はアド
レスバッファ４から取込んだ行アドレス信号ＲＡＯ−Ｒ
Ａ９に基づき、ＲＡＳ入力回路１０より得られる内部行
アドレスストローブ信号１ｎｔＲＡｓのタイミングでワ
ード線の選択を行う。一方、コラムデコーダ３は列アド
レス信号ＣＡ Ｏ−ＣＡ ９に基づき、ＣＡＳ入力回路
１２より得られる内部列アドレスストローブ信号１ｎｔ
ＣＡＳのタイミングでＩ１０ゲート５を選択的にオンさ
せ、入力バッファ６あるいは出力バッファ７とビット線
とを電気的に接続する。
アドレスバッファ４は、内部信号１ｎｔＲＡＳ。
ｉ ｎ ｔ ＣＡＳのタイミングに基づき、通常時に外
部アドレス信号Ａ Ｏ〜ＡＩＯを取込み、行アドレス信
号ＲＡ Ｏ−ＲＡ ９及び列アドレス信号ＣＡＯ〜ＣＡ
９をそれぞれロウデコーダ２及びコラムデコーダ３に出
力するとともに、リフレッシュ時に、リフレッシュカウ
ンタ８より出力される内部アト１ノスＱ （１〜Ｑ９を
取込み、行アドレス信号ＲＡＯ〜ＲＡ９を【〕ウデコー
ダ２に出力する。リフレッ゛／ユコントローラ９は内部
行アドレスストローブ信号１０ｔＲＡＳのタイミングに
基づき、リフレッシュカウンタ８より内部アドレスＱ
Ｏ−Ｑ ９を発生さ什る。
部アドレス信号Ａ Ｏ〜ＡＩＯを取込み、行アドレス信
号ＲＡ Ｏ−ＲＡ ９及び列アドレス信号ＣＡＯ〜ＣＡ
９をそれぞれロウデコーダ２及びコラムデコーダ３に出
力するとともに、リフレッシュ時に、リフレッシュカウ
ンタ８より出力される内部アト１ノスＱ （１〜Ｑ９を
取込み、行アドレス信号ＲＡＯ〜ＲＡ９を【〕ウデコー
ダ２に出力する。リフレッ゛／ユコントローラ９は内部
行アドレスストローブ信号１０ｔＲＡＳのタイミングに
基づき、リフレッシュカウンタ８より内部アドレスＱ
Ｏ−Ｑ ９を発生さ什る。
１ ／ ０ゲート５と人力バッファ６及び出力バッファ
７との間で行われるデータの授受は最大８ビット単位で
行われるが、通常時はＩ１０コントローラ１１の制御下
で、４ビツト中位で行われる。
７との間で行われるデータの授受は最大８ビット単位で
行われるが、通常時はＩ１０コントローラ１１の制御下
で、４ビツト中位で行われる。
Ｉ１０コントローラ１１は、アドレスバッファ４から得
られる行アドレス信号ＲＡＩＯ及び列アドレス信号ＣＡ
ｌ０に基づき、ＷＥ入力回路１３から出力される内部書
込み制御信号１ｎｔＷＥがＨレベルの時（読出し時）、
出力バッファ７に取込まれた４ビツトデータのうちの１
つを、出力データＤ として出力し、信号ｔｎｔＷＥ
がＬレベｕｔ ルの時（書込み時）、人力データＤＩｎを人力バッファ
６内の所定のデータ線に取込んでいる。
られる行アドレス信号ＲＡＩＯ及び列アドレス信号ＣＡ
ｌ０に基づき、ＷＥ入力回路１３から出力される内部書
込み制御信号１ｎｔＷＥがＨレベルの時（読出し時）、
出力バッファ７に取込まれた４ビツトデータのうちの１
つを、出力データＤ として出力し、信号ｔｎｔＷＥ
がＬレベｕｔ ルの時（書込み時）、人力データＤＩｎを人力バッファ
６内の所定のデータ線に取込んでいる。
ＲＡＳ入力回路１０．ＣＡＳ入力回路１．２及びＷＥ入
力回路１３は、後に詳述するが、外部よりテストモード
コントローラ１４は、内部信号１ｎｔＲＡＳ、１ｎｔｃ
Ａｓ及び１ｎｔＷＥに基づき、活性／非活性が制御され
、活性状態時にコラムデコー人力１人カバッファ６及び
出力バッファ７にＬレベルのテスト信号ＴＥを与えるこ
とにより、テスト動作を行う。コラムデコーダ３は、Ｌ
レベルのテスト信号ＴＥを得ると、列アドレスＣＡ （
１を無視してデコードを行う。その結果、Ｉ／＜）ゲー
ト５と人力バッファ６及び出力バッファ７と、）データ
の授受は通常時の倍となり８ビツト中位で行われる。ま
た、ｋカバソファ６及び出カバノー７ア７は、Ｌレベル
のテスト信号ＴＥが与えられると、所定の順序で８ビツ
ト中位のデータの読舛きが行えるように動作する。つま
り、テストモトコントローラ１４からＬレベルのテスト
信号ＴＥが出力されると、自動的に８つのメモリセルに
対するテスト動作が行われる。
力回路１３は、後に詳述するが、外部よりテストモード
コントローラ１４は、内部信号１ｎｔＲＡＳ、１ｎｔｃ
Ａｓ及び１ｎｔＷＥに基づき、活性／非活性が制御され
、活性状態時にコラムデコー人力１人カバッファ６及び
出力バッファ７にＬレベルのテスト信号ＴＥを与えるこ
とにより、テスト動作を行う。コラムデコーダ３は、Ｌ
レベルのテスト信号ＴＥを得ると、列アドレスＣＡ （
１を無視してデコードを行う。その結果、Ｉ／＜）ゲー
ト５と人力バッファ６及び出力バッファ７と、）データ
の授受は通常時の倍となり８ビツト中位で行われる。ま
た、ｋカバソファ６及び出カバノー７ア７は、Ｌレベル
のテスト信号ＴＥが与えられると、所定の順序で８ビツ
ト中位のデータの読舛きが行えるように動作する。つま
り、テストモトコントローラ１４からＬレベルのテスト
信号ＴＥが出力されると、自動的に８つのメモリセルに
対するテスト動作が行われる。
テストモードコントローラ１４は、１ｎｔＲＡＳ信号及
びｉ ｎ ｔ ＣＡＳ信号を取込み、第４図に示すよう
に、内部信号ｉ ｎ ｔ ＲＡＳの立下り時刻ｔ１に内
部信号ｉ ｎ ｔ ＣＡＳ及び内部信号１ｎｔＷＥが共
にＬレベルの時、テストモードであると認識１−５、テ
スト開始信号ＴＳを在下げて活性状態と？（Ｃ］、テス
ト信号ＴＥをＬレベルに設定することによりテスト動作
を行う。そ（、て、第５図に示すように、内部信号ｉ
ｎ ｔ ＲＡＳの立下り時刻ｔ２に、信号ｉ ｎ ｔ
ＣＡＳがＬレベル、信号１ｎｔＷＥがＨレベルの時、テ
ストモード解除指令を認識し、テストリセット信号ＴＲ
を立下げることにより非活性状態となり、信号ＴＥをＨ
レベルに設定することにより、テスト動作を終了する。
びｉ ｎ ｔ ＣＡＳ信号を取込み、第４図に示すよう
に、内部信号ｉ ｎ ｔ ＲＡＳの立下り時刻ｔ１に内
部信号ｉ ｎ ｔ ＣＡＳ及び内部信号１ｎｔＷＥが共
にＬレベルの時、テストモードであると認識１−５、テ
スト開始信号ＴＳを在下げて活性状態と？（Ｃ］、テス
ト信号ＴＥをＬレベルに設定することによりテスト動作
を行う。そ（、て、第５図に示すように、内部信号ｉ
ｎ ｔ ＲＡＳの立下り時刻ｔ２に、信号ｉ ｎ ｔ
ＣＡＳがＬレベル、信号１ｎｔＷＥがＨレベルの時、テ
ストモード解除指令を認識し、テストリセット信号ＴＲ
を立下げることにより非活性状態となり、信号ＴＥをＨ
レベルに設定することにより、テスト動作を終了する。
なお、第５図で示したタイミングはＣＡ Ｓ ｂｅｒｏ
ｒｅＲＡＳリフレッシュサイクルのタイミングでもある
。
ｒｅＲＡＳリフレッシュサイクルのタイミングでもある
。
第６図はＲＡＳ人力回路１０の内部を示した回路図であ
る。同図に示すように、外部信号ＲＡＳがＣＭＯＳイン
バータ２０の入力部Ｎ１に取込まれる。インバータ２０
は、基本的に電源Ｖ 、接Ｃ 地間に接続され、入力部Ｎ１をそれぞれゲートに接続し
たＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタ
Ｑ２によるＣＭＯ８構成となるが、加えて、トランジス
タＱ１のソースと電源Ｖｃｃとの間にＰＭＯ８）ランジ
スタＱ３を介挿し、出力部Ｎ２と接地レベル間に、ＮＭ
ＯＳトランジスタＱ４を介挿している。これらのトラン
ジスタＱ３゜Ｑ４のゲートには共通に制御信号φが与え
られる。
る。同図に示すように、外部信号ＲＡＳがＣＭＯＳイン
バータ２０の入力部Ｎ１に取込まれる。インバータ２０
は、基本的に電源Ｖ 、接Ｃ 地間に接続され、入力部Ｎ１をそれぞれゲートに接続し
たＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタ
Ｑ２によるＣＭＯ８構成となるが、加えて、トランジス
タＱ１のソースと電源Ｖｃｃとの間にＰＭＯ８）ランジ
スタＱ３を介挿し、出力部Ｎ２と接地レベル間に、ＮＭ
ＯＳトランジスタＱ４を介挿している。これらのトラン
ジスタＱ３゜Ｑ４のゲートには共通に制御信号φが与え
られる。
このように構成すると、制御信号φをＬレベルにして、
トランジスタＱ３／Ｑ４をオン／オフさせることにより
、インバータを活性状態とし、制御信号φをＨレベルに
して、トランジスタＱ ３／Ｑ４をオフ／オンさせるこ
とにより、インバータを非活性状態に制御することがで
きる。
トランジスタＱ３／Ｑ４をオン／オフさせることにより
、インバータを活性状態とし、制御信号φをＨレベルに
して、トランジスタＱ ３／Ｑ４をオフ／オンさせるこ
とにより、インバータを非活性状態に制御することがで
きる。
インバータ２０の出力部Ｎ２は、次段のインバータ２１
の人力部Ｎ３に接続される。インバータ２１は電源Ｖ
、接地間に設けられ、人力部Ｎ３Ｃ をそれぞれのゲートに接続したＰＭＯ５）ランジスタＱ
５及びＮＭＯ３）ランジスタＱ６によるＣＭＯ８構成と
なっている。このインバータ２１の出力部Ｎ４より得ら
れる信号が内部行アドレスストローブ信号１ｎｔＲＡｓ
となる。なお、出力部Ｎ４をゲート入力とし、電源Ｖ
、入力部Ｎ３間Ｃ に介挿されたＰＭＯ３Ｉ−ランジスタＱ７は、人力部Ｎ
３の急速充電用のトランジスタである。
の人力部Ｎ３に接続される。インバータ２１は電源Ｖ
、接地間に設けられ、人力部Ｎ３Ｃ をそれぞれのゲートに接続したＰＭＯ５）ランジスタＱ
５及びＮＭＯ３）ランジスタＱ６によるＣＭＯ８構成と
なっている。このインバータ２１の出力部Ｎ４より得ら
れる信号が内部行アドレスストローブ信号１ｎｔＲＡｓ
となる。なお、出力部Ｎ４をゲート入力とし、電源Ｖ
、入力部Ｎ３間Ｃ に介挿されたＰＭＯ３Ｉ−ランジスタＱ７は、人力部Ｎ
３の急速充電用のトランジスタである。
インバータ２０の閾値電圧■ｔｈは、ＰＭＯＳトランジ
スタＱ１とＮＭＯ８Ｉ−ランジスタＱ２とのチャネル等
のトランジスタ特性の比により決定し、外部信号ＲＡＳ
が閾値電圧Ｖｔｈより高いと、出力部Ｎ２より得られる
インバータ２０の出力はＬレベルとなるため内部信号１
ｎｔＲＡＳはＨレベルとなり、外部信号ＲＡＳが閾値電
圧ｖｔｈより低いと、インバータ２０の出力はＨレベル
となるため内部信号１ｎｔＲＡＳはＬレベルとなる。
スタＱ１とＮＭＯ８Ｉ−ランジスタＱ２とのチャネル等
のトランジスタ特性の比により決定し、外部信号ＲＡＳ
が閾値電圧Ｖｔｈより高いと、出力部Ｎ２より得られる
インバータ２０の出力はＬレベルとなるため内部信号１
ｎｔＲＡＳはＨレベルとなり、外部信号ＲＡＳが閾値電
圧ｖｔｈより低いと、インバータ２０の出力はＨレベル
となるため内部信号１ｎｔＲＡＳはＬレベルとなる。
また、ＣＡＳＡ力回路１２．ＷＥ入力回路１３の回路構
成も、第６図で示したＲＡＳＡ力回路１０と同一であり
、インバータ２０に対応する初段のインバータの閾値電
圧も、人力レベルマージンに差が出ないように、通常、
ＲＡＳＡ力回路１０のインバータ２０の閾値電圧Ｖｔｈ
と同一の値に設定される。
成も、第６図で示したＲＡＳＡ力回路１０と同一であり
、インバータ２０に対応する初段のインバータの閾値電
圧も、人力レベルマージンに差が出ないように、通常、
ＲＡＳＡ力回路１０のインバータ２０の閾値電圧Ｖｔｈ
と同一の値に設定される。
従来のＤＲＡＭは以上のように構成されており、ＲＡＳ
Ａ力回路１０、ＣＡＳＡ力回路１２及びＷＥ入力回路１
３の入力回路の人力閾値電圧は、同一の閾値電圧■ｔｈ
に設定されていた。しかしながら、外部より得られる行
アドレスストローブ信号ＲＡＳ、列アドレスストローブ
信号ＣＡＳ及び書３の初段のインバータの人力閾値電圧
■ｔｈ近傍を変化する場合、次のような不都合が生じる
。すなわち、製造プロセスのバラツキ具合により、ＲＡ
力開回路１２びＷＥ入力回路１３の入力閾値電圧ｖｔｈ
よりわずかでも低く設定されていると、ＣＡＳＡ力回路
１２及びＷＥ入力回路１３の人力閾値電圧Ｖｔｈより低
く、ＲＡＳＡ力回路の人力閾値電圧Ｖｔｈより高い同一
電位をＨレベルとした外部信号１ｎｔＲＡｓがＨレベル
となるため、内部信号ｉ、１ｔＲＡＳがＬレベルに立下
った時に、第４図の時刻ｔ１の情況が起こり、誤ってメ
モリセルテスト動作が実行されてしまう。
Ａ力回路１０、ＣＡＳＡ力回路１２及びＷＥ入力回路１
３の入力回路の人力閾値電圧は、同一の閾値電圧■ｔｈ
に設定されていた。しかしながら、外部より得られる行
アドレスストローブ信号ＲＡＳ、列アドレスストローブ
信号ＣＡＳ及び書３の初段のインバータの人力閾値電圧
■ｔｈ近傍を変化する場合、次のような不都合が生じる
。すなわち、製造プロセスのバラツキ具合により、ＲＡ
力開回路１２びＷＥ入力回路１３の入力閾値電圧ｖｔｈ
よりわずかでも低く設定されていると、ＣＡＳＡ力回路
１２及びＷＥ入力回路１３の人力閾値電圧Ｖｔｈより低
く、ＲＡＳＡ力回路の人力閾値電圧Ｖｔｈより高い同一
電位をＨレベルとした外部信号１ｎｔＲＡｓがＨレベル
となるため、内部信号ｉ、１ｔＲＡＳがＬレベルに立下
った時に、第４図の時刻ｔ１の情況が起こり、誤ってメ
モリセルテスト動作が実行されてしまう。
上記した情況は、ＲＡＳＡ力回路１０．ＣＡＳＡ力回路
１２及びＷＥ入力回路１３における外部信号ＲＡＳ、Ｃ
ＡＳ及びＷＥの信号レベルに対する動作マージンをテス
トする場合等に起こり得る。
１２及びＷＥ入力回路１３における外部信号ＲＡＳ、Ｃ
ＡＳ及びＷＥの信号レベルに対する動作マージンをテス
トする場合等に起こり得る。
動作マージンテスト等のテスト実行時に、−度、メモリ
セルテスト動作が開始されると、リセット動作を行うか
、電源をＯＦＦする等しない限り、該メモリセルテスト
動作は中止されないため、動作マージンのテスト等にお
いて正しいテスト結果を得ることができなくなる問題点
があった。
セルテスト動作が開始されると、リセット動作を行うか
、電源をＯＦＦする等しない限り、該メモリセルテスト
動作は中止されないため、動作マージンのテスト等にお
いて正しいテスト結果を得ることができなくなる問題点
があった。
この発明は上記のような問題点を解決するためになされ
たもので、メモリセルテスト動作等の特別な動作が誤っ
て行われることがない半導体記憶装置を得ることを目的
とする。
たもので、メモリセルテスト動作等の特別な動作が誤っ
て行われることがない半導体記憶装置を得ることを目的
とする。
この発明にかかる半導体記憶装置は、外部行アドレスス
トローブ信号を取込み、該外部行アドレスストローブ信
号と第１の基準電圧との比較判定結果に基づき、Ｈ，Ｌ
レベルの内部行アドレスストローブ信号を出力する行ア
ドレスストローブ信号処理手段と、外部列アドレススト
ローブ信号を取込み、該外部列アドレスストローブ信号
と第２の基準電圧との比較判定結果に基づき、Ｈ，Ｌレ
ベルの内部列アドレスストローブ信号を出力する列アド
レスストローブ信号処理手段とを備え、前記内部行アド
レスストローブ信号のＬレベル立下り時に、前記内部列
アドレスストローブ信号がＬレベルであることを、所定
の特別動作に移行するための条件にしており、前記第１
の基準電圧を、前記第２の基準電圧に比べ、Ｈレベル判
定が厳しくＬレベル判定が甘くなるように設定している
。
トローブ信号を取込み、該外部行アドレスストローブ信
号と第１の基準電圧との比較判定結果に基づき、Ｈ，Ｌ
レベルの内部行アドレスストローブ信号を出力する行ア
ドレスストローブ信号処理手段と、外部列アドレススト
ローブ信号を取込み、該外部列アドレスストローブ信号
と第２の基準電圧との比較判定結果に基づき、Ｈ，Ｌレ
ベルの内部列アドレスストローブ信号を出力する列アド
レスストローブ信号処理手段とを備え、前記内部行アド
レスストローブ信号のＬレベル立下り時に、前記内部列
アドレスストローブ信号がＬレベルであることを、所定
の特別動作に移行するための条件にしており、前記第１
の基準電圧を、前記第２の基準電圧に比べ、Ｈレベル判
定が厳しくＬレベル判定が甘くなるように設定している
。
この発明においては、行アドレスストローブ信号処理手
段の第１の基準電圧を、列アドレスストローブ信号処理
手段の第２の基準電圧に比べ、Ｈレベル判定が厳しく、
Ｌレベル判定が甘くなるように設定したため、第１．第
２の基準電圧近傍の同一電位をＨレベルに設定した外部
行アドレスストローブ信号及び外部列アドレスストロー
ブ信号がそれぞれ行アドレスストローブ信号処理手段及
び列アドレスストローブ信号処理手段に与えられた場合
でも、内部列アドレスストローブ信号のみがＬレベルに
なることはない。
段の第１の基準電圧を、列アドレスストローブ信号処理
手段の第２の基準電圧に比べ、Ｈレベル判定が厳しく、
Ｌレベル判定が甘くなるように設定したため、第１．第
２の基準電圧近傍の同一電位をＨレベルに設定した外部
行アドレスストローブ信号及び外部列アドレスストロー
ブ信号がそれぞれ行アドレスストローブ信号処理手段及
び列アドレスストローブ信号処理手段に与えられた場合
でも、内部列アドレスストローブ信号のみがＬレベルに
なることはない。
第１図はこの発明の一実施例であるＤＲＡＭのＲＡＳ入
力回路１０の内部を示す回路図である。
力回路１０の内部を示す回路図である。
なお、ＤＲＡＭの全体構成は第３図と同様である。
第１図に示すように、基本的な構成は第６図で示した従
来回路と同様である。しかしながら、従来と異なり、イ
ンバータ２０′の基準構成となるＰＭＯＳトランジスタ
Ｑｌ’ とＮＭＯＳトランジスタＱ２’のチャネル幅Ｗ
ｌ’ Ｗ２’が従来と異なっている。なお、他の構成
は第６図と同様であるため、説明は省略する。一方、Ｃ
ＡＳ入力回路１２及びＷＥ入力回路１３の回路構成は第
６図と同じ構成である。
来回路と同様である。しかしながら、従来と異なり、イ
ンバータ２０′の基準構成となるＰＭＯＳトランジスタ
Ｑｌ’ とＮＭＯＳトランジスタＱ２’のチャネル幅Ｗ
ｌ’ Ｗ２’が従来と異なっている。なお、他の構成
は第６図と同様であるため、説明は省略する。一方、Ｃ
ＡＳ入力回路１２及びＷＥ入力回路１３の回路構成は第
６図と同じ構成である。
ＲＡＳ入力回路１０のトランジスタＱｌ’、Ｑ２′のチ
ャネル幅の比Ｗ２’ ／Ｗｌ’ は、ＣＡＳ入力回路１
２及びＷＥ入力回路１３のトランジスタＱｌ、Ｑ２のチ
ャネル幅の比Ｗ２／Ｗｌより、小さく設定されている。
ャネル幅の比Ｗ２’ ／Ｗｌ’ は、ＣＡＳ入力回路１
２及びＷＥ入力回路１３のトランジスタＱｌ、Ｑ２のチ
ャネル幅の比Ｗ２／Ｗｌより、小さく設定されている。
したがって、ＲＡＳ入力回路１０の初段のインバータ２
０′の閾値電圧Ｖ はＣＡＳ入力回路１２及びＷＥ入
力回路ｌｈ ３の初段のインバータ２０の閾値電圧ｖｔｈより高くな
る。
０′の閾値電圧Ｖ はＣＡＳ入力回路１２及びＷＥ入
力回路ｌｈ ３の初段のインバータ２０の閾値電圧ｖｔｈより高くな
る。
このような構成において、外部信号ＲＡＳ、ＣＡＳ及び
ＷＥがそれぞれ同一電位をＨレベルとして与えられ、第
２Ａ図及び第２Ｃ図に示すように、そのＨレベルがＲＡ
Ｓ入力回路１０の閾値電圧３の閾値電圧Ｖｔｈとの間に
設定された場合を想定する。この場合、Ｈレベルの外部
信号ＲＡＳが人力されても、第２Ｂ図に示すように内部
信号１ｎｔＲＡＳは常時Ｌレベルになる。一方、第２Ｃ
図に示すように、外部信号ＲＡＳのＨレベルと同一電位
である、外部信号ＣＡＳ及びＷＥのＨレベルは閾値電圧
Ｖｔｈを下回っておらず、Ｈレベルの外部信号ＣＡＳ及
びＷＥが与えられると、第２Ｄ図に示すように、内部信
号ｉ ｎ ｔ ＣＡＳ及び１ｎｔＷＥはＨレベルとなる
。したがって、テストモードに移行するための条件が満
たされることはなく、第２Ｅ図に示すように、テスト信
号ＴＥはＨレベルのままであるため、メモリセルテスト
動作は行われない。つまり、ＲＡＳ入力回路１０の方が
、ＣＡＳ入力回路１２及びＷＥ入力回路１３よりもＬレ
ベル出力状態になりやすく、ＣＡＳ入力回路１２及びＷ
Ｅ入力回路１３がＬレベル出力状態になる時は、必ずＲ
ＡＳ入力回路１０はＬレベル出力状態となる。
ＷＥがそれぞれ同一電位をＨレベルとして与えられ、第
２Ａ図及び第２Ｃ図に示すように、そのＨレベルがＲＡ
Ｓ入力回路１０の閾値電圧３の閾値電圧Ｖｔｈとの間に
設定された場合を想定する。この場合、Ｈレベルの外部
信号ＲＡＳが人力されても、第２Ｂ図に示すように内部
信号１ｎｔＲＡＳは常時Ｌレベルになる。一方、第２Ｃ
図に示すように、外部信号ＲＡＳのＨレベルと同一電位
である、外部信号ＣＡＳ及びＷＥのＨレベルは閾値電圧
Ｖｔｈを下回っておらず、Ｈレベルの外部信号ＣＡＳ及
びＷＥが与えられると、第２Ｄ図に示すように、内部信
号ｉ ｎ ｔ ＣＡＳ及び１ｎｔＷＥはＨレベルとなる
。したがって、テストモードに移行するための条件が満
たされることはなく、第２Ｅ図に示すように、テスト信
号ＴＥはＨレベルのままであるため、メモリセルテスト
動作は行われない。つまり、ＲＡＳ入力回路１０の方が
、ＣＡＳ入力回路１２及びＷＥ入力回路１３よりもＬレ
ベル出力状態になりやすく、ＣＡＳ入力回路１２及びＷ
Ｅ入力回路１３がＬレベル出力状態になる時は、必ずＲ
ＡＳ入力回路１０はＬレベル出力状態となる。
このように、ＲＡＳ入力回路１０の人力閾値型１３の入
力閾値電圧Ｖｔｈより高く設定することにより、入力回
路１０，１．２及び１３の動作マージンのテスト等に外
部信号ＲＡＳ、ＣＡＳ、ＷＥのＨレベルを閾値電圧Ｖ
Ｖ ′近傍の同一電位ｔｈ’ ｔｈ に設定しても、テストモード移行条件（内部信号１ｎｔ
ＲＡＳのＬレベル立下り時に、内部信号１ｎｔＣＡＳ及
び１ｎｔＷＥがＬレベルになる）が誤って満たされるこ
とがないようにしているので、メモリセルテスト動作が
誤って行われるのを確実に防止できる。したがって、製
造プロセスのバラツキ具合により、ＲＡＳ入力回路１０
の入力閾値電圧Ｖ ′がわずかに低く設定されることが
ありｔｈ でも、（Ｖ −Ｖ ｔｈ）以内の低下であれば全く
ｔｈ 支障がない。
力閾値電圧Ｖｔｈより高く設定することにより、入力回
路１０，１．２及び１３の動作マージンのテスト等に外
部信号ＲＡＳ、ＣＡＳ、ＷＥのＨレベルを閾値電圧Ｖ
Ｖ ′近傍の同一電位ｔｈ’ ｔｈ に設定しても、テストモード移行条件（内部信号１ｎｔ
ＲＡＳのＬレベル立下り時に、内部信号１ｎｔＣＡＳ及
び１ｎｔＷＥがＬレベルになる）が誤って満たされるこ
とがないようにしているので、メモリセルテスト動作が
誤って行われるのを確実に防止できる。したがって、製
造プロセスのバラツキ具合により、ＲＡＳ入力回路１０
の入力閾値電圧Ｖ ′がわずかに低く設定されることが
ありｔｈ でも、（Ｖ −Ｖ ｔｈ）以内の低下であれば全く
ｔｈ 支障がない。
なお、この実施例では、ＲＡＳ入力回路１０の人力閾値
電圧Ｖ ′を、従来より高く設定するたｔｈ めに、ＰＭＯ５）ランジスタＱｌ’ とＮＭＯ３）ラン
ジスタＱ２’ とのチャネル幅の比Ｗ２’ ／Ｗ１′を
従来より小さくしたが、ＰＭＯ５）ランジスタＱ３のチ
ャネル幅Ｗ３を変えることにより、チャネル幅の比Ｗ３
／Ｗｌ’ を従来より小さく設定する等の方法も考えら
れる。つまり、インバータ２０′の閾値電圧に影響を与
えるトランジスタＱ１〜Ｑ３のうち、少なくとも１つの
チャネル幅を変更すればよい。また、チャネル幅以外に
チャネル長等の他のトランジスタ特性を変更してもよい
。
電圧Ｖ ′を、従来より高く設定するたｔｈ めに、ＰＭＯ５）ランジスタＱｌ’ とＮＭＯ３）ラン
ジスタＱ２’ とのチャネル幅の比Ｗ２’ ／Ｗ１′を
従来より小さくしたが、ＰＭＯ５）ランジスタＱ３のチ
ャネル幅Ｗ３を変えることにより、チャネル幅の比Ｗ３
／Ｗｌ’ を従来より小さく設定する等の方法も考えら
れる。つまり、インバータ２０′の閾値電圧に影響を与
えるトランジスタＱ１〜Ｑ３のうち、少なくとも１つの
チャネル幅を変更すればよい。また、チャネル幅以外に
チャネル長等の他のトランジスタ特性を変更してもよい
。
また、この実施例では、ＲＡＳ入力回路１０の人力閾値
電圧を、ＣＡＳ入力回路１２及びＷＥ入力回路の人力閾
値電圧をより高く設定したが、少なくともＲＡＳ入力回
路１０の入力閾値電圧をＣＡＳ入力回路１２の人力閾値
電圧より高く設定すれば、すなわちＨレベル判定が厳し
くＬレベル判定が甘くなるように設定すれば、メモリセ
ルテスト動作が誤って行われることを防止することがで
きる。
電圧を、ＣＡＳ入力回路１２及びＷＥ入力回路の人力閾
値電圧をより高く設定したが、少なくともＲＡＳ入力回
路１０の入力閾値電圧をＣＡＳ入力回路１２の人力閾値
電圧より高く設定すれば、すなわちＨレベル判定が厳し
くＬレベル判定が甘くなるように設定すれば、メモリセ
ルテスト動作が誤って行われることを防止することがで
きる。
また、少なくともＲＡＳ入力回路１０の人力閾値電圧を
、ＷＥ入力回路の入力閾値電圧より高くすることも考え
られるが、外部信号ＷＥを予めＬレベルに設定して、マ
ージンテスト等を行う場合があり、この場合、ＲＡＳ入
力回路１０の入力閾値電圧をＷＥ入力回路１３の人力閾
値電圧より高く設定しているだけでは、全く意味がなく
なり、従来同様メモリセルテスト動作が誤って行われる
可能性が生じるため、上記実施例を行う方が望ましい。
、ＷＥ入力回路の入力閾値電圧より高くすることも考え
られるが、外部信号ＷＥを予めＬレベルに設定して、マ
ージンテスト等を行う場合があり、この場合、ＲＡＳ入
力回路１０の入力閾値電圧をＷＥ入力回路１３の人力閾
値電圧より高く設定しているだけでは、全く意味がなく
なり、従来同様メモリセルテスト動作が誤って行われる
可能性が生じるため、上記実施例を行う方が望ましい。
また、ＲＡＳ入力回路１０の初段の人力段としてＣＭＯ
５構成のインバータ２０′を示したが、これに限定され
ないのは勿論である。
５構成のインバータ２０′を示したが、これに限定され
ないのは勿論である。
以上説明したように、この発明によれば、行アドレスス
トローブ信号処理手段の第１の基準電圧を、列アドレス
ストローブ信号処理手段の第２の基準電圧に比べ、Ｈレ
ベル判定が厳しく、Ｌレベル判定が１すくなるように設
定したため、第１．第２の基準電圧近傍の同一電位をＨ
レベルに設定した外部行アドレスストローブ信号及び外
部列アドレスストローブ信号がそれぞれ行アドレススト
ローブ信号処理手段及び列アドレスストローブ信号処理
手段に与えられた場合でも、内部列アドレスストローブ
信号のみがＬレベルになることはない。
トローブ信号処理手段の第１の基準電圧を、列アドレス
ストローブ信号処理手段の第２の基準電圧に比べ、Ｈレ
ベル判定が厳しく、Ｌレベル判定が１すくなるように設
定したため、第１．第２の基準電圧近傍の同一電位をＨ
レベルに設定した外部行アドレスストローブ信号及び外
部列アドレスストローブ信号がそれぞれ行アドレススト
ローブ信号処理手段及び列アドレスストローブ信号処理
手段に与えられた場合でも、内部列アドレスストローブ
信号のみがＬレベルになることはない。
したがって、上記信号入力状況下であっても、また第１
及び第２の基準電圧が微小変化したとしても、内部行ア
ドレスストローブ信号のＬレベル立下り時に、内部列ア
ドレスストローブ信号がＬレベルになることはなく、そ
のことを移行条件として実行されるメモリセルのテスト
動作等の所定の特別動作が誤って行われることはなくな
る。
及び第２の基準電圧が微小変化したとしても、内部行ア
ドレスストローブ信号のＬレベル立下り時に、内部列ア
ドレスストローブ信号がＬレベルになることはなく、そ
のことを移行条件として実行されるメモリセルのテスト
動作等の所定の特別動作が誤って行われることはなくな
る。
第１図はこの発明の一実施例であるＤＲＡＭのＲＡＳ入
力回路を示す回路図、第２図はＤ ＲＡ Ｍの入力回路
の動作説明用のグラフ、第３図は従来のＤＲＡＭの全体
構成を示すブロック図、第４図は従来のＤＲＡＭのテス
ト開始タイミングを示す波形図、第５図は従来のＤＲＡ
Ｍのテストリセットタイミングを示す波形図、第６図は
従来のＤＲＡＭの入力回路を示す回路図である。 図において、１０はＲＡＳ入力回路、１２はＣＡｓ入力
回路、１４はテストモードコントローラ、２０′はＣＭ
ＯＳインバータ、Ｑｌ’ Ｑ３はＰＭＯＳトランジス
タ、Ｑ２’はＮＭＯ８）ランジスタである。 なお、各図中同一符号は同一または相当部分を示す；
力回路を示す回路図、第２図はＤ ＲＡ Ｍの入力回路
の動作説明用のグラフ、第３図は従来のＤＲＡＭの全体
構成を示すブロック図、第４図は従来のＤＲＡＭのテス
ト開始タイミングを示す波形図、第５図は従来のＤＲＡ
Ｍのテストリセットタイミングを示す波形図、第６図は
従来のＤＲＡＭの入力回路を示す回路図である。 図において、１０はＲＡＳ入力回路、１２はＣＡｓ入力
回路、１４はテストモードコントローラ、２０′はＣＭ
ＯＳインバータ、Ｑｌ’ Ｑ３はＰＭＯＳトランジス
タ、Ｑ２’はＮＭＯ８）ランジスタである。 なお、各図中同一符号は同一または相当部分を示す；
Claims (1)
- （１）外部行アドレスストローブ信号を取込み、該外部
行アドレスストローブ信号と第１の基準電圧との比較判
定結果に基づき、Ｈ、Ｌレベルの内部行アドレスストロ
ーブ信号を出力する行アドレスストローブ信号処理手段
と、 外部列アドレスストローブ信号を取込み、該外部列アド
レスストローブ信号と第２の基準電圧との比較判定結果
に基づき、Ｈ、Ｌレベルの内部列アドレスストローブ信
号を出力する列アドレスストローブ信号処理手段とを備
え、 前記内部行アドレスストローブ信号のＬレベル立下り時
に、少なくとも前記内部列アドレスストローブ信号がＬ
レベルであることを、所定の特別動作に移行するための
条件にしている半導体記憶装置において、 前記第１の基準電圧を、前記第２の基準電圧に比べ、Ｈ
レベル判定が厳しくＬレベル判定が甘くなるように設定
したことを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340228A JPH0799619B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体記憶装置 |
| US07/629,727 US5157630A (en) | 1989-12-28 | 1990-12-21 | Semiconductor memory which can be prevented from shifting to undesired operation mode |
| DE4041408A DE4041408A1 (de) | 1989-12-28 | 1990-12-21 | Halbleiterspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340228A JPH0799619B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03203091A true JPH03203091A (ja) | 1991-09-04 |
| JPH0799619B2 JPH0799619B2 (ja) | 1995-10-25 |
Family
ID=18334925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340228A Expired - Lifetime JPH0799619B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5157630A (ja) |
| JP (1) | JPH0799619B2 (ja) |
| DE (1) | DE4041408A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2568455B2 (ja) * | 1990-08-16 | 1997-01-08 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH04119600A (ja) * | 1990-09-10 | 1992-04-21 | Mitsubishi Electric Corp | テストモード機能内蔵ダイナミックランダムアクセスメモリ装置 |
| JP3282188B2 (ja) * | 1991-06-27 | 2002-05-13 | 日本電気株式会社 | 半導体メモリ装置 |
| FR2684206B1 (fr) * | 1991-11-25 | 1994-01-07 | Sgs Thomson Microelectronics Sa | Circuit de lecture de fusible de redondance pour memoire integree. |
| US5455517A (en) * | 1992-06-09 | 1995-10-03 | International Business Machines Corporation | Data output impedance control |
| JP3400824B2 (ja) * | 1992-11-06 | 2003-04-28 | 三菱電機株式会社 | 半導体記憶装置 |
| DE19524874C1 (de) * | 1995-07-07 | 1997-03-06 | Siemens Ag | Verfahren zum Versetzen einer integrierten Schaltung von einer ersten in eine zweite Betriebsart |
| GB2330208A (en) * | 1996-12-23 | 1999-04-14 | Holtek Microelectronics Inc | Integrated circuit with a built-in test mode activation system |
| CN1072399C (zh) * | 1997-02-04 | 2001-10-03 | 盛群半导体股份有限公司 | 检测－测试模式的系统及方法 |
| US6339347B1 (en) | 2000-03-30 | 2002-01-15 | Intel Corporation | Method and apparatus for ratioed logic structure that uses zero or negative threshold voltage |
| KR100642414B1 (ko) * | 2004-04-20 | 2006-11-03 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제어 회로 |
| KR100612950B1 (ko) * | 2004-04-22 | 2006-08-14 | 주식회사 하이닉스반도체 | 외부클럭을 사용한 디램의 라스타임 제어회로 및 라스타임제어방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS6383994A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62170094A (ja) * | 1986-01-21 | 1987-07-27 | Mitsubishi Electric Corp | 半導体記憶回路 |
| JP2518401B2 (ja) * | 1989-06-14 | 1996-07-24 | 三菱電機株式会社 | 半導体記憶装置 |
-
1989
- 1989-12-28 JP JP1340228A patent/JPH0799619B2/ja not_active Expired - Lifetime
-
1990
- 1990-12-21 US US07/629,727 patent/US5157630A/en not_active Expired - Fee Related
- 1990-12-21 DE DE4041408A patent/DE4041408A1/de active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS6383994A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4041408C2 (ja) | 1992-08-20 |
| US5157630A (en) | 1992-10-20 |
| DE4041408A1 (de) | 1991-07-11 |
| JPH0799619B2 (ja) | 1995-10-25 |
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