JP2518401B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にオンチップテ
スト回路を備えた半導体記憶装置に関する。

［従来の技術］ 半導体記憶装置の大容量化に伴い、テスト時間の増大
が重大な問題となっている。そこで、大幅なテスト時間
の短縮が可能なテスト方法として、ラインテスト法が提
案されている。このラインテスト法によれば、１つのワ
ード線に接続されるすべてのメモリセルが同時にテスト
される。そのため、テスト時間の大幅な短縮が可能とな
る。

第７図は、ラインテストのためのオンチップテスト回
路を備えた従来のダイナミックランダムアクセスメモリ
（以下、ダイナミックRAMと呼ぶ）の構成を示すブロッ
ク図である。

第７図のメモリアレイ１には、複数のワード線および
複数のビット線対が互いに交差するように配置されてお
り、それらの各交点にメモリセルが設けられている。メ
モリアレイ１内のワード線はワードドライバ２を介して
行デコーダ３に接続されている。メモリアレイ１内のビ
ット線対はセンスアンプ部４およびI/Oスイッチ５を介
して列デコーダ６に接続されている。

RASバッファ７は、外部から与えられるロウアドレス
ストローブ信号▲▼に応答して行アドレスバッフ
ァ８を活性化させる。行アドレスバッファ８は、外部か
ら与えられるアドレス信号Ａをラッチし、それを行アド
レス信号RAとして行デコーダ３に与える。行デコーダ３
は、行アドレス信号RAに応答して複数のワード線のうち
１つを選択し、そのワード線をワードドライバ２を介し
て駆動する。その駆動されたワード線に接続された複数
のメモリセル内の情報がそれぞれ対応するビット線対上
に読出される。センスアンプ部４は、複数のビット線対
上の情報を検知および増幅する。

一方、CASバッファ９は、外部から与えられるコラム
アドレスストローブ信号▲▼に応答して列アドレ
スバッファ10を活性化させる。例アドレスバッファ10
は、外部から与えられるアドレス信号Ａをラッチし、そ
れを列アドレス信号CAとして列デコーダ６に与える。列
デコーダ６は、列アドレス信号CAに応答して複数のビッ
ト線対のうち１つを選択し、そのビット線対を入出力線
対I/O,▲▼に接続する。このようにして、１つの
ワード線および１つのビット線対が選択され、それらの
交点にあるメモリセルに対して情報の読出しまたは書込
みが行なわれる。第７図には、選択された１つのワード
線WL、選択された１つのビット線BLおよびそれらの交点
にあるメモリセルMCのみが示されている。

情報の読出しまたは書込みは、リード・ライトバッフ
ァ11により選択される。リード・ライトバッファ11は、
外部から与えられるリード・ライト信号R/Wに応答して
入力バッファ12または出力バッファ13を活性化させる。
入力バッファ12が活性化されると、入力データDinが上
記のようにして選択されたメモリセルMCに書込まれる。
出力バッファ13が活性化されると、上記のように選択さ
れたメモリセルMCに記憶されていた情報が出力データDo
utとして外部に読出される。

書込回路14、比較回路15、検出回路16およびラインテ
スト制御回路17は、ラインテストのために用いられる。
ラインテスト制御回路17は、外部から与えられるテスト
イネーブル信号▲▼に応答して、書込回路14、比較
回路15および検出回路16を制御する。このダイナミック
RAMの各部分１〜17は１つのチップ上に形成されてい
る。

第８図に、第７図のダイナミックRAMの主要部の詳細
な回路図を示す。第８図の回路は、たとえば、昭和62年
電子情報通信学会半導体材料部門全国大会の予稿集の講
演番号165に「大容量メモリに適した試験効率化技術」
として開示されている。

第８図には、２組のビット線対BL1,▲▼および
BL2,▲▼および４本のワード線WL1〜WL4が代表的
に示されている。ビット線対BL1,▲▼およびBL2,
▲▼の各々にはセンスアンプ40が接続されてい
る。ビット線対BL1,▲▼はトランジスタQ9,Q10を
介して入出力線対I/O,▲▼に接続され、ビット線
対BL2,▲▼はトランジスタQ11,Q12を介して入出
力線対I/O,▲▼に接続されている。トランジスタ
Q9,Q10のゲートおよびトランジスタQ11,Q12のゲートに
は、列デコーダ６（第７図）からそれぞれ列選択信号C1
およびC2が与えられる。

書込回路14は、トランジスタQ1〜Q4、書込線Ｗおよび
、および書込制御線WCを含む。比較回路15は、トラン
ジスタQ5〜Q8を含み、検出回路16は、プリチャージ回路
160、トランジスタS1,S2およびインバータG1を含む。

次に、第９図の波形図を参照しながらラインテスト法
について説明する。ラインテストでは、並列書込みおよ
び並列比較が行なわれる。

並列書込時には、まず、たとえばワード線WL1の電位
が「Ｈ」レベルに立上げられる。その後、書込線W,に
所望のテストデータが印加される。たとえば、テストデ
ータとして「Ｈ」が書込まれる場合には、書込線W,に
それぞれ「Ｈ」レベルのデータおよび「Ｌ」レベルのデ
ータが与えられる。書込制御線WCの電位が「Ｈ」レベル
に立上げられると、トランジスタQ1〜Q4が導通する。そ
れにより、書込線Ｗの電位がビット線BL1およびBL2に伝
達され、書込線の電位がビット線▲▼および▲
▼に伝達される。そして、センスアンプ40により
ビット線対BL1,▲▼上の電位差およびビット線対
BL2,▲▼上の電位差がそれぞれ増幅される。この
ようにして、ワード線WL1に接続するすべてのメモリセ
ルにテストデータが同時に書込まれる。第８図では、メ
モリセルMC1およびMC3に「Ｈ」レベルのデータが書込ま
れる。

一方、並列比較時には、書込制御線WCの電位が「Ｌ」
レベルに保たれる。すなわち、トランジスタQ1〜Q4が非
導通の状態で、ワード線WL1が選択されてその電位が
「Ｈ」レベルに立上げられる。これにより、メモリセル
MC1およびMC3に記憶されたデータがビット線BL1およびB
L2上に読出される。そして、ビット線対BL1,▲▼
上の電位差およびビット線対BL2,▲▼上の電位差
がそれぞれセンスアンプ40により検知および増幅され
る。次に、書込線W,に上記の書込時とは逆のデータが
期待値データとして与えられる。すなわち書込線Ｗに
「Ｌ」レベルのデータが与えられ、書込線に「Ｈ」レ
ベルのデータが与えられる。

もし、メモリセルMC1,MC3に記憶されるデータが正し
く読出されると、ビット線BL1,BL2の電位が「Ｈ」レベ
ルになり、ビット線▲▼，▲▼の電位が
「Ｌ」レベルになる。その結果、トランジスタQ5,Q7が
導通状態、トランジスタQ6,Q8が非導通状態となって、
書込線Ｗの「Ｌ」レベルの電位のノードN1,N2に伝達さ
れる。これにより、トランジスタS1,S2は非導通状態と
なる。したがって、予めプリチャージ回路160によ
り「′Ｈ」レベルにプリチャージされたノードn1の電位
は「Ｈ」レベルのまま変化せず、検出結果出力線Ｆの電
位は「Ｌ」レベルのまま変化しない。

次に、メモリセルMC1に記憶されたデータが何らかの
理由により誤って読出されると仮定する。この場合に
は、ビット線BL1および▲▼の電位は、それぞれ
「Ｌ」レベルおよび「Ｈ」レベルとなる。それにより、
トランジスタQ5は非導通状態となり、トランジスタQ6は
導通状態となる。その結果、書込線Ｗの「Ｈ」レベルの
電位がノードN1に伝達され、トランジスタS1が導通状態
となる。したがって、予めプリチャージ回路160により
「Ｈ」レベルにプリチャージされたノードn1の電位が、
トランジスタS1を通じて「Ｌ」レベルに放電される。そ
のため、検出結果出力線Ｆには「Ｈ」レベルの信号が現
われる。

このように、選択されたワード線につながるメモリセ
ルのすべてのビットが正常である場合には、検出結果出
力線Ｆには「Ｌ」レベルの信号の現われる。一方、選択
されたワード線につながるメモリセルに１ビットでも不
良が存在する場合には、検出結果出力線Ｆには「Ｈ」レ
ベルの信号が出力される。これにより、１つのワード線
に関するメモリセルの良否を判断することができる。

すべてのワード線に関して、上記のようなラインテス
トを実行することにより、すべてのメモリセルに関する
テストが終了する。このように、上記のようなラインテ
ストによると、１つのワード線につながるすべてのメモ
リセルが同時にテストされるので、テスト時間の大幅な
短縮が可能となる。

［発明が解決しようとする課題］ しかしながら、大容量の半導体記憶装置においては、
メモリセルの不良のみならず、種々の不良モードが存在
する。たとえば、ビット線の短絡または断線、センスア
ンプの不具合等により、ビット線の方向に沿った不良、
いわゆるＹライン不良が生じることがある。このような
Ｙライン不良が存在する半導体記憶装置に従来のライン
テスト法を適用すると、すべてのワード線に関する検出
結果が不良と判断される。そのため、メモリセルの全ビ
ットが不良であるのかあるいはＹライン不良が存在する
のかを識別することができない。また、Ｙライン不良が
存在する場合に、そのＹライン不良の存在する箇所を検
出することができない。

この発明の目的は、いわゆるＹライン不良の検出を可
能とするオンチップテスト機能を備えた半導体記憶装置
を得ることである。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、複数のワード線、
複数のワード線に交差するように配列された複数のビッ
ト線およびそれらの交点に設けられた複数のメモリセル
を含む半導体記憶装置であって、選択手段、複数の検出
手段、出力線および分割手段を備える。

選択手段は、複数のワード線のいずれかを選択する。
複数の検出手段は、選択手段により選択されたワード線
に接続される複数のメモリセルの良否をそれぞれ検出す
る。出力線は複数の検出手段に共通に設けられ、その出
力線には複数の検出手段による検出結果が異なる接続点
において与えられる。分割手段は、選択手段により選択
されるワード線に対応して、出力線を異なる接続点間の
いずれかの箇所において少なくとも２つの部分に分割す
る。

［作用］ この発明に係る半導体記憶装置においては、選択手段
により選択されるワード線に関するラインテストが順次
行なわれるとともに、出力線がそのワード線に対応して
定められた箇所で順に分割される。そのため、分割され
た出力線のそれぞれの部分に、それぞれ対応する検出手
段の検出結果が出力される。したがって、分割された出
力線の各部分において、検出結果が変化するような分割
箇所をモニタすることによって、いわゆるＹライン不良
を検出することができる。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に
説明する。

第１図は、この発明の一実施例によるオンチップテス
ト回路を備えたダイナミックRAMの構成を示すブロック
図である。

第１図において、センスアンプ部４とI/Oスイッチ５
との間に書込回路14および比較回路15が配置されてい
る。また、I/Oスイッチ５と列デコーダ６との間にこの
発明の特徴である検出回路20および信号発生回路21が設
けられている。行アドレスバッファ８から出力される行
アドレス信号RAおよび列アドレスバッファ10から出力さ
れる列アドレス信号CAはスイッチ22に与えられる。これ
により、列デコーダ６には、スイッチ22により行アドレ
ス信号RAまたは列アドレス信号CAが選択的に与えられ
る。その他の部分の構成は、第７図に示される従来のダ
イナミックRAMの構成と同様である。

第２図は、第１図のダイナミックRAMの主要部の構成
を示す回路図である。メモリアレイ１には、ｎ×ｎビッ
トのメモリセルが含まれるが、第２図には、２組のビッ
ト線対BL1,▲▼およびBL2,▲▼に関する２
つのコラムY1およびY2のみが示されている。メモリアレ
イ１、センスアンプ部４、書込回路14、比較回路15およ
びI/Oスイッチ５の構成は、第８図に示される構成と同
様である。但し、センスアンプ部４、書込回路14、比較
回路15およびI/Oスイッチ５はメモリアレイ１の一方の
側に配置されている。

検出回路20には、コラムY1,Y2に対応して、出力線Ｌ
の放電用のトランジスタS1およびS2が設けられている。
また、出力線Ｌには、その出力線Ｌを実質上分割するよ
うに働く分割用トランジスタT1およびT2が接続されてい
る。トランジスタS1およびS2のゲートは、比較回路15の
ノードN1およびN2にそれぞれ接続されている。トランジ
スタS1はノードn1と接地ラインとの間に接続されてい
る。トランジスタS2はノードn2と接地ラインとの間に接
続されている。出力線Ｌにはプリチャージ回路200が接
続されている。出力線Ｌの一端にはインバータG1が接続
され、他端にはインバータG2が接続されている。インバ
ータG1の出力端子に検出結果出力線F1が接続され、イン
バータG2の出力端子に検出結果出力線F2が接続されてい
る。

第３図は、信号発生回路21およびスイッチ22の構成を
示す図である。

スイッチ22は、ラインテスト制御回路17から与えられ
るテストイネーブル信号TEに応答して、列アドレス信号
CAおよび行アドレス信号RAのいずれか一方を列デコーダ
６に与える。列デコーダ６に含まれるデコーダ回路41の
出力は、NANDゲートG5の一方の入力端子に与えられ、か
つインバータG3を介してNORゲートG6の一方の入力端子
に与えられる。同様に、デコーダ回路42の出力は、NAND
ゲートG7の一方の入力端子に与えられ、かつ、インバー
タG4を介してNORゲートG8の一方の入力端子に与えられ
る。NANDゲートG5,G7およびNORゲートG6,G8の他方の入
力端子にはテストイネーブル信号TEが与えられる。

通常の読出または書込動作時には、テストイネーブル
信号TEは「Ｌ」レベルとなり、ラインテスト時には、テ
ストイネーブル信号TEは「Ｈ」レベルとなる。通常の読
出または書込動作時には、列デコーダ６には列アドレス
信号CAが与えらる。したがって、列アドレス信号CAをデ
コードすることにより得られる出力が、NORゲートG6,G8
からそれぞれ列選択信号C1,C2として出力される。一
方、ラインテスト時には、行アドレス信号RAが列デコー
ダ６に与えられる。したがって、行アドレス信号RAをデ
コードすることにより得られる出力の反転信号が、制御
信号▲▼，▲▼としてそれぞれNANDゲートG5,G
7から出力される。

列選択信号C1,C2は、第２図に示されるI/Oスイッチ５
内のトランジスタQ9,Q10のゲートおよびトランジスタQ1
1,Q12のゲートにそれぞれ与えられる。また、制御信号
▲▼，▲▼は、トランジスタT1およびトランジ
スタT2のゲートにそれぞれ与えられる。

第４図に、スイッチ22の具体的な回路構成を示す。ス
イッチ22は、トランスファゲートG9,G10およびインバー
タG11を含む。なお、実際には、第４図に示されるスイ
ッチ22が複数個設けられている。

テストイネーブル信号TEが「Ｌ」レベルのときにはト
ランスファゲートG9がオンし、テストイネーブル信号TE
が「Ｈ」レベルのときにはトランスファゲートG10がオ
ンする。

第２図および第３図には、２つのコラムY1およびY2に
相当する部分のみが示されているが、実際には、メモリ
アレイ１は、第5A図に示されるようにｎ個のコラムY1〜
Ynを含む。そのため、ｎ個のコラムY1〜Ynに対応して、
ｎ個の放電用トランジスタS1〜Snおよびｎ個の分割用ト
ランジスタT1〜Tnが設けられている。また、コラムY1〜
Ynに交差するように、ｎ本のワード線WL1〜WLnが配列さ
れている。

次に、この実施例のラインテスト時における動作につ
いて第5A図および第5B図を参照しながら説明する。

ラインテスト時における書込回路14および比較回路15
の動作は第８図に示される従来のダイナミックRAMにお
ける動作と同様である。ここで、ｉ番目のコラムYiにＹ
ライン不良があるものと仮定する。

まず、行デコーダ３（第３図）が行アドレス信号RAに
応答してワード線WL1を選択する。その選択されたワー
ド線WL1に関してラインテストが行なわれる。このとき
列デコーダ６にも行アドレス信号RAが与えられる。その
ため、制御信号▲▼のみが「Ｌ」レベルに立下が
り、トランジスタT1がオフする。その結果、出力線Ｌは
トランジスタT1により２つの部分に分割される。コラム
Yiが不良であるので、ノードNiの電位が「Ｈ」レベルと
なる。これにより、検出結果出力線F1には「Ｌ」レベル
の信号が出力され、検出結果出力線F2には「Ｈ」レベル
の信号が出力される。次に、ワード線WL2が選択される
と、制御信号▲▼のみが「Ｌ」レベルに立下がる。
それにより、出力線ＬはトランジスタT2により２つの部
分に分割される。この場合にも、検出結果出力線F1には
「Ｌ」レベルの信号が出力され、検出結果出力線F2には
「Ｈ」レベルの信号が出力される。ワード線WL1〜WLiに
関するラインテストについては、第5B図のF1,FDにおい
て実線で示されるような全く同じ結果が生じる。

次に、ワード線WLi＋１が選択されると、制御信号▲
▼のみが「Ｌ」レベルに立下がる。これにより
トランジスタTi＋１がオフするので、上記とは逆に検出
結果出力線F1に「Ｈ」レベルの信号が出力され、検出結
果出力線F2に「Ｌ」レベルの信号が出力される。ワード
線WLi＋１〜WLnに関するラインテストについては、第5B
図のF1,F2に破線で示されるような全く同じ結果が生じ
る。

第6A図に示すように、メモリアレイ１は、対角線ｌに
より検出結果出力線F1に対応する領域および検出結果出
力線F2に対応する領域に分割される。コラムYiにＹライ
ン不良が存在するときには、コラムYiと対角線ｌとの交
点に対応する出力線Ｌの箇所において検出結果出力線F1
およびF2の信号が反転する。

結局、第6B図に示すように、ワード線WL1〜WLiが選択
されたときには、検出結果出力線F1に「Ｌ」レベルの信
号が現われ、検出結果出力線F2に「Ｈ」レベルの信号が
現われる。また、ワード線WLi＋１〜WLnが選択されたと
きには、検出結果出力線F1に「Ｈ」レベルの信号が現わ
れ、検出結果出力線F2に「Ｌ」レベルの信号が現われ
る。したがって、検出結果出力線F1およびF2の出力が、
「Ｌ」レベルから「Ｈ」レベルにあるいは「Ｈ」レベル
から「Ｌ」レベルに変化する箇所をモニタすることによ
って、Ｙライン不良が存在する箇所を検出することがで
きる。

通常の読出または書込動作には、テストイネーブル信
号TEは「Ｌ」レベルになる。それにより、列デコーダ６
には列アドレス信号CAが与えられる。したがって、列選
択信号によりI/Oスイッチ５内の１組のトランジスタが
オンする。その結果、対応するビット線対が入出力線対
I/O,▲▼に接続される。このとき、制御信号▲
▼〜▲▼はすべて「Ｈ」レベルを保持する。この
ようにして、第８図の従来のダイナミックRAMと同様
に、通常の読出動作または書込動作が行なわれる。

上記の実施例においては、ワード線WL1〜WLnの選択に
同期して、出力線ＬがトランジスタT1〜Tnにより順に分
割される。そのため、複数のワード線に関してラインテ
ストが進行しつつ、同時にＹライン不良が検出される。
したがって、Ｙライン不良の検出を短時間で行なうこと
ができる。

なお、上記実施例では、分割用トランジスタT1〜Tnを
選択するための行アドレス信号RAが用いられているの
で、テスト時間が一層短縮される。しかし、ラインテス
ト時にも、列デコーダ６に列アドレス信号CAが与えられ
るようにし、外部から与えられる列アドレス信号に基づ
いて制御信号▲▼〜▲▼を制御してもよい。

また、上記実施例では、列デコーダ６の側に書込回路
14、比較回路15、検出回路20および信号発生回路21が配
置されているので、レイアウト上有利である。しかし、
これらの配置は、上記実施例の配置に限らない。レイア
ウトの方法によってはそれらの順序を変更した方がより
コンパクトになる場合も考えられる。したがって、第７
図の従来のダイナミックRAMのように、メモリアレイ１
に関して列デコーダ６と反対側に、書込回路14、比較回
路15、検出回路16等を配置してもよい。

さらに、上記実施例では、ｎ×ｎビットのメモリアレ
イ１が示されているが、これには限定されず、ｍ×ｎビ
ット（ｍ＞ｎ）のメモリアレイにも適用可能である。ｍ
がワード線の数、ｎがビット線の数を示す場合には、複
数のワード線が選択されるごとに１つの分野用トランジ
スタがオフするような構成にすればよい。さらに、上記
実施例では各ビット線対ごとに分割用トランジスタが設
けられているが、複数のビット線対ごとに１つのトラン
ジスタを設けてもよい。

［発明の効果］ 以上のようにこの発明によれば、ラインテストと同時
にいわゆるＹライン不良の検出も行なわれるので、半導
体記憶装置のテスト時間の大幅な短縮が可能となるとと
もに、不良の検出能力が高くなる。そのため、この発明
は、冗長回路使用のためのテストにも適用可能となる。
したがって、半導体記憶装置のテスト効率が上昇し、ひ
いてはチップコストを低減することが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるオンチップテスト回
路を備えたダイナミックRAMの全体構成を示すブロック
図である。第２図は第１図のダイナミックRAMの主要部
の構成を示す回路図である。第３図は第１図のダイナミ
ックRAMに含まれる信号発生回路の構成を示す図であ
る。第４図は第１図のダイナミックRAに含まれるスイッ
チの具体的な構成を示す回路図である。第5A図は第１図
のダイナミックRAMに含まれる検出回路の構成を示す回
路図である。第5B図は第１図のダイナミックRAMのライ
ンテスト時の動作を説明するための波形図である。第6A
図は第１図のダイナミックRAMにおけるラインテストを
説明するための図である。第6B図は第１図のダイナミッ
クRAMにおいてＹライン不良を検出するための方法を説
明するための図である。第７図はラインテストが行なわ
れる従来のダイナミックRAMの構成を示すブロック図で
ある。第８図は第７図のダイナミックRAMの主要部の構
成を示す回路図である。第９図はラインテストにおける
動作を説明するための波形図である。 図において、１はメモリアレイ、３は行デコーダ、６は
列デコーダ、14は書込回路、15は比較回路、17はライン
テスト制御回路、20は検出回路、21は信号発生回路、22
はスイッチ、S1〜Snは放電用トランジスタ、T1〜Tnは分
割用トランジスタ、Ｌは出力線、F1,F2は検出結果出力
線である。 なお、各図中同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 築出 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 藤島 一康 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭63−102094（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数のワード線、前記複数のワード線に交
   差するように設けられた複数のビット線および前記複数
   のワード線と前記複数のビット線との交点に設けられた
   複数のメモリセルを含む半導体記憶装置であって、 前記複数のワード線のいずれかを選択する選択手段、 前記選択手段により選択されたワード線に接続される複
   数のメモリセルの良否をそれぞれ検出する複数の検出手
   段、 前記複数の検出手段に共通に設けられ、前記複数の検出
   手段による検出結果が異なる接続点において与えられる
   出力線、 前記選択手段により選択されるワード線に対応して、前
   記出力線を前記異なる接続点間のいずれかの箇所におい
   て少なくとも２つの部分に分割する分割手段を備えた、
   半導体記憶装置。