JPH08195099A

JPH08195099A - 半導体記憶装置及びその試験方法

Info

Publication number: JPH08195099A
Application number: JP7240339A
Authority: JP
Inventors: Kirihata Toshiaki; トシアキ・キリハタ; Kato Daisuke; 大輔加藤
Original assignee: Toshiba Corp; International Business Machines Corp
Current assignee: Toshiba Corp; International Business Machines Corp
Priority date: 1994-09-19
Filing date: 1995-09-19
Publication date: 1996-07-30
Anticipated expiration: 2015-09-19
Also published as: JP2994241B2; US5555212A

Abstract

(57)【要約】【課題】テスト時間と冗長効率の改善、及び所要設計ス
ペースの縮小が達成できる半導体記憶装置及びそのテス
ト方法を提供することを目的としている。【解決手段】半導体装置における冗長ワード線置き換え
の方法及び装置であって、冗長ワード線に結合されるメ
モリセルのビットパターンが、冗長ワード線で置き換え
られる欠陥ワード線のメモリセルのビットパターンと相
補的であるとき、データ線上のデータを反転させるデー
タ反転回路を設けている。読み出し及び書き込み動作の
間、データ反転制御信号がデータ反転回路に入力され、
ビット情報の状態を制御することを特徴としている。冗
長ワード線に結合されるメモリセルのビットパターンが
欠陥ワード線のメモリセルのビットパターンと相補的で
ある時に、データ線上のデータを反転させるので、元の
物理的データ情報を保持することができ、テスト時間の
短縮が図れ、設計スペースも最小となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
及びその試験方法に関し、特に、冗長メモリセルを使用
した半導体記憶装置における欠陥メモリセルの置換方法
及びその装置に係る。

【０００２】

【従来の技術】一般に、半導体メモリセルアレイは行及
び列に配列された複数のメモリセルＭＣを含み、ビット
線対ＢＬ₁，／ＢＬ₁（符号の前に付した／は反転、す
なわちバーを意味する）、ＢＬ₂，／ＢＬ₂、…、及び
ＢＬ_m，／ＢＬ_mと交差する複数のワード線ＷＬ₁，Ｗ
Ｌ₂，…，及びＷＬ_nを有している。従来の配列が図１
０に示されている。メモリセルＭＣはワード線ＷＬと複
数のビット線対ＢＬ，／ＢＬとの交点に位置する。各メ
モリセルＭＣはデータを記憶するキャパシタとスイッチ
ング用のＭＯＳトランジスタとを含んでいる。複数のセ
ンスアンプを含むセンスアンプ部２は、列選択信号ＣＳ
Ｌに応答して選択されたメモリセルＭＣとデータ線対Ｄ
Ｌ，／ＤＬとの間でデータを転送する。

【０００３】アドレスバッファ（図示せず）は、行デコ
ーダ４と列デコーダ６とによってデコードされる外部ア
ドレス信号を受け取る。行デコーダ４は、行アドレス信
号に従って選択されたワード線を駆動するワード線ドラ
イバ８にワード線選択信号ＲＳＬを供給する。列デコー
ダ６はセンスアンプ部２に列選択信号ＣＳＬを供給し、
データ線対ＤＬ，／ＤＬと列アドレス信号に従って選択
された列との間でデータの転送を行う。

【０００４】図１１は図１０に示した配置の一部の詳細
図である。図１１に示す如く、ワード線ＷＬ_iはメモリ
セルＭＣ１中のスイッチング用ＭＯＳトランジスタＱｓ
のゲートに接続される。メモリセルＭＣ１のトランジス
タＱｓがワード線ＷＬ_i上の信号によりスイッチオンさ
れると、データ信号がメモリセルＭＣ１のキャパシタＣ
ｓとメモリセルＭＣ１に接続されたビット線ＢＬ_jとの
間で転送される。読み出し動作において、例えば図示し
たビット線対のビット線ＢＬ_j及び／ＢＬ_jはプリチャ
ージ電圧Ｖｄｄ／２にプリチャージされる（Ｖｄｄ／２
センス方式の場合）。同様に、ワード線ＷＬ_jはメモリ
セルＭＣ２中のスイッチング用ＭＯＳトランジスタＱｓ
のゲートに接続される。メモリセルＭＣ２中のトランジ
スタＱｓがワード線ＷＬ_j上の信号によってスイッチオ
ンされると、データ信号はメモリセルＭＣ２中のキャパ
シタＣｓとメモリセルＭＣ２に接続されたビット線／Ｂ
Ｌ_jとの間で転送される。メモリセルの１つに記憶され
たデータがビット線の１つに読み出されると、ビット線
対のビット線ＢＬ_jと／ＢＬ_jとの間に電位差が生ず
る。この電位差をビット線対ＢＬ_j及び／ＢＬ_jに接続
されたビット線センスアンプＳＡが感知し増幅する。図
１１に示す如く、センスアンプＳＡはビット線ＢＬ_jと
／ＢＬ_jとの間に接続されたＣＭＯＳフリップフロップ
を含んでいる。トランジスタＱ１，Ｑ２，Ｑ３及びＱ４
を含むこのＣＭＯＳフリップフロップは、ＰＭＯＳトラ
ンジスタＱ１１及びＮＭＯＳトランジスタＱ１２を介し
て、それぞれ電源Ｖｄｄ及び接地点Ｖｓｓに接続されて
いる。トランジスタＱ１１及びＱ１２のゲートはそれぞ
れ、トリガー信号／Ｓ₀及びＳ₀を受け取る。１対のＮ
ＭＯＳトランジスタＱ５及びＱ６は、ビット線対Ｂ
Ｌ_j，／ＢＬ_jとデータ線対ＤＬ，／ＤＬとの間に接続
されており、入出力（Ｉ／Ｏ）ゲートを形成している。
列ｊが選択された場合、列デコーダ６（図１０）からＩ
／ＯゲートトランジスタＱ５及びＱ６のゲートに供給さ
れた信号ＣＳＬ_jに応答して、データ信号はビット線対
ＢＬ_j，／ＢＬ_jとデータ線対ＤＬ，／ＤＬとの間で転
送される。

【０００５】ところで、半導体記憶装置の記憶容量の増
大に伴って、デバイスに欠陥メモリセルが発生する可能
性も増加している。欠陥メモリセルの発生は、半導体記
憶装置の製造歩留りに悪影響を及ぼす。この問題を解決
する１つの技術が冗長メモリセルを利用する方法であ
り、予め半導体記憶装置中に冗長メモリセルを設けてお
き、デバイスのテストで欠陥があると判定されたメモリ
セルを冗長メモリセルに置き換える。従って、欠陥メモ
リセルが接続されたワード線またはビット線は、冗長メ
モリセルに接続された冗長ワード線または冗長ビット線
によって置き換えられる。欠陥メモリセルのアドレス
は、冗長制御回路に設けたヒューズを選択的に溶断する
ことによってプログラムする。そして、欠陥メモリセル
に該当するアドレスが入力されたときには冗長メモリセ
ルを選択する。

【０００６】図１２は、ロウリダンダンシー方式を採用
した従来のダイナミックランダムアクセスメモリの一部
を示している。メモリ部分には正規のメモリセルＭＣ
１，ＭＣ２と、冗長メモリセルＲＭＣ１とが含まれてい
る。メモリセルＭＣ１，ＭＣ２はそれぞれ、データ記憶
用キャパシタＣｓとトランスファトランジスタＱｓとに
よって形成されている。冗長メモリセルＲＭＣ１は、デ
ータ記憶用キャパシタＣｒとトランスファトランジスタ
Ｑｒとによって形成される。メモリセルＭＣ１，ＭＣ２
のトランスファトランジスタＱｓ，Ｑｓのゲートはそれ
ぞれ、ワード線ＷＬ_i，ＷＬ_jに接続される。冗長メモ
リセルＲＭＣ１のトランスファトランジスタＱｒのゲー
トは、冗長ワード線ＲＤＷＬ_iに接続される。外部アド
レス信号は、アドレスバッファ（図示せず）を介して、
ワード線選択信号ＲＳＬ_i，ＲＳＬ_j，…等を発生する
行デコーダに供給される。これらワード線選択信号は、
ワード線ドライバＷＤＲに供給される。上記アドレスバ
ッファはまた、アドレス信号を冗長制御回路ＲＲＤＮに
転送する。この冗長制御回路ＲＲＤＮは、ワード線駆動
信号ＷＤと冗長ワード線駆動信号／ＲＤＷＤ１，／ＲＤ
ＷＤ２，…，／ＲＤＷＤ_i，…，／ＲＤＷＤ_kを発生す
る。ワード線駆動信号ＷＤは、正規のワード線上のメモ
リセルにアクセスするときに活性化される。冗長ワード
線上の冗長メモリセルにアクセスするときには、冗長ワ
ード線駆動信号の１つが活性化される。信号ＷＤ及び／
ＲＤＷＤ１，／ＲＤＷＤ２，…，／ＲＤＷＤ_i，…，／
ＲＤＷＤ_kはそれぞれ、ワード線ドライバＷＤＲと冗長
ワード線ドライバＲＷＤＲに転送される。ワード線ドラ
イバＷＤＲ中には、各ワード線に対応したＮＡＮＤゲー
トとインバータとが含まれている。各ＮＡＮＤゲート
は、ワード線駆動信号ＷＤとそれぞれのワード線選択信
号ＲＳＬの否定論理積を取り、この否定論理積信号をイ
ンバータで反転してワード線ＷＬを駆動する。ワード線
ＷＬ_iがワード線ドライバＷＤＲによって駆動される
と、メモリセルＭＣ１のデータ記憶用キャパシタＣｓか
らビット線ＢＬ_jを介してデータが読み出され、あるい
はビット線ＢＬ_jを介してメモリセルＭＣ１のデータ記
憶用キャパシタＣｓにデータが書き込まれる。同様に、
ワード線ＷＬ_jがワード線ドライバＷＤＲによって駆動
されると、ビット線／ＢＬ_jを介してメモリセルＭＣ２
のデータ記憶用キャパシタＣｓからデータを読み出した
りまたは書き込むことができる。冗長メモリセルＲＭＣ
１は、これら正規のメモリセルに欠陥があると判定され
たとき、メモリセルＭＣ１またはＭＣ２のいずれかを置
き換えるものである。しかしながら、メモリセルＭＣ２
を冗長メモリセルＲＭＣ１で置き換えるとすると、所定
の論理データを表すために冗長メモリセルＲＭＣ１のキ
ャパシタＣｒ中に記憶された物理的データが、同じ与え
られた論理データビットを表すためのメモリセルＭＣ２
のキャパシタＣｓ中に記憶された物理的データに対して
反転してしまう。一般に、ＤＲＡＭの如き半導体メモリ
セルにおいては、メモリセルの配置と構成に対応する２
つの論理状態になっている。メモリセルアレイの半分は
読み出しまたは書き込まれるデータの真の状態に等し
く、残りの半分は相補の状態に該当する。

【０００７】欠陥メモリセルが検出されて冗長メモリセ
ルによって置き換えたとき、与えられたビットが置換さ
れた冗長メモリセル中に記憶された物理的データの状態
（すなわち、ビットパターン）が、置換された正規のメ
モリセル中に記憶された物理的データの状態と異なる
（すなわち、反転する）可能性がある。冗長メモリセル
が、ビット情報が置換されたメモリセルの中に記憶され
る物理的データ状態と異なる物理的データ状態に記憶さ
れる可能性を避けるためには、冗長メモリセルに記憶さ
れたビット情報の物理的データ状態と欠陥メモリセルに
記憶されたビット情報の物理的データ状態が確実に一致
する冗長メモリセルを欠陥メモリセルの代わりに使って
置き換えれば良い。しかしながら、このような配置では
冗長セルの効率が低下する。

【０００８】以上のことに照らし、小さな設計スペース
で不良救済効率を上げる必要がある。各欠陥ワード線の
ための１つの冗長ワード線の置き換え設計は、最小数の
素子を用いるものである。このようなワード線冗長構造
の１つが図１３に描かれている。図１３には、ワード線
ドライバ２０、ワード線ＷＬ_iを含むメモリセルアレ
イ、冗長ワード線ＲＤＷＬ_jを含む冗長メモリセルアレ
イ、及びセンスアンプ３０が示されている。この配置に
よれば、欠陥のあるワード線ＷＬ_iを、冗長ワード線Ｒ
ＤＷＬ_jに置き換えることができる。ＲＤＷＬ_jがＷＬ
_iと置き換わると、それぞれワード線ＷＬ_i及びＲＤＷ
Ｌ_jと結合されたメモリセルの物理的データ状態が相補
的であるためビット情報は反転される。その結果、この
構造は元の物理的ビット情報を維持していない。それゆ
え、このような置換を行った半導体記憶装置にあって
は、テスト中に物理的に１のデータを冗長メモリセルを
含む全てのメモリセルに書き込むためには、論理１のデ
ータと論理０のデータを共に記憶装置に与えねばならな
い。同様に、物理的に０のデータを冗長メモリセルを含
む全てのメモリセルに書き込むためには、論理１のデー
タと論理０のデータを共に記憶装置に与えねばならな
い。従って、このような設計ではテスト時間が長くな
る。

【０００９】図１３と同様の素子を有する図１４に示す
別の従来のワード線冗長構造では、４つのワード線がユ
ニットとして同時に置き換えられる。従って、元のビッ
ト情報の物理的状態がそのまま保たれる。しかしなが
ら、この構造には幾つかの欠点が同居している。例え
ば、この設計の不良救済効率は、同数の冗長ワード線を
使った図１３の設計の１／４に下がる。図１３と同じ効
率にするためには、この設計では４倍の冗長ワード線を
必要とする。この配置は低密度のＤＲＡＭに適するが、
密度が高くなるのに従って冗長ワード線の数及び欠点も
増加する。

【００１０】図１４の冗長構造では、２５６Ｍビットの
ＤＲＡＭ設計に使用される１Ｍビット（または５１２キ
ロビット）のサブアレイ当り４つの置き換え可能のセル
の効率を仮定すると、オリジナルのビットの設計スペー
スは３％（または６％）以上増加する。１ギガビット以
上のＤＲＡＭに対しては、更に高い効率を期待すればす
るほどサブアレイの数と共に欠陥チップの可能性が益々
顕著に増加する恐れがある。このため、１Ｍビットのメ
モリ当り８つ（５１２キロビット当り８）の置き換え可
能のセルの割合となり、設計スペースは６％（または１
２％）以上増加する。

【００１１】このため、高密度の半導体記憶装置のため
の冗長構造を提供する必要がある。

【００１２】

【発明が解決しようとする課題】上記のように従来の半
導体記憶装置及びそのテスト方法は、小さな設計スペー
スで不良救済効率を上げようとするとテスト時間が長く
なり、テスト時間を短縮しようとすると設計スペースが
増大するという問題があった。

【００１３】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、テスト時間と冗
長効率の改善、及び所要設計スペースの縮小が達成でき
る半導体記憶装置及びそのテスト方法を提供することに
ある。

【００１４】

【課題を解決するための手段】この発明による半導体記
憶装置は、行及び列に配列されたメモリセルを含み、こ
のメモリセルが正規のメモリセルと、正規のメモリセル
の内の欠陥のあるものを置き換えるための冗長メモリセ
ルとを含んでいる。ビット線対はこれらのメモリセルに
接続され、各ビット線対は対応する１つの列のメモリセ
ルにそれぞれ接続される第１及び第２のビット線から成
る。ワード線は、それぞれ対応する１つの行の正規のメ
モリセルに接続される正規のワード線と、それぞれ対応
する１つの行の冗長メモリセルに接続される冗長ワード
線とを含んでいる。更に、ビット線対に相補データ信号
を入力、またはビット線対から相補データ信号を出力す
る第１及び第２のデータ線から成る１つのデータ線対が
設けられている。データ反転回路は、選択的に第１及び
第２のＩ／Ｏ線上のデータ信号を反転する。

【００１５】更に、この半導体記憶装置はセンスアンプ
を含むことができ、それぞれビット線対の対応する１つ
の第１及び第２のビット線の間の電位差を増幅するビッ
ト線対の１つにそれぞれ接続される。データ反転デコー
ダはデータ反転制御信号を生成し、このデータ反転デコ
ーダがデータ反転制御信号をデータ反転回路に供給す
る。この際、データ反転回路はデータ反転制御信号に基
づきデータ信号を選択的に反転する。データ反転回路
は、データ入力ビットを受けるデータ入力バッファを含
み、データ入力ビットは、データ反転制御信号が書き込
み動作中に活性化されたとき反転され、第１及び第２の
データ線に反転、または非反転のデータ入力ビットの指
示を行う。更に、データ反転回路は、第１及び第２のデ
ータ線に結合されたデータ出力バッファを含み、これが
第１及び第２のデータ線上にビット情報を表すデータ出
力ビットを受け、データ反転制御信号が読み出し動作中
に活性化されたときにこのデータ出力ビットが反転さ
れ、反転または非反転のデータ出力ビットの１つを読み
出す。

【００１６】この発明によれば、設計スペースが最小と
なり、元の物理的データ情報を保持しつつテスト時間を
短くすることができる。元の物理的データ情報を保持す
ることによってテスト時間を短縮できる。例えば、物理
的に１または物理的に０のデータだけをＮＭＯＳまたは
ＰＭＯＳアレイに対して試験するテスト時間が半分にな
る。信号マージンのテスト時間もまた半分にすることが
できる。これは、物理的に１または物理的に０のデータ
は、基準セルまたはビット線に高いまたは低い基準電圧
を印加することによってテストされるからである。

【００１７】

【発明の実施の形態】以下、この発明の実施の形態をダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）を用い
て説明する。しかしながら、この発明は他のタイプの半
導体記憶装置にも適用できる。例えば、次に述べる発明
は、特にハーフピッチ・ノンツイスト・ビット線を使用
するＤＲＡＭのために開発されたものであるが、ツイス
トされたビット線またはクオーター・ピッチのレイアウ
トの如き任意のＤＲＡＭまたは構造にも適用することが
できる。

【００１８】図１は、正規のメモリセルアレイ部１０１
と冗長メモリセルアレイ部１０２とを有するメモリセル
アレイを含む半導体記憶装置を示している。正規のメモ
リアセルアレイ部１０１は、ワード線ＷＬ₁，ＷＬ₂，
…，ＷＬ_n及びビット線対ＢＬ₁，／ＢＬ₁、…、ＢＬ
_m，／ＢＬ_mに接続される正規のメモリセルＭＣを含ん
でいる。冗長メモリセルアレイ部１０２は、冗長ワード
線ＲＤＷＬ₁，ＲＤＷＬ₂，…，ＲＤＷＬ_p及び上記ビ
ット線対ＢＬ₁，／ＢＬ₁、…、ＢＬ_m，／ＢＬ_mに接
続される冗長メモリセルＲＭＣを含んでいる。以下に詳
細に説明する如く、冗長ワード線は、デバイスのテスト
中に欠陥ありと判定されたワード線ＷＬ₁，ＷＬ₂，
…，ＷＬ_nの１つを置き換えるために使用される。上記
正規のメモリアセルアレイ部１０１中の正規のメモリセ
ルＭＣ、及び上記冗長メモリセルアレイ部１０２中の冗
長メモリセルＲＭＣはそれぞれ、図１１及び図１２に示
した従来のメモリセル及び冗長メモリセルと同様な構成
並びに接続関係で配置されている。

【００１９】ビット線センスアンプ部１００は複数のセ
ンスアンプ１０３−１〜１０３−ｍを含み、それぞれ対
応するビット線対ＢＬ₁，／ＢＬ₁、…、ＢＬ_m，／Ｂ
Ｌ_mに接続されている。センスアンプ１０３−１〜１０
３−ｍは、それぞれ対応するビット線対のビット線間の
電位差を感知しこれを増幅する。データ線対ＤＬ，／Ｄ
ＬはＩ／Ｏゲート１０４を介してセンスアンプ１０３−
１〜１０３−ｍに接続される。Ｉ／Ｏゲート１０４は列
選択信号ＣＳＬに応答して、メモリセルアレイ１０１へ
データを入力し、メモリセルアレイ１０１からデータを
出力する。上記センスアンプ１０３−１〜１０３−ｍ及
び上記Ｉ／Ｏゲート１０４はそれぞれ、図１１に示した
従来の回路と同様な構成になっている。ビット線プリチ
ャージ／イコライズ回路９５は、各ビット線対のビット
線をイコライズし、且つビット線対を所定の電圧にプリ
チャージする。

【００２０】アドレスバッファ５０は、外部アドレス信
号を受けて内部アドレス信号を出力し、この内部アドレ
ス信号が冗長制御回路（ＲＲＤＮ）１０５、行デコーダ
１０６、及び列デコーダ１２０に供給される。行デコー
ダ１０６はアドレス信号をデコードし、ワード線選択信
号ＲＳＬを生成する。ＲＲＤＮ１０５は信号ＷＤをワー
ド線ドライバ１１０に出力して、ワード線ＷＬ₁，ＷＬ
₂，…，ＷＬ_nの１つを駆動するか、または信号／ＲＤ
ＷＤを冗長ワード線ドライバ１１５に出力して、冗長ワ
ード線ＲＤＷＬ₁，ＲＤＷＬ₂，…，ＲＤＷＬ_pの１つ
を駆動する。ワード線ドライバ１１０及び冗長ワード線
ドライバ１１５はそれぞれ、基本的には図１２に示した
従来の回路と同様な構成である。列デコーダ１２０は、
その中にストアしているアドレス信号をデコードして列
選択信号ＣＳＬを出力し、デコードされたアドレスによ
り決定されたＩ／Ｏゲート１０４の１つを選択する。こ
の場合、データは、データ線対ＤＬ，／ＤＬからＩ／Ｏ
ゲート１０４に接続されたセンスアンプ１００に転送、
またはセンスアンプ１００からデータ線対ＤＬ，／ＤＬ
に転送することができる。データ線プリチャージ回路１
２５は、データ線対ＤＬ，／ＤＬをプリチャージする。
ＲＲＤＮ１０５はまた、データ反転デコーダ１０７に転
送するデータ反転イネーブル信号ＦＬを生成する。この
データ反転イネーブル信号ＦＬに基づき、データ反転デ
コーダ１０７はデータ反転制御信号／ＤＦＳを生成す
る。データ反転デコーダ１０７から出力されたデータ反
転制御信号／ＤＦＳに応答して、データ反転回路１３０
が選択的にデータ線対ＤＬ，／ＤＬ上のデータを切り換
え、すなわち反転する。

【００２１】図１により、いくつかの正規のメモリセル
は、物理的及び論理的状態が等しいデータを記憶し、ま
た残りの正規のメモリセルは、物理的及び論理的状態が
相補的なデータを記憶することが判る。従って、例えば
ビット線ＢＬ₁，ＢＬ₂，…，ＢＬ_mに接続された正規
のメモリセルＭＣが論理データ“１”を記憶するために
は、物理的データ“１”がこれに書き込まれ、また、ビ
ット線／ＢＬ₁，／ＢＬ₂，…，／ＢＬ_mに接続された
正規のメモリセルＭＣが論理データ“１”を記憶するた
めには、物理的データ“０”がこれに書き込まれる。も
し、デバイスのテスト中にワード線ＷＬ_iが欠陥と決定
された場合は、そのワード線ＷＬ_iを冗長ワード線ＲＤ
ＷＬ₁，ＲＤＷＬ₂，…，ＲＤＷＬ_pの１つと置き換え
ることができる。欠陥ワード線ＷＬ_iが冗長ワード線Ｒ
ＤＷＬ_jと置き換えられると、冗長ワード線ＲＤＷＬ_j
によってアクセスされた冗長メモリセルＲＭＣの物理的
データの状態が、ワード線ＷＬ_iによってアクセスされ
た正規のメモリセルＭＣの物理的データ状態と同じにな
る。従って、ワード線ＷＬ_iに結合した正規のメモリセ
ルＭＣの物理的データ状態が１，０，…，１であるとす
ると、冗長ワード線ＲＤＷＬ_jに結合した冗長メモリセ
ルＲＭＣの物理的データ状態は１，０，…，１である。
もし、欠陥ワード線ＷＬ_iが冗長ワード線ＲＤＷＬ_kと
置き換えられると、冗長ワード線ＲＤＷＬ_kによってア
クセスされた冗長メモリセルＲＭＣの物理的データ状態
が、ワード線ＷＬ_iによってアクセスされた正規のメモ
リセルＭＣの物理的データ状態と相補的である。従っ
て、ワード線ＷＬ_iに結合した正規のメモリセルＭＣの
物理的データ状態が１，０，…，１であったとすると、
冗長ワード線ＲＤＷＬ_kに結合した冗長メモリセルＲＭ
Ｃの物理的データ状態は０，１，…，０である。

【００２２】この発明の第１の実施の形態によれば、デ
ータがＷＬ_iのような正規のワード線を置き換えたＲＤ
ＷＬ_kの如き冗長ワード線に接続されたメモリセルＲＭ
Ｃから読み出されるとき、またはメモリセルＲＭＣに書
き込まれるときには、データ反転回路１３０はデータ線
対ＤＬ，／ＤＬ上の信号を切り換え、すなわち反転する
データ反転制御信号／ＤＦＳに応答する。このようにし
て、冗長メモリセルＲＭＣに記憶された物理的データ
が、正規のメモリセルＭＣに記憶される物理的データと
一致する。データ反転回路１３０は、データがＲＤＷＬ
_jの如き冗長ワード線に接続されたメモリセルからから
読み出されるとき、またはメモリセルに書き込まれると
き、データ反転回路１３０はデータ線対ＤＬ，／ＤＬ上
のデータを切り換えない、すなわち反転しないデータ反
転制御信号／ＤＦＳに更に応答する。冗長メモリセルＲ
ＭＣに記憶された物理的データは、正規のメモリセルＭ
Ｃに記憶される物理的データと一致するのであるから、
二番目の場合はデータの反転は必要ない。

【００２３】以上説明した動作を図２ないし図５を用い
て更に詳細に説明する。

【００２４】図２は、図１の回路の一部分の詳細図で、
データ反転回路１３０、ＲＲＤＮ１０５及びデータ反転
デコーダ１０７を含んでいる。ＲＲＤＮ１０５は行アド
レスを受け取り、行アドレスが冗長ワード線の１つによ
って置き換えられている欠陥のある正規のワード線に該
当するか否かによって、それぞれ適宜、冗長ワード線駆
動信号／ＲＤＷＤ_j，／ＲＤＷＤ_k、及びデータ反転イ
ネーブル信号ＦＬ_j，ＦＬ_kを生成する。ＦＬ_jとＦＬ
_kの生成について以下詳しく説明する。冗長ワード線Ｒ
ＤＷＬ_j及びＲＤＷＬ_kを駆動する冗長ワード線駆動信
号／ＲＤＷＤ_j及び／ＲＤＷＤ_kはそれぞれ、図２に示
されている。データ反転デコーダ１０７はＲＲＤＮ１０
５からデータ反転イネーブル信号ＦＬ_jとＦＬ_kを受け
取る。データ反転イネーブル信号ＦＬ_jとＦＬ_kは、冗
長ワード線に接続された冗長メモリセル中に記憶された
データの物理的状態が、ＲＲＤＮ１０５がイネーブルさ
れたときの欠陥のある正規のワード線に接続されるメモ
リセル中に記憶されたデータの物理的状態と同じか否か
を示す。データ反転イネーブル信号ＦＬ_j，ＦＬ_kをデ
コードすることによって、データ反転デコーダ１０７が
データ反転制御信号／ＤＦＳを生成する。

【００２５】データ反転回路１３０は、入力データＤＩ
を受けるデータ入力バッファ１８０、出力データＤＯを
出力するデータ出力バッファ１９０、及びデータ線セン
スアンプ２００を含んでいる。データ反転制御信号／Ｄ
ＦＳは、データ入力バッファ１８０とデータ出力バッフ
ァ１９０に供給される。データ反転制御信号／ＤＦＳが
活性化されると、データ入力バッファ１８０はデータ線
対ＤＬ，／ＤＬに供給されたデータを切り換え、すなわ
ち反転する。同様に、データ反転制御信号／ＤＦＳが活
性化されると、データ出力バッファ１９０はデータ線対
ＤＬ，／ＤＬから供給されたデータを切り換え、すなわ
ち反転する。

【００２６】図３は、この発明の第１の実施の形態に基
づく図１に示したＲＲＤＮ１０５とデータ反転デコーダ
１０７の詳細図である。この回路は、入力された行アド
レスが冗長ワード線に置き換えられたアドレスであるか
否かを判定するとともに、最下位ビットと最下位ビット
から２番目の下位ビットのヒューズデータに基づいて、
欠陥のあるメモリセルを含む正規のワード線のパターン
配置と置換された冗長ワード線のパターン配置とに応じ
て書き込み及び読み出しデータを反転するか否かを判定
し、データ反転回路１３０を制御するものである。図３
に示す如く、ＲＲＤＮ１０５は、それぞれ行アドレスが
供給される行冗長制御部ＲＲＤＮ_j及びＲＲＤＮ_kを含
んでいる。典型的な行冗長制御回路は、ＲＲＤＮ_j及び
ＲＲＤＮ_kと同様な複数の行冗長制御部を含むことが判
る。例えば、各行冗長制御部は特定の行またはワード線
のアドレスに対応する。行冗長制御部ＲＲＤＮ_jとＲＲ
ＤＮ_kは、それぞれコンパレータ１４３ａと１４３ｂを
介して冗長ワード線駆動信号／ＲＤＷＤ_jと／ＲＤＷＤ
_kを生成し、行アドレスがこれらの冗長ワード線によっ
て置き換えられている欠陥のある正規のワード線を表す
とき、冗長ワード線ＲＤＷＬ_jとＲＤＷＬ_kを選択す
る。冗長制御部ＲＲＤＮ_j及びＲＲＤＮ_kの中のヒュー
ズ部１４４ａ及び１４４ｂは、ヒューズラッチ（例え
ば、ＦＬ０，ＦＬ１，…）、及び選択されたワード線の
アドレスをプログラムするために、例えばレーザによっ
て適宜溶断されるヒューズを含んでいる。全てのヒュー
ズラッチＦＬ０，ＦＬ１とマスターヒューズは、冗長ワ
ード線駆動信号／ＲＤＷＤ_jと／ＲＤＷＤ_kを生成する
ための後述するコンパレータ回路１４３ａ、１４３ｂ…
によって使用される。しかしながら、アドレスの最下位
ビット及び最下位から２番目のビットに使われるＦＬ０
及びＦＬ１からの信号のみが、データ反転制御のために
ロジックゲート１５１及び１５２に供給される必要があ
る。これは、ワード線のパターンが４つのワード線毎に
繰り返されるからである。

【００２７】半導体記憶装置の代表的な動作には、通常
動作とテスト動作の２つがある。通常動作には、冗長モ
ードと通常モード（すなわち、非冗長モード）の２つの
動作モードがある。

【００２８】選択されたワード線が欠陥のないワード線
のときは、１つが各行冗長制御部に該当するマスターヒ
ューズ（図示せず）は、例えばテスト動作の間、溶断さ
れておらず通常モードを示す。しかしながら、選択され
たワード線が欠陥ワード線の場合は、１つの行冗長制御
部のマスターヒューズがテスト動作中に溶断されてお
り、冗長モードが必要なことを示す。従って、欠陥ワー
ド線は通常動作冗長モードの期間に冗長ワード線に置き
換えられる。選択されたワード線のアドレスが、各ヒュ
ーズ部１４４ａ及び１４４ｂのヒューズの状態（すなわ
ち、溶断されているか溶断されていないか）によって確
認される。図３に示す例においては、ヒューズラッチ状
態信号Ｆ０Ｔ_j及びＦ１Ｔ_jが冗長制御部ＲＲＤＮ_jの
中のヒューズ部から出力され、ヒューズラッチ状態信号
Ｆ０Ｔ_k及びＦ１Ｃ_kが、行冗長制御部ＲＲＤＮ_k中の
ヒューズ部１４４ｂから出力される。

【００２９】行冗長制御部ＲＲＤＮ_j及びＲＲＤＮ
_kは、更にそれぞれ排他的ＮＯＲ（ＸＮＯＲ）ゲート１
５１及び１５２と、ＮＯＲゲート１５３及び１５４とを
含む。ＸＮＯＲゲート１５１はヒューズ部１４４ａから
信号Ｆ０Ｔ_j及びＦ１Ｔ_jを受け、その論理結果をＮＯ
Ｒゲート１５３の第１の入力端に供給する。ＮＯＲゲー
ト１５３の第２の入力端には、冗長ワード線駆動信号／
ＲＤＷＤ_jが供給され、このＮＯＲゲート１５３で、Ｘ
ＮＯＲゲート１５１の論理結果と冗長ワード線駆動信号
／ＲＤＷＤ_jとに基づくデータ反転イネーブル信号ＦＬ
_jを生成する。同様に、ＸＮＯＲゲート１５２はヒュー
ズ部１４４ｂから信号Ｆ０Ｔ_k及びＦ１Ｃ_kを受け、論
理結果をＮＯＲゲート１５４の第１の入力端に供給す
る。ＮＯＲゲート１５４の第２の入力端には冗長ワード
線駆動信号／ＲＤＷＤ_kが供給され、ＮＯＲゲート１５
４がＸＮＯＲゲート１５２の論理結果と冗長ワード線駆
動信号／ＲＤＷＤ_kとに基づきデータ反転イネーブル信
号ＦＬ_kを生成する。

【００３０】図３に示す如く、データ反転デコーダ１０
７はＣＭＯＳトランジスタ１５５及び１５７と、プリチ
ャージＭＯＳトランジスタ１５６とを含んでいる。ＲＲ
ＤＮ１０５からのデータ反転イネーブル信号ＦＬ_j及び
ＦＬ_kはそれぞれ、ＣＭＯＳトランジスタ１５５及び１
５７のゲートに入力される。図に示す如く、ＣＭＯＳト
ランジスタ１５５及び１５７はダイナミックＮＯＲ機構
の一部である。しかし、スタティックＮＯＲ機構にも使
えるものと了解されたい。ＣＭＯＳトランジスタ１５５
及び１５７の電流通路はそれぞれ、データ反転制御信号
／ＤＦＳのための制御信号線１５８と接地点Ｖｓｓとの
間に接続されている。

【００３１】データ反転イネーブル信号ＦＬ_jまたはＦ
Ｌ_kのいずれかが立ち上がると、データ反転制御信号／
ＤＦＳが立ち下がり活性状態になる。データ反転デコー
ダ１０７は、データ反転制御信号／ＤＦＳをデータ反転
回路１３０（図１参照）に供給する。データ反転回路１
３０は活性状態のデータ反転制御信号／ＤＦＳに応答し
て、データ線対ＤＬ，／ＤＬ上のデータを反転する。デ
ータ反転イネーブル信号ＦＬ_j及びＦＬ_kは制御信号線
１５８上でワイヤードＯＲされる。ワイヤードＯＲ機能
をイネーブルするのに先立って、プリチャージトランジ
スタ１５６は制御信号線１５８を所定の電圧、例えばＶ
ｄｄにプリチャージする。プリチャージトランジスタ１
５６は、制御パルスを受けるためのゲートと、Ｖｄｄと
制御信号線１５８との間に接続される端子とを有してい
る。

【００３２】ＲＲＤＮ１０５とデータ反転デコーダ１０
７との動作の例を、図１及び図３を用いて説明する。第
１の例においては、冗長ワード線ＲＤＷＬ_jが、デバイ
スのテスト中に欠陥ありと判定されたワード線ＷＬ_iを
置き換えるものとする。従って、冗長制御部ＲＲＤＮ_j
中の対応するマスターヒューズは溶断されており、冗長
モードを示す。図１を参照すると、冗長ワード線ＲＤＷ
Ｌ_jに接続されたメモリセル中に記憶されたデータの物
理的状態は、正規のワード線ＷＬ_iに接続されたメモリ
セル中に記憶されたデータの物理的状態と同じであるこ
とが判る。

【００３３】更に、ＲＲＤＮ_jのヒューズＦＬ０及びＦ
Ｌ１は、ワード線ＷＬ_iに対応するアドレスをプログラ
ムするため、当該技術分野で公知の形でレーザにより既
に溶断されているものとする。従って、ＲＲＤＮ_jのヒ
ューズラッチＦＬ０及びＦＬ１からのヒューズラッチ状
態信号Ｆ０Ｔ_j（ヒューズ０が真）とＦ１Ｔ_j（ヒュー
ズ１が真）は共にローレベルである。出力信号Ｆ０Ｔ_j
及びＦ１Ｔ_jはＸＮＯＲゲート１５１に供給される。Ｆ
０Ｔ_j及びＦ１Ｔ_jは共にローレベルであるから、ＸＮ
ＯＲゲート１５１によって行われるＸＮＯＲ動作の論理
結果はハイレベルである。ＮＯＲゲート１５３は、ＸＮ
ＯＲゲート１５１からのこのハイレベルの出力と冗長ワ
ード線駆動信号／ＲＤＷＤ_jとを受ける。ＮＯＲゲート
１５３から出力されたデータ反転イネーブル信号ＦＬ_j
は、冗長ワード線駆動信号／ＲＤＷＤ_jが冗長ワード線
ＲＤＷＬ_jを選択した場合でもローレベルである。

【００３４】ＦＬ_jはローレベルを維持するので、トラ
ンジスタ１５５はオフのままであり、電圧Ｖｄｄにプリ
チャージされているデータ反転信号線１５８の信号／Ｄ
ＦＳはハイレベルのままである。データ反転回路１３０
に供給された信号／ＤＦＳはハイレベルであるから、デ
ータ反転回路１３０はデータ線対ＤＬ，／ＤＬ上のデー
タを反転しない。すなわち、冗長ワード線ＲＤＷＬ_jに
結合したメモリセルに記憶されたデータの物理的状態
は、ワード線ＷＬ_iに結合したメモリセル中に記憶され
たデータの物理的状態と同じで、冗長ワード線ＲＤＷＬ
_jに接続されたメモリセル中のビット情報は、欠陥のあ
る正規のワード線ＷＬ_iに接続されたメモリセル中に記
憶されるであろうビット情報と一致する。従って、ビッ
ト情報間の一貫性を保つためにデータ線を反転する必要
はない。

【００３５】第２の例においては、冗長ワード線ＲＤＷ
Ｌ_kが、デバイスのテスト中に欠陥ありと決定されたワ
ード線ＷＬ_iを置き換えるものとする。図１を参照すれ
ば、冗長ワード線ＲＤＷＬ_kに接続されたメモリセルの
中に記憶された物理的ビット情報が、正規のワード線Ｗ
Ｌ_iに接続されるメモリセルの中に記憶された物理的ビ
ット情報と相補的であることが判る。

【００３６】更に、ＲＲＤＮ_kのヒューズＦＬ０とＦＬ
１は、ワード線ＷＬ_iに該当するアドレスをプログラム
するため、当該技術分野で公知の形でレーザにより既に
溶断されているものとする。従って、ＲＲＤＮ_kのヒュ
ーズラッチＦＬ０及びＦＬ１からのヒューズラッチ状態
信号Ｆ０Ｔ_k及びＦ１Ｃ_kはそれぞれ、ローレベル及び
ハイレベルである。出力信号Ｆ０Ｔ_k及びＦ１Ｃ_kはＸ
ＮＯＲゲート１５２に供給される。Ｆ０Ｔ_k及びＦ１Ｃ
_kは、それぞれローレベル及びハイレベルであるので、
ＸＮＯＲゲート１５２によって行われるＸＮＯＲ動作の
論理結果はローレベルである。ＮＯＲゲート１５４はＸ
ＮＯＲゲート１５２からのローレベル出力及び冗長ワー
ド線駆動信号／ＲＤＷＬ_kを受ける。この場合、ＮＯＲ
ゲート１５４から出力されたデータ反転イネーブル信号
ＦＬ_kは、冗長ワード線駆動信号／ＲＤＷＤ_kが冗長ワ
ード線ＲＤＷＬ_kを選択したときはハイレベルである。

【００３７】ＦＬ_kはハイレベルになるのであるから、
トランジスタ１５７はオンとなり、電圧Ｖｄｄにプリチ
ャージされているデータ反転制御信号線１５８の信号／
ＤＦＳはローレベルになる。データ反転回路１３０に供
給される信号／ＤＦＳはローレベルであるから、データ
反転回路１３０はデータ線対ＤＬ，／ＤＬ上のデータを
反転する。すなわち、冗長ワード線ＲＤＷＬ_jに結合し
たメモリセルに記憶されたデータの物理的状態は、ワー
ド線ＷＬ_iに結合したメモリセルに記憶されたデータの
物理的状態と相補的で、冗長ワード線ＲＤＷＬ_jに接続
されるメモリセル中のビット情報は、欠陥のある正規の
ワード線ＷＬ_iに接続されたメモリセル中に記憶される
であろうビット情報と一致しない。従って、データ反転
回路１３０でデータ線対ＤＬ，／ＤＬ上のデータを反転
して、ビット情報間の一貫性を保つ。

【００３８】図４及び図５は、行冗長制御部の詳細な構
成例を示す図である。図４は、ヒューズラッチ回路（Ｆ
Ｌｘ）の説明図で、これが図３に示したヒューズ部１４
４ａ及び１４４ｂに使われ、同時に各マスターヒューズ
にも使うことができる。ヒューズラッチ回路ＦＬｘは２
つのＭＯＳトランジスタ１４５及び１４６とインバータ
１４７とを含んで構成されている。ＭＯＳトランジスタ
１４５及び１４６はそれぞれ、電源電圧Ｖｄｄに接続さ
れる第１の端子と、ヒューズＦｘに接続される第２の端
子とを有している。ＭＯＳトランジスタ１４５のゲート
はパワーパルス／ＰＷＲを受け、ＭＯＳトランジスタ１
４６のゲートはインバータ１４７によって出力されるヒ
ューズラッチ状態信号ＦｘＴによって駆動される。イン
バータ１４７の入力端子は、ＭＯＳトランジスタ１４
５，１４６の第２のターミナル及びヒューズＦｘに結合
されている。ヒューズＦｘはレーザによって溶断するこ
とのできるヒューズであっても良い。

【００３９】ＭＯＳトランジスタ１４５のゲートに供給
されたパワーパルス信号／ＰＷＲに応答して、ヒューズ
ラッチ回路ＦＬｘは対応するヒューズＦｘの状態を表す
ヒューズラッチ状態信号ＦｘＴ及びＦｘＣを生成する。
もし、ヒューズＦｘが溶断されるとＦｘＴはローレベル
になり、ＦｘＣはハイレベルになる。ヒューズＦｘが溶
断されないと、ＦｘＴはハイレベル、ＦｘＣはローレベ
ルである。

【００４０】図５は、図３に示した例えば１４３ａの如
きコンパレータの詳細図である。アドレスの１ビットＡ
ｘが例えば図５のコンパレータ部分に供給される。アド
レスの１ビットＡｘはインバーター１６２によって反転
され、ＮＯＲゲート１６３の第１の入力端に供給され
る。アドレスの１ビットＡｘはまたＮＯＲゲート１６４
の第１の入力端に供給される。行アドレスストローブ信
号／ＲＡＳは、ＮＯＲゲート１６３の第２の入力端とＮ
ＯＲゲート１６４の第２の入力端とに供給される。行ア
ドレスストローブ信号／ＲＡＳが活性化されたとき、Ｎ
ＯＲゲート１６３，１６４はそれぞれ、信号ＡｘＣ（ア
ドレスビット補）とＡｘＴ（アドレスビット真）とを生
成する。信号が生成されると、ＡｘＣ信号がＣＭＯＳト
ランジスタ対をなすＮＭＯＳトランジスタ１６５及びＰ
ＭＯＳトランジスタ１６６に供給され、ＡｘＴ信号がＣ
ＭＯＳトランジスタ対をなすＮＭＯＳトランジスタ１６
７及びＰＭＯＳトランジスタ１６８に供給される。信号
ＦｘＴはトランジスタ１６６，１６７のゲートに供給さ
れ、信号ＦｘＣはトランジスタ１６５，１６８のゲート
に供給される。もし、図４のヒューズＦｘが溶断される
（すなわち、ＦｘＣがハイレベル）と、ＣＭＯＳトラン
ジスタ配置からの出力信号ＡｘＩ₀はＡｘＣである。も
し、ヒューズＦｘが溶断されない場合は、ＣＭＯＳトラ
ンジスタ配置からの出力信号ＡｘＩ₀はＡｘＴである。

【００４１】信号ＡｘＩ₀は、コンパレータ回路中の各
ＣＭＯＳトランジスタ配置から信号（ＡｘＩ₀，ＡｘＩ
₁，…，ＡｘＩ_n）と、マスターヒューズラッチ回路か
らの対応するマスターヒューズ信号ＦｍＴ_jとを受ける
ＮＯＲ回路１６９に供給される。各信号ＡｘＩ₀，Ａｘ
Ｉ₁，…，ＡｘＩ_nはワード線アドレスの各アドレスビ
ット（Ａ₀−Ａ_n）に対応し、マスターヒューズは通常
動作の適用可能のモードを示し、これは冗長モードまた
は通常モードである。ＮＯＲゲート１６９は、ワード線
駆動信号／ＷＤ_jを生成する。ワード線駆動信号／ＷＤ
_jは、ＮＯＲゲート１７１に入力され、ここで各コンパ
レータ回路からのワード線駆動信号（／ＷＤ₁，／ＷＤ
₂，…，／ＷＤ_j）の論理和が取られて、図１に示した
ワード線ドライバ１１０をイネーブルにするワード線駆
動信号ＷＤを生成する。すなわち、否定論理和が取られ
た全てのワード線駆動信号が活性状態（ローレベル）の
とき、ワード線駆動信号ＷＤはハイレベルとなって活性
状態であり、システムは通常モードである。あるいは、
否定論理和が取られた１つのワード線駆動信号がハイレ
ベルであると、システムは冗長モードになり、ワード線
駆動信号ＷＤはローレベルで非活性状態である。

【００４２】ＮＯＲゲート１６９に入力される対応する
マスターヒューズＦｍＴ_jが溶断されない場合は（Ｆｍ
Ｔ_jがハイレベル）通常モードが選択され、ワード線駆
動信号／ＷＤ_jはアドレスと関係なくローレベルとな
る。しかし、マスターヒューズＦｍＴ_jが溶断されてい
る場合は（すなわち、ＦｍＴ_jがローレベル）、ＮＯＲ
ゲート１６９は入力される信号ＡｘＩ₀，ＡｘＩ₁，
…，ＡｘＩ_nに基づいて冗長モードを示す。特に、信号
ＡｘＩ₀，ＡｘＩ₁，…，ＡｘＩ_nが全てローレベルの
場合は、本来のアドレスがＮＯＲゲート１６９に入力さ
れており、ワード線駆動信号／ＷＤ_jがハイレベルで非
活性状態である（すなわち、冗長モード）。

【００４３】ワード線駆動信号／ＷＤ_jは、冗長ワード
線駆動信号／ＲＤＷＤ_jを生成するＮＡＮＤゲート１７
０の第１の入力端に供給される。行アドレスストローブ
信号ＲＡＳはＮＡＮＤゲート１７０の第２の入力端に供
給される。ＲＡＳが立ち上がる前に、信号／ＷＤ_jが立
ち下がると（通常のワード線アクセス）、ＮＡＮＤゲー
ト１７０から出力された冗長ワード線駆動信号／ＲＤＷ
Ｄ_jがハイレベルのままであり、冗長モードを不可能に
する。冗長モードは、ＮＡＮＤゲート１７０から出力さ
れた冗長ワード線駆動信号／ＲＤＷＤ_jがローレベルに
なるときにのみイネーブルされる。このことは、ワード
線駆動信号／ＷＤ_jがハイレベルを維持し、ＲＡＳがハ
イレベルでアクティブの場合に起きる。

【００４４】図６は、図１のデータ反転回路１３０の詳
細図である。制御信号／ＤＦＳは、データ反転デコーダ
１０７からデータ入力バッファ１８０とデータ出力バッ
ファ１９０に供給される。ローレベル（アクティブ）の
制御信号／ＤＦＳは、読み出しと書き込みの間に反転さ
れるべきデータ線対ＤＬ，／ＤＬ上にデータをトリガす
る。

【００４５】データ入力バッファ１８０において、ＸＮ
ＯＲゲート１８１は、第１の入力端で制御信号／ＤＦＳ
を、また第２の入力端で入力データＤＩを受け取る。制
御信号／ＤＦＳがアクティブのときは、データ入力ビッ
トの状態が反転され（すなわち、１から０または０から
１へ）、制御信号／ＤＦＳがインアクティブのときは、
データ入力の状態はそのままである。言い換えると、Ｘ
ＮＯＲゲート１８１の論理出力は、制御信号／ＤＦＳが
ローレベルのときは反転されたデータ入力ビット、ある
いは制御信号／ＤＦＳがハイレベルのときはデータ入力
ビットのいずれかである。ＸＮＯＲゲート１８１の論理
出力は、論理出力を反転し、反転した論理出力をＮＯＲ
ゲート１８３の第１の入力端に供給するインバータ１８
２に転送される。ＮＯＲゲート１８３は、ライトイネー
ブル信号／ＷＥとインバータ１８２で反転された論理出
力との否定論理和（ＮＯＲ）を取る。また、ＸＮＯＲゲ
ート１８１の論理出力はＮＯＲゲート１８４に供給さ
れ、ここでライトイネーブル信号／ＷＥとのＮＯＲが取
られる。

【００４６】ＮＯＲゲート１８３，１８４の出力は、そ
れぞれＭＯＳトランジスタ１８５，１８６のゲートに供
給される。トランジスタ１８５の電流通路はデータ線／
ＤＬと接地点Ｖｓｓとの間に接続され、トランジスタ１
８６の電流通路はデータ線ＤＬと接地点Ｖｓｓとの間に
接続される。入力データＤＩをメモリセルに書き込むと
きは、ライトイネーブル信号／ＷＥがアクティブ（ロー
レベル）になる。ライトイネーブル信号／ＷＥがアクテ
ィブのときは、ＭＯＳトランジスタ１８５，１８６の一
方がターンオンされ、接続されているデータ線／ＤＬ、
またはＤＬをローレベルに向かって引き下げる。データ
が反転されるときは、データ線ＤＬ上の情報はデータ入
力ビットの相補値である。データ線対ＤＬ，／ＤＬ上の
ビット情報は、ビット線対ＢＬ，／ＢＬを介してメモリ
セルに転送される。ライトイネーブル信号／ＷＥがハイ
レベルのときは、データ線対ＤＬ，／ＤＬにはビット情
報は供給されない。

【００４７】制御信号／ＤＦＳはまたデータ出力バッフ
ァ１９０に供給される。図１によれば、読み出し動作の
期間、行デコーダ１０６は、ワード線ドライバ１１０に
送られるワード線選択信号ＲＳＬを介してワード線ＷＬ
_iの１つを選択し、その電位を上昇させる。選択された
ワード線に接続されたメモリセル中に蓄積された電荷が
対応するビット線に読み出される。センスアンプ部１０
０中のビット線センスアンプが活性化されて、ビット線
対のビット線間の小さな電位差を感知し、これを増幅す
る。列選択信号ＣＳＬに従って、センスアンプの１つか
らの相補データがデータ線対ＤＬ，／ＤＬに転送され
る。その後、データ線対ＤＬ，／ＤＬ上のデータは情報
の１ビットを得るデータ線センスアンプ２００に入力さ
れ、制御信号／ＤＦＳに従ってデータ出力バッファ１９
０を介してこの情報ビットを出力する。読み出し動作に
先立ち、図１に示すデータ線プリチャージ回路１２５が
データ線対ＤＬ，／ＤＬをＶｄｄにプリチャージする。

【００４８】図６によれば、データ線センスアンプ２０
０から出力されたビットと制御信号／ＤＦＳとがデータ
出力バッファ１９０中のＸＮＯＲゲート１９２に転送さ
れる。／ＤＦＳがアクティブのときは、ＸＮＯＲゲート
１９２の論理出力は、データ線センスアンプ２００から
出力されたビットの１つの反転表現である。／ＤＦＳが
インアクティブの場合は、論理出力はデータ線センスア
ンプ２００の出力ビットである。この論理出力は、読み
出し動作のためのリードイネーブル信号／ＲＥを受ける
ＮＯＲゲート１９４に転送される。リードイネーブル信
号／ＲＥがローレベルのときは、論理出力ビットが外部
デバイス（図示せず）に供給される。

【００４９】上述の第１の実施の形態で多くの利点を得
ることができる。例えば、欠陥のある正規のワード線と
同じ物理状態でデータを記憶しているか否かに拘らず、
一つの冗長ワード線で１つの欠陥のある正規のワード線
を置き換えることができるので、設計スペースを最小に
することができる。このため、１つの冗長ワード線素子
を使って、効率を阻害することなく１つの欠陥を固定
し、設計スペースを小さくすることができる。このこと
は、特に、多数の冗長ワード線素子または冗長アレイを
必要とする２５６Ｍビット以上の大容量のＤＲＡＭにと
って重要である。

【００５０】この発明の第２の実施の形態によれば、デ
ータ反転回路は、データをメモリセルから読み出しまた
は書き込むときは常にデータ線対ＤＬ，／ＤＬ上のデー
タを反転または非反転するデータ反転制御信号に応答す
る。このようにして、同じ物理的データを全ての正規の
メモリセルＭＣ及び全ての冗長メモリセルＲＭＣに記憶
することができる。この発明の第２の実施の形態によれ
ば、メモリセルの行アドレスに関係なく、全てのセルが
同じビットパターン（Ｔ）を持つように、すなわち、同
じ状態で同じ情報を保持するように調節される。このよ
うな機構を設けるために、データ反転デコーダ１０７を
図７に示すデータ反転デコーダ１０７´に置き換えるこ
とができる。図示した例では、データ反転デコーダ１０
７´は、ワード線ＷＬ及び冗長ワード線ＲＤＷＬを持つ
図８に示すハーフピッチ・ノンツイスト・ビット線構造
に適用される。図７及び図８に示した例によれば、通常
モードにおいて、元のメモリセルアレイのビットパター
ンが、図９の論理表に示す行アドレスＡ０及びＡ１によ
って決定される。特に、アクセスされたセルのビットパ
ターンは、Ａ０及びＡ１が共に反対状態（すなわち、ロ
ー（Ｌ）レベルとハイ（Ｈ）レベル、またはハイレベル
とローレベル）のとき真でない（Ｃ）。

【００５１】図７によれば、半導体記憶装置が通常モー
ドで動作を行うとき、ワード線駆動信号ＷＤはアクティ
ブ（ハイレベル）である。その結果、通常モードにおい
ては、ＸＮＯＲゲート２１２の出力はＮＯＲゲート２１
４の出力の反対であり、ＮＯＲゲート２１６から出力さ
れる信号／ＤＦＳと同じである。ワード線駆動信号ＷＤ
は、上述したＮＯＲゲート１６９（図５）の出力からイ
ンバータ２１３を介してＮＯＲゲート２１４に供給され
る。データ線対は、アクセスしたセル上のビットパター
ンが真でないとき（Ｃ）にのみ反転される。通常モード
の間、ＮＡＮＤゲート２１８の出力はローレベルで、図
９の論理表に示す如く、行アドレスＡ０及びＡ１でＮＯ
Ｒゲート２１６から出力される信号／ＤＦＳを制御する
ことができる。通常モードにおいては、冗長ワード線駆
動信号／ＲＤＷＬ_j及び／ＲＤＷＬ_kは共にハイレベル
でインアクティブである。制御信号／ＤＦＳは図３の回
路に与えられ、上述した如く、信号がアクティブのとき
データが反転される。

【００５２】半導体記憶装置が冗長モードのときは、Ｏ
Ｒゲート１７１（図５）から供給された通常モードのワ
ード線駆動信号ＷＤはインアクティブ（ローレベル）で
ある。従って、ＮＯＲゲート２１４から出力されたロー
レベルの信号はＮＯＲゲート２１６に与えられ、ＮＡＮ
Ｄゲート２１８の出力が制御信号／ＤＦＳの発生を制御
する。各コンパレータ部（図５）は、複数の冗長ワード
線駆動信号を発生することができる。各冗長ワード線駆
動信号／ＲＤＷＤ_k（／ＲＤＷＤｋ₀，／ＲＤＷＤ
ｋ₁，…，／ＲＤＷＤｋ_n）は図５で説明した如く、Ｎ
ＡＮＤゲート１７０によって発生される。ＮＡＮＤゲー
ト２１８のみが／ＲＤＷＤ_kで表す冗長ワード線駆動信
号（／ＲＤＷＤｋ₀，／ＲＤＷＤｋ₁，…，／ＲＤＷＤ
ｋ_n）を受ける。これらは相補ビットパターンを有する
メモリセルに結合した冗長ワード線である。従って、Ｎ
ＡＮＤゲート２１８への一方の入力がアクティブのと
き、欠陥メモリセルを置き換える選択された冗長ワード
線に結合したメモリセルのビットパターンは真でない
（Ｃ）。全ての冗長ワード線駆動信号（／ＲＤＷＤ_j及
び／ＲＤＷＤ_k）は図５のＮＡＮＤゲート１７０から図
１の冗長ワード線ドライバ１１５に供給される。但し、
相補的な冗長ワード線駆動信号／ＲＤＷＤ_kはＮＡＮＤ
ゲート２１８に入力される。

【００５３】図９の論理表において、冗長ワード線駆動
信号／ＲＤＷＤ_kは、冗長モードのとき、真（Ｔ）のビ
ットパターンメモリセルが選択された冗長ワード線に結
合されるかどうかを表す。全ての信号／ＲＤＷＤ_kがハ
イレベルならば、真のビットパターンメモリセルが選択
された冗長ワード線に結合される。従って、ＮＡＮＤゲ
ート２１８の出力はローレベルで、制御信号／ＤＦＳは
ハイレベル（すなわち、インアクティブ）で、データは
反転されない。相補ビットパターンを有するメモリセル
に結合した冗長ワード線が欠陥ワード線の置き換えを選
択したとき、ＮＡＮＤゲート２１８の出力はハイレベル
で、ＮＯＲゲート２１６により発生する制御信号／ＤＦ
Ｓをローレベルにする。しかる後、データ線対ＤＬ，／
ＤＬ対上のデータは、上述した図６の記載に従って反転
される。

【００５４】第２の実施の形態は第１の実施の形態の利
点に加えて多くの利点を有している。セルに欠陥がある
か否かをテストするとき、データは各メモリセルから読
み出され、各メモリセルに書き込まれる。第２の実施の
形態によれば、テスタが真でないデータパターン（Ｃセ
ル）を有するメモリセルにアクセスするとき、データ線
は常に反転される。従って、“０”を検出するのに、同
じビットデータ（すなわち、“０”）を全てのメモリセ
ルに供給することができ、真のビットパターンメモリセ
ルに“０”を与え、相補ビットパターンメモリセルに
“１”を与えることは行わない。要するに、相補ビット
パターンメモリセルに該当するデータ線は反転されるの
で、全てのメモリセルは同じビットパターン（Ｔセル）
を持っている。従って、メモリセルのテストは、真及び
相補のビットパターンを有するメモリセルにそれぞれ対
応するデータを与える２つの手順でなく、単一のデータ
ビットを使用する１つの手順で行うことができる。結果
として、プログラミング及びテスト時間はこの第２の実
施の形態で短くすることができる。また、同じデータが
全てのセルに与えられのでアドレシングの問題も無くな
り、設計スペースを更に小さくすることができる。

【００５５】この発明の特定の実施の形態について説明
及び図示を行ったが、その変形は当該技術者によって行
うことができるから、この発明はこれらに限定されるも
のでないと考えられる。本出願は、ここに開示し請求す
るこの発明の思想及び範囲内にあるいかなる且つ全ての
変形を含むものと考える。

【００５６】

【発明の効果】以上説明したように、この発明によれ
ば、テスト時間と冗長効率の改善、及び所要設計スペー
スの縮小が達成できる半導体記憶装置及びそのテスト方
法が得られる。

【図面の簡単な説明】

【図１】この発明による行冗長構造を有する半導体記憶
装置のメモリアレイの各部分の配置を示す図。

【図２】図１の半導体デバイスの一部の詳細図。

【図３】この発明の第１の実施の形態に基づく図２に示
す半導体デバイスを更に詳細に示す図。

【図４】図３における冗長制御回路のヒューズラッチ部
を示す図。

【図５】図３における冗長制御回路のコンパレータを示
す図。

【図６】図１におけるデータ反転回路の詳細図。

【図７】この発明の第２の実施の形態に基づくデータ反
転デコーダを示す図。

【図８】この発明の第２の実施の形態に用いるビット線
とワード線の構造を示す図。

【図９】この発明の第２の実施の形態のデータ反転デコ
ーダに関する論理表を示す図。

【図１０】従来の半導体メモリの構造を示す図。

【図１１】図１０の従来の半導体メモリの構造を詳細に
示す図。

【図１２】行冗長を有する従来のダイナミックランタム
アクセスメモリの一部と冗長制御回路を示す図。

【図１３】従来の行冗長構造を示す図。

【図１４】従来の行冗長構造を示す図。

【符号の説明】

１００…ビット線センスアンプ部、１０１…正規のメモ
リセルアレイ部、１０２…冗長メモリセルアレイ部、１
０３−１〜１０３−ｍ…センスアンプ、１０４…Ｉ／Ｏ
ゲート、１０５…冗長制御回路（ＲＲＤＮ）、１０６…
行デコーダ、１０７…データ反転デコーダ、１１０…ワ
ード線ドライバ、１１５…冗長ワード線ドライバ、１２
０…列デコーダ、１３０…データ反転回路、１４３ａ，
１４３ｂ…コンパレータ、１９０…データ出力バッフ
ァ、２００…データ線センスアンプ、ＭＣ…正規のメモ
リセル、ＲＭＣ…冗長メモリセル、ＷＬ₁，ＷＬ₂，
…，ＷＬ_n…ワード線、ＢＬ₁，／ＢＬ₁、…、Ｂ
Ｌ_m，／ＢＬ_m…ビット線対、ＲＤＷＬ₁，ＲＤＷ
Ｌ₂，…，ＲＤＷＬ_p…冗長ワード線、ＤＬ，／ＤＬ…
データ線対、ＷＤ…ワード線駆動信号、／ＲＤＷＤ１，
／ＲＤＷＤ２，…，／ＲＤＷＤ_i，…，／ＲＤＷＤ_k…
冗長ワード線駆動信号、／ＤＦＳ…データ反転制御信
号、ＤＩ…入力データ、ＤＯ…出力データ、／ＷＥ…ラ
イトイネーブル信号、／ＲＥ…リードイネーブル信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者トシアキ・キリハタアメリカ合衆国、ニューヨーク州 12590、ワッピンガース・フォールス、タウン・ビュー・ドライブ 38 (72)発明者加藤大輔アメリカ合衆国、ニューヨーク州 12601、ポキプシ、ハドソン・ハーバー・ドライブ 29エフ

Claims

【特許請求の範囲】

【請求項１】第１及び第２のビット線からなるビット
線対と、前記第１のビット線に接続されたＤＲＡＭセルを選択す
る第１のワード線及び前記第２のビット線に接続された
ＤＲＡＭセルを選択する第２のワード線と、前記第１のビット線に接続された冗長用ＤＲＡＭセルを
選択する第１の冗長ワード線及び前記第２のビット線に
接続された冗長用ＤＲＡＭセルを選択する第２の冗長ワ
ード線と、第１及び第２のデータ線からなり、前記ＤＲＡＭセルか
ら前記第１または第２のビット線に読み出されたデー
タ、あるいは前記第１または第２のビット線を介して前
記ＤＲＡＭセルに書き込むべきデータを転送するデータ
線対と、前記データ線対上のデータを選択的に反転するデータ反
転手段と、前記データ反転手段を制御し、前記第１のワード線を前
記第２の冗長ワード線に置き換えたとき、あるいは前記
第２のワード線を前記第１の冗長ワード線に置き換えた
ときに、前記データ線対上のデータを反転させる冗長制
御手段とを具備することを特徴とする半導体記憶装置。
【請求項２】前記ビット線対上のデータを各ビット線
対毎に増幅するセンスアンプと、前記ビット線対を選択
するＩ／Ｏゲートとを更に具備することを特徴とする請
求項１に記載の半導体記憶装置。
【請求項３】行アドレス信号をデコードする行デコー
ダと、前記冗長制御手段から出力されるワード線駆動信
号で制御され、前記行デコーダから出力されるワード線
選択信号を受けて前記第１及び第２のワード線を駆動す
るワード線ドライバと、前記冗長制御手段から出力され
る冗長ワード線駆動信号で制御され、前記第１及び第２
の冗長ワード線を駆動する冗長ワード線ドライバとを更
に具備することを特徴とする請求項１に記載の半導体記
憶装置。
【請求項４】行アドレス信号をデコードする行デコー
ダと、前記冗長制御手段から出力されるワード線駆動信
号で制御され、前記行デコーダから出力されるワード線
選択信号を受けて前記第１及び第２のワード線を駆動す
るワード線ドライバと、前記冗長制御手段から出力され
る冗長ワード線駆動信号で制御され、前記第１及び第２
の冗長ワード線を駆動する冗長ワード線ドライバと、列
アドレス信号をデコードして前記Ｉ／Ｏゲートを制御
し、ビット線対を選択する列デコーダとを更に具備する
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】前記データ反転手段は、前記冗長制御手
段から出力されるデータ反転制御信号に応答して入力デ
ータを受けるデータ入力バッファと、前記データ線対の
電位差を増幅するデータ線センスアンプと、前記データ
線センスアンプの出力を受け、前記データ反転制御信号
に応答して出力データを出力するデータ出力バッファと
を含むことを特徴とする請求項１ないし４いずれか１つ
の項に記載の半導体記憶装置。
【請求項６】前記データ入力バッファは、書き込み動
作中に前記データ反転制御信号が活性化されたときに前
記入力データを反転して前記データ線対に供給し、前記
データ出力バッファは、読み出し動作中に前記データ反
転制御信号が活性化されたときに前記データ線センスア
ンプの出力を反転した出力データを出力することを特徴
とする請求項５に記載の半導体記憶装置。
【請求項７】前記冗長制御手段は、アドレスバッファ
からアドレス信号が供給され、前記ワード線ドライバを
制御するワード線駆動信号、前記冗長ワード線ドライバ
を制御する冗長ワード線駆動信号、及びデータ反転イネ
ーブル信号を出力する冗長制御回路と、この冗長制御回
路から出力されるデータ反転イネーブル信号を受けてデ
ータ反転制御信号を生成し、前記データ反転手段に供給
してデータ線対上のデータを反転するか否かを指示する
データ反転デコーダとを備えることを特徴とする請求項
１ないし６いずれか１つの項に記載の半導体記憶装置。
【請求項８】前記冗長制御手段は、入力された行アド
レスと予め記憶されたワード線と冗長ワード線との置き
換えを行った行アドレスとを比較する比較手段と、前記
行アドレスで選択された第１または第２のワード線が前
記第１のワード線を前記第２の冗長ワード線に置き換え
たか否か、及び前記第２のワード線を前記第１の冗長ワ
ード線に置き換えたか否かを判定する判定手段とを備
え、前記比較手段によって両行アドレスの一致が検出さ
れた時に冗長ワード線駆動信号を出力し、前記判定手段
によって前記第１のワード線を前記第２の冗長ワード線
に置き換えたこと、または前記第２のワード線を前記第
１の冗長ワード線に置き換えたことが検出された時にデ
ータ反転イネーブル信号を出力することを特徴とする請
求項１ないし６いずれか１つの項に記載の半導体記憶装
置。
【請求項９】前記冗長制御手段は、行アドレスで選択
された第１または第２のワード線に欠陥があるか否かを
ヒューズを溶断したか否かに応じて記憶し、マスターヒ
ューズ信号を出力するマスターヒューズラッチ回路と、
ヒューズが溶断されたか否かに応じたヒューズラッチ状
態信号を出力するヒューズラッチ回路と、アドレスの１
ビットが入力され、行アドレスストローブ信号の反転信
号が活性化されたときにアドレスビット補とアドレスビ
ット真を生成する第１の論理回路と、前記ヒューズラッ
チから出力されるヒューズラッチ状態信号に応じて前記
第１の論理回路から出力されるアドレスビット補とアド
レスビット真の一方の信号を選択して転送する転送回路
と、前記マスターヒューズラッチ回路から出力されたマ
スターヒューズ信号と前記転送回路から転送された信号
を各アドレスビット毎に受け、全てが一致したときにワ
ード線駆動信号を生成する第２の論理回路と、各ビット
毎の前記ワード線駆動信号の論理和を取って前記第１及
び第２のワード線を駆動するワード線ドライバをイネー
ブルにするワード線駆動信号を生成する第３の論理回路
と、前記ワード線駆動信号と行アドレスストローブ信号
とに基づいて冗長ワード線駆動信号を生成する第４の論
理回路とを備えることを特徴とする請求項１ないし６い
ずれか１つの項に記載の半導体記憶装置。
【請求項１０】第１グループのワード線に結合された
第１のビットパターンを有する複数の第１のＤＲＡＭセ
ルと、第２グループのワード線に結合され、前記第１のビット
パターンと異なる第２のビットパターンを有する複数の
第２のＤＲＡＭセルと、前記第１，第２グループのワード線と交差する方向に配
置され、前記第１及び第２のＤＲＡＭセルに結合された
第１グループのビット線と、前記第１，第２グループのワード線と交差する方向に、
前記第１グループのビット線と交互に配置され、前記第
１及び第２のＤＲＡＭセルに結合された第２グループの
ビット線と、前記第１グループのビット線に結合された第１のデータ
線と、前記第２グループのビット線に結合された第２のデータ
線と、前記第１グループのビット線と前記第２グループのビッ
ト線との電位差を各ビット毎に増幅するセンスアンプ
と、前記第１グループのワード線に結合された第１のＤＲＡ
Ｍセルが前記第１及び第２のデータ線に結合されたとき
には、前記第１及び第２のデータ線上のビット情報を反
転せず、前記第２グループのワード線に結合された第２
のＤＲＡＭセルが前記第１及び第２のデータ線に結合さ
れたときに、前記第１及び第２のデータ線上のビット情
報を反転するデータ反転回路とを具備することを特徴と
する半導体記憶装置。
【請求項１１】前記データ反転回路を制御するための
データ反転制御信号を生成するデータ反転デコーダを更
に具備し、前記データ反転回路は、前記データ反転制御
信号に応じて前記を反転することを特徴とする請求項１
０に記載の半導体記憶装置。
【請求項１２】前記データ反転デコーダはＤＲＡＭセ
ルの下位２ビットの行アドレスを受け、この行アドレス
が前記ワード線の第１グループか第２グループか判定す
ることにより、前記データ反転制御信号を生成する論理
回路を含むことを特徴とする請求項１１に記載の半導体
記憶装置。
【請求項１３】前記第１のビットパターンは、前記第
２のビットパターンと相補的であることを特徴とする請
求項１０に記載の半導体記憶装置。
【請求項１４】前記第１グループのワード線は正規の
ワード線であり、前記第２グループのワード線は冗長ワ
ード線であることを特徴とする請求項１０に記載の半導
体記憶装置。
【請求項１５】データ信号を真のビットパターンメモ
リセル及び相補ビットパターンメモリセルに入力するス
テップと、真のビットパターンメモリセル及び相補ビットパターン
メモリセルからのデータ信号をアクセスするステップ
と、相補ビットパターンメモリセルからアクセスされたデー
タ信号を反転するステップとを具備することを特徴とす
る半導体記憶装置の試験方法。
【請求項１６】正規のＤＲＡＭセルアレイ中の欠陥セ
ルを検出するステップと、検出された欠陥セルが接続された正規のワード線をアク
セス禁止状態にし、冗長ワード線に接続されている冗長
用ＤＲＡＭセルに置き換えるステップと、入力された行アドレスが予め記憶された欠陥セルを含む
行アドレスと一致するか否かを判定するステップと、入力された行アドレスが予め記憶された欠陥セルを含む
行アドレスと一致したときに、この行アドレスでアクセ
スされる冗長用ＤＲＡＭセルのビット情報が、置換され
た正規のＤＲＡＭセルとビット情報が一致するか否かを
判定するステップと、前記行アドレスでアクセスされる冗長用ＤＲＡＭセルの
ビット情報が、置換されたＤＲＡＭセルのビット情報と
一致しないときに、前記冗長用ＤＲＡＭセルにデータを
反転して書き込むステップと、前記冗長用ＤＲＡＭセルに書き込んだデータを読み出し
て反転するステップと、前記冗長用ＤＲＡＭセルに書き込んだデータと前記冗長
用ＤＲＡＭセルから読み出したデータとが一致している
か否かを判定するステップとを具備することを特徴とす
る半導体記憶装置の試験方法。