JPH05166396A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH05166396A
JPH05166396A JP3328867A JP32886791A JPH05166396A JP H05166396 A JPH05166396 A JP H05166396A JP 3328867 A JP3328867 A JP 3328867A JP 32886791 A JP32886791 A JP 32886791A JP H05166396 A JPH05166396 A JP H05166396A
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JP
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memory cell
circuit
address
column
signal
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JP3328867A
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Shigeaki Fujita
維明 藤田
Masayuki Yamashita
正之 山下
Masamitsu Shimazaki
政光 島崎
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G—PHYSICS
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    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair

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  • Static Random-Access Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【構成】 開示されたＳＲＡＭは、６４個のメモリセル
アレイブロックと、１つの冗長メモリセルアレイブロッ
クとを備えている。冗長メモリセルアレイは、合計１６
本の冗長メモリセル列を備えている。欠陥メモリセル列
の位置を示す欠陥アドレスはアドレスプログラム回路内
においてプログラムされ、欠陥アドレスにおける特定の
欠陥列はＩ／Ｏプログラム回路においてプログラムされ
る。 【効果】 各メモリセルアレイは冗長のためのスペアメ
モリセル列または行を備えていないが、欠陥は冗長メモ
リセルアレイを用いることによって救済され、ＳＲＡＭ
の高集積化が達成され得る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体メモリ
装置に関し、特に、欠陥を救済するための冗長メモリセ
ルアレイを備えた半導体メモリ装置に関する。
【０００２】
【従来の技術】従来より、スタティックランダムアクセ
スメモリ（以下「ＳＲＡＭ」という）およびダイナミッ
クランダムアクセスメモリ（以下「ＤＲＡＭ」という）
などのような半導体メモリは、製造における歩留まりを
向上させるため、冗長回路を備えている。製造された半
導体メモリ内に欠陥が存在するとき、その半導体メモリ
は冗長回路の機能により救済される。すなわち、従来の
半導体メモリでは、欠陥メモリセルを含む行または列
が、予め定められたスペア行または列と機能的に置換え
られる。この発明は、一般にＳＲＡＭおよびＤＲＡＭな
どのような半導体メモリに適用可能であるが、以下の記
載では、この発明が一例としてＳＲＡＭに適用される場
合について説明する。
【０００３】図１２は、冗長回路を有する従来のＳＲＡ
Ｍのブロック図である。図１２を参照して、このＳＲＡ
Ｍ１００は、データをストアするためのメモリセルアレ
イ８０と、行アドレス信号ＲＡに応答してメモリセルア
レイ８０内のワード線ＷＬを選択するための行デコーダ
８２と、列アドレス信号ＣＡに応答してメモリセルアレ
イ８０内の列を選択する列デコーダ８３と、ライトドラ
イバ回路８４と、センスアンプ８５とを含む。ＳＲＡＭ
１００は、さらに、冗長回路として、スペアメモリセル
列８１と、欠陥が存在する位置を示す欠陥アドレスをプ
ログラムするためのアドレスプログラム回路８６と、Ｉ
／Ｏプログラム回路８７とを備える。
【０００４】動作において、行デコーダ８２は、外部か
ら与えられる行アドレス信号ＲＡに応答して、メモリセ
ルアレイ８０内の１本のワード線ＷＬを活性化させる。
列デコーダ８３は、外部から与えられる列アドレス信号
ＣＡに応答して、アクセスされるべき１つの列を選択す
る。すなわち、列デコーダ８３は、アクセスされるべき
列に接続されたトランスミッションゲートＴＧ１を選択
的にオンさせ、そのビット線をライトドライバ回路８４
またはセンスアンプ８５に電気的に接続する。したがっ
て、書込動作において、外部から与えられた入力データ
Ｄｉが、行デコーダ８２および列デコーダ８３によって
選択されたメモリセルに書込まれる。一方、読出動作に
おいて、行デコーダ８２および列デコーダ８３によって
選択されたメモリセルから読出されたデータ信号をセン
スアンプ８５が増幅し、増幅された信号が出力データＤ
ｏとして出力される。
【０００５】もし、ある１つのメモリセル列内に何らか
の欠陥が存在することが発見されたとき、その欠陥メモ
リセル列は、次のようにスペアメモリセル列８１と機能
的に置換えられる。欠陥メモリセル列の位置を示す欠陥
アドレスは、ヒューズ（図示せず）を選択的に切断する
ことにより、アドレスプログラム回路８６内にプログラ
ムされる。アドレスプログラム回路８６は、図示しない
一致検出回路を備えており、外部から与えられた列アド
レス信号ＣＡとプログラムされたアドレス信号との一致
が検出される。一致検出信号ＣＯは、Ｉ／Ｏプログラム
回路８７に与えられる。
【０００６】Ｉ／Ｏプログラム回路８７内のヒューズ
（図示せず）は、予め選択的に切断されており、それに
よって、スペアメモリセル列８１内のビット線がトラン
スミッションゲート回路ＴＧ２を介してライトドライバ
回路８４および／またはセンスアンプ８５に接続され
る。その結果、列アドレス信号ＣＡがプログラムされた
アドレス信号と一致するとき、通常のメモリセルアレイ
８０へのアクセスに代えて、スペアメモリセル列８１へ
のアクセスが行なわれる。一方、このときトランスミッ
ションゲート回路ＴＧ１はオフされている。
【０００７】図１２では、説明の簡単化のために一つの
メモリセルアレイ８０とその周辺回路８２，８３，…な
どが示されているが、一般に、従来のＳＲＡＭは、複数
のメモリセルアレイおよびその周辺回路を備えている。
すなわち、図１２では１つのブロックのメモリセルアレ
イおよびその周辺回路だけが示されているが、実際に
は、複数の、たとえば６４個のブロックが設けられてい
る。
【０００８】図１２からわかるように、１つのメモリセ
ルアレイ８０ごとに１本または２本のスペアメモリセル
列（または行）が設けられるので、複数の（たとえば６
４個の）メモリセルアレイを備えたＳＲＡＭは、６４本
または１２８本のスペアメモリセル列（または行）を備
えていることになる。
【０００９】上記のように、スペアメモリセル列を用い
て欠陥を含むＳＲＡＭが救済された後、半導体メモリの
製造工場において、次のような出荷前テストが行なわれ
る。まず、外部からテストモード信号がＳＲＡＭに与え
られ、ＳＲＡＭがテストモードにもたらされる。テスト
モードにおいて、ＳＲＡＭ内の２つのメモリセルアレイ
にテストデータが書込まれる。次に、書込まれたテスト
データ、すなわち２つのメモリセルアレイからストアさ
れた２つのデータが読出される。２つの読出されたデー
タは、比較回路に与えられ、比較回路は２つの読出され
たデータが一致するか否かを検出する。２つの読出され
たデータが一致するとき、ＳＲＡＭ内の欠陥が救済され
ていることがわかる。他方、一致が検出されないとき、
ＳＲＡＭ内にさらなる欠陥が含まれていることになる。
その場合、さらなる欠陥を救済するため、さらに対策が
施される。
【００１０】一般に、比較回路は、複数ビット（たとえ
ば８ビット）を有する２つのデータを比較することがで
きる。すなわち、比較回路は、２つの読出されたデータ
の対応するビット間での一致を検出することができる。
したがって、１回の一致検出動作で複数個のメモリセル
における欠陥の有無がわかるので、出荷前の確認テスト
を短時間で終了することができる。
【００１１】図１３は、図１２に示したトランスミッシ
ョンゲート回路ＴＧ１およびＴＧ２の回路図である。図
１３を参照して、トランスミッションゲート回路ＴＧ１
は、通常のメモリセルアレイ内のビット線対ＢＬａ，Ｂ
Ｌｂとデータ線対ＤＬａ，ＤＬｂとの間に接続される。
一方、トランスミッションゲート回路ＴＧ２は、スペア
メモリセル列内のビット線対ＲＢＬａ，ＲＢＬｂとデー
タ線対ＤＬａ，ＤＬｂとの間に接続される。トランスミ
ッションゲート回路ＴＧ１は、列デコーダ（図示せず）
から与えられる高レベルの列選択信号ＹL に応答してオ
ンするので、ビット線対ＢＬａ，ＢＬｂとデータ線対Ｄ
Ｌａ，ＤＬｂとが電気的に接続される。ＮＭＯＳトラン
ジスタ８９のゲートに電源電位Ｖｃｃが与えられるので
トランジスタ８９がオンするが、トランジスタ８９は高
いオン抵抗を有しているので、列選択信号ＹL の電位は
影響されない。したがって、高レベルの列選択信号ＹL
は、ヒューズ８８を介して正しくトランスミッションゲ
ート回路ＴＧ１に与えられる。
【００１２】もし、メモリセルＭＣ１に欠陥があると、
ヒューズ８８が切断される。したがって、トランスミッ
ションゲート回路ＴＧ１に、トランジスタ８９を介して
接地電位が与えられるので、トランスミッションゲート
回路ＴＧ１がオフする。一方、メモリセルＭＣ１が存在
する列を選択する列アドレス信号が与えられたとき、Ｉ
／Ｏプログラム回路８７を介して高レベルの信号ＲＹが
トランスミッションゲート回路ＴＧ２に与えられる。し
たがって、トランスミッションゲート回路ＴＧ２がオン
するので、その結果、メモリセルＭＣ１が存在する列と
スペアメモリセル列８１とが機能的に置換えられたこと
になる。
【００１３】
【発明が解決しようとする課題】上記のように、従来の
半導体メモリは、複数のメモリセルアレイと、各メモリ
セルアレイに対応して設けられた１本または２本のスペ
アメモリセル列とを備えている。したがって、たとえ
ば、６４個のメモリセルアレイを備えたＳＲＡＭは、６
４本または１２８本の欠陥メモリセル列または行を救済
する能力を有しているのであるが、しかしながら、実際
には、それほど多くの救済能力が必要ではない。すなわ
ち、半導体メモリにおいて、経験的にそんなに多くの欠
陥が存在することは有り得ない。たとえば、上記のＳＲ
ＡＭでは、せいぜい１０個以下の欠陥が存在し得ること
が経験上認められる。言い換えると、従来の半導体メモ
リは、実際には必要ではないにもかかわらず、過剰なス
ペアメモリ列または行を備えていたことになる。その結
果、半導体メモリの高集積化が妨げられていた。
【００１４】これに加えて、従来のスペアメモリ列また
は行は、１つのメモリセルアレイごとに設けられている
ので、他のメモリセルアレイにおける列または行の救済
に使用することができなかった。言い換えると、２本を
超えるメモリセル列または行において欠陥が存在すると
き、１本または２本のスペアメモリセル列または行を用
いて救済することができず、したがって、この場合にお
ける救済が不可能であった。
【００１５】この発明は、上記のような課題を解決する
ためになされたもので、複数のメモリセルアレイを備え
た半導体メモリ装置において、欠陥を含んでいるメモリ
セルアレイを高集積化の観点から効率よく救済すること
を目的とする。
【００１６】
【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、各々が行および列に配設されたメモリセル
を備えた複数のメモリセルアレイと、行および列に配設
された冗長メモリセルを備えた冗長メモリセルアレイ
と、複数のメモリセルアレイ内の欠陥箇所を示すための
欠陥アドレス信号を記憶する欠陥アドレス記憶手段と、
外部から与えられるアドレス信号と欠陥アドレス記憶手
段内に記憶された欠陥アドレス信号との一致を検出する
アドレス一致検出手段と、アドレス一致検出手段に応答
して、複数のメモリセルアレイの１つに代えて、冗長メ
モリセルアレイをアクセスする冗長アクセス手段と、外
部からテストモードが指定されたとき、複数のメモリセ
ルアレイおよび／または冗長メモリセルアレイから読出
された２つのデータを比較するデータ比較手段とを含
む。
【００１７】
【作用】この発明における半導体メモリ装置では、冗長
メモリセルアレイが設けられており、外部から複数のメ
モリセルアレイ内の欠陥箇所へのアクセスが要求された
とき、冗長アクセス手段が冗長メモリセルアレイをアク
セスする。したがって、冗長メモリセルアレイを用い
て、欠陥を含んでいるメモリセルアレイを高集積化の観
点から効率よく救済することができる。これに加えて、
データ比較手段が設けられているので、上記の構成を備
えた半導体メモリ装置において、欠陥の存在の有無が短
時間で検出できる。
【００１８】
【実施例】図１は、この発明の一実施例を示すＳＲＡＭ
のブロック図である。図１を参照して、ＳＲＡＭ２００
は、各々がメモリセルアレイを含む合計６４個のブロッ
クと、冗長メモリセルアレイ１を含む１つの冗長ブロッ
クＲＢとを含む。説明を簡単化するために、図１では、
４つのブロックＢＬ１ないしＢＬ４が示されている。
【００１９】６４個のブロックのうちの１つ、たとえば
ブロックＢＬ３は、８つのエリアに分割されたメモリセ
ルアレイと、行デコーダと、列デコーダと、８つのセン
スアンプ（図示せず）を備えたセンスアンプ回路と、ラ
イトドライバ回路（ＷＤ）とを備える。各ブロックにお
いて、メモリセルアレイとその周辺のアクセス回路の基
本的な回路構成は従来のＳＲＡＭと同様であるが、各ブ
ロック内にはスペアメモリセル列または行が設けられて
いない。
【００２０】冗長ブロックＲＢは、合計１６の冗長メモ
リセル列を備えた冗長メモリセルアレイ１と、行デコー
ダ（ＲＤ）２と、冗長メモリセル列に選択的にアクセス
するためのスイッチング回路１３とを含む。行デコーダ
２は、アドレスバス１１を介して与えられる行アドレス
信号ＲＡに応答して、冗長メモリセルアレイ内のワード
線（図示せず）を選択的に活性化させる。スイッチング
回路１３は、アドレスプログラム回路３から与えられる
信号ＣＯ１ないしＣＯ１６のうちの活性化された１つに
応答して、冗長メモリセル列のうちの対応する１つをセ
ンスアンプ回路および／またはライトドライバ回路に接
続する。
【００２１】出荷前のテストを行なうことにより、合計
６４個のメモリセルアレイのどこかに欠陥が存在するか
否かが調べられる。あるメモリセルアレイの１つの列に
おいて欠陥が存在するとき、その欠陥メモリセル列の位
置を示すアドレス（以下「欠陥アドレス」という）がア
ドレスプログラム回路３においてプログラムされる。ア
ドレスプログラム回路３は、合計１６個の欠陥アドレス
をプログラムすることができる。
【００２２】外部から欠陥メモリセル列へのアクセスの
要求が生じたとき、アドレスプログラム回路３は、プロ
グラムされたアドレスと外部から与えられる列アドレス
との一致を検出し、一致検出信号（信号ＣＯ１ないしＣ
Ｏ１６のうちの１つ）およびグループ選択信号ＧＳ１，
ＧＳ２をＩ／Ｏプログラム回路４に与える。
【００２３】Ｉ／Ｏプログラム回路４は、アドレスプロ
グラム回路３から与えられる一致検出信号およびグルー
プ選択信号ＧＳ１，ＧＳ２に応答して、スイッチング制
御信号Ｓ１１ないしＳ１８およびＳ２１ないしＳ２８を
セレクタ５ａおよび５ｂにそれぞれ与える。各セレクタ
５ａおよび５ｂは、図示されていない８つのスイッチン
グ回路を備えており、これらのスイッチング回路がスイ
ッチング制御信号Ｓ１１ないしＳ１８またはＳ２１ない
しＳ２８に応答して選択的にオンし、それによって欠陥
メモリセル列へのアクセスに代えて冗長メモリセル列へ
のアクセスが行なわれる。
【００２４】テストモード検出回路８は、外部から与え
られる「スーパーＶＣＣ」と呼ばれる高電圧（たとえば
電源電圧が５ボルトのとき、約７ボルト）ＨＶの印加を
検出し、外部からのテストモードの指定を認識しかつテ
ストモード信号ＴＭを出力する。セレクタ回路５ａおよ
び５ｂは、テストモード信号ＴＭが与えられないとき、
メモリセルアレイから読出されたデータを出力バッファ
１０に与える。出力バッファ１０は、与えられたデータ
を出力データＤｏとして出力する。他方、セレクタ回路
５ａおよび５ｂは、テストモード信号ＴＭが与えられた
とき、メモリセルアレイから読出されたデータを比較回
路６に与える。比較回路６は、テストモード信号ＴＭに
応答して、セレクタ回路５ａおよび５ｂから与えられる
２つのデータが一致するか否かを検出する。検出結果を
示す信号は、出力バッファ１０を介して外部に出力され
る。比較回路６が一致検出信号を出力するとき、２つの
読出されたデータをストアしていたメモリセル列におい
て欠陥が存在しなかったことがわかる。比較回路６が不
一致を示す信号を出力したとき、２つの読出されたデー
タをストアしていたメモリセル列において欠陥が存在す
ることがわかる。
【００２５】入力バッファ９は、書込まれるべき入力デ
ータＤｉを外部から受け、その入力データＤｉをライト
ドライバ回路（ＷＤ）に与える。したがって、入力デー
タＤｉは、行デコーダおよび列デコーダにより指定され
たメモリセルに書込まれる。
【００２６】以下の記載では、図１に示したＳＲＡＭ２
００のより詳細を説明する。図２は、図１に示したアド
レスプログラム回路３のブロック図である。アドレスプ
ログラム回路３は、合計１６個の回路ブロックを備えて
いるので、図２ではｉ番目の１つのブロック３ｉが示さ
れる。図２を参照して、アドレスプログラム回路ブロッ
ク３ｉは、欠陥アドレスをプログラムするためのヒュー
ズ回路３１ないし３９と、外部から与えられる列アドレ
スＣＡ０ないしＣＡ９とプログラムされた欠陥アドレス
との一致を検出するためのＡＮＤゲート３０１ないし３
０５と、グループ選択信号ＧＳ１およびＧＳ２を発生す
るためのグループ選択回路３０ｉとを含む。各ヒューズ
回路３１ないし３９は、合計１０ビットの列アドレス信
号ＣＡ０ないしＣＡ９のうちの対応する２つを受ける。
【００２７】図３を参照して、たとえばヒューズ回路３
１は、列アドレス信号ＣＡ０およびＣＡ１をプリデコー
ドするためのＡＮＤゲート３１１ないし３１４と、プロ
グラミングのためのヒューズ３１５および３１６とを含
む。２つのヒューズ３１５および３１６を選択的に切断
することにより、２ビットの欠陥アドレス信号をプログ
ラムすることができる。ヒューズ３１５および３１６が
接続されているとき、インバータ３１７および３１８は
高レベルの電圧をそれぞれ出力する。他方、ヒューズ３
１５および３１６が切断されているとき、インバータ３
１７および３１８は低レベルの電圧を出力する。ＡＮＤ
ゲート３１１は、高レベルの列アドレス信号ＣＡ０およ
びＣＡ１が与えられたとき、高レベルの電圧を出力す
る。ＡＮＤゲート３１２は、高レベルの信号ＣＡ０と低
レベルの信号ＣＡ１が与えられたとき、高レベルの電圧
を出力する。
【００２８】ＡＮＤゲート３１３は、低レベルの信号Ｃ
Ａ０と高レベルの信号ＣＡ１とが与えられたとき、高レ
ベルの電圧を出力する。ＡＮＤゲート３１４は、高レベ
ルの信号ＣＡ０およびＣＡ１が与えられたとき、高レベ
ルの電圧を出力する。
【００２９】したがって、たとえばヒューズ３１５およ
び３１６が接続されている場合では、トランスミッショ
ンゲート３１９および３１８がオンする。この場合に、
高レベルの列アドレス信号ＣＡ０およびＣＡ１が与えら
れたとき、ＡＮＤゲート３１１がトランスミッションゲ
ート３１９および３１８を介して高レベルの信号Ｃ01を
出力する。言い換えると、ヒューズ３１５および３１６
の“接続”によってプログラムされた２ビットの欠陥ア
ドレスと列アドレスＣＡ０およびＣＡ１とが一致したと
きのみ、ヒューズ回路３１は高レベルの信号Ｃ01を出力
する。信号Ｃ01は図２に示したＡＮＤゲート３０１に与
えられる。
【００３０】その結果、図２に示したｉ番目のアドレス
プログラム回路ブロック３ｉは、プログラムされた１０
ビットの欠陥アドレスと外部から与えられた列アドレス
ＣＡ０ないしＣＡ９とが一致したときのみ、高レベルの
アドレス一致検出信号ＣＯｉを出力する。一方、グルー
プ選択回路３０ｉは図４において示される。
【００３１】図４を参照して、グループ選択回路３０ｉ
は、プログラミングのためのヒューズ３２０と、ＮＡＮ
Ｄゲート３２１および３２２と、トランスミッションゲ
ート３２３および３２４と、ＮＯＲゲート３２５および
３２６とを含む。ＮＯＲゲート３２５は、他のアドレス
プログラム回路（図示せず）から出力されるアドレス一
致検出信号ＣＯ１ないしＣＯ１６を受ける。ＮＯＲゲー
ト３２６は、ＮＯＲゲート３２５の出力信号と信号ＣＯ
ｉとを受ける。
【００３２】動作において、ヒューズ３２０が切断され
ているとき、ＮＡＮＤゲート３２１および３２２は低レ
ベルの電圧および高レベルの電圧をそれぞれ受ける。し
たがって、ＮＡＮＤゲート３２１は高レベルの電圧を出
力する。一方、ＮＡＮＤゲート３２２はインバータとし
て働く。これとは逆に、ヒューズ３２０が接続されてい
るとき、ＮＡＮＤゲート３２１はインバータとして働
き、一方、ＮＡＮＤゲート３２２は高レベルの電圧を出
力する。
【００３３】プログラムされた欠陥アドレスのいずれか
について一致が検出されたとき、ＮＯＲゲート３２５は
低レベルの電圧を出力する。他方、すべてのプログラム
された欠陥アドレスについて一致が検出されないとき、
ＮＯＲゲート３２５は高レベルの電圧を出力する。ＮＯ
Ｒゲート３２６は、すべてのプログラムされた欠陥アド
レスについて一致が検出されないとき、低レベルの電圧
を出力する。したがって、トランスミッションゲート３
２３および３２４はオンするので、ＮＡＮＤゲート３２
１および３２２の出力電圧がグループ選択信号ＧＳ１お
よびＧＳ２として出力される。
【００３４】すべてのプログラムされた欠陥アドレスの
いずれかについて一致が検出され、かつその一致がｉ番
目のアドレスプログラム回路ブロック３ｉ内で生じてい
ないとき、ＮＯＲゲート３２６が高レベルの電圧を出力
する。したがって、２つのトランスミッションゲート３
２３および３２４はオフするので、グループ選択信号Ｇ
Ｓ１およびＧＳ２は出力されない。
【００３５】ｉ番目のアドレスプログラム回路ブロック
３ｉにおいて一致が検出されたとき、ＮＯＲゲート３２
６は低レベルの電圧を出力する。したがって、トランス
ミッションゲート３２３および３２４がオンする。高レ
ベルのアドレス一致検出信号ＣＯｉは、ＮＡＮＤゲート
３２１および３２２に与えられるので、ＮＡＮＤゲート
３２１および３２２のうちのインバータとして働く一方
が低レベルの電圧を出力する。その結果、ヒューズ３２
０の接続状態に従って、互いに反転された電圧レベルの
グループ選択信号ＧＳ１およびＧＳ２が出力される。
【００３６】図５は、図１に示した冗長メモリセルアレ
イ１およびスイッチング回路１３の回路図である。図５
を参照して、冗長メモリセルアレイ１は、行および列に
配設されたメモリセルＭＣを含む。冗長メモリセルアレ
イ１は、合計１６本の冗長メモリセル列ＲＣＬ１ないし
ＲＣＬ１６を備えている。ワード線ＷＬ１およびＷＬ２
は、図１に示した行デコーダ２により選択的に活性化さ
れる。
【００３７】スイッチング回路１３は、各々が対応する
１つの冗長メモリセル列に接続されたトランスミッショ
ンゲート回路７０１ないし７１６を備える。各トランス
ミッションゲート回路７０１ないし７１６は、アドレス
プログラム回路３から与えられるアドレス一致検出信号
ＣＯ１ないしＣＯ１６のうちの対応する１つに応答して
オンする。たとえば、トランスミッションゲート回路７
０１は、高レベルのアドレス一致検出信号ＣＯ１に応答
してオンするので、冗長メモリセル列ＲＣＬ１内のビッ
ト線対ＢＬａ，ＢＬｂがデータ線対ＤＬａ，ＤＬｂに接
続される。すなわち、アドレスプログラム回路３におい
てプログラムされた欠陥アドレスと一致する列アドレス
信号が外部から与えられたとき、トランスミッションゲ
ート回路７０１ないし７１６のうちの１つがアドレス一
致検出信号ＣＯ１ないしＣＯ１６に応答してオンするの
で、冗長メモリセル列ＲＣＬ１ないしＲＣＬ１６のうち
の１本がアクセスされることになる。
【００３８】以下の記載では、図１に示したＩ／Ｏプロ
グラム回路４について説明する。Ｉ／Ｏプログラム回路
４は、１６個のアドレスプログラム回路ブロックに対応
して設けられた１６個の欠陥列指定回路４ａ1 ないし４
ａ16と、欠陥列コードのためのデコード回路４ｂと、ス
イッチング制御信号分配回路４ｃおよび４ｄとを含む。
外部から与えられる１つの列アドレス信号により、１つ
のメモリセルアレイ内の８つの列が同時にアクセスされ
得るので、Ｉ／Ｏプログラム回路４により、アクセスさ
れるべきでない欠陥メモリセル列をプログラムする必要
がある。言い換えると、欠陥メモリセル列から誤ったデ
ータが読出されるかもしれないので、欠陥メモリセル列
から読出されたデータの代わりに冗長メモリセル列から
読出されたデータを出力する必要がある。１つの欠陥ア
ドレスにおいてアクセスされ得る８つの列のうち、欠陥
が存在する列の指定またはプログラムが欠陥列指定回路
４ａ1 ないし４ａ16内のヒューズを選択的に切断するこ
とにより行なわれる。
【００３９】図６を参照して、欠陥列指定回路４ａ1 な
いし４ａ16のうちのｉ番目の回路４ａｉが示される。欠
陥列指定回路４ａｉは、プログラミングのためのヒュー
ズ４２１ないし４２３と、ＮＡＮＤゲート４２４ないし
４２６と、トランスミッションゲート４２７ないし４２
９と、ＮＯＲゲート４３０および４３１とを含む。
【００４０】動作において、アドレス一致検出信号ＣＯ
ｉが低レベルであるとき、ＮＡＮＤゲート４２４ないし
４２６はヒューズ４２１ないし４２３の接続状態に依存
することなく、常に高レベルの電圧を出力する。したが
って、トランスミッションゲート４２７ないし４２９が
オンしたとき、低レベルの欠陥列指定信号（または欠陥
列指定コード）ＤＣＬ１ないしＤＣＬ３が出力される。
【００４１】高レベルのアドレス一致検出信号ＣＯｉが
与えられたとき、ＮＡＮＤゲート４２４ないし４２６は
ヒューズ４２１ないし４２３の接続状態に依存して信号
を出力する。たとえば、ヒューズ４２１が接続されてい
るとき、ＮＡＮＤゲート４２４が高レベルの電圧を受け
る。したがって、ＮＡＮＤゲート４２４は低レベルの信
号を出力するので、欠陥列指定信号ＤＣＬ１は高レベル
を示す。他方、ヒューズ４２１が切断されているとき、
ＮＡＮＤゲート４２４は低レベルの信号を受ける。した
がって、ＮＡＮＤゲート４２４は高レベルの信号を出力
するので、信号ＤＣＬ１は低レベルを示す。
【００４２】以上をまとめると、対応するアドレスプロ
グラム回路ブロック３ｉにおいて一致が検出される場
合、すなわち高レベルの信号ＣＯｉが与えられる場合で
は、各欠陥列指定信号ＤＣＬ１ないしＤＣＬ３は、対応
するヒューズの接続または切断に応じて、高レベルまた
は低レベルをそれぞれ示す。一方、低レベルのアドレス
一致検出信号ＣＯｉが与えられる場合では、すべて低レ
ベルの欠陥列指定信号ＤＣＬ１ないしＤＣＬ３が出力さ
れる。言い換えると、３つのヒューズ４２１ないし４２
３を選択的に切断することにより、１つの列アドレス信
号により指定され得る８つのメモリセル列のうちの１つ
を指定またはプログラムすることができる。
【００４３】図６に示した３つのトランスミッションゲ
ート４２７ないし４２９は、次のように動作する。ま
ず、すべてのアドレス一致検出信号ＣＯ１ないしＣＯ１
６が低レベルである場合では、ＮＯＲゲート４３０は高
レベルの信号をＮＯＲゲート４３１に与える。したがっ
て、ＮＯＲゲート４３１は低レベルの信号を出力するの
で、トランスミッションゲート４２７ないし４２９はオ
ンする。この場合では、アドレス一致検出信号ＣＯｉが
低レベルであるので、トランスミッションゲート４２７
ないし４２９を介してすべて高レベルの欠陥列指定信号
ＤＣＬ１ないしＤＣＬ３が出力される。
【００４４】次に、信号ＣＯｉが低レベルであるが、他
のアドレス一致検出信号ＣＯ１ないしＣＯ１６（ただし
ＣＯｉを除く）の１つが高レベルである場合では、ＮＯ
Ｒゲート４３０が低レベルの信号をＮＯＲゲート４３１
に与える。したがって、ＮＯＲゲート４３１は、２つの
低レベルの信号を受けるので、高レベルの信号を出力す
る。その結果、トランスミッションゲート４２７ないし
４２９はオフする。これにより、１つを超える欠陥列指
定回路から出力される欠陥列指定信号の衝突が防がれ
る。
【００４５】高レベルのアドレス一致検出信号ＣＯｉが
与えられたとき、ＮＯＲゲート４３１は低レベルの信号
を出力する。したがって、トランスミッションゲート４
２７ないし４２９がオンするので、ヒューズ４２１ない
し４２３の接続状態によって決定される欠陥列指定信号
ＤＣＬ１ないしＤＣＬ３が出力される。
【００４６】図７は、図１に示したＩ／Ｏプログラム回
路４内に設けられた欠陥列指定コード用デコード回路４
ｂの回路図である。図７を参照して、デコード回路４ｂ
は、１６個の欠陥列指定回路４ａ1 ないし４ａ16の出力
に接続される。欠陥列指定回路４ａ1 ないし４ａ16のい
ずれか１つが、アドレス一致検出信号ＣＯ１ないしＣＯ
１６に応答して欠陥列指定コードＤＣＬ１ないしＤＣＬ
３を出力する。
【００４７】デコード回路４ｂは、デコードのためのＮ
ＡＮＤゲート４４１ないし４４８と、ＮＯＲゲート４４
９および４５０とを含む。すべてのアドレス一致検出信
号ＣＯ１ないしＣＯ１６が低レベルであるとき、欠陥列
指定信号ＤＣＬ１ないしＤＣＬ３は低レベルである。し
たがって、デコード回路４ｂはすべて低レベルのスイッ
チング制御信号Ｓ１ないしＳ８を出力する。
【００４８】アドレス一致検出信号ＣＯ１ないしＣＯ１
６のうちの１つが高レベルであるとき、欠陥列指定回路
４ａ1 ないし４ａ16のうちの１つが欠陥列指定コードＤ
ＣＬ１ないしＤＣＬ３を出力する。欠陥列指定コードＤ
ＣＬ１ないしＤＣＬ３は、ＮＡＮＤゲート４４１ないし
４４８によりデコードされ、スイッチング制御信号Ｓ１
ないしＳ８のうちの１つが低レベルになる。スイッチン
グ制御信号Ｓ１ないしＳ８は、図８に示した分配回路４
ｃおよび４ｄに与えられる。
【００４９】図８を参照して、スイッチング制御信号分
配回路４ｃは、各々が２入力を有するＮＯＲゲート４５
１ないし４５８を含む。各ＮＯＲゲート４５１ないし４
５８の一方入力は、アドレスプログラム回路３から与え
られるグループ選択信号ＧＳ１を受ける。各ＮＯＲゲー
ト４５１ないし４５８の他方入力は、対応するスイッチ
ング制御信号Ｓ１ないしＳ８を受ける。スイッチング制
御信号分配回路４ｄも、回路４ｃと同じ回路構成を有す
る。分配回路４ｄは、グループ選択信号ＧＳ２に応答し
て制御される。
【００５０】グループ１が選択されるとき、すなわち低
レベルの信号ＧＳ１が与えられたとき、ＮＯＲゲート４
５１ないし４５８は入力信号Ｓ１ないしＳ８の反転信号
Ｓ１１ないしＳ１８をセレクタ回路５ａに与える。すな
わち、分配回路４ｃは、１つの高レベル信号を含むスイ
ッチング制御信号Ｓ１１ないしＳ１８をセレクタ回路５
ａに与える。このとき、分配回路４ｄは、高レベルのグ
ループ選択信号ＧＳ２に応答して、すべて低レベルの信
号Ｓ２１ないしＳ２８をセレクタ回路５ｂに与える。し
たがって、上記の例では、セレクタ回路５ａにおいての
み欠陥メモリセル列を救済するためのスイッチングが行
なわれる。
【００５１】図９は、図１に示したセレクタ回路５ａの
回路ブロック図である。セレクタ回路５ｂもセレクタ回
路５ａと同様の回路構成を有する。図９を参照して、セ
レクタ回路５ａは、各々が２つのスイッチング素子を有
するスイッチング回路ＳＬ１ないしＳＬ８を備える。た
とえば、１つのスイッチング回路ＳＬ１は、スイッチン
グ制御信号Ｓ１１に応答して制御されるスイッチング素
子ＳＷ１１と、テストモード信号ＴＭに応答して制御さ
れるスイッチング素子ＳＷ２１とを含む。スイッチング
回路ＳＬ１ないしＳＬ８内に設けられた各スイッチング
素子ＳＷ１１ないしＳＷ１８は、スイッチング制御信号
Ｓ１１ないしＳ１８のうちの対応する信号に応答して個
々に制御される。スイッチング回路ＳＬ１ないしＳＬ８
内に設けられたスイッチング素子ＳＷ２１ないしＳＷ２
８は、テストモード信号ＴＭに応答して制御される。
【００５２】スイッチング素子ＳＷ１１ないしＳＷ１８
の第１端子は、通常のメモリセルアレイから読出された
データ信号Ｄ１ないしＤ８をそれぞれ受ける。スイッチ
ング素子ＳＷ１１ないしＳＷ１８の第２端子は、冗長メ
モリセルアレイから読出されたデータＤＲを受ける。ス
イッチング素子ＳＷ２１ないしＳＷ２８の第１端子は出
力バッファ１０に接続される。スイッチング素子ＳＷ２
１ないしＳＷ２８の第２端子は比較回路６に接続され
る。
【００５３】動作において、たとえば、スイッチング制
御信号Ｓ１１ないしＳ１８のうちの信号Ｓ１１のみが高
レベルであるとき、スイッチング素子ＳＷ１１は冗長メ
モリセルアレイ側に接続される。したがって、冗長メモ
リセルアレイから読出されたデータＤＲがデータＤ１に
代えてスイッチング素子ＳＷ１１を介してスイッチング
素子ＳＷ２１に与えられる。テストモードが指定されて
いるとき、与えられたデータはスイッチング素子ＳＷ２
１を介して比較回路６に与えられる。他方、テストモー
ドが指定されていないとき、与えられたデータは出力バ
ッファ１０に与えられる。
【００５４】図１０は、図９に示したスイッチング回路
ＳＬ１の回路図である。図１０を参照して、このスイッ
チング回路ＳＬ１は、スイッチング制御信号Ｓ１１に応
答して制御されるトランスミッションゲート５１および
５２と、テストモード信号ＴＭに応答して制御されるト
ランスミッションゲート５３および５４と、ＮＭＯＳト
ランジスタ５５とを含む。動作において、たとえば信号
Ｓ１１が高レベルであるとき、トランスミッションゲー
ト５１がオンする。一方、テストモード信号ＴＭが低レ
ベルであるとき、トランスミッションゲート５３がオン
する。したがって、上記の例では、冗長メモリセルアレ
イから読出されたデータＤＲが、トランスミッションゲ
ート５１および５３を介して比較回路６に与えられる。
【００５５】図１１は、図１に示した比較回路６の回路
図である。比較回路６は、各々が８ビットを有する２つ
のデータ間で一致を検出することができるのであるが、
図１１では２つのデータの対応する１つのビット間での
比較を行なう回路部分だけが示されている。図１１を参
照して、ｊ番目のビットのための比較回路６ｊは、第１
のデータのビット信号ＤＡ１を受けるトランスミッショ
ンゲート６０と、第２のデータのビット信号を受けるイ
ンバータ６３と、ＰＭＯＳトランジスタ６１と、ＮＭＯ
Ｓトランジスタ６２とを含む。
【００５６】両方の信号ＤＡ１およびＤＡ２が高レベル
であるとき、インバータ６３が低レベルの電圧を出力す
る。トランジスタ６２だけがオンするので、低レベルの
電圧が比較結果信号ＣＭＰｊとして出力される。両方の
信号ＤＡ１およびＤＡ２が低レベルであるとき、トラン
スミッションゲート６０およびトランジスタ６１がオン
するので、低レベルの電圧が信号ＣＭＰｊとして出力さ
れる。
【００５７】信号ＤＡ１が低レベルで、かつ信号ＤＡ２
が高レベルであるとき、トランジスタ６１だけがオンす
るので、高レベルの信号ＣＭＰｊが出力される。他方、
信号ＤＡ１が高レベルで、かつ信号ＤＡ２が低レベルで
あるとき、トランスミッションゲート６０およびトラン
ジスタ６２がオンするので、高レベルの信号ＣＭＰｊが
出力される。
【００５８】その結果、比較回路６ｊは、入力ビット信
号ＤＡ１およびＤＡ２の一致が検出されるとき低レベル
の信号ＣＭＰｊを出力し、そうでないときは高レベルの
信号ＣＭＰｊを出力する。図１に示した比較回路６は、
図１１に示した回路６ｊを８個備えており、各々が８ビ
ットを有する２つの読出されたデータを比較する。比較
結果を示す信号ＣＭＰ１ないしＣＭＰ８は出力バッファ
１０を介して外部に出力され、ＳＲＡＭ２００において
欠陥が残されているか否かを短時間で知ることができ
る。
【００５９】このように、図１に示したＳＲＡＭ２００
において、欠陥メモリセル列の位置を示す最大１６個の
欠陥アドレスがアドレスプログラム回路３においてプロ
グラムされる。１つの欠陥アドレスによってアクセスさ
れ得るメモリセル列は、この実施例では８本あるので
（８個の図示されないセンスアンプが同時に動作す
る）、欠陥が存在する列の指定はＩ／Ｏプログラム回路
４におけるプログラミングにより行なわれる。
【００６０】プログラムされた欠陥アドレスと一致する
列アドレスが外部から与えられたとき、アドレスプログ
ラム回路３はアドレス一致検出信号（信号ＣＯ１ないし
ＣＯ１６のうちの１つ）をＩ／Ｏプログラム回路４およ
びスイッチング回路１３に与える。スイッチング回路１
３は、冗長メモリセルアレイ１内のアドレス一致検出信
号によって指定された冗長メモリセル列から読出された
データをセンスアンプ回路に与える。したがって、冗長
メモリセルアレイから読出されたデータがセレクタ回路
５ａおよび５ｂに与えられる。
【００６１】一方、Ｉ／Ｏプログラム回路４は、アドレ
スプログラム回路３から与えられるアドレス一致検出信
号に応答して、それ自身におけるプログラムに従ってス
イッチング制御信号Ｓ１１ないしＳ１８およびＳ２１な
いしＳ２８を発生する。信号Ｓ１１ないしＳ１８および
Ｓ２１ないしＳ２８は、グループ選択信号ＧＳ１および
ＧＳ２に応答して、セレクタ回路５ａおよび５ｂにそれ
ぞれ与えられる。セレクタ回路５ａまたは５ｂでの選択
的なスイッチングにより、欠陥メモリセル列から読出さ
れたデータに代えて、指定された冗長メモリセル列から
読出されたデータが選択的に出力される。
【００６２】テストモードにおいて、比較回路６は、セ
レクタ回路５ａおよび５ｂから与えられた各々が８ビッ
トを有する２つのデータ間の一致を検出する。したがっ
て、メモリセルアレイ内に欠陥が残されていることを短
時間で検出することができる。
【００６３】図１に示したＳＲＡＭ２００は、合計６４
個のブロック、すなわち６４個のメモリセルアレイを備
えている。各メモリセルアレイは、スペアメモリセル列
または行を備えていないが、１６本の冗長メモリセル列
を備えた冗長メモリセルアレイ１が設けられているの
で、ＳＲＡＭ２００内の欠陥を余裕をもって救済するこ
とができる。メモリセルアレイごとにスペアメモリセル
列または行が必要とされないので、高集積化が達成され
得ることが指摘される。
【００６４】これに加えて、もし２個を越える欠陥が１
つのメモリセルアレイ内に存在しても、冗長メモリセル
アレイ１によってそれらが救済され得ることも指摘され
る。さらには、１つの列アドレスまたは行アドレスによ
ってアクセスされ得るメモリセル列または行が必要に応
じ増加された場合でも、冗長メモリセルアレイを拡大さ
せる必要はない。このことは設計変更が容易に行なわれ
得ることを意味する。これに加えて、スペアメモリセル
列または行がメモリセルアレイごとに設けられないの
で、データバスの長さが短縮され、したがって、高速ア
クセスが達成され得る。
【００６５】なお、上記の実施例ではこの発明がＳＲＡ
Ｍに適用される例について説明がなされたが、この発明
は一般に半導体メモリに適用され得ることが指摘され
る。
【００６６】
【発明の効果】以上のように、この発明によれば、複数
のメモリセルアレイにおいて存在するかもしれない欠陥
を救済するための冗長メモリセルアレイを設けたので、
高集積化の観点から効率のよい半導体メモリ装置が得ら
れた。
【図面の簡単な説明】
【図１】この発明の一実施例を示すＳＲＡＭのブロック
図である。
【図２】図１に示したアドレスプログラム回路のブロッ
ク図である。
【図３】図２に示したヒューズ回路の回路図である。
【図４】図２に示したグループ選択回路の回路図であ
る。
【図５】図１に示した冗長メモリセルアレイおよびスイ
ッチング回路の回路図である。
【図６】図１に示したＩ／Ｏプログラム回路内の欠陥列
指定回路の回路図である。
【図７】図１に示したＩ／Ｏプログラム回路内の欠陥列
指定コード用デコード回路の回路図である。
【図８】図１に示したＩ／Ｏプログラム回路内のスイッ
チング制御信号分配回路の回路図である。
【図９】図１に示したセレクタ回路の回路ブロック図で
ある。
【図１０】図９に示したスイッチング回路の回路図であ
る。
【図１１】図１に示した比較回路の回路図である。
【図１２】冗長回路を備えた従来のＳＲＡＭのブロック
図である。
【図１３】図１２に示したトランスミッションゲート回
路の回路図である。
【符号の説明】
１ 冗長メモリセルアレイ ２ 行デコーダ ３ アドレスプログラム回路 ４ Ｉ／Ｏプログラム回路 ５ａ セレクタ回路 ６ 比較回路 ８ テストモード検出回路 １３ スイッチング回路 ２００ ＳＲＡＭ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 各々が行および列に配設されたメモリセ
    ルを備えた複数のメモリセルアレイと、 行および列に配設された冗長メモリセルを備えた冗長メ
    モリセルアレイと、 前記複数のメモリセルアレイ内の欠陥箇所を示すための
    欠陥アドレス信号を記憶する欠陥アドレス記憶手段と、 外部から与えられるアドレス信号と前記欠陥アドレス記
    憶手段内に記憶された欠陥アドレス信号との一致を検出
    するアドレス一致検出手段と、 前記アドレス一致検出手段に応答して、前記複数のメモ
    リセルアレイの１つに代えて、前記冗長メモリセルアレ
    イをアクセスする冗長アクセス手段と、 外部からのテストモードの指定を検出するテストモード
    検出手段と、 テストモード検出手段に応答して、前記複数のメモリセ
    ルアレイおよび／または前記冗長メモリセルアレイから
    読出された２つのデータを比較するデータ比較手段とを
    含む、半導体メモリ装置。
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