JP2000021169A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 制御回路の構成を簡略化し、かつ消費電力の
低減を図ることが可能な同期型半導体記憶装置を提供す
る。 【解決手段】 各バンクに対してのアドレス信号の伝達
は、共通なアドレスバス５０ａ〜５０ｃにより行なわれ
る。コラムプリデコーダ３４およびロウプリデコーダ３
６は、アドレスバスにより伝達された信号により、対応
するバンクが選択されたことを検知してコマンドデータ
バス５３ｂからのコマンド信号に応じてアドレス信号の
取込を行なう。取込まれたデータをラッチする回路より
もアドレスデータバスおよびコマンドデータバス側の回
路は階層電源構成となっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、外部クロック信号に同期して動作する半
導体記憶装置に関する。

【０００２】

【従来の技術】近年のマイクロプロセッサ（以下、ＭＰ
Ｕと称す）の動作速度の向上に伴い、主記憶装置として
用いられるダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称す）等の高速アクセスを実現するため
に、クロック信号に同期して動作する同期型ＤＲＡＭ
（シンクロナスＤＲＡＭ：以下、ＳＤＲＡＭと称す）等
が用いられている。

【０００３】このような、ＳＤＲＡＭ等の内部動作の制
御は、ロウ系動作およびコラム系動作に分割して制御さ
れる。

【０００４】一方、ＳＤＲＡＭにおいては、一層の高速
動作を可能とするために、メモリセルアレイを互いに独
立動作が可能なバンクに分割した、バンク構成が用いら
れている。すなわち、各バンクごとに、その動作は、ロ
ウ系動作およびコラム系動作について独立に制御されて
いる。

【０００５】

【発明が解決しようとする課題】ところで、ＳＤＲＡＭ
は、高集積化のために、トランジスタサイズは一層減少
する傾向にあり、その信頼性確保のためには、動作電源
電圧を低下させる必要がある。このような低い動作電源
電圧においても、トランジスタを動作させるために、ト
ランジスタのしきい値を低下させることが一般に行なわ
れる。しかしながら、しきい値の低下は、同時に、トラ
ンジスタの遮断状態におけるリーク電流の増大を招いて
しまう。

【０００６】さらに、上述したように、多バンク構成の
ＳＤＲＡＭにおいては、制御用回路の構成が複雑とな
り、チップ全体としての回路数が増加し、待機動作時お
よび活性動作時のリーク電流が増加する傾向にある。

【０００７】しかしながら、このような待機動作時およ
び活性動作時におけるリーク電流の増加は、たとえば、
バッテリ動作を行なうような携帯機器においてＳＤＲＡ
Ｍが用いられる場合には、その低減を図ることが必須の
課題である。

【０００８】［バンク数を増加させる構成の問題点］一
般にＳＤＲＡＭにおいては、高速動作を実現するため
に、２または４バンクの構成が用いられることが一般的
である。

【０００９】さらに、ランバスＳＬＤＲＡＭ等では、さ
らに、８または１６バンクという多バンク化が要求され
ている。

【００１０】また、同一チップ上にメモリ回路とロジッ
ク回路とを混載させる場合を考えると、チップ内のデー
タ伝達のバス幅の増加（多ビット化）も要求されてい
る。

【００１１】マルチバンク構成のＤＲＡＭに関する技術
は、例えば、Yoo et al.“A 32-Bank 1 Gb Self-Storob
ing Synchronous DRAM with 1 GByte/s Bandwidth ”,
IEEEJournal of Solid-State Circuits, VOL.31, No.1
1, p.p.1635 〜1642 Nov. 1996に開示されている。（以
下、従来の技術１という）図３５は、従来の技術１によ
るマルチバンク構成ＤＲＡＭ４０００のメモリセルアレ
イ部の構成を概略的に示す図である。

【００１２】図３５を参照して、メモリセルアレイ部
は、メモリセルアレイ４５００と行デコーダ４５２０と
列デコーダ４５３０とを備える。メモリセルアレイ４５
００は、列方向に垂直な方向に沿って８個のバンクに分
割されており、各々のバンクはサブアレイ４５１０を含
む。また、各々のサブアレイにはデータ保持を行なうメ
モリセルが含まれる。

【００１３】マルチバンク構成ＤＲＡＭ４０００は、ア
ドレス信号を受けて選択されたメモリセルを含むバンク
を活性化し、行デコーダ４５２０および列デコーダ４５
３０によって選択されたメモリセルのデータの読出ある
いは書込動作を行なう。

【００１４】ところで、メモリセル４５００内で同一の
行アドレスを有するメモリセルは、同一のバンクに属し
ており、１本のメインワード線に接続されるている。こ
のため、１回の行選択動作に伴って、同一行に含まれる
全てのメモリセルに対応するセンスアンプを活性化させ
る必要があり、消費電力の低減を図ることが難しい。さ
らには、各バンク毎にローカルなコラムデコーダが必要
となるため、バンク数の増加に伴ない、ローカルコラム
デコード回路帯の面積が増大し、チップ面積のが増大し
てしまうという問題点がある。

【００１５】〔従来の技術２〕このような問題点を解消
するために、各々のバンクを行方向に垂直な方向に分割
するマルチバンク構成ＤＲＡＭの技術が、特開平９−７
３７７６に開示されている。（以下、従来の技術２とい
う）図３６は、従来の技術２によるマルチバンク構成Ｄ
ＲＡＭ５０００のメモリセルアレイ部の構成を概略的に
示す図である。

【００１６】図３６を参照して、メモリセルアレイ部
は、メモリセルアレイ５５００と行デコーダ５５２０と
ワード線ドライバ５５２５と列デコーダ５５３０とを備
える。

【００１７】メモリセルアレイ５５００は、列方向にお
互いに分割された４つのバンクを備える。さらに各々の
バンクは、サブアレイ５５１０に分割されている。サブ
アレイ５５１０には、データの記憶を行なう複数のメモ
リセルが含まれている。

【００１８】マルチバンク構成ＤＲＡＭ５０００におい
ては、同一の列アドレスを有するメモリセルは同一バン
クに含まれており、各々のバンクはサブカラムデコーダ
５５３１〜５５３４を備える。よって、コラム選択線５
７００は各々の列に対して１本ずつ設ければよい。

【００１９】図３７は、マルチバンク構成ＤＲＡＭ５０
００のワード選択線の構造を示すための図である。

【００２０】図３７を参照して、マルチバンク構成ＤＲ
ＡＭは、指定された行アドレスのメモリセルを選択する
ために、全バンクに共通の信号線として各行に対応して
設けられるメインワード線５７１０と、同一バンク内に
おいて、対応する行の選択を行なうサブワード線５７２
０と、上記メインワード線５７１０とサブワード線５７
２０とを対応付ける論理ゲート５７３０とを備える。

【００２１】メインワード線５７１０は、論理ゲート５
７３０を介して各バンクのサブワード線５７２０と接続
されている。論理ゲート５７３０は、各バンクにおいて
各行ごとに設けられており、メインワード線５７１０と
バンク選択信号Ｂ１〜Ｂ４を受ける。論理ゲート５７３
０は、両者の論理積を取ることにより、選択されたバン
クにおいて活性状態となっているメインワード線５７１
０に対応するサブワード線を選択状態し、データの読み
出し動作を開始する。

【００２２】このような構成では、ローカルコラムデコ
ーダ帯の面積によるチップ面積の増大は最小限に抑えら
れ、かつ、センスアンプ帯がバンク分割され、分割して
動作するため、消費電力増大の問題もない。

【００２３】ところが、分割するバンク数が多くなると
１つのバンクから一度に取り出せるデータの数が少なく
なり、多ビット化には不適当であるという問題が生じ
る。

【００２４】本発明は、上記のような問題点を解決する
ためになされたものであって、その目的は、記憶容量の
大きなＳＤＲＡＭ等においても、その制御用回路構成を
簡略化し、チップ面積全体に占める制御用回路の占有面
積の小さい同期型半導体記憶装置を提供することであ
る。

【００２５】この発明のさらに他の目的は、ＳＤＲＡＭ
等において、記憶容量が増大した場合においても、待機
動作時および活性動作時におけるリーク電流を低減させ
ることが可能な同期型半導体記憶装置を提供することで
ある。

【００２６】この発明のさらに他の目的は、バンク数を
増加させた場合でも、チップ面積の増大や消費電流の増
加を抑制しつつ、同時に多ビットのデータを入出力する
ことが可能な同期型半導体記憶装置を提供することであ
る。

【００２７】

【課題を解決するための手段】請求項１記載の同期型半
導体記憶装置は、外部クロック信号に同期して、アドレ
ス信号と制御信号とを受け、かつ記憶データを授受する
同期型半導体記憶装置であって、行列状に配置される複
数のメモリセルを有するメモリセルアレイを備え、メモ
リセルアレイは、複数のメモリセルブロックに分割さ
れ、外部クロック信号に同期した内部クロック信号を出
力する内部同期信号発生回路と、内部クロック信号に同
期して、外部からアドレス信号を取りこむアドレス信号
入力回路と、複数のメモリセルブロックに共通に設けら
れ、アドレス信号入力回路からのアドレス信号を伝達す
るアドレスバスと、メモリセルブロックに対応して設け
られ、アドレスバスからのアドレス信号に応じてメモリ
セルを選択する複数の選択回路とをさらに備え、選択回
路は、アドレス信号に基づいて、対応するメモリセルブ
ロックが選択されたことに応じて活性化される。

【００２８】請求項２記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成において、
メモリセルブロックは、独立に読出動作および書込み動
作が可能なバンクである。

【００２９】請求項３記載の同期型半導体記憶装置は、
請求項２記載の同期型半導体記憶装置の構成に加えて、
制御信号に応じて、同期型半導体記憶装置の動作を制御
する内部制御信号を出力する中央制御回路と、複数のメ
モリセルブロックに共通に設けられ、内部制御信号を伝
達するコマンドデータバスとをさらに備え、選択回路
は、内部制御信号およびアドレス信号に基づいて、対応
するメモリセルブロックが選択されたことに応じて活性
化される。

【００３０】請求項４記載の同期型半導体記憶装置は、
請求項２記載の同期型半導体記憶装置の構成に加えて、
制御信号に応じて、同期型半導体記憶装置の動作を制御
する内部制御信号を出力する中央制御回路と、複数のメ
モリセルブロックに共通に設けられ、内部制御信号を伝
達するコマンドデータバスとをさらに備え、内部制御信
号は、行系回路の活性化を指示する行活性化信号と、列
系回路の活性化を指示する列活性化信号とを含み、各選
択回路は、対応するメモリセルブロックの行を選択する
行選択回路と、対応するメモリセルブロックの列を選択
する列選択回路とを含み、行選択回路は、行選択活性化
信号の活性化と、アドレス信号に応じて対応するメモリ
セルブロックが選択されたことに応じて、アドレスバス
から行アドレスを取りこみ、列選択回路は、列選択活性
化信号の活性化と、アドレス信号に応じて対応するメモ
リセルブロックが選択されたことに応じて、アドレスバ
スから列アドレスを取りこむ。

【００３１】請求項５記載の同期型半導体記憶装置は、
請求項３記載の同期型半導体記憶装置の構成に加えて、
メモリセルブロックに対応して設けられ、コマンドデー
タバスからの内部制御信号に応じて対応するメモリセル
ブロックの動作を制御する複数のローカル制御回路をさ
らに備え、ローカル制御回路は、アドレス信号に基づい
て、対応するメモリセルブロックが選択されたことに応
じて、内部制御信号を取りこむ。

【００３２】請求項６記載の同期型半導体記憶装置は、
請求項３記載の同期型半導体記憶装置の構成に加えて、
メモリセルブロックに対応して設けられ、コマンドデー
タバスからの内部制御信号に応じて対応するメモリセル
ブロックの動作を制御する複数のローカル制御回路をさ
らに備え、ローカル制御回路は、内部制御信号およびア
ドレス信号に基づいて、対応するメモリセルブロックが
選択されたことに応じて、内部制御信号を取りこむ制御
信号取込回路と、制御信号取込回路からの信号レベルを
保持する第１のレベル保持回路とを含み、中央制御回路
からの内部制御信号は、第１のレベル保持回路における
信号レベルの保持動作が完了後に非活性化される。

【００３３】請求項７記載の同期型半導体記憶装置は、
請求項６記載の同期型半導体記憶装置の構成において、
制御信号取込回路は、第１のレベル保持回路における信
号レベルの保持動作が完了後にリセットされる。

【００３４】請求項８記載の同期型半導体記憶装置は、
請求項７記載の同期型半導体記憶装置の構成において、
制御信号取込回路は、中央制御回路により制御され、待
機動作モード時のリーク電流を低減する階層電源回路
と、階層電源回路を介して電源電位が供給され、コマン
ドデータバスからの内部制御信号を第１のレベル保持回
路に伝達する駆動回路とをさらに含み、階層電源回路
は、第１のレベル保持回路における信号レベルの保持動
作が完了後に待機動作モードとなる。

【００３５】請求項９記載の同期型半導体記憶装置は、
請求項３記載の同期型半導体記憶装置の構成において、
選択回路は、内部制御信号およびアドレス信号に基づい
て、対応するメモリセルブロックが選択されたことに応
じて、アドレス信号を取りこむアドレス信号取込回路
と、アドレス信号取込回路からの信号レベルを保持する
第２のレベル保持回路とを含む。

【００３６】請求項１０記載の同期型半導体記憶装置
は、請求項９記載の同期型半導体記憶装置の構成におい
て、アドレス信号取込回路は、第２のレベル保持回路に
おける信号レベルの保持動作が完了後にリセットされ
る。

【００３７】請求項１１記載の同期型半導体記憶装置
は、外部クロック信号に同期して、アドレス信号と制御
信号とを受け、かつ記憶データを授受する同期型半導体
記憶装置であって、行列状に配置される複数のメモリセ
ルを有するメモリセルアレイを備え、メモリセルアレイ
は、複数のメモリセルブロックに分割され、外部クロッ
ク信号に同期した内部クロック信号を出力する内部同期
信号発生回路と、内部クロック信号に同期して外部から
制御信号を取りこみ、同期型半導体記憶装置の動作を制
御する内部制御信号を出力する中央制御回路と、複数の
メモリセルブロックに共通に設けられ、内部制御信号を
伝達するコマンドデータバスと、メモリセルブロックに
対応して設けられ、コマンドデータバスからの内部制御
信号に応じて対応するメモリセルブロックの動作を制御
する複数のローカル制御回路とをさらに備え、ローカル
制御回路は、対応するメモリセルブロックが選択された
ことに応じて、内部制御信号を取りこむ。

【００３８】請求項１２記載の同期型半導体記憶装置
は、請求項１１記載の同期型半導体記憶装置の構成にお
いて、メモリセルブロックは、独立に読出動作および書
込み動作が可能なバンクである。

【００３９】請求項１３記載の同期型半導体記憶装置
は、請求項１２記載の同期型半導体記憶装置の構成に加
えて、内部クロック信号に同期して、外部からアドレス
信号を取りこむアドレス信号入力回路と、複数のメモリ
セルブロックに共通に設けられ、アドレス信号入力回路
からのアドレス信号を伝達するアドレスバスとをさらに
備え、ローカル制御回路は、アドレス信号に基づいて、
対応するメモリセルブロックが選択されたことに応じて
内部制御信号を取りこむ。

【００４０】請求項１４記載の同期型半導体記憶装置
は、請求項１３記載の同期型半導体記憶装置の構成にお
いて、ローカル制御回路は、内部制御信号およびアドレ
ス信号に基づいて、対応するメモリセルブロックが選択
されたことに応じて、内部制御信号を取りこむ制御信号
取込回路と、制御信号取込回路からの信号レベルを保持
する第１のレベル保持回路とを含む。

【００４１】請求項１５記載の同期型半導体記憶装置
は、請求項１３記載の同期型半導体記憶装置の構成にお
いて、ローカル制御信号が、対応するメモリセルブロッ
クが選択されたことに応じて取りこむ内部制御信号は、
対応するメモリセルブロックの行系の動作に対する制御
信号である。

【００４２】請求項１６記載の同期型半導体記憶装置
は、請求項１４記載の同期型半導体記憶装置の構成にお
いて、中央制御回路からの内部制御信号は、第１のレベ
ル保持回路における信号レベルの保持動作が完了後に非
活性化される。

【００４３】請求項１７記載の同期型半導体記憶装置
は、請求項１４記載の同期型半導体記憶装置の構成にお
いて、制御信号取込回路は、第１のレベル保持回路にお
ける信号レベルの保持動作が完了後にリセットされる。

【００４４】請求項１８記載の同期型半導体記憶装置
は、請求項１４記載の同期型半導体記憶装置の構成に加
えて、メモリセルブロックに対応して設けられ、アドレ
スバスからのアドレス信号に応じてメモリセルの行を選
択する複数の行選択回路と、メモリセルブロックの行に
対応して設けられ、行選択回路により選択的に活性化さ
れる複数のワード線とをさらに備え、行選択回路は、内
部制御信号およびアドレス信号に基づいて、対応するメ
モリセルブロックが選択されたことに応じて、アドレス
信号を取りこむアドレス信号取込回路と、アドレス信号
取込回路からの信号レベルを保持する第２のレベル保持
回路とを含み、第２のレベル保持回路は、ワード線ごと
に設けられるラッチ回路を含む。

【００４５】請求項１９記載の同期型半導体記憶装置
は、請求項１４記載の同期型半導体記憶装置の構成に加
えて、メモリセルブロックは、複数のサブメモリセルブ
ロックに分割され、メモリセルブロックに対応して設け
られ、アドレスバスからのアドレス信号に応じてメモリ
セルの行を選択する複数の行選択回路と、メモリセルブ
ロックの行に対応して、複数のサブメモリセルブロック
に共通に設けられ、行選択回路により選択的に活性化さ
れる複数のメインワード線と、サブメモリセルブロック
の行に対応して設けられ、対応するメインワード線が選
択的に活性化されるのに応じて行選択回路により活性化
される複数のサブワード線とをさらに備え、行選択回路
は、内部制御信号およびアドレス信号に基づいて、対応
するメモリセルブロックが選択されたことに応じて、ア
ドレス信号を取りこむアドレス信号取込回路と、アドレ
ス信号取込回路からの信号レベルを保持する第２のレベ
ル保持回路とを含み、第２のレベル保持回路は、サブワ
ード線ごとに設けられるラッチ回路を含む。

【００４６】請求項２０記載の同期型半導体記憶装置
は、外部クロック信号に同期して、アドレス信号と制御
信号とを受け、かつ記憶データを授受する同期型半導体
記憶装置であって、行列状に配置される複数のメモリセ
ルを有するメモリセルアレイを備え、メモリセルアレイ
は、第１複数個の列および第２複数個の行に配置される
複数のメモリセルブロックに分割され、外部クロック信
号に同期した内部クロック信号を出力する内部同期信号
発生回路と、内部クロック信号に同期して、外部からア
ドレス信号を取りこむアドレス信号入力回路と、複数の
メモリセルブロックに共通に設けられ、アドレス信号入
力回路からのアドレス信号を伝達するアドレスバスと、
メモリセルブロックに対応して設けられ、アドレスバス
からのアドレス信号に応じてメモリセルを選択する複数
の選択回路とをさらに備え、選択回路は、アドレス信号
に基づいて、対応するメモリセルブロックが選択された
ことに応じて活性化される。

【００４７】請求項２１記載の同期型半導体記憶装置
は、請求項２０記載の同期型半導体記憶装置の構成に加
えて、メモリセルブロックは、独立に読出動作および書
込み動作が可能なバンクである。

【００４８】請求項２２記載の同期型半導体記憶装置
は、請求項２１記載の同期型半導体記憶装置の構成に加
えて、制御信号に応じて、同期型半導体記憶装置の動作
を制御する内部制御信号を出力する中央制御回路と、複
数のメモリセルブロックに共通に設けられ、内部制御信
号を伝達するコマンドデータバスとをさらに備え、内部
制御信号は、行系回路の活性化を指示する行活性化信号
と、列系回路の活性化を指示する列活性化信号とを含
み、各選択回路は、対応するメモリセルブロックの行を
選択する行選択回路と、対応するメモリセルブロックの
列を選択する列選択回路とを含み、行選択回路は、行選
択活性化信号の活性化と、アドレス信号に応じて対応す
るメモリセルブロックが選択されたことに応じて、アド
レスバスから行アドレスを取込んで保持し、列選択回路
は、列選択活性化信号の活性化と、アドレス信号に応じ
て対応するメモリセルブロックが選択されたことに応じ
て、アドレスバスから列アドレスを取込んで保持する。

【００４９】請求項２３記載の同期型半導体記憶装置
は、請求項２２記載の同期型半導体記憶装置の構成に加
えて、複数のメモリセルブロックは、複数のバンクグル
ープに分割され、行選択回路は、バンクグループに対応
してそれぞれ設けられ、アドレスバスおよびコマンドデ
ータバスからの信号を受け、行選択活性化信号の活性化
と、アドレス信号に応じて対応するメモリセルブロック
が選択されたことに応じて、アドレスバスから行アドレ
スを取込んで保持する複数のメイン行選択回路と、メモ
リセルブロックにそれぞれ対応して設けられ、メイン行
選択回路に保持された行アドレス信号を受けて保持し、
対応するメモリセル行を選択するための信号を生成する
複数のサブ行選択回路とを含む。

【００５０】請求項２４記載の同期型半導体記憶装置
は、請求項２１記載の同期型半導体記憶装置の構成に加
えて、選択回路は、内部制御信号およびアドレス信号に
基づいて、対応するメモリセルブロックが選択されたこ
とに応じて、アドレス信号を取りこむアドレス信号取込
回路と、アドレス信号取込回路からの信号レベルを保持
するレベル保持回路とを含む。

【００５１】請求項２５記載の同期型半導体記憶装置
は、請求項２４記載の同期型半導体記憶装置の構成に加
えて、アドレス信号取込回路は、レベル保持回路におけ
る信号レベルの保持動作が完了後にリセットされる。

【００５２】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態の同期型半導体記憶装置１０００の構成を
示す概略ブロック図である。

【００５３】図１を参照して、同期型半導体記憶装置１
０００は、外部制御信号入力端子群１０を介して与えら
れる外部制御信号／ＲＡＳ、／ＣＡＳ、／Ｗ、／ＣＳ等
を受けて、これをデコードし、内部制御信号を発生する
コントロール回路２０と、コントロール回路２０から出
力される内部制御信号を伝達するコマンドデータバス５
３ａおよび５３ｂと、メモリセルが行列状に配列される
メモリセルアレイ１００とを備える。

【００５４】メモリセルアレイ１００は、図１に示すと
おり、全部で１６個のメモリセルブロック１００ａ〜１
００ｂに分割配置されている。たとえば、同期型半導体
記憶装置１０００の記憶容量が１Ｇビットである場合、
各メモリセルブロックは６４Ｍビットの容量を有する。
各ブロックは、独立にバンクとして動作し得る構成とな
っている。

【００５５】同期型半導体記憶装置１０００は、さら
に、クロック信号入力端子１６に与えられる外部クロッ
ク信号Ｅｘｔ．ＣＬＫを受け、コントロール回路２０に
より制御されて同期動作を開始し、内部クロック信号ｉ
ｎｔ．ＣＬＫを出力する内部同期信号発生回路１８を含
む。

【００５６】内部同期信号発生回路１８は、たとえば、
ディレロックドループ回路（以下、ＤＬＬ回路と称す）
等により、外部クロック信号Ｅｘｔ．ＣＬＫに対して、
同期した内部クロック信号ｉｎｔ．ＣＬＫを生成する。

【００５７】アドレス信号入力端子群１２を介して与え
られる外部アドレス信号Ａ０〜Ａｉ（ｉ：自然数）は、
コントロール回路２０の制御の下に、内部クロック信号
ｉｎｔ．ＣＬＫに同期して、同期型半導体記憶装置１０
００内に取込まれる。

【００５８】外部アドレス信号Ａ０〜Ａｉのうち、所定
数のビット数のデータは、アドレスバス５１ａを介し
て、バンクデコーダ２２に与えられる。バンクデコーダ
２２からは、アドレスバス５１ｂおよび５１ｃを介し
て、デコードされたバンクアドレスＢ０〜Ｂ７が、各バ
ンクに伝達される。

【００５９】一方、アドレス信号入力端子群１２に与え
られるその他の外部アドレス信号は、アドレスバス５０
ａおよび５０ｂを介して、アドレスドライバ５２に伝達
される。アドレスドライバ５２からさらに、アドレスバ
ス５０ｃを介して、アドレス信号は各バンク（メモリセ
ルブロック）に伝達される。

【００６０】同期型半導体記憶装置１０００は、さら
に、メモリセルブロックの対ごとに設けられ、コントロ
ール回路２０の制御の下に、アドレスバス５０ｃにより
伝達されたロウアドレスをラッチし、プリデコードする
ロウプリデコーダ３６と、ロウプリデコーダ３６からの
出力をもとに選択されたメモリセルブロックの対応する
行（ワード線）を選択するロウデコーダ４４と、メモリ
セルブロックごとに設けられ、コントロール回路２０の
制御の下に、アドレスバス５０ｃにより伝達された列ア
ドレスをラッチし、プリデコードするコラムプリデコー
ダ３４と、プリデコーダ３４からの出力を伝達するコラ
ムプリデコーダ線４０と、コラムプリデコーダ線４０か
らの出力をもとに選択されたメモリセルブロックの対応
する列（ビット線対）を選択するコラムデコーダ４２と
を含む。

【００６１】同期型半導体記憶装置１０００は、さら
に、チップ中央部の長辺方向に沿う領域であって、外部
制御信号入力端子群１０およびアドレス信号入力端子群
１２が設けられる領域の外側に、それぞれ配置されるデ
ータ入力端子ＤＱ０〜ＤＱ１５およびＤＱ１６〜ＤＱ３
１と、データ入出力端子ＤＱ０〜ＤＱ３１にそれぞれ対
応して設けられる入出力バッファ回路１４ａ〜１４ｆ
と、入出力バッファと対応するメモリセルブロックとの
間でデータの伝達を行なうデータバス５４と、メモリセ
ルブロック１００ａ〜１００ｂにそれぞれ対応して設け
られ、データバス５４と選択されたメモリセル列との間
でデータの授受を行なうリード／ライトアンプ３８とを
含む。

【００６２】外部制御信号入力端子群１０へ与えられる
信号／ＲＡＳは、同期型半導体記憶装置１０００の内部
動作を開始させ、かつ内部動作の活性期間を決定するロ
ウアドレスストローブ信号である。この信号／ＲＡＳの
活性化に応じて、ロウデコーダ４４等のメモリセルアレ
イ１００の行を選択する動作と関連する回路は活性状態
とされる。

【００６３】外部制御信号入力端子群１０へ与えられる
信号／ＣＡＳは、コラムアドレスストローブ信号であ
り、メモリセルアレイ１００における列を選択する回路
を活性状態とする。

【００６４】外部制御信号入力端子群１０へ与えられる
信号／ＣＡＳは、この同期型半導体記憶装置１０００が
選択されることを示すチップセレクト信号であり、信号
／Ｗは、同期型半導体記憶装置１０００の書込動作を指
示する信号である。

【００６５】信号／ＣＳ、信号／ＲＡＳ、信号／ＣＡＳ
および信号／Ｗの取込動作は、内部クロック信号ｉｎ
ｔ．ＣＬＫに同期して行なわれる。

【００６６】また、アドレス信号入力端子群１２に与え
られるアドレス信号の取込動作や、データ入出力端子Ｄ
Ｑ０〜ＤＱ３１を介してのデータの授受も内部クロック
信号ｉｎｔ．ＣＬＫに同期して行なわれる。

【００６７】図２は、図１に示した同期型半導体記憶装
置１０００における内部クロック信号ｉｎｔ．ＣＬＫを
外部制御信号入力端子群１０中の入力端子およびデータ
入力端子ＤＱ０〜ＤＱ１５に、それぞれ分配する構成を
示す概念図である。

【００６８】図２を参照して、クロック信号入力端子１
６に与えられた外部クロック信号Ｅｘｔ．ＣＬＫは、バ
ッファ回路６０を介して、内部同期信号発生回路１８に
与えられる。

【００６９】内部同期信号発生回路１８から出力される
内部クロック信号ｉｎｔ．ＣＬＫは、まず、バッファ回
路６８に与えられる。バッファ回路６８の出力は２分割
され、その一方はバッファ回路７０に、他方はバッファ
回路８０にそれぞれ与えられる。

【００７０】バッファ回路７０の出力は、さらに２分割
されて、それぞれバッファ回路７２ａ、７２ｂに与えら
れる。

【００７１】バッファ回路７２ａの出力は、さらに２分
割されて、それぞれバッファ回路７４ａ、７４ｂに与え
られる。

【００７２】一方、バッファ回路７２ｂの出力も、さら
に２分割されて、それぞれバッファ回路７４ｃ、７４ｄ
に与えられる。

【００７３】バッファ回路７４ａ、７４ｂ、７４ｃおよ
び７４ｄの出力は、さらに、それぞれ２分割された上
で、それぞれ、バッファ回路７６ａおよび７６ｂ、バッ
ファ回路７６ｃおよび７６ｄ、バッファ回路７６ｅおよ
び７６ｆ、バッファ回路７６ｇおよび７６ｈに与えられ
る。

【００７４】すなわち、バッファ回路７０の出力は、順
次、２分割され最終的に８つのクロック信号に分割され
る。この８つのクロック信号は、それぞれ、配線７８ａ
〜７８ｈに与えられる。配線７８ａ〜７８ｈのそれぞれ
の端部から供給されるクロック信号に同期して、外部制
御信号入力端子群１０から外部制御信号の取込が行なわ
れる。

【００７５】配線７８ｈの端部からのクロック信号は、
レプリカバッファ回路６２および遅延調整回路６４を介
して、内部同期信号発生回路１８に与えられる。内部同
期信号発生回路１８は、遅延調整回路６４からの出力と
バッファ回路６０から与えられる外部クロック信号Ｅｘ
ｔ．ＣＬＫの位相を同期させて、内部クロック信号ｉｎ
ｔ．ＣＬＫを生成する。

【００７６】ここで、遅延調整回路６４が存在しない場
合を想定すると、バッファ回路６０とレプリカバッファ
回路６２とは同様の構成を有するので、バッファ回路６
０に与えられる外部クロック信号Ｅｘｔ．ＣＬＫと、レ
プリカバッファ回路６２に与えられる配線７８ｈ上のク
ロック信号との位相が等しくなるように調整されること
になる。ここで、配線７８ｈ上のクロック信号と、他の
配線７８ａ〜７８ｇ上のクロック信号の位相も等しくな
っている。

【００７７】すなわち、外部制御信号の取込動作は、外
部クロック信号Ｅｘｔ．ＣＬＫに同期して行なわれるこ
とになる。

【００７８】ここで、遅延調整回路６４が設けられてい
るのは、外部クロック信号Ｅｘｔ．ＣＬＫの振幅レベル
やその周期に対するクロック信号の活性期間の比など
が、内部クロック信号ｉｎｔ．ＣＬＫの対応量と異なる
ために、その調整を行なう必要があるためである。

【００７９】なお、以上の説明では、外部制御信号入力
端子群１０に対する内部クロック信号ｉｎｔ．ＣＬＫの
分配の構成について説明したが、図２にも示すとおり、
同様の構成が、データ入出力端子群ＤＱ０〜ＤＱ１５に
対応しても設けられている。

【００８０】すなわち、バッファ回路６８の出力のうち
の他方は、バッファ回路８０に与えられ、順次２分割さ
れた結果、最終的にはバッファ回路８６ａ〜８６ｈの出
力に分割される。バッファ回路８６ａ〜８６ｈから出力
される内部クロック信号に同期して、データ入出力端子
群ＤＱ０〜ＤＱ１５と外部との間でデータの授受が行な
われる。

【００８１】さらに、図２においては、外部制御信号入
力端子群１０およびデータ入出力端子群ＤＱ０〜ＤＱ１
５に対する内部クロック信号ｉｎｔ．ＣＬＫの分配の構
成について説明したが、同様の構成が、アドレス信号入
力端子群１２、データ入出力端子群ＤＱ１６〜ＤＱ３１
に対応して設けられている。このような構成とすること
で、アドレス信号の取込や、データ信号の授受も外部ク
ロック信号Ｅｘｔ．ＣＬＫに同期して行なわれることに
なる。

【００８２】図３は、図１に示した同期型半導体記憶装
置１０００の構成のうち、アドレス信号入力端子群１２
およびアドレスバス５０ａ、５０ｂ、５０ｃ、５１ａ、
５１ｂおよび５１ｃ、コマンドデータバス５３ａおよび
５３ｂの構成を示す概略ブロック図である。

【００８３】アドレス信号入力端子群１２のうち、アド
レス信号入力端子群１２ａに与えられるアドレス信号の
上位ビットのデータは、それぞれ内部クロック信号ｉｎ
ｔ．ＣＬＫに同期して動作する入力バッファ１３ａ〜１
３ｃにより、バンクアドレスバス５１ａに出力される。
バンクアドレスバス５１ａからのデータを受けて、バン
クデコーダ２２は、デコードした信号を、バンクアドレ
スバス５１ｂおよび５１ｃを介して、それぞれのメモリ
セルブロック（バンク）に伝達する。

【００８４】アドレス信号入力端子群１２のうち、アド
レス信号入力端子群１２ｂに与えられるアドレス信号の
下位のビットのデータは、それぞれ内部クロック信号ｉ
ｎｔ．ＣＬＫに同期して動作する入力バッファ１３ｄ〜
１３ｇにより、アドレスデータバス５０ａおよび５０ｂ
を介して、アドレスドライバ５２に与えられる。アドレ
スドライバ５２は、アドレス信号をアドレスデータバス
５０ｃを介して、各バンク（メモリセルブロック）に伝
達する。

【００８５】コントロール回路２０は、制御信号入力端
子群１０に与えられたコマンドデータを受けて、デコー
ドし、デコードしたコマンドデータをコマンドデータバ
ス５３ａおよび５３ｂを介して、各メモリセルブロック
（バンク）に伝達する。

【００８６】各バンクのうち、たとえばメモリセルブロ
ック１００ｅは、さらにメモリセルサブブロック１００
ｅａおよび１００ｅｂに分割されている。

【００８７】ロウプリデコーダ３６のうち、メモリセル
サブブロック１００ｅａに対してはロウプリデコーダ３
６ａが、メモリセルサブブロック１００ｅｂに対しては
ロウプリデコーダ３６ｂが対応している。ロウプリデコ
ーダ３６ａは、バンクアドレスバス５１ｃにより伝達さ
れるバンクアドレスに応じて、バンク１００ｅが選択さ
れたことを検知し、かつコマンドデータバス５３ｂによ
り、行系の動作が指示されていることを検知すると活性
化し、アドレスバス５０ｃからアドレスデータを、コマ
ンドデータバス５３ｂからコマンドデータをそれぞれ取
込む。これに応じて、ロウプリデコーダ３６ａは、プリ
デコードしたアドレス信号をロウデコーダ４４に出力す
る。

【００８８】ロウプリデコーダ３６ｂ〜３６ｄについて
も、同様の動作をする。コラムプリデコーダ３４のう
ち、メモリセルブロック１００ｅａに対応して設けられ
るコラムプリデコーダ３４ａは、バンクアドレスバス５
１ｃを介して伝達されたバンクアドレスに応じて、メモ
リセルブロック１００ｅが選択され、かつコマンドデー
タバス５３ｂにより、列系の動作が活性化されているこ
とを検知すると、それに応じて、アドレスバス５０ｃか
ら対応するアドレスデータを取込む。

【００８９】コラムプリデコーダ３４ａは、取込んだ列
アドレスデータをプリデコードし、対応するコラムプリ
デコーダ線４０に対してプリデコードされた列アドレス
信号を出力する。

【００９０】図４は、図３に示した構成のうち、ロウプ
リデコーダ３６の構成を説明する概略ブロック図であ
る。

【００９１】コマンドアドレスバス５３ｂは、ロウ系の
回路動作を活性化することを指示する信号Ｒｏｗ、コラ
ム系の回路動作を活性化することを指示する信号Ｃｌ
ｍ、内部回路の回路動作の活性化を指示する信号ＡＣ
Ｔ、バンクのリセット（プリチャージ）を指示する信号
ＰＣ、すべてのバンクのプリチャージを指示する信号Ａ
ＰＣ、ビット線等のイコライズが解除されることや、不
使用ビット線をセンスアンプより切り離す作業を行なう
ことを指示する信号ＥＱ、ワード線の活性化を指示する
信号ＲＸＴ、センスアンプの活性化を指示する信号ＳＥ
等の伝達を行なう。

【００９２】バンクアドレスバス５１ｃは、バンクデコ
ーダ２２によりデコードされたバンクアドレス信号Ｂ０
〜Ｂ７を伝達する。アドレスバス５０ｃは、アドレスド
ライバ５２からのアドレス信号の伝達を行なう。

【００９３】バンクアドレス信号のうち、たとえばビッ
トデータＢ７が活性状態となり、かつ信号Ｒｏｗが活性
状態となると、ＡＮＤ回路２０３からは活性状態の信号
が出力され、これに応じてワンショットパルス発生回路
２０４から活性なワンショットパルスが出力される。

【００９４】これに応じて、ドライバ回路２０６が活性
化され、信号ＡＣＴのレベルが取込まれて、レベル保持
回路２０８にそのレベルが保持される。

【００９５】同様にワンショットパルス発生回路２０４
からの信号に応じて、ドライバ回路２１０が活性化し、
信号ＰＣのレベルを受けて、レベル保持回路２１２がそ
のレベルを保持する。一方、ドライバ回路２１０からの
出力を受けて、ワンショットパルス発生回路２１４は、
レベル保持回路２０８に対してリセット信号を出力す
る。インバータ２２０は、レベル保持回路２０８からの
出力信号に応じて、活性化され、信号ＥＱを受けて出力
する。一方、ＮＯＲ回路２２２は、信号ＡＰＣおよびワ
ンショットパルス発生回路２１４からの信号を受けて、
否定論理和演算結果を出力する。フリップフロップ回路
２２４は、インバータ２２０からの出力に応じてセット
され、ＮＯＲ回路２２２からの出力に応じてリセットさ
れる。後に説明する階層電源制御信号ＳＣＲＣにより活
性化されるドライバ回路２２６は、フリップフロップ回
路２２４の出力を受けて、出力し、このドライバ回路２
２６の出力レベルを、レベル保持回路２２８が保持す
る。このレベル保持回路２２８の出力レベルは、信号
ｌ．ＥＱとして、対応するメモリセルブロックに対して
与えられる。

【００９６】同様にして、フリップフロップ回路２３４
は、レベル保持回路２０８からの信号に応じて活性化さ
れ、コマンドデータバス５３ｂを介して伝達される信号
ＲＸＴのレベルを入力として受けるインバータ２３０の
出力によりセットされ、ワンショットパルス発生回路２
１４およびコマンドデータバス５３ｂを介して伝達され
る信号ＡＰＣのレベルを受けるＮＯＲ回路２３２の出力
によりリセットされる。

【００９７】ドライバ回路２３６は、フリップフロップ
回路２３４の出力を受けて、階層電源制御信号ＳＣＲＣ
により活性化される。ドライバ回路２３６の出力レベル
は、レベル保持回路２３８により保持され、このレベル
保持回路２３８の出力レベルが、信号ｌ．ＲＸＴとし
て、対応するメモリセルブロックに出力される。

【００９８】フリップフロップ回路２４４は、コマンド
データバス５３ｂを介して伝達される信号ＳＥを受け
て、レベル保持回路２０８の出力レベルに応じて活性化
されるインバータ２４０の出力によりセットされ、ワン
ショットパルス発生回路２１４の出力信号およびコマン
ドデータバス５３ｂを介して伝達される信号ＡＰＣのレ
ベルを受けるＮＯＲ回路２４２の出力に応じてリセット
される。ドライバ回路２４６は、フリップフロップ回路
２４４の出力を受け、階層電源制御信号ＳＣＲＣにより
活性化される。ドライバ回路２４６の出力レベルは、レ
ベル保持回路２４４により保持され、このレベル保持回
路２４４の出力レベルが信号ｌ．ＳＥとして、対応する
メモリセルブロックに与えられる。

【００９９】一方、ラッチ回路２５０は、階層電源制御
信号ＳＣＲＣの活性化に応じてリセットされ、ワンショ
ットパルス発生回路２０４の活性化に応じて活性化し、
アドレスデータバス５０ｃを介して伝達されたアドレス
信号を保持する。ラッチ回路２５０からの出力は、冗長
アドレスデコーダ（図示せず）に伝達されるとともに、
プリデコーダ２５２に与えられ、プリデコードされた結
果が、階層電源制御信号ＳＣＲＣに応じて活性化される
ドライバ回路２５４に与えられる。

【０１００】ドライバ回路２５４からの出力は、それぞ
れレベル保持回路２５６により保持され、レベル保持回
路２５６が、それぞれ対応するロウプリデコーダ線に出
力される。

【０１０１】図４に示したロウプリデコーダ３６の構成
のうち、レベル保持回路２０８、２１２、２２８、２３
８および２４８ならびにレベル保持回路２５６と、対応
するメモリセルブロックを含む領域２０１は、階層電源
制御信号により制御されない領域であって、活性状態中
においても、待機状態中においても、常に電源電位Ｖｃ
ｃと接地電位Ｖｓｓとを電源電位として動作する領域で
ある。

【０１０２】これに対して、ロウプリデコーダ３６のう
ち領域２０２は、階層電源制御信号により制御されて、
信号ＳＣＲＣが活性状態である期間中は、電源電位Ｖｃ
ｃおよび接地電位Ｖｓｓとを受けて動作し、階層電源制
御信号ＳＣＲＣが不活性状態（“Ｌ”レベル）である期
間中は、電源電位Ｖｃｃよりも低い電位および接地電位
Ｖｓｓよりも高い電位をそれぞれ電源電位として動作す
る領域である。

【０１０３】［階層電源構成の概念］以下では、まず、
図４において領域２０２中の回路に対して用いられてい
る階層電源構成の概念について説明しておく。

【０１０４】図５は、階層電源構成の回路構成およびそ
の動作を説明するための図であり、図５（ａ）は、階層
電源構成により駆動されるインバータ列の構成を示す回
路図であり、図５（ｂ）は、図５（ａ）に示したインバ
ータ列の待機動作時における状態を示す図であり、図５
（ｃ）は、図５（ａ）に示したインバータ列の活性時に
おける状態を示す図である。

【０１０５】まず、図５（ａ）を参照して、インバータ
３０２、３０４、３０６および３０８は、互いにカスケ
ード接続されている。配線３１４は、電源電位Ｖｃｃを
伝達する。配線３１６は、配線３１４とｐチャネルＭＯ
Ｓトランジスタ３１０を介して接続されている。ｐチャ
ネルＭＯＳトランジスタ３１０は、そのゲートに階層電
源制御信号ＳＣＲＣの反転信号である信号／ＳＣＲＣを
受ける。

【０１０６】配線３２０は、接地電位Ｖｓｓを伝達す
る。配線３１８は、配線３２０と、ｎチャネルＭＯＳト
ランジスタ３１２を介して接続されている。ｎチャネル
ＭＯＳトランジスタ３１２のゲートは、階層電源制御信
号ＳＣＲＣを受ける。

【０１０７】インバータ３０２および３０６は、配線３
１４および配線３１８から電源電位の供給を受ける。イ
ンバータ３０４および３０８は、それぞれ配線３１６お
よび配線３２０から電源電位の供給を受ける。

【０１０８】続いて、図５（ｂ）を参照して、待機動作
時においては、信号ＳＣＲＣのレベルは“Ｌ”レベルで
あり、信号／ＳＣＲＣのレベルは“Ｈ”レベルである。
このため、ｎチャネルＭＯＳトランジスタ３１０および
ｎチャネルＭＯＳトランジスタ３１２はともにオフ状態
となっている。ところで、上述したとおり、低電源電圧
動作においても、トランジスタが高速に動作することが
可能であるように、しきい値電圧が低下された状態であ
る場合、トランジスタ３１０および３１２ならびにイン
バータ３０２〜３０８に含まれるトランジスタのそれぞ
れが遮断状態となっている場合においても、無視できな
いリーク電流が発生する。

【０１０９】図５（ｂ）においては、待機時において、
インバータ３０２への入力レベルが“Ｌ”レベルとなっ
ているものとする。これに応じて、インバータ３０４の
入力レベルは“Ｈ”レベルに、インバータ３０６の入力
レベルは“Ｌ”レベルに、インバータ３０８の入力レベ
ルは“Ｈ”レベルにそれぞれなっているものとする。

【０１１０】まず、ｎチャネルＭＯＳトランジスタ３１
２はオフ状態ではあるものの、一定のリーク電流が存在
するため、配線３１８の電位レベルは、配線３２０の電
位レベル、すなわち接地電位Ｖｓｓよりも高い電位レベ
ルとなっている。このため、インバータ３０２を構成す
るトランジスタのうち、ｎチャネルＭＯＳトランジスタ
３２２のゲートの電位レベルは“Ｌ”レベルであり、す
なわち、そのソースの電位レベルは、電位Ｖｓｓよりも
高い電位レベルとなっている。このため、ｎチャネルＭ
ＯＳトランジスタ３０２２はより強くオフ状態となるこ
とになり、インバータ３０２を介して流れるリーク電流
が減少する。

【０１１１】同様にして、ｐチャネルＭＯＳトランジス
タ３１０は遮断状態となっているものの、そのリーク電
流により、配線３１６の電位レベルは電源電位Ｖｃｃよ
りも低い値となっている。これに応じて、インバータ３
０４を構成するトランジスタのうちｐチャネルＭＯＳト
ランジスタ３０４４のソース電位は電源電位Ｖｃｃより
も低い電位レベルに、そのゲート電位はインバータ３０
２からの出力レベル、すなわち電源電位Ｖｃｃとなって
いる。このため、ｐチャネルＭＯＳトランジスタ３０４
４は、より強くオフ状態となることになり、インバータ
３０４を介してのリーク電流が減少する。

【０１１２】インバータ３０６および３０８において
も、同様にして、リーク電流が減少する。

【０１１３】すなわち、階層電源構成をとることによ
り、待機動作時におけるインバータ列３０２〜３０８の
消費電力が低減されることになる。

【０１１４】一方、図５（ｃ）を参照して、活性動作時
においては、信号ＳＣＲＣのレベルは“Ｈ”レベルに、
信号／ＳＣＲＣのレベルは“Ｌ”レベルとなって、ｐチ
ャネルＭＯＳトランジスタ３１０およびｎチャネルＭＯ
Ｓトランジスタ３１２はともにオン状態となる。

【０１１５】これに応じて、インバータ３０２〜３０８
は、いずれも電源電位Ｖｃｃおよび接地電位Ｖｓｓを受
けて動作することになる。

【０１１６】ただし、図５（ｃ）においては、インバー
タ３０２〜３０８は、いずれも電源電位Ｖｃｃおよび接
地電位Ｖｓｓにより動作するため、インバータの入力レ
ベルが“Ｈ”レベルまたは“Ｌ”レベルのいずれである
場合においても、一定量のリーク電流が発生することに
なる。

【０１１７】以上説明したような階層電源構成は、図５
（ｂ）に示したように、待機動作時における各論理ゲー
ト回路（図５（ｂ）においてはインバータ）の入力レベ
ルが固定された値となっている場合には、リーク電流を
有効に減少させることが可能である。ただし、待機動作
時における入力レベルが“Ｌ”レベルまたは“Ｈ”レベ
ルのいずれであるかが確定していない論理ゲート回路に
おいては、有効に動作することはできない。

【０１１８】このことを、図４に示したプリデコーダ回
路３６について見てみると、プリデコーダ回路３６のう
ち、領域２０２中に含まれる回路は、階層電源構成で動
作するため、バンクが活性化されない通常の待機時にお
いては、ＭＯＳトランジスタのサブスレッショルド電流
によるリーク電流を減少させることが可能である。

【０１１９】これに対して、プリデコーダ回路３６のう
ち、領域２０１中に含まれる回路、すなわちレベル保持
回路２０８、２１２、２２８、２３８、２４８および２
５６は、待機動作中においても、その保持するレベルが
動作状態によって変化するため、これらの回路について
は、階層電源構成をとっていない。

【０１２０】つまり、図４に示したプリデコーダ回路の
構成においては、チップが活性期間中であっても、メモ
リセルからのデータを読出す等の動作を行なうために、
外部からのデータを取込むための十分な期間が終了した
後には、必要部分以外の回路については階層電源構成を
とることで、サブスレッショルド電流を低減させる構成
となっている。

【０１２１】このようにして、領域２０２中に含まれる
回路について、階層電源構成をとった場合も、ラッチ回
路２２４、２３４、２４４の出力レベルに応じて動作す
るドライバ回路２２６、２３６、２４６は、そのコマン
ドレベルを伝達する最初の期間だけ動作する。コマンド
レベルがレベル保持回路２２８〜２４８に保持された後
は、ドライバ回路２２６〜２４６は、トライステート構
成をとっているため、その出力レベルはフローティング
状態となる。すなわち、このドライバ回路２２６〜２４
６よりも手前の回路系は、階層電源構成によりサブスレ
ッショルド電流を低減させる状態となっても、対応する
メモリセルブロック（バンク）に対して出力されている
動作のコマンドは、レベル保持回路２２８〜２４８によ
りその状態が保持されている。

【０１２２】ここで、領域２０２中に含まれる回路のう
ち、フリップフロップ回路２２４、２３４および２４４
を構成するＭＯＳトランジスタについては、階層電源構
成をとらず、リーク電流が十分小さくなるしきい値（以
下、ＭＶｔｈで表わす）のトランジスタで構成されてい
るものとする。

【０１２３】アドレスバス５０ｃから取込まれたアドレ
スデータも、同様にして、ラッチ回路２５０に取込まれ
た後、プリデコーダ２５２において、対応するメモリセ
ルブロックに伝搬するための処理を行なった後、ドライ
バ回路２５４において一定期間だけドライブされる。そ
の後、トライステート構成を有するドライバ回路２５４
が信号ＳＣＲＣの不活性化に伴って電源電位Ｖｃｃより
も低い電位または接地電位Ｖｓｓよりも高い電位により
動作する状態となった場合でも、ドライバ回路２５４の
出力はフローティング状態となる。

【０１２４】ドライバ回路２５４によりドライブされた
プリデコード信号のレベルは、レベル保持回路２５６に
より保持される。以上の構成により、ドライバ回路２５
４よりもコントロール回路２０よりの回路系は、階層電
源構成により、それを構成するＭＯＳトランジスタのサ
ブスレッショルド電流を低減させる方向にリセットされ
ている場合でも、メモリセルアレイに対して出力される
プリデコードアドレス信号はその状態を保持することに
なる。

【０１２５】図６は、図４に示したプリデコード回路３
６の動作を説明するためのタイミングチャートである。

【０１２６】図６において、信号Ｂ０〜Ｂ７はバンクア
ドレスを示す信号であり、信号Ｒｏｗはロウ系（行系）
の回路動作の活性化を指示するロウ系アクセス識別信号
であり、信号Ｃｌｍはコラム系（列系）の回路動作の活
性化を指示するコラム系アクセス識別信号であり、信号
ＡＣＴはコントロール回路２０から伝達されるバンク活
性化信号である。

【０１２７】さらに、フラグ信号はバンクがアクセスさ
れた（バンクがヒットした）のを受けてレベル保持回路
２０８に保持された信号であり、信ＰＣはコントロール
回路２０から伝達され、選択されたバンクのプリチャー
ジ動作を指示するプリチャージ信号であり、信号ＡＰＣ
はコントロール回路２０から伝達されすべてのバンクの
プリチャージ動作を指示するオールバンクプリチャージ
信号である。

【０１２８】信号ｌ．ＥＱはレベル保持回路２２８によ
り保持されるローカルビット線イコライズ信号であり、
信号ｌ．ＲＸＴはレベル保持回路２３８により保持され
るローカルワード線活性化信号であり、信号ｌ．ＳＥは
レベル保持回路２２８により保持されるローカルセンス
アンプ活性化信号であり、電位ＭＷＬはメモリセルブロ
ック（バンク）内のメインワード線の電位レベルであ
る。

【０１２９】信号Ａｄｄ．ラッチは、レベル保持回路２
５６に保持されるアドレス信号である。

【０１３０】つぎに、動作について説明する。時刻ｔ１
における外部クロック信号Ｅｘｔ．ＣＬＫの立上がりの
エッジにおいて、デコードされたバンクアドレスのうち
ビットＢ７が活性状態であって、対応するバンクの選択
が行なわれる。このとき、信号Ｒｏｗも活性状態である
ため、これに応じて、ワンショットパルス発生回路２０
４から活性なワンショットパルスが出力される。これに
応じて、コマンドデータバス５３ｂにより伝達されてい
る活性状態の信号ＡＣＴがドライバ回路２０６によりド
ライブされ、レベル保持回路２０８に、この活性な信号
ＡＣＴのレベルがフラグ信号として保持される。

【０１３１】フラグ信号の活性化に応じて、ラッチ回路
２２４には、コマンドデータバス５３ｂにより伝達され
た信号ＥＱのレベルが保持される。

【０１３２】時刻ｔ１においては、階層電源制御信号Ｓ
ＣＲＣも活性状態（“Ｈ”レベル）となって、領域２０
２中の回路は、すべて電源電位Ｖｃｃと接地電位Ｖｓｓ
とを受けて動作している。

【０１３３】ラッチ回路２２４に取込まれた信号ＥＱの
レベルは、ドライバ回路２２６によりドライブされ、レ
ベル保持回路２２８に内部イコライズ信号ｉｎｔ．ＥＱ
として保持される。

【０１３４】一方、時刻ｔ２において、コマンドデータ
バス５３ｂにより伝達される信号ＲＸＴが、活性状態と
なり、このレベルがラッチ回路２３４に取込まれる。こ
れに応じて、レベル保持回路２３８は、内部ワード線活
性化信号ｉｎｔ．ＲＸＴのレベルを活性状態に保持す
る。

【０１３５】続いて、時刻ｔ３において、コマンドデー
タバス５３ｂにより伝達された信号ＳＥのレベルが活性
状態となり、このレベルがラッチ回路２４４に取込まれ
る。

【０１３６】これに応じてレベル保持回路２４８は、内
部センスアンプ活性化信号ｉｎｔ．ＳＥのレベルを活性
状態に保持する。

【０１３７】内部ワード線活性化信号ｉｎｔ．ＲＸＴの
活性化に応じて、選択された行の主ワード線の電位レベ
ルが活性状態（“Ｈ”レベル）へと変化する。

【０１３８】一方、アドレスバス５０ｃを介して伝達さ
れたアドレス信号は、ラッチ回路２５０によりラッチさ
れ、プリデコーダ２５２によりプリデコードされた後、
ドライバ２５４によりドライブされ、ロウプリデコーダ
線ＰＤＬのレベルが、それぞれ対応するレベルへと駆動
される。ロウプリデコーダ線ＰＤＬのレベルによりプリ
デコーダ２５２により時刻ｔ４において、ＳＣＲＣが不
活性状態（“Ｌ”レベル）へと変化する。

【０１３９】すなわち、時刻ｔ１から時刻ｔ４までの期
間が、１個のバンクの合計の回路の動作に必要とされる
期間である。

【０１４０】信号ＳＣＲＣが不活性状態となることによ
り、領域２０２中に含まれる回路は、リーク電流が小さ
くなる動作モードへと移行する。

【０１４１】これに対し、レベル保持回路２２８、２３
８および２４８からそれぞれ出力される内部イコライズ
信号ｉｎｔ．ＥＱ、内部ワード線活性化信号ｉｎｔ．Ｒ
ＸＴおよび内部センスアンプ活性化信号ｉｎｔ．ＳＥ
は、そのレベルを保持する。

【０１４２】時刻ｔ５における外部クロック信号Ｅｘ
ｔ．ＣＬＫの立上がりのエッジにおいて、バンク信号Ｂ
７および信号Ｒｏｗが活性化状態となり、かつプリチャ
ージ信号ＰＣが活性状態となることにより、ドライバ回
路２１０を介して入力された信号ＰＣのレベルを受け
て、ワンショットパルス発生回路２１４から出力される
信号により、ＮＯＲ回路２２２、２３２および２４２が
駆動され、フリップフロップ回路２２４、２３４および
２４４のレベルがリセットされる。

【０１４３】一方、信号ＳＣＲＣも時刻ｔ５において活
性状態となるので、これに応じて、信号ｉｎｔ．ＥＱ、
ｉｎｔ．ＲＸＴおよびｉｎｔ．ＳＥもそのレベルをリセ
ットする。また、ラッチ回路２５０の保持するレベルも
信号ＳＣＲＣの活性化に応じてリセットされ、これに応
じて、ロウプリデコーダ線ＰＤＬのレベルもリセットさ
れる。

【０１４４】すなわち、時刻ｔ４からｔ５の期間におい
ては、リーク電流を減少させるために、領域２０２中に
含まれる回路はリセットされてしまうが、信号ｉｎｔ．
ＥＱ、信号ｉｎｔ．ＲＸＴ、信号ｉｎｔ．ＳＥおよびロ
ウプリデコーダ線ＰＤＬのレベルは、すべてそのレベル
を保持していることになる。

【０１４５】以上のような構成とすることで、各々独立
して動作するバンクに対して、アドレスデータバスを共
通に設ける構成とし、アドレスバスの占有面積を減少さ
せることが可能である。

【０１４６】しかも、選択され、活性化されたバンクに
対するコマンド信号およびアドレス信号の取込を行なう
ための一定期間（時刻ｔ１から時刻ｔ４までの期間）が
終了した後は、領域２０２中に含まれる回路について
は、階層電源構成により、リーク電流を溶接することが
可能であるため、待機状態におけるリーク電流を減少さ
せるばかりでなく、バンクが活性状態となっている期間
中のリーク電流をも低減させることが可能となる。

【０１４７】［実施の形態２］図４に示したロウプリデ
コーダ回路３６においては、フリップフロップ回路２２
４、２３４および２４４は、そのリーク電流を低減する
ために、それらを構成するＭＯＳトランジスタのしきい
値を、リーク電流が十分小さくなる値ＭＶｔｈとしてい
た。

【０１４８】しかしながら、このフリップフロップ回路
２２４、２３４および２４４についても、階層電源構成
により、待機状態時および活性期間のうち、図６に示し
た時刻ｔ４から時刻ｔ５の期間においては、階層電流構
成によりその消費電力を低減する構成とすることも可能
である。

【０１４９】図７は、このような階層電源構成とした場
合のフリップフロップ回路２２４、ドライバ回路２２６
およびレベル保持回路２２８の構成を示す概略ブロック
図である。

【０１５０】実施の形態２のフリップフロップ回路２２
４以外の回路の構成は、実施の形態１の同期型半導体記
憶装置１０００の構成と同様であるので、以下ではフリ
ップフロップ回路２２４の構成を中心に説明することに
する。

【０１５１】図７を参照して、フリップフロップ回路２
２４は、互いに交差接続されたＮＡＮＤ回路２２４０お
よび２２６０と、この交差接続されたＮＡＮＤ回路２２
４０および２２６０に対する接地電位の供給状態を切換
える切換回路２２７４と、ＮＡＮＤ回路２２４０および
２２６０に対する電源電位Ｖｃｃの供給状態を切換える
切換回路２２５４とを含む。

【０１５２】すなわち、切換回路２２５４および２２７
４により階層電源が構成されている。

【０１５３】ドライバ回路２２６は、信号ＳＣＲＣを一
方の入力ノードに受け他方にフリップフロップ回路２２
４の一方の出力信号を受けるＮＡＮＤ回路２２８６と、
一方の入力ノードに信号ＳＣＲＣを受け、他方の入力ノ
ードにフリップフロップ回路２２４の他方の出力を受け
るＮＡＮＤ回路２２８８と、ＮＡＮＤ回路２２８６の出
力を受けるインバータ２２８９と、インバータ２２８９
の出力によりゲート電位が制御され、ソースに階層電源
電位Ｓ−ＧＮＤを受けるｎチャネルＭＯＳトランジスタ
２２９０と、ゲートに、ＮＡＮＤ回路２２８８の出力を
受け、ソースに階層電源電位Ｓ−Ｖｃｃを受けるｐチャ
ネルＭＯＳトランジスタ２２９２とを含む。このｎチャ
ネルＭＯＳトランジスタ２２９０のドレインと、ｐチャ
ネルＭＯＳトランジスタ２２９２のドレインとが接続さ
れ、この接続ノードの電位レベルがドライバ回路２２６
の出力電位となっている。

【０１５４】レベル保持回路２２８は、信号ＳＣＲＣ２
により活性化されるラッチ回路である。信号ＳＣＲＣ２
は、信号ＳＣＲＣと同時に活性化され、図６における時
刻ｔ６において、信号ＳＣＲＣが不活性化するのに応じ
て、不活性となる信号である。

【０１５５】図８は、図７に示したフリップフロップ回
路２２４の構成をより詳細に説明するためのブロック図
である。

【０１５６】切換回路２２５４は、電源電位ＶｃｃとＮ
ＡＮＤ回路２２４０の電源ノードとの間に互いに並列に
接続されるｐチャネルＭＯＳトランジスタ２２４４およ
び２２４６と、電源電位Ｖｃｃと、ＮＡＮＤ回路２２６
０の電源ノードとの間に並列に接続されるｐチャネルＭ
ＯＳトランジスタ２２６４および２２６６とを含む。切
換回路２２７４は、ＮＡＮＤ回路２２４０の接地電源ノ
ードと接地電位Ｖｓｓとの間に互いに並列に接続される
ｎチャネルＭＯＳトランジスタ２２４８および２２５０
と、ＮＡＮＤ回路２２６０の接地電源ノードと接地電位
Ｖｓｓとの間に互いに並列に接続されるｎチャネルＭＯ
Ｓトランジスタ２２６８および２２７０とを含む。

【０１５７】ｎチャネルＭＯＳトランジスタ２２５０お
よび２２７０のゲートは、信号ＳＣＲＣを受け、ｐチャ
ネルＭＯＳトランジスタ２２４６および２２６６のゲー
トは、信号／ＳＣＲＣを受ける。

【０１５８】ＮＡＮＤ回路２２４０の一方の入力ノード
はインバータ２２０からの出力を受ける。インバータ２
２４０の他方の入力ノードと、ｎチャネルＭＯＳトラン
ジスタ２２４４のゲートとｎチャネルＭＯＳトランジス
タ２２４８のゲートとは、ＮＡＮＤ回路２２６０の出力
ノードに接続している。

【０１５９】ＮＡＮＤ回路２２６０の一方の入力ノード
と、ｎチャネルＭＯＳトランジスタ２２６８のゲート
と、ｐチャネルＭＯＳトランジスタ２２６４のゲートと
は、ＮＡＮＤ回路２２４０の出力ノードに接続してい
る。

【０１６０】フリップフロップ回路２２４は、さらに、
電源投入後の所定期間リセットされる（“Ｌ”レベルと
なる）信号ＰＯＲとＮＯＲ回路２２２からの出力を受け
るＮＡＮＤ回路２２８０と、ＮＡＮＤ回路２２８０の出
力を受けて反転して出力するインバータ２２８２とを含
む。インバータ２２８２の出力が、ＮＡＮＤ回路２２６
０の他方の入力ノードに入力される。

【０１６１】ＮＡＮＤ回路２２６０の出力ノードと、電
源電位Ｖｃｃとの間にｐチャネルＭＯＳトランジスタ２
２７２が接続され、このｐチャネルＭＯＳトランジスタ
２２７２のゲートは信号ＰＯＲを受ける。一方、ＮＡＮ
Ｄ回路２２４０の出力ノードと接地電位Ｖｓｓとの間に
ｎチャネルＭＯＳトランジスタ２２５２が設けられ、こ
のｎチャネルＭＯＳトランジスタ２２５２の出力ゲート
は、信号ＰＯＲを受けて反転して出力するインバータ２
２８４の出力を受ける。

【０１６２】すなわち、ＮＡＮＤ回路２２４０の出力レ
ベルは、ＰＯＲの活性化時において“Ｌ”レベルに、Ｎ
ＡＮＤ回路２２６０の出力ノードの電位レベルは、信号
ＰＯＲの活性化時に“Ｌ”レベルに、“Ｈ”レベルへと
リセットされる構成となっている。

【０１６３】図８に示したような構成とすることによ
り、信号ＳＣＲＣが活性状態においては、ＮＡＮＤ回路
２２４０および２２６０は、電源電位Ｖｃｃおよび接地
電位Ｖｓｓを受けて動作し、信号ＳＣＲＣが不活性化し
ている期間中は、そのリーク電流が減少するように自己
バイアスが発生する構成となっている。

【０１６４】このような構成とすることで、実施の形態
１と同様に、選択されたバンクが活性期間中において
も、その消費電力を低減することが可能となる。

【０１６５】［実施の形態３］図９は、本発明の実施の
形態３のロウプリデコーダ回路３００の構成を示す概略
ブロック図である。

【０１６６】実施の形態２のプリデコーダ回路の構成と
異なる点は、ドライバ回路２５４が信号ＳＣＲＣにより
活性化される構成ではなく、レベル保持回路２０８によ
り保持されるフラグの値および信号ＳＣＲＣにより制御
されるドライバ制御回路３０２により活性化される構成
となっている点である。

【０１６７】ドライバ制御回路３０２は、一度活性化さ
れた後、不活性化すると、信号ＡＣＴが活性期間中は、
再び信号ＳＣＲＣが活性状態となっても、ドライバ回路
２５４を不活性状態に維持するための回路である。

【０１６８】すなわち、このようなドライバ制御回路３
０２によりドライバ回路２５４を制御することにより、
一旦行アドレスがレベル保持回路２５６に取込まれた
後、再び信号ＳＣＲＣが活性化されるような動作が挿入
された場合に、ドライバ２５４が活性状態となって、レ
ベル保持回路２５６の保持されているプリデコーダアド
レス信号がリセットされてしまうことを防止する動作を
行なう。

【０１６９】つまり、一旦ドライバ回路２５４が活性状
態となった後、不活性化すると、アドレス信号の取込を
行なう回路系であるラッチ回路２５０、プリデコーダ２
５２とはリセットされているため再びドライバ回路２５
４が活性状態となると、レベル保持回路２５６に保持さ
れているプリデコードアドレス信号がリセットされてし
まうことを防止する構成となっている。

【０１７０】その他の点は、実施の形態２のロウプリデ
コーダ回路の構成と同様であるので同一部には同一符号
を付してその説明は繰返さない。

【０１７１】図１０は、図９に示したドライバ制御回路
３０２の構成を説明するための概略ブロック図である。

【０１７２】プリチャージ時に信号ＰＣが活性となり、
レベル保持回路２０８から出力されるプラグのレベルが
リセットされる際にレベル保持回路２１４から出力され
るパルス信号ＲＳＴに応じて所定期間”Ｌ”レベルとな
る信号ＲＳＴ１を受けるインバータ３０２２と、信号Ｓ
Ｅを受けて反転するインバータ３０２４、インバータ３
０２４の出力を受けて反転するインバータ３０２６と、
信号ＳＣＲＣのレベルを受けて反転するインバータ３０
２８と、信号ＡＣＴとインバータ３０２６の出力信号と
信号ＰＯＲとインバータ３０２８からの出力とを受け
て、出力信号ＬＴおよびＨＢのレベルを制御するフリッ
プフロップ回路３０４と、インバータ３０２２の出力お
よび信号ＬＴを受けるＯＲ回路３０３０と、信号ＲＳＴ
および信号ＨＢを受けるＡＮＤ回路３０３４と、ＯＲ回
路３０３０の出力を受けてバッファ処理し、ドライバ駆
動信号ＲＤＤＲＶを出力するバッファ回路３０３２と、
ＡＮＤ回路３０３４の出力を受けて、信号ＲＤＤＲＶの
反転信号を出力するバッファ回路３０３６とを含む。

【０１７３】フリップフロップ回路３０４は、互いに交
差接続されたＮＡＮＤ回路３０５０および３０５２によ
り構成されるＳＲフリップフロップ回路を含む。ＳＲフ
リップフロップ回路のレベルは、信号ＡＣＴを受けるイ
ンバータ３０４８からの出力によりセットされる。フリ
ップフロップ回路３０４は、さらに、信号ＰＯＲおよび
インバータ３０２８の出力を受けるＮＯＲ回路３０４２
と、ＮＯＲ回路３０４２の出力を受けるインバータ３０
４４と、インバータ３０２６の出力とインバータ３０４
４の出力を受けるＮＯＲ回路３０４６とを含む。ＮＯＲ
回路３０４６の出力により、ＳＲフリップフロップ回路
のレベルはリセットされる。

【０１７４】フリップフロップ回路３０４は、さらに、
ＮＡＮＤ回路３０５０の出力を受けて反転し、ＨＢを出
力するインバータ３０５４と、インバータ３０５４の出
力を受けて反転し、信号ＬＴを出力するインバータ３０
５６とを含む。

【０１７５】このような構成とすることで、信号ＲＤＤ
ＲＶが一旦活性化した後そのレベルを維持している期間
中は信号ＳＣＲＣを不活性化することによりリセットさ
れた後に再び信号ＳＣＲＣが活性状態となっても、信号
ＲＤＤＲＶが活性状態となることはない。

【０１７６】図１１は、図９に示したロウプリデコーダ
回路３００の動作を説明するためのタイミングチャート
である。

【０１７７】図１１において、信号ＳＣＲＣ２はコント
ロール回路２０により発生され、レベル保持回路２２
８、２３８、２４８等のリセットを行う信号であり、信
号ＲＤＤＲＶは、ドライバ回路２５４の動作を制御する
信号である。

【０１７８】時刻ｔ１において、バンクアドレス信号Ｂ
７および信号Ｒｏｗが活性状態となっていることに応じ
て、活性状態となっている信号ＡＣＴのレベルがコマン
ドデータバス５３ｂからレベル保持回路２０８に取込ま
れ、レベル保持回路２０８から出力されるフラグのレベ
ルが“Ｈ”レベルへと変化する。

【０１７９】これに応じて、ドライバ制御回路３０２か
ら出力されるドライバ制御信号ＲＤＤＲＶが活性状態
（“Ｈ”レベル）となる。

【０１８０】また、信号ＳＣＲＣおよびＳＣＲＣ２も活
性状態となる。

【０１８１】以後の動作は、時刻ｔ４において、信号Ｒ
ＤＤＲＶが不活性状態となることを除いては、図６に示
したロウプリデコーダ３６の動作と同様であるので、そ
の説明は繰り返さない。

【０１８２】図１２は、図９に示したロウプリデコーダ
の構成において、複数の異なるバンクへのアクセスが連
続して起こる場合の動作を説明するためのタイミングチ
ャートである。

【０１８３】図１１と同様に、時刻ｔ１において、バン
クアドレスＢ７が活性状態であって、信号Ｒｏｗが活性
状態であることに応じて、コマンドデータバス５３ｂか
ら活性状態となっている信号ＡＣＴのレベルが、レベル
保持回路２０８に取込まれる。これに応じて、レベル保
持回路２０８から出力されるフラグのレベルは“Ｈ”レ
ベルへと変化する。

【０１８４】以後は、図１１に示したのと同様にして、
このバンクアドレスＢ７に対応するバンクの動作が行な
われる。

【０１８５】引続いて、時刻ｔ５において、バンクアド
レスＢ２および信号Ｒｏｗが活性状態となって、時刻ｔ
１に選択されたのとは異なる他のバンクへのロウアクセ
スが行なわれる。このとき、信号ＲＤＤＲＶは、一度活
性化後、不活性となった後には、他のバンクへのアクセ
スがセットされても活性化されず、時刻ｔ１において選
択されたバンクにおけるロウプリデコーダ線のレベル
は、もとのレベルを維持することになる。

【０１８６】なお、以上の説明では、フリップフロップ
回路２２４、２３４および２４４は、実施の形態２と同
様に、信号ＳＣＲＣにより制御される階層電源構成で駆
動されるものとしたが、実施の形態１と同様に、リーク
電流を低減できるようにしきい値がＭＶｔｈに設定され
たＭＯＳトランジスタにより構成されていてもよい。

【０１８７】以上のような構成により、アドレスバスの
チップに対する占有面積を低減することが可能で、かつ
バンクが活性状態においてもその消費電力を低減するこ
が可能である。

【０１８８】さらに、一旦ロウアドレスが、対応するバ
ンクに取込まれた後には、プリチャージ信号が活性とな
るまでは、ロウプリデコーダラインＰＤＬのレベルが一
定レベルに保持され、取込まれたロウプリデコード信号
がリセットされてしまうことを防止することが可能であ
る。

【０１８９】［実施の形態４］図１３は、本発明の実施
の形態４のロウプリデコーダ回路４００の構成を示す概
略ブロック図である。

【０１９０】図９に示したプリデコード回路３００の構
成と異なるのは、以下の点である。すなわち、実施の形
態４のロウプリデコーダ回路４００においては、ロウア
ドレス信号に対するラッチ回路２５０、プリデコーダ回
路２５２、ドライバ回路２５４およびレベル保持回路２
５６のいずれも、階層電源構成をとらず、信号ＳＣＲＣ
が不活性状態となっても、電源電位Ｖｃｃと接地電位Ｖ
ｓｓにより動作する構成となっている点である。

【０１９１】さらには、ドライバ回路２５４は、信号Ｓ
ＣＲＣとレベル保持回路２０８から出力されるフラグ信
号を受けるＯＲ回路４１０からの出力信号により活性化
される構成となっている点である。

【０１９２】その他の点は、図９に示したロウプリデコ
ーダ回路３００の構成と同様であるので、同一部分には
同一符号を付してその説明は繰返さない。

【０１９３】図１４は、図１３に示したロウプリデコー
ダ回路４００の動作を説明するためのタイミングチャー
トである。

【０１９４】時刻ｔ１において、バンクアドレス信号Ｂ
７および信号Ｒｏｗが活性状態となっていることに応じ
て、活性状態となっている信号ＡＣＴのレベルがコマン
ドデータバス５３ｂからレベル保持回路２０８に取込ま
れ、レベル保持回路２０８から出力されるフラグのレベ
ルが“Ｈ”レベルへと変化する。

【０１９５】これに応じて、ドライバ制御回路３０２か
ら出力されるドライバ制御信号ＲＤＤＲＶが活性状態
（“Ｈ”レベル）となる。

【０１９６】また、信号ＳＣＲＣおよびＳＣＲＣ２も活
性状態となる。以後の動作は、時刻ｔ６において、信号
ＲＤＤＲＶが信号ＳＣＲＣおよびＳＣＲＣ２とともに不
活性状態となることを除いては、図６に示したロウプリ
デコーダ３６の動作と同様であるので、その説明は繰り
返さない。

【０１９７】図１５は、コラムプリデコーダ３４の構成
を示す概略ブロック図である。図１５を参照して、コン
トロール回路２０からは、コマンドデータバス５３ｂを
介して、読出動作を指示するためのリード系アクセス識
別信号ＲＥＡＤと、書込動作を指示するためのライト系
アクセス識別信号ＷＲＩＴＥと、オートプリチャージ動
作を指示するためのオートプリチャージ識別信号ＡＴＰ
Ｃと、各バンク毎にバースト動作の終了を指示するため
のバースト終了識別信号ＢＥＮＤと、コラム選択動作中
に他のバンクが選択された場合、このコラム選択動作を
強制的に終了させることを指示するターミネーション識
別信号ＴＥＲＭと、プリチャージ動作の終了を指示する
ためのプリチャージ動作識別信号ＰＣＣＭが伝達され
る。

【０１９８】また、信号ＢＡＣＴは、図１３において説
明したとおり、バンクが選択されるのにともなって、レ
ベル保持回路２０８に保持されるフラグ信号である。

【０１９９】コラムプリデコーダ回路３４は、コマンド
データバス５３ｂにより伝達される信号Ｃｌｍと対応す
るバンクアドレス信号Ｂ７を受けるＡＮＤ回路５１０
と、ＡＮＤ回路５１０の出力が活性化するのに応じてワ
ンショットパルス信号を出力するワンショットパルス生
成回路５１２と、フラグ信号ＢＡＣＴの活性化に応じて
活性化され、ワンショットパルス生成回路５１２の出力
をドライブするドライブ回路５１４と、信号ＡＴＰＣ、
信号ＢＥＮＤおよび信号ＴＥＲＭを受けるＯＲ回路５１
６と、ドライブ回路５１４の出力によりセットされ、Ｏ
Ｒ回路５１６の出力によりリセットされ、コラム系の動
作が活性化されたことを示すコラムフラグ信号Ｃｏｌ．
ＦＬＡＧを出力するフリップフロップ回路５１８とを含
む。

【０２００】コラムプリデコーダ回路３４は、さらに、
コラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活
性化され、コマンドデータバス５３ｂにより伝達された
信号ＲＥＡＤをドライブするインバータ回路５２０と、
信号ＷＲＩＴＥ、信号ＡＴＰＣ、信号ＢＥＮＤおよび信
号ＴＥＲＭを受けるＯＲ回路５２２と、インバータ回路
５２０の出力によりセットされ、ＯＲ回路５２２の出力
によりリセットされ、読出動作が活性化されたことを示
すリードフラグ信号ＲＥＡＤ．ＦＬＡＧを出力するフリ
ップフロップ回路５２４とを含む。

【０２０１】コラムプリデコーダ回路３４は、さらに、
コラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活
性化され、コマンドデータバス５３ｂにより伝達された
信号ＷＲＩＴＥをドライブするインバータ回路５３０
と、信号ＲＥＡＤ、信号ＡＴＰＣ、信号ＢＥＮＤおよび
信号ＴＥＲＭを受けるＯＲ回路５３２と、インバータ回
路５３０の出力によりセットされ、ＯＲ回路５３２の出
力によりリセットされ、書込動作が活性化されたことを
示すライトフラグ信号ＷＲＩＴＥ．ＦＬＡＧを出力する
フリップフロップ回路５２４とを含む。

【０２０２】コラムプリデコーダ回路３４は、さらに、
コラムフラグ信号Ｃｏｌ．ＦＬＡＧを受けて所定クロッ
ク時間遅延するシフト回路５４２と、フラグ信号ＢＡＣ
Ｔおよびシフト回路５４２の出力を受けるＯＲ回路５４
０と、ＯＲ回路５４０の出力の活性化に応じて活性化さ
れ、コマンドデータバス５３ｂにより伝達された信号Ａ
ＴＰＣをドライブするインバータ回路５４４と、コマン
ドデータバス５３ｂにより伝達された信号ＰＣＣＭＰを
受けるインバータ回路５４６と、インバータ回路５４４
の出力によりセットされ、インバータ回路５４６の出力
によりリセットされ、オートプリチャージ動作が活性化
されたことを示すオートプリチャージフラグ信号ＡＴＰ
Ｃ．ＦＬＡＧを出力するフリップフロップ回路５４８と
を含む。

【０２０３】コラムプリデコーダ回路３４は、さらに、
ワンショットパルス発生回路５１２の出力信号に応じて
活性化され、アドレスバス５０ｃにより伝達されたコラ
ム信号を取りこむラッチ回路５５０を含む。ラッチ回路
５５０は、信号ＳＣＲＣの活性化に応じてリセットされ
る。

【０２０４】コラムプリデコーダ回路３４は、さらに、
ラッチ回路５５０に保持されたコラムアドレスの下位ビ
ットに応じて、活性化する列選択線（図示せず）に対応
するアドレス信号の下位ビットを調整する偶数ビット調
整回路５５２および奇数ビット調整回路５５４と、ラッ
チ回路５５０からの上位ビットデータをプリデコードす
るプリデコーダ５５６と、偶数ビット調整回路５５２か
らの下位ビットデータをプリデコードするプリデコーダ
５５７と、奇数ビット調整回路５５４からの下位ビット
データをプリデコードするプリデコーダ５５８と、信号
ＲＥＡＤまたは信号ＷＲＩＴＥにより活性化され、プリ
デコーダ５５６、５５７および５５８からのプリデコー
ド信号を所定数のクロック（たとえば、２クロック）だ
け遅延して出力するシフト回路５６０と、冗長デコーダ
（図示せず）からのアドレスが欠陥アドレスに相当しな
いことを示す信号Ｍｉｓｓに応じて活性化され、シフト
回路５６０からの出力を受けてコラムプリデコード線の
レベルをシフト回路５６０の出力信号に応じてドライブ
するドライブ回路５６２を含む。

【０２０５】図１６は、図１３および図１５に示したロ
ウプリデコーダ回路４００およびコラムプリデコーダ回
路３４の読出動作を説明するためのタイミングチャート
である。

【０２０６】図１６を参照して、時刻ｔ１において、選
択されたバンクが活性化し、イコライズ信号ＥＱの不活
性化に応じて、ローカルイコライズ信号ｌ．ＥＱも不活
性化して、選択されたバンク中のビット線対等のイコラ
イズ状態が解除される。一方、信号ＳＣＲＣ、ＳＣＲＣ
２も活性状態となる。

【０２０７】時刻ｔ２において、ワード線活性化信号Ｒ
ＸＴが活性化し、ロウアドレス信号に応じてワード線の
選択動作が行われ、時刻ｔ３においてセンスアンプ活性
化信号ＳＥの活性化に応じて、ローカルセンスアンプ活
性化信号ｌ．ＳＥも活性化して選択された複数のメモリ
セルからのデータが対応するビット線電位として増幅さ
れる。

【０２０８】時刻ｔ４において、信号ＲＥＡＤが活性化
し、読出動作が指定されると、フラグ信号Ｃｏｌ．ＦＬ
ＡＧおよびＲＥＡＤ．ＦＬＡＧが活性化する。一方、コ
ラムアドレス信号が選択されたバンクに取りこまれ、時
刻ｔ５およびｔ６において選択されたメモリセルからの
データのがバンクから読み出され、保持される。時刻ｔ
６において、バースト長４分のデータの読出が完了する
のに応じて、信号ＢＥＮＤが活性化する。

【０２０９】時刻ｔ６、ｔ７の外部クロック信号Ｅｘ
ｔ．ＣＬＫの立上がり、および立下りに応じて、時刻ｔ
５においてバンクから読み出され、保持されているデー
タがパラレル・シリアル変換されて外部に出力される。

【０２１０】時刻ｔ８、ｔ９の外部クロック信号Ｅｘ
ｔ．ＣＬＫの立上がり、および立下りに応じて、時刻ｔ
６においてバンクから読み出され、保持されているデー
タがパラレル・シリアル変換されて外部に出力される。

【０２１１】一方、時刻ｔ８においては、信号ＰＣの活
性化に応じて、選択さたバンクのプリチャージが行われ
る。

【０２１２】時刻ｔ１０において、バースト長４の場合
のデータ出力が完了する。時刻ｔ１１において、信号Ｓ
ＣＲＣは不活性状態となり、領域４０１以外の部分は、
階層電源により動作してリーク電流の小さな動作モード
に移行する。

【０２１３】図１７は、図１３および図１５に示したロ
ウプリデコーダ回路４００およびコラムプリデコーダ回
路３４の書込動作を説明するためのタイミングチャート
である。

【０２１４】図１７を参照して、時刻ｔ１において、選
択されたバンクが活性化し、イコライズ信号ＥＱの不活
性化に応じて、ローカルイコライズ信号ｌ．ＥＱも不活
性化して、選択されたバンク中のビット線対等のイコラ
イズ状態が解除される。

【０２１５】時刻ｔ２において、ワード線活性化信号Ｒ
ＸＴが活性化し、ロウアドレス信号に応じてワード線の
選択動作が行われ、時刻ｔ３においてセンスアンプ活性
化信号ＳＥの活性化に応じて、ローカルセンスアンプ活
性化信号ｌ．ＳＥも活性化して選択された複数のメモリ
セルからのデータが対応するビット線電位として増幅さ
れる。

【０２１６】時刻ｔ４において、信号ＷＲＩＴＥが活性
化し、読出動作が指定されると、フラグ信号Ｃｏｌ．Ｆ
ＬＡＧおよびＷＲＩＴＥ．ＦＬＡＧが活性化する。一
方、コラムアドレス信号が選択されたバンクに取りこま
れ、時刻ｔ５およびｔ６において外部から書込データが
取りこまれて、保持される。

【０２１７】続いて、時刻ｔ７およびｔ８において外部
から書込データが取りこまれて、保持される。

【０２１８】時刻ｔ８において、シフト回路５６０によ
り規定される内部レイテンシ２（クロック２周期分）だ
け、コラムアドレス取込から時間が経過し、メモリセル
へのデータの書込み動作が開始される。

【０２１９】時刻ｔ９、ｔ１０の外部クロック信号Ｅｘ
ｔ．ＣＬＫの立上がり、および立下りに応じて、時刻ｔ
５およびｔ６において外部から書込まれ、保持されてい
るデータが選択されたメモリセルに書込まれる。

【０２２０】時刻ｔ１１、ｔ１２の外部クロック信号Ｅ
ｘｔ．ＣＬＫの立上がり、および立下りに応じて、時刻
ｔ７およびｔ８において外部から書込まれ、保持されて
いるデータが選択されたメモリセルに書込まれる。

【０２２１】時刻ｔ１２において、バースト長４の場合
のデータ書込みが完了する。一方、時刻ｔ１３において
は、信号ＰＣの活性化に応じて、選択さたバンクのプリ
チャージが行われる。

【０２２２】時刻ｔ１１において、信号ＳＣＲＣは不活
性状態となり、領域４０１以外の部分は、階層電源によ
り動作してリーク電流の小さな動作モードに移行する。

【０２２３】以上のような構成により、チップ面積にし
める制御系回路の占有面積を抑制しつつ、待機動作中お
よび活性動作中の消費電力を低減することが可能であ
る。

【０２２４】なお、上記のようなコラムプリデコーダ３
４の構成および動作は、実施の形態１〜３の場合におい
ても、基本的に同様である。

【０２２５】［実施の形態５］実施の形態１から４にお
いては、各バンクに対応するメモリセルブロックは、図
１に示すような配置となっていた。

【０２２６】しかしながら、バンクの配置としては、行
および列方向に配置されたアレイ状の配置とすることも
可能である。

【０２２７】このようなアレイ状の配置の場合、従来の
ように、各バンク毎に、コントローラ、アドレス制御回
路、コラムデコーダ、ロウデコーダを配置して、独立動
作可能な構成とすると、図１８あるいは図１９に示すよ
うな配置となる。

【０２２８】すなわち、図１８は、バンクがアレイ状に
配列された第１の同期型半導体記憶装置の構成を説明す
るための概略ブロック図である。

【０２２９】図１８に示した構成では、バンク０〜バン
ク１５の１６個のバンクがアレイ状に配列されている。
バンク０〜３に対応して、アドレス制御回路６０２およ
びコントローラ６０４が設けられ、各バンクのロウデコ
ーダ６０６を制御する。また、アドレス制御回路６００
およびコントローラ６０４は、各バンクのコラムデコー
ダ６０８も制御する。

【０２３０】同様の構成が、バンク４〜７、バンク８〜
１１およびバンク１２〜１５のそれぞれに対応しても設
けられている。

【０２３１】図１９は、バンクがアレイ状に配列された
第２の同期型半導体記憶装置の構成を説明するための概
略ブロック図である。

【０２３２】図１９に示した構成でも、バンク０〜バン
ク１５の１６個のバンクがアレイ状に配列されている。
中央制御回路６００からの制御信号に応じて動作するロ
ウコントローラ６１０およびコラムコントローラ６１２
が、バンク０〜１５のそれぞれに対応して設けられ、各
バンクの行選択動作および列選択動作を制御する。

【０２３３】図１８および図１９のいずれに示した構成
も、従来の同期型半導体記憶装置のメモリマットを行方
向に分割して多バンクとする構成あるいは列方向に分割
して多バンクとする構成と比べると、センスアンプ動作
にともなう消費電流の増大を抑え、かつ、外部に取り出
せるＩ／Ｏ数（データビット数）を確保することが可能
となる。

【０２３４】しかしながら、この場合、チップ面積に占
める制御系回路の面積がバンク数の増大に伴い、格段に
大きくなってしまう。

【０２３５】図２０は、このような問題点に対応しうる
多バンク構成の同期型半導体記憶装置２０００の構成を
示す概略ブロック図である。

【０２３６】図１９に示した構成とは異なり、中央制御
回路６００からのコマンドデータをもとに、各バンクの
動作を制御するロウコントローラ６２０は、行方向の４
つのバンクにより共有され、コラムコントローラ６３０
は列方向の４つのバンクに共有される構成となってい
る。

【０２３７】これに対応して、各バンクには、ロウコン
トローラ６２０からのコマンドを対応するバンクが選択
されるのに応じて保持する行ローカル制御回路６４０
と、コラムコントローラ６３０からのコマンドを対応す
るバンクが選択されるのに応じて保持する列ローカル制
御回路６５０とが設けられている。

【０２３８】したがって、上記のようにバンクがアレイ
状に配置されている場合にも、実施の形態１〜４におい
て説明したように、アドレスバス、コマンドバスを複数
のバンクで共有化する構成とすることで、制御系回路の
占有面積を低減し、かつ、消費電力の低減を図ることが
可能である。

【０２３９】図２１は、図２０に示した同期型半導体記
憶装置２０００において、バンクがアレイ状に配置され
ている場合にアドレスバスおよびコマンドデータバスを
共有化する構成を示す概略ブロック図である。

【０２４０】アレイ状に配置されたバンクのうち、メモ
リセルブロック１００ｂをについてみると、コントロー
ラ回路（中央制御回路）６００からのコマンド信号は、
コマンドデータバス（図示せず）を介して行メイン制御
回路６２０、列メイン制御回路６３０、行ローカル制御
回路６４０、列ローカル制御回路６５０に伝達される。

【０２４１】バンクアドレス信号、つまり、行方向のバ
ンクアドレスを示す水平バンクアドレス信号Ｂ０〜Ｂ３
ならびに列方向のバンクアドレスを示す垂直バンクアド
レス信号Ｈ０〜Ｈ３は、バンクアドレスバス５１を介し
て、行メイン制御回路６２０、列メイン制御回路６３
０、行ローカル制御回路６４０、列ローカル制御回路６
５０に伝達される。行メイン制御回路６２０中のフラグ
生成回路６０２６および行ローカル制御回路６４０中の
フラグ生成回路６４０２は、対応する水平バンクアドレ
ス信号の活性化に応じて活性レベルを保持し、列メイン
制御回路６３０中のフラグ生成回路６２０４は、対応す
る垂直バンクアドレス信号の活性化に応じて活性レベル
を保持する。

【０２４２】一方、アドレス信号は、アドレスバス５０
を介して、主ロウデコーダ６０２２、主コラムデコーダ
６２０２に伝達される。さらに、アドレスバス５０によ
り、行ローカル制御回路６１０、列ローカル制御回路６
３０にもアドレス信号が伝達される。

【０２４３】行メイン制御回路６０２、列メイン制御回
路６２０、行ローカル制御回路６１０、列ローカル制御
回路６３０は、それぞれ、バンクアドレス信号に応じ
て、自身が選択された場合に活性され、コマンドデータ
やアドレス信号の取込を行う。

【０２４４】主ロウデコーダ６０２２、主コラムデコー
ダ６２０２も、バンクアドレス信号に応じて、自身が選
択された場合に活性され、アドレス信号の取込を行う。

【０２４５】たとえば、行メイン制御回路６２０におい
ては、自身が選択されると、ＡＮＤ回路６０２４の出力
が活性化し、これに応じてコマンドがフラグ生成回路
（フリップフロップ回路）６０２６に取りこまれる。

【０２４６】一方で、行アドレスデータは、ラッチ回路
６０２８に取りこまれて保持される。

【０２４７】同様にして、行ローカル制御回路６４０
は、自身が選択されると、ＡＮＤ回路６４０４の出力が
活性化し、これに応じてコマンドがフラグ生成回路（フ
リップフロップ回路）６４０２に取りこまれる。

【０２４８】一方で、行アドレスデータは、ラッチ回路
６４０６に取りこまれて保持される。

【０２４９】主ロウデコーダ６０２２はメインワード線
ＭＷＬを選択し、行ローカル制御回路６４０は選択回路
６１０２によりサブワード線ＳＷＬを選択する。

【０２５０】主コラムデコーダ６２０２はメインコラム
選択線ＭＹＳを選択し、列ローカル制御回路６３０は選
択回路６３０２によりサブコラム選択線ＳＹＳを選択す
る。

【０２５１】以上の構成により、メモリセルＭＣが選択
される。図２２は、メインワード線とサブワード線の構
成を説明するための図である。

【０２５２】図２２を参照して、主ロウデコーダ６０２
２中に含まれるＭＷＬデコーダ回路６１００は、行アド
レス信号に応じて対応するメインワード線ＭＷＬを選択
し、活性化する。この選択動作中においては、スイッチ
ＳＷ１は、導通状態となって、メインワード線ＭＷＬと
ＭＷＬデコーダ回路６１００とを結合する。

【０２５３】活性化されたメインワード線の電位レベル
は、非選択状態においてリセット信号ＲＳＴによりリセ
ットされていたラッチ回路６１０１に保持される。

【０２５４】ラッチ回路６１０１は、ラッチ回路６０２
８に含まれる回路である。サブワード線ＳＷＬの電位レ
ベルは、非選択状態では、リセット信号ＲＳＴの活性化
に応じて導通状態となるｎチャネルＭＯＳトランジスタ
６１０４により、接地電位にリセットされている。

【０２５５】選択動作中においては、サブワード線ＳＷ
Ｌの電位レベルは、ラッチ回路６１１０によりラッチさ
れる構成となっている。

【０２５６】一方、サブワード線ＳＷＬが選択される際
には、行ローカル制御回路６１０からの信号ＲＯＷＢが
活性状態（" Ｈ" レベル）となり、ｐチャネルＭＯＳト
ランジスタ６１０６を介して、ｎチャネルＭＯＳトラン
ジスタ６１０８のゲート電位がドライブされ、このｎチ
ャネルＭＯＳトランジスタ６１０８が導通状態となる。
これに応じて、サブワード線ＳＷＬにメインワード線Ｍ
ＷＬの電位レベルが伝達される。

【０２５７】この後、スイッチＳＷ１は、遮断状態とな
り、ＭＷＬデコーダ回路６１００等はリセットされる。

【０２５８】以上の動作により、選択されたメインワー
ド線ＭＷＬおよびサブワード線ＳＷＬの電位レベルを保
持したまま、ＭＷＬデコーダ６１００等をリセット状態
あるいは階層電源による動作状態とすることで、活性動
作中においても消費電力を低減することが可能である。

【０２５９】以後は、図２１において、たとえば、第１
行第２列に設けられたバンクを、たとえば、バンク１２
と呼ぶことにする。

【０２６０】図２３は、メインコラム選択線ＭＹＳとバ
ンク００〜バンク３３のうち、たとえば、第１列に属す
るバンク０１〜バンク３１にそれぞれ対応するサブコラ
ム選択線ＳＹＳ０〜ＳＹＳ３の構成を説明するための図
である。

【０２６１】たとえば、サブコラム選択線ＳＹＳ０は、
リセット信号ＲＳＴの活性化に応じて導通状態となるｎ
チャネルＭＯＳトランジスタ６３０４により、接地電位
にリセットされる。

【０２６２】一方、サブコラム選択線ＳＹＳ０が選択さ
れる場合は、列ローカル制御回路６３０からのバンク０
１に対応する信号／ＣＯＬＢＦ０が活性状態（" Ｌ" レ
ベル）となり、ｐチャネルＭＯＳトランジスタ６３０６
が導通状態となる。これに応じて、サブコラム選択線Ｓ
ＹＳにメインコラム選択線ＭＹＳの電位レベルが伝達さ
れる。

【０２６３】他のサブコラム線ＳＹＳ１〜ＳＹＳ３につ
いても同様の構成である。また、他の列に属するバンク
についても、同様のメインコラム選択線とサブコラム選
択線の構成が設けられている。

【０２６４】なお、図２１および図２２で説明したよう
な階層ワード線構造および階層コラム選択線構造を、実
施の形態１〜４の同期型半導体記憶装置に用いることも
可能である。

【０２６５】図２４は、図２１に示したアレイ状に分割
されたバンクに適用される階層構造のコラム選択線の他
の構成を示す図である。

【０２６６】後に説明するように、コラム選択信号はパ
ルス的であり、バンク００〜バンク３３のうち、バンク
ｉｊ（ｉ＝０〜３、ｊ＝０〜３）において、コラムが活
性化しているものとする。また、この場合、１本のメイ
ンコラム選択線ＭＹＳに複数の（この場合４本）サブコ
ラム選択線ＳＹＳが接続されている。

【０２６７】第ｉ行のバンクが活性化していることを示
し、かつ、メイン選択線ＭＹＳにより制御される複数の
サブコラム選択線のうち、ｋ番目（ｋ＝０〜３）のサブ
コラム選択線が選択されたことを示すフラグである信号
／ＣＯＬＤｉｋが活性化され、かつ、メインコラム選択
線ＭＹＳが活性化されると対応するサブコラム選択線Ｓ
ＹＳが活性化される。

【０２６８】なお、複数のサブコラム選択線ＳＹＳを個
別に活性化する他の方式としては、信号／ＣＯＬＤｉｋ
をゲートに受けるＰＭＯＳトランジスタの替わりに、列
選択動作が活性化されたことを示すフラグ信号／ＣＯＬ
ＢＦが活性化され、かつ、複数のサブコラム選択線ＳＹ
Ｓの中から１本を選択するデコード信号とが入力された
ときにサブコラム線が活性化するように、信号／ＣＯＬ
ＢＦをゲートに受けるＰＭＯＳトランジスタとデコード
信号をゲートに受ける複数のＭＯＳトランジスタとが直
列に設けられる構成とすることも可能である。

【０２６９】図２５は、図２１に示した同期型半導体記
憶装置の動作を説明するためのタイミングチャートであ
る。

【０２７０】時刻ｔ１において、行バンクアドレスおよ
び列バンクアドレス応じて、選択されたバンクが活性化
し、フラグ信号ＦＬＡＧも活性状態となる。イコライズ
信号ＥＱの不活性化に応じて、ローカルイコライズ信号
ｌ．ＥＱも不活性化して、選択されたバンク中のビット
線対等のイコライズ状態が解除される。さらに、アドレ
ス信号の取込動作を指示するローカルドライブ信号ｌ．
ＦＸＤＲＶも活性化する。一方、信号ＳＣＲＣ、ＳＣＲ
Ｃ２（図示せず）は活性状態となる。

【０２７１】時刻ｔ２において、ワード線活性化信号Ｒ
ＸＴが活性化し、ロウアドレス信号に応じてワード線の
選択動作が行われ、時刻ｔ３においてセンスアンプ活性
化信号ＳＥの活性化に応じて、ローカルセンスアンプ活
性化信号ｌ．ＳＥも活性化して選択された複数のメモリ
セルからのデータが対応するビット線電位として増幅さ
れる。

【０２７２】時刻ｔ４において、ローカルドライブ信号
ｌ．ＦＸＤＲＶは不活性状態となるが、アドレス信号
は、レベル保持回路により保持されている。

【０２７３】ローカルセンスアンプ活性化信号ｌ．Ｓ
Ｅ、ローカルイコライズ信号ｌ．ＥＱ等は、選択された
バンクの動作中においては、それぞれ所定の期間、レベ
ル保持回路によりそのレベルが保持されている。

【０２７４】以後は、行バンクアドレスおよび列バンク
アドレスに応じて、順次、他のバンクの選択動作が行わ
れる。

【０２７５】なお、以上の説明では、信号ＥＱ、ＲＸ
Ｔ、ＳＥ等は、それぞれ対応する所定期間活性状態とな
るものとしているが、ローカルセンスアンプ活性化信号
ｌ．ＳＥ、ローカルイコライズ信号ｌ．ＥＱ等は、レベ
ル保持回路によりそのレベルが保持されるので、信号Ｅ
Ｑ、ＲＸＴ、ＳＥ等は、ワンショットパルスでもよい。

【０２７６】図２６は、そのような場合の動作を説明す
るためのタイミングチャートである。 その動作は、基
本的に図２５の場合の動作と同様であるので、その説明
は繰り返さない。

【０２７７】以上のような構成でも、チップ面積にしめ
る制御系回路の占有面積を抑制しつつ、待機動作中およ
び活性動作中の消費電力を低減することが可能である。

【０２７８】［実施の形態６］実施の形態５の同期型半
導体記憶装置２０００においては、バンクをアレイ状に
分割して配置する構成とした。実施の形態１の同期型１
０００の構成においても、個々のバンクをさらに分割
し、アレイ状のバンクの構成とすることが可能である。

【０２７９】図２７は、図１に示した同期型半導体記憶
装置の構成において、たとえば、メモリセルアレイ１０
０ａおよび１００ｂを行方向にさらに２等分して、図１
の構成においては、２バンクであったものを４バンクと
した場合の構成をしめす概略ブロック図である。

【０２８０】この場合、バンク０〜バンク３の各バンク
に対応して、ロウプリデコーダ３６ａ〜３６ｄが設けら
れ、かつ、コラムプリデコーダ３４ａ〜３４ｄが設けら
れる。しかも、ロウデコーダ４４においては、メインワ
ードドライバに対して、プリデコードされたロウ選択信
号をメインワードドライバＭＷＤに伝達するために、そ
らぞれのバンクに対応して、ロウ選択信号線ＲＰＤＬ０
〜ＲＰＤＬ３が設けられる構成となっている。

【０２８１】このような、構成では、バンク数を増加さ
せたことによりローカル制御系の回路であるロウプリデ
コーダ３６やコラムプリデコーダ３４、さらには、ロウ
選択信号線ＲＰＤＬ０〜ＲＰＤＬ３によるチップ面積の
増大が大きくなってしまう。

【０２８２】図２８は、このような問題を回避するため
の実施の形態６の同期型半導体記憶装置３０００の構成
の一部を説明するための概略ブロック図である。同期型
半導体記憶装置３０００においては、ロウプリデコーダ
３６からのロウ選択信号を保持するラッチ回路列７００
ａおよび７００ｂを設ける構成となっている。

【０２８３】すなわち、コントロール回路２０の制御の
もとに、アドレスバス５０により伝達され、バンクアド
レスバス５１からの信号に応じて、対応するバンクが選
択されると、ロウプリデコーダ３６は、行アドレスを取
りこんでプリデコードし、このプリデコード信号は、ロ
ウ選択信号線ＲＰＤＬにより、ラッチ回路列７００ａお
よび７００ｂに伝達され、保持される。メインワードド
ライバＭＷＤは、このラッチ回路列７００ａおよび７０
０ｂに保持されたプリでコード信号に基づいて、対応す
るメインワード線の選択を行う。

【０２８４】つまり、行アドレスは、ロウプリデコーダ
３６、ラッチ回路列７００ａおよび７００ｂのそれぞれ
に伝達される過程で、おのおのラッチ回路により保持さ
れ、階層的に伝達される。

【０２８５】なお、ここで、バンクのおのおのが偶数ア
ドレス領域および奇数アドレス領域に分割されているの
は次の理由による。

【０２８６】以下では、実施の形態６の同期型半導体記
憶装置３０００のコラムプリデコーダ３４やロウプリデ
コーダ３４の基本的な部分は、実施の形態１〜４の構成
と同様であるので、この実施の形態１〜４の構成を例に
とって説明する。

【０２８７】すなわち、同期型半導体記憶装置３０００
を、データ出力のタイミングとしてクロック信号の立上
りおよび立下りの両エッジでデータを出力できるように
動作させるとする。以下、このような動作を行うＳＤＲ
ＡＭをダブルデータレートＳＤＲＡＭ（以下、ＤＤＲ−
ＳＤＲＡＭ）と呼ぶ。

【０２８８】このとき、たとえば、図１５を参照して、
コラム系のアクセスにおいては、アドレス信号はコラム
アドレスラッチ５５０に取込まれる。

【０２８９】この列アドレスのバースト動作時における
変化の仕方は、インタリーブ方式とシーケンシャル方式
との２種類がある。そのいずれの変化の仕方を選択する
かは、アドレス信号の組合せにより、モードレジスタ
（図示せず）中に動作情報として蓄積される。このモー
ドレジスタ制御に従って、バーストアドレスカウンタ５
５２，５５４の変化の仕方が異なることになる。

【０２９０】ＤＤＲ−ＳＤＲＡＭ動作モードでは、外部
クロック信号の１サイクルにおいて、データを２回出力
することが必要である。そこで、ＤＤＲ−ＳＤＲＡＭ動
作モードでの内部回路の動作としては、１クロックサイ
クルにおいて、選択されたメモリアレイブロックから２
個のデータを読出すことになる。そのために、バースト
アドレスカウンタ５５２，５５４から出力されるアドレ
ス信号は、この２個のデータを読出すための２つのアド
レスを一度に発生させることが必要となる。

【０２９１】この場合、問題となるのは、バーストアド
レスの初期状態、すなわち、外部から与えられる列アド
レス信号は、偶数あるいは奇数のいずれのアドレスでも
よいために、バーストアドレスの生成は、入力されたア
ドレスから順次インクリメントしていけばよいわけでは
ないことである。

【０２９２】たとえば、外部から列アドレス信号として
１が入力された場合においても、発生されるべきペアの
内部列アドレス信号は、シーケンシャルモードの場合に
は（１、２）であるのに対し、インタリーブモードの場
合には（１、０）となる。

【０２９３】したがって、偶数のアドレスでの列選択が
行なわれる場所と、これとペアになる奇数のアドレスで
の列選択（列選択信号が活性化される列）の場所とが異
なることになる。

【０２９４】このために、同期型半導体記憶装置３００
０では、偶数アドレスに対応する領域と奇数アドレスに
対応する領域にメモリセルアレイブロックの各々を分割
し、偶数のアドレスに対応する列選択信号と、奇数のア
ドレスに対応する列選択信号のデコーダを分離し、独立
に動作させる構成となっている。

【０２９５】図２９は、図２８に示したラッチ回路列７
００ａおよび７００ｂ中に含まれるロウラッチ回路７１
０の構成を説明するための回路図である。

【０２９６】図２９を参照して、ロウラッチ回路７１０
は、ラッチ回路７１０２と、ラッチ回路７１０２の入力
ノードと接地電位との間に直列に接続されるＮチャネル
ＭＯＳトランジスタ７１０４，７１０６および７１０８
とを含む。

【０２９７】ＮチャネルＭＯＳトランジスタ７１０４の
ゲートには、ロウプリデコード信号ＤＲＡｉｊが与えら
れ、ＮチャネルＭＯＳトランジスタ７１０６のゲートに
は、ロウプリデコード信号ＤＲＡｋｌが与えられ、Ｎチ
ャネルＭＯＳトランジスタ７１０８のゲートには、バン
クが選択される期間中活性となるバンク選択信号ＢＳＦ
が入力する。

【０２９８】ラッチ回路７１０２の出力ノードと接地電
位との間には、リセット信号ＲＳＴにより導通状態とな
るＮチャネルＭＯＳトランジスタ７１１０が接続され
る。

【０２９９】ロウラッチ回路７１０はさらに、ラッチ回
路７１１２の出力を受けるインバータ７１１２と、イン
バータ７１１２の出力を受けてメインワードドライバＭ
ＷＤに与えるインバータ７１１４とを含む。メインワー
ドドライバＭＷＤにおいては、インバータ７１１４の出
力を受けて、昇圧電位に変換し、選択されたメインワー
ド線ＭＷＬに与える。

【０３００】図３０は、図２８に示したロウプリデコー
ダ３６の構成を示す概略ブロック図である。図４に示し
た構成と異なる点は、以下のとおりである。

【０３０１】バンク数が増加したことに応じて、バンク
アドレスバス５１ｃがバスＢ０〜Ｂ３１となっているこ
とである。

【０３０２】さらに、ロウプリデコーダ３６が４つのバ
ンクに共通に設けられていることに応じて、対応するバ
ンクが選択された場合に、それぞれのバンク活性化フラ
グＢＡＦ０〜ＢＡＦ３を生成するフラグ生成回路７２０
が設けられていることである。

【０３０３】また、各バンク活性化フラグＢＡＦ０〜Ｂ
ＡＦ３を受けて保持し、対応するロウラッチ回路７００
ａおよび７００ｂにバンク選択信号ＢＳＦ０〜ＢＳＦ３
を出力するレベルホルダ７４０がさらに設けられてい
る。

【０３０４】すなわち、図４に示した実施の形態１の同
期型半導体記憶装置１０００においては、レベルホルダ
２０８からの出力信号がバンクの選択・活性化を指示し
ていたのに対し、実施の形態６の同期型半導体記憶装置
においては、一つのロウプリデコーダから各バンクに対
するバンク活性化フラグＢＡＦ０〜ＢＡＦ３およびバン
ク選択信号ＢＳＦ０〜ＢＳＦ３が出力される。

【０３０５】また、各バンクに対してリセット信号ＲＳ
Ｔを出力するリセット指示回路７５０、および各バンク
に対しアドレス信号の取込動作を指示するローカルドラ
イブ信号ｌ．ＦＸＤＲＶを出力するドライブ回路７６０
も設けられる。

【０３０６】なお、信号ｌ．ＥＱ、信号ｌ．ＲＸＴ、信
号ｌ．ＳＥを出力する構成は、基本的に図４の構成と同
様である。

【０３０７】図３１は、ロウプリデコーダからの信号
ｌ．ＦＸＤＲＶに応じて、行アドレスバス５０ｃから行
アドレスを取りこむ行アドレス取込回路２６０の構成を
示す概略ブロック図である。

【０３０８】図４の構成と基本的に同様であるが、以下
の点が異なる。すなわち、図３１においては、ラッチ回
路２５０が信号ｌ．ＦＸＤＲＶにより駆動される構成と
なっている。ラッチ回路２５０は、行アドレスを取りこ
んだ後は、アドレスバス５０ｃとは切り離される。

【０３０９】なお、図３１においては、ラッチ回路から
の出力が冗長行デコーダ２７０に与えられ、対応する冗
長ロウ選択信号線ＲＤＰＬに与えられる。

【０３１０】冗長行デコーダ２７０からの出力に応じ
て、いずれかの冗長行が選択される際には、冗長判定回
路２６８から出力されるヒットミス信号Ｈ／Ｍに応じ
て、正規のメモリセル行に対応するドライバ回路２５４
の動作は停止される。

【０３１１】図３２は、図２８に示したコラムプリデコ
ーダ３４の構成を示す概略ブロック図である。図１５に
示した実施の形態４の構成と異なる点は、以下のとおり
である。

【０３１２】上述したとおり、バンク数が増加したこと
に応じて、バンクアドレスバス５１ｃがバスＢ０〜Ｂ３
１となっている。

【０３１３】さらに、コラムプリデコーダ３４が４つの
バンクに共通に設けられていることに応じて、対応する
バンクが選択された場合に、それぞれの列選択活性化フ
ラグＣｏｌ．ＦＬＡＧ０〜Ｃｏｌ．ＦＬＡＧ３を生成す
るフラグ生成回路５１８ａ〜５１８ｄが設けられている
ことである。

【０３１４】また、各列選択活性化フラグＣｏｌ．ＦＬ
ＡＧ０〜Ｃｏｌ．ＦＬＡＧ３を受けて、後に説明するよ
うに、対応する冗長列からの読出データをグローバルＩ
／ＯバスＧ−Ｉ／Ｏへの伝達を制御する列選択動作制御
回路５８０を備える構成となっていることである。列選
択動作制御回路５８０は、列冗長デコーダ４５６からの
出力を受けて、冗長列に対応したメインＩ／Ｏ線対とグ
ローバルＩ／ＯバスＧ−Ｉ／Ｏとの接続を制御する信号
を生成するデコーダ４５７を含む。なお、列選択動作制
御回路５８０は、より一般に、列系の選択動作を制御す
る信号を生成するもので、デコーダ４５７等の構成は例
示に過ぎない。

【０３１５】なお、信号Ｒｅａｄ．ＦＬＡＧ、信号Ｗｒ
ｉｔｅ．ＦＬＡＧ等を出力する構成は、基本的に図１５
の構成と同様である。

【０３１６】図３３は、列系のローカル制御回路につい
て、冗長回路部分の制御系も含めた構成を示す概略ブロ
ック図である。

【０３１７】図３３を参照して、アドレス処理部ＡＰＵ
は、バンク０ないし４の列選択動作を制御するための回
路であり、冗長判定部４０８ａは、冗長領域ＳＲ０〜Ｓ
Ｒ３に対する列判定動作を制御するための回路である。

【０３１８】以下で説明するとおり、冗長領域ＳＲ０
は、偶数アドレスに対応した領域１００ａ０および１０
０ａ１の双方について冗長置換を行なうことが可能な構
成となっている。

【０３１９】アドレス処理部ＡＰＵは、中央からアドレ
スバス５０ｃによって伝達された１３ビットのアドレス
Ａｄｄ（Ｃ：０）をパルス発生回路５１２の出力に応じ
て取込む１次ラッチ回路５５０ａと、１次ラッチ回路５
５０ａが出力するコラムアドレスをラッチするラッチ回
路５５０ｂと、１次ラッチ回路５５０ａの下位３ビット
を動作条件に応じて変換するアドレス変換回路５５４ａ
と、アドレス変換回路５５４ａの出力を受けクロック信
号ＣＣＬＫに同期してバースト動作のためにカウントを
行なうカウンタ５５４ｂ、５５４ｃと、ラッチ回路５５
０ｂおよびカウンタ５５４ｂ、５５４ｃの出力を受ける
プリデコーダ５５６ａ、５５６ｂ、５５７および５５８
と、プリデコーダ５５６ａ、５５６ｂ、５５７および５
５８の出力を遅延させて出力するシフタ５６０ａ、５６
０ｂと、シフタ５６０ａ、５６０ｂの出力をメモリアレ
イ中に出力するドライバ５６２ａ、５６２ｂと、ラッチ
回路５５０ｂによってラッチされたアドレス信号を受け
て冗長判定を行なう冗長判定部４０８とを含む。

【０３２０】ここで、信号ＣＣＬＫは、内部クロック信
号ｉｎｔ．ＣＬＫの反転した信号であり、カウンタ５５
４ｂおよび５５４ｃは、この内部クロック信号ｉｎｔ．
ＣＬＫが不活性である期間中にカウントアップ動作を行
なうことになる。

【０３２１】図３３中プリデコーダ５５６ａ、５５６ｂ
シフタ５６０ａ、５６０ｂおよびドライバ５６２ａ、５
６２ｂは、奇数アドレス領域に対応した列選択信号をプ
リデコードラインに出力するための構成を示す。

【０３２２】偶数アドレス領域に対する冗長判定部４０
８ａと同様に、奇数アドレス領域１００ａ２に対応して
も、冗長判定部４０８ｂが設けられている。

【０３２３】冗長判定部４０８は、冗長判定回路４５６
と、冗長判定回路４５６およびＯＲ回路４５８の出力を
遅延させて出力するシフタ４６０，４６１と、シフタ４
６０の出力をメモリアレイ中に出力するドライバ４６２
とを含む。

【０３２４】次に簡単に動作を説明する。同期型半導体
記憶装置３０００の中央部から送られたアドレス信号
は、コラムへのアクセス信号ＣＯＬＡとバンクアドレス
とに基づくパルス発生回路５１２の出力に応じて、１次
ラッチ回路５５０ａにコラムアドレスとして取込まれ
る。

【０３２５】１次ラッチ回路５５０ａは、ラッチ回路５
５０ｂとアドレス変換回路５５４ａにコラムアドレスを
送り出した後、信号ＳＣＲＣによりセットされる。この
１次ラッチ回路５５０ａは電源投入時にも電源投入の際
のみに発生する信号Ｖｕｐによってリセットされる。

【０３２６】コラムアドレスの下位３ビットは、バース
ト動作のための処理に関わるもので、アドレス変換処理
を施した後カウンタに入力される。

【０３２７】実際は、奇数アドレスと偶数アドレスとが
同時に処理されるため最下位アドレスは共通となり、カ
ウンタ処理をされるのは下位３ビット中の２ビットとな
る。

【０３２８】この結果がバンクのメモリアレイの奇数ア
ドレス領域と偶数アドレス領域の各プリデコーダに伝達
される。また冗長判定回路にもコラムアドレスが入力さ
れ、冗長メモリ列への置換が行なわれた場合には、ＯＲ
回路４５８から出力される信号が活性状態となり、それ
に応じて所定の時間遅延して出力されるドライバ回路４
６２からの出力が、冗長メモリ列の置換を指示するヒッ
ト信号Ｈｉｔとして認識される。なお、信号Ｈｉｔが不
活性である場合は冗長メモリ列への置換が行なわれてい
ないことになり、この場合は冗長列への変換がミス（Ｍ
ｉｓｓ）したと呼ぶことにする。したがって、ドライバ
回路４６２から出力される信号は、総称してヒット／ミ
ス信号（以下Ｈ／Ｍ信号）と呼ばれる。

【０３２９】以上説明したとおり、偶数アドレス部４０
８に対応して設けられた複数の冗長判定回路の判定結果
はＯＲ回路４５８においてＯＲ処理がなされ、いずれか
の冗長置換が実施されたか否かの判定結果として認識さ
れる。

【０３３０】入出力選択回路４５７からシフタおよびド
ライバを経由して出力される入出力選択信号Ｉ／Ｏ−Ｓ
ｅｌ．は、後に説明するように、冗長領域ＳＲ０〜ＳＲ
３に属するメインＩ／Ｏ線対ＲＭ−Ｉ／Ｏにより読出さ
れたデータを、いずれのグローバルＩ／ＯバスＧ−Ｉ／
Ｏに出力するかを指示する信号である。

【０３３１】［冗長メモリセル列の配置］図３４は、正
規メモリセル列、冗長メモリセル列、サブＩ／Ｏ線対Ｓ
−Ｉ／Ｏ、ＲＳ−Ｉ／ＯおよびメインＩ／Ｏ線対Ｍ−Ｉ
／Ｏ、ＲＭ−Ｉ／Ｏにより読出されたデータが、グロー
バルＩ／ＯバスＧ−Ｉ／Ｏに伝達される経路を説明する
ための概略ブロック図である。

【０３３２】領域１００ａ０における正規のメモリセル
列に対応する列選択線ＹＳ０が活性化することにより読
出されたデータは、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏを経由
してリード／ライトアンプ８０２、８０４、８０６およ
び８０８に伝達され、増幅された後、対応するグローバ
ルＩ／ＯバスＧ−Ｉ／Ｏへと伝達される。

【０３３３】これに対して、領域１００ａ０の冗長列領
域（スペア領域）ＳＲ０に対応して設けられたメインＩ
／Ｏ線対ＲＭ−Ｉ／Ｏを経由して読出されたデータは、
対応するリード／ライトアンプ８１０〜８１６によりそ
れぞれ増幅される。

【０３３４】リード／ライトアンプ８０１〜８１６によ
り増幅されたデータは、マルチプレクサ８１８に入力さ
れ、図３２において説明した信号Ｉ／Ｏ−Ｓｅｌ．に応
じて、対応するグローバルＩ／ＯバスＧ−Ｉ／Ｏのうち
の所定のデータ線対に伝達される。

【０３３５】ここで、領域１００ａ０の正規なメモリセ
ル列の領域から読出されたデータは、グローバルＧ−Ｉ
／Ｏ線対Ｇ−Ｉ／Ｏ０〜３に伝達される。

【０３３６】これに対して、冗長列領域ＳＲ０から読出
されたデータは、マルチプレクサ８１８を経由して、グ
ローバルＩ／Ｏバスのうち、Ｇ−Ｉ／Ｏ線対０〜７のい
ずれかに伝達される。

【０３３７】これは、もう１つの偶数アドレス領域であ
る１００ａ１から読出されたデータは、グローバルＩ／
Ｏバスのうち、Ｇ−Ｉ／Ｏ線対４〜７に伝達されるた
め、スペア領域ＳＲ０が、この領域１００ａ０の正規メ
モリセル列領域および１００ａ１の正規メモリセル列領
域のいずれとも置換可能とするために、マルチプレクサ
６１８からの出力は、領域１００ａ０および１００ａ１
の接続するＧ−Ｉ／Ｏ線対のすべてに接続する構成とな
っているためである。

【０３３８】以上のような構成により、実施の形態１の
同期型１０００の構成において、個々のバンクをさらに
分割し、アレイ状のバンクの構成とした同期型半導体記
憶装置３０００を構成することが可能である。この場
合、選択したメモリセル列からのデータを読み出す際の
データ幅は、各バンクの行方向のサイズには変化が無い
ので、同期型半導体記憶装置１０００と同様のデータ幅
を確保できる。

【０３３９】このような構成により、チップ面積の増大
や消費電力の増大を抑制しつつ、一つのメモリセルアレ
イマットから取り出せるデータ数を確保することが可能
である。

【０３４０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなく特許請求の
範囲によって示され、特許請求の範囲と均等の意味およ
び範囲内のすべての変更が含まれることが意図されてい
る。

【０３４１】

【発明の効果】請求項１、２および４記載の同期型半導
体記憶装置は、アドレスバスを複数のメモリブロックに
ついて共通に設ける構成としたので、チップ面積にしめ
る制御系回路の占有面積を抑制することが可能である。

【０３４２】請求項３および５記載の同期型半導体記憶
装置は、コマンドデータバスを複数のメモリブロックに
ついて共通に設ける構成としたので、チップ面積にしめ
る制御系回路の占有面積を抑制することが可能である。

【０３４３】請求項６ないし１０記載の同期型半導体記
憶装置は、活性化されたメモリセルブロックに対応する
アドレス信号または内部制御信号の取込動作完了後に
は、アドレス信号取込回路や制御信号取込回路が待機状
態となるため、消費電力を低減することが可能である。

【０３４４】請求項１１ないし１５記載の同期型半導体
記憶装置は、コマンドデータバスを複数のメモリブロッ
クについて共通に設ける構成としたので、チップ面積に
しめる制御系回路の占有面積を抑制することが可能であ
る。

【０３４５】請求項１６ないし１９記載の同期型半導体
記憶装置は、活性化されたメモリセルブロックに対応す
るアドレス信号または内部制御信号の取込動作完了後に
は、アドレス信号取込回路や制御信号取込回路が待機状
態となるため、消費電力を低減することが可能である。

【０３４６】請求項２０ないし２５記載の同期型半導体
記憶装置は、メモリセルブロックの分割数を増加させた
場合でも、チップ面積の増大や消費電流の増加を抑制し
つつ、同時に多ビットのデータを入出力することが可能
である。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の同期型半導体記憶装
置１０００の構成を示す概略ブロック図である。

【図２】 同期型半導体記憶装置１０００における内部
クロック信号ｉｎｔ．ＣＬＫを分配する構成を示す概念
図である。

【図３】 同期型半導体記憶装置におけるアドレスバス
およびコマンドデータバスの構成を示す概略ブロック図
である。

【図４】 本発明の実施の形態１のロウプリデコーダ回
路３６の構成を示す概略ブロック図である。

【図５】 階層電源構成を説明するための図であり、図
５（ａ）は階層電源構成の構成を示す回路図であり、図
５（ｂ）は待機動作時における状態を説明するための図
であり、図５（ｃ）は活性時における状態を説明するた
めの図である。

【図６】 同期型半導体記憶装置１０００の動作を説明
するためのタイミングチャートである。

【図７】 本発明の実施の形態２のフリップフロップ回
路２２４の構成を説明するための概略ブロック図であ
る。

【図８】 フリップフロップ回路２２４の構成をより詳
細に説明するためのブロック図である。

【図９】 実施の形態３のロウプリデコーダ回路３００
の構成を説明するための概略ブロック図である。

【図１０】 ドライバ制御回路３０２の構成を示す概略
ブロック図である。

【図１１】 実施の形態３のロウプリデコーダ３００の
動作を説明するための第１のタイミングチャートであ
る。

【図１２】 実施の形態３の同期型半導体記憶装置の動
作を説明するための第２のタイミングチャートである。

【図１３】 実施の形態４のロウプリデコーダ４００の
構成を説明するための概略ブロック図である。

【図１４】 図１３に示したロウプリデコーダ４００の
動作を説明するためのタイミングチャートである。

【図１５】 コラムプリデコーダ３４の構成を説明する
ための概略ブロック図である。

【図１６】 リード動作時におけるロウプリデコーダ４
００およびコラムプリデコーダ３４の動作を説明するた
めのタイミングチャートである。

【図１７】 ライト動作時におけるロウプリデコーダ４
００およびコラムプリデコーダ３４の動作を説明するた
めのタイミングチャートである。

【図１８】 バンクがアレイ状に配列された第１の同期
型半導体記憶装置の構成を説明するための概略ブロック
図である。

【図１９】 バンクがアレイ状に配列された第２の同期
型半導体記憶装置の構成を説明するための概略ブロック
図である。

【図２０】 本発明の実施の形態５の同期型半導体記憶
装置２０００の構成を説明するための概略ブロック図で
ある。

【図２１】 同期型半導体記憶装置２０００において、
アドレスバスおよびコマンドデータバスを共有化する構
成を示す概略ブロック図である。

【図２２】 メインワード線とサブワード線の構成を説
明するための図である。

【図２３】 メインコラム選択線とサブコラム選択線の
構成を説明するための図である。

【図２４】 図２１に示したアレイ状に分割されたバン
クに適用される階層構造のコラム選択線の他の構成を示
す図である。

【図２５】 実施の形態５の同期型半導体記憶装置の動
作を説明するための第１のタイミングチャートである。

【図２６】 実施の形態５の同期型半導体記憶装置の動
作を説明するための第２のタイミングチャートである。

【図２７】 同期型半導体記憶装置１０００の構成にお
いて、各バンクを行方向にさらに２等分した場合の構成
をしめす概略ブロック図である。

【図２８】 実施の形態６の同期型半導体記憶装置３０
００の構成の一部を説明するための概略ブロック図であ
る。

【図２９】 図２８に示したラッチ回路列７００ａおよ
び７００ｂ中に含まれるロウラッチ回路７１０の構成を
説明するための回路図である。

【図３０】 図２８に示したロウプリデコーダ３６の構
成を示す概略ブロック図である。

【図３１】 行アドレス取込回路２６０の構成を示す概
略ブロック図である。

【図３２】 図２８に示したコラムプリデコーダ３４の
構成を示す概略ブロック図である。

【図３３】 列系のローカル制御回路について、冗長回
路部分の制御系も含めた構成を示す概略ブロック図であ
る。

【図３４】 読出されたデータが、グローバルＩ／Ｏバ
スＧ−Ｉ／Ｏに伝達される経路を説明するための概略ブ
ロック図である。

【図３５】 従来の技術１によるマルチバンク構成ＤＲ
ＡＭ４０００のメモリセルアレイ部の構成を概略的に示
す図である。

【図３６】 従来の技術２によるマルチバンク構成ＤＲ
ＡＭ５０００のメモリセルアレイ部の構成を概略的に示
す図である。

【図３７】 マルチバンク構成ＤＲＡＭ５０００のワー
ド選択線の構造を示すための図である。

【符号の説明】

１０ 外部制御信号入力端子群、１２ アドレス信号入
力端子群、１４ 入出力バッファ回路、１６ クロック
信号入力端子、１８ 内部同期信号発生回路、３４ コ
ラムプリデコーダ、３６ 行プリデコーダ、３８ リー
ド／ライトアンプ、４０ コラムプリデコーダ、４２
コラムデコーダ、４４ ロウデコーダ、５０ａ〜５０ｃ
アドレスバス、５２ アドレスドライバ、５４ デー
タバス、３００，４００ ロウプリデコーダ、１００
０，２０００，３０００ 同期型半導体記憶装置。

Claims (25)

【特許請求の範囲】
1. 【請求項１】 外部クロック信号に同期して、アドレス
   信号と制御信号とを受け、かつ記憶データを授受する同
   期型半導体記憶装置であって、 行列状に配置される複数のメモリセルを有するメモリセ
   ルアレイを備え、 前記メモリセルアレイは、複数のメモリセルブロックに
   分割され、 前記外部クロック信号に同期した内部クロック信号を出
   力する内部同期信号発生回路と、 前記内部クロック信号に同期して、外部から前記アドレ
   ス信号を取りこむアドレス信号入力回路と、 前記複数のメモリセルブロックに共通に設けられ、前記
   アドレス信号入力回路からの前記アドレス信号を伝達す
   るアドレスバスと、 前記メモリセルブロックに対応して設けられ、前記アド
   レスバスからの前記アドレス信号に応じて前記メモリセ
   ルを選択する複数の選択回路とをさらに備え、 前記選択回路は、前記アドレス信号に基づいて、対応す
   るメモリセルブロックが選択されたことに応じて活性化
   される、同期型半導体記憶装置。
2. 【請求項２】 前記メモリセルブロックは、独立に読出
   動作および書込み動作が可能なバンクである、請求項１
   記載の同期型半導体記憶装置。
3. 【請求項３】 前記制御信号に応じて、前記同期型半導
   体記憶装置の動作を制御する内部制御信号を出力する中
   央制御回路と、 前記複数のメモリセルブロックに共通に設けられ、前記
   内部制御信号を伝達するコマンドデータバスとをさらに
   備え、 前記選択回路は、前記内部制御信号および前記アドレス
   信号に基づいて、対応するメモリセルブロックが選択さ
   れたことに応じて活性化される、請求項２記載の同期型
   半導体記憶装置。
4. 【請求項４】 前記制御信号に応じて、前記同期型半導
   体記憶装置の動作を制御する内部制御信号を出力する中
   央制御回路と、 前記複数のメモリセルブロックに共通に設けられ、前記
   内部制御信号を伝達するコマンドデータバスとをさらに
   備え、 前記内部制御信号は、 行系回路の活性化を指示する行活性化信号と、 列系回路の活性化を指示する列活性化信号とを含み、 前記各選択回路は、 対応するメモリセルブロックの行を選択する行選択回路
   と、 対応するメモリセルブロックの列を選択する列選択回路
   とを含み、 前記行選択回路は、前記行選択活性化信号の活性化と、
   前記アドレス信号に応じて前記対応するメモリセルブロ
   ックが選択されたことに応じて、前記アドレスバスから
   行アドレスを取りこみ、 前記列選択回路は、前記列選択活性化信号の活性化と、
   前記アドレス信号に応じて前記対応するメモリセルブロ
   ックが選択されたことに応じて、前記アドレスバスから
   列アドレスを取りこむ、請求項２記載の同期型半導体記
   憶装置。
5. 【請求項５】 前記メモリセルブロックに対応して設け
   られ、前記コマンドデータバスからの前記内部制御信号
   に応じて前記対応するメモリセルブロックの動作を制御
   する複数のローカル制御回路をさらに備え、 前記ローカル制御回路は、前記前記アドレス信号に基づ
   いて、前記対応するメモリセルブロックが選択されたこ
   とに応じて、前記内部制御信号を取りこむ、請求項３記
   載の同期型半導体記憶装置。
6. 【請求項６】 前記メモリセルブロックに対応して設け
   られ、前記コマンドデータバスからの前記内部制御信号
   に応じて前記対応するメモリセルブロックの動作を制御
   する複数のローカル制御回路をさらに備え、 前記ローカル制御回路は、 前記内部制御信号および前記アドレス信号に基づいて、
   前記対応するメモリセルブロックが選択されたことに応
   じて、前記内部制御信号を取りこむ制御信号取込回路
   と、 前記制御信号取込回路からの信号レベルを保持する第１
   のレベル保持回路とを含み、 前記中央制御回路からの内部制御信号は、前記第１のレ
   ベル保持回路における信号レベルの保持動作が完了後に
   非活性化される、請求項３記載の同期型半導体記憶装
   置。
7. 【請求項７】 前記制御信号取込回路は、前記第１のレ
   ベル保持回路における信号レベルの保持動作が完了後に
   リセットされる、請求項６記載の同期型半導体記憶装
   置。
8. 【請求項８】 前記制御信号取込回路は、 前記中央制御回路により制御され、待機動作モード時の
   リーク電流を低減する階層電源回路と、 前記階層電源回路を介して電源電位が供給され、前記コ
   マンドデータバスからの前記内部制御信号を前記第１の
   レベル保持回路に伝達する駆動回路とをさらに含み、 前記階層電源回路は、前記第１のレベル保持回路におけ
   る信号レベルの保持動作が完了後に前記待機動作モード
   となる、請求項７記載の同期型半導体記憶装置。
9. 【請求項９】 前記選択回路は、 前記内部制御信号および前記アドレス信号に基づいて、
   前記対応するメモリセルブロックが選択されたことに応
   じて、前記アドレス信号を取りこむアドレス信号取込回
   路と、 前記アドレス信号取込回路からの信号レベルを保持する
   第２のレベル保持回路とを含む、請求項３記載の同期型
   半導体記憶装置。
10. 【請求項１０】 前記アドレス信号取込回路は、前記第
    ２のレベル保持回路における信号レベルの保持動作が完
    了後にリセットされる、請求項９記載の同期型半導体記
    憶装置。
11. 【請求項１１】 外部クロック信号に同期して、アドレ
    ス信号と制御信号とを受け、かつ記憶データを授受する
    同期型半導体記憶装置であって、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイを備え、 前記メモリセルアレイは、複数のメモリセルブロックに
    分割され、 前記外部クロック信号に同期した内部クロック信号を出
    力する内部同期信号発生回路と、 前記内部クロック信号に同期して外部から前記制御信号
    を取りこみ、前記同期型半導体記憶装置の動作を制御す
    る内部制御信号を出力する中央制御回路と、 前記複数のメモリセルブロックに共通に設けられ、前記
    内部制御信号を伝達するコマンドデータバスと、 前記メモリセルブロックに対応して設けられ、前記コマ
    ンドデータバスからの前記内部制御信号に応じて前記対
    応するメモリセルブロックの動作を制御する複数のロー
    カル制御回路とをさらに備え、 前記ローカル制御回路は、前記対応するメモリセルブロ
    ックが選択されたことに応じて、前記内部制御信号を取
    りこむ、同期型半導体記憶装置。
12. 【請求項１２】 前記メモリセルブロックは、独立に読
    出動作および書込み動作が可能なバンクである、請求項
    １１記載の同期型半導体記憶装置。
13. 【請求項１３】 前記内部クロック信号に同期して、外
    部から前記アドレス信号を取りこむアドレス信号入力回
    路と、 前記複数のメモリセルブロックに共通に設けられ、前記
    アドレス信号入力回路からの前記アドレス信号を伝達す
    るアドレスバスとをさらに備え、 前記ローカル制御回路は、前記アドレス信号に基づい
    て、対応するメモリセルブロックが選択されたことに応
    じて前記内部制御信号を取りこむ、請求項１２記載の同
    期型半導体記憶装置。
14. 【請求項１４】 前記ローカル制御回路は、 前記内部制御信号および前記アドレス信号に基づいて、
    前記対応するメモリセルブロックが選択されたことに応
    じて、前記内部制御信号を取りこむ制御信号取込回路
    と、 前記制御信号取込回路からの信号レベルを保持する第１
    のレベル保持回路とを含む、請求項１３記載の同期型半
    導体記憶装置。
15. 【請求項１５】 前記ローカル制御信号が、対応するメ
    モリセルブロックが選択されたことに応じて取りこむ前
    記内部制御信号は、前記対応するメモリセルブロックの
    行系の動作に対する制御信号である、請求項１３記載の
    同期型半導体記憶装置。
16. 【請求項１６】 前記中央制御回路からの内部制御信号
    は、前記第１のレベル保持回路における信号レベルの保
    持動作が完了後に非活性化される、請求項１４記載の同
    期型半導体記憶装置。
17. 【請求項１７】 前記制御信号取込回路は、前記第１の
    レベル保持回路における信号レベルの保持動作が完了後
    にリセットされる、請求項１４記載の同期型半導体記憶
    装置。
18. 【請求項１８】 前記メモリセルブロックに対応して設
    けられ、前記アドレスバスからの前記アドレス信号に応
    じて前記メモリセルの行を選択する複数の行選択回路
    と、 前記メモリセルブロックの行に対応して設けられ、前記
    行選択回路により選択的に活性化される複数のワード線
    とをさらに備え、 前記行選択回路は、 前記内部制御信号および前記アドレス信号に基づいて、
    前記対応するメモリセルブロックが選択されたことに応
    じて、前記アドレス信号を取りこむアドレス信号取込回
    路と、 前記アドレス信号取込回路からの信号レベルを保持する
    第２のレベル保持回路とを含み、 前記第２のレベル保持回路は、前記ワード線ごとに設け
    られるラッチ回路を有する、請求項１４記載の同期型半
    導体記憶装置。
19. 【請求項１９】 前記メモリセルブロックは、複数のサ
    ブメモリセルブロックに分割され、 前記メモリセルブロックに対応して設けられ、前記アド
    レスバスからの前記アドレス信号に応じて前記メモリセ
    ルの行を選択する複数の行選択回路と、 前記メモリセルブロックの行に対応して、前記複数のサ
    ブメモリセルブロックに共通に設けられ、前記行選択回
    路により選択的に活性化される複数のメインワード線
    と、 前記サブメモリセルブロックの行に対応して設けられ、
    対応するメインワード線が選択的に活性化されるのに応
    じて前記行選択回路により活性化される複数のサブワー
    ド線とをさらに備え、 前記行選択回路は、 前記内部制御信号および前記アドレス信号に基づいて、
    前記対応するメモリセルブロックが選択されたことに応
    じて、前記アドレス信号を取りこむアドレス信号取込回
    路と、 前記アドレス信号取込回路からの信号レベルを保持する
    第２のレベル保持回路とを含み、 前記第２のレベル保持回路は、前記サブワード線ごとに
    設けられるラッチ回路を含む、請求項１４記載の同期型
    半導体記憶装置。
20. 【請求項２０】 外部クロック信号に同期して、アドレ
    ス信号と制御信号とを受け、かつ記憶データを授受する
    同期型半導体記憶装置であって、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイを備え、 前記メモリセルアレイは、第１複数個の列および第２複
    数個の行に配置される複数のメモリセルブロックに分割
    され、 前記外部クロック信号に同期した内部クロック信号を出
    力する内部同期信号発生回路と、 前記内部クロック信号に同期して、外部から前記アドレ
    ス信号を取りこむアドレス信号入力回路と、 前記複数のメモリセルブロックに共通に設けられ、前記
    アドレス信号入力回路からの前記アドレス信号を伝達す
    るアドレスバスと、 前記メモリセルブロックに対応して設けられ、前記アド
    レスバスからの前記アドレス信号に応じて前記メモリセ
    ルを選択する複数の選択回路とをさらに備え、 前記選択回路は、前記アドレス信号に基づいて、対応す
    るメモリセルブロックが選択されたことに応じて活性化
    される、同期型半導体記憶装置。
21. 【請求項２１】 前記メモリセルブロックは、独立に読
    出動作および書込み動作が可能なバンクである、請求項
    ２０記載の同期型半導体記憶装置。
22. 【請求項２２】 前記制御信号に応じて、前記同期型半
    導体記憶装置の動作を制御する内部制御信号を出力する
    中央制御回路と、 前記複数のメモリセルブロックに共通に設けられ、前記
    内部制御信号を伝達するコマンドデータバスとをさらに
    備え、 前記内部制御信号は、 行系回路の活性化を指示する行活性化信号と、 列系回路の活性化を指示する列活性化信号とを含み、 前記各選択回路は、 対応するメモリセルブロックの行を選択する行選択回路
    と、 対応するメモリセルブロックの列を選択する列選択回路
    とを含み、 前記行選択回路は、前記行選択活性化信号の活性化と、
    前記アドレス信号に応じて前記対応するメモリセルブロ
    ックが選択されたことに応じて、前記アドレスバスから
    行アドレスを取込んで保持し、 前記列選択回路は、前記列選択活性化信号の活性化と、
    前記アドレス信号に応じて前記対応するメモリセルブロ
    ックが選択されたことに応じて、前記アドレスバスから
    列アドレスを取込んで保持する、請求項２１記載の同期
    型半導体記憶装置。
23. 【請求項２３】 前記複数のメモリセルブロックは、複
    数のバンクグループに分割され、 前記行選択回路は、 前記バンクグループに対応してそれぞれ設けられ、前記
    アドレスバスおよび前記コマンドデータバスからの信号
    を受け、前記行選択活性化信号の活性化と、前記アドレ
    ス信号に応じて前記対応するメモリセルブロックが選択
    されたことに応じて、前記アドレスバスから行アドレス
    を取込んで保持する複数のメイン行選択回路と、 前記メモリセルブロックにそれぞれ対応して設けられ、
    前記メイン行選択回路に保持された行アドレス信号を受
    けて保持し、対応するメモリセル行を選択するための信
    号を生成する複数のサブ行選択回路とを含む、請求項２
    ２記載の同期型半導体記憶装置。
24. 【請求項２４】 前記選択回路は、 前記内部制御信号および前記アドレス信号に基づいて、
    前記対応するメモリセルブロックが選択されたことに応
    じて、前記アドレス信号を取りこむアドレス信号取込回
    路と、 前記アドレス信号取込回路からの信号レベルを保持する
    レベル保持回路とを含む、請求項２１記載の同期型半導
    体記憶装置。
25. 【請求項２５】 前記アドレス信号取込回路は、前記レ
    ベル保持回路における信号レベルの保持動作が完了後に
    リセットされる、請求項２４記載の同期型半導体記憶装
    置。