JP2002245780A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 １つのチップ構成で複数種類の記憶容量／ア
ドレス空間を有する半導体記憶装置を実現する。 【解決手段】 モード切換回路（８）に従って、所定の
内部列アドレス信号ビット（ＣＡ＜９：８＞）の状態を
選択的に固定し、またモード切換回路（８）の制御の下
に、列アドレス信号ビット（ＣＡ＜９＞）に代えて特定
の行アドレス信号ビット（ＲＡ＜１２＞）を伝達する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、アドレス空間の構成を内部で変更すること
のできる半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置は、小型で記憶容量が大
きくまたアクセス時間も短いため、広い範囲において広
く用いられている。このような半導体記憶装置において
は、アドレス入力ピン端子に与えられるアドレス信号の
ビット数により、アドレス空間の大きさ（サイズ）が決
定されており、各用途に応じて、アドレス空間に対応す
る記憶容量が選択されて使用される。ここで、記憶容量
は、アドレス空間のサイズと語構成のビット数とにより
決定される。

【０００３】このような半導体記憶装置においては、各
用途に応じて処理すべきデータのビット数（語構成）が
異なるため、応じて、たとえば×１ビット構成、×４ビ
ット構成、および×８ビット構成などの語構成を有する
半導体記憶装置が製造され、各用途に応じてこれらの語
構成の異なる半導体記憶装置が選択されて利用される。

【０００４】一般に、語構成が異なる半導体記憶装置
を、別々の設計仕様に従って製造した場合、設計効率が
悪く、また半導体記憶装置の種類の数も大きくなり、各
製品の品種ごとの管理も煩瑣となるため、同一のチップ
構成で異なる語構成に対応するように、半導体記憶装置
は構成される。このような複数の語構成に対してチップ
構成を共通化する場合、その内部構成が複数の語構成に
対して共通化され、マスク配線またはボンディングワイ
ヤにより特定のパッドの電位を固定することにより、必
要な語構成が実現される。

【０００５】また、ＤＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）のように、リフレッシュが必要な
半導体記憶装置においては、システムの消費電力などに
応じて、リフレッシュサイクルが決定されるように、異
なるリフレッシュサイクルの半導体記憶装置が同一の内
部構成で製造され、語構成の場合と同様、マスク配線ま
たはボンディングオプション（ボンディングワイヤによ
るパッド電位固定）により必要なリフレッシュサイクル
が決定される。

【０００６】この語構成の変更の場合、内部の列アドレ
ス信号ビットを縮退して、データビット数を大きくする
ことが通常行なわれる。また、リフレッシュサイクルの
変更の場合には、行アドレス信号ビットの縮退または所
定の行アドレス信号ビットと所定の列アドレス信号ビッ
トとの内部での交換などが行なわれる。

【０００７】

【発明が解決しようとする課題】上述のようなパッドオ
プションの場合、内部構成は同一であり、同時に活性化
されるたとえば入出力回路などの内部回路の数が語構成
に応じて変更される。これにより、複数の仕様（語構成
およびリフレッシュサイクル等）に対応することができ
る。しかしながら、これらの半導体記憶装置において
は、使用されるアドレス空間は、この半導体記憶装置内
に設けられるメモリアレイの記憶容量に応じた全アドレ
ス空間である。たとえば、１Ｍビットの半導体記憶装置
において、１Ｍワード×１ビット構成の場合、アドレス
信号は２０ビットであり、一方、２５６Ｋワード×４ビ
ット構成の場合、アドレス信号は１８ビットである。こ
れらの半導体記憶装置を用いて、１Ｍワード×４ビット
のメモリシステムを構築する場合、いずれの半導体記憶
装置を４個利用するかは、消費電流およびシステムサイ
ズなどの、適用されるシステムの条件に応じて決定され
る。

【０００８】しかしながら、アドレス空間の最小値は、
１個の半導体記憶装置の記憶容量および語構成により決
定されている。たとえば２５６Ｋビット×４ビットの半
導体記憶装置を利用する場合、メモリシステムのアドレ
スの数は、最低２の１８乗となる。小規模の処理システ
ムにおいて、メモリシステムのアドレス空間が不必要に
大きくならないように、用途に適したアドレス空間を有
する半導体記憶装置が採用される。したがって、語構成
が同一でアドレス空間のサイズが異なる半導体記憶装置
を多種類製造する必要が生じ、前述の語構成およびリフ
レッシュサイクルの場合と同様、各仕様に応じて半導体
記憶装置を設計する場合、設計効率が悪く、また多種類
の製品を管理する必要が生じ、品種の管理が煩瑣となる
という問題が生じる。

【０００９】また、このような半導体記憶装置のアドレ
ス空間のサイズの種類が増大した場合、アドレス信号ビ
ットの数も異なり、使用されるテストプログラムを、各
品種に応じて準備する必要が生じ、結果として半導体記
憶装置のコスト増の要因となる。

【００１０】この場合、単に、アドレス信号入ピン端子
の電圧を外部で固定して、使用するアドレス空間を固定
することが考えられる。しかしながら、たとえばＤＲＡ
Ｍの場合、行アドレス信号と列アドレス信号とが時分割
的に共通のピン端子に与えられるため、システム実装時
において、特定のアドレス信号入力ピン端子の電圧を固
定することはできない。また、使用されるアドレス空間
のサイズによっては、行アドレス信号ビットおよび列ア
ドレス信号ビットの構成の他品種との互換性を維持する
ことができなくなることが考えられる。

【００１１】特に、最近においては、複数の半導体記憶
装置を１つのモジュール内に実装して、データビット数
を大きくすることにより、データ転送速度を速くするこ
とが図られる。このようなメモリモジュールにおいて
は、実装される半導体記憶装置の数がこのモジュールパ
ッケージにより固定されており、製品の種類の数の観点
からは、語構成の変換よりも、アドレス空間のサイズの
共通化が大きな問題となる。

【００１２】それゆえ、この発明の目的は、複数種類の
アドレス空間のサイズに対応することのできる半導体記
憶装置を提供することである。

【００１３】この発明の他の目的は、異なるサイズのア
ドレス空間を有するメモリモジュールを、容易に実現す
ることのできる半導体記憶装置を提供することである。

【００１４】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、所定のサイズのアドレス空間を有するメモリ
アレイと、このアドレス空間のサイズを、語構成を維持
しつつアドレスモード指定信号に従って変更するための
アドレス設定回路とを備える。

【００１５】好ましくは、メモリアレイは、行列状に配
列されるメモリセルを有する。アドレス設定回路は、好
ましくは、アドレスモード指定信号に従って、メモリア
レイの行を指定する多ビット行アドレス信号の特定のビ
ットをメモリアレイの列を指定する多ビット列アドレス
信号のビットとして伝達する回路を含む。

【００１６】これに代えて、好ましくは、メモリアレイ
は、行列状に配列されるメモリセルを含む。アドレス設
定回路は、好ましくは、メモリアレイの列を指定する内
部多ビット列アドレス信号の特定のビットを、アドレス
モード指定信号に従って、選択的に無効状態に設定する
回路を含む。

【００１７】これに代えて、アドレス設定回路は、好ま
しくは、メモリアレイの行選択を行なう行アクセス指示
に応答して、メモリアレイの行を指定する多ビット行ア
ドレス信号の特定のビットをラッチするラッチ回路と、
メモリアレイの列選択を行なう列アクセス時、アドレス
モード指定信号に従ってラッチ回路にラッチされた特定
の行アドレス信号ビットをメモリアレイの列を指定する
列アドレス信号を構成するビットとして伝達するアドレ
ス伝達回路とを含む。

【００１８】これに代えて、メモリアレイは、各々が互
いに独立に選択状態へ駆動される複数のバンクに分割さ
れる。各バンクへは、メモリセル行を選択する行アクセ
スとメモリセル列を選択する列アクセスとが時分割態様
で行なわれる。この構成において、アドレス設定回路
は、好ましくは、各バンクに対応して配置され、対応の
バンクへの行アクセス時、多ビット行アドレス信号の特
定のビットをラッチする複数のラッチ回路と、これら複
数のバンクに共通に配置され、第１のバンクへの列アク
セス時、アドレスモード指定信号に従って第１のバンク
に対応して設けられたラッチ回路にラッチされた行アド
レス信号ビットを第１のバンクに対する列アドレス信号
を構成するビットとして伝達するアドレス伝達回路とを
含む。

【００１９】このアドレス伝達回路は、上記多ビット行
アドレス信号の最上位ビットを列アドレス信号の最上位
ビットとして伝達する。

【００２０】また、これに代えて、メモリアレイが行列
状に配列される複数のメモリセルを含む。アドレス設定
回路は、好ましくは、行アクセス時に、特定の行アドレ
スビットをラッチするラッチ回路と、列アクセス時に、
アドレスモード指定信号に従ってラッチされた特定の行
アドレス信号ビットと列アクセス時の外部からの多ビッ
ト列アドレス信号の所定のビット一方を選択して列アド
レス信号のビットとして伝達するアドレス伝達回路と、
列アクセス時、このアドレス伝達回路からのビットと多
ビット列アドレス信号の残りのビットとを受け、アドレ
スモード指定信号に従って多ビット列アドレス信号の特
定ビットを選択的に固定状態に設定するための回路とを
含む。

【００２１】また、アドレスモード指定信号は、好まし
くは複数の制御信号を含む。これら複数の制御信号は、
個々に電圧レベルが固定される。

【００２２】また、これに代えて、この半導体記憶装置
はモジュールに実装される。この構成の場合、アドレス
モード指定信号は、モジュールへの実装時に、電圧レベ
ルが設定されて内部アドレス信号の構成を固定的に設定
する。

【００２３】半導体記憶装置内部のアドレス設定回路に
より、アドレス空間のサイズをアドレスモード指定信号
に従って変更することにより、１つの内部構成の半導体
記憶装置で複数の種類のアドレス空間を有する半導体記
憶装置を実現することができる。この半導体記憶装置を
モジュールに実装することにより、複数種類のアドレス
空間を有するメモリモジュールを１種類の半導体記憶装
置により実現することができる。

【００２４】また、特定の行アドレス信号ビットを内部
列アドレス信号ビットに変換することにより、外部で、
行アドレスおよび列アドレスの構成が、アドレス空間サ
イズに応じて異なる場合においても、容易に対応するこ
とができる。

【００２５】また、この半導体記憶装置と複数の別種類
の半導体記憶装置を１つのモジュールに実装するとき、
この発明にしたがう半導体記憶装置のアドレス空間のサ
イズをアドレスモード指定信号に従って変更させ、アド
レス信号のビット数を他の半導体記憶装置のアドレス信
号のビット数に対応させることで、モジュールの語構成
を維持しつつ、メモリ容量の増加を容易に行なうことが
できる。また、このとき、語構成の変更により、モジュ
ールの転送データビット数を容易に拡張することができ
る。

【００２６】

【発明の実施の形態】［実施の形態１］図１は、この発
明に従う半導体記憶装置の全体の構成の１例を概略的に
示す図である。この図１に示す半導体記憶装置は、クロ
ック信号ＣＬＫに同期して動作するクロック同期型半導
体記憶装置であり、最大６４Ｍビットの記憶容量を実現
することが出来、メモリ空間は、デフォルトとして、１
６Ｍビット×４ビットの構成に設定される。語構成は４
ビットである。

【００２７】図１において、半導体記憶装置１は、外部
からのクロックイネーブル信号ＣＫＥの活性化時外部か
らのクロック信号ＣＬＫに従って内部クロック信号ＣＬ
Ｋｉを生成するクロックバッファ２と、クロックバッフ
ァ２からの内部クロック信号ＣＬＫｉに同期して外部か
らの制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、お
よびＤＱＭ０−ＤＱＭ３（ＤＱＭ０−３）を取込み、内
部の制御信号を生成する制御信号バッファ６と、内部ク
ロック信号ＣＬＫｉに同期して外部からのアドレス信号
ビットＡ０−Ａ１２（Ａ０−１２）およびバンクアドレ
ス信号ビットＢＡ０およびＢＡ１を取込んで内部アドレ
ス信号ビットを生成するアドレスバッファ４とを含む。

【００２８】制御信号バッファ６へ与えられるチップセ
レクト信号／ＣＳは、この半導体記憶装置１が選択され
たことを示す。このチップセレクト信号／ＣＳが活性状
態（Ｌレベル）のとき、この半導体記憶装置は有効なコ
マンドが印可されたと判断して、半導体記憶装置１にお
いてこのコマンドにより指定された内部動作が実行され
る。ロウアドレスストローブ信号／ＲＡＳ、コラムアド
レスストローブ信号／ＣＡＳおよびライトイネーブル信
号／ＷＥは、コマンドを構成し、内部クロック信号ＣＬ
Ｋｉの立上がりにおけるそれらの論理レベルに応じて動
作モードを指定する。信号ＤＱＭ０−ＤＱＭ３は、デー
タマスク信号であり、×４ビット構成であるため、各ビ
ット単位で、データの入出力にマスクをかける。ここ
で、コマンドは、各制御信号／ＲＡＳ、／ＣＡＳ、およ
び／ＷＥのクロック信号の、例えば、立上がりエッジに
おける論理レベルの組合せにより与えられる。

【００２９】この半導体記憶装置１は、さらに、バンク
♯０−♯３にそれぞれ対応して配置されるメモリアレイ
ＭＡ０−ＭＡ３と、外部からのアドレスモード選択信号
ＡＭＳ０およびＡＭＳ１に従って、アドレスモードを切
換えるモード切換回路８と、この半導体記憶装置１の動
作モードを指定するデータを記憶するモードレジスタ１
０と、モード切換回路８からのアドレスモード指定信号
に従ってアドレスバッファ４から与えられる内部アドレ
ス信号を修飾して、メモリアレイＭＡ０−ＭＡ３へ与え
るとともに、制御信号バッファ６からの内部制御信号
（または内部コマンド）に従って指定された動作に必要
な内部制御信号を生成する制御回路１２と、メモリアレ
イＭＡ０−ＭＡ３と外部との間のデータの入出力を行な
う入出力バッファ１４とを含む。

【００３０】このモード切換回路８により、アドレス空
間およびアドレス構成を変更する。モードレジスタ１０
は、この半導体記憶装置の例えばコラムレイテンシまた
はバースト長などのデータを記憶する。

【００３１】入出力バッファ１４へは、データマスク信
号ＤＱＭ０−ＤＱＭ３が与えられ、４ビットデータＤＱ
０−ＤＱ３のうち、マスクのかけられたデータビットの
入出力にマスクがかけられる。入出力バッファ１４に含
まれる出力バッファ回路へは、出力電源電圧ＶＤＤＱお
よび出力接地電圧ＶＳＳＱが与えられる。出力回路は、
大きな負荷を高速で駆動する必要があり、この出力バッ
ファ回路動作時における電源バンプが内部回路動作に悪
影響を及ぼすのを防止する。またこの半導体記憶装置１
に対しては、外部からの電源電圧ＶＤＤおよびＶＳＳが
与えられる。この電源電圧ＶＤＤおよび出力用電源電圧
ＶＤＤＱは、電源電圧レベルが異なっていてもよい（出
力用電源電圧ＶＤＤＱが、電源電圧ＶＤＤよりも高い電
圧レベルであってもよい）。

【００３２】この図１に示す半導体記憶装置１は、基本
の記憶容量が６４Ｍビットであり、４ビットデータＤＱ
０−ＤＱ３が、入出力されるため、語構成は×４ビット
である。この×４ビットの語構成を変更することなく、
半導体記憶装置１のアドレス空間をアドレスモード選択
信号ＭＳ０およびＡＭＳ１に従って変更するとともに、
アドレスの構成を変更する。

【００３３】メモリアレイＭＡ０−ＭＡ３においては、
メモリセルが行列状に配列されており、またメモリセル
行およびメモリセル列を選択する回路が設けられてい
る。これらのメモリアレイＭＡ０−ＭＡ３は、バンク♯
０−♯３として利用されており、それぞれ互いに独立
に、メモリセル行を選択状態へ駆動することができる。
バンク♯０−♯３の指定が、バンクアドレス信号ビット
ＢＡ０−ＢＡ１により行なわれる。

【００３４】図２は、この発明に従って実現されるアド
レスモードと使用されるアドレス信号ビットとの対応関
係を一覧にして示す図である。図２に示すように、アド
レスモードは、外部から与えられるアドレスモード選択
信号ＡＭＳ０およびＡＭＳ１の電圧レベル（論理レベ
ル）の組合せにより指定される。このアドレスモードと
して、４つのアドレスモードＭＯＤＥ＿Ａ、ＭＯＤＥ＿
Ｂ、ＭＯＤＥ＿Ｃ、およびＭＯＤＥ＿Ｄが準備される。
バンクアドレス信号ビットＢＡ０、ＢＡ１は、各アドレ
スモードにおいて使用される。

【００３５】アドレスモードＭＯＤＥ＿Ａは、アドレス
モード選択信号ＡＭＳ０およびＡＭＳ１をともに接地電
圧ＶＳＳに設定することにより指定される。このアドレ
スモードＭＯＤＥ＿Ａにおいては、行アドレス信号ビッ
トＲＡ０−ＲＡ１１と列アドレス信号ビットＣＡ０−Ｃ
Ａ７が使用される。いずれのアドレスモードにおいても
４バンク構成が採用されるため、バンクアドレス信号ビ
ットＢＡ０およびＢＡ１は、各モードにおいてすべて共
通に有効状態に設定される。

【００３６】この構成においては、各バンクに、２＾２
０のアドレスが割当てられる。ここで、“＾”は冪乗を
示す。したがって、各バンクから、４ビットのデータが
入出力されるため、このアドレスモードＭＯＤＥ＿Ａに
おいては、半導体記憶装置の記憶容量は４・４・２＾２
０＝１６Ｍビットとなる。

【００３７】アドレスモードＭＯＤＥ＿Ｂは、アドレス
モード選択信号ＡＭＳ０およびＡＭＳ１を、それぞれ電
源電圧ＶＣＣおよび接地電圧ＶＳＳに設定することによ
り指定される。このアドレスモードＭＯＤＥ＿Ｂにおい
ては、１２ビットの行アドレス信号ＲＡ０−ＲＡ１１と
９ビットの列アドレス信号ビットＣＡ０−ＣＡ８が用い
られる。バンクアドレス信号ビットＢＡ０およびＢＡ１
はともに有効状態に設定される。したがって、この場
合、アドレス信号のビット数は２１であり、語構成は４
ビットであり、各バンクに対し、４・２^２１＝８Ｍビ
ットの記憶容量が割当てられる。したがって、この半導
体記憶装置は、アドレスモードＭＯＤＥ＿Ｂにおいて
は、記憶容量は、３２Ｍビット（＝８Ｍビット×４）と
なる。

【００３８】アドレスモードＭＯＤＥ＿Ｃは、アドレス
モード選択信号ＡＭＳ０およびＡＭＳ１を、それぞれ接
地電圧ＶＳＳおよび電源電圧ＶＣＣに設定することによ
り指定される。このアドレスモードＭＯＤＥ＿Ｃにおい
ては、１２ビットの行アドレス信号ビットＲＡ０−ＲＡ
１１と、１０ビットの列アドレス信号ビットＣＡ０−Ｃ
Ａ９が使用される。バンクアドレス信号ビットＢＡ０お
よびＢＡ１が、また使用される。したがって、この場
合、各バンクは、４・２^２２＝１６Ｍビットの記憶容
量を有し、この半導体記憶装置は、合計、６４Ｍビット
の記憶容量を有する。アドレス空間は１６Ｍアドレスの
サイズを有し、語構成は、４ビットである。

【００３９】アドレスモードＭＯＤＥ＿Ｄは、アドレス
モード選択信号ＡＭＳ０およびＡＭＳ１をともに電源電
圧ＶＣＣに設定することにより指定される。この場合、
行アドレス信号ビットＲＡ０−ＲＡ１２と列アドレス信
号ビットＣＡ０−ＣＡ８が使用される。バンクアドレス
信号ビットＢＡ０およびＢＡ１がともに使用される。こ
の場合においても、バンク当りの記憶容量は、アドレス
信号ビットが、２２ビットであり、４Ｍビット×４ビッ
ト＝１６Ｍビットとなる。したがって、この半導体記憶
装置１の全体の記憶容量は、６４Ｍビットである。

【００４０】同一記憶容量を使用するアドレスモードＭ
ＯＤＥ＿ＣおよびＭＯＤＥ＿Ｄが使用されているのは、
この半導体記憶装置へ与えられるアドレス信号の構成の
異なる種類に対応するためである。すなわち、アドレス
モードＭＯＤＥ＿Ｃにおいては、行アドレス信号ビット
ＲＡ０−ＲＡ１１が用いられ、アドレスモードＭＯＤＥ
＿Ｄにおいては、行アドレス信号ビットＲＡ０−ＲＡ１
２が使用される。ＤＲＡＭにおいては、行アドレスと列
アドレスとが、時分割的に与えられる。したがって、半
導体記憶装置の種類に応じて、その内部のアレイ構成に
応じて、アドレス信号ビットの割当てが異なる。このア
ドレス構成の相違に対応するために、同一記憶容量でか
つ同一語構成のアドレスモードＭＯＤＥ＿ＣおよびＭＯ
ＤＥ＿Ｄを設け、複数種類のアドレス信号の構成に対応
する。

【００４１】図３（Ａ）は、この発明に従う半導体記憶
装置のメモリ空間の１例を概念的に示す図である。図３
（Ａ）においては、１つのバンクのメモリアレイＭＡの
メモリ空間を示す。図３において、メモリアレイＭＡ
は、４つのサブメモリアレイＳＭＡ０−ＳＭＡ３に分割
される。サブメモリアレイＳＭＡ０−ＳＭＡ３は、それ
ぞれデータビットＤＱ０−ＤＱ３に対応して配置され
る。これらのサブメモリアレイＳＭＡ０−ＳＭＡ３に対
し、共通に行アドレス信号ビットＲＡ０−ＲＡ１１が割
当てられる。したがって、このサブメモリアレイＳＭＡ
０−ＳＭＡ３それぞれにおいては、メモリセルが４・Ｋ
行に配列される。図３（Ａ）においては、サブメモリア
レイＳＭＡ０およびＳＭＡ１に共通に行アドレス信号ビ
ットＲＡ０−ＲＡ１１（ＲＡ０−１１）が与えられ、ま
た、サブメモリアレイＳＭＡ２およびＳＭＡ３に対し共
通に行アドレス信号ビットＲＡ０−１１が与えられるよ
うに示す。行選択時、サブメモリアレイＳＭＡ０−ＳＭ
Ａ３それぞれにおいて１行のメモリセルが選択される。

【００４２】これらのサブメモリアレイＳＭＡ０−ＳＭ
Ａ３それぞれにおいて、列アドレス信号ビットＣＡ０−
ＣＡ７（ＣＡ０−７）に従って列選択が行なわれ、後に
説明するように、各サブアレイＳＭＡ０−３それぞれに
おいて４列が同時に選択される。従って、サブメモリア
レイＳＭＡ０−ＳＭＡ３それぞれにおいては、２５６・
４＝１・Ｋ列のメモリセルが配置される。サブメモリア
レイＳＭＡ０−ＳＭＡ３各々は、従って、合計４・Ｋ・
１・Ｋ＝１Ｍビットの記憶容量を有する。最終的にサブ
メモリアレイそれぞれにおいてさらに列アドレス信号ビ
ットＣＡ＜９：８＞に従って列選択（ＩＯ選択）が行わ
れ、１ビットのメモリセルが選択される。

【００４３】図３（Ｂ）は、図３（Ａ）に示すサブメモ
リアレイの構成の１例を概略的に示す図である。サブメ
モリアレイＳＭＡは、複数の行ブロックに分割される。
図３（Ｂ）においては、１つの行ブロックに関連する部
分の構成を示す。行ブロックにおいては、メモリセルＭ
Ｃが行列状に配列され、メモリセルＭＣの各行に対応し
てワード線ＷＬが配設され、また、メモリセルの各列に
対応してビット線対ＢＬＰが配設される。図３（Ｂ）に
おいては、ワード線ＷＬ０−ＷＬ３をワード線の代表と
して示す。ワード線ＷＬには、対応の行のメモリセルＭ
Ｃが接続される。ビット線対ＢＬＰは、互いに相補なデ
ータを転送するビット線ＢＬおよびＺＢＬを含み、メモ
リセルＭＣが、対応のビット線ＢＬＰのビット線ＢＬお
よびＺＢＬの一方と対応のワード線との交差部に対応し
て配置される。

【００４４】１つの行ブロックに含まれるワード線ＷＬ
の数は、サブメモリアレイＳＭＡに含まれる行ブロック
の数により変わる。例えば、サブメモリアレイＳＭＡが
８個の行ブロックに分割される場合、１つの行ブロック
において、５１２行のメモリセルが配設され、応じて５
１２本のワード線が配置される。

【００４５】１つの行ブロックに含まれるビット線対Ｂ
ＬＰの数は、コラムアドレスＣＡ０−ＣＡ７のビット数
が８であり、同時に４列が選択されるため、１０２４個
のビット線対ＢＬＰが配置される。

【００４６】行ブロックの両側に、活性化時メモリセル
データを検知し、増幅し、かつラッチするセンスアンプ
帯が配置される。このセンスアンプ帯においては、１つ
おきのビット線対に対しセンスアンプ回路ＳＡが配置さ
れる。図３（Ｂ）の右側のセンスアンプ帯においては、
センスアンプ回路ＳＡＲ０ＳＡＲ１が交互に１つおきの
ビット線対に対応して配置される。一方、図３（Ｂ）の
左側のセンスアンプ帯においては、１つおきのビット線
対に対しセンスアンプ回路ＳＡＬ０およびＳＡＬ１が交
互に配置される。このセンスアンプ回路の配置は、「交
互配置型シェアードセンスアンプ」構成と称され、各セ
ンスアンプ回路は、隣接行ブロックにより共有される。

【００４７】センスアンプ帯は、対応の行ブロックが選
択行ブロックのとき活性化される。このセンスアンプ帯
の活性／非活性の制御は、行アドレス信号ビットＲＡ０
−ＲＡ１１に含まれる行ブロック特定用のアドレスビッ
トをデコードすることにより行なわれる。

【００４８】サブメモリアレイの行ブロックに共通に、
列アドレス信号ビットＣＡ０−ＣＡ７をデコードして列
選択信号を生成する列デコーダＣＤＲが配置される。こ
の列デコーダＣＤＲは、８ビットのコラムアドレスＣＡ
＜７：０＞をデコードして、２５６本の列選択線ＣＳＬ
０−ＣＳＬ２５５の１つを選択状態へ駆動する。

【００４９】１本の列選択線により、４つのセンスアン
プ回路ＳＡＬ０、ＳＡＬ１、ＳＡＲ０、およびＳＡＲ１
が同時に選択され、それぞれ並列に図示しない内部デー
タ線（ＩＯ線）に結合される。この列デコーダＣＤＲに
よる列選択までのアドレスビットのメモリ空間に対する
割当は、アドレスモードが変化しても変更されない。

【００５０】列アドレス信号ビットＣＡ８およびＣＡ９
に従って、４センスアンプ回路の１つが選択される。列
アドレス信号ビットＣＡ８は、後に説明するように、右
または左のセンスアンプ帯を指定し、列アドレス信号ビ
ットＣＡ９は、偶数のセンスアンプ回路または奇数のセ
ンスアンプ回路を指定する。

【００５１】図３（Ｃ）は、最終的に４ビットデータか
ら１ビットを選択する部分の構成の１例を概略的に示す
図である。サブメモリアレイＳＭＡから、列デコーダに
より選択された４ビットのデータが、内部データ線ＩＯ
０−ＩＯ３に伝達される（データ読出時）。これらの内
部データ線ＩＯ０―ＩＯ３はそれぞれセンスアンプ回路
ＳＡＬ０、ＳＡＬ１、ＳＡＲ０、ＳＡＲ１に結合され
る。これらの内部データ線に対し列アドレス信号ビット
ＣＡ８およびＣＡ９にしたがって選択動作を行なって、
１つの内部データ線ＩＯを選択するＩＯセレクタＩＯＳ
が配置される。このＩＯセレクタＩＯＳにより内部デー
タ線の選択をするという最終列選択を実行することによ
り１ビットのメモリセルが選択される。

【００５２】列アドレス信号ビットＣＡ８が“１”の時
には、右側センスアンプ帯のセンスアンプ回路ＳＡＲ０
およびＳＡＲ１が選択され、列アドレス信号ビットＣＡ
８が“０”の時には、左側のセンスアンプセンスアンプ
帯のセンスアンプ回路ＳＡＬ０およびＳＡＬ１が選択さ
れる。

【００５３】列アドレス信号ビットＣＡ９が“１”の時
には、センスアンプ回路ＳＡＬ１およびＳＡＲ１が選択
され、列アドレス信号ビットＣＡ９が“０”の時には、
センスアンプ回路ＳＡＲ０およびＳＡＬ０が選択され
る。

【００５４】すなわち、列アドレス信号ビットＣＡ８に
より一方のセンスアンプ帯が指定され、列アドレス信号
ビットＣＡ９により偶数／奇数センスアンプ回路が選択
される。これらの列アドレス信号ビットＣＡ８およびＣ
Ａ９により１つのセンスアンプ回路、すなわち１つの内
部データ線ＩＯが選択される。このＩＯセレクタＩＯＳ
に与えられる列アドレス信号ビットＣＡ８およびＣＡ９
をアドレスモードに従って、その状態を設定する。した
がって、アドレスモードＭＯＤＥ#Ｅにおいては、列ア
ドレス信号ビットＣＡ９に代えて行アドレス信号ビット
ＲＡ１２が用いられる。

【００５５】ＩＯセレクタＩＯＳは、実際に選択回路で
あってもよく、また、各内部データ線（対）ＩＯに対し
て設けられるプリアンプ回路またはライトドライバを活
性化するデコード信号を生成するＩＯデコーダと、この
ＩＯデコーダからのＩＯ選択信号とメインのプリアンプ
イネーブル信号またはメインのライトドライバイネーブ
ル信号とに従って内部データの読出／書込を行なうプリ
アンプ回路およびライトドライバとを含んでいてもよ
い。

【００５６】アドレスモードＭＯＤＥ#Ｃにおいては、
サブモリアレイＳＭＡ０−ＳＭＡ３それぞれにおいて、
１つの列が、２ビットの列アドレス信号ＣＡ９およびＣ
Ａ８により特定される。アドレスモードＭＯＤＥ#Ｄに
おいては、アドレス信号ビットＲＡ１２およびＣＡ８に
よりサブメモリアレイ各々内の列が特定される。ここで
は、アドレスモードＭＯＤＥ#Ｃにおけるアドレスの割
当について説明する。列アドレス信号ビットＣＡ９によ
り、２つセンスアンプ回路ＳＡＲ１およびＳＡＬ１また
はセンスアンプ回路ＳＡＬ０およびＳＡＲ０が指定され
る。列アドレス信号ビットＣＡ８により、２つのセンス
アンプ帯の１つが選択される。

【００５７】サブメモリアレイＳＭＡ０−ＳＭＡ３それ
ぞれにおいては、内部の列が、列アドレス信号ビットＣ
Ａ０−ＣＡ７により指定される。これらの列アドレス信
号ビットＣＡ０−ＣＡ７により、４ビットのメモリセル
が同時に指定される。したがって、サブメモリアレイＳ
ＭＡ０−ＳＭＡ３それぞれにおいて、メモリセルが１Ｋ
列にわたって配列され、列アドレスの数が、２５６とな
る。したがって、サブメモリアレイＳＭＡ０−ＳＭＡ３
のそれぞれは、４Ｍビットの記憶容量を有し、このメモ
リアレイＭＡは、合計１６Ｍビットの記憶容量を有す
る。列アドレス信号ビットＣＡ０−ＣＡ９により指定さ
れる列により、４ビットのメモリセルが同時に選択さ
れ、４ビットのデータの入出力が行われる。

【００５８】このメモリアレイＭＡがバンク♯０−♯３
それぞれに対応して設けられているため、この半導体記
憶装置が、全体として、記憶容量が６４Ｍビットであ
る。アドレスモードに従って、この使用するサブメモリ
アレイの領域を変更する。

【００５９】ここで、図３（Ｃ）において、行アドレス
信号ビットＲＡ１２が列アドレス信号ビットＣＡ９に代
えて用いられているのは、アドレスモードＭＯＤＥ＿Ｄ
において、外部からの行アドレス信号ビットＲＡ１２
が、内部で列アドレス信号ビットＣＡ９に変更されるた
めである。アドレスモードに応じて、これらの列アドレ
ス信号ビットＣＡ９およびＣＡ８を、外部からの列アド
レス信号ビットに従って変更するか、または、外部の列
アドレス信号ビットの論理レベルにかかわらず、その論
理レベルを固定する。これにより、アドレスモードに応
じて使用されるサブメモリアレイの領域を設定する。ま
た、行アドレス信号ビットＲＡ１２を列アドレス信号ビ
ットＣＡ９に内部で変更することにより、外部アドレス
構成の変更にも対処することが出来る。

【００６０】図４は、図１に示すアドレスバッファ４お
よび制御回路１２の要部の構成を概略的に示す図であ
る。図４において、アドレスバッファ４は、外部からの
アドレス信号ビットＥＸＡ＜９＞をバッファ処理して内
部アドレス信号ビットＡＤ９を生成するＡ９バッファＢ
Ｆ９と、外部アドレス信号ビットＥＸＡ＜８＞をバッフ
ァ処理して内部アドレス信号ビットＡＤ８を生成するＡ
８バッファＢＦ８を含む。これらのバッファＢＦ９およ
びＢＦ８は、行アドレス信号ビットおよび列アドレス信
号ビットに対し共通に設けられる。

【００６１】制御回路１２は、内部アドレス信号ビット
ＡＤ９およびＡＤ８を受けて内部行アドレス信号ビット
ＲＡ＜９＞およびＲＡ＜８＞を生成する内部行アドレス
発生回路１５と、内部アドレス信号ビットＡＤ９および
ＡＤ８およびＡ１２を受け、モード切換回路８からのア
ドレスモード指定信号に従って、与えられたアドレス信
号を変更して、内部列アドレス信号ビットＣＡ＜９＞お
よびＣＡ＜８＞を生成する列アドレス設定回路２０を含
む。

【００６２】この列アドレス設定回路２０は、モード切
換回路８からのアドレスモード指定信号が、アドレスモ
ードＭＯＤＥ＿Ａを指定するときには、内部列アドレス
信号ビットＣＡ＜８＞およびＣＡ＜９＞をともにＨレベ
ルに固定する。したがって、この状態においては、図３
（Ｂ）においてセンスアンプ回路ＳＡＲ１が常に選択さ
れる。サブメモリアレイＳＭＡ内において全体の１／４
の列が使用される。従ってサブメモリアレイのアクセス
可能なメモリ空間の記憶容量は、１Ｍビットとなり、１
バンク全体の記憶容量は、１Ｍ・４ビットとなる。

【００６３】アドレスモードＭＯＤＥ＿Ｂのときには、
この内部列アドレス信号ビットＣＡ＜９＞をＨレベルに
固定し、かつアドレス信号ビットＡＤ８に従って、内部
列アドレス信号ビットＣＡ＜８＞を生成する。従って、
図３（Ｂ）において、センスアンプ回路としては、２つ
のセンスアンプ回路ＳＡＲ１およびＳＡＬ１の一方が列
アドレス信号ビットＣＡ８に従って選択され、センスア
ンプ回路ＳＡＲ０およびＳＡＬ０は選択されない。した
がって、サブメモリアレイＳＭＡにおいて、全体の1／
２の列が使用されるだけである。サブメモリアレイＳＭ
Ａのアクセス可能なメモリ空間の記憶容量は、２Ｍビッ
トとなり、１バンク全体の記憶容量は、２Ｍ・４ビット
となる。

【００６４】アドレスモードＭＯＤＥ＿Ｃのときには、
列アドレス設定回路２０は、内部アドレス信号ビットＡ
Ｄ９およびＡＤ８に従って内部列アドレス信号ビットＣ
Ａ＜９＞およびＣＡ＜８＞を生成する。この場合には、
センスアンプ回路ＳＡＲ０、ＳＡＲ１、ＳＡＬ０、およ
びＳＡＬ１がすべて使用される。したがって、サブメモ
リアレイＳＭＡのアクセス可能なメモリ空間の記憶容量
は、４Ｍビットとなり、１バンク全体の記憶容量は、４
Ｍ・４ビットとなる。

【００６５】アドレスモードＭＯＤＥ＿Ｄのときには、
この列アドレス設定回路２０は、アレイ活性化指示信号
（ロウアクティブコマンドＡＣＴ）の印加時に与えられ
たアドレス信号ビットＡＤ１２を、内部列アドレス信号
ビットＣＡ＜９＞として出力する。したがって、このア
ドレスモードＭＯＤＥ＿Ｄのときには、語構成はアドレ
スモードＭＯＤＥ#Ｃと同一であるが、行アドレス信号
ビットＲＡ＜１２＞が、内部列アドレス信号ビットＣＡ
＜９＞に内部で変更される。ここで、ビットＣＡ８およ
びＣＡ９はそれぞれビットＣＡ＜８＞およびＣＡ＜９＞
と同じ信号を示すが、回路動作の説明の時には、ビット
ＣＡ＜８＞およびＣＡ＜９＞を使用する。

【００６６】図５は、図４に示すモード切換回路８の構
成の一例を示す図である。図５において、モード切換回
路８は、外部から与えられるアドレスモード選択信号Ａ
ＭＳ１を受けるインバータ８ａと、外部からのアドレス
モード選択信号ＡＭＳ０を受けるインバータ８ｂと、テ
ストモード指示信号ＴＭとインバータ８ａの出力信号を
受けてアドレス設定信号ＳＥＬ１を生成するＮＯＲ回路
８Ｃと、インバータ回路８ａおよび８ｂの出力信号とテ
ストモード指示信号ＴＭとを受けてアドレス設定信号Ｓ
ＥＬ０を生成する複合ゲート回路８ｄを含む。この複合
ゲート回路８ｄは、等価的に、インバータ８ａおよび８
ｂの出力信号を受けるＡＮＤ回路と、このＡＮＤ回路の
出力信号とテストモード指示信号ＴＭとを受けてアドレ
ス設定信号ＳＥＬ０を生成するＮＯＲゲートとを含む。

【００６７】インバータ８ａおよび８ｂから、それぞ
れ、行アドレス信号ビットＲＡ＜１２＞を、列アドレス
信号ビットＣＡ＜９＞として使用するための変換制御信
号ＺＡＳＭ１およびＺＡＳＭ０が生成される。このモー
ド切換回路８からの各信号に従って、列アドレス設定回
路２０が、列アドレス信号ビットＣＡ＜９＞およびＣＡ
＜８＞の発生モードを制御する。

【００６８】この図５に示すモード切換回路８におい
て、テストモード指示信号ＴＭがＨレベルに設定される
と、アドレス設定信号ＳＥＬ０およびＳＥＬ１がともに
Ｌレベルに強制的に設定される。この状態においては、
内部列アドレス信号ビットＣＡ＜９＞およびＣＡ＜８＞
が、ともに後に説明するように、Ｈレベルに強制的に設
定され、アドレスモードＭＯＤＥ＿Ａで、テストが実行
される。必要最小限の動作領域の信頼性を確保する。し
かしながら、このテストモード指示信号ＴＭの活性化
時、アドレス設定信号ＳＥＬ０およびＳＥＬ１がともに
Ｈレベルに強制的に設定され、この半導体記憶装置内の
全ビットに対するテストが実行されるように構成されて
もよい。この構成は、ＮＯＲゲートに代えてテストモー
ド指示信号ＴＭの反転信号を受けるＮＡＮＤゲートを利
用することにより実現される。

【００６９】図６は、図１に示すアドレスバッファ４の
構成を概略的に示す図である。このアドレスバッファ４
は、外部からの１３ビットのアドレス信号ＥＸＡ＜１
２：０＞に対して設けられる。このアドレスバッファ４
は、外部アドレス信号ビットＥＸＡ＜１２：０＞のうち
の下位１０ビットを反転してアドレス信号ビットＡＤ＜
９：０＞を生成するインバータ回路４ａと、インバータ
回路４ａの生成するアドレス信号ビットＡＤ＜９：０＞
を反転して内部アドレス信号ビットＩＷＡＤ＜９：０＞
を生成するインバータ回路４ｂと、外部アドレス信号ビ
ットＥＸＡ＜１２：０＞の上位３ビット＜１２：１０＞
を反転してアドレス信号ビットＡＤ＜１２：１０＞を生
成するインバータ回路４ｃと、インバータ回路４ｃの出
力するアドレス信号ビットＡＤ＜１２：１０＞を反転し
てアドレス信号ビットＩＷＡＤ＜１２＞、およびＩＷＡ
Ｄ＜１１：１０＞を生成するインバータ回路４ｄを含
む。これらのインバータ回路４ａ−４ｄの各々は、各対
応のアドレス信号ビットに対して設けられるインバータ
を含む。したがって、図４に示すＡ９バッファＢＦ９お
よびＢＦ８は、インバータ回路４ａおよび４ｂに含まれ
る。

【００７０】この図６に示すアドレスバッファ４におい
ては、単に外部から与えられるアドレス信号ビットＥＸ
Ａ＜１２：０＞から、内部アドレス信号ビットＩＷＡＤ
＜１２：０＞を生成しているだけである。この場合、ア
ドレスバッファ４に対し内部クロック信号ＣＬＫｉが与
えられ、このクロック信号ＣＬＫｉの立上がりエッジ
で、外部アドレス信号ビットＥＸＡ＜１２：０＞を取込
み、ラッチするようにアドレスバッファ４が構成されて
もよい。

【００７１】図７は、図１に示す制御回路の列アドレス
信号ビットに関連する部分の構成を示す図である。この
図７に示す構成は、図４に示す列アドレス設定回路２０
の構成に相当する。図７においては、内部列アドレス信
号ビットＩＮＴＣＡ＜９：０＞の全ビットに対する構成
を示す。

【００７２】図７において、制御回路１２は、バンク♯
０−♯３それぞれに対応するラッチを含み、バンクアレ
イ活性化信号の活性化に応答して活性化されるラッチ指
示信号ＲＡＳ＜３：０＞の活性化時外部アドレス信号ビ
ットＩＷＡＤ＜１２＞をラッチするラッチ回路３０と、
このラッチ回路３０のラッチそれぞれに対応する転送ゲ
ートを含み、バンク指定信号ＢＫ＜３：０＞に従ってラ
ッチ回路３０の対応のラッチのラッチ信号を転送する転
送回路３４と、列アクセス指示信号（コマンド）ＣＡＣ
Ｔの活性化時インバータ回路４ａからのアドレス信号ビ
ットＡＤ＜９：０＞を取込み、列アドレス信号ビットＩ
ＡＤ＜９：０＞を生成する列アドレス発生回路３２と、
アドレス変換制御信号ＺＡＭＳ１およびＺＡＭＳ０に従
って、転送回路３４からの転送ビットＯＰＣＡ９と列ア
ドレス発生回路３２からの列アドレス信号ビットＩＡＤ
＜９＞の一方を選択して列アドレス信号ビットＮＡＤ＜
９＞を生成する選択回路３６と、アドレス設定信号ＳＥ
Ｌ０およびＳＥＬ１に従って、列アドレス発生回路３２
からの列アドレス信号ビットＩＡＤ＜８：０＞および選
択回路３６からのアドレス信号ビットＮＡＤ＜９＞を受
けて、これらのアドレス信号ビット＜９：８＞を所定の
状態に設定して、内部列アドレス信号ＩＮＴＣＡ＜９：
０＞を生成する列アドレス変更回路３８を含む。

【００７３】この列アドレス変更回路３８からの内部列
アドレス信号ＩＮＴＣＡ＜９：０＞は、バンク♯０−♯
３に共通に伝達され、各バンクにおいて、選択バンクが
この内部列アドレス信号をラッチして、列選択動作を実
行する。ラッチ回路３０においては、選択バンクに対し
て、アドレス信号ビットＩＷＡＤ＜１２＞が対応のラッ
チにそれぞれラッチされる。ラッチ指示信号ＲＡＳ＜
３：０＞は、バンクを活性化するロウアクティブコマン
ドが与えられると所定期間活性化される。したがって、
このバンク活性化時には、ロウアクティブコマンドと同
時に行アドレス信号が与えられるため、ラッチ回路３２
においては、選択バンクに対する行アドレス信号ビット
ＲＡ＜１２＞がラッチされる。

【００７４】バンク指定信号ＢＫ＜３：０＞が活性化さ
れると、転送回路３４は、ラッチ回路３０の選択バンク
に対応するラッチのラッチデータを転送する。したがっ
て、行アクセスが行なわれ、次いで列アクセスが行われ
るバンクに対して、この転送回路３４から、行アドレス
信号ビットＲＡ＜１２＞が、ビットＯＰＣＡ９として伝
達される。したがって、選択回路３６により、この列ア
ドレス発生回路３２からのアドレス信号ビットＩＡＤ＜
９＞および転送回路３４からのビットＯＰＣＡ９の一方
を選択することにより、アドレスモードＭＯＤＥ＿Ｄの
ときに、行アドレス信号ビットＲＡ＜１２＞を、列アド
レス信号ビットＣＡ＜９＞に内部で更することができ
る。

【００７５】列アドレス変更回路３８は、アドレス設定
信号ＳＥＬ０およびＳＥＬ１に従って、列アドレス信号
ビットＣＡ＜９：８＞の電圧レベルをそれぞれ設定す
る。これにより、各アドレスモードに応じて、内部列ア
ドレス信号ビットＣＡ＜９：８＞の状態を、外部のアド
レスモード選択信号ＡＭＳ１およびＡＭＳ０に従って設
定することができる。

【００７６】図８は、図７に示す列アドレス発生回路３
２の構成を示す図である。図８において、列アドレス発
生回路３２は、列アドレス活性化信号φＣＡＣＴを受け
るインバータ回路３２ａと、インバータ回路３２ａの出
力信号がＬレベルのとき、図６に示すインバータ回路４
ａからのアドレス信号ビットＡＤ＜９：０＞を列アドレ
ス信号として通過させて列アドレス信号ビットＩＡＤ＜
９：０＞を生成するゲート回路３２ｂを含む。列アドレ
ス活性化信号φＣＡＣＴは、列アクセス指示信号（列ア
クセスコマンド）ＣＡＣＴの活性化時、所定期間活性化
される。ゲート回路３２ｂは、アドレス信号ビットＡＤ
＜９：０＞の各ビットに対して設けられる論理ゲートを
含み、インバータ回路３２ａの出力信号がＬレベルのと
きに、その対応のビットを通過させる。このゲート回路
３２ｂは、等価的にＡＮＤ回路である。列選択活性化信
号φＣＡＣＴは、データ読出を示すリードコマンドが与
えられるかまたはデータ書込を示すライトコマンドが与
えられたときに所定期間活性化される。この列アドレス
活性化信号φＣＡＣＴは、バンク♯０−♯３に対して共
通な信号である。

【００７７】図９は、図７に示すラッチ回路３０および
転送回路３４の構成を示す図である。図９において、ラ
ッチ回路３０は、バンク♯０−♯３それぞれに対応して
設けられるラッチＬＴ０−ＬＴ３を含む。これらのラッ
チＬＴ０−ＬＴ３は、それぞれ同一構成を有するため、
図９においては、ラッチＬＴ０の具体的構成の一例を示
す。ラッチ回路ＬＴ０は、バンク♯０に対するラッチ指
示信号ＺＲＡＳ＜０＞の活性化時イネーブルされ、図６
に示すインバータ回路４ｄからの内部アドレス信号ビッ
トＩＷＡＤ＜１２＞を内部ノードＡ１２Ｄに伝達するト
ライステートインバータバッファ４０ａと、内部ノード
Ａ１２Ｄの信号を反転するインバータ回路４０ｂと、ノ
ードＡ１２Ｄの信号をラッチするハーフラッチを構成す
るインバータ４０ｃおよびおよび４０ｄを含む。

【００７８】このラッチ指示信号ＺＲＡＳ＜０＞は、バ
ンク♯０に対するロウアクティブコマンドＡＣＴが与え
られると所定期間Ｌレベルとなり、トライステートイン
バータバッファ４０ａがイネーブルされ、アドレスバッ
ファからのアドレスビットＩＷＡＤ＜１２＞を内部ノー
ドＡ１２Ｄに伝達する。他のラッチＬＴ１−ＬＴ３にお
いては、このとき、ラッチ指示信号ＺＲＡＳ＜３：１＞
は、すべてＨレベルであり、その入力段のトライステー
トインバータバッファは出力ハイインピーダンス状態で
あり、このアドレス信号ビットＩＷＡＤ＜１２＞の取込
みは行なわれない。ラッチＬＴ０−ＬＴ３に取込まれた
アドレス信号ビットＩＷＡＤ＜１２＞は、対応のバンク
に対するロウアクティブコマンドとともに同時に与えら
れており、対応のバンクに対する行アドレス信号ビット
であり、ビットＲＡ＜１２＞である。

【００７９】転送回路３４は、ラッチＬＴ０−ＬＴ３そ
れぞれに対応して設けられ、対応のバンク指定信号ＢＫ
＜０＞−ＢＫ＜３＞の活性化時イネーブルされ、対応の
ラッチＬＴ０−ＬＴ３の出力ラッチ信号を通過させるゲ
ート回路Ｇ０−Ｇ３と、ゲート回路Ｇ０−Ｇ３の出力信
号に従ってビットＯＰＣＡ９を生成するゲート回路ＧＴ
を含む。

【００８０】ゲート回路Ｇ０−Ｇ３の各々は、たとえば
ＮＡＮＤゲートで構成され、またゲート回路ＧＴは、Ａ
ＮＤゲートで構成される。バンク指定信号ＢＫ＜０＞−
ＢＫ＜３＞は、バンクアドレス信号ビットＢＡ０および
ＢＡ１に従って選択的に活性化される。これらのバンク
指定信号ＢＫ＜３：０＞は、対応のバンクへのロウ／コ
ラムアクセス時に活性化される。バンク指定信号ＢＫ＜
３：０＞がすべてＬレベルのときには、これらのゲート
回路Ｇ０−Ｇ３の出力信号はすべてＨレベルであり、ゲ
ート回路ＧＴの出力するビットＯＰＣＡ９はＨレベルと
なる。たとえばバンク指定信号ＢＫ＜０＞がＨレベルと
なると、ゲート回路Ｇ０がイネーブルされ、残りのゲー
ト回路Ｇ１−Ｇ３の出力信号はＨレベルである。したが
って、ゲート回路ＧＴが、このゲート回路Ｇ０の出力信
号に従って、ビットＯＰＣＡ９をＨレベルまたはＬレベ
ルに駆動する。したがって、このゲート回路ＧＴは、転
送ゲートとして機能する。

【００８１】なお、ビットＯＰＣＡ９を転送する転送回
路３４は、ゲート回路Ｇ０−Ｇ３およびＧＴにより構成
されている。しかしながら、ラッチＬＴ０−ＬＴ３それ
ぞれに、トランスミッションゲートまたはトライステー
トバッファ回路が設けられてもよい。これらのトランス
ミッションゲートまたはトライステートバッファ回路を
バンク指定信号で選択的に導通状態またはイネーブル状
態とする。ただし、この構成の場合には、ビットＯＰＣ
Ａ９がフローティング状態となるのを防止するために転
送回路の出力ノードにプルアップまたはプルダウン抵抗
を設ける必要がある。

【００８２】図１０は、図９に示すラッチ回路３０およ
び転送回路３４の動作を示すタイミングチャート図であ
る。図１０においては、バンク♯０および♯１に対し、
行アクセスを指示する行アクティブ（アクセス）コマン
ドＲＡＣＴが与えられ、続いて、バンク♯０に対する列
アクセスコマンド（列選択活性化信号）ＣＡＣＴが与え
られる場合の信号波形を示す。この半導体記憶装置は、
クロック信号ＣＬＫの立上がりに同期して外部制御信号
を取込み、内部動作を開始する。

【００８３】また、バンク♯０に対し行アクティブコマ
ンドＲＡＣＴが与えられ、または外部アドレス信号ＥＸ
ＴＡとしてアドレス信号ＡＤＤ０が与えられる。この行
ロウアクティブコマンドＲＡＣＴに従って、クロック信
号ＣＬＫの立上がりに同期して、所定期間ラッチ指示信
号ＺＲＡＳ＜０＞がＬレベルとなる。応じて図９に示す
ラッチ回路ＬＴ０のトライステートインバータバッファ
４０ａがイネーブルされ、このアドレス信号ＡＤＤ０の
ビットＡＤＤ０＜１２＞を内部ノードＡ１２Ｄに転送す
る。このラッチ指示信号ＺＲＡＳ＜０＞がＨレベルとな
ると、トライステートインバータバッファ４０ａが、出
力ハイインピーダンス状態となり、ラッチＬＴ０は、ア
ドレス信号ビットＡＤＤ０＜１２＞をラッチする。残り
のラッチＬＴ１−ＬＴ３においては、対応のラッチ指示
信号ＺＲＡＳ＜３：１＞はすべてＨレベルであるため、
そのラッチデータは不定である。

【００８４】次いで、バンク♯０に対し、ロウアクティ
ブコマンドＲＡＣＴが与えられる。応じて、ラッチ指示
信号ＺＲＡＳ＜１＞が所定期間Ｌレベルの活性状態とな
り、ラッチＬＴ１が、このアドレス信号ＡＤＤ１のビッ
トＡＤＤ１＜１２＞をラッチする。

【００８５】次のサイクルで、列アクセスコマンドＣＡ
ＣＴがバンク♯０に対して与えられ、またアドレス信号
ＡＤＤ２が外部アドレス信号ＥＸＴＡとして与えられ
る。このとき、バンク指定信号ＢＫ＜０＞がＨレベルと
なり、転送回路３４においてゲート回路Ｇ０がイネーブ
ルされ、ラッチＬＴのラッチビットＡＤＤ０＜１２＞を
転送する。したがって、このとき、ビットＯＰＣＡ９
が、アドレス信号ビットＡＤＤ０＜１２＞に対応する。
ロウアクティブコマンドＲＡＣＴの印加時に与えられる
アドレス信号は、行を指定する行アドレス信号ＲＡであ
る。コラムアクセス時に与えられるアドレス信号は、列
を指定する列アドレス信号である。したがって、この列
アクセス時においては、選択バンクにおいて、行アドレ
ス信号ビットＲＡ＜１２＞が、ビットＯＰＣＡ９として
転送され、次いで、次に説明する選択回路を介して、列
アドレス信号ビットＡＤ＜９＞として伝達され、行アド
レス信号ビットＲＡ＜１２＞の内部列アドレス信号ビッ
トＣＡ＜９＞への変換が行なわれる。すなわち、各ラッ
チにおいてロウアクセス時に行アドレス信号ビットをラ
ッチし、このロウアクセスが行なわれた後、同じバンク
に対するコラムアクセスが行なわれる場合に、このラッ
チデータの転送が行なわれるため、各バンクごとに、行
アドレス信号ビットＲＡ＜１２＞を、コラム列アドレス
信号ビットＣＡ＜９＞に変更することができる。

【００８６】なお、この図１０に示すタイミングチャー
ト図においてバンク指定信号ＢＫ＜０＞およびＢＫ＜１
＞は、クロック信号ＣＬＫと非同期でバンクアドレス信
号ＢＡとアクティブコマンドＲＡＣＴまたはＣＡＣＴに
従って活性状態へ駆動されている。これにより、早いタ
イミングでバンク選択信号を選択状態へ駆動している。
クロック信号に同期してバンクアドレス信号のデコード
が行なわれて、バンク指定信号が生成されてもよい。

【００８７】また、このバンク指定信号ＢＫ＜３：０＞
については、ロウアクティブコマンドＲＡＣＴおよびコ
ラムアクティブコマンドＣＡＣＴが与えられたときに、
そえぞれ、バンクアドレス信号に従って選択バンクに対
するバンク指定信号が活性状態へ駆動されている。しか
しながら、このラッチアドレスビットの転送を行なうの
は、コラムアクセス時であるため、バンク指定信号ＢＫ
＜３：０＞は、コラムアクセス時にのみ活性されるよう
に構成されてもよい。これは、単にコラムアクセスコマ
ンドＣＡＣＴとバンクアドレス信号との組合せでバンク
指定信号ＢＫ＜３：０＞を生成することにより容易に実
現される。

【００８８】なお、ラッチ指示信号ＺＲＡＳ＜３：０＞
は、対応のバンクが選択状態にある間活性状態にされる
アレイ活性化信号ＡＣＴ＜３：０＞の活性化に応答して
所定期間Ｌレベルの活性状態へ駆動される。また、コマ
ンドは、図１に示す各制御信号／ＣＳ、／ＲＡＳ、／Ｃ
ＡＳ、および／ＷＥの論理レベルの組合せにより与えら
れる。

【００８９】また、この半導体記憶装置はクロック信号
ＣＬＫの立上がりエッジおよび立下がりエッジ両者に同
期して、動作する半導体記憶装置であってもよい。

【００９０】図１１は、図７に示す選択回路３６の構成
の一例を示す図である。図１１において、選択回路３６
は、アドレス変換制御信号ＺＡＭＳ０およびＺＡＭＳ１
を受けるＮＯＲ回路３６ａと、図９に示す転送回路３４
の出力ビットＯＰＣＡ９を受けるインバータ３６ｂと、
ＮＯＲ回路３６ａの出力信号がＨレベルのときにイネー
ブルされ、インバータ３６ｂの出力信号を反転するトラ
イステートインバータバッファ３６ｃと、ＮＯＲ回路３
６ａの出力信号がＬレベルのときイネーブルされ、列ア
ドレス発生回路３２からの内部アドレスビットＩＡＤ＜
９＞（図７参照）を反転するトライステートインバータ
バッファ３６ｄと、トライステートインバータバッファ
３６ｃおよび３６ｄの出力に結合され、これらのトライ
ステートインバータバッファ３６ｃまたは３６ｄの出力
信号を反転して列アドレス信号ビットＮＡＤ＜９＞を生
成するインバータ３６ｅを含む。

【００９１】この図１１に示す選択回路３６の構成にお
いて、アドレス変換制御信号ＺＡＭＳ０およびＺＡＭＳ
１がともにＬレベルのときに、ＮＯＲ回路３６ａの出力
信号がＨレベルとなり、トライステートインバータバッ
ファ３６ｃがイネーブルされる。この状態においては、
転送回路３４からのビットＯＰＣＡ９が、列アドレス信
号ビットＮＡＤ＜９＞として伝達される。すなわち、ア
ドレス変換制御信号ＺＡＭＳ０およびＺＡＭＳ１がとも
にＬレベルとされるアドレスモードＭＯＤＥ＿Ｄのとき
に、ロウアドレス信号ビットＲＡ＜１２＞が列アドレス
信号ビットＣＡ＜９＞に変換される。

【００９２】アドレス変換制御信号ＺＡＭＳ０およびＺ
ＡＭＳ１の少なくとも一方がＨレベルのときには、ＮＯ
Ｒ回路３６ａの出力信号はＬレベルとなり、内部アドレ
ス信号ビットＩＡＤ＜９＞に従って、列アドレス信号ビ
ットＮＡＤ＜９＞が生成される。

【００９３】したがって、アドレスモードＭＯＤＥ＿Ｄ
が設定されたときのみに、行アドレス信号ビットＲＡ＜
１２＞を、列アドレス信号ビットＣＡ＜９＞に変換する
処理が実行される。

【００９４】図１２は、図７に示す列アドレス変更回路
３８の構成を概略的に示す図である。図１２において、
列アドレス変更回路３８は、列アドレス発生回路３２か
らの列アドレス信号ビットＩＡＤ＜８：０＞と選択回路
３６からのビットＮＡＤ＜９＞のうち８ビットの信号ａ
ｄｄ＜７：０＞を反転して内部列アドレス信号ビットＣ
Ａ＜７：０＞を生成するインバータ回路３８ａと、ビッ
トａｄｄ＜８＞とアドレス設定信号ＳＥＬ＜０＞とを受
けて内部列アドレス信号ビットＣＡ＜８＞を生成するＮ
ＡＮＤゲート３８ｂと、選択回路からのビットＮＡＤ＜
９＞に対応するビットａｄｄ＜９＞とアドレス設定信号
ＳＥＬ＜１＞とを受けて内部列アドレス信号ビットＣＡ
＜９＞を生成するＮＡＮＤゲート３８ｃを含む。ビット
ａｄｄ＜８＞は、列アドレス信号発生回路からのビット
ＩＡＤ＜８＞に対応する。これらのＮＡＮＤゲート３８
ｂおよび３８ｃにより、アドレスモードに従って内部列
アドレス信号ビットＣＡ＜９：８＞の状態を設定する。

【００９５】列アドレス変更回路３８は、さらに、ビッ
トａｄｄ＜７：０＞をバッファ処理して補の内部列アド
レス信号ビットＣＡＢ＜７：０＞を生成するバッファ回
路３８ｄと、ビットａｄｄ＜８＞とアドレス設定信号Ｓ
ＥＬ＜０＞とを受けて内部列アドレス信号ビットＣＡＢ
＜８＞を生成するゲート回路３８ｅと、ビットａｄｄ＜
９＞とアドレス設定信号ＳＥＬ＜１＞とを受けて補の内
部列アドレス信号ビットＣＡＢ＜９＞を生成するゲート
回路３８ｆを含む。ゲート回路３８ｅは、アドレス設定
信号ＳＥＬ＜０＞がＬレベルのときには内部列アドレス
信号ビットＣＡＢ＜８＞をＨレベルに固定し、このアド
レス設定得信号ＳＥＬ＜０＞がＨレベルのときには、ビ
ットａｄｄ＜８＞に従って補の内部列アドレス信号ビッ
トＣＡＢ＜８＞を生成する。

【００９６】ゲート回路３８ｆは、アドレス設定信号Ｓ
ＥＬ＜１＞がＬレベルのときには、補の内部列アドレス
信号ビットＣＡＢ＜９＞をＨレベルに固定し、一方、こ
のアドレス設定信号ＳＥＬ＜１＞がＨレベルのときには
バッファとして動作して、ビットａｄｄ＜９＞に従って
補の内部列アドレス信号ビットＣＡＢ＜９＞を生成す
る。

【００９７】内部列アドレス信号ビットＣＡ＜７：０
＞、ＣＡ＜８＞、ＣＡ＜９＞により、１０ビットの内部
列アドレス信号ビットＩＮＴＣＡ＜９：０＞が形成さ
れ、補の内部列アドレス信号ビットＣＡＢ＜７：０＞、
ＣＡＢ＜８＞、およびＣＡＢ＜９＞により、補の内部列
アドレス信号ビットＩＮＴＣＡＢ＜９：０＞が生成され
る。これらの内部列アドレス信号ビットＩＮＴＣＡ＜
９：０＞およびＩＮＴＣＡＢ＜９：０＞は、各バンクに
設けられた列デコード回路へ共通に与えられ、選択バン
クの列デコード回路が活性化されてデコード動作を実行
する。

【００９８】図１３は、本実施の形態において指定され
るアドレスモードと各制御信号および列アドレス信号ビ
ットＣＡ＜８＞およびＣＡ＜９＞の対応関係を一覧にし
て示す図である。以下、図１２に示す列アドレス変更回
路３８の動作を、図１３に示す表を参照して説明する。

【００９９】（Ａ） アドレスモードＭＯＤＥ＿Ａ：こ
のアドレスモードＭＯＤＥ＿Ａの場合には、図１３に示
すように、アドレス設定信号ＳＥＬ＜１：０＞がとも
に、Ｌレベルに設定される。したがって、図１２に示す
列アドレス変更回路３８において、ゲート回路３８ｂお
よび３８ｃからの列アドレス信号ビットＣＡ＜８＞およ
びＣＡ＜９＞がともにＨレベルに固定される。同様、ゲ
ート回路３８ｅおよび３８ｆからの補の列アドレス信号
ビットＣＡＢ＜８＞およびＣＡＢ＜９＞がともにＬレベ
ルに固定される。すなわち、図１４（Ａ）に示すよう
に、外部のアドレス信号ビットＥＸＡ＜９＞およびＥＸ
Ａ＜８＞の論理レベルにかかわらず、内部列アドレス信
号ビットＣＡ＜９＞およびＣＡ＜８＞はともに、電源電
圧ＶＣＣレベルのＨレベルに固定される。列アドレス信
号ビットＣＡ＜７：０＞およびＣＡＢ＜７：０＞は、外
部アドレス信号に従って生成される。したがって、この
アドレスモードＭＯＤＥ＿Ａにおいては、図３（Ｂ）に
示すセンスアンプ回路ＳＡＲ１の領域のみが使用され、
残りのセンスアンプ回路ＳＡＲ０、ＳＡＬ０およびＳＡ
Ｌ１に対応する列の領域は使用されない。

【０１００】（Ｂ） アドレスモードＭＯＤＥ＿Ｂ：こ
のアドレスモードＭＯＤＥ＿Ｂのときには、アドレス設
定信号ＳＥＬ＜０＞はＨレベル、アドレス設定信号ＳＥ
Ｌ＜１＞がＬレベルに設定される。この状態において
は、図１２に示す列アドレス変更回路３８において、ゲ
ート回路３８ｃからの内部列アドレス信号ビットＣＡ＜
９＞がＨレベル、ゲート回路３８ｆからの補の内部列ア
ドレス信号ビットＣＡＢ＜９＞がＬレベルに固定され
る。一方、ＮＡＮＤゲート３８ｂは、インバータバッフ
ァとして動作し、ビットａｄｄ＜８＞に従って、内部列
アドレス信号ビットＣＡ＜８＞を生成する。同様、ＡＮ
Ｄゲート３８ｅが、ビットａｄｄ＜８＞に従って補の内
部列アドレス信号ビットＣＡＢ＜８＞を生成する。

【０１０１】したがって、このアドレスモードＭＯＤＥ
＿Ｂにおいては、内部列アドレス信号ビットＣＡＢ＜９
＞がＨレベルに固定され、図３（Ｂ）に示す２つの奇数
センスアンプ回路ＳＡＲ１およびＳＡＬ１使用され、残
りのセンスアンプ回路ＳＡＲ０およびＳＡＬ０は使用さ
れない。各サブアレイにおいて、列選択およびＩＯ選択
が、列アドレス信号ビットＩＮＴＣＡ＜８：０＞に従っ
て実行される。すなわち、図１４（Ｂ）に示すように、
このアドレスモードＭＯＤＥ＿Ｂにおいては、外部アド
レス信号ビットＥＸＡ＜９＞にかかわらず、内部列アド
レス信号ビットＣＡ＜９＞がＨレベルに固定され、一
方、内部列アドレス信号ビットＣＡ＜８＞が、外部アド
レス信号ビットＥＸＡ＜８＞に従って生成される。

【０１０２】（Ｃ） アドレスモードＭＯＤＥ＿Ｃ：ア
ドレスモードＭＯＤＥ＿Ｃのときには、図１３に示すよ
うに、アドレス設定信号ＳＥＬ＜１：０＞が、ともにＨ
レベルに設定される。この場合には、ＮＡＮＤゲート３
８ｂおよび３８ｃがともにインバータとして動作し、ビ
ットａｄｄ＜９：８＞に従って内部列アドレス信号ビッ
トＣＡ＜９：８＞が生成される。同様、ＡＮＤゲート３
８ｅおよび３８ｆも、バッファとして動作し、ビットａ
ｄｄ＜９：８＞に従って、補の内部列アドレス信号ビッ
トＣＡＢ＜９：８＞を生成する。したがって、この場合
には、図１４（Ｃ）に示すように、外部アドレス信号ビ
ットＥＸＡ＜９：８＞に従って内部列アドレス信号ビッ
トＣＡ＜９：８＞が生成され、センスアンプ回路ＳＡＲ
０、ＳＡＲ１、ＳＡＬ０、およびＳＡＬ１が全て使用さ
れ、したがって、すべての列アドレス領域が、アドレス
空間として使用される。

【０１０３】（Ｄ） アドレスモードＭＯＤＥ＿Ｄ：こ
のアドレスモードＭＯＤＥ＿Ｄのときには、図１３に示
すように、アドレス設定信号ＳＥＬ＜１：０＞はともに
Ｈレベルであり、同様、これらのビットａｄｄ＜９：８
＞に従って、内部列アドレス信号ビットＣＡ＜９：８＞
が生成される。しかしながら、アドレスモード選択信号
ＡＭＳ０およびＡＭＳ１から生成されるアドレス変換制
御信号ＺＡＭＳ０およびＺＡＭＳ１に従って、行アドレ
ス信号ビットＲＡ＜１２＞が、図１１に示す選択回路３
６により選択されて、ビットＮＡＤ＜９＞として伝達さ
れる。したがって、この場合には、図１４（Ｄ）に示す
ように、外部アドレス信号ビットＥＸＡ＜９＞に代えて
行アドレス信号ビットＲＡ＜１２＞に従って内部列アド
レス信号ビットＣＡ＜９＞が生成される。一方、列アド
レス信号ビットＣＡ＜８＞が、外部列アドレス信号ビッ
トＥＸＡ＜８＞に従って生成される。これにより、この
アドレスモードＭＯＤＥ＿Ｄにおいては、行アドレスビ
ットＲＡ＜１２＞の列アドレス信号ビットＣＡ＜９＞へ
の変更が行なわれ、サブメモリアレイＳＭＡの領域の指
定に、行アドレス信号ビットＲＡ＜１２＞が使用され
る。

【０１０４】［列アドレス変更回路３８の変更例］図１
５は、図７に示す列アドレス変更回路３８の変更例を示
す図である。この図１５に示す列アドレス変更回路３８
は、図１２に示す列アドレス変更回路３８と以下の点に
おいて異なっている。すなわち、補の列アドレス信号ビ
ットＣＡＢ＜９：８＞を生成するＡＮＤゲート３８ｆお
よび３８ｅに代えて、ゲート回路３８ｔおよび３８ｓが
用いられる。ゲート回路３８ｔは、アドレス設定信号Ｓ
ＥＬ＜１＞がＨレベルのときにはバッファ回路として動
作し、ビットａｄｄ＜９＞に従って補の列アドレス信号
ビットＣＡＢ＜９＞を生成する。一方、アドレス設定信
号ＳＥＬ＜１＞がＬレベルのときには、このゲート回路
３８ｔは、ビットａｄｄ＜９＞の論理レベルにかかわら
ず、補の列アドレス信号ビットＣＡＢ＜９＞をＨレベル
に固定する。

【０１０５】ゲート回路３８ｓは、アドレス設定信号Ｓ
ＥＬ＜０＞がＨレベルのときにはバッファ回路として動
作し、ビットａｄｄ＜８＞に従って補の列アドレス信号
ビットＣＡＢ＜８＞を生成する。一方、アドレス設定信
号ＳＥＬ＜０＞がＬレベルのときには、補の列アドレス
信号ビットＣＡＢ＜８＞をＨレベルに固定する。

【０１０６】この図１５に示す列アドレス変更回路３８
の構成においては、アドレスモードＭＯＤＥ＿Ａの場合
には、列アドレス信号ビットＣＡ＜９：８＞およびＣＡ
Ｂ＜９：８＞がすべてＨレベルに固定され、これらの列
アドレス信号ビットＣＡ＜９：８＞が縮退状態に設定さ
れる。

【０１０７】したがって、図１６（Ａ）に示すように、
この状態においては、列ブロックＣＢ♯０−ＣＢ♯３各
々において、並行して、列アクセスが実行される。ここ
で図１６（Ａ）においては、１つのサブアレイＳＭＡの
メモリセルの列アドレスによるブロック分割を示す。列
ブロックＣＢ♯０−ＣＢ♯３がそれぞれ、列アドレス信
号ビットＣＡ＜９：８＞により指定される。この列ブロ
ック選択が図３（Ｃ）示すＩＯセレクタにより実行され
る。

【０１０８】この場合、出力回路に結合される内部デー
タ伝達線において、ＩＯセレクタＩＯＳ（図３Ｃ参照）
により１つの内部データ線に４ビットのメモリセルデー
タが読出されるため、内部データ線の振幅を大きくする
ことができ、高速読出が可能となる。また、データ書込
時においては、ＩＯセレクタＩＯＳにより、データ入力
回路に結合される１ビットの内部データ伝達線が内部デ
ータ線ＩＯそれぞれに対して設けられた書込ドライバに
結合され、各ライトドライバが対応のメモリセルにセン
スアンプ回路を介してデータを書込む。４ビットのメモ
リセルに同一データが格納され、１ビットのデータ不良
が生じてもデ−タ読出時に、残りのビットによりこのビ
ット不良を救済することができる。

【０１０９】一方、アドレスモードＭＯＤＥ＿Ｂのとき
には、このゲート回路３８ｔにより、列アドレス信号ビ
ットＣＡ＜９＞およびＣＡＢ＜９＞がともにＨレベルに
固定される。一方、列アドレス信号ビットＣＡ＜８＞お
よびＣＡＢ＜８＞は、それぞれビットａｄｄ＜８＞に従
って生成される。この状態においては、列アドレス信号
ビットＣＡ＜９＞が縮退状態にあるため、図１６（Ｂ）
に示すように、アドレスモードＭＯＤＥ＿Ｂにおいて
は、列ブロックＣＢ♯０−ＣＢ♯３において２つの列ブ
ロックに対し同時に列アクセスが実行される。たとえば
図１６（Ｂ）において、同時に列ブロックＣＢ♯０およ
びＣＢ♯２に対しデータアクセスが行なわれるか、また
は、列ブロックＣＢ♯１およびＣＢ♯３に対し同時にデ
ータアクセスが行なわれる。２つの列ブロックの指定
は、列アドレスビットＣＡ＜８＞に従って行なわれ、列
ブロックの選択が、図３（Ｃ）に示すＩＯセレクタによ
り行なわれる。この場合においても、データ読出時の内
部データ線の振幅を大きくすることが可能となる。

【０１１０】この図１５に示す列アドレス変更回路を使
用する場合、列アドレス空間は小さくなるものの、すべ
てのメモリセルを使用することができる。

【０１１１】なお、図１２に示す列アドレス変更回路３
８を使用する構成の場合、使用されるサブメモリアレイ
の領域は固定されるものの各サブメモリアレイにおいて
列を選択する回路は全てのアドレスモードにおいて動作
している。

【０１１２】しかしながら、メモリアレイの構成とし
て、１つのサブアレイが選択され、選択されたサブメモ
リアレイに対し４ビットのデータアクセスが行なわれる
構成の場合であっても、本発明は適用可能である。この
構成は、例えば図１６（Ａ）において、列ブロックＣＢ
♯０−ＣＢ♯３それぞれを４ビット単位であっくせ退れ
るサブメモリアレイにおきかえる構成に対応する。この
場合、列アクセス時において、これらのサブメモリアレ
イの列系回路は、列アドレス信号ビットＣＡ＜９：８＞
に従ってブロック分割動作を行なう。アドレスモードに
応じて使用されないサブメモリアレイに対して設けられ
る列選択回路の動作を、これらのアドレス設定信号ＳＥ
Ｌ＜１：０＞に従って強制的に停止させるように構成し
てもよい。これにより、消費電流を低減することができ
る（ダイナミック動作を禁止することにより充放電電流
が低減される）。

【０１１３】図１７は、内部行アドレス信号ビットを発
生する回路の構成の一例を示す図である。図１７におい
て、行アドレス信号発生回路５０は、行アドレス活性化
信号φＲＡＣＴを受けるインバータ回路５０ａと、図６
に示すアドレスバッファ４に含まれるインバータ回路４
ｂおよび４ｄからの内部アドレス信号ビットＩＷＡＤ＜
１１：０＞とインバータ回路５０ａの出力信号とを受け
て内部行アドレス信号ビットＩＮＴＲＡ＜１１：０＞を
生成するＡＮＤ回路５０ｂを含む。行アドレス活性化信
号φＲＡＣＴは、ロウアクティブコマンドＲＡＣＴが与
えられると所定期間Ｈレベルの活性状態となる。したが
って、ロウアクティブコマンド（ロウアクセスコマン
ド）ＲＡＣＴが与えられると、ＡＮＤ回路５０ｂがイネ
ーブルされ、アドレスバッファ４からの内部アドレス信
号ＩＷＡＤ＜１１：０＞を通過させて内部行アドレス信
号ビットＩＮＴＲＡ＜１１：０＞を生成する。

【０１１４】したがって、内部においては、いずれのア
ドレスモードにおいても、１２ビットの行アドレス信号
ＩＮＴＲＡ＜１１：０＞に従って選択バンクにおいて行
選択動作が行なわれ、また１０ビットの列アドレス信号
ＩＮＴＣＡ＜９：０＞に従って列選択動作（ＩＯ選択動
作を含む）が実行される。

【０１１５】図１８は、この発明に従う半導体記憶装置
の全体の構成をより具体的に示す図である。図１８にお
いては、１つのバンク♯ｉの構成を示す。図１８におい
て、中央の制御回路として、外部からのコマンドＣＭＤ
を受けてこのコマンドが指定する動作モード指示信号生
成するコマンドデコーダ６０と、バンクアドレス信号ビ
ットＢＡ０およびＢＡ１に従ってバンク指定信号ＢＫ＜
３：０＞を生成するバンクデコーダ６２と、アドレスモ
ード選択信号ＡＭＳ０およびＡＭＳ１に従ってアドレス
発生モードが規定されて、この規定されたアドレス発生
モードに従って外部からのアドレス信号ビットＥＸＴＡ
＜１２：０＞に基づいて内部行アドレス信号ビットＩＮ
ＴＲＡ＜１１：０＞および内部列アドレス信号ビットＩ
ＮＴＣＡ＜９：０＞を生成するアドレス系回路６５と、
バンク指定信号ＢＫ＜３：０＞およびロウアクティブコ
マンド（アレイ活性化指示信号）ＲＡＣＴに従ってラッ
チ指示信号ＺＲＡＳ＜３：０＞を生成してアドレス系回
路６５へ与えるラッチ制御信号発生回路６４を含む。

【０１１６】このコマンドデコーダ６０へ与えられるコ
マンドＣＭＤは、図１に示す各制御信号／ＣＳ、／ＲＡ
Ｓ、／ＣＡＳ、および／ＷＥを含む。これらの各制御信
号の立上がりエッジにおける論理レベルに応じて内部動
作モードを指定する動作モード指示信号が発生される。
図１８においては、このコマンドデコーダ６０からの、
ロウアクティブコマンド印加時活性化されるアレイ活性
化指示信号ＲＡＣＴと、コラムアクセスコマンド（リー
ドコマンドまたはライトコマンド）の印加時活性化され
る列選択動作活性化信号ＣＡＣＴを代表的に示す。

【０１１７】アドレス系回路６５は、図１に示すアドレ
スバッファ４および行アドレス信号および列アドレス信
号を発生する回路部分を含み、ラッチ指示信号ＺＲＡＳ
＜３：０＞に従った行アドレス信号ビットＲＡ＜１２＞
のラッチおよびバンク指定信号ＢＫ＜３：０＞に従った
転送と、アドレスモード選択信号ＡＭＳ０およびＡＭＳ
１による内部列アドレス信号ビットＩＮＴＣＡ＜９：０
＞のモード設定とを実行する。

【０１１８】ラッチ制御信号発生回路６４は、アレイ活
性化指示信号ＲＡＣＴの活性化時、バンク指定信号ＢＫ
＜３：０＞に従って、ラッチ指示信号ＺＲＡＳ＜３：０
＞を活性状態へ駆動する。

【０１１９】これらのコマンドデコーダ６０、バンクデ
コーダ６２、ラッチ制御信号発生回路６４およびアドレ
ス系回路６５は、中央の回路部分において、複数のバン
ク♯０−♯３に対し共通に設けられる。

【０１２０】バンク♯ｉは、複数のメモリセルを有する
メモリアレイＭＡと、内部行アドレス信号ビットＩＮＴ
ＲＡ＜１１：０＞をデコーダしてメモリアレイＭＡの行
を選択する行系回路７１と、アドレス信号ビットＩＮＴ
ＣＡ＜９：０＞に従ってメモリアレイＭＡの列を選択す
る列系回路７２を含む。バンク♯ｉに対して、バンク制
御回路７０が設けられる。このバンク制御回路７０は、
バンク指定信号ＢＫ＜ｉ＞が活性状態のときイネーブル
され、コマンドデコーダ６０からの各種動作モード指示
信号に従って指定された動作を実現するための各種制御
をする。

【０１２１】この図１８に示す構成においては、アドレ
ス系回路６５からの内部行アドレス信号ビットＩＮＴＲ
Ａ＜１１：０＞および内部列アドレス信号ビットＩＮＴ
ＣＡ＜９：０＞が、バンク♯０−♯３に共通に発生され
ている。しかしながら、内部行アドレス信号を内部列ア
ドレス信号に変更する回路部分が、各バンクごとに設け
られてもよい。すなわち、たとえば列アドレス信号ビッ
トＩＮＴＣＡ＜９：０＞を発生する回路において、行ア
ドレス信号ビットＲＡ＜１２＞をラッチする回路および
転送回路と列アドレス変更回路を各バンクそれぞれに配
置し、また内部行アドレス信号ビットＩＮＴＲＡ＜１
１：０＞も、それぞれバンクごとに発生してラッチす
る。これは、図８に示す列選択動作活性化信号φＣＡＣ
Ｔおよび図１７に示すアレイ活性化指示信号φＲＡＣＴ
を、バンク個々に発生させ、各選択バンクにおいて、内
部行／列アドレス信号ビットを発生するように構成する
ことにより容易にこの構成は実現される。

【０１２２】また、内部列アドレス信号ビットＩＮＴＣ
Ａ＜９：０＞が、バンクに共通にプリデコードされ、選
択バンクにおいてＩＯ選択動作を含む列選択動作が実行
されてもよい。行アドレス信号ビットＩＮＴＲＡ＜１
１：０＞についても同様である。

【０１２３】図１９は、アドレスモード選択信号ＡＭＳ
ｊ（ｊ＝０，１）を発生する部分の構成を概略的に示す
図である。このアドレスモード選択信号ＡＭＳｊ（ＡＭ
Ｓ０，ＡＭＳ１）を発生する対応の端子８０が、チップ
外配線８２ａまたは８２ｂを介して電源電圧ＶＣＣレベ
ルまたは接地電圧ＶＳＳレベルに固定される。この半導
体記憶装置がモジュール実装時において、フリップチッ
プでマルチチップモジュールを構成する場合、この端子
８０はパッドに対応し、パッド８０が、モジュール実装
時、ボンディングワイヤ８２ａまたは８２ｂを介して電
源線または接地線に結合される。

【０１２４】一方、図２０に示すように、パッケージ実
装後のチップ（半導体記憶装置）がメモリモジュールＭ
Ｍ内に実装される場合、これらのチップＣＨ０−ＣＨｎ
の各々は、メモリモジュールＭＭ内のソケット内に挿入
される。このときには、メモリモジュールＭＭ内におい
ては、外部電源電圧ＥＸＶＣＣおよび外部接地線ＥＸＶ
ＳＳに結合される電源線８０および接地線８６が配設さ
れる。これらのチップのモジュール実装時、チップ外配
線８７ａおよび８７ｂを用いて、アドレス選択信号を発
生する端子を、このモジュールＭＭ内を延在して配置さ
れる電源線８４および接地線８６に選択的に結合する。
これにより、アドレスモード選択信号ＡＭＳ０およびＡ
ＭＳ１を設定するピン端子は、外部から隠れるため、メ
モリモジュールＭＭにおいてはアドレスモード選択用の
ピン端子が不必要となり、メモリモジュールＭＭのサイ
ズを低減することができる。

【０１２５】［他の適用例］上述の説明においては、ク
ロック信号に同期して動作するクロック同期型ＤＲＡＭ
が半導体記憶装置として示されている。しかしながら、
この発明は、メモリセルのアドレス指定のために、行ア
ドレスと列アドレスとが用いられる半導体記憶装置に対
しすべて適用することができる。特に、行アドレスと列
アドレスとが同時に与えられる構成においても、同様の
構成を用いて、行アドレス信号ビットＲＡ＜１２＞を、
列アドレス信号ビットＣＡ＜９＞に内部で変更すること
ができ、同様の効果を得ることができる。

【０１２６】また、半導体記憶装置は、その最大記憶容
量は６４Ｍビットに限定されず、２５６Ｍビットなどの
他の記憶容量を有していてもよい。また、指定されるア
ドレスモードは、４つのアドレスモードに限定されず、
各記憶容量に応じてアドレスの構成が異なる場合、各ア
ドレス構成に応じて、アドレスモードの数が設定されれ
ばよい。

【０１２７】

【発明の効果】以上のように、この発明に従えば、外部
信号により、使用されるアドレス空間を変更できるよう
に構成しているため、１つのチップ構成を複数種類の記
憶容量のメモリ装置として使用することができ、製品管
理が容易となり、また設計効率も改善される。また、内
部で、所定のロウアドレス信号ビットをコラムアドレス
信号ビットに変更することにより、アドレス構成の異な
るメモリシステムに対しても、容易に同一のチップ構成
で適用することができる。

【０１２８】すなわち、アドレス空間サイズを、アドレ
スモード指定信号に従って語構成を維持しつつ変更する
アドレス設定回路を設けることにより、１つのチップ構
成で複数種類の記憶容量を有する半導体記憶装置を実現
することができ、製品管理を容易化し、かつ設計効率を
改善することができる。

【０１２９】また、行アドレス信号の特定のビットを列
アドレス信号ビットとして伝達することにより、アドレ
ス構成の変更に対しても容易に適用することができる。

【０１３０】また、列アドレス信号の特定のビットはア
ドレスモード指定信号に従って選択的に無効状態とする
ことにより、容易に使用されるアドレス空間の領域を固
定することができる。

【０１３１】また、行アドレス信号の特定のビットをラ
ッチし、列アクセス時このラッチした行アドレス信号ビ
ットを列アドレス信号ビットとして伝達することによ
り、容易に内部で、行アドレス信号ビットを列アドレス
信号ビットに変換して出力することができる。

【０１３２】また複数のバンクが存在する場合には各バ
ンクごとに、特定の行アドレス信号ビットをラッチする
ラッチ回路を設け、対応のバンクへの列アクセス時にこ
の対応の行アドレス信号ビットを列アドレス信号ビット
として伝達することにより、容易にマルチバンク構成の
半導体記憶装置においても、特定の行アドレス信号ビッ
トを列アドレス信号ビットとして伝達することができ
る。

【０１３３】また、行アドレス信号の最上位ビットをデ
ータ信号の最上位ビットとして伝達することにより、ア
ドレス信号ビットの変更に対しても容易に対応してメモ
リセルの選択を行なうことができる。

【０１３４】また、列アクセス時、このラッチした特定
の行アドレス信号ビットと外部のアドレス信号ビットの
一方を選択するとともに、選択されたビットおよび外部
アドレス信号ビットをアドレスモードに応じて固定状態
に設定することにより、アドレス構成が異なり、また記
憶容量が異なる半導体記憶装置を、同一チップ構成で容
易に実現することができる。

【０１３５】またアドレスモード指定信号を複数の制御
信号で構成することにより、複数のアドレスモードに対
応することができる。

【０１３６】また、このアドレスモード指定信号は、モ
ジュール実装時その電圧レベルを固定することにより、
内部でのマスク配線によるレベル設定などを行なう必要
がなく、製造工程を増加させることなく、容易に記憶容
量およびアドレス構成の変更を実現することができる。

【図面の簡単な説明】

【図１】 この発明に従う半導体記憶装置の全体の構成
を概略的に示す図である。

【図２】 この発明により実現されるアドレスモードの
構成を一覧にして示す図である。

【図３】 （Ａ）−（Ｃ）は、この発明に従う半導体記
憶装置の１つのバンクにおけるメモリ空間の構成を概略
的に示す図である。

【図４】 この発明に従う半導体記憶装置の要部の構成
を概略的に示す図である。

【図５】 図４に示すモード切換回路の構成の一例を示
す図である。

【図６】 図１に示すアドレスバッファの構成を概略的
に示す図である。

【図７】 図１に示す制御回路の列アドレス信号発生部
の構成を概略的に示す図である。

【図８】 図７に示す列アドレス発生回路の構成の一例
を示す図である。

【図９】 図７に示す回路および転送回路の構成を示す
図である。

【図１０】 図９に示す転送回路およびラッチ回路の動
作を示すタイミングチャート図である。

【図１１】 図７に示す選択回路の構成を示す図であ
る。

【図１２】 図７に示す列アドレス変更回路の構成を示
す図である。

【図１３】 各アドレスモード時における内部列アドレ
ス信号ビットの状態を一覧にして示す図である。

【図１４】 （Ａ）−（Ｄ）は、各アドレスモードにお
ける内部列アドレス信号と外部アドレス信号ビットの対
応を概念的に示す図である。

【図１５】 図７に示す列アドレス変更回路の変更例を
示す図である。

【図１６】 （Ａ）および（Ｂ）は、図１５に示す列ア
ドレス変更回路による選択列列ブロックの構成を概略的
に示す図である。

【図１７】 この発明に従う半導体記憶装置の行アドレ
ス信号ビット発生回路の構成を概略的に示す図である。

【図１８】 この発明に従う半導体記憶装置の全体の構
成をより具体的に示す図である。

【図１９】 この発明に従うアドレスモード選択信号の
プログラム手法を示す図である。

【図２０】 この発明に従うアドレスモード選択信号の
プログラム手法の他の例を示す図である。

【符号の説明】

１ 半導体記憶装置、ＭＡ０−ＭＡ３ メモリアレイ、
ＳＭＡ０−ＳＭＡ３サブメモリアレイ、１０ 内部行ア
ドレス発生回路、２０ 列アドレス設定回路、３０ ラ
ッチ回路、３２ 列アドレス発生回路、３４ 転送回
路、３６ 選択回路、３８ 列アドレス変更回路、６０
コマンドデコーダ、６２ バンクデコーダ、６４ ラ
ッチ制御信号発生回路、６５ アドレス系回路、７０
バンク制御回路、７１ 行系回路、７２ 列系回路、８
０ ピン端子、８２ａ，８２ｂ配線、０−ＣＨｎ チッ
プ、８４ 電源線、８６ 接地線、８７ａ，８７ｂ チ
ップ外配線。

フロントページの続き (72)発明者 石田 耕三 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5M024 AA74 BB05 BB28 BB30 BB34 DD33 DD39 DD40 DD83 GG20 JJ02 JJ20 JJ55 PP01 PP02 PP07

Claims (9)

【特許請求の範囲】
1. 【請求項１】 所定のサイズのアドレス空間を有するメ
   モリアレイ、および前記アドレス空間の語構成を維持し
   つつアドレス空間のサイズを、アドレスモード指定信号
   に従って変更するためのアドレス設定回路を備える、半
   導体記憶装置。
2. 【請求項２】 前記メモリアレイは、行列状に配列され
   るメモリセルを有し、 前記アドレス設定回路は、 前記アドレスモード指定信号に従って、前記メモリアレ
   イの行を指定する多ビット行アドレス信号の特定のビッ
   トを前記メモリアレイの列を指定する多ビット列アドレ
   ス信号のビットとして伝達する回路を含む、請求項１記
   載の半導体記憶装置。
3. 【請求項３】 前記メモリアレイは、行列状に配列され
   るメモリセルを含み、 前記アドレス設定回路は、 前記メモリアレイの列を指定する多ビット列アドレス信
   号の特定のビットを前記アドレスモード指定信号に従っ
   て、選択的に固定状態に設定するための回路を含む、請
   求項１記載の半導体記憶装置。
4. 【請求項４】 前記メモリアレイは、行列状に配列され
   るメモリセルを含み、 前記アドレス設定回路は、 前記メモリアレイの行選択を指示する行アクセス指示に
   応答して、前記メモリアレイの行を指定する多ビット行
   アドレス信号の特定のビットをラッチするラッチ回路
   と、 前記メモリアレイの列選択を行なう列アクセス時、前記
   アドレスモード指定信号に従って前記ラッチ回路にラッ
   チされた特定の行アドレス信号ビットを前記メモリアレ
   イの列を指定する列アドレス信号を構成するビットとし
   て伝達するためのアドレス伝達回路とを含む、請求項１
   記載の半導体記憶装置。
5. 【請求項５】 前記メモリアレイは、各々が互いに独立
   に選択状態へ駆動される複数のバンクに分割され、かつ
   各バンクに対しては、メモリセル行を選択する行アクセ
   スとメモリセル列を選択する列アクセスとが時分割態様
   で行なわれ、前記アドレス設定回路は、 各前記バンクに対応して配置され、対応のバンクへの行
   アクセス時、多ビット行アドレス信号の特定のビットを
   ラッチするための複数のラッチ回路と、 前記複数のバンクに共通に配置され、第１のバンクへの
   列アクセス時、前記アドレスモード指定信号に従って前
   記第１のバンクに対応するラッチ回路にラッチされた行
   アドレス信号ビットを前記第１のバンクに対する列アド
   レス信号を構成するビットとして伝達するアドレス伝達
   回路とを備える、請求項１記載の半導体記憶装置。
6. 【請求項６】 前記アドレス伝達回路は、前記多ビット
   行アドレス信号の最上位ビットを前記列アドレス信号の
   最上位ビットとして伝達する、請求項４または５記載の
   半導体記憶装置。
7. 【請求項７】 前記メモリアレイは、行列状に配列され
   る複数のメモリセルを含み、 前記アドレス設定回路は、 前記メモリアレイの行を選択する行アクセス時に、特定
   の行アドレスビットをラッチするラッチ回路と、 前記メモリアレイの列を選択する列アクセス時に、前記
   アドレスモード指定信号に従って前記特定の行アドレス
   ビットと列アクセス時の外部からの多ビット列アドレス
   信号の所定のビットの一方を選択して前記列アドレス信
   号のビットとして伝達するアドレス伝達回路と、 前記列アクセス時、前記アドレス伝達回路からのビット
   と前記多ビット列アドレス信号の残りのビットとを受
   け、前記アドレスモード指定信号に従って前記多ビット
   列アドレス信号の特定ビットを選択的に固定状態に設定
   するための回路とを含む、請求項１記載の半導体記憶装
   置。
8. 【請求項８】 前記アドレスモード指定信号は、所定数
   の制御信号を含み、 前記所定数の制御信号は、個々に電圧レベルが固定され
   る、請求項１記載の半導体記憶装置。
9. 【請求項９】 前記半導体記憶装置は、モジュールに実
   装され、前記アドレスモード指定信号は、前記モジュー
   ルへの実装時に電圧レベルが設定されて内部アドレス信
   号の構成を固定的に設定する、請求項１記載の半導体記
   憶装置。