JPS58189892A - 多重仮想記憶方式 - Google Patents
多重仮想記憶方式Info
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- JPS58189892A JPS58189892A JP57072751A JP7275182A JPS58189892A JP S58189892 A JPS58189892 A JP S58189892A JP 57072751 A JP57072751 A JP 57072751A JP 7275182 A JP7275182 A JP 7275182A JP S58189892 A JPS58189892 A JP S58189892A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアドレス空間をシステム共通部とユーザ固有部
とに分割して使用する多重仮想記憶方式に関する。
とに分割して使用する多重仮想記憶方式に関する。
アドレス空間（すなわち仮想記ｔ１装鎗ＶＳ）がセグメ
ントと＜ −・ノに分割して管理される仮想配憶システ
ムにおいて、アドレス空間をシステム共通部とユーザ固
有部に分割しで使用する場１）、こ１１らシステム共通
部とユーザ固有部との区別は仮想アドレスの最上位ビッ
ト（これをシステム／ユーザ足義ビｙ ） Ｓ／Ｕと称
する）の論理値によって行なわれていた。したかって従
来の仮想アドレスは第１図に示されるようにシステム／
ユーザ定義ビット８九と、セグメント番号ＳＮと、仮想
ページ番号ＰＮと、変位（すなわちバイトアドレス）Ｂ
Ｎとから構成されていた。そして、仮想アドレス中の最
上位ビットすなわちピッ） Ｓ／Ｕが論理＠０＃であれ
ばシステム共通部を示し、同じく論理″′ｌ”であれば
ユーザ固有部を示すようになっていた。このため、従来
のシステムでは、第２図に示されるようにアドレス空間
を２尋分したその前半部かシステとなっていた。＋こて
、仮想アドレスから冥アドレスへのアドレス変換の高速
化のために心安となる連想レノスタと称される変換索引
緩衝機構（以下、ＴＬＢと称する）は、システム共通部
用とユーザ固有部用との２釉が用意されていた１゜これ
らのＴＬＢには、動的アドレス変換機構（以下、ＤＡＴ
と称する）によっていったんアドレス変換された際、該
当する仮想アドレス中のセグメント番号８Ｎ並びにベー
ジ番号ＰＮと、当該下トレス変換の過程で得られるペー
ジフレーム番号ＰＦＮとの対（変換情報対）が配憶され
る。
ントと＜ −・ノに分割して管理される仮想配憶システ
ムにおいて、アドレス空間をシステム共通部とユーザ固
有部に分割しで使用する場１）、こ１１らシステム共通
部とユーザ固有部との区別は仮想アドレスの最上位ビッ
ト（これをシステム／ユーザ足義ビｙ ） Ｓ／Ｕと称
する）の論理値によって行なわれていた。したかって従
来の仮想アドレスは第１図に示されるようにシステム／
ユーザ定義ビット８九と、セグメント番号ＳＮと、仮想
ページ番号ＰＮと、変位（すなわちバイトアドレス）Ｂ
Ｎとから構成されていた。そして、仮想アドレス中の最
上位ビットすなわちピッ） Ｓ／Ｕが論理＠０＃であれ
ばシステム共通部を示し、同じく論理″′ｌ”であれば
ユーザ固有部を示すようになっていた。このため、従来
のシステムでは、第２図に示されるようにアドレス空間
を２尋分したその前半部かシステとなっていた。＋こて
、仮想アドレスから冥アドレスへのアドレス変換の高速
化のために心安となる連想レノスタと称される変換索引
緩衝機構（以下、ＴＬＢと称する）は、システム共通部
用とユーザ固有部用との２釉が用意されていた１゜これ
らのＴＬＢには、動的アドレス変換機構（以下、ＤＡＴ
と称する）によっていったんアドレス変換された際、該
当する仮想アドレス中のセグメント番号８Ｎ並びにベー
ジ番号ＰＮと、当該下トレス変換の過程で得られるペー
ジフレーム番号ＰＦＮとの対（変換情報対）が配憶され
る。
アドレス空間をシステム共通部とユーザ固有部に分割し
て使用する多重記憶システムでは、第２図に示されてい
るように、ユーザ固有部はユーデ毎に設定される。した
がって、ユーザが切り俟わってアドレス空間を切り換え
るときには、ユーザ固有部用のＴＬＢの各エントリの内
容を全て無効にする必要がある。このための命令をＰＴ
ＬＢＵ命令と称する。
て使用する多重記憶システムでは、第２図に示されてい
るように、ユーザ固有部はユーデ毎に設定される。した
がって、ユーザが切り俟わってアドレス空間を切り換え
るときには、ユーザ固有部用のＴＬＢの各エントリの内
容を全て無効にする必要がある。このための命令をＰＴ
ＬＢＵ命令と称する。
このような従来の多重仮想記憶方式では、次に示される
神々の欠点がありた。
神々の欠点がありた。
α） ユーザ固有部の大きさくサイズ）かアドレス空間
の１／２になってしまう、これは仮想アドレスの最上位
ビットによってシステム共通部トユーザ固有部とのサイ
ズを画一的にアドレス空間の半分にしていることに°よ
る。このため、システム共通部は空き領域が多数あるに
もかかわらず、ユーザ固有部は不足してしまうという問
題が生じる。すなわちアドレス空…コを無駄なく使用す
ることが困難となる。
の１／２になってしまう、これは仮想アドレスの最上位
ビットによってシステム共通部トユーザ固有部とのサイ
ズを画一的にアドレス空間の半分にしていることに°よ
る。このため、システム共通部は空き領域が多数あるに
もかかわらず、ユーザ固有部は不足してしまうという問
題が生じる。すなわちアドレス空…コを無駄なく使用す
ることが困難となる。
■ システム共通部とユーザ固有部とをアドレス空間上
に自由に配置できないため、０８（Ｏｐ・ｒａｔｌｎｇ
８ｙ襲ｔ１）設計上の自山叢に乏しい。
に自由に配置できないため、０８（Ｏｐ・ｒａｔｌｎｇ
８ｙ襲ｔ１）設計上の自山叢に乏しい。
（３）ＴＬＢがシステム共通部用とユーザ固有部用の２
鴇に分けられているため、その使用効率が低下する。こ
れは、上記■と同様にシステム共通部用ＴＬＢには余裕
があるが、コーーザ固有部用ＴＬＢは不足しているとい
う状態が住じ易いからである。
鴇に分けられているため、その使用効率が低下する。こ
れは、上記■と同様にシステム共通部用ＴＬＢには余裕
があるが、コーーザ固有部用ＴＬＢは不足しているとい
う状態が住じ易いからである。
本発明は上記事情に鑑みてなされたものでその目的は、
アドレス空間並びにＴＬＢ （変換索引Ｉ！鶴機楕）の
使用効率が著しく向上し、しかも７ステム共通部とユー
ザ固有部とをセグメント単位でアドレス空間上に自由に
配置できる多重仮想！！１２億方式全方式することにあ
る。
アドレス空間並びにＴＬＢ （変換索引Ｉ！鶴機楕）の
使用効率が著しく向上し、しかも７ステム共通部とユー
ザ固有部とをセグメント単位でアドレス空間上に自由に
配置できる多重仮想！！１２億方式全方式することにあ
る。
本発明では、ＤＡＴ （動的アドレス変換機構）の−構
成要素であるセグメントテーブルの各エントリ内容中に
該邑セグメントがシステム共通セグメント（システム共
通部）であるか或いはユーザ固有セグメント（ユーザ固
有部）であるかを定義するシステム／ユーザ定義情報を
設定するようにしている。こうすることによりシステム
共通部とユーザ固有部とをセグメント単位でアドレス空
間上に自由に配置できるようにしたものである。
成要素であるセグメントテーブルの各エントリ内容中に
該邑セグメントがシステム共通セグメント（システム共
通部）であるか或いはユーザ固有セグメント（ユーザ固
有部）であるかを定義するシステム／ユーザ定義情報を
設定するようにしている。こうすることによりシステム
共通部とユーザ固有部とをセグメント単位でアドレス空
間上に自由に配置できるようにしたものである。
史に本発明では、ＴＬＢ （変換索引緩衛機構）のエン
トリ内容として、仮想アドレス中のセグメント番号８Ｎ
並びにページ番号ＰＮとページフレーム番号ＰＦＮとの
対（変換情報対）のほかに、セグメントテーブルにおけ
る骸当セグメントに対応するエントリ内容中の上記シス
テム／ユーザ定義情報と、これらの情報の有効／無効を
示す有効／無効指定情報を設け、ＴＬＢをシステム共通
部用とユーザ固有部用とに分離独立させないようにして
いる。そこで、ユーザが切り換わってアドレス空間を切
り換える場合には、ＴＬＢにおいてユーザ固有セグメン
トを定義しているシステム／ユーザ定義情報に対応する
有効／無効指定情報だけを全て無効指定状態に更新する
ようにしている。
トリ内容として、仮想アドレス中のセグメント番号８Ｎ
並びにページ番号ＰＮとページフレーム番号ＰＦＮとの
対（変換情報対）のほかに、セグメントテーブルにおけ
る骸当セグメントに対応するエントリ内容中の上記シス
テム／ユーザ定義情報と、これらの情報の有効／無効を
示す有効／無効指定情報を設け、ＴＬＢをシステム共通
部用とユーザ固有部用とに分離独立させないようにして
いる。そこで、ユーザが切り換わってアドレス空間を切
り換える場合には、ＴＬＢにおいてユーザ固有セグメン
トを定義しているシステム／ユーザ定義情報に対応する
有効／無効指定情報だけを全て無効指定状態に更新する
ようにしている。
以下、本発明の一実施例を図面を参照して説明する。第
３図において、１１は仮想アドレスレジスタである。仮
想アドレスレジスタ１ノにはセグメント番号ＳＮと（−
ジ番号ＰＮと変位ＢＮとから構成される仮想アドレスが
置数される。仮想アドレスの最上位ビットがシステム／
ユーザ定義ビットＳ／Ｕとなっていないことに注意され
たい。１２は例えば主メモリ（図示せず）上に置かれる
セグメントテーブルであり、ユーザ単位で用意されてい
る。セグメントテーブル１２には各セグメント毎にセグ
メント記述子が記憶されている。このセグメント記述子
はページテーブル（図示せず）の起点情報であるに一ノ
テーブルアドレスＰＴＯなど周知の情報と、システム／
ユーザ定義ビットＳ／Ｕとから構成されている。このシ
ステム／ユーザ定義ヒラ） Ｓ／Ｕは対応するセグメン
トがシステム共通部（システム共通セグメント）として
使用されるか、或いはユーザ固有部（ユーザ固有セグメ
ント）として使用されるかを定義するもので、セグメン
ト単位で定義することで従来例におけるシステム／ユー
ザ定義ビットＳ／Ｕとは基本的に異なっている。本実施
例では、Ｓ／Ｕ＝“０＃でシステム共通セグメントが定
義され、Ｓ／Ｕ＝“１′でユーザ固有セグメントが定義
される。１３はセグメントテーブル１２の起点情報（ベ
ースアドレス）が保持されるセグメントテーブル起点レ
ノスタ（以下、８ＴＯＲと称する）である＊ ８ＴＯＲ
１３の内容はユーザ切り換え毎に更新される。１４はセ
グメントテーブルＪ ｚ、８ＴＯＲ１３、（−・ノフレ
ーム番号ＰＦＮが記憶されているページテーブル（図示
せず）などを有し、仮想アドレスレジスタ１１の内容を
用いて仮想アドレスを実アドレスに変換するＤＡＴ （
動的アドレス変換機構）である。
３図において、１１は仮想アドレスレジスタである。仮
想アドレスレジスタ１ノにはセグメント番号ＳＮと（−
ジ番号ＰＮと変位ＢＮとから構成される仮想アドレスが
置数される。仮想アドレスの最上位ビットがシステム／
ユーザ定義ビットＳ／Ｕとなっていないことに注意され
たい。１２は例えば主メモリ（図示せず）上に置かれる
セグメントテーブルであり、ユーザ単位で用意されてい
る。セグメントテーブル１２には各セグメント毎にセグ
メント記述子が記憶されている。このセグメント記述子
はページテーブル（図示せず）の起点情報であるに一ノ
テーブルアドレスＰＴＯなど周知の情報と、システム／
ユーザ定義ビットＳ／Ｕとから構成されている。このシ
ステム／ユーザ定義ヒラ） Ｓ／Ｕは対応するセグメン
トがシステム共通部（システム共通セグメント）として
使用されるか、或いはユーザ固有部（ユーザ固有セグメ
ント）として使用されるかを定義するもので、セグメン
ト単位で定義することで従来例におけるシステム／ユー
ザ定義ビットＳ／Ｕとは基本的に異なっている。本実施
例では、Ｓ／Ｕ＝“０＃でシステム共通セグメントが定
義され、Ｓ／Ｕ＝“１′でユーザ固有セグメントが定義
される。１３はセグメントテーブル１２の起点情報（ベ
ースアドレス）が保持されるセグメントテーブル起点レ
ノスタ（以下、８ＴＯＲと称する）である＊ ８ＴＯＲ
１３の内容はユーザ切り換え毎に更新される。１４はセ
グメントテーブルＪ ｚ、８ＴＯＲ１３、（−・ノフレ
ーム番号ＰＦＮが記憶されているページテーブル（図示
せず）などを有し、仮想アドレスレジスタ１１の内容を
用いて仮想アドレスを実アドレスに変換するＤＡＴ （
動的アドレス変換機構）である。
１５はアドレス変換の高速化のために設けられたＴＬＢ
（変換索引緩術機構）である。ＴＬＢ１５の各エント
リはセグメント番号８Ｎ並びに仮想ペー・ゾ番号ＰＮと
ページフレーム番号ＰＦＮの対（変換［１）のフィール
ド、システム／ユーザ定義情報）Ｓ／、のフィールド、
爽にはこれらのフィールドの情報（すなわち対応するエ
ントリの内容）が有効であるか或いは無効であるかを示
す有効／無効指定ビット■のフィールドなどから構成さ
れている。本実施例では■＝゛１″で対応するエントリ
の内容が有効であることが指定され、■−″０＃で同じ
く無効であることが指定される。１６はエントリ無効化
回路である。
（変換索引緩術機構）である。ＴＬＢ１５の各エント
リはセグメント番号８Ｎ並びに仮想ペー・ゾ番号ＰＮと
ページフレーム番号ＰＦＮの対（変換［１）のフィール
ド、システム／ユーザ定義情報）Ｓ／、のフィールド、
爽にはこれらのフィールドの情報（すなわち対応するエ
ントリの内容）が有効であるか或いは無効であるかを示
す有効／無効指定ビット■のフィールドなどから構成さ
れている。本実施例では■＝゛１″で対応するエントリ
の内容が有効であることが指定され、■−″０＃で同じ
く無効であることが指定される。１６はエントリ無効化
回路である。
エン） ＩＪ無効化回路１５はＰＴＬＢＵ命令（すなわ
ちユーザか切り換わってアドレス空間を切り換えるとき
に、ユーザ固有部用のＴＬＢの内容を全て無効にするた
めの命令）の特定デコード信号ＤＥＣによって起動され
、ＴＬＢ １５の各エン） ＩＪを鵬に参照し、これら
各エントリの中でシステム／ユーザ定義ビｙ ） ”／
Ｕが論理”１°であるエン） ＩＪの有効／無効指定ピ
ッ）Ｖを全て論理““０”に更新するようになっている
。なお、仮想アドレスレジスタＪ １．５ＴＯＲ１３、
ＴＬＢ Ｚ ５、およびエン） ＩＪ無効化回路１６は
中央処理装置（図示せず）ＩＩに設けられている。
ちユーザか切り換わってアドレス空間を切り換えるとき
に、ユーザ固有部用のＴＬＢの内容を全て無効にするた
めの命令）の特定デコード信号ＤＥＣによって起動され
、ＴＬＢ １５の各エン） ＩＪを鵬に参照し、これら
各エントリの中でシステム／ユーザ定義ビｙ ） ”／
Ｕが論理”１°であるエン） ＩＪの有効／無効指定ピ
ッ）Ｖを全て論理““０”に更新するようになっている
。なお、仮想アドレスレジスタＪ １．５ＴＯＲ１３、
ＴＬＢ Ｚ ５、およびエン） ＩＪ無効化回路１６は
中央処理装置（図示せず）ＩＩに設けられている。
次に本発明の−・実施例の動作を説明する。今、仮想ア
ドレスレジスタ１ノに置数されている仮想アドレスを実
アドレスに変換するものとする。
ドレスレジスタ１ノに置数されている仮想アドレスを実
アドレスに変換するものとする。
通常このアドレス変換においては、ＴＬＢ １５の索引
とＤＡＴ １４の変換とが同時に開始される。
とＤＡＴ １４の変換とが同時に開始される。
ＴＬＢ １５の索引は仮想アドレス中のセグメント番号
ＳＮとページ番号ＰＮとの対に基づいて行なわれる。そ
して丁ＬＢ １５中に上記セグメント番号８Ｎとページ
番号ＰＮとの対に一致するフィールドを有するエントリ
があって、かつビットｖが論理″′１＃であれば当該エ
ントリ中の４−ノフレーム番号ＰＦＮと仮想アドレス中
の変位ＢＮとが加算され、実アドレスが高速に求められ
る。
ＳＮとページ番号ＰＮとの対に基づいて行なわれる。そ
して丁ＬＢ １５中に上記セグメント番号８Ｎとページ
番号ＰＮとの対に一致するフィールドを有するエントリ
があって、かつビットｖが論理″′１＃であれば当該エ
ントリ中の４−ノフレーム番号ＰＦＮと仮想アドレス中
の変位ＢＮとが加算され、実アドレスが高速に求められ
る。
この場合、ＤＡＴ １４によるアドレス変換は停止され
る。
る。
一方、ＴＬＢ１５中に上記セグメント番号８Ｎと”ｅ−
ジ番号ＰＮとの対に一致するフィールドを有するエント
リがないか、或いはあっても対応するピッ）Ｖが論理″
′０”であるときには、ＤＡＴ１４によるアドレス変換
動作が続けられる。そして、ＤＡＴ １４のアドレス変
換結果として得られる実アドレスを用いてメモリアクセ
スが行なわれる。なお、ＤＡＴ １４によるアドレス変
換動作についてはすでに良く知られており、本発明の要
旨とも直接関係しないので、説明を省略する。ＤＡＴ
Ｊ ４によるアドレス変換の過程で得られるページフレ
ーム番号ＰＦＮ （これは通常、仮想アドレス中のペー
ジ番号ＰＮとセグメントテーブル１２から取り出される
ベーゾテー！ルアドレスＰＴＯとに基づいて参照される
被−ジテーブルから得られる）は、周知のように上記仮
想アドレス中のセグメント番号ＳＮ並びにＲ−ノ番号Ｐ
Ｎと共にＴＬＢ １５中のいずれかのエントリの対応す
るフィールドに記憶される。このとき、Ｄム丁１４によ
るアドレス変換の過程でセグメントテーブル１２から読
み出された該当エントリの内容中のシステム／ユーザ定
義ビットＳ／／ＴＪも丁ＬＢ １５中の興じエントリに
一緒に記憶される。また、有効／無効指定ピッ）Ｖが論
理゛１＃に更新され、対応するエントリが有効であるこ
とか指定される。
ジ番号ＰＮとの対に一致するフィールドを有するエント
リがないか、或いはあっても対応するピッ）Ｖが論理″
′０”であるときには、ＤＡＴ１４によるアドレス変換
動作が続けられる。そして、ＤＡＴ １４のアドレス変
換結果として得られる実アドレスを用いてメモリアクセ
スが行なわれる。なお、ＤＡＴ １４によるアドレス変
換動作についてはすでに良く知られており、本発明の要
旨とも直接関係しないので、説明を省略する。ＤＡＴ
Ｊ ４によるアドレス変換の過程で得られるページフレ
ーム番号ＰＦＮ （これは通常、仮想アドレス中のペー
ジ番号ＰＮとセグメントテーブル１２から取り出される
ベーゾテー！ルアドレスＰＴＯとに基づいて参照される
被−ジテーブルから得られる）は、周知のように上記仮
想アドレス中のセグメント番号ＳＮ並びにＲ−ノ番号Ｐ
Ｎと共にＴＬＢ １５中のいずれかのエントリの対応す
るフィールドに記憶される。このとき、Ｄム丁１４によ
るアドレス変換の過程でセグメントテーブル１２から読
み出された該当エントリの内容中のシステム／ユーザ定
義ビットＳ／／ＴＪも丁ＬＢ １５中の興じエントリに
一緒に記憶される。また、有効／無効指定ピッ）Ｖが論
理゛１＃に更新され、対応するエントリが有効であるこ
とか指定される。
このような状態でユーザが切り換わり、アドレス空間を
切り換えるものとする。この場合、ＰＴＬＢＵ命令が発
行される。エン） ＩＪ無効化回路１６、はＰＴＬＢＵ
４ｉ６令の特定デコード信号ＤＥＣによって起動され
、ＴＬＢ １５の各エントリの中でシステム／ユーザ定
義ビットＳ／Ｕが論理“１″である（すなわち対応する
セグメントがユーザ固有セグメントであることを定義し
ている）エントリの有効／無効指定ビットｖを全て論理
“０″に更新する。これにより、ＴＬＢ Ｊ ｓの全エ
ントリの中でユーザ固有セグメントに対応する変換情報
対が記憶されているエントリのみが選択的に無効状態と
される。このため、コープ切り換え後においても、ＴＬ
Ｂ １５の全エントリの中でシステム共通セグメントに
対応する変換情報対が記憶されているエントリについて
は１効に使用される。
切り換えるものとする。この場合、ＰＴＬＢＵ命令が発
行される。エン） ＩＪ無効化回路１６、はＰＴＬＢＵ
４ｉ６令の特定デコード信号ＤＥＣによって起動され
、ＴＬＢ １５の各エントリの中でシステム／ユーザ定
義ビットＳ／Ｕが論理“１″である（すなわち対応する
セグメントがユーザ固有セグメントであることを定義し
ている）エントリの有効／無効指定ビットｖを全て論理
“０″に更新する。これにより、ＴＬＢ Ｊ ｓの全エ
ントリの中でユーザ固有セグメントに対応する変換情報
対が記憶されているエントリのみが選択的に無効状態と
される。このため、コープ切り換え後においても、ＴＬ
Ｂ １５の全エントリの中でシステム共通セグメントに
対応する変換情報対が記憶されているエントリについて
は１効に使用される。
以上の説明から明らかなように＄実施例によれば次に列
挙される神々の作用効果を侑ることかできる。
挙される神々の作用効果を侑ることかできる。
■） システム共通Ｓ／ユーザ固有部の指定を従来のよ
うに仮想アドレスの最上位ビットで行なうのではなく、
セグメントテーブルの各エントリ巣位で行なうようにし
たので、上記システム共通部／ユーデ固有部の区別をセ
グメントごとに行なうことができ、ユーザ固有部のサイ
ズを必要ニ応じて充分大きくとることかできる。
うに仮想アドレスの最上位ビットで行なうのではなく、
セグメントテーブルの各エントリ巣位で行なうようにし
たので、上記システム共通部／ユーデ固有部の区別をセ
グメントごとに行なうことができ、ユーザ固有部のサイ
ズを必要ニ応じて充分大きくとることかできる。
■ 上記■の理由により、アドレス空間を無駄なく有効
に使用することかできる。
に使用することかできる。
（３） システム共通部とユーザ固有部とをアドレス
空間上にセグメント単位で自白に配置することができる
ため、Ｏ８設計上の自由度に富む。
空間上にセグメント単位で自白に配置することができる
ため、Ｏ８設計上の自由度に富む。
■ ＴＬＢをシステム共通部用とユーザ固有部用とに分
離独立させていないのでプログラムの実行状態に応じて
ＴＬＢ中の゛ユーザ固有部用エントリ数が自動的に変化
することになり、ＴＬＢの使用効率が著しく向上する。
離独立させていないのでプログラムの実行状態に応じて
ＴＬＢ中の゛ユーザ固有部用エントリ数が自動的に変化
することになり、ＴＬＢの使用効率が著しく向上する。
なお、前記実施例では、エントリ無効化回路Ｉ６はＴＬ
Ｂ １５の各エントリの中でシステム／ユーザ定義ビッ
トＳ／／ＩＪが論理“】”であるエントリの有効／無効
指定ピッ）Ｖを全てＭｌ理“′０”に更新するものとし
て説明したが、当該回路がＴＬＢ ７ ｓの各エン）
ＩＪ年単位設けられる同−檎ｂ’ｃのエントリ無効化回
路の振合であってもよい。
Ｂ １５の各エントリの中でシステム／ユーザ定義ビッ
トＳ／／ＩＪが論理“】”であるエントリの有効／無効
指定ピッ）Ｖを全てＭｌ理“′０”に更新するものとし
て説明したが、当該回路がＴＬＢ ７ ｓの各エン）
ＩＪ年単位設けられる同−檎ｂ’ｃのエントリ無効化回
路の振合であってもよい。
こうすることにより、ＴＬＢ Ｊ ６の各エントリを順
に参照する必要がなくなる。この回路は、例えばＰＴＬ
ＢＵ命令の特定デコード信号ＤＥＣｌ対応するエントリ
中のど、トＳ／Ｕの論理イーに応じて出力制御し、その
出力信号をピッ）Ｖのフィールドに対するクロ、り信号
（またはロード信号）とするアンドゲートである。この
重台、論理″０”の信号をＴＬＢ １５におけるピッ）
Ｖの各フィールドにロードすべきデータとして供給する
必要がある。また、アドレス変換中におけるＴＬＢ １
５のエントリ内容の更新と区別するために、クロック信
号（またはロード信号）ライン、更にはロードすべきデ
ータのラインをＰＴＬＢＵ命令の特定デコード信号ＤＩ
ＣＣの論理状態に応じてマルチブレフサなどにより切り
換えることが好ましい。
に参照する必要がなくなる。この回路は、例えばＰＴＬ
ＢＵ命令の特定デコード信号ＤＥＣｌ対応するエントリ
中のど、トＳ／Ｕの論理イーに応じて出力制御し、その
出力信号をピッ）Ｖのフィールドに対するクロ、り信号
（またはロード信号）とするアンドゲートである。この
重台、論理″０”の信号をＴＬＢ １５におけるピッ）
Ｖの各フィールドにロードすべきデータとして供給する
必要がある。また、アドレス変換中におけるＴＬＢ １
５のエントリ内容の更新と区別するために、クロック信
号（またはロード信号）ライン、更にはロードすべきデ
ータのラインをＰＴＬＢＵ命令の特定デコード信号ＤＩ
ＣＣの論理状態に応じてマルチブレフサなどにより切り
換えることが好ましい。
以上詳述したように本発明の多１仮想記憶方式によれば
、アドレス空間並びにＴＬＢ （変換索引緩衝機構）の
使用効率が著しく向上し、しかもシステム共通部とユー
デ固有部とをセグメント単位でアドレス空間上に自由に
配置することかできる。
、アドレス空間並びにＴＬＢ （変換索引緩衝機構）の
使用効率が著しく向上し、しかもシステム共通部とユー
デ固有部とをセグメント単位でアドレス空間上に自由に
配置することかできる。
第１図は従来の仮想アドレスのフォーマットを示す図、
第２図は従来のアドレス空間割り当て例を示す図、第３
図は本発明の一実施例を示すブロック図である。 １１・・・仮想アドレス空間メ’ｐ、ｚｘ・・・セクメ
ントテーンル、１４・・・動的アドレス変換機構（ＤＡ
Ｔ）、１５・・・変換索引緩衝機構（ＴＬＢ ）、１６
・・・エン） ＩＪ無効化回路。 出願人代理人 弁理士 鈴 江 武 廖第１図 第２５Ａ 第３図
第２図は従来のアドレス空間割り当て例を示す図、第３
図は本発明の一実施例を示すブロック図である。 １１・・・仮想アドレス空間メ’ｐ、ｚｘ・・・セクメ
ントテーンル、１４・・・動的アドレス変換機構（ＤＡ
Ｔ）、１５・・・変換索引緩衝機構（ＴＬＢ ）、１６
・・・エン） ＩＪ無効化回路。 出願人代理人 弁理士 鈴 江 武 廖第１図 第２５Ａ 第３図
Claims (1)
- アドレス空間がセグメントとべ一ノに分割して管理され
る仮想記憶システムにおいて、ページチーフルの起点情
報、およびシステム共通セグメントであるか或いはユー
ザ固有セグメントであるかを定義するシステム／ユーザ
定義情報を含むセグメント記述子がセグメント単位で記
憶されているセグメントテーブルを有し、仮想アドレス
中のセグメント番号に基づいて当該セグメントテーブル
から腋幽するセグメントのセグメント記述子を読み出し
、当該セグメント記述子中の上記ページテーブル起点情
報を用いて仮想アドレスを実アドレスに変換するａ的７
）’レス変換機構と、この動的アドレス変換機構によっ
ていったんアドレス変換された際、該当する仮想アドレ
ス中のセグメント番号並びに４−ジ番号と当該アドレス
変換の過程で得られるページフレーム番号との変換情報
対と共に、上記セグメントテーブルから読み出される上
記セグメント記述子中のシステム／ユーザ定義情報、お
よびこれらの情報が有効であることを示す有効指定情報
とが記憶される変換索引緩衝機構であって、仮想アドレ
ス中のセグメント番号並びにページ番号によって索引さ
れ高速アドレス変換に用いられる変換索引緩衝機構と、
ユーザ切り換えのためにアドレス空間を切り換える際、
上記変換索引緩衝機構においてユーザ固有セグメントを
定義しているシステム／ユーザ定義情報に対応する上記
有効指定情報を無効指定情報位でアドレス仝関上に配置
するようにしたことを％徴とする多重仮想記憶方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072751A JPS58189892A (ja) | 1982-04-30 | 1982-04-30 | 多重仮想記憶方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072751A JPS58189892A (ja) | 1982-04-30 | 1982-04-30 | 多重仮想記憶方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58189892A true JPS58189892A (ja) | 1983-11-05 |
Family
ID=13498365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57072751A Pending JPS58189892A (ja) | 1982-04-30 | 1982-04-30 | 多重仮想記憶方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58189892A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4835734A (en) * | 1986-04-09 | 1989-05-30 | Hitachi, Ltd. | Address translation apparatus |
| KR100520597B1 (ko) * | 2001-02-21 | 2005-10-10 | 미쓰비시덴키 가부시키가이샤 | 어드레스 공간을 변경할 수 있는 반도체 기억 장치 |
-
1982
- 1982-04-30 JP JP57072751A patent/JPS58189892A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4835734A (en) * | 1986-04-09 | 1989-05-30 | Hitachi, Ltd. | Address translation apparatus |
| KR100520597B1 (ko) * | 2001-02-21 | 2005-10-10 | 미쓰비시덴키 가부시키가이샤 | 어드레스 공간을 변경할 수 있는 반도체 기억 장치 |
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