JP3045952B2 - フルアソシアティブ・アドレス変換器 - Google Patents
フルアソシアティブ・アドレス変換器Info
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- JP3045952B2 JP3045952B2 JP7311939A JP31193995A JP3045952B2 JP 3045952 B2 JP3045952 B2 JP 3045952B2 JP 7311939 A JP7311939 A JP 7311939A JP 31193995 A JP31193995 A JP 31193995A JP 3045952 B2 JP3045952 B2 JP 3045952B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはデジタ
ル・コンピューティング・システムに関し、特に、アド
レス変換方法及び装置に関する。さらに特定するなら
ば、本発明は、高速変換でありながらミス・ペナルティ
ーの低減を実現するフルアソシアティブ・アドレス変換
バッファに関する。
ル・コンピューティング・システムに関し、特に、アド
レス変換方法及び装置に関する。さらに特定するなら
ば、本発明は、高速変換でありながらミス・ペナルティ
ーの低減を実現するフルアソシアティブ・アドレス変換
バッファに関する。
【０００２】
【従来の技術】現在のデータ処理システムは、通常、ア
ドレス変換方式を組み込んでいる。アドレス変換とは、
データ処理システムのデータ・プロセッサにより操作さ
れるメモリ・アドレスを、データ処理システムのメモリ
・システムに与えられたアドレスに対してマッピングす
るプロセスである。一般的に、データ処理システムのデ
ータ・プロセッサにより操作されるアドレスは、「有効
アドレス」又は「論理アドレス」と称される。それに対
して、データ処理システムの通信バスに与えられたアド
レスは、「実アドレス」又は「物理アドレス」と称され
る。
ドレス変換方式を組み込んでいる。アドレス変換とは、
データ処理システムのデータ・プロセッサにより操作さ
れるメモリ・アドレスを、データ処理システムのメモリ
・システムに与えられたアドレスに対してマッピングす
るプロセスである。一般的に、データ処理システムのデ
ータ・プロセッサにより操作されるアドレスは、「有効
アドレス」又は「論理アドレス」と称される。それに対
して、データ処理システムの通信バスに与えられたアド
レスは、「実アドレス」又は「物理アドレス」と称され
る。
【０００３】アドレス変換方式は、少なくとも３つの理
由により、データ処理システムの性能を向上させる。第
１の理由は、主メモリの特定領域について所与の有用な
機能を規定するためにアドレス変換方式を用いることが
できる点である。このような機能の例としては、所定の
オペレーティング・モードにある間システムのデータ・
プロセッサによる入出力装置に対する書き込みを禁止し
たり、主メモリの他の領域がデータ・プロセッサのメモ
リ・キャッシュ内にキャッシュされることを制限したり
することが挙げられる。さらに、複数のソフトウェア・
アプリケーションを、互いに他のプログラムを損なうお
それもなく同時にデータ・プロセッサのメモリ内に常駐
させることもできる。第２の理由は、アドレス変換方式
によってデータ・プロセッサが、システムのランダム・
アクセス・メモリ（ＲＡＭ）よりも大きなプログラムを
実行できることである。これらの極めて大きいプログラ
ムの多くは、永久記憶装置（ハード・ディスク駆動装
置、磁気テープ駆動装置等）に記憶される。これらの極
めて大きいプログラムの中の小さな部分が、必要に応じ
てこのシステムのＲＡＭ内へ呼び出される。この機能は
「仮想メモリ」と称される。第３の理由は、マルチプロ
セッサ・データ処理（ＭＰ）システムにおける複数のデ
ータ・プロセッサが、メモリに記憶された同じデータへ
容易にアクセスできる点である。ＭＰシステムにおける
各データ・プロセッサは、メモリ内の同じ場所へアクセ
スするために異なるアドレスを用いることができる。こ
の機能は、単一のデータ・プロセッサをもつデータ処理
システムにおいて実行される複数のプログラムによって
も利用することができる。
由により、データ処理システムの性能を向上させる。第
１の理由は、主メモリの特定領域について所与の有用な
機能を規定するためにアドレス変換方式を用いることが
できる点である。このような機能の例としては、所定の
オペレーティング・モードにある間システムのデータ・
プロセッサによる入出力装置に対する書き込みを禁止し
たり、主メモリの他の領域がデータ・プロセッサのメモ
リ・キャッシュ内にキャッシュされることを制限したり
することが挙げられる。さらに、複数のソフトウェア・
アプリケーションを、互いに他のプログラムを損なうお
それもなく同時にデータ・プロセッサのメモリ内に常駐
させることもできる。第２の理由は、アドレス変換方式
によってデータ・プロセッサが、システムのランダム・
アクセス・メモリ（ＲＡＭ）よりも大きなプログラムを
実行できることである。これらの極めて大きいプログラ
ムの多くは、永久記憶装置（ハード・ディスク駆動装
置、磁気テープ駆動装置等）に記憶される。これらの極
めて大きいプログラムの中の小さな部分が、必要に応じ
てこのシステムのＲＡＭ内へ呼び出される。この機能は
「仮想メモリ」と称される。第３の理由は、マルチプロ
セッサ・データ処理（ＭＰ）システムにおける複数のデ
ータ・プロセッサが、メモリに記憶された同じデータへ
容易にアクセスできる点である。ＭＰシステムにおける
各データ・プロセッサは、メモリ内の同じ場所へアクセ
スするために異なるアドレスを用いることができる。こ
の機能は、単一のデータ・プロセッサをもつデータ処理
システムにおいて実行される複数のプログラムによって
も利用することができる。
【０００４】アドレス変換方式には３つの基本のタイプ
がある。すなわち、ページング方式、セグメンテーショ
ン方式、及びページング／セグメンテーション組合わせ
方式である。これらの３つの方式は、周知のようにそれ
ぞれ長所と短所とがある。
がある。すなわち、ページング方式、セグメンテーショ
ン方式、及びページング／セグメンテーション組合わせ
方式である。これらの３つの方式は、周知のようにそれ
ぞれ長所と短所とがある。
【０００５】ページング方式によるアドレス変換では、
主メモリが多数の固定の大きさのブロック（ページ）に
分割される。データ・プロセッサにより発生される各有
効アドレスの所定の数のアドレス・ビット（通常、最上
位ビット）が、メモリ内の選択されたページを識別す
る。各有効アドレスの残りの数のアドレス・ビット（通
常、最下位ビット）は、選択されたページ内のバイトを
識別する。ページは、比較的小さいことが多い。従っ
て、ページ変換データは嵩が大きく、テーブルに記憶さ
れる。
主メモリが多数の固定の大きさのブロック（ページ）に
分割される。データ・プロセッサにより発生される各有
効アドレスの所定の数のアドレス・ビット（通常、最上
位ビット）が、メモリ内の選択されたページを識別す
る。各有効アドレスの残りの数のアドレス・ビット（通
常、最下位ビット）は、選択されたページ内のバイトを
識別する。ページは、比較的小さいことが多い。従っ
て、ページ変換データは嵩が大きく、テーブルに記憶さ
れる。
【０００６】セグメンテーション方式によるアドレス変
換では、主メモリが、多数の可変の大きさのブロック
（セグメント）に分割される。データ・プロセッサによ
り発生される各有効アドレスの最上位ビット及び最下位
ビットは、それぞれセグメント及び選択されたセグメン
ト内のバイトを識別する。本来は、データ処理システム
のオペレーティング・システムのプログラム・コード、
そのアプリケーション・プログラム・コード、そのアプ
リデーション・プログラム・データ、及びそのポインタ
・スタックは、主メモリ内の４つのセグメントのうちの
それぞれ異なる１つへマッピングされていた。その結
果、セグメントの大きさは、ページの大きさよりも数桁
のオーダー程も大きくなってしまった。セグメント変換
データは、比較的小さいため、レジスタ・ファイル又は
テーブルのいずれかに記憶することができる。
換では、主メモリが、多数の可変の大きさのブロック
（セグメント）に分割される。データ・プロセッサによ
り発生される各有効アドレスの最上位ビット及び最下位
ビットは、それぞれセグメント及び選択されたセグメン
ト内のバイトを識別する。本来は、データ処理システム
のオペレーティング・システムのプログラム・コード、
そのアプリケーション・プログラム・コード、そのアプ
リデーション・プログラム・データ、及びそのポインタ
・スタックは、主メモリ内の４つのセグメントのうちの
それぞれ異なる１つへマッピングされていた。その結
果、セグメントの大きさは、ページの大きさよりも数桁
のオーダー程も大きくなってしまった。セグメント変換
データは、比較的小さいため、レジスタ・ファイル又は
テーブルのいずれかに記憶することができる。
【０００７】ページング／セグメンテーション組合わせ
方式によるアドレス変換では、やはり主メモリがページ
に分割される。しかしながら各有効アドレスは、主メモ
リの特定のページへマッピングされる前にセグメンテー
ション方式によって中間アドレスすなわち「仮想アドレ
ス」へマッピングされる。ここで再び、有効アドレスの
最下位ビットが、選択されたページ内のバイトを識別す
るために用いられる。ある種のページング／セグメンテ
ーション組合わせ方式においては、ページ及びセグメン
トの双方が、固定の大きさのブロックである。Ｐｏｗｅ
ｒＰＣアーキテクチャでは、全てが固定の大きさである
ようなページング／セグメンテーション組合わせ方式を
用いる。
方式によるアドレス変換では、やはり主メモリがページ
に分割される。しかしながら各有効アドレスは、主メモ
リの特定のページへマッピングされる前にセグメンテー
ション方式によって中間アドレスすなわち「仮想アドレ
ス」へマッピングされる。ここで再び、有効アドレスの
最下位ビットが、選択されたページ内のバイトを識別す
るために用いられる。ある種のページング／セグメンテ
ーション組合わせ方式においては、ページ及びセグメン
トの双方が、固定の大きさのブロックである。Ｐｏｗｅ
ｒＰＣアーキテクチャでは、全てが固定の大きさである
ようなページング／セグメンテーション組合わせ方式を
用いる。
【０００８】データ・プロセッサは、通常、メモリ・ア
クセスを行う前に各有効アドレスを実アドレスへ変換す
る。このことからアドレス変換回路は、しばしばデータ
・プロセッサの重要な「速度パス」に置かれる。不都合
なことに、公知のページング／セグメンテーション組合
わせ方式は、データ処理サイクル時間の進歩によって、
許容限界に達しつつある。一般的に、ページング／セグ
メンテーション組合わせ方式は、シリアル式又はパラレ
ル式のいずれかの実施態様で説明することができる。シ
リアル式の実施態様では、有効アドレスの最上位ビット
（ＥＳＩＤ）は、仮想セグメント識別子（ＶＳＩＤ）を
選択するためのセグメント・レジスタ・ファイルもしく
はテーブルへのインデックスとして用いられる。そして
選択されたＶＳＩＤは、仮想アドレスを形成するべく有
効アドレスの残りのビットと連結される。仮想アドレス
の最上位ビットは、実ページ番号（ＲＰＮ）を選択する
ためにページ・テーブルへのインデックスとして用いら
れる。そして選択されたＲＰＮは、実アドレスを形成す
るために仮想アドレスの残りのビットと連結される。
クセスを行う前に各有効アドレスを実アドレスへ変換す
る。このことからアドレス変換回路は、しばしばデータ
・プロセッサの重要な「速度パス」に置かれる。不都合
なことに、公知のページング／セグメンテーション組合
わせ方式は、データ処理サイクル時間の進歩によって、
許容限界に達しつつある。一般的に、ページング／セグ
メンテーション組合わせ方式は、シリアル式又はパラレ
ル式のいずれかの実施態様で説明することができる。シ
リアル式の実施態様では、有効アドレスの最上位ビット
（ＥＳＩＤ）は、仮想セグメント識別子（ＶＳＩＤ）を
選択するためのセグメント・レジスタ・ファイルもしく
はテーブルへのインデックスとして用いられる。そして
選択されたＶＳＩＤは、仮想アドレスを形成するべく有
効アドレスの残りのビットと連結される。仮想アドレス
の最上位ビットは、実ページ番号（ＲＰＮ）を選択する
ためにページ・テーブルへのインデックスとして用いら
れる。そして選択されたＲＰＮは、実アドレスを形成す
るために仮想アドレスの残りのビットと連結される。
【０００９】有効アドレスのパラレル式の実施態様で
は、有効アドレスは、仮想セグメント識別子（ＶＳＩ
Ｄ）を選択するべくセグメント・レジスタ・ファイル／
テーブルへのインデックスとして用いられると同時に、
１又は複数のＶＳＩＤ−ＲＰＮの対を選択するべくペー
ジ・テーブルへのインデックスとして用いられる。その
後、データ・プロセッサは、セグメント・テーブルから
のＶＳＩＤを、ページ・テーブルからの各ＶＳＩＤと比
較する。これらの比較のうち１つが適合すれば、変換
「ヒット」が生じ、適合するＶＳＩＤに対応するＲＰＮ
を、仮想アドレスの残りのビットと連結することにより
実アドレスを形成する。
は、有効アドレスは、仮想セグメント識別子（ＶＳＩ
Ｄ）を選択するべくセグメント・レジスタ・ファイル／
テーブルへのインデックスとして用いられると同時に、
１又は複数のＶＳＩＤ−ＲＰＮの対を選択するべくペー
ジ・テーブルへのインデックスとして用いられる。その
後、データ・プロセッサは、セグメント・テーブルから
のＶＳＩＤを、ページ・テーブルからの各ＶＳＩＤと比
較する。これらの比較のうち１つが適合すれば、変換
「ヒット」が生じ、適合するＶＳＩＤに対応するＲＰＮ
を、仮想アドレスの残りのビットと連結することにより
実アドレスを形成する。
【００１０】これらの実施例は、双方とも比較的遅い。
第１の実施態様は、２つの順次テーブル参照を必要とす
る。第２の実施態様は、続いて比較を行う単一のテーブ
ル参照を必要とする。
第１の実施態様は、２つの順次テーブル参照を必要とす
る。第２の実施態様は、続いて比較を行う単一のテーブ
ル参照を必要とする。
【００１１】
【発明が解決しようとする課題】従って、ミス・ペナル
ティを低減しかつ高速変換を実現するフルアソシアティ
ブ・アドレス変換バッファが必要とされることは、明ら
かである。
ティを低減しかつ高速変換を実現するフルアソシアティ
ブ・アドレス変換バッファが必要とされることは、明ら
かである。
【００１２】本発明の目的の１つは、高性能のデジタル
・コンピューティング・システムを提供することであ
る。
・コンピューティング・システムを提供することであ
る。
【００１３】本発明の別の目的は、高性能のアドレス変
換方法及び装置を提供することである。
換方法及び装置を提供することである。
【００１４】本発明の更なる目的は、高速変換及びミス
・ペナルティの低減を実現するフルアソシアティブ・ア
ドレス変換バッファを提供することである。
・ペナルティの低減を実現するフルアソシアティブ・ア
ドレス変換バッファを提供することである。
【００１５】
【課題を解決するための手段】上記の目的は、以降に記
載のとおり実現される。多数のエントリを含むフルアソ
シアティブ・アドレス変換器が設けられる。多数のエン
トリの各々は、受信した有効アドレスを実アドレスへと
変換する。受信した有効アドレスの各々は、セグメント
識別子とページ識別子とを含む。フルアソシアティブ・
アドレス変換器内の各エントリは、有効アドレス・セグ
メント識別子から仮想アドレス・セグメント識別への第
１の変換と、仮想アドレス・ページ識別子から実アドレ
ス・ページ識別子への第２の変換とを含む。第１の有効
ビット・セルは、有効アドレス・セグメント識別子から
仮想アドレス・セグメント識別子への第１の変換の有効
性を示す有効性ビットを記憶するために設けられる。第
２の有効ビット・セルは、仮想アドレス・ページ識別子
から実アドレス・ページ識別子への第２の変換の有効性
を示す有効性ビットを記憶するために設けられる。プロ
セス・コンテキスト・スイッチは、エントリのそれぞれ
の部分のみを無効とし、それによってコンテキスト・ス
イッチに関連するミス・ペナルティを低減することがで
きる。
載のとおり実現される。多数のエントリを含むフルアソ
シアティブ・アドレス変換器が設けられる。多数のエン
トリの各々は、受信した有効アドレスを実アドレスへと
変換する。受信した有効アドレスの各々は、セグメント
識別子とページ識別子とを含む。フルアソシアティブ・
アドレス変換器内の各エントリは、有効アドレス・セグ
メント識別子から仮想アドレス・セグメント識別への第
１の変換と、仮想アドレス・ページ識別子から実アドレ
ス・ページ識別子への第２の変換とを含む。第１の有効
ビット・セルは、有効アドレス・セグメント識別子から
仮想アドレス・セグメント識別子への第１の変換の有効
性を示す有効性ビットを記憶するために設けられる。第
２の有効ビット・セルは、仮想アドレス・ページ識別子
から実アドレス・ページ識別子への第２の変換の有効性
を示す有効性ビットを記憶するために設けられる。プロ
セス・コンテキスト・スイッチは、エントリのそれぞれ
の部分のみを無効とし、それによってコンテキスト・ス
イッチに関連するミス・ペナルティを低減することがで
きる。
【００１６】
【発明の実施の形態】図１は、本発明を構成するデータ
・プロセッサ１０のブロック図である。データ・プロセ
ッサ１０は、ページング／セグメンテーション組合わせ
方式によるアドレス変換を用いることによりその性能を
改善するデータ・プロセッサである。データ・プロセッ
サ１０は、有効アドレス−実アドレス変換器（ＥＲＡ
Ｔ）において最近使用された６４個のアドレス変換をバ
ッファする。このＥＲＡＴは、高速でありかつフルアソ
シアティブ内容アドレス指定可能メモリ（ＣＡＭ）をベ
ースとする構造である。ＥＲＡＴは、セグメント及びペ
ージの粒度に関する変換マッピング無効化をサポートす
る。中間の仮想アドレス変換ステップを排除することに
より、本発明のＥＲＡＴは、従来のセグメント・テーブ
ル及びページ・テーブルの構造よりも小さくかつ高速で
ある。このようにデータ・プロセッサ１０は、単一ステ
ップのアドレス変換方式の速度を実現しながら、同時に
ページング／セグメンテーション組合わせ方式の精巧さ
を実現する。さらに、本発明のＥＲＡＴは、高速変換と
ミス・ペナルティの低減とを実現するための個別のセグ
メント及びページ無効化を備えるフルアソシアティブ・
キャッシュ構造である。
・プロセッサ１０のブロック図である。データ・プロセ
ッサ１０は、ページング／セグメンテーション組合わせ
方式によるアドレス変換を用いることによりその性能を
改善するデータ・プロセッサである。データ・プロセッ
サ１０は、有効アドレス−実アドレス変換器（ＥＲＡ
Ｔ）において最近使用された６４個のアドレス変換をバ
ッファする。このＥＲＡＴは、高速でありかつフルアソ
シアティブ内容アドレス指定可能メモリ（ＣＡＭ）をベ
ースとする構造である。ＥＲＡＴは、セグメント及びペ
ージの粒度に関する変換マッピング無効化をサポートす
る。中間の仮想アドレス変換ステップを排除することに
より、本発明のＥＲＡＴは、従来のセグメント・テーブ
ル及びページ・テーブルの構造よりも小さくかつ高速で
ある。このようにデータ・プロセッサ１０は、単一ステ
ップのアドレス変換方式の速度を実現しながら、同時に
ページング／セグメンテーション組合わせ方式の精巧さ
を実現する。さらに、本発明のＥＲＡＴは、高速変換と
ミス・ペナルティの低減とを実現するための個別のセグ
メント及びページ無効化を備えるフルアソシアティブ・
キャッシュ構造である。
【００１７】さらに図１を参照すると、バス・インタフ
ェース・ユニット（ＢＩＵ）１２は、データ・プロセッ
サ１０とデータ処理システムの残りの部分（図示せず）
との間のデータの流れを制御する。ＢＩＵ１２は、命令
キャッシュ１４及びデータ・キャッシュ１６へと接続さ
れる。データ・キャッシュ１６については、図２を参照
してさらに詳細に示す。命令キャッシュ１４は、命令フ
ェッチ・ユニット１８へ命令ストリームを供給する。命
令フェッチ・ユニット１８は、個々の命令を適切な実行
ユニットへと送る。図１中に示されたデータ・プロセッ
サ１０は、ブランチ・ユニット２０と、固定小数点実行
ユニットＡ２２と、固定小数点実行ユニットＢ２４と、
複合固定小数点実行ユニット２６と、ロード／記憶実行
ユニット２８と、浮動小数点実行ユニット３０とを有す
る。固定小数点実行ユニットＡ２２、固定小数点実行ユ
ニットＢ２４、複合固定小数点実行ユニット２６、及び
ロード／記憶実行ユニット２８の各々は、その結果を、
汎用アーキテクチャ・レジスタ・ファイル３２（以降、
「ＧＰＲ」及び「ＧＰＲファイル」と称する）及び第１
のリネーム・バッファ３４に対して読み取り及び書き込
みを行う。
ェース・ユニット（ＢＩＵ）１２は、データ・プロセッ
サ１０とデータ処理システムの残りの部分（図示せず）
との間のデータの流れを制御する。ＢＩＵ１２は、命令
キャッシュ１４及びデータ・キャッシュ１６へと接続さ
れる。データ・キャッシュ１６については、図２を参照
してさらに詳細に示す。命令キャッシュ１４は、命令フ
ェッチ・ユニット１８へ命令ストリームを供給する。命
令フェッチ・ユニット１８は、個々の命令を適切な実行
ユニットへと送る。図１中に示されたデータ・プロセッ
サ１０は、ブランチ・ユニット２０と、固定小数点実行
ユニットＡ２２と、固定小数点実行ユニットＢ２４と、
複合固定小数点実行ユニット２６と、ロード／記憶実行
ユニット２８と、浮動小数点実行ユニット３０とを有す
る。固定小数点実行ユニットＡ２２、固定小数点実行ユ
ニットＢ２４、複合固定小数点実行ユニット２６、及び
ロード／記憶実行ユニット２８の各々は、その結果を、
汎用アーキテクチャ・レジスタ・ファイル３２（以降、
「ＧＰＲ」及び「ＧＰＲファイル」と称する）及び第１
のリネーム・バッファ３４に対して読み取り及び書き込
みを行う。
【００１８】浮動小数点実行ユニット２６及びロード／
記憶実行ユニット２８は、それぞれその結果を、浮動小
数点アーキテクチャ・レジスタ・ファイル３６（以降、
「ＦＰＲ」及び「ＦＰＲファイル」と称する）及び第２
のリネーム・バッファ３８に対して読み取り及び書き込
みを行う。
記憶実行ユニット２８は、それぞれその結果を、浮動小
数点アーキテクチャ・レジスタ・ファイル３６（以降、
「ＦＰＲ」及び「ＦＰＲファイル」と称する）及び第２
のリネーム・バッファ３８に対して読み取り及び書き込
みを行う。
【００１９】開示の本発明を備えていないデータ・プロ
セッサ１０のオペレーションは、周知である。一般的に
ブランチ・ユニット２０は、所与のデータ・レジスタの
内容及び命令そのものが与えられたならば、プログラミ
ングされた命令の中のいずれのシーケンスが適切である
か否かを判断する。命令キャッシュ１４は、命令フェッ
チ・ユニット１８に対してプログラミングされた命令の
シーケンスを与える。もし命令キャッシュ１４が要求さ
れた命令を含んでいなければ、それらの命令をデータ・
プロセッサ１０の外部の主メモリ・システム（図示せ
ず）から取ってくる。
セッサ１０のオペレーションは、周知である。一般的に
ブランチ・ユニット２０は、所与のデータ・レジスタの
内容及び命令そのものが与えられたならば、プログラミ
ングされた命令の中のいずれのシーケンスが適切である
か否かを判断する。命令キャッシュ１４は、命令フェッ
チ・ユニット１８に対してプログラミングされた命令の
シーケンスを与える。もし命令キャッシュ１４が要求さ
れた命令を含んでいなければ、それらの命令をデータ・
プロセッサ１０の外部の主メモリ・システム（図示せ
ず）から取ってくる。
【００２０】命令フェッチ・ユニット１８は、様々な実
行ユニット２０、２２、２４、２６、２８、及び３０に
対してプログラミングされた命令シーケンスの個々の命
令を出す。上記の実行ユニットの各々は、特定のクラス
の命令のうちの１又は複数の命令を実行する。各実行ユ
ニットの特定のクラスの命令は、一般的に、実行ユニッ
トの名前により示される。例えば、固定小数点実行ユニ
ットＡ及びＢは、固定小数点表記のオペランドに関する
単純な数学的オペレーション、例えば、加算、減算、Ａ
ＮＤ操作、ＯＲ操作、ＥＸＯＲ操作等を実行する。複合
固定小数点実行ユニット２６は、固定小数点表記のオペ
ランドに関するより複雑な数学的オペレーション、例え
ば、乗算、除算等を実行する。浮動小数点実行ユニット
３０は、浮動小数点表記のオペランドに関する数学的オ
ペレーション、例えば乗算や除算を実行することが好ま
しい。
行ユニット２０、２２、２４、２６、２８、及び３０に
対してプログラミングされた命令シーケンスの個々の命
令を出す。上記の実行ユニットの各々は、特定のクラス
の命令のうちの１又は複数の命令を実行する。各実行ユ
ニットの特定のクラスの命令は、一般的に、実行ユニッ
トの名前により示される。例えば、固定小数点実行ユニ
ットＡ及びＢは、固定小数点表記のオペランドに関する
単純な数学的オペレーション、例えば、加算、減算、Ａ
ＮＤ操作、ＯＲ操作、ＥＸＯＲ操作等を実行する。複合
固定小数点実行ユニット２６は、固定小数点表記のオペ
ランドに関するより複雑な数学的オペレーション、例え
ば、乗算、除算等を実行する。浮動小数点実行ユニット
３０は、浮動小数点表記のオペランドに関する数学的オ
ペレーション、例えば乗算や除算を実行することが好ま
しい。
【００２１】固定小数点実行ユニットＡ及びＢ並びに複
合固定小数点実行ユニット２６の各々は、そのオペレー
ションの結果を、第１のリネーム・バッファ３４内の指
定されたエントリへ戻す。第１のリネーム・バッファ３
４は、その結果を発生した命令より以前の全ての命令が
それぞれのＧＰＲファイル・エントリを更新したとき、
第１のリネーム・バッファ３４内のエントリによりＧＰ
Ｒファイル３２のエントリを周期的に更新する。命令フ
ェッチ・ユニット１８は、この更新操作を調整する。第
１のリネーム・バッファ３４及びＧＰＲファイル３２の
双方とも、固定小数点実行ユニットＡ及びＢ並びに複合
固定小数点実行ユニット２６に対して、オペランドを供
給することができる。
合固定小数点実行ユニット２６の各々は、そのオペレー
ションの結果を、第１のリネーム・バッファ３４内の指
定されたエントリへ戻す。第１のリネーム・バッファ３
４は、その結果を発生した命令より以前の全ての命令が
それぞれのＧＰＲファイル・エントリを更新したとき、
第１のリネーム・バッファ３４内のエントリによりＧＰ
Ｒファイル３２のエントリを周期的に更新する。命令フ
ェッチ・ユニット１８は、この更新操作を調整する。第
１のリネーム・バッファ３４及びＧＰＲファイル３２の
双方とも、固定小数点実行ユニットＡ及びＢ並びに複合
固定小数点実行ユニット２６に対して、オペランドを供
給することができる。
【００２２】浮動小数点実行ユニット３０は、そのオペ
レーションの結果を、第２のリネーム・バッファ３８内
の指定されたエントリへ戻す。第２のリネーム・バッフ
ァ３８は、その結果を発生した命令より以前の全ての命
令がそれぞれのＦＰＲファイル・エントリを更新したと
き、第２のリネーム・バッファ３８内のエントリにより
ＦＰＲファイル３６のエントリを周期的に更新する。命
令フェッチ・ユニット１８は、この更新操作も調整す
る。第２のリネーム・バッファ３８及びＦＰＲファイル
３６の双方とも、浮動小数点実行ユニット３０に対し
て、オペランドを供給することができる。
レーションの結果を、第２のリネーム・バッファ３８内
の指定されたエントリへ戻す。第２のリネーム・バッフ
ァ３８は、その結果を発生した命令より以前の全ての命
令がそれぞれのＦＰＲファイル・エントリを更新したと
き、第２のリネーム・バッファ３８内のエントリにより
ＦＰＲファイル３６のエントリを周期的に更新する。命
令フェッチ・ユニット１８は、この更新操作も調整す
る。第２のリネーム・バッファ３８及びＦＰＲファイル
３６の双方とも、浮動小数点実行ユニット３０に対し
て、オペランドを供給することができる。
【００２３】ロード／記憶ユニット２８は、ＧＰＲファ
イル３２、第１のリネーム・バッファ３４、ＦＰＲファ
イル３６、又は第２のリネーム・バッファ３８に記憶さ
れたデータを読み取り、そして選択されたデータをデー
タ・キャッシュ１６へ書き込む。このデータは、開示の
本発明とは関係なくデータ・プロセッサ１０のオペレー
ティング特性に依存して外部メモリ・システム（図示せ
ず）に書き込むこともできる。それに対して、ロード／
記憶ユニット２８は、データ・キャッシュ１６に記憶さ
れたデータを読み取り、そして読み取ったデータを、Ｇ
ＰＲファイル３２、第１のリネーム・バッファ３４、Ｆ
ＰＲファイル３６、又は第２のリネーム・バッファ３８
へ書き込む。データ・キャッシュ１６が、要求されたデ
ータを含まなければ、データ・プロセッサ１０の外部の
主メモリ・システムからＢＩＵ１２を介して取ってくる
ことになる。
イル３２、第１のリネーム・バッファ３４、ＦＰＲファ
イル３６、又は第２のリネーム・バッファ３８に記憶さ
れたデータを読み取り、そして選択されたデータをデー
タ・キャッシュ１６へ書き込む。このデータは、開示の
本発明とは関係なくデータ・プロセッサ１０のオペレー
ティング特性に依存して外部メモリ・システム（図示せ
ず）に書き込むこともできる。それに対して、ロード／
記憶ユニット２８は、データ・キャッシュ１６に記憶さ
れたデータを読み取り、そして読み取ったデータを、Ｇ
ＰＲファイル３２、第１のリネーム・バッファ３４、Ｆ
ＰＲファイル３６、又は第２のリネーム・バッファ３８
へ書き込む。データ・キャッシュ１６が、要求されたデ
ータを含まなければ、データ・プロセッサ１０の外部の
主メモリ・システムからＢＩＵ１２を介して取ってくる
ことになる。
【００２４】次に、開示のデータ・キャッシュを備える
データ・プロセッサ１０のオペレーションについて、図
２及び図３を参照して説明する。一般的に、データ・プ
ロセッサ１０は、ＲＩＳＣプロセッサである。データ・
プロセッサ１０は、各命令を更に小さいステップのシー
ケンスに分割することにより高性能を実現する。分割さ
れた各ステップは、他の命令のステップと時間において
重なっていてもよい。このような手法は、「パイプライ
ン」として知られている。
データ・プロセッサ１０のオペレーションについて、図
２及び図３を参照して説明する。一般的に、データ・プ
ロセッサ１０は、ＲＩＳＣプロセッサである。データ・
プロセッサ１０は、各命令を更に小さいステップのシー
ケンスに分割することにより高性能を実現する。分割さ
れた各ステップは、他の命令のステップと時間において
重なっていてもよい。このような手法は、「パイプライ
ン」として知られている。
【００２５】以上述べた実施例では、各命令が、５個の
ステップに分割される。すなわち、フェッチ、ディスパ
ッチ、実行、書き戻し、及び完了の各ステップである。
命令キャッシュ１４内のメモリ管理回路（図示せず）
は、フェッチ・ステップにおいて、命令フェッチ・ユニ
ット１８又はブランチ・ユニット２０により識別された
メモリ・アドレスにおいて始まる１又は複数の命令を取
り出す。命令フェッチ・ユニット１８は、許容できない
データ依存性がないことを判断し、そしてディスパッチ
・ステップにおける命令の結果を格納するためのリネー
ム・バッファ・エントリを確保した後、各命令を適切な
実行ユニットへと経路指定する。
ステップに分割される。すなわち、フェッチ、ディスパ
ッチ、実行、書き戻し、及び完了の各ステップである。
命令キャッシュ１４内のメモリ管理回路（図示せず）
は、フェッチ・ステップにおいて、命令フェッチ・ユニ
ット１８又はブランチ・ユニット２０により識別された
メモリ・アドレスにおいて始まる１又は複数の命令を取
り出す。命令フェッチ・ユニット１８は、許容できない
データ依存性がないことを判断し、そしてディスパッチ
・ステップにおける命令の結果を格納するためのリネー
ム・バッファ・エントリを確保した後、各命令を適切な
実行ユニットへと経路指定する。
【００２６】特定の実行ユニットの各々は、実行ステッ
プにおいてそのプログラミングされた命令を実行し、結
果がある場合は書き戻しステップにおいてその結果を、
確保されたリネーム・バッファ・エントリへ書き込む。
最後に、命令フェッチ・ユニット１８は、特定の命令よ
り以前の全ての命令が上記のようにアーキテクチャ・レ
ジスタ・ファイルを更新した後、リネーム・バッファ内
に記憶されたその特定の命令の結果によりアーキテクチ
ャ・レジスタ・ファイルを更新する。一般的に各命令ス
テップは、１つのマシン・クロック・サイクルを要す
る。しかしながら、いくつかの命令は、実行するために
２以上のクロック・サイクルを必要とする一方、他の命
令は５個のステップ全てを必要としない場合もある。さ
らに、特定の命令の書き戻しステップと完了ステップと
の間には遅延が生じる場合がある。これは、様々な命令
が完了するために要する時間のばらつきに起因する。
プにおいてそのプログラミングされた命令を実行し、結
果がある場合は書き戻しステップにおいてその結果を、
確保されたリネーム・バッファ・エントリへ書き込む。
最後に、命令フェッチ・ユニット１８は、特定の命令よ
り以前の全ての命令が上記のようにアーキテクチャ・レ
ジスタ・ファイルを更新した後、リネーム・バッファ内
に記憶されたその特定の命令の結果によりアーキテクチ
ャ・レジスタ・ファイルを更新する。一般的に各命令ス
テップは、１つのマシン・クロック・サイクルを要す
る。しかしながら、いくつかの命令は、実行するために
２以上のクロック・サイクルを必要とする一方、他の命
令は５個のステップ全てを必要としない場合もある。さ
らに、特定の命令の書き戻しステップと完了ステップと
の間には遅延が生じる場合がある。これは、様々な命令
が完了するために要する時間のばらつきに起因する。
【００２７】図２は、図１中に示したデータ・キャッシ
ュ１６のブロック図である。命令キャッシュ１４及びデ
ータ・キャッシュ１６は、本質的に似ている。双方の構
造間の相違は、主としてその中に記憶された情報の利用
に依存する。ブロック・アドレス変換器（ＢＡＴ）４
２、有効アドレス−実アドレス変換器（ＥＲＡＴ）４
４、及びデータ・アレイ４６が、データ・プロセッサ１
０の各クロック・サイクルの間にロード／記憶ユニット
２８からデータ・アクセスの有効アドレスを受信する。
２×１マルチプレクサ（ＭＵＸ）４８は、構築された方
式に従ってＢＡＴ４２又はＥＲＡＴ４４により発生され
たアドレス変換出力を選択する。
ュ１６のブロック図である。命令キャッシュ１４及びデ
ータ・キャッシュ１６は、本質的に似ている。双方の構
造間の相違は、主としてその中に記憶された情報の利用
に依存する。ブロック・アドレス変換器（ＢＡＴ）４
２、有効アドレス−実アドレス変換器（ＥＲＡＴ）４
４、及びデータ・アレイ４６が、データ・プロセッサ１
０の各クロック・サイクルの間にロード／記憶ユニット
２８からデータ・アクセスの有効アドレスを受信する。
２×１マルチプレクサ（ＭＵＸ）４８は、構築された方
式に従ってＢＡＴ４２又はＥＲＡＴ４４により発生され
たアドレス変換出力を選択する。
【００２８】アドレス変換と並行して、データ・アレイ
４６は、キャッシュ・ラインと提示された有効アドレス
に関連する実アドレス・タグとを出力する。比較器５０
は、マルチプレクサ４８によるアドレス変換出力と、デ
ータ・アレイ４６による実アドレス・タグ出力とを受け
取る。アドレス変換出力と実アドレス・タグとが論理的
に等しければ、ロード／記憶ユニット２８へのデータ出
力は、まさに要求されたデータである。この場合、比較
器５０はＤＣＡＣＨＥ ＨＩＴを出力する。アドレス変
換出力と実アドレス・タグとが論理的に等しくない場
合、ロード／記憶ユニット２８へのデータ出力は、要求
されたデータではない。この場合、比較器５０は、ＤＣ
ＡＣＨＥ ＨＩＴを出力しない。後者の場合、ＢＩＵ１
２は、メモリ・システムからデータを受信した後、その
データをデータ・アレイ４６へ書き込むことになる。
４６は、キャッシュ・ラインと提示された有効アドレス
に関連する実アドレス・タグとを出力する。比較器５０
は、マルチプレクサ４８によるアドレス変換出力と、デ
ータ・アレイ４６による実アドレス・タグ出力とを受け
取る。アドレス変換出力と実アドレス・タグとが論理的
に等しければ、ロード／記憶ユニット２８へのデータ出
力は、まさに要求されたデータである。この場合、比較
器５０はＤＣＡＣＨＥ ＨＩＴを出力する。アドレス変
換出力と実アドレス・タグとが論理的に等しくない場
合、ロード／記憶ユニット２８へのデータ出力は、要求
されたデータではない。この場合、比較器５０は、ＤＣ
ＡＣＨＥ ＨＩＴを出力しない。後者の場合、ＢＩＵ１
２は、メモリ・システムからデータを受信した後、その
データをデータ・アレイ４６へ書き込むことになる。
【００２９】ＢＡＴ４２及びＥＲＡＴ４４は、ロード／
記憶ユニット２８により与えられた６４ビットの有効ア
ドレスの上位５２ビットを変換しようと試みる。無事に
変換されれば、ＢＡＴ４２及びＥＲＡＴ４４は、与えら
れた有効アドレスに対応する実アドレスの上位２８ビッ
ト、すなわち実ページ番号（ＲＰＮ）を発生する。ＢＡ
Ｔ４２及びＥＲＡＴ４４もまた、各々、無事変換された
ことを示すヒット信号を出すことになる。ＢＡＴ４２
は、有効アドレスを無事変換したならば、制御信号であ
るＢＡＴ ＨＩＴを出す。ＥＲＡＴ４４は、有効アドレ
スを無事変換したならば、制御信号であるＥＲＡＴ Ｈ
ＩＴを出す。そして、特定の有効アドレスの全部で４０
ビットの実アドレスは、有効アドレスのＲＰＮと、有効
アドレスの下位１２ビットとを連結することにより発生
される。
記憶ユニット２８により与えられた６４ビットの有効ア
ドレスの上位５２ビットを変換しようと試みる。無事に
変換されれば、ＢＡＴ４２及びＥＲＡＴ４４は、与えら
れた有効アドレスに対応する実アドレスの上位２８ビッ
ト、すなわち実ページ番号（ＲＰＮ）を発生する。ＢＡ
Ｔ４２及びＥＲＡＴ４４もまた、各々、無事変換された
ことを示すヒット信号を出すことになる。ＢＡＴ４２
は、有効アドレスを無事変換したならば、制御信号であ
るＢＡＴ ＨＩＴを出す。ＥＲＡＴ４４は、有効アドレ
スを無事変換したならば、制御信号であるＥＲＡＴ Ｈ
ＩＴを出す。そして、特定の有効アドレスの全部で４０
ビットの実アドレスは、有効アドレスのＲＰＮと、有効
アドレスの下位１２ビットとを連結することにより発生
される。
【００３０】ＰｏｗｅｒＰＣアーキテクチャにおいて
は、いずれの場合も、ＥＲＡＴ４４によるアドレス変換
よりも、ＢＡＴ４２によるアドレス変換の方が先に行わ
れる。従って、制御信号ＢＡＴ ＨＩＴが出されるとき
これを受け取ることによってマルチプレクサ４８は、Ｂ
ＡＴ４２により発生されたＲＰＮを出力する。それに対
して、制御信号ＢＡＴ ＨＩＴが出されないとき、マル
チプレクサ４８は、ＥＲＡＴ４４により発生されたＲＰ
Ｎを出力する。ＥＲＡＴ４４については、図３を参照し
て後に詳述する。
は、いずれの場合も、ＥＲＡＴ４４によるアドレス変換
よりも、ＢＡＴ４２によるアドレス変換の方が先に行わ
れる。従って、制御信号ＢＡＴ ＨＩＴが出されるとき
これを受け取ることによってマルチプレクサ４８は、Ｂ
ＡＴ４２により発生されたＲＰＮを出力する。それに対
して、制御信号ＢＡＴ ＨＩＴが出されないとき、マル
チプレクサ４８は、ＥＲＡＴ４４により発生されたＲＰ
Ｎを出力する。ＥＲＡＴ４４については、図３を参照し
て後に詳述する。
【００３１】データ・アレイ４６は、物理的にインデッ
クスを付けられたセミアソシアティブ・キャッシュであ
り、８ウェイ・セットアソシアティブ・キャッシュとし
て機能する。データ・アレイ４６は、好適には、５１２
個のキャッシュ・ラインを含み、各キャッシュ・ライン
が４個の４倍ワード・データを記憶する。５１２個のキ
ャッシュ・ラインは、３２個のカムレットをもつ２つの
バンクからなる構造とされる。各カムレットは、８個の
キャッシュ・ラインを含む。４個の４倍ワード毎のデー
タを、特定のカムレットにおける８個の異なるキャッシ
ュ・ラインのいずれか１つへマッピングすることができ
る。データ・アレイ４６中の各キャッシュ・ラインは、
実アドレス・タグを内容アドレス指定メモリ（ＣＡＭ）
に記憶し、有効アドレス・タグも内容アドレス指定メモ
リ（ＣＡＭ）に記憶し、そして４個の４倍ワード・デー
タをスタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）のビット・セルの行に記憶する。各実アドレス・
タグは、キャッシュ・ライン・エントリの実アドレスの
上位２８ビットを含む。各有効アドレス・タグは、キャ
ッシュ・ライン・エントリの有効アドレスの上位８ビッ
トを含む。
クスを付けられたセミアソシアティブ・キャッシュであ
り、８ウェイ・セットアソシアティブ・キャッシュとし
て機能する。データ・アレイ４６は、好適には、５１２
個のキャッシュ・ラインを含み、各キャッシュ・ライン
が４個の４倍ワード・データを記憶する。５１２個のキ
ャッシュ・ラインは、３２個のカムレットをもつ２つの
バンクからなる構造とされる。各カムレットは、８個の
キャッシュ・ラインを含む。４個の４倍ワード毎のデー
タを、特定のカムレットにおける８個の異なるキャッシ
ュ・ラインのいずれか１つへマッピングすることができ
る。データ・アレイ４６中の各キャッシュ・ラインは、
実アドレス・タグを内容アドレス指定メモリ（ＣＡＭ）
に記憶し、有効アドレス・タグも内容アドレス指定メモ
リ（ＣＡＭ）に記憶し、そして４個の４倍ワード・デー
タをスタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）のビット・セルの行に記憶する。各実アドレス・
タグは、キャッシュ・ライン・エントリの実アドレスの
上位２８ビットを含む。各有効アドレス・タグは、キャ
ッシュ・ライン・エントリの有効アドレスの上位８ビッ
トを含む。
【００３２】データ・アレイ４６は、ロード／記憶ユニ
ット２８から与えられた各有効アドレスについて、その
有効アドレス・ビット（５２：５７）により１つのカム
レットを指示するインデックスとなる。同時に、データ
・アレイ４６は、有効アドレス・ビット４４：５１を、
選択された１つのカムレット内の８個の有効アドレス・
タグの１つと適合させようとする。選択されたカムレッ
トにおいて有効アドレス・タグの一致が見つけられたな
らば、有効アドレスのヒットが生じ、データ・アレイ４
６は、制御信号として有効アドレス・ヒット信号を出力
する。
ット２８から与えられた各有効アドレスについて、その
有効アドレス・ビット（５２：５７）により１つのカム
レットを指示するインデックスとなる。同時に、データ
・アレイ４６は、有効アドレス・ビット４４：５１を、
選択された１つのカムレット内の８個の有効アドレス・
タグの１つと適合させようとする。選択されたカムレッ
トにおいて有効アドレス・タグの一致が見つけられたな
らば、有効アドレスのヒットが生じ、データ・アレイ４
６は、制御信号として有効アドレス・ヒット信号を出力
する。
【００３３】この場合、データ・アレイ４６は、関連す
る５１２個のビットをロード／記憶ユニット２８へ出力
する。この時点で、有効アドレス・ヒットは、唯一可能
なヒットである。前述のように、比較器５０は、マルチ
プレクサ４８からの出力ＲＰＮと選択されたカムレット
の実アドレス・タグとを比較することにより、各有効ア
ドレス・ヒットが実際のデータ・キャッシュ・ヒットで
あるか否かを判断する。選択されたカムレットの有効ア
ドレス・タグが適合しないと判断されたならば、キャッ
シュ・ミスが生じ、データ・アレイ４６は、制御信号と
して有効アドレス・ヒット信号を出さない。この場合、
ＢＩＵ１２は、ＲＰＮと与えられた有効アドレスの１２
個の最下位ビットとを連結することにより生成された４
０ビットの実アドレスにて始まるデータを要求する。
る５１２個のビットをロード／記憶ユニット２８へ出力
する。この時点で、有効アドレス・ヒットは、唯一可能
なヒットである。前述のように、比較器５０は、マルチ
プレクサ４８からの出力ＲＰＮと選択されたカムレット
の実アドレス・タグとを比較することにより、各有効ア
ドレス・ヒットが実際のデータ・キャッシュ・ヒットで
あるか否かを判断する。選択されたカムレットの有効ア
ドレス・タグが適合しないと判断されたならば、キャッ
シュ・ミスが生じ、データ・アレイ４６は、制御信号と
して有効アドレス・ヒット信号を出さない。この場合、
ＢＩＵ１２は、ＲＰＮと与えられた有効アドレスの１２
個の最下位ビットとを連結することにより生成された４
０ビットの実アドレスにて始まるデータを要求する。
【００３４】図３は、図２中に示されたＥＲＡＴ４４の
ブロック図を示す。記述された本発明の実施例では、Ｅ
ＲＡＴ４４は、６４個の最近使用された有効アドレス−
実アドレス変換をキャッシュするために用いられる。こ
れらの６４個の変換は、いずれも、中間の仮想アドレス
変換を必要とせずに単一の参照オペレーションにてアク
セスすることができる。
ブロック図を示す。記述された本発明の実施例では、Ｅ
ＲＡＴ４４は、６４個の最近使用された有効アドレス−
実アドレス変換をキャッシュするために用いられる。こ
れらの６４個の変換は、いずれも、中間の仮想アドレス
変換を必要とせずに単一の参照オペレーションにてアク
セスすることができる。
【００３５】図示の通り、ＥＲＡＴ４４は、６４エント
リ内容アドレス指定メモリ（ＣＡＭ）構造６４を有す
る。その各エントリは、有効アドレス・セグメント識別
子（ＥＳＩＤ）を記憶するために第１の適合ラインへ接
続される３６個のＣＡＭセルを含む。第２の６４エント
リＣＡＭ構造７６は、６４個のエントリをもち、各々、
有効ページ識別子（ＥＰＩ）を記憶する第２の適合ライ
ンへ接続される１６個のＣＡＭセルを含む。最後に、第
３の６４エントリＣＡＭ構造７８は、仮想セグメント識
別子（ＶＳＩＤ）を記憶するための５２個のＣＡＭセル
をもつエントリを含む。
リ内容アドレス指定メモリ（ＣＡＭ）構造６４を有す
る。その各エントリは、有効アドレス・セグメント識別
子（ＥＳＩＤ）を記憶するために第１の適合ラインへ接
続される３６個のＣＡＭセルを含む。第２の６４エント
リＣＡＭ構造７６は、６４個のエントリをもち、各々、
有効ページ識別子（ＥＰＩ）を記憶する第２の適合ライ
ンへ接続される１６個のＣＡＭセルを含む。最後に、第
３の６４エントリＣＡＭ構造７８は、仮想セグメント識
別子（ＶＳＩＤ）を記憶するための５２個のＣＡＭセル
をもつエントリを含む。
【００３６】前述のように、有効アドレスのＥＳＩＤ
は、有効アドレスの上位３６ビットである。有効アドレ
スのページ識別子（ＥＰＩ）は、有効アドレスの次の上
位１６ビットである。当業者であれば、ＣＡＭ構造の各
セルが、通常、適合ラインへ接続され、ＣＡＭセルの各
カテゴリがその個々の適合ラインを独立に解放（ディス
チャージ）できることは、自明であろう。このように、
ＥＲＡＴ４４の各エントリは、１つの有効ページ番号
を、ＲＰＮデータ・アレイ６２に記憶された実ページ番
号（ＲＰＮ）へマッピングすることができる。マッピン
グされた有効アドレスの上位３６ビットは、ＥＳＩＤ
ＣＡＭ６４のエントリ内に記憶され、次の上位１６ビッ
トは、ＥＰＩ ＣＡＭ７６に記憶される。その後、ＲＰ
Ｎを有効アドレスの下位１２ビットと連結することによ
り、実アドレスがＲＰＮから発生される。さらにＥＲＡ
Ｔ４４の各エントリは、得られるページの属性に関する
様々な状態ビットも含んでおり、これは、ＷＩＭ／Ｍｉ
ｓｃデータ・アレイ６０に記憶される。
は、有効アドレスの上位３６ビットである。有効アドレ
スのページ識別子（ＥＰＩ）は、有効アドレスの次の上
位１６ビットである。当業者であれば、ＣＡＭ構造の各
セルが、通常、適合ラインへ接続され、ＣＡＭセルの各
カテゴリがその個々の適合ラインを独立に解放（ディス
チャージ）できることは、自明であろう。このように、
ＥＲＡＴ４４の各エントリは、１つの有効ページ番号
を、ＲＰＮデータ・アレイ６２に記憶された実ページ番
号（ＲＰＮ）へマッピングすることができる。マッピン
グされた有効アドレスの上位３６ビットは、ＥＳＩＤ
ＣＡＭ６４のエントリ内に記憶され、次の上位１６ビッ
トは、ＥＰＩ ＣＡＭ７６に記憶される。その後、ＲＰ
Ｎを有効アドレスの下位１２ビットと連結することによ
り、実アドレスがＲＰＮから発生される。さらにＥＲＡ
Ｔ４４の各エントリは、得られるページの属性に関する
様々な状態ビットも含んでおり、これは、ＷＩＭ／Ｍｉ
ｓｃデータ・アレイ６０に記憶される。
【００３７】ＥＲＡＴ４４は、５つの機能を実行する。
すなわち、変換、ミスの後の再充填、セグメント参照バ
ッファのエントリ無効化（ＳＬＢＩＥ）、テーブル参照
バッファのエントリ無効化（ＴＬＢＩＥ）、及びセグメ
ント参照バッファの全無効化（ＳＬＢＩＡ）である。Ｂ
ＩＵ１２、データ・キャッシュ１６、及び命令フェッチ
・ユニット１８は、ＥＲＡＴ４４がいずれの機能を実行
するかを決定するために用いられる様々な制御信号を発
生する。
すなわち、変換、ミスの後の再充填、セグメント参照バ
ッファのエントリ無効化（ＳＬＢＩＥ）、テーブル参照
バッファのエントリ無効化（ＴＬＢＩＥ）、及びセグメ
ント参照バッファの全無効化（ＳＬＢＩＡ）である。Ｂ
ＩＵ１２、データ・キャッシュ１６、及び命令フェッチ
・ユニット１８は、ＥＲＡＴ４４がいずれの機能を実行
するかを決定するために用いられる様々な制御信号を発
生する。
【００３８】データ・キャッシュ１６がロード又は記憶
のオペレーションを実行するとき、ＥＲＡＴ４４が変換
オペレーションを実行する。変換オペレーションにおい
てＥＲＡＴ４４は、その命令のメモリ場所の有効アドレ
スに対応するＲＰＮを出力しようとする。ＥＲＡＴ４４
は、先ず、有効アドレスの上位３６ビットをＥＳＩＤＣ
ＡＭアレイ６４及びセグメント参照バッファ８０に対し
て適用することにより、必要なマッピングを有している
か否かを判断する。これは、ＶＳＩＤ ＣＡＭアレイ７
８を探索するために用いられる仮想セグメント識別子へ
の変換のためである。さらに、次の上位１６ビットが、
ＥＰＩ ＣＡＭアレイ７６に対して適用される。
のオペレーションを実行するとき、ＥＲＡＴ４４が変換
オペレーションを実行する。変換オペレーションにおい
てＥＲＡＴ４４は、その命令のメモリ場所の有効アドレ
スに対応するＲＰＮを出力しようとする。ＥＲＡＴ４４
は、先ず、有効アドレスの上位３６ビットをＥＳＩＤＣ
ＡＭアレイ６４及びセグメント参照バッファ８０に対し
て適用することにより、必要なマッピングを有している
か否かを判断する。これは、ＶＳＩＤ ＣＡＭアレイ７
８を探索するために用いられる仮想セグメント識別子へ
の変換のためである。さらに、次の上位１６ビットが、
ＥＰＩ ＣＡＭアレイ７６に対して適用される。
【００３９】特定の有効なエントリのＥＳＩＤ及びＥＰ
Ｉが、双方とも入力された有効アドレスに適合するなら
ば、各ＣＡＭ構造に関連する第１及び第２の適合ライン
は、プレチャージ状態のままとなる。そして、この特定
のエントリのワード・ライン・ドライバが、エントリの
ワード・ラインを出し、ＲＰＮデータ・アレイ６２内の
対応するデータ・フィールドのビット・セルを出力ビッ
ト・ラインへ結合する。ライン・ヒット信号ＬＩＮＥ＿
ｈｉｔもまた、ＲＰＮ出力が有効であることを示すため
に発生される。
Ｉが、双方とも入力された有効アドレスに適合するなら
ば、各ＣＡＭ構造に関連する第１及び第２の適合ライン
は、プレチャージ状態のままとなる。そして、この特定
のエントリのワード・ライン・ドライバが、エントリの
ワード・ラインを出し、ＲＰＮデータ・アレイ６２内の
対応するデータ・フィールドのビット・セルを出力ビッ
ト・ラインへ結合する。ライン・ヒット信号ＬＩＮＥ＿
ｈｉｔもまた、ＲＰＮ出力が有効であることを示すため
に発生される。
【００４０】本発明の重要な特徴は、別々の有効性を示
すビットが、ＥＲＡＴ４４に含まれる様々なマッピング
に関連することである。図示の通り、Ｖ＿ＥＳＩＤビッ
ト６６は、ＥＳＩＤからＶＳＩＤへのマッピングの有効
性を示すために設けられる。同様に、Ｖ＿ＶＳＩＤビッ
ト７４は、ＶＰＮからＲＰＮへのマッピングの有効性を
示すために設けられる。このように、本発明のフルアソ
シアティブ・アドレス変換バッファにおいては、次の条
件が満たされた場合にのみ変換ヒットが生じる。すなわ
ち、有効アドレスの最上位３６ビットが、ＥＳＩＤ Ｃ
ＡＭアレイ６４内のタグに適合しかつ対応するＶ＿ＥＳ
ＩＤビットが「１」である条件、そして次の上位１６ビ
ットがＥＰＩ ＣＡＭアレイ７６内のタグに適合しかつ
対応するＶ＿ＶＳＩＤビットが「１」である条件であ
る。これらの条件を満たす場合、双方の適合ラインは、
プレチャージ状態に留まり、そしてこれら２つの適合ラ
インは、ワード・ラインを発生するべく論理的に組み合
わされる。前述のように、このワード・ラインは、ＲＰ
Ｎデータ・アレイ６２からのＲＰＮの出力及びアレイ６
０内の関連状態ビットをアクティブとする。
すビットが、ＥＲＡＴ４４に含まれる様々なマッピング
に関連することである。図示の通り、Ｖ＿ＥＳＩＤビッ
ト６６は、ＥＳＩＤからＶＳＩＤへのマッピングの有効
性を示すために設けられる。同様に、Ｖ＿ＶＳＩＤビッ
ト７４は、ＶＰＮからＲＰＮへのマッピングの有効性を
示すために設けられる。このように、本発明のフルアソ
シアティブ・アドレス変換バッファにおいては、次の条
件が満たされた場合にのみ変換ヒットが生じる。すなわ
ち、有効アドレスの最上位３６ビットが、ＥＳＩＤ Ｃ
ＡＭアレイ６４内のタグに適合しかつ対応するＶ＿ＥＳ
ＩＤビットが「１」である条件、そして次の上位１６ビ
ットがＥＰＩ ＣＡＭアレイ７６内のタグに適合しかつ
対応するＶ＿ＶＳＩＤビットが「１」である条件であ
る。これらの条件を満たす場合、双方の適合ラインは、
プレチャージ状態に留まり、そしてこれら２つの適合ラ
インは、ワード・ラインを発生するべく論理的に組み合
わされる。前述のように、このワード・ラインは、ＲＰ
Ｎデータ・アレイ６２からのＲＰＮの出力及びアレイ６
０内の関連状態ビットをアクティブとする。
【００４１】当業者であれば、特定のエントリのＥＳＩ
Ｄ及びＥＰＩのいずれか又は双方が入力有効アドレスに
適合しなければ、第１及び第２の適合ラインのいずれか
または双方が解放されることになる。この場合、特定の
エントリのワード・ライン・ドライブは、ワード・ライ
ンを出さない。もしいずれのエントリも適合するマッピ
ングを含まないならば、いずれのワード・ライン・ドラ
イバ回路もワード・ラインを出さず、ミスが生じる。し
かしながら、ＥＰＩ ＣＡＭアレイ７６内に適合があれ
ば、その比較において少なくとも１つの適合があること
を示すためにＥＰＩ＿ｈｉｔ信号が発生される。よっ
て、もし変換に失敗したならば、ＥＰＩ＿ｈｉｔの状態
は、ＳＬＢ８０により発生された変換されたＶＳＩＤを
用いて第２の探索を行う必要があるか否かを判断するべ
く用いることができる。この場合、ＥＲＡＴ４４への探
索は、ＳＬＢ８０からのＶＳＩＤ出力をＶＳＩＤ ＣＡ
Ｍアレイ７８の内容と比較することによりアクティブに
され、次の上位１６ビットはＥＰＩ ＣＡＭアレイ７６
の内容と比較され、そしてＶ＿ＶＳＩＤビットの状態が
決定される。これらの３つの条件が満たされるならば、
ＥＳＩＤ ＣＡＭアレイ６４内の対応するエントリに再
び適切なＥＳＩＤを入れ、Ｖ＿ＥＳＩＤビットが「１」
にセットされる。同じサイクル中に、ＲＰＮが読み取ら
れ、キャッシュ・ライン・タグ出力からのＲＰＮ出力に
対して比較される。もしこの更新探索に失敗したなら
ば、ハードウェアＴＬＢテーブル・ウォークが出され
る。ＴＬＢテーブル・ウォークが完了すると、「割り当
て」サイクルが、ＥＲＡＴ４４中の最も前に使用された
（ＬＲＵ）ラインを決定するために用いられ、全体のラ
インが再入力される。
Ｄ及びＥＰＩのいずれか又は双方が入力有効アドレスに
適合しなければ、第１及び第２の適合ラインのいずれか
または双方が解放されることになる。この場合、特定の
エントリのワード・ライン・ドライブは、ワード・ライ
ンを出さない。もしいずれのエントリも適合するマッピ
ングを含まないならば、いずれのワード・ライン・ドラ
イバ回路もワード・ラインを出さず、ミスが生じる。し
かしながら、ＥＰＩ ＣＡＭアレイ７６内に適合があれ
ば、その比較において少なくとも１つの適合があること
を示すためにＥＰＩ＿ｈｉｔ信号が発生される。よっ
て、もし変換に失敗したならば、ＥＰＩ＿ｈｉｔの状態
は、ＳＬＢ８０により発生された変換されたＶＳＩＤを
用いて第２の探索を行う必要があるか否かを判断するべ
く用いることができる。この場合、ＥＲＡＴ４４への探
索は、ＳＬＢ８０からのＶＳＩＤ出力をＶＳＩＤ ＣＡ
Ｍアレイ７８の内容と比較することによりアクティブに
され、次の上位１６ビットはＥＰＩ ＣＡＭアレイ７６
の内容と比較され、そしてＶ＿ＶＳＩＤビットの状態が
決定される。これらの３つの条件が満たされるならば、
ＥＳＩＤ ＣＡＭアレイ６４内の対応するエントリに再
び適切なＥＳＩＤを入れ、Ｖ＿ＥＳＩＤビットが「１」
にセットされる。同じサイクル中に、ＲＰＮが読み取ら
れ、キャッシュ・ライン・タグ出力からのＲＰＮ出力に
対して比較される。もしこの更新探索に失敗したなら
ば、ハードウェアＴＬＢテーブル・ウォークが出され
る。ＴＬＢテーブル・ウォークが完了すると、「割り当
て」サイクルが、ＥＲＡＴ４４中の最も前に使用された
（ＬＲＵ）ラインを決定するために用いられ、全体のラ
インが再入力される。
【００４２】ＥＲＡＴ４４は、命令フェッチ・ユニット
１８がセグメント参照バッファ無効化エントリ（ＳＬＢ
ＩＥ）命令をデコードするときには、必ずＳＬＢＩＥオ
ペレーションを実行する。ＳＬＢＩＥオペレーションに
おいてＥＲＡＴ４４は、指定されたセグメントすなわち
ＥＳＩＤに関係する全てのマッピングを無効化する。所
与の時点においてＥＲＡＴ４４内には、特定のＥＳＩＤ
に関係する任意の数のマッピングが存在する可能性があ
る。ＥＲＡＴ４４は、指定されたＥＳＩＤをＥＳＩＤ
ＣＡＭアレイ６４内の各エントリに適用することによ
り、指定されたセグメントに対応する全てのマッピング
を識別する。ＥＰＩ適合ライン信号は、このオペレーシ
ョン中は無視される。もし入力されたＥＳＩＤが、特定
のエントリのＥＳＩＤ ＣＡＭアレイ６４内の特定のエ
ントリの内容と適合するならば、エントリの適合ライン
は、プレチャージ状態に留まる。そしてその特定のエン
トリのワード・ライン・ドライバが、そのエントリにつ
いてのワード・ラインを出し、対応するＶ＿ＥＳＩＤビ
ットを無効エントリに対応する電圧レベルへ結合させ
る。そしてこの電圧レベルは無効エントリのＶ＿ＥＳＩ
Ｄビットへ書き込まれる。
１８がセグメント参照バッファ無効化エントリ（ＳＬＢ
ＩＥ）命令をデコードするときには、必ずＳＬＢＩＥオ
ペレーションを実行する。ＳＬＢＩＥオペレーションに
おいてＥＲＡＴ４４は、指定されたセグメントすなわち
ＥＳＩＤに関係する全てのマッピングを無効化する。所
与の時点においてＥＲＡＴ４４内には、特定のＥＳＩＤ
に関係する任意の数のマッピングが存在する可能性があ
る。ＥＲＡＴ４４は、指定されたＥＳＩＤをＥＳＩＤ
ＣＡＭアレイ６４内の各エントリに適用することによ
り、指定されたセグメントに対応する全てのマッピング
を識別する。ＥＰＩ適合ライン信号は、このオペレーシ
ョン中は無視される。もし入力されたＥＳＩＤが、特定
のエントリのＥＳＩＤ ＣＡＭアレイ６４内の特定のエ
ントリの内容と適合するならば、エントリの適合ライン
は、プレチャージ状態に留まる。そしてその特定のエン
トリのワード・ライン・ドライバが、そのエントリにつ
いてのワード・ラインを出し、対応するＶ＿ＥＳＩＤビ
ットを無効エントリに対応する電圧レベルへ結合させ
る。そしてこの電圧レベルは無効エントリのＶ＿ＥＳＩ
Ｄビットへ書き込まれる。
【００４３】さらにＥＲＡＴ４４は、命令フェッチ・ユ
ニット１８がテーブル参照バッファ無効化エントリ（Ｔ
ＬＢＩＥ）命令をデコードするときには、必ずＴＬＢＩ
Ｅオペレーションを実行する。ＴＬＢＩＥオペレーショ
ンにおいてＥＲＡＴ４４は、指定されたページすなわち
ＥＰＩに関係する全てのマッピングを無効化する。所与
の時点においてＥＲＡＴ４４内には、特定のＥＰＩに関
係する任意の数のマッピングが存在する可能性がある。
ＥＲＡＴ４４は、指定されたＥＰＩをＥＰＩＣＡＭアレ
イ７６内の各エントリに適用することにより、指定され
たページに対応する全てのマッピングを識別する。この
オペレーション中、ＥＲＡＴ４４は、ＥＳＩＤ適合ライ
ン信号を無視する。もし入力されたＥＰＩが、ＥＰＩ
ＣＡＭアレイ７６内のエントリの内容と適合するなら
ば、そのエントリの第２の適合ラインは、プレチャージ
状態に留まる。そしてこの特定のエントリのワード・ラ
イン・ドライバは、そのエントリのワード・ラインを出
し、対応するＶ＿ＶＳＩＤビットを無効エントリに対応
する電圧レベルへ結合する。この電圧レベルは、無効エ
ントリのＶ＿ＶＳＩＤビットへ書き込まれる。
ニット１８がテーブル参照バッファ無効化エントリ（Ｔ
ＬＢＩＥ）命令をデコードするときには、必ずＴＬＢＩ
Ｅオペレーションを実行する。ＴＬＢＩＥオペレーショ
ンにおいてＥＲＡＴ４４は、指定されたページすなわち
ＥＰＩに関係する全てのマッピングを無効化する。所与
の時点においてＥＲＡＴ４４内には、特定のＥＰＩに関
係する任意の数のマッピングが存在する可能性がある。
ＥＲＡＴ４４は、指定されたＥＰＩをＥＰＩＣＡＭアレ
イ７６内の各エントリに適用することにより、指定され
たページに対応する全てのマッピングを識別する。この
オペレーション中、ＥＲＡＴ４４は、ＥＳＩＤ適合ライ
ン信号を無視する。もし入力されたＥＰＩが、ＥＰＩ
ＣＡＭアレイ７６内のエントリの内容と適合するなら
ば、そのエントリの第２の適合ラインは、プレチャージ
状態に留まる。そしてこの特定のエントリのワード・ラ
イン・ドライバは、そのエントリのワード・ラインを出
し、対応するＶ＿ＶＳＩＤビットを無効エントリに対応
する電圧レベルへ結合する。この電圧レベルは、無効エ
ントリのＶ＿ＶＳＩＤビットへ書き込まれる。
【００４４】本発明の重要な特徴によれば、ＥＳＩＤと
ＶＳＩＤとの間のマッピング及びＶＰＮからＲＰＮへの
マッピングに対して、ＥＲＡＴ４４内に別々の有効ビッ
トを設けることにより、セグメント参照バッファ全無効
化（ＳＬＢＩＡ）オペレーションの性能において従来の
システムに優る実質的な有利性が提供される。このよう
なオペレーションは、命令フェッチ・ユニット１８がＳ
ＬＢＩＡ命令をデコードしたときに発生する。ＳＬＢＩ
Ａオペレーションにおいて、ＥＲＡＴ４４は、ＥＳＩＤ
ＣＡＭアレイ６４内の全てのエントリについてのＶ＿
ＥＳＩＤビットをリセットする。ＥＲＡＴ４４内の全て
のエントリをフラッシュしないことにより、高速の有効
アドレス−実アドレス変換を直接的に行うことが可能と
なり、かつプロセス・コンテキスト・スイッチに起因し
て生じるミス・ペナルティが低減されることになる。従
って、例えば、システム内のデータが、第１のプロセス
から第２のプロセスへ転送されようとする場合、ＥＰＩ
ＣＡＭアレイ７６内のエントリの無効化を伴わないセ
グメント参照バッファ・エントリの無効化によって、Ｅ
ＲＡＴ４４を再入力するために要する時間を実質的に少
なくできる。
ＶＳＩＤとの間のマッピング及びＶＰＮからＲＰＮへの
マッピングに対して、ＥＲＡＴ４４内に別々の有効ビッ
トを設けることにより、セグメント参照バッファ全無効
化（ＳＬＢＩＡ）オペレーションの性能において従来の
システムに優る実質的な有利性が提供される。このよう
なオペレーションは、命令フェッチ・ユニット１８がＳ
ＬＢＩＡ命令をデコードしたときに発生する。ＳＬＢＩ
Ａオペレーションにおいて、ＥＲＡＴ４４は、ＥＳＩＤ
ＣＡＭアレイ６４内の全てのエントリについてのＶ＿
ＥＳＩＤビットをリセットする。ＥＲＡＴ４４内の全て
のエントリをフラッシュしないことにより、高速の有効
アドレス−実アドレス変換を直接的に行うことが可能と
なり、かつプロセス・コンテキスト・スイッチに起因し
て生じるミス・ペナルティが低減されることになる。従
って、例えば、システム内のデータが、第１のプロセス
から第２のプロセスへ転送されようとする場合、ＥＰＩ
ＣＡＭアレイ７６内のエントリの無効化を伴わないセ
グメント参照バッファ・エントリの無効化によって、Ｅ
ＲＡＴ４４を再入力するために要する時間を実質的に少
なくできる。
【００４５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４６】（１）セグメント識別子とページ識別子と
を含む有効アドレスを受信し、受信した該有効アドレス
を実アドレスへと変換する各エントリからなる複数のエ
ントリを有するアドレス変換器であって、該エントリの
各々が、有効アドレス・セグメント識別子から仮想アド
レス・セグメント識別子への第１の変換と、仮想アドレ
ス・ページ識別子から実アドレス・ページ識別子への第
２の変換と、前記有効アドレス・セグメント識別子から
前記仮想アドレス・セグメント識別子への前記第１の変
換の有効性を示す有効性ビットを記憶する第１の有効ビ
ット・セルと、プロセス・コンテキスト・スイッチが前
記複数のエントリの各々の一部分のみを無効化する場合
に、前記仮想アドレス・ページ識別子から前記実アドレ
ス・ページ識別子への前記変換の有効性を示す有効性ビ
ットを記憶する第２の有効ビット・セルとを含むアドレ
ス変換器。 （２）第１の変換タグを記憶し、そして該第１の変換タ
グと受信したアドレス・セグメント識別子とが論理的に
等価である場合に、第１の制御信号を発生する第１の複
数の内容アドレス指定可能メモリ・ビット・セルを含む
上記（１）に記載のアドレス変換器。 （３）第２の変換タグを記憶し、そして該第２の変換タ
グと受信したアドレス・ページ識別子とが論理的に等価
である場合に、第２の制御信号を発生する第２の複数の
内容アドレス指定可能メモリ・ビット・セルを含む上記
（１）に記載のアドレス変換器。 （４）受信した有効アドレス・セグメン識別子を仮想ア
ドレス・セグメント識別子へと変換するためのセグメン
ト参照バッファを含む上記（３）に記載のアドレス変換
器。 （５）第３の変換タグを記憶し、そして該第３の変換タ
グと前記変換された仮想アドレス・セグメント識別子と
が論理的に等価である場合に、第３の制御信号を発生す
る第３の複数の内容アドレス指定可能メモリ・ビット・
セルを含む請求項４に記載のアドレス変換器。 （６）各エントリが、実アドレス・ページ識別子を記憶
するための複数のビット・セルをさらに含む上記（５）
に記載のアドレス変換器。
を含む有効アドレスを受信し、受信した該有効アドレス
を実アドレスへと変換する各エントリからなる複数のエ
ントリを有するアドレス変換器であって、該エントリの
各々が、有効アドレス・セグメント識別子から仮想アド
レス・セグメント識別子への第１の変換と、仮想アドレ
ス・ページ識別子から実アドレス・ページ識別子への第
２の変換と、前記有効アドレス・セグメント識別子から
前記仮想アドレス・セグメント識別子への前記第１の変
換の有効性を示す有効性ビットを記憶する第１の有効ビ
ット・セルと、プロセス・コンテキスト・スイッチが前
記複数のエントリの各々の一部分のみを無効化する場合
に、前記仮想アドレス・ページ識別子から前記実アドレ
ス・ページ識別子への前記変換の有効性を示す有効性ビ
ットを記憶する第２の有効ビット・セルとを含むアドレ
ス変換器。 （２）第１の変換タグを記憶し、そして該第１の変換タ
グと受信したアドレス・セグメント識別子とが論理的に
等価である場合に、第１の制御信号を発生する第１の複
数の内容アドレス指定可能メモリ・ビット・セルを含む
上記（１）に記載のアドレス変換器。 （３）第２の変換タグを記憶し、そして該第２の変換タ
グと受信したアドレス・ページ識別子とが論理的に等価
である場合に、第２の制御信号を発生する第２の複数の
内容アドレス指定可能メモリ・ビット・セルを含む上記
（１）に記載のアドレス変換器。 （４）受信した有効アドレス・セグメン識別子を仮想ア
ドレス・セグメント識別子へと変換するためのセグメン
ト参照バッファを含む上記（３）に記載のアドレス変換
器。 （５）第３の変換タグを記憶し、そして該第３の変換タ
グと前記変換された仮想アドレス・セグメント識別子と
が論理的に等価である場合に、第３の制御信号を発生す
る第３の複数の内容アドレス指定可能メモリ・ビット・
セルを含む請求項４に記載のアドレス変換器。 （６）各エントリが、実アドレス・ページ識別子を記憶
するための複数のビット・セルをさらに含む上記（５）
に記載のアドレス変換器。
【図１】本発明により構築されたデータ・プロセッサの
ブロック図である。
ブロック図である。
【図２】図１のデータ・プロセッサのデータ・キャッシ
ュのブロック図である。
ュのブロック図である。
【図３】図２中に示した有効アドレス−実アドレス変換
器のブロック図である。
器のブロック図である。
１０ データ・プロセッサ １２ バス・インタフェース・ユニット １４ 命令キャッシュ １６ データ・キャッシュ １８ 命令フェッチ・ユニット ２０ ブランチ・ユニット ２２、２４ 固定小数点実行ユニット ２６ 複合固定小数点実行ユニット ２８ ロード／記憶ユニット ３０ 浮動小数点実行ユニット ３２ ＧＰＲ ３４、３８ リネーム・バッファ ３６ ＦＰＲ
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 594083818 モトローラ・インコーポレイテッド アメリカ合衆国60196、イリノイ州シャ ームバーク、イースト・アルゴンクイ ン・ロード1303、サ−ド・フロワー (72)発明者 ブラッド・ビー・ビーバーズ アメリカ合衆国78748、テキサス州、オ ースチン、ショットガン・レーン 2904 (72)発明者 ルー・チュア−ウァン アメリカ合衆国78730、テキサス州、オ ースチン、ラブ・バード・レーン 4020 (72)発明者 ペイ・チュン・ピーター・リュウ アメリカ合衆国78750、テキサス州、オ ースチン、ロウ・ブリッジ・レーン 10812 (72)発明者 チー・ジュィ・ペン アメリカ合衆国78759、テキサス州、オ ースチン、マウンテン・パス・サークル 8836 (56)参考文献 特開 昭62−208147（ＪＰ，Ａ) 特開 平５−53917（ＪＰ，Ａ) 特開 平７−319772（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/10
Claims (6)
- 【請求項１】セグメント識別子とページ識別子とを含む
有効アドレスを受信し、受信した該有効アドレスを実ア
ドレスへと変換する各エントリからなる複数のエントリ
を有するアドレス変換器であって、該エントリの各々
が、 有効アドレス・セグメント識別子から仮想アドレス・セ
グメント識別子への第１の変換と、 仮想アドレス・ページ識別子から実アドレス・ページ識
別子への第２の変換と、 前記有効アドレス・セグメント識別子から前記仮想アド
レス・セグメント識別子への前記第１の変換の有効性を
示す有効性ビットを記憶する第１の有効ビット・セル
と、 プロセス・コンテキスト・スイッチが前記複数のエント
リの各々の一部分のみを無効化する場合に、前記仮想ア
ドレス・ページ識別子から前記実アドレス・ページ識別
子への前記変換の有効性を示す有効性ビットを記憶する
第２の有効ビット・セルとを含むアドレス変換器。 - 【請求項２】第１の変換タグを記憶し、そして該第１の
変換タグと受信したアドレス・セグメント識別子とが論
理的に等価である場合に、第１の制御信号を発生する第
１の複数の内容アドレス指定可能メモリ・ビット・セル
を含む請求項１に記載のアドレス変換器。 - 【請求項３】第２の変換タグを記憶し、そして該第２の
変換タグと受信したアドレス・ページ識別子とが論理的
に等価である場合に、第２の制御信号を発生する第２の
複数の内容アドレス指定可能メモリ・ビット・セルを含
む請求項１に記載のアドレス変換器。 - 【請求項４】受信した有効アドレス・セグメン識別子を
仮想アドレス・セグメント識別子へと変換するためのセ
グメント参照バッファを含む請求項３に記載のアドレス
変換器。 - 【請求項５】第３の変換タグを記憶し、そして該第３の
変換タグと前記変換された仮想アドレス・セグメント識
別子とが論理的に等価である場合に、第３の制御信号を
発生する第３の複数の内容アドレス指定可能メモリ・ビ
ット・セルを含む請求項４に記載のアドレス変換器。 - 【請求項６】各エントリが、実アドレス・ページ識別子
を記憶するための複数のビット・セルをさらに含む請求
項５に記載のアドレス変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US353007 | 1989-05-17 | ||
| US08/353,007 US5682495A (en) | 1994-12-09 | 1994-12-09 | Fully associative address translation buffer having separate segment and page invalidation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09120374A JPH09120374A (ja) | 1997-05-06 |
| JP3045952B2 true JP3045952B2 (ja) | 2000-05-29 |
Family
ID=23387361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7311939A Expired - Lifetime JP3045952B2 (ja) | 1994-12-09 | 1995-11-30 | フルアソシアティブ・アドレス変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5682495A (ja) |
| JP (1) | JP3045952B2 (ja) |
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| KR19980032776A (ko) * | 1996-10-16 | 1998-07-25 | 가나이 츠토무 | 데이타 프로세서 및 데이타 처리시스템 |
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| US9734083B2 (en) | 2014-03-31 | 2017-08-15 | International Business Machines Corporation | Separate memory address translations for instruction fetches and data accesses |
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| US9715449B2 (en) | 2014-03-31 | 2017-07-25 | International Business Machines Corporation | Hierarchical translation structures providing separate translations for instruction fetches and data accesses |
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| US9858058B2 (en) | 2014-03-31 | 2018-01-02 | International Business Machines Corporation | Partition mobility for partitions with extended code |
| US9824021B2 (en) | 2014-03-31 | 2017-11-21 | International Business Machines Corporation | Address translation structures to provide separate translations for instruction fetches and data accesses |
| US9569115B2 (en) | 2014-03-31 | 2017-02-14 | International Business Machines Corporation | Transparent code patching |
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-
1995
- 1995-11-30 JP JP7311939A patent/JP3045952B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09120374A (ja) | 1997-05-06 |
| US5682495A (en) | 1997-10-28 |
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