JP2564377B2

JP2564377B2 - キャッシュメモリを備えた情報処理装置

Info

Publication number: JP2564377B2
Application number: JP63247358A
Authority: JP
Inventors: 隆司常広; 智久小桧山; 行宏関; 勝巳田中; 浩道伊藤; 一山上; 淳益子; 斉小林; 成夫小林; 一彦小森
Original assignee: Hitachi Image Information Systems Inc; Hitachi Ltd
Current assignee: Hitachi Image Information Systems Inc; Hitachi Ltd
Priority date: 1987-11-20
Filing date: 1988-10-03
Publication date: 1996-12-18
Anticipated expiration: 2011-12-18
Also published as: JPH01230154A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はパーソナルコンピュータなどの情報機器に係
り、特にキャッシュメモリとアドレス拡張回路を備えた
場合に好適なメモリ制御方式に関する。

〔従来の技術〕

情報処理装置の中心部である中央処理装置（以下CPU
と呼ぶ）のアドレス空間を拡張する方式として、一般に
MMU（Memory Management Unit）やバンク方式といっ
たものが用いられている。バンク方式については例えば
特開昭61−224050号公報などに述べられている。第２図
はバンク方式でアドレス拡張した場合のメモリマップの
一例である。アドレス0C0000H〜0C3FFFH（末尾のＨはHe
xa−decimalの略で16進数であることを表す。）をアク
セスすると、別途設けられたバンクレジスタにてアドレ
ス変換が行なわれる。本図の例では、実際のメモリ空間
（16MB）を16kBごとに1024のバンクに分け、前記バンク
レジスタによりアクセスしたいメモリ空間のアドレスを
指定する。第２図ではバンクレジスタの値を“12H"とし
た場合であり、バンク領域0C0000H〜0C3FFFHをアクセス
すると、実際のメモリの108000H〜10BFFFHがアクセスで
きる。

第３図は、バンク方式を実現するための回路構成の一
例である。１はCPUであり、２と３はそれぞれアドレス
バス、データバスである。アドレスデコーダ４におい
て、アドレスバス２の値をデコードし、バンク領域、す
なわち前記の例ではアドレスが0C0000H〜0C3FFFHであれ
ば、バンクセレクト信号５をアクティブにする。セレク
タ６は、バンクセレクト信号５の値によって、通常のア
ドレスバス２か、バンクレジスタ７に設定されているバ
ンクナンバー情報８かを選択し、メモリアドレスバス９
としてメモリ10に出力する。以後、アドレスデコーダ
４、バンクレジスタ７、セレクタ６を総称してアドレス
変換回路17と呼ぶ。なお、ここでセレクタ６で選択する
アドレスは、第４図（ｂ）に示すようにバンクの大きさ
が16kBのためアドレス2¹⁴〜2²³までである。アドレス2⁰
〜2¹³は変換をする必要がないため直後アドレスバス２
からメモリ10へ接続される。バンク領域以外のアクセス
はCPU1の出力するアドレスを第４図（ａ）のようにその
ままメモリアクセスのアドレスとして用いる。本例では
バンクのサイズを16kBとして説明したがもっと大きくて
もよく、或いは小さくてもよい。

このようなアドレス空間の拡張機能は、ソフトウエア
が大規模になるにつれ、要求が大きくなってきている。

一方で、処理の高速化に対する要求も強い。そのため
16ビットや32ビット幅のデータバス３をもつCPU1や、メ
モリ10を高速化する手法などが多く用いられるようにな
った。特に、高速メモリと低速メモリを階層的に組合せ
るキャッシュメモリ方式がコスト性能比において有効で
ある。

キャッシュメモリの一方法であるダイレクトマップ方
式（コングルーエント方式ともいう）の構成の一例を第
５図に示す。11はキャッシュメモリであり一般に高速な
スタティックRMAを用いる。キャッシュメモリ11は、メ
モリ10の内容のコピーが記憶されているBS（Buffer St
orage）12と、BS12の内容はメモリ10のどのアドレスか
を示す情報が記憶されているAA（Address Array）13の
２つから構成されている。BS12の容量は、メモリ10のそ
れに比べて小さく、現在では使用できるメモリ素子など
から16kB〜64kB程度が多い。そのためBS12と、そのアド
レス情報が入っているAA13は、CPU1の出力するアドレス
バス２の下位ビットを用いてアドレッシングされる。一
方、残りの上位ビットは、AA13の内容であるタグ情報14
と比較器15によって比較するために用いる。もし一致し
ていればヒットと呼び、CPU1はデータをBS12からリード
する。一致しなければミスヒットと呼んで低速なメモリ
10からデータをリードする。また、ライト時にはメモリ
10とキャッシュメモリ11とを両方更新する。16はヒット
情報であり、CPU1に対するレディ信号や、メモリ10に対
するメモリアクセスの起動信号になる。

このキャッシュメモリ11のアドレッシングの様子を示
すと第６図のようになる。本図はBS12の容量が64kBの場
合である。アドレスバス２のうち、下位の2⁰〜2¹⁵ビッ
トを用いてBS12とAA13のアクセスを行い、上位の2¹⁶〜2
²³ビットをAA13の出力であるヌグ情報14と比較する。

なお、キャッシュメモリ方式については、情報処理学
会誌Vol21,No.4のp.332〜340「キャッシュ記憶」に詳細
が述べられている。

ところで、先に説明したアドレス変換回路17と、この
キャッシュメモリ11を組合せた場合を、第７図（ａ），
（ｂ）に示す。第７図（ａ）はバンク方式などのアドレ
ス変換回路17の前段にキャッシュメモリ11を配置した例
である。この方式は、キャッシュメモリ11をアクセスす
るアドレスは、CPU1上で走るプログラムで指定したアド
レスであるため、論理キャッシュ方式と呼ぶ。一方、第
７図（ｂ）は、アドレス変換回路17の後段にキャッシュ
メモリ11を配した場合である。この時、キャッシュメモ
リ11をアクセスするアドレスは、アドレス変換を行った
あとの、実際にメモリをアクセスするアドレスであるた
め、物理キャッシュ方式と呼ぶ。

〔発明が解決しようとする課題〕

前者の論理キャッシュ方式では、キャッシュメモリ11
のアクセスにはアドレス変換回路17の遅延が影響しない
のでタイミング設計が容易であるなどの利点があるが、
アドレス変換回路17におけるアドレス変換方法が変わっ
た場合、すなわちバンク方式ではバンクレジスタ７に設
定するバンクナンバー情報８を変更した時、メモリ10
と、キャッシュメモリ11のアドレスの対応づけが変わる
ため、キャッシュメモリを無効化するパージというソフ
トウェア処理が必要である。

後者の物理キャッシュ方式では、メモリ10とキャッシ
ュメモリ11のアドレスが同一のため、例えばバンクレジ
スタ７の値を変更しても、ソフトウェアは何も意識する
必要はないが、アドレス変換回路17の遅延が影響するた
め、特に高速性の要求されるキャッシュメモリ11のアク
セスに問題が生じてしまう。例として、16kBのバンク領
域によるアドレス空間の拡張と64kBのキャッシュメモリ
11を組合わせた場合を第８図に示す。メモリアドレスバ
ス９の2¹⁴,2¹⁵ビットは、アドレス変換をした上で、な
おかつキャッシュメモリ11をアクセスしなければならな
いため最もタイミングがきびしくなる。なお、上位アド
レスの2¹⁶〜2²³は、AA13に使われているメモリ素子のア
クセス時間、すなわちドレスを入力してからタグ情報14
が出力されるまでの時間に比べ小さければ、遅延の影響
は現われない。

また、アドレス変換回路17の遅延時間は、変換方式が
複雑になるほど増大する。

このような問題があるが、キャッシュメモリ11のない
従来のシステムに、キャッシュメモリ11を追加してシス
テムを高速化する場合、物理キャッシュ方式ではソフト
ウェアの追加が不要なため、従来システムとの互換性を
保てるという大きな利点がある。特にパーソナルコンピ
ュータなどの分野においては、従来システムの互換性を
保つことは、ユーザの持つソフトウェア財産を継承する
という点で非常に重要である。

このように、物理キャッシュ方式ではアドレス変換回
路の遅延時間が問題となり、高速アクセスを行うために
は論理キャッシュ方式を採用することが望ましい。しか
し、論理キャッシュ方式ではソフトウェアによるパージ
処理が必要になるので従来ソフトとの互換性が問題にな
る。

そこで、キャッシュメモリをアクセスする場合にアド
レス変換回路の遅延の影響を取除くことが可能な論理キ
ャッシュ方式でありながら、ソフトによるパージ処理が
必要のないキャッシュメモリ制御方式として、基本的に
論理キャッシュ方式の構成を採り、バンク領域のような
アドレス変換の対象領域はキャッシュメモリの動作を禁
止し、全てをメモリからデータをリードする方式を採用
すると、次のような点が問題となる。

例えば、バンクレジスタが“12"のとき、実メモリの0
2C000Hをアクセスしてキャッシュにこの番地の内容のコ
ピーがある状態で、今度はバンク領域である0C0000Hに
書き込みを行うと、アドレス変換によって実際は実メモ
リの02C000Hへ書くことになる。しかし、このときキャ
ッシュメモリの内容は前のままになっているので実メモ
リの内容と不一致が発生する。

そこで、本発明の目的は、基本的に論理キャッシュ方
式の構成を採り、バンク領域のようなアドレス変換の対
象領域はキャッシュメモリの動作を禁止し、全てをメモ
リからデータをリードする方式において、一度バンク領
域以外をアクセスすることでキャッシュメモリに実際の
メモリの内容にコピーが存在し、その実メモリと同じ領
域をバンク領域からアクセスする場合のキャッシュメモ
リ内容の不一致を防止することである。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、CPUと、キャ
ッシュメモリと、CPUが構成するアドレス空間の所定部
分を指定するアドレスを変換するアドレス変換回路とを
備え、キャッシュメモリをアドレス変換回路によってア
ドレス変換されないアドレス空間に割り付けたキャッシ
ュメモリを備えた情報処理装置において、アドレス変換
回路においてアドレス変換されるアドレス空間をCPUが
アクセスしたことを検知する検知手段と、検知手段がア
クセスを検知した場合、キャッシュメモリの動作を抑止
する抑止手段と、CPUが出力してアドレス変換回路にて
変換されたアドレスをラッチするアドレスラッチ回路
と、CPUの出力するライトデータをラッチするデータラ
ッチ回路と、CPUに対してバス権開放動作を要求するバ
ス権調停回路とを設け、検知手段が、CPUがアドレス変
換回路によってアドレス変換されるアドレス空間をライ
トしたことを検知した場合に、抑止手段は、キャッシュ
メモリの動作を抑止し、バス権調停回路は、CPUを停止
させるとともに、キャッシュメモリに対して、アドレス
ラッチ回路とデータラッチ回路の内容を用いて、キャッ
シュメモリの更新処理を行わせるものである。

また、本発明は、CPUと、キャッシュメモリと、CPUが
構成するアドレス空間の所定部分を指定するアドレスを
変換するアドレス変換回路と備え、キャッシュメモリを
アドレス変換回路によってアドレス変換されないアドレ
ス空間に割り付けたキャッシュメモリを備えた情報処理
装置においてアドレス変換回路においてアドレス変換さ
れるアドレス空間をCPUがアクセスしたことを検知する
検知手段と、検知手段がアクセスを検知した場合、キャ
ッシュメモリの動作を抑止する抑止手段を備えたキャッ
シュメモリと、CPUが出力してアドレス変換回路にて変
換されたアドレスをラッチするアドレスラッチ回路と、
CPUに対してバス権開放動作を要求するバス権調停回路
とを設け、検知手段が、CPUがアドレス変換回路によっ
てアドレス変換される領域にライトしたことを検知した
場合に、抑止手段は、キャッシュメモリの動作を抑止
し、バス権調停回路は、CPUを停止させるとともに、キ
ャッシュメモリに対して、アドレスラッチ回路の内容を
用いてキャッシュメモリの該当するデータ内容を無効に
させるものである。

〔作用〕

一般的に、バンク領域などのアドレス変換領域は、ア
プリケーションプログラムが大量のデータを扱うとき
や、フロッピーディスクなどの内容をメモリ上に展開す
る、いわゆるRAMディスクを実現するためにアクセスす
ることがほとんどである。つまり、ほとんどのプログラ
ムはアドレス変換領域外にあるため、キャッシュメモリ
が対応づけられたアドレス空間とアドレス変換回路によ
って変換されるアドレス空間とが異なる場合に、アドレ
ス変換領域においてキャッシュメモリの動作を禁止して
も、システム全体の性能低下はごくわずかである。

また、CPUがライト動作を行った時は、メモリと、キ
ャッシュメモリの内容を更新する必要があるが、この時
は変換した後のアドレスにてキャッシュメモリを再びア
クセスすればよい。この時は、DMAサイクルのような、C
PUを停止する機能を用いればよい。

〔実施例〕

以下、本発明の一実施例の構成を第１図を用いて説明
する。本構成の特徴は、論理キャッシュ構成において、
アドレスラッチ回路18、データラッチ回路19と、DMA
（タイレクトメモリアクセス）回路20を設けたことであ
る。動作を順に述べると、先ずCPU1からバンク領域に対
するリードがあると、アドレスデコーダ４の出力である
バンクセレクト信号５がアクティブとなる。このバンク
セレクト信号５は、比較器15に入力され、ヒット情報16
をミスヒットとなる値に固定する。そのため、メモリ10
が起動されて、CPU1は、メモリ10からのデータをリード
する。

一方のライト動作においては、比較機15にバンクセレ
クト信号５が入力されるとともに、DMA回路20にも入力
される。DMA回路20は、ラッチ信号21を出力するととも
にCPU1に対してホールド信号22を出力する。アドレスラ
ッチ回路18はセレクタ６によって出力されたメモリアド
レス９の値を、またデータラッチ回路19はCPU1の出力し
たデータバス３上のライトデータを、それぞれラッチ信
号21にて保持する。ホールド信号22が入力されたCPU1
は、現在のライト動作が終了すると、即座にホールド状
態に入りアドレスバス２やデータバス３をハイインピー
ダンスにする。そしてホールドアクノレッジ信号23を出
力し、現在ホールド状態にあることを外部に示す。アド
レスラッチ回路18とデータラッチ回路19は、ホールドア
クノレッジ信号23がアクティブの時に出力状態となっ
て、アドレスバス２とデータバス３にセレクタ６による
変換後のアドレスとCPU1のライトデータを出力する。キ
ュッシュメモリ11は、このアドレス，データに基づい
て、更新処理を行う。DMA回路20は、更新処理終了を待
つか、或いは一定時間後にホールド信号22をインアクテ
ィブとし、CPU1は再び動作を開始する。

このようにしてメモリ10の内容と、BS12の内容の一致
性を保つことができる。また、キャッシュメモリ11をア
クセスするアドレスは、アドレス変換をする以前のもの
を使用するため、遅延の影響がない。アドレスラッチ回
路18やデータラッチ回路19については、近年では、キャ
ッシュメモリ11やメモリ10の制御論理をLSI化すること
が多いため、このLSI内に回路を取込んでしまえば特に
問題はない。

以上はアドレスの変換方式をバンク方式にて説明した
が、他のもっと複雑な変換方式でもよい。また、キャッ
シュメモリ11もダイレクトマップ方式にて説明したが、
２ウェイや４ウェイのセットアソシアティブと呼ばれる
方式などでもよい。

あるいは、一つのシステムで２つ以上のアドレス変換
を有する場合アドレス変換の方式が単純で遅延時間が問
題とならない領域は通常の物理キャッシュのように変換
したあとのアドレスでキャッシュメモリをアクセスし、
アドレス変換が複雑で、前述のように遅延が問題となる
別のアドレス領域のアクセスにおいては本発明のような
動作をさせてもよい。このようにすれば、性能低下を最
小におさえることができる。

また、本発明の第２の実施例を第９図により説明す
る。CPU1からバンク領域に対するリードは前記実施例と
同様である。

ライト動作においては、比較器15にバンクセレクト信
号５が入力されるとともに、DMA回路20にも入力され
る。DMA回路20は、ラッチ信号21を出力するとともにCPU
1に対してホールド信号22を出力する。アドレスラッチ
回路18はセレクタ６によって出力されたメモリアドレス
バス９の値をラッチ信号21にて保持する。ホールド信号
22が入力されたCPU1は、現在のライト動作が終了する
と、即座にホールド状態に入りアドレスバス２やデータ
バス３をハイインピーダンスにする。そしてホールドア
クノレッジ信号23を出力し、現在ホールド状態にあるこ
とを外部に示す。

アドレスラッチ回路18はホールドアクノレッジ信号23
がアクティブの時に出力状態になり、アドレスバス２に
変換後のアドレスを出力する。キャッシュメモリ11は、
このアドレスに基づいて、データの無効化処理を行う。
この処理は通常のアクセスとは異なる。AA13の内容をア
ドレスにより検索し、もしヒットしていれば真のヒット
情報24に結果を出力する。ヒット情報16はバンクセレク
ト信号５により強制的にミスヒット状態にされているた
め、本当にヒットしたか否かを知るには真のヒット情報
24が必要である。この情報を用いてAA13は内部にもって
いるBS12の内容が有効であるか無効であるかを示すデー
タを無効に変更する。この様子を第10図に示す。AA13に
はBS12の該当するデータが有効か無効かを示す有効ビッ
ト25をもっている。この値が‘1'ならばBS12の該当する
データは有効であり、‘0'ならば無効である。‘0'なら
ばゲート26の出力であるヒット情報16はヒットかミスヒ
ットにかかわらずミスヒットであることを表わし不当な
データをBS12からリードすることをさける。また、バン
クセレクト信号５によっても、ミスヒットと同等の処理
が行える。また、このようにバンクセレクトが行われて
いて、真のヒット情報24がヒットを示していればゲート
27により値‘0'が有効ビット25へ書込まれ、ヒットした
アドレスを持つBS12の対応したデータは無効とみなさ
れ、メモリ10とBS12の内容がたとえ不一致になっても不
都合はおきない。

以上のような無効化処理を行ったあとは、前記実施例
と同様の終了処理を行い、CPU1は再び動作を開始する。

〔発明の効果〕

本発明によれば、アドレス空間を拡張するためのアド
レス変換回路と、処理を高速化するためのキャッシュメ
モリを用いたシステムにおいて、アドレス変換回路の遅
延の影響を受けることなく高速にキュッシュメモリをア
クセスでき、しかもソフトウェアの変更の必要がない物
理キャッシュとすることができるという大きな効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図、第２図はバ
ンク方式によるアドレス空間の拡張を表したメモリマッ
プを示す図、第３図はバンク方式を実現する一構成例を
示す図、第４図はバンク方式でのアドレスの各ビットの
制御の一例を示す図、第５図はキャッシュメモリ方式の
一構成例を示す図、第６図はキャッシュメモリアクセス
時のアドレスの割付けを示した図、第７図はバンク方式
とキャッシュ方式を組合せた構成例を示す図、第８図は
その時のアドレスの割付けを示した図、第９図は第２の
実施例の構成を示す図、第10図はそのときのキュッシュ
内容を無効化する手順を示した図である。１……CPU、２……アドレスバス３……データバス、４……アドレスデコーダ５……バンクセレクト信号、６……セレクタ７……バンクレジスタ、８……バンクナンバー情報９……メモリアドレスバス、10……メモリ 11……キャッシュメモリ、12……BS 13……AA、14……タグ情報 15……比較器、16……ヒット情報 17……アドレス変換回路 18……アドレスラッチ回路 19……データラッチ回路、20……DMA回路 21……ラッチ信号、22……ホールド信号 23……ホールドアクノレッジ信号 24……真のヒット情報、25……有効ビット 26……ゲート、27……ゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者関行宏神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者田中勝巳千葉県習志野市東習志野７丁目１番１号株式会社日立製作所習志野工場内 (72)発明者伊藤浩道神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者山上一神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者益子淳神奈川県横浜市戸塚区吉田町292番地日立ビデオエンジニアリング株式会社内 (72)発明者小林斉神奈川県横浜市戸塚区吉田町292番地日立ビデオエンジニアリング株式会社内 (72)発明者小林成夫神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内 (72)発明者小森一彦神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内 (56)参考文献特開昭60−256855（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】CPUと、キャッシュメモリと、前記CPUが構
成するアドレス空間の所定部分を指定するアドレスを変
換するアドレス変換回路とを備え、前記キャッシュメモ
リを前記アドレス変換回路によってアドレス変換されな
いアドレス空間に割り付けたキャッシュメモリを備えた
情報処理装置において前記アドレス変換回路においてアドレス変換されるアド
レス空間を前記CPUがアクセスしたことを検知する検知
手段と、前記検知手段が前記アクセスを検知した場合、前記キャ
ッシュメモリの動作を抑止する抑止手段と、前記CPUが出力して前記アドレス変換回路にて変換され
たアドレスをラッチするアドレスラッチ回路と、前記CPUの出力するライトデータをラッチするデータラ
ッチ回路と、前記CPUに対してバス権開放動作を要求するバス権調停
回路とを設け、前記検知手段が、前記CPUが前記アドレス変換回路によ
ってアドレス変換されるアドレス空間をライトしたこと
を検知した場合に、前記抑止手段は、前記キャッシュメモリの動作を抑止
し、前記バス権調停回路は、前記CPUを停止させるととも
に、前記キャッシュメモリに対して、前記アドレスラッ
チ回路と前記データラッチ回路の内容を用いて、前記キ
ャッシュメモリの更新処理を行わせることを特徴とするキャッシュメモリを備えた情報処理装置。
【請求項２】CPUと、キャッシュメモリと、前記CPUが構
成するアドレス空間の所定部分を指定するアドレスを変
換するアドレス変換回路とを備え、前記キャッシュメモ
リを前記アドレス変換回路によってアドレス変換されな
いアドレス空間に割り付けたキャッシュメモリを備えた
情報処理装置において前記アドレス変換回路においてアドレス変換されるアド
レス空間を前記CPUがアクセスしたことを検知する検知
手段と、前記検知手段が前記アクセスを検知した場合、前記キャ
ッシュメモリの動作を抑止する抑止手段を備えたキャッ
シュメモリと、前記CPUが出力して前記アドレス変換回路にて変換され
たアドレスをラッチするアドレスラッチ回路と、前記CPUに対してバス権開放動作を要求するバス権調停
回路とを設け、前記検知手段が、前記CPUが前記アドレス変換回路によ
ってアドレス変換される領域にライトしたことを検知し
た場合に、前記抑止手段は、前記キャッシュメモリの動作を抑止
し、前記バス権調停回路は、前記CPUを停止させるととも
に、前記キャッシュメモリに対して、前記アドレスラッ
チ回路の内容を用いて前記キャッシュメモリの該当する
データ内容を無効にさせることを特徴とするキャッシュメモリを備えた情報処理装置。